KR820002071B1 - 휘발성 및 불휘발성 논리 래치 회로 - Google Patents

Abstract

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Description

휘발성 및 불휘발성 논리 래치 회로

제1a도 및 제 1b도는 구동기 및 부하장치로서 FATMOS(Floating Gate-Avalanche-Tunneling MOS) 트랜지스터를 갖고 있는 본 발명에 따른 래치회로의 선택적인 회로도.

제 2도 및 제 2a도는 제 1a도 및 제 1b도의 회로에 사용한 FATMOS 트랜지스터의 평면도 및 횡단면도.

제 3도는 제 2도 및 제 2a도에 도시한 FATMOS 트랜지스터를 도시하기 위해 사용한 기호의 설명도.

제 4도 및 제 4a도는 제 1a도에 도시한 회로를 조립한 반도체 칩(chip) 부분의 평면도 및 횡단면도.

제 5도는 회발성 및 불휘발성 기억장치를 작동시키기 위한, 제 1a도 및 제 1b도에 도시한 래치 회로의 2개의 분로 양단에 인가된 전압을 도시한 시간 도표.

제 6도는 이 분로내의 전류를 제한하도록 각각의 분로내에 FATMOS 트랜지스터와 직렬로 IGFET를 접속시킨 제 1a도에 도시한 것과 유사한 NOVRAM(Non-Volatile Random Access Memory)회로의 계통도.

제 7도는 제 1b도 회로의 각각의 FATMOS 트랜지스터 부하에 IGFET를 접속시킨 제 1b도의 것과 비슷한 다른 NOVRAM 실시예의 개략도.

제 8도는 CMOS 기술을 사용한 제 1a도, 제 1b도, 제 6도 및 제 7도에 도시한 회로와 대조적으로 N-채널 장치만으로 제작한 본 발명에 따른 NOVRAM 회로의 개략도.

제 9도는 N-채널 기술을 사용하고 본 발명의 특징들을 결합한 또 다른 NOVRAM 래치 회로의 개략도.

제 10도는 2개의 부하 장치가 IGFET 보다는 저항기로서 작용하는 본 발명에 따른 NOVRAM 래치회로의 제3N-채널장치의 실시도.

제 11도, 제 11a도, 제 12도, 제 12a도, 제 13도 및 제 13a도는 IGFET를 FATMO 트랜지스터와 직렬로 접속시키는 3가지의 선택적인 실시예를 도시한 평면도 및 개략 단면도.

제 14도는 래치회로의 부하를 저항기로 구성한, 제 2a도에 도시한 것과 유사한 쌍안정 래치 회로의 개략도.

제 15도는 IGFET 구동기중 하나만이 가변 임계 전압을 갖는 기본 NOVRAM래치 회로의 개랑된 실시예의 개략도.

제 16도는 IGFET 트랜지스터를 제 15도 회로의 단일 가변 임계 전압 트랜지스터와 직렬로 접속시켜 이 트랜지스터를 포함하는 분로내의 전류를 제한하도록 개량한 제 15도에 도시한 회로와 근본적으로 같은 래치회로의 개략도.

제 17도는 IGFET 부하중 하나만이 가변 임계 전압을 갖도록 개량한 제 1b도에 도시한 것과 유사한 NOVRAM 래치회로의 개략도.

제 18도는 단일 가변 임계 전압(FATMOS로 표시) 트랜지스터 부하만을 가지도록 개량하고, 또 부수적으르 IGFET 트랜지스터를 FATMOS 부하 트랜지스터와 직렬로 접속시켜 이 트랜지스터를 포함하는 분로내의 전류를 제한하도록 제 17도에 도시한 개량 회로를 개량한 NOVRAM 래치 회로의 개략도.

제 19도는 단일 가변 임계 전압(FATMOS로 표시) 트랜지스터만을 갖고 있는 제15도의 회로외 같은 회로로서, 이 트랜지스터의 부동 게이트를 FATMOS 트랜지스터와 직렬로 접속되어 있는 IGFET 트랜지스터의 채널 영역으로 연장시켜서 동일한 분로 내에 한 쌍의 가변 임계 트랜지스터를 제공하도록 개량한 NOVRAM 래치 회로의 개략도.

제 20도 및 제 20a도는 절연 게이트가 인접 IGFET 트랜지스터의 채널 영역으로 연장되고, 제 19도에 도시한 회로를 개량하는데 사용할 수 있는 FATMOS 트랜지스터를 조립한 반도체 칩의 평면도 및 횡단면도.

제 21도는 IGFET 트랜지스터를 FATMOS 구동기 및 그와 결합된 IGFET 부하 장치와 직렬로 접속시켜 이 구동기와 부하 장치를 포함하는 분로내의 전류를 제한하도록 개량한 제 19도에 도시한 회로와 유사한 NOVRAM 래치 회로의 개략도.

본 발명은 휘발성 및 불휘발성 논리 래치 회로에 관한 것으로, 더욱 상세하게 말하면, 본 발명은 분로내에 접속된 소오스-드레인 회로와 다른 분로의 접점에 교차 접속된 제어게이트를 갖고 있는 IGFET(절연 게이트 전계 효과 트랜지스터)로 되는 각각의 분로내의 구동 장치와 부하 중의 최소한 하나와 각각의 접점에서 직렬로 접속된 부하 장치와 구동장치를 각각 포함하는 한쌍의 분로가 공통 전원 전압 양단에 접속되어 있어서, 이 IGFET들 중의 하나가 동작할 때, 두 접점간의 전위가 전원 전압을 향해 증가하게 되어, 이 접점들의 상태 전위가 동작한 특정 IGFET에 영향을 미쳐서, 휘발성 정보 기억시에 회로가 쌍안정 되는 형태의 쌍안정 래치 회로(latch circuit)에 관한 것이다.

본 발명의 목적은 휘발성 또는 불휘발성 정보를 기억할 수 있는 쌍안정 래치 회로를 제공하기 위한 것이다.

이 목적을 성취하기 위해, 본 발명에서는 이 교차 접속된 IGFET중 최소한 한개 이상을, 다른 한개의 전극상에서 게이트 전위를 증가시킴으로써 가변될 수 있는 임계 전압을 갖는 것으로 대체하여, 이것을 안정된 상태로 배치함으로써 래치회로내에 축적된 휘발성 정보를 선정된 레벨 이상으로 전원전압을 증압시킴으로써 불휘발성 정보로 전환시킬 수 있다. 본 발명의 한 실시예에서, 가변 임계 전압을 갖는 IGFET는 이 IGFET를 접속시키는 접점 위에 전하 터널링(tunneling)용 유전박 반점(thin dielectric spot)을 갖고 있는 부동(浮動) 게이트 기억 트랜지스터이지만, 다른 가변 임계 IGFET가 이 쌍안정 래치 회로에 사용될 수도 있다. 부동게이트와 이 부동게이트와 기판 사이에 전하 터널링을 유전박 반점을 갖고 있는 가변임계트랜지스터를 지금부터 FATMOS(Floating Gate-Avalanche-Tunneling MOS) 트랜지스터라고 약칭한다. 이것은 첨부도면에 따라 후술하게될 불휘발성 MOS트랜지스터이다. 최종적안 쌍안정 래치 회로는 NOVRAM(Non-Volatile Random Access Memory)래치 회로라고 약칭한다. 본 발명에 따른 NOVRAM 래치회로는 고정 임계 IGFET 또는 저항기로된 한쌍의 부하장치와 결합한 한쌍의 가변 임계 구동기나, 한쌍의 가변 임계 트랜지스터 부하장치와 결합한 한쌍의 고정 임계 IGFET 구동기로 구성될 수 있다. 어느 경우에 있어서나, 휘발성 정보 기억은 전원 전압을 가변 임계 트랜지스터의 임계값을 변경시키는데 필요한 수준 이하로 두개의 분로 양단에 정상적으로 유지시키고, 다른 구동 장치 중의 하나를 작동시켜 래치 회로를 두 개의 안정한 상태 중임의의 상태로 고정시킴으로써 이루어질 수 있다. 래치 회로는 분로 양단에 필요한 전원 전압이 계속 인가되는 한 이 상태로 유지된다.

휘발성 정보를 불휘발성 정보로 영구적으로 기억시키기 위해서 래치 회로의 두 개의 분로 양단에 미리 인가된 전원 전압은 가변 임계 트랜지스터의 임계값을 변경시키기에 충분한 높은 레벨로 간단하게 승압되어 있다. 이것은 두개의 가변 임계 트랜지스터 내에서 크기가 같지만, 방향이 반대인 임계 이동을 행하게하여 불휘발성 기록 조작후 래치 회로로부터 전력이 제거되면, 이 조작전에 래치 회로내에 기억된 정보는 임계 이동 형태로 남게 된다. 다음에, 래치 회로에 전력이 인가되면, 임계값이 저하된 트랜지스터를 포함하고 있는 분로가 처음으로 작동되어, 다른 가변 임계 트랜지스터가 작동하지 않게 되는데, 이 효과는 다른 FATMO 트랜지스터의 증가된 임계 레벨에 의해서 더욱 커지게 된다.

별법으로, 래치 회로는 시종 높은 레벨로 작동될 수 있다. 이러한 작동 모우드에서, 정보는 불휘발성으로 래치 회로에 항상 기억되어 있으므로, 이 회로에서 전력을 제거한 다음에 다시 전력을 기억시킬 경우, 래치 회로는 전력을 제거하기 전의 래치 회로의 상태를 나타내는 상태로 복귀하게 된다.

사용에 따라서, 전술한 래치 회로는 후술하게 될 이유 때문에 과전류가 흐를 수 있다. 근본적으로, 이와갈은 전류 흐름은 불휘발성 기록 도중에 가변 임계 트랜지스터내에서 임계 이동을 일으키도록 고전압펄스가 인가되는 경우, 이 트랜지스터 중의 하나가 부(否)의 임계상태로 이동되어 장치의 제어 게이트에 제로 바이어스가 인가될지라도 장치가 작동하게 된다(감쇠 모우드 동작)는 사실에 기인한다. 본 발명의 다른 목적 및 특징에 따르면, 이 결점은 임계값이 일정한 IGFET를 각각의 가변 임계 트랜지스터와 직렬로 추가 접속시킴으로써 제거된다. 그 결과, 특정 가변 임계 트랜지스터가 감쇠 모우드 동작으로 임계값을 이동시키는 경우에도, 이 트랜지스터를 포함하는 분로는 동시에 도전 상태로 바이어스되지 않는 일정한 추가 임계 트랜지스터에 의해 과전류가 인입되지 못하게 해준다.

본 발명의 또 다른 특징은 불휘발성 형태를 달성하기 위해서, 각각의 분로 내에 가변 임계 트랜지스터를 사용하지 않고 하나의 분로 내에만 가변 임계 트랜지스터를 사용함으로써 기본 NOVRAM 래치 회로를 단순화시키는 것이다.

NOVRAM 래치 회로마다 단일 가변 임계 트랜지스터만을 사용하면, 특히 트랜지스터가 FATMOS인 경우에, 부동 게이트와 FATMOS 트랜지스터의 기판 사이의 얇은 터널링 산화물이 특히 대형 기억장치에서 주요 수율 감소 인자로 작용하기 때문에, 수율을 상당히 상보하게 된다. 래치마다 두개의 FATMOS 트랜지스터를 사용하는 대신에 단 한개의 FATMOS 트랜지스터만을 사용함으로써 주어진 기억 장치에 대한 얇은 산화물의 전체 면적이 반감되어 기억 어레이(array)를 포함하는 전체 칩을 파손시키는 핀홀현상(pinhole)의 가능성도 반분된다.

본 발명의 또 다른 목적과 작동은 전술한 NOVRAM 래치 회로의 실시예를 개량하기 위한 것으로, 이 방법에서 가변 임계 트랜지스터는 가변 임계 FATMOS 트랜지스터(전형적으로 구동기)의 부동 게이트를 이 경우에 반대 도전 형태로 될 관련된 IGFET 부하 장치의 채널 영역으로 연장시키는 FATMOS이다. 그 결과, 부하 및 구동장치는 모두 불휘발성(고전원 전압) 기록 작동의 결과로서 같은 거리만큼 이동하게 될 가변 임계값을 갖게 된다. 부하 장치와 구동기는 반대 도전 형태로 되어 있으므로, 상호 상보효과는 각각의 분로 내에서 한개의 FATMOS 트랜지스터를 사용하여 얻은 것과 비슷하게 되지만, 얇은 단일 터널링 산화물 영역만을 사용하여 이루어지게 된다 그러므로, 본 발명의 이 특징은 기본 2-FATMOS 트랜지스터 셀(cell)의 작동에 잇점을 제공하고, 셀마다 단일 터널링 산화물 영역만을 필요로 하므로 상당히 높은 수율을 제공해 준다.

이하 본 발명을 첨부 도면에 따라 상세히 설명하겠다.

제 1a도에 도시한, 래치 회로를 설명하기 전에, 본 발명에 따른 래치 회로에 사용하기 위한 가변 임계 전압 트랜지스터의 양호한 형태를 설명하겠다. 이러한 양호한 가변 임계 트랜지스터의 한 실시예는 제 2도 및 제 2a도에 평면도 및 횡단면도로 도시되어 있고, 제 3도에 기호로 도시되어 있다. 이 트랜지스터는 제 2도의 회로와 같은 CMOS 회로에서 그 자체가 대형 N-형 실리콘 기판의 일부분으로 되는 p-형 실리콘 영역(21) 내에 형성되어 있다. 이러한 p-형 영역은 이 기술 분야에서 "p우물(well)"이라고 불리운다. 서로 반대 도전성 형태로 되어 있고 일정한 간격으로 떨어져 있는 소오스 및 드레인영역(23) 및 (25)는 종래의 방법으로 p우물(21)의 표면에 형성되어 있고, 이것들 사이의 영역에는 채널(24)가 형성되어 소오스와 드레인 사이를 선택적으로 도전시킨다. 양호하게도, 산화물/질화물의 2층의 조성물일 필요가 없는 각각 절연층(26)은 소오스-드레인 회로 전체 위에 놓여 있고, 소오스와 드레인은 각각 절연층(26)을 통해 이 회로까지 연장된 한쌍의 금속 접점(27,29)를 통해 외부 회로에 접속된다.

절연층(26) 위에 있고 채널 영역(24)를 모두 덮고 있는 것은 정전원 전압을 제어 게이트에 인가함으로써 전자층을 끌어당겨 채널 영역(24)를 선택적으로 도전시키는 작용을 하는 금속 제어 게이트(31)이다. 제어 게이트(31)과 p우물(21)의 표면 사이에는 절연층(26)에 의해 다른 모든 소자로부터 완전히 전기적으로 절연되어 있어서, "부동 게이트"라고 불리우는 제 2게이트(33)이 삽입되어 있다. 부동 게이트(33)의 선택된 영역(35)는 부동 게이트와 기판 사이의 산화물의 두께가 상당히 감소되도록 기판 표면에 근접해서 침하한다. 이 영역(37)은 부동 게이트(33)과 반도체 몸체, 특히 그의 드레인 영역(25) 사이의 전하를 이동시키기 위한 도전 기구로서 터널링을 사용할 수 있도록 부동 게이트(33)을 실리콘 기판에 근접시키기 때문에 얇은 터널링 산화물로 설계되어 있다. 제 2도 및 제 2a도에 도시한 가변 임계 장치가 N-채널 회로전체의 일부로 되는 경우, 이것은 p도 전형 기판 전체에 직접 형성되어 p우물에서 유도된 코멘트가 p도전형 기판 전체에 인가된다. 이와 마찬가지로, 이후에 기술하는 바와 같이 제 2도 및 제 2a도의 가변 임계 트랜지스터를 p채널 장치로서 사용하는 것이 바람직한데, 이 경우에 이것은 N도전형 반도체 기판내에 직접 형성된다.

제 2도 및 제 2a도의 트랜지스터는 두 가지 모우드로 작동될 수 있다. 정규 모우드에서, 트랜지스터의 소오스 및 드레인(23,25)는 이것들 중의 어느 하나가 다른 것에 대해 정(+)으로 되도록 외부 회로에 접속되어 있다. 제어 게이트(31)은 두 전위 중 어느 한 전위로 유지된다. 기판(21)에 대해 0볼트로 되리라고 추정되는 제 1전위에서, 제어 게이트는 장치의 도전성에 아무런 영향을 미치지 않으므로, 그 결과 이 상태에서 비도전성으로 있게 된다. 장치를 작동시키고자 할 경우에는, 전형적으로 +5 내지 +10볼트의 정전압이, 장치를 작동시키고 장치의 소오스-드레인 회로 내에 매우 낮은 저항 통로를 만드는 채널 영역(24)내에 모이도록 전자의 반전층을 유도하는 제어 게이트(31)에 인가된다.

제2 모우드르 장치를 작동시키기 위해서, 상당히 높은 전압, 통상 +15 내지 +25볼트가 얇은 산화물영역(37)을 통해 기판(21)과 부동게이트(33) 사이에서 충분히 터널링을 유도시키게 되는 제어 게이트(31)에 인가된다. 이와같은 간단한 터널링 작용 중에, 전하가 초기에 얇은 산화물 영역(37)을 통해 부동 게이트(33)으로 이동되지만, 이것은 도전성이 양호하므로 부동 게이트 전체에서 전하 자체를 신속하게 분산시키게 된다. 이 부동 게이트는 전형적으로 도우프 처리한 다결정 실리콘으로 제조되며, 제어 게이트(31)은도우프 처리한 다결정 실리콘으로 제조될 수 있지만, 통상 금속으로 제조된다. 그러므로, 부동게이트(33)에 피착된 전하는 부동 케이트를 통해 누출되는 통로를 갖지 않기 때문에 부동 게이트(33)이 절연 유전층(26)에 의해 전체적으로 둘러싸여지게 되어, 장기간 여기에 머물게 된다. 장치의 다음 작동 중에 부동 게이트(33) 위의 전자층의 효과는, 전자가 채널 영역(24) 내의 기판 표면으로부터 반발하는 전자 효과를 갖기 때문에, 이것의 임계값을 변경시키므로, 장치의 작동 임계 전압을 증가시키게 된다. 장치를 원래의 상태로 복귀시키기 위해서, 트래핑한 전하를 만드는데 사용한 것과 동일하지만 극성이 반대인 기판(21)과 제어 게이트(31) 사이에 전위를 인가하여 트래핑한 전하를 부동 게이트(33)으로부터 분리시킬 수 있다. 이것은 트래핑한 전하가 얇은 산화물 영역(37)을 통해 부동 게이트(33)으로부터 터널링하게 한다.

얇은 산화물 영역(37)을 한정하는 부동 케이트(33)의 일부분(35)는 전체 게이트가 차지하는 것보다 상당히 작은 면적을 차지한다. 이것은 핀홀(pinhole)로부터 손상을 입어 장치를 파괴시키는 결과를 가져오는 얇은 터널링 산화물(37)의 면적을 감소시키기 때문에 상술한 부동 게이트 가변 임계 장치보다 좋다. 터널링 산화물 영역(37)은 제 2도 및 제 2a도에 도시한 바와 같이 드레인- 기판 접점을 통해 채널 영역(24)내로 연장되지만, 선택적으로 전체를 드레인 영역(25)상에 있게 할 수도 있는데, 이것은 제 4도에 도시한 바와 같이 얇은 산화물 영역(37)에 대해 가장 적합한 위치이다. 다시 말하면, 본 발명에 의한 NOVRAM 래치회로를 실시하기 위해서, FATMOS 트랜지스터를 가변 임계 소자로서 사용할 수 있다. 이 소자를 사용하는 경우, 이것의 터널링 산화물 영역(37)은 직접 드레인(25) 위에 배치하거나 드레인 및 채널 영역(25,24)위에 배치해야 한다. 영역(37) 내의 산화물의 두께는 전형적으로 20 내지 100옹그스트럼 사이이다. 이 영역의 크기 핀홀 효과를 감소시키기 위해 가능한한 작게 해야 한다.

제 3도는 제 2도 및 제 2a도에 도시한 FATMOS형의 가변 임계 트랜지스터를 나타내기에 적합한 기호이다. 이 기호는 소오스 및 드레인(23 및 25), 드레인(25) 근방의 얇은 산화물(37), 채널(24) 위로 연장된 부동게이트(35) 및 부동 게이트(35) 중의 최소한 일부분을 덮는 제어 게이트(31)을 포함한다.

이제, 본 발명에 따른 제 1a도에 도시한 실시예의 동작을 제 5도의 타이밍표를 참조하여 다음에 기술하겠다. 회로를 참조하면, 트랜지스터 Q₂및 Q₄는 기호가 트랜지스터에 대해 사용한 것과 같은 FATAMOS 트랜지스터라고 부를 수도 있다. 그러나, 본 발명은 다른 가변 임계 트랜지스터로 충분히 이용할 수도 있다. 초기에 FATMOS 트랜지스터 Q₂및 Q₄는 두개의 고정된 임계 부하 트랜지스터 Q₁및 Q₃와 동일한 임계전압 V_T를 갖는다. 래치 회로의 상태는 두개의 "워드(word)" 라인 트랜지스터 Q₅및 Q₆를 작동시켜서 2진 1 또는 2진 0으로 기억하고 비트 및 비트라인을 1 및 0 또는 0 및 1로 각각 기억하도록 고정되어 있다. 논리 0은 라인(13 및 15)에 V_SS전압 레벨을 인가함으로써 이 라인 중 하나에 나타나게 되며, 논리 1 레벨은 이 라인에 V_DD전압을 인가함으로써 나타나게 되는데, 여기에서 V_ss는 구동 트랜지스터 Q₂및 Q₂의 소오스에 유지된 전위로서 전형적으로 0 볼트이며, V_DD전위는 부하 트랜지스터 Q₁및 Q₃의 소오스에 인가된 것으로 전형적으로 +5 또는 +10볼트이다.

래치 회로의 두 분로 양단의 전압 V_DD-V_SS는 휘발성 기억 모우드로 작동하기에는 충분하지만, 트랜지스터 Q₂및 Q₄에서 터널링을 일으키는데 필요한 것보다는 낮은 레벨로 유지되어 있다. 그러므로, 예를들어 t₀및 t₁사이의 어느 시기에, 논리 0이 비트 라인(15)에서 신호화되고 논리(1)이 비트 라인(13)에서 신호화 된다고 가정할 경우에, 접점 N₁에서의 최종적인 V_DD레벨은 구동 트랜지스터 Q₄를 작동시키고, 이어서 순차적으로 다른 구동 트랜지스터 Q₂를 차단시키게 된다. 이것을 게이트 접속 때문에 트랜지스터 Q₁및 Q₃는 각각 온 및 오프된다. 그 결과, 래치 회로의 분로는 정지 상태에서 도전하지 않게 된다. 래치회로가 이것의 정보를 질문하기 위해서, 워드라인(11)은 활성화되어 워드 트랜지스터 Q₅및 Q₆를 작동시키고, 이 트랜지스터들을 통해 접점 N₁및 N₂의 전압 레벨을 감지할 수 있게 한다.

래치 회로의 상태는 비트라인(13) 및 (15)에 상이한 논리 상태신호 셋트를 인가함으로써 임의로 변경될수 있다. 이 신호들은 가변임계 FATMOS 트랜지스터 Q₂및 Q₄내에서 영구적인 임계 전압을 변화시키기에 충분하지 않은 레벨, 즉 10볼트 이하로 있으므로, 트랜지스터 Q₂및 Q₄의 임계 상태는 변하지 않은 상태로 남게된다.

래치회로의 접점 N₁및 N₂에서 휘발성으로 정보를 영구적으로 기억하고자 할 경우에, NOVRAM래치회로의 두 분로 양단전압 V_DD-V_SS는 FATMOS트랜지스터 구동기 Q₂및 Q₄의 얇은 산화물 영역 양단에서 터널링을 일으켜 그의 임계 전압을 변화시키기에 충분할 정도로 높은 제2 레벨로 승압된다.

이것은 물론 V_DD를 승압시키거나 V_SS를 감압시키거나, 또는 양자를 동시에 행하여 성취할 수 있다. 이 설명을 하기 위해서 모든 전압 변화가 V_DD를 증가시키므로서 이루어진다고 가정한다. 전형적으로, 10마이크로 초동안 인가된 +20볼트의 전압 펄스는 임계 전압이 2내지 3볼트 이동되게 한다. 제 5도에 도시한바와 같이 V_DD가 시간 t₁과 t₂사이이 +10볼트에서 +20볼트로 승압되면, 접점 N₁및 N₂는 이전의 논리상태를 유지하여, 한 접점을 V_SS로 유지하고 다른 접점을 +20볼트로 승압시키게 된다. 이 전압들은 모두 FATMOS트랜지스터 Q₂및 Q₄의 제어 게이트에 교차 결합되어 있으므로, 이 트랜지스터들 중의 한 트랜지스터내의 터널링 지역은 다른 트랜지스터의 것과 크기는 같아지지만 방향은 서로 반대로 된다. 예를들어 불휘발성 기록 동작을 시작했을 경우, Q₄가 도전 상태이고, Q₂가 정지 상태이라고 가정하면, 불휘발성기록 동작중, 접점 N₂는 V_SS로 유지되고 접점 N₁은 V_DD를 +10볼트에서 +20볼트로 승압시킨다. 결국, Q₄의 게이트-드레인 전압은 +20볼트로 승압되고, Q₂양단의 게이트-드레인 전압은 -10볼트에서 -20볼트로된다. 그리고, 트랜지스터 Q₂및 Q₄중 한 트랜지스터 임계 전압을 2볼트로 승압시켰을 경우, 다른 트랜지스터의 임계 전압은 거의 같은 량만큼 감압되어, 두 개의 임계값 이동이 서로 상보된다.

여기에서 주목할 만한 것은 트랜지스터 Q₂와 Q₄가 정(+) 임계값 이동과 부(-) 임계값 이동을 하도록 지시하는 불휘발성 기억 장치용으로 V_DD가 승압되었을 때의 래치 회로의 상태이다.

이 경우에, 트랜지스터 Q₄는 휘발성 기록단계 직전에 도전하게 되어 임계값이 증가하게 된다. 또한, 제 1b도에 도시한 종래의 회로와는 달리, NOVRAM래치 회로에는 양극성의 고전압 펄스가 인가될 필요가 없다. 래치회로의 내부에서 요구되는 +20볼트와 -20볼트는 이 회로의 교차 결합 때문에 단일 ÷20볼트 전원으로 부터 유도되어, 터널링 산화물 영역의 필요한 지역 극성을 나타낸다. FATMOS 트랜지스터 Q₂및 Q₄의 임계 전압 이동은 실온에서 수년 동안 불변하지만, 이것은 V_DD타인상에서 약 10마이크로 초 동안 20볼트 정도의 펄스를 인가함으로써 반전될 수 있다. 영구 기록 펄스의 단부에서 V_DD라인 상의 전력은 중단되며(t₂→t₃), 다시 스위치 온될 경우, 회로는 불휘발성 기록 동작중 임계 전압 이동에 의해 생긴 임계 전압의 차이에 의해 지시받은 독특한 상태로 자동적으로 래치된다.

상술한 동작 설명으로부터, 제 1a도의 회로가 고전압 또는 불휘발성 기록 동작전에 존재하는 것과 항상 반대 방향의 상태로 래치된다는 것을 알수 있다. 그러므로, Q₄가 초기에 도전상태로 있을 경우, 전력이 다시 공급되어, 제 5도에 시간 t₃에서 시작하여 시간 t₄에 도달한다고 가정하면, Q₄의 임계 전압이 증가하고 반면에 Q₂의 임계 전압이 고전압 기록동작에 의해 감소되기 때문에 Q₂의 작동 위치가 상당히 지연된다. 실제로, 이 임계값 이동 때문에, Q₂가 처음에 작동되면 즉시 Q₄가 차단되고 이것은 V_DD가 회로에 인가되는 잔여 시간 동안(t₄→t₅)래치 상태에 있게된다. 기억 래칭회로 또는 셀의 어레이 내에서, 각각의 셀이 동등하게 반전된 상태로 되어 있기 때문에 이것은 아무런 문제를 일으키지 않는다. 어쨌든, 반전 또는 비-반전 상태는 시간 t₅및 t₆사이에서 일어나는 고전압 기록 순서를 반복함으로써 간단하게 원상태로 복귀될 수 있다.

불휘발성 기록 또는 소거에 필요한 V_DD상의 고전압 펄스의 크기 및 지속 기간은 일반적으로 FATMOS트렌지스터 자체의 다수의 파라메터에 의해 좌우된다. 가장 중요한 파라메터는 얇은 터널링 산화물 영역(37)의 두께이다. 다른 중요한 파라메터는 제어 게이트(31)과 부동 게이트(33)사이의 유전체의 조성 및 두께이다. 또 중요한 것은 제어 게이트(31)과 부동 게이트(33)사이의 중첩 영역 및 터널링 산화물 영역(33)의 영역이다. 이것들은 한편으로는 드레인(25)와 부동 게이트(33)사이의 용량 결합비에 영향을 미치고, 다른 한편으로는 부동 게이트(33)과 제어 게이트(31)사이의 용량 결합비에 영향을 미친다. 이 캐패시탄스를 각각 C_FD및 C_FG라고 약칭하겠다. 이 파라메터들은 모두 장치를 조립하는 도중에 임의로 선택될 수 있다. 일단 공전단계를 선택하므로서 이 파라메터들이 설정되면, 다수의 전압 레벨중 어느 한 레벨에서 불휘발성 기록 및 소거를 행할 수 있으며, 전압의 크기와 지속 기간 사이의 상호 관계가 바뀌어 지게 된다. 정 또는 부 방향으로 주어진 임계값을 이동시키기 위해서, +12볼트 내지 +25볼트의 게이트 -드레인 전압을 인가해야 한다. 전압의 필요한 지속 기간은 그 전압의 크기에 좌우되므로, 전형적으로 +12볼트의 펄스가 인가되면, 이것을 약 10밀리 초 동안 유지되고, 펄스 크기가 +25볼트인 경우 동일한 임계값 이동을 성취하는 데는 약 1마이크로 초의 지속기간이면 충분하게 된다.

고전압 펄스를 상당히 작게 함으로써 유도된 V_T차이를 전형적으로 1볼트로 유지하는것이 바람직하다는것을 발견했다. 이와 같이 하면, 임계 전압 불균형을 극복하기 위해 푸쉬-풀 특성(push pullproperty)을 사용하므로서 래치 회로내에 기억된 정보를 [비트 및 비트라인(13 및 15)을 통해]외부로 내보낼 수가 있다. 그러므로 셀은 표준치 5 또는 10볼트 레벨에서 변화될 수 있는 정보를 가진 정전등속 호출 기억장치(RAM)셀이나, 전기적으로 유도되어 프로그램된 임계 전압 불균형에 의해 영구적으로 기억된 정보를 반복해서 해독하는데 사용하는 프로그램 정보 해독 기억장치(PROM)셀로 교환해서 사용될 수 있다. 다시 말하면, 제 1a도의 기억 장치 회로는 두개의 전압 레벨상에 정보를 동시에 기억할 수 있다. 한 레벨상에는 셀내에 영구적으로 기억된 정보가 기억되고, 다른 레벨 상에는 일시적으로 기억된 정보가 기억된다. 일시적으로 기억된 정보는 적당한 방법으로 셀을 질문함으로써 나타나게 되는 영구적으로 기억된 기본 정보를 방해하지 않고서 반복해서 새롭게하여 변화될 수 있다.

제 1a도의 신규한 회로로 구성된 기억 어레이(array)는 전형적으로 정전 RAM으로서 사용될 수 있다. 전력 공급이 중단되려고 하거나 또는 정전이 감지될 경우, V_DD는 일시적으로 +20볼트로 승압되어, 기억장치대의 모든 정보가 Q₂및 Q₄FATMOS트랜지스터 내에 가변 임계 전압 형태로 영구적으로 기억되게한다. 다음에, 전력이 다시 공급되면, RAM에 최종적으로 기록된 정보는 기억 장치의 각각의 셀에 반전된 상보 형태로 나타난다. Q₂및 Q₄의 임계 전압을 변화 시키는데 필요한 터널링 작용은 극히 적은 전류(전형적으로 대형 기억 장치에 대해 1마이크로 암페아 이하)를 포함하기 때문에, +5볼트 레벨로부터 전압을 증배시킴으로써 기억 장치를 포함하는 칩상에서 비교적 간단히 +20볼트 펄스를 발생시키거나, 20V로 유지된 소형 외부 콘덴서를 용이하게 방전시킬 수 있다.

상술한 바와 같이 제 1a도에 한 실시예가 도시된 본 발명의 래치회로는 한쪽이 일시적이거나 또는 휘발성이고, 다른쪽이 영구적이거나 또는 불휘발성인 두개의 기억 레벨을 갖고 있다.

통상적으로, 래치회로는 정보가 자주 새로운 것으로 바뀌고, 정전의 경우에 손실되는 휘발성으로 작동된다. 래치회로의 다른 모우드는 전형적으로 정전이 발생할 경우에 시작되는데, 이 경우에 V_DD전압은 전압을 승압시키기 직전에 포함한 정보를 장치에 기억 또는 재수집 시키기에 충분한 임계 전압 이동을 일으킬만한 레벨로 승압되므로, 임계 이동후 전력이 손실된 경우에라도, 전력이 다시 인가되면 회로는 불휘성 기록동작 직전에 가진 경보를 나타내는 상태로 동작하게 된다. 일단 장치를 동작시키게 되면, 여전히 존재하게될 트랜지스터 Q₂및 Q₄의 임계 이동을 무시할 수 있는 상술한 불휘발성으로 정보를 다시 수신할수 있다. 그러나, 전력이 다시 손실되면, 회로는 여전히 V_DD상의 고전압 임계 이동 펄스에 의해 이 회로내에 기억된 초기의 불휘발성 정보를 다시 수집하게 된다. 그러므로, 회로의 영구적인 불휘발성 정보 내용은 다음에 정보를 회로에 일시적으로 또는 휘발성으로 기록하는 것에 의해 영향을 받지 않는다. 오히려, 이 정보 내용은 다음의 불휘발성 기록 동작에 의해서만 변하게 된다.

제 1a도의 회로는 가변 임계값을 가진 구동기 Q₂및 Q₄를 특징으로 한다. 이 회로에 대한 상술한 이점은 또한 가변 임계 전압을 만드는 부하장치 Q₁및 Q₂가 있는 제 1b도에 선택적으로 도시한 실시예에서도 존재 한다.

제 1a도에 도시한 회로의 물리적 형태에 대한 설명을 보충하기 위해 N형 실리콘 기판(39)내에 형성된 실제 회로를 나타내는 제 4도 및 제 4a도를 참조하여 설명한다. N-형 실리콘 기판(41)내에는 종래의 방법대로 N-형 기판(39)를 카운터 도핑(counter doping)하여 형성한 p우물이 있다. 라인(43)은 P우물의 일변을 나타내며, 제 4도에 도시한 바와 같이 단부가 라인(45a 및 45b)로 표시된 p+형 가아드 밴드(45)에 의해 묶여 있다. N-형 기판(39)내의 부수적인 p+영역은 제 4도의 정상부에서 단부를 형성하는 것으로보이는 스트립(47)과 두 개의 계면을 형성하는 L자형 영역(49 및 51)을 포함한다.

p우물(41)내에는 N+영역(53,55,57,59 및 61)이 배치되어 있다. N 및 p영역 위의 기판 표면에는 제 4a도에 영역(63a 및 63b)로 도시한 바와같이 트랜지스터 Q₁내지 Q₆의 각각의 채널 영역으로 얇아지는 두꺼운 산화물층(63)이 덮혀 있다. 각각의 트랜지스터의 채널 영역은 제 4도의 트랜지스터의 기호(예, Q₄)를 둘러싸는 점선으로 표시된 직사각형으로 도시되어 있다. 임의의 질화물층(64)는 산화물층(63)위에 배치되어 있다.

산화물층(63)위에는 세개의 금속 스트립(65,67, 및 69)가 연장되어 있다. 이것들은(63a 및 63b)에서와 같이 산화물(63)이 얇은 기판(41)의 표면에 근접해서 침하되고, 이 영역 내의 금속 스트립은 트랜지스터의 일체부, 즉 이것들의 제어게이트를 형성하는데, 이 게이트중 두개가 제 4a도에 금속영역(65a) 및 (69a)로 표시되어 있다. 또한, 금속 스트립(65,67 및 69)는 다수의 트랜지스터 Q₁내지 Q₆를 연결시킨다. 이 목적을 위해서 이 금속 스트립들은, 금속 스트립(67)이 N+영역(55)와 접촉하도록 산화물층(63)내의 개구(69)를 통해 연장되는 것으로 제 4a도에 도시한 바와같이, 이들 트랜지스터의 소오스와 드레인을 형성하는 한개의 도핑된 영역을 변화시키도록 연장된다. 제 4도 및 제 4a도의 NOVRAM래치회로는 제 4a도에 명확하게 도시한 바와같이 터널링 영역을 만들도록 게이트가 기판 표면을 향해 침하되는 작은 융기부(73a 및 75a)를 갖고 있는 한쌍의 도핑된 폴리실리콘 부동 게이트(73 및 75)에 의해 완전히 이루어진다. 물론, 제 4도 및 제 4a도를 참조하여 상세하게 기술한 특정집적회로는 본 발명을 실시하기 위해 사용될 수 있는 것중의 한예이다.

휘발성 레벨로 정상적으로 정보가 기억되는 제 1a도 및 제 1b도의 회로에 대한 상술한 동작 모우드의 선택적인 방법으로서, 본 발명의 래치회로는 +25볼트 정도로 승압된 전원전압에서 정상적으로 동작될 수있으므로, 이 회로 내의 모든 정보는 불휘발성으로 있게된다. 이것은 전력이 다시 공급되는 동안 기억된 정보를 보유하기 위해 전력을 손실시키기 전에 전원 전압을 승압시킬 필요가 없다.

제 1a도 및 제 1b도에 도시한 두개의 기본 NOVRAM래치 회로의 계량예를 제 6도 및 제 7도를 참조하여 다음에 기술하겠다. 제 6도는 제 1a도와 비슷한 NOVRAM래치 회로를 도시한 것으로, 회로의 각각의 분로에서, 소오스-드레인 회로를 이 분로내의 IGFET구동기의 소오스-드레인 회로와 직렬로 접속시키고 게이트를 본로의 IGFET구동기의 제어게이트에 접속시킨 IGFET를 부가 설치하여 제1a도의 회로를 개량시킨 것이다. 그러므로, 부수적인 IGFET Q₇및 Q₈은 FATMOS트랜지스터 Q₂및 Q₄의 각각의 소오스-드레인 회로에 직렬로 접속된 소오스-드레인 회로를 갖게되고, Q₇의 게이트는 Q₂의 제어 게이트에 접속되고, Q₈의 게이트는 Q₄의 제어 게이트에 접속된다. 제2b도에 도시한 NOVRAM래치 회로와 비슷하게 개량한 것이 IGFET Q₇및 Q₈을 부가 설치한 제7도에 도시되어 있는데, 이 트랜지스터들은 각각 FATMOS부하장치 Q₁및 Q₃의 각각의 소오스-드레인 회로와 직렬로 접속된 소오스-드레인 회로를 갖고있다. 제6도의 회로에서 접점 N₁과 N₂및 V_SS사이에 배치되어 있는 IGFET Q₈및 Q₇은 스위칭 작용을 하지만, 제7도의 회로에서는 각각 회로의 두 분로증의 한 분로에서 부하 장치 부분을 형성한다.

제 6도 및 제 7도에 도시한 개량에는 CMOS기술 뿐만 아니라 N-채널 기술이나 p-채널 기술을 모두 사용하는 NOVRAM래치 회로에서도 실시될 수 있다. 제 6도 및 제 7도에 도시한 CMOS기술에서, 부하 트랜지스터(접점 N₁및 N₂위에 배치됨)는 p-채널 장치이고, 구동기(접점 N₁및 N₂밑에 배치됨)는 N-채널장치이다. 제 8도, 제 9도 및 제 10도에 도시한 회로에서와 같이 순전히 N-채널 또는 p-채널 기술을 사용하는 경우, 가변 임계 트랜지스터는 항상 구동기로 된다.

가변 임계 전압 트랜지스터로서 FATMOS트랜지스터를 사용하고 N-채널 회로를 모두 사용하는 NOVRAM래치회로의 세가지 예는 제 8도, 제 9도 및 제 10도에 도시되어 있다. 제 1a도 및 제 1b도에 기본 NOVRAM래치 회로로 도시되고 제 6도 및 제 7도의 개량된 NOVRAM래치 회로의 CMSO실시예에 도시된, 비트라인 트랜지스터 Q₅및 Q₆는 간략하게 하기 위해 제 8도, 제 9도 및 제 10도에 도시한 모든 N-채널 실시예에서 생략되어 있다. 이와같은 입력 트랜지스터 Q₅및 Q₆는 NOVRAM래치회로에 기록하고, 이 회로로부터 터득할 수 있는 간단한 장치이다.

우선, 제 8도에 도시한 모든 N-채널 NOVRAM래치회로는 이것의 부하 트랜지스터 Q₁및 Q₃이 이것들의 게이트가 V_DD라인에 접속되기 때문에, 항상 도전 상태로 바이어스되어 있는 것을 특징으로 한다. 그러나, 이 부하 트랜지스터를 동작시키는 범위는 구동기(한쪽 분로에서의 Q₂및 이와 다른 쪽 분로에서의 Q₄및 Q₈)를 동작시키는 범위보다 훨씬 적다. 그러므로, 각각의 분로는 구동기가 동작될 경우, 그의 임피던스가 부하 장치의 임피던스보다 훨씬 작아 I/0 접점 N₁또는 N₂가 반드시 V_SS에 있게 되는 분압기로서 사용한다. 반대로, 특정 분로 내의 구동기가 정지되는 경우, 그의 결합 임피던스는 이 분로의 부하장치의 임피던스보다 훨씬 크게되어, 이 분로의 I/0 접점은 V_DD로 승압된다. 간단히 말해서, 각각의 분로대에서 I/0 접점은 이 분로의 구동기가 각각 정지되고 작동됨에 따라 V_DD와 V_SS사이로 이동하게 된다.

제 8도의 N-채널 회로는 모두 제 6도의 CMOS회로보다 간단하지만, 이것은 그 회로를 통해 연속적으로 전류가 흐르게하게 때문에 상당히 전력을 더 소모한다. 제 9도의 NOVRAM래치회로는 두 개의 상이점을 제외하고는 제 8도의 것과 동일하다.

첫째번 차이는 제 9도의 IGFET부하 장치 Q₁및 Q₃가 감쇠형 트랜지스터이고, 그의 IGFET구동기가 증가형태로 되어 있다는 것이다. 둘째번 차이는 IGFET부하 장치 Q₁및 Q₃의 게이트가 제 8도의 회로의 경우에서와 같이 그의 드레인에 접속되지 않고 그의 소오스에 접속되어 있다는 것이다. 부하 트랜지스터 Q₁및 Q₃는 그의 게이트-소오스 전압이 제로이기 때문에 제로 게이트-소오스 전압에서 이것들이 일정하게 도전되어야 하므로 감쇠형 장치로 선택되어 있다. 이 장치의 전형적인 임계값은 -0.5내지 -3볼트 사이이다.

제 8도 및 제 9도 회로의 또 다른 실시예는 NOVRAM래치 회로용 부하장치로서 IGFET Q₁및 Q₃대신에 각각 집적저항기를 간단히 사용하는 것으로 이것은 제 10도에 도시되어 있다. 도프처리한 다결정 스트립은 예를들면 래치회로의 자연 성분과 저항기 R₁및 R₃를 집적하는데 사용될 수 있다.

제 1a도의 CMOS NOVRAM래치 회로를 실시하는 방법을 제 4도 및 제 4a도를 참조하여 이미 상세하게 설명하였다. 제 6도에 Q₇및 Q₈과 같은 부수적인 IGFET를 이 집적회로에 추가하기 위해 회로를 비교적 간단히 변형시킬 수 있다. 세개의 상이한 방법이 제 11도, 제 11a도, 제 12도, 제 12a도, 제 13도 및 제 13a도에 도시되어 있다. 이 도면들은 각각 제 6도 회로의 6개의 트랜지스터중 두개, 즉 FATMOS Q₂및 고정임계 IGFET Q₇을 도시한 것이다. FATMOS Q₂는 제 3도 및 제 3a도에 도시한 예시적인 FATMOS트랜지스터 부분을 형성하는 것으로 도시된 것과 동일한 기본 소자를 포함한다. 용이하게 비교하기 위해, 이 소자들은 제 2도 및 제 2a도에 사용한 것과 동일한 참고 번호로 표시되어 있고, 추가로 제 11도, 제 11a도, 제 12도, 제 12a도, 제 13도 및 제 13a도에 각각 첨가 "a", "b" 및 "c"를 붙였다. 그러므로, 예를들면, 제 11도 및 제 12a도에 도시한 회로에서, p-형 실리콘 기판 영역(21a)내에, Q₂로서 표시된 채널 영역에 의해 분리된 한쌍의 소오스 및 드레인 영역(23a) 및 (25a)가 형성되어 있다. 산화물층(26a)내의 채널 영역 Q₂위에는 드레인 영역(25a)의 표면에 매우 근접해 있는 소형영역(35a)를 갖고 있는 부동 게이트(33a)가 지지되어 있다. 산화물(26a)의 표면위의 부동게이트(33)위에 제어 게이트(31a)가 있다.

제 11a도에서는 명백하지 않지만 제 11도에 명백히 도시된 것은 p-형 영역(21a)가 실제로 p우물(79a)의 일부를 형성하여 p우물을 전체적으로 둘러싸는 N-형 기판내에 형성되어 있다는 것이다.

소오스-드레인 회로를 FATMOS Q₂의 것에 직렬로 접속한 부수적인 IGFET를 형성하기 위해서, 부수적인 N+확산 영역(81)이 FATMOS트랜지스터 Q₂의 소오스로서 작용하는 N+확산영역(23a)로부터 일정거리를 두고 형성되어 있다.

확산영역(23a)와 (27a)사이의 p-형 영역은 부수적인 트랜지스터 Q₇에 대한 채널로서 작용하는데, 이 트랜지스터의 드레인은 트랜지스터 Q₂의 소오스로서 작용하는 동일한 확산 영역(23a)에 의해 형성되어 있고, 이 트랜지스터의 소오스는 부수적인 확산영역(81)에 의해 형성되어 있다. 전원 전압 V_SS를 FATMOS트랜지스터 Q₂의 소오스(23a)에 직접 접속시키는것 대신에 부수적인 확산영역(81)에 접속시켜 두 개의 트랜지스터 Q₇및 Q₂의 소오스-드레인 회로를 직렬로 배치한다. 부수적인 IGFET Q₇의 게이트를 형성하는 것은 부동 게이트(33a)와 동일 레벨로 산화물층(26a)에 지지된 다결정 스트립(85)이다. IGFET 이의 게이트(85)는 절연체(26a)내의 개구(83)을 통해 트랜지스터 Q₇의 제어 게이트(85)와 접촉하는 제어 게이트(31a)의 연장부(31a')에 의해 제어 게이트(3a)와접촉하게 된다.

제 11도 및 제 11a도에 도시한 회로의 상술한 설명에서 명백한 바와같이, FATMOS Q₂에 부수적인 트랜지스터 Q₇이 추가되는데, 이 트랜지스터 Q₇의 소오스-드레인 회로는 FATMOS Q₂의 것과 직렬로 접속되어 있고, 제어 게이트는 트랜지스터 Q₂의 제어 게이트에 직접 접속되어 있다.

제 11도 및 제 11a도에 도시한 실시예에서 트랜지스터 Q₂를 추가시키는 것은 부수적인 확산영역과 부수적인 분리 제어 게이트를 사용하여 이루어졌다. 선택적인 방법으로, 부수적인 IGFET는 제 12도 및 제 12a도에 도시한 바와같이 상술한 확산 영역이나 분리 제어 게이트를 추가하지 않고도 얻어질 수 있다. 이 실시예는 소오스와 드레인 확산영역(23b)와 (25b)사이의 채널 영역이 두가지의 목적으로 사용되는 제 2도 및 제 2a도에 도시한 기본 FATMOS와는 근본적으로 다르다. 첫째로 이것은 트랜지스터 Q₂의 소오스로서 작용하고 소오스가 부수적인 확산영역(81)에 의해 형성되는 동일한 확산영역(23a)에 의해 소오스와 드레인 사이의 임피던스를 변조시키는 장치로서 작용한다.

전원전압 V_SS를 FATMOS 트랜지스터 Q₂의 소오스(23a)에 직접 접속시키는 대신에 부수적인 확산영역(81)에 접속시켜 두개의 트랜지스터 Q₇및 Q₂의 소오스-드레인 회로가 직렬로 배열되게 한다. 부수적인 IGFET Q₇의 게이트를 형성하는 것은 부동 게이트(33a)와 같은 레벨로 산화물층(26a)에 지지된 다결정 스트립(85)이다. IGFET Q₇의 게이트(85)는 절연체(26a)의 개구(81)를 통해 트랜지스터 Q₇의 제어 게이트(85)와 접촉하는제어 게이트(31a)의 연장부(31a')에 의해 제어 게이트(31a)와 접촉하게 된다.

제 11도 및 제 11a도에 도시한 회로의 상술한 간단한 설명으로부터 알 수 있는 바와 같이, FATMOS Q₂에 소오스-드레인 회로가 FATMOS Q₂의 것과 직렬로 접속되고 제어 게이트가 트랜지스터의 제어게이트와 직접 접속된 부수적인 트랜지스터 Q₇이 추가되어 있다.

제 11도 및 제 11a도에 도시한 실시예에서 트랜지스터 Q₂를 추가시키는 것은 부수적인 확산 영역 및 부수적인 분리 제어 게이트를 사용하여 이루어졌다. 선택적으로 부수적인 IGFET는 제 12도 및 제 12a도에 도시한 바와 같이 상술한 확산영역이나 분리 제어 게이트를 추가하지 않고도 얻어질 수 있다.

이 실시예는 소오스와 드레인 환산영역 (23b)와 (25b) 사이의 채널영역이 두 가지외 목적으로 사용되는 제 2도 및 제 2a도에 도시한 기본 FATMOS와는 근본적으로 다르다.

첫째로, 이것은 제어 게이트(31b) 상의 전압에 응답하고 제 2도 및 제 2a도를 참조하여 상술한 방법으로 부동 게이트(33b)이 영구적으로 기억된 전하에 응답하여 소오스와 드레인 영역 (23b)와 (25b) 사이의 임피던스를 변조시키는 장치로서 작용한다.

둘째로, 채널 영역 Q₇에서, 제어 게이트(31b)가 채널 바로 위에 놓여 있고 이 채널 부분의 단락을 증가시키는 부동 게이트(33b)상에 기억된 전자에 의해 영향을 받지 않기 때문에, 동일한 채널 영역은 Q₇과 동일한 영역에서 고정임계 IGFET의 것과 유사한 방법으로 제어 게이트(31b)상의 전압에 응답하여 소오스와 드레인 영역 (23b)와 (25b) 사이의 임피던스를 변조시키도록 작용한다. 그 결과, 제 12도 및 제 12a도의 배열은 제어 게이트가 소자(31b)인 고정 임계 IGFET와, 제어 게이트, 부동 게이트 및 드레인이 각각 소자(31b, 33b 및 25b)로 구성된 FATMOS와 결합하게 된다.

비슷한 방법이 제 13도 및 제 13a도에 도시되어 있는데, 여기에서 단일쌍의 확산영역(23c 및 25c)는 Q₂로서 표시한 중심 부분을 가진 채널을 정하며, U자형 부동 다결정 실리콘 게이트(33c)의 한 아암과, 중심부분에 인접 배치되어 있고 각각 Q₇로 표시되어 있으며, 제어 게이트(31c)의 일부에 의해 각각 덮인 두개의 변부에 의해 덮혀 있다. 부동 게이트(33c)의 다른 아암은 얇은 터널링 산화물 영역을 정하도록 드레인을 향하여 침하하는 드레인 확산영역(25c) 위로 연장된다. 또, 제 12도 및 제 12a도에 관한 설명과 유사한 방법으로, 채널의 중심부분 Q₂는 제어 게이트(31c)상의 전압에 응답하고, 드레인(25c)로부터의 터널링으로 인하여 부동 게이트상에 축적된 전하에 응답하여 작용한다. 이와 동시에, 채널 영역 Q₇제어 게이드(31c)상의 전압에 응답하여 소오스와 드레인(23c와 25c) 사이로 흐르는 전류를 변조시키도록 작용한다.

CMOS 기술로 본 발명의 NOVRAM 래치회로를 실시하는 주요 잇점은, 제 1a도 및 제 1b도에 기본형태로 도시한 바와 같이, 주어진 분로의 부하 트랜지스터가 도전상태가 있을때, 이 부하 트랜지스터에 결합된 구동 트랜지스터가 차단되어, 래치회로 상태를 한 상태에서 그 반대상태로 스위칭하는 경우를 제외하고는 래치회로가 전류를 유도하지 않는다는 것이다. 이 잇점은 FATMOS 구동기 Q₂및 Q₄중의 한 구동기를 차단시킬 경우 실제로 차단되게 하는 일련의 IGFET Q₇및 Q₈을 추가함으로써 복귀되거나 보존된다.

CMSO NOVRAM 래치 회로의 기본 특성을 이와같이 보존함으로써, 제 6도 및 제 7도에 도시한 실시예가 극히 적은 전력량으로 불휘발성 기록 동작을 행할 수 있다. 그 이유는 V_DD상의 전압이 +10볼트에서 +20볼트로 승압될 경우 불휘발성 동작중에 래치회로의 캐패시턴스에 의해 요구되는 과대 전하를 공급하기 때문이다. 이 과대 전하는 극히 적으므로, 이 과대 전하가 공급될 때, 회로에 의한 다른 전력 흐름이 없다.

그러므로, NOVRAM 래치 회로의 전체 배열내에 포함된 정보를 불휘발성으로 기록하는데 필요한 전력을(+20볼트로)공급하기 위해 미리 충전된 단일 콘덴서를 사용할 수 있게 된다. 불휘발성 기록 동작은 어레이(array)로 구성된 NOVRAM 래치회로의 캐패시탄스 상에서 단일축적 콘덴서를 간단히 방전시키므로서 이루어진다. 래치회로는 불휘발성 기록 동작중에 그의 상태를 반전시키지 않으므로, 어떤 래치회로에서도 전류가 낭비되지 않으며, 이것들의 캐패탄스를 충전시키는데 필요한 전류만을 필요로 하게 된다. 축적 콘덴서는 NOVRAM 래치회로가 형성된 집적회로 칩상에 설치되거나, 이 콘덴서가 필요한 전하를 축적할 수 없는 경우에 이 칩의 외부에 형성될 수 있다.

제 14도는 쌍안정 래치회로를 형성하기 위해 함께 접속된 두개의 폴리실리콘저항기 R₁및 R₂와 두개의 N-채널 FATMOS 트랜지스터 TR₇및 TR₈로구성된 본 발명의 다른 실시예를 도시한 것이다. 저항기 R₁, R₂는 각각 트랜지스터 TR₇, TR₈과 직렬로 접속되어 있고, 트랜지스터 TR₇의 게이트는 직렬 접속된 트랜지스터 TR₈및 저항기 R₂에 접속되어 있으며, 트랜지스터 TR₈의 게이트는 직렬 접속된 트랜지스터 TR₇및 저항기 R₁에 접속되어 있다. 쌍안정 래치회로는 제 1a도에 참조하여 기술한 것과 유사한 방법으로 N-채널 MOS 어드레싱 트랜지스터 TR₉및 TR₁₀에 의해 모선(3) 및 (4)로부터 데이타를 어드레스한다.

사용시에, 이 회로는 트랜지스터 TR₈이 스위치 오프되고 바이어스 전압이 트랜지스터 TR₇의 게이트에 인가되어 게이트에 전하를 기록해서 트랜지스터를 불휘발성 도전상태로 하는 제1안정상태에 있거나, 트랜지스터 TR₇이 스위치 오프되고 바이어스 전압이 쌍안정 회로에 의해 트랜지스터 TR₈의 게이트에 인가되어 트랜지스터 TR₈의 게이트 상에 전하를 기록해서 트랜지스터를 불휘발성 도전 상태로 하는 제 2안정상태에 있게 된다. 그리하여, 고전 전압에서 통상으로 동작하는 제 1a도를 참조하여 기술한 것과 유사한 방법으로 회로에 전력을 공급하는 것이 비접속되고 재접속되면, 트랜지스터 TR₇및 TR₈에 의해 나타난 비대칭 임피던스는 전력공급이 비접속되기 전에 쌍안정회로를 반대의 안정상태로 되게 한다. 회로를 변형할때, 폴리 실리콘 저항기는 각각 트랜지스터 TR₇및 TR₈과 직렬로 감쇠 부하 장치로서 접속된 트랜지스터로 대체될 수 있다.

제 15도 내지 제 18도를 참조하여 상술한 NOVRAM 래치 회로의 또 다른 개량예를 기술하겠다. 제 15도 내지 제 18도의 개량된 각각의 NOVRAM래치 회로는 두개의 FATMOS트랜지스터 대신에 단일 FATMOS트랜지스터를 가진 NOVRAM 래치 회로에서 불휘발성의 공통적인 특징을 행하는 역활을 한다. 이것은 두개의 중요한 잇점을 갖는다. 제 1잇점은 FATMOS의 부등 케이트상에서 전하를 터널링시키는데 사용한 얇은 산화물이, 특히 래치회로의 얇은 산화물 영역내에 단일 핀홀이 모든 칩을 파괴시키기 충분한 초대형기억장치에서 중요한 수율-감소 인자라는 사실로부터 유도된다. NOVRAM래치 회로마다 두 개의 FATMOS 대신에 한개의 FATMOS를 사용하면, 기억 장치의 얇은 터널링 산화물의 전체 영역이 절반으로 감소된다. 둘째로, FATMOS 트랜지스터는 고정 임계 트랜지스터에 사용한 실리콘 영역의 거의 두배에 해당하는 실리콘 영역을 필요로 한다. 두 개의 FATMOS 트랜지스터 중 하나를 NOVRAM래치 회로로부터 제거하면, 그의 싸이즈가 감소되어, 수율이 더 증가하게 된다.

단일 FATMOS 트랜지스터로 불휘발성 기능을 성취하려면, 제조 공정을 더 양호하게 제어해야 한다. 이것은 제 1a도의 기본 NOVRAM셀에서 불휘발성 기록 동작이 FATMOS 트랜지스터중 하나(Q₂)의 임계전압을 승압시키는 반면에 다른 FATMOS 트랜지스터(Q₄)의 임계 전압을 갖은 량만큼 감압시키는 경우에 명백하다. 그러므로, 제 1a도의 기본 NOVRAM 래치 회로(제 1b도의 경우도 마찬가지임)에서 문제가 되는것은 가변 임계 트랜지스터 Q₂및 Q₄내의 임계값의 상대적인 차이이다. 공정 파라메터로서 작용하는 이것들의 절대 임계 전압은 중요하지 않다. 제 15도 내지 제 18도에 도시한 개량된 NOVRAM 래치 회로에서, 상술한 가변 임계 트랜지스터(Q₄)중의 하나는 고정 임계값을 갖고 있으므로, 이와같은 래치회로에서 불휘발성 기록 동작을 하려면 가변 임계 FATMOS 트랜지스터 Q₂의 임계 전압이 Q₄의 임계 전압 이상이나 이하로 조정되어야 한다. 그러므로, 단일 FATMOS 트랜지스터의 절대 임계 전압값이 중요하게 되고, 보다정확하게 공정을 제어해야 하고 또 그 전압 기록 펄스의 크기를 보다 정확하게 제어해야 한다.

이 마지막 설명은 트랜지스터 Q₂가 FATMOS이고, 고정 임계 트랜지스터 Q₄가 +1 볼트의 임계 전압을 갖는다고 가정한 것을 제외하면 제 1a도와 동일한 제 15의 회로를 참조함으로써 더 명백해진다. 데이타를 래치 회로내에 명백하게 기억하기 위해, FATMOS Q₂의 두 개의 임계 전압 레벨은 각각 1.5볼트 이상과 0.5볼트 이하로 되어야 한다. 즉, FATMOS Q₂의 임계 전압은 이것의 한 상태에서 Q₄의 임계 전압보다 최소한 0.5볼트가 더 커야하고, 다른 상태에서 Q₂의 임계 전압은 Q₄의 임계 전압보다 최소한 0.5볼트 이상 더 작아야 한다. 래치회로는 동일한 상태에서 전력이 인가된 다음에 두 개의 FATMOS 임계 전압으로 불휘발성 기록 동작을 하기 때문에 FATMOS Q₂의 임계 전압을 Q₄의 임계 전압보다 크거나 작은 두 레벨사이로 이동시킬 수가 없다.

필요한 FATMOS 임계 전압을 성취하기 위한 공정 제어 조건에 대해 상술하였지만, 이 방법에서 중대한 문제는 야기되지 않았다.

상기한 FATMOS 트랜지스터 Q₂의 임계 전압 조건이 충족되면, 제 15도의 회로는 휘발성 및 불회발성으로 정보를 기억할 수 있으며, 다음에 제 1a도의 두 개의 기본 FATMOS NOVRAM 래치회로에 대해 기술한 것과 동일한 방법으로 라인 V_DD상의 전압 레벨을 펄스화하는 것에 응답하여 정보를 재생할 수 있다.

제 15도에 대해 기술한 것과 유사한 방법으로, 제 1b도의 다른 기본 NOVRAM 래치회로가 제 17도에 도시한 바와 같이 단일 FATMOS 만을 사용하도록 변형될 수도 있다.

제 15도 및 제 17도의 개량회로는 모두 제 6도 및 제 7도의 NOVRAM 래치 회로를 참조하여 상술한 것과 유사한 방법으로 단일 FATMOS 트랜지스터와 직렬로 고정임계 전압을 가진 IGFET 트랜지스터를 접속시켜 개량한 것이다. 고정임계 IGFET를 가진 임계 FATMOS트랜지스터와 직렬로 접속시키는 것의 잇점은 제 6도 및 제 7도를 참조하여 상술한 것과 비슷하다. 제 16도 및 제 18도 내에 Q₅로 표시한 부수적인 고정임계 트런지스터에 대해서 관찰을 요하는 것은, (특히 제 16도를 참조하여) Q₄의 임계 전압이 Q₅의 임계 전압보다 최소한 약 0.5볼트 이상 승압되어야 한다는 것이다.

그렇지 않고, 만약 Q₄및 Q₅의 임계 전압이 0.5볼트 이하로 떨어진 경우, 래치회로는 불휘발성 기록동작후 불명료한 상태로 되어 불휘발성 기록 동작은 Q₂가 그의 저임계 전압(도전) 상태에 있게 한다. 이러한 이유로 FATMOS 트랜지스터 Q₂가 도전 상태일 경우 이것의 임피던스는 무시할 수 있다. 그러므로, 래치회로가 이러한 조건하에 있게 되는 상태는 Q₄및 Q₅의 상태 임피던스에 의해 결정되게 된다. 이것들은 동일한 임계 전압을 가졌기 때문에, 이것들의 임피던스가 대략 같다면, 래치회로의 상태는 불명료하게된다.

그러나, Q₄의 임계 전압을 Q₅의 것보다 약간 높게 선택함으로써, 래치회로는 FATMOS 트랜지스터 Q₂의 임계전압 레벨에 따라 한 상태 또는 다른 상태로 일관성 있게 스위치 된다.

동일한 파라미터와 잇점들을 제 17도의 회로를 개량한 제 18도의 회로에 사용할 수도 있다. 제 18도의 회로는 가변 FATMOS 트랜지스터 Q₁과 직렬로 접속시킨 부수적인 IGFET 트랜지스터 Q₅를 포함한다. 제 16도를 참조하여 설명한 것과 동일한 이유로, Q₃의 임계 전압은 Q₅의 임계 전압보다 최소한 0.5볼트 이상커야 된다.

NOVRAM 래치회로의 최종 개량 회로는 제 20도 및 제 20a도에 도시된 집적회로를 평면도 및 단면도로 도시한 제 19도 및 제 21도에 도시되어 있다. 제 19도는 제 15도의 단일 FATMOS NOVRAM 래치회로를 근본적으로 개량한 것이다. 제 15도의 래치회로에서 설명한 바와 같이, Q₂보다는 Q₄가 제 15도에 도시한 것과 등가인 단일 FATMOS 트랜지스터라고 가정한다. 제 19도의 회로는 단일 FATMOS 래치회로의 부동게이트를 이것과 결합된 IGFET Q₃로 나눈 것이 단일 FATMOS 래치회로와 다르다.

제 19도에 도시한 최종적인 회로는 제 19도의 회로가 단일 터널링 산화물 영역만을 갖는다는 사실로 인해 생기는 제 15도의 회로(및 그의 등가회로)의 잇점을 갖는다. 그러나, 이 회로는 우측 분로내의 트랜지스터 Q₃및 Q₄모두가, 일정한 불휘발성 기록 펄스에 응답하여 그의 반대도전형 때문에 이동이 서로 상보되는 가변 임계값을 갖고 있으므로, 제 15도의 회로(및 그의 등가회로)보다 우수하다.

제 19도의 개량 NOVRAM 래치회로를 동작시키는 방법에 대하여 구체적으로 설명하기 전에, 트랜지스터 Q₃및 Q₄를 제작하는 방법을 제 20도 및 제 20a도를 참조하여 설명하겠다. 제 4도 및 제 4a도에 도시한 기본 회로와 일치하도록, 트랜지스터 Q₃및 Q₄는 p우물(93)을 형성한 N-형 기판(91)내에 형성되어 있다. p+도프 처리한 가아드 밴드(95)는 p 우물(93) 및 기판(91)의 주변에 형성한 P/N 접점에서 기관 표면에 형성되어 있다. p 우물(93)내에 형성된 N+소오스 및 드레인영역(97) 및 (99)는 N채널 트랜지스터 Q₄를 한정하며, N기판(91)내에 형성한 p+소오스 및 드레인 영역(101) 및 (103)은 트랜지스터 Q₃의 p채널을 한정한다. 기판(91)의 표면에는 산화물내의 개구를 통하여 접점(107) 및 (109)를 만들기 위해서 도프 처리한 영역(97) 및 (103)보다 얇게 되어 있는 절연층(105)(산화물/질화물 또는 질화물이 적합하지만, 산화물로 전체로 사용할 수도 있음)가 덮혀 있다. 접점(107)은 V_SS라인을 Q₄의 소오스(97)에 접속시키도록 작용하고 접점(109)는 V_DD라인을 Q₃의 소오스에 접속시키도록 작용한다. 절연층(105) 내에는 공동 트렁크로부터 N+영역(97,99)와 p+영역(101,103) 사이의 위치까지 각각 연장된 두 개의 다리(11a 및 111b)를 갖고 있는 부동 게이트(111)이 대립되어 있다. 부동 게이트의 제 1 분로(111a)는 기판(91)을 향해 수직하향으로 연장된 작은 "반점"을 갖추고 있다. 이 반점은 트랜지스터 Q₄의 드레인 확산영역(99) 상에 양호하게 배치되어 있다.

절연층(105)의 표면위에는 일반적으로 부동 게이트(111) 위로 연장되고, 또한 공동 트렁크로부터 연장되고 트랜지스터 Q₄및 Q₃용 제어 게이트로서 각각 작용하는 두 개의 아암(115a) 및 (115b)를 갖고 있는 제어 게이트(115)가 배치되어 있다. 트랜지스터 Q₃및 Q₄의 구조는 대향 단부에서 접점(117 및 119)를 통해 Q₄및 Q₃의 드레인 확산영역(99 및 (101)로 연장되는 금속 스트립(118)에 의해 완전해진다. 그러므로, 금속 스트립(118)은 트랜지스터 Q₃및 Q₄를 이것들의 드레인에서 상호 연결시켜, 이 분로들의 I/O 접점 N₂를 형성한다. 이 금속 스트립(118)은 트랜지스터 Q₁및 Q₂의 게이트(제 20도 및 제 20a도에 도시하지 않음)에 I/O 접점을 접속시키도록 작용하는 연장부(118a)를 갖추고 있다.

제 20도 및 제 20a도에는 부동 게이트의 연장부(113)에 의해 한정되고 단일 터널링 산화물 영역만을 갖고 있는 단일 부동 게이트와 단일 제어 게이트로 분할되는 간단하게 배열된 한 쌍의 서로 다른 도전형 IGFET가 도시되어 있다. 정상(준-임계 이동) 전압 레벨이 V_SS와 V_DD사이의 회로에 인가되는 한, 두 개의 트랜지스터 Q₃및 Q₄는 CMOS 반전기로서, 동작한다. 전압 V_DD-V_SS가 약 +20볼트로 승압되는 경우, Q₄드레인(99) 상의 얇은 터널링 산화물 영역을 통해 터널링이 발생하여 부동 게이트(111) 상에 전하가.축적되게 한다.

이것은 트랜지스터 Q₃및 Q₄의 채널영역에서 동일한 물리 효과를 갖는다. 이 채널 영역에는 트랜지스터 Q₃및 Q₃의 채널 영역내의 전자상에서의 부동 게이트의 전자의 반발 효과로 인하여, 부동 게이트상에 전자가 없는 경우보다 더 적은 전자가 있게 된다.그러나, 트랜지스터 Q₃및 Q₄가 서로 반대의 도전형태로 되어 있기 때문에, 이 전자 결핍은 이것들의 동작시에 반대 효과를 갖게 된다. Q₃의 임계값은 감소되고(더 도전하게 되고) 반면에 Q₄의 임계값은 거의 같은 양만큼 증가된다(덜 도전하게 된다).

예로서, 제 19도를 참조하여, Q₁및 Q₃가 초기에 -1볼트의 P채널 전압을 갖고, Q₂및 Q₄의 N채널 임계값을 +1볼트라고 가정한다. V_DD전압이 약 10마이크로 초 동안 약 +20볼트로 승압되는 동안 불휘발성 기록 동작을 하면, 부동 게이트(111)은 V_DD전압이 승압되기 전의 래치회로의 상태에 따라서 다소의 전자를 그 안에 축적하게 된다. 부동 게이트(111)상에 전자가 있다고 가정할 경우, Q₃및 Q₄의 임계값은 동일한 크기로 변하여, Q₃의 임계값은 저하되고, Q₄의 임계값은 증가하게 된다. Q₄의 임계값의 대표적인값은 +3볼트이고, Q₃의 임계값의 대표적인 값은 +1볼트이다. 그 결과, 제 19도의 NOVRAM 래치회로에 전력을 다시 인가될 경우, 이 회로의 상태는 Q₃및 Q₄의 새로운 임계값에 의해 결정되는데, 이것은 제 15도의 회로에서 보다 더 명확하게 결정된다. 그러므로, FATMOS 특성을 갖고 있고 단일 터널링 산화물 영역으로 분할된 두 개의 트랜지스터로 된 래치회로가 이루어진다.

Claims (1)

1. 서로 직렬 결합된 제 1부하 회로 소자 및 제 1 구동회로 소자를 갖고, 제 1 및 제 2 전원 단자 사이에 결합된 제1분로와, 서로 직렬 결합된 제 2부하 회로 소자 및 제 2구동회로 소자를 갖고, 상기 제 1 및 제 2전원단자 사이에 결합된 제 2분로를 구비하고, 상기 제 1부하회로 소자 및 제 1 구동회로 소자 중의 최소한 한 소자가 상기 제 2 부하회로 소자 및 제 2 구동회로 소자 사이의 접점에 결합된 게이트를 가진 IGFET로 구성되고 상기 제 2 부하회로 소자 및 제 2 구동회로 소자 중의 최소한 한 소자가 상기 제 1 부하회로 소자 및 제 1 구동회로 소자 사이의 접점에 결합된 게이트를 가진 IGFET로 구성된 쌍안정 래치 회로에 있어서 상기 접점에 게이트가 결합된 IGFET중의 최소한 한개가 소정값 이상의 게이트 전압에 따라 동작하여 임계전압을 변화시키는 임계 전압 가변형 IGFET로 형성된 것을 특징으로 하는 쌍안정 래치 회로.

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