KR820001854B1 - Crt 단말장치의 표시 문자 정형회로 - Google Patents

Abstract

내용 없음.

Description

CRT 단말장치의 표시 문자 정형회로

제1도는 CRT 단말장치의 블럭다이어그램.

제2도는 12 ×15훤트의 돗트 매트릭스에 의한 문자 구성도.

제3도는 제4도의 타이밍 회로의 블럭다이어그램.

제4도는 타이밍 회로도.

제5도는 제4도의 각점에서 본 타이밍 다이어그램.

제6도는 비데오 회로도.

제7도는 제6도의 비데오 회로도중 QH 출력에 대한 병렬대 직렬 대이타.

제8도는 본 발명인 하프 돗트 시프트 로직 회로도.

제9도는 콘트롤 비트(D₀, D₁)에 데이타 변하에 따른 타이밍 다이어그램.

제10도는 콘트롤 비트(D₀, D₁)의 데이타 변화에 따른 상호비교도.

제11도는 종래의 표시화면과 본 발명에 따른 표시 화면과의 비교도.

본 발명은 CRT 단말장치에 있어서, 비데오 모니터의 비데오 대역폭과 CRT의 해상도를 높일수 있도록 표시문자를 구성하는 돗트 매트릭스(Dot Matrix)를 문자 생성롬(Character Generator ROM)에 기억시킴과 등시에 콘트롤비트(Control Bit) 데이타를 추가로 기억시켜 콘트롤 비트 데이타로 하여금 필요에 따라서 하프돗트(Half Dot) 만큼 표시 문자를 이동 시킬수 있도록하여 제11도와 같이 표시문자 모양을 더욱 아름답게 또는 어떤 나라의 문자도 실제에 가깝게 표시될 수 있도록 하프돗트 시프트 로직회로(Half Dot Shift Logic Circuit)를 구성한 CRT 단말장치의 표시문자 정형회로에 관한 것이다. 이것을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제1도는 CRT 단말장치의 블럭 다이어그램이다.

제1도중 주사선 제어블럭(Scanning Control Block)은 제4도와 같은 타이밍 회로를 내포하고 있으며 문자 생성기 블럭(Character Generator Block)은 제6도와 같은 비데오 회로를 내포하고 있다.

본 발명에서 사용한 CRT 단말장치는 가로 80자 세로 18줄 총 1440자를 표시할 수 있으나 실제로는 귀선시간 때문에 가로 64자 세로 15줄 총 1024자를 표시하며, 글자 하나의 구성은 제2도에 도시된 바와 같이 12 ×15 훤트(font)의 돗트 매트릭스 로 이루어지며 가로 12돗트중 1돗트, 세로 15돗트중 2돗트는 브랭크이고 한글과 영문을 동시에 표시할 수 있다.

이 CRT 단말장치의 타이밍 회로는 제3도와 같이 블럭 다이어그램을 갖는다. 하나의 화면을 구성하는데 있어서는 순차 주사방식으로 60Hz의 수직 주파수를 갖도록 한다.

또한 화면에 표시할 열문자(Row Character) 18개중 2개는 수직 브랭크(Vertical Blank)로 사용하며, 하나의 문자는 15개의 주사선으로 정하여지므로 수평 주파수가 정해진다.

즉, 총주사선수=18줄 ×15주사선=270주사선이다.

따라서 수평주사선수=60Hz ×270주사선=16200Hz이다.

한 주사선 상에는 돗트로 세분화하며 이 돗트가 모여 문자를 구성하게 되며, 이 주사선상을 80문자로 세분화하고 한 문자의 가로 돗트수가 12개이므로 한 돗트에 해당되는 기본 주파수가 결정된다. 즉, 기본 주파수=16200Hz ×80자 ×12돗트=15.552MHz 이다.

이렇게하여 결정된 타이밍 회로를 제4도에 도시하였다.

15.552MHz의 발진회로는 제4도중 2개의 게이트(g₁, g₂), 저항(R₁, R₂), 콘덴서(C₁, C₂)로 구성되며 이로부터 15.552MHz의 클럭이 생성된다. 이 클럭은 PISO(Parallel Input Serial Output)의 클럭 및 타이밍회로의 기본 클럭으로 이용한다.

제2도와 같이 한개의 문자는 가로 12돗트로 구성되므로 기본 클럭을 12로 분할하여 제4도에 도시된 바와 같이 DC₀DC₃으로 만든다. 이것은 바이너리 카운터(Binary Counter) IC 칩 161(제4도)를 이용하여 0100-1111 범위내에 동작하도록 1111에서 발생하는 캐리(Carry)를 인버터로 변환하여 로드(Load)를 만들고 프리세트 입력에 0100을 고정시켜 르드시에 프리세트 되도록하여 12진 카운터를 만든다.

DC₀, DC₃, LD₁등은 다음에 논할 하프 돗트 시프트 로직 회로에 사용하게 되며(P)는 로드 클럭으로서(PISO)에 사용된다. 하나의 주사선상에 80문자가 나열될 수 있도록 IC 칩 161(제4도) 2개를 사용하여 각각 16진, 5진으로 분활하였다.

이 두 개는 클럭의 소오스를 공용하여 7비트 동기 카운터를 만들어 CCRAM (Character Code RAM)의 어드레스를 만든다. 실제 CC RAM 어드레스는 가로 64자에 해당하는 어드레스가 필요하므로 CC₀~CC₅(제4도)만 사용되며 CC₆는 16문자에 해당하는 수평 브랭크를 만든다. 이것은 16200Hz인 수평 주파수이며 H클럭이라 한다.

CC RAM에 있는 영상코드를 문자 생성기의 하이 어드레스(High Address)로 하고 라인 카운터에서 발생하는 라인 어드레스 LC₁~LC₄를 로우 어드레스(Low Address)로 하여 영상을 발생시킨다. 15라인 어드레스를 만들고자 IC 칩 161을 이용하여 15진 카운터를 만들었다. 즉, 캐리의 인버터를 로드하고 프리세트 입력을 0001로 고정하여 로드시에 0001을 프리세트 하므로써 0001-1111 범위에서 카운터하는 라인 어드레스를 만들게 된다. 또한 LC₄의 인버터는 클럭의 소오스로 사용한다.

화면에는 16개의 열문자가 표시되지만 수직 브랭크 기간으로 2개의 열물자가 필요하므로 실제로 18개 열문자에 해당하는 18진 카운터가 필요하다. 그러므로 제4도 IC 칩 161의 카운터 출력(RC₀~RC₃)중에 16진 카운터에 해당하는 RC₃의 하강단부(Falling Edge)에서 제4도의 플핍플롭 73을 트리거하여 Q출력을 하이로 만들고 그로인해 제4도의 IC 칩 161이 카운터를 계속하며, 16진 카운터가 동작을 시작할 경우 RC₁의 난드 게이트가 로우를 만들어 클리어(Clear) 하므로서 18진 카운터가 된다. 즉 00000-10001 범위에서 카운터가 동작하는 셈이다. 이렇게하여 완성된 타이밍 회로의 각점에서 본 타이밍 다이어그램은 제5도와 같다. 글자 1개의 가로 돗트는 12개이지만 이중 1개는 브랭크이고 나머지 11돗트가 영상으로 구성되어 있다.

따라서 제6도의 비데오 회로에서와 같이 11비트인 병령출력 기억소자가 없으므로 IC₂의 한쪽 8비트와 IC₁의 한쪽 3비트를 빼내어 11비트의 영상을 만든다.

CRT 모니터에 필요한 데이타는 직렬데이타가 필요하므로 이 병령 데이타를 직렬로 바꾸어 주어야 한다.

이 기능을 수행하는 데도 12비트 병령대 직렬 수자가 없어 제6도의 IC₃, IC₄칩을 이용하여 각 문자마다 한 비트 스페이스를 두어 12비트 직렬로 구성하였다. 따라서 제6도에 도시된 바와같이 IC₃, IC₄칩의 한쪽에는 한돗트 스페이스를 위해 수평단자에 그 라운드를 연결하고 반대쪽 A~G 단자에 D₂~D₈을 IC₂에 연결하고, D₉~D₁₂를 IC₁에 연결하므로서 12비트 영상이 직렬로 된다. 데이타 비트 D₁₂가 출력될시 다음 데이타를 직렬로 되도록 로드 펄스를 지연시켜 다음 클럭의 상승단부(Positive Edge)에서 다음 비데오 데이타가 프리세트되도록 한다. 이대 QH에는 제7도와 같이 직렬 데이타가 나온다.

이 때 화면에 표시되는 문자 영상은 제7도와 같이 클럭의 상승단부에 따라 일정한 간격을 가지고 나오게 된다.

상기에서 설명한 타이밍 회로와 비데오 회로에 의해 화면에 표시되는 문자의 영상돗트는 일정한 클럭의 주기에 따라 위치되는 상태가 되지만 본 발명인 제8도의 하프 돗트 시프트 로직회로를 사용하면 클럭에 의해 생기는 돗트와 돗트의 한 가운데에 돗트를 위치시킬 수가 있다. 즉, 노말(Normal) 한 상태의 돗트는 클럭에 의해 화면에 위치시키고 하프 돗트만큼 이동해야할 필요가 있을 때는 콘트롤 비트 D₀, D₁에 의해 +클럭에 의해 위치시킨다.

제5도 IC₁, IC₂칩에는 표1과 같이 데이타를 입력시킨다. 콘트롤 비트(D₀, D₁)에는 콘트롤 데이타, D₂~D₁₂까지의 11비트는 문자영상데이타를 입력시킨다.

[표 1]

한개의 문자는 제2도와 같이 가로 12돗트(한개의 스페이스 돗트 포함)로 구성되므로 문자 생성기는 8비트짜리 IC 칩 2개를 사용하여 제6도와 같이 비데오 회로를 구성하게 되는데 이때에 상기 IC 칩이 데이타는 총 16비트 중 11비트만 사용하고 나머지 5비트는 사용치 않게된다. 여기에 표1와 같이 콘트롤 비트(D₀, D₁) 2개를 추가하면 상기 IC 칩의 데이타는 총 13비트가 된다.

콘트롤 비트 D₀를 제8도의 D타입 플립플롭 A의 데이타로 입력시키고 콘트롤비트 D₁을 똑 같은 타입의 플립플롭 B에 입력시킨 다음 타이밍 회로에서 발생되는 LD₁을 플립플롭A 및 B 의 클럭으로 동작시킨다.

비데오 회로의 병렬 대 직렬 시프트 레지스터의 출력 QH은 플립플롭 C 및 D 의 데이타로서 입력시키고 타이밍 회로의 IC의 출력에 나타나는-클럭을 플립플롭 D의 클럭으로 쓰고 인버터로 위상을 바꾼 +클럭을 플립플롭 C의 클럭으로 동작시킨다. D 타입 플립플롭 B 는 표2의 IC 작동표에 따라 Q 및

가 나타나며 이 출력은 각각 난드게이트 E와 F로 연결된다.

[표 2]

한편 시프트 레지스터(제6도의 IC₁, IC₂)로부터 나오는 D₂-D₁₂까지의 11비트로 구성되는 문자 영상은 직렬로 제8도 플립플롭 C 및 D 에 동시 입력되는데 이때 플립플롭 C에는 ÷클럭이 걸리고 플립플롭 D에는-클럭이 걸리게 되므로 플립플롭 C의 출력 Q와 플립플롭 D의 출력 Q에는 11개의 비트가 각각의 클럭의 위치상차에 의하여 하프돗트 만큼 시간차를 가지고 나오게 된다. 그러므로 난드 게이트 E의 1번과 난드게이트 F의 4번중에서 어떤하나가 1의 상태(High)가 될 때 난드게이트의 출력에 비데오 영상 돗트가 발생하게 되고, 0의 상태(Low)가 입력되는 난드 게이트의 출력에는 1의 상태(High)가 되어 G의 입력이 되므로 결국 G의 출력단자에 비데오 영상이 나타나게 된다. 제9도는 표3에 보인 바와 같이 콘트롤 비트(D₀), (D₁)의 4경우에 대해서의 타이밍 다이어그램을 도시하였다.

[표 3]

이를 구체적으로 설명하면 다음과 같다.

첫째, 콘트롤 비트 D₀=0, D₁=0 일 때 제8도에 도시된 플립플롭 B의 프리세트와 클리어가 모두 1이며 콘트롤 비트 D₁이 0이므로 플립플롭 B의 Q는 0이되며, 프리세트가 1이고 클리어가 0이면 플립플롭 B의 Q가 또한 0이된다. 플립플롭 B의 Q가 0이고 (

)가 1이므로 플립플롭 D의 비데오 돗트가 난드 게이트F의 게이트를 통해 12개의 비트가-클럭에 따라 난드게이트G의 출력에 정상적으로 나타나게 된다.(제10 도의1)

둘째, 콘트롤 비트 D₀=0, D₁=1일 때 제8도에 도시된 플립플롭 B의 프리세트와 클리어가 동시에 1이면 클럭 LD₁의 상승단부에서 플립플롭이 트리거 되므로 콘트롤비트 D₁이 1이면 Q에는 1이되고, 클리어가 0으로 떨어지면 Q는 0가 되며 다음순간 다시 클리어가 1의 상태가 되더라도 클럭에 의한 트리거가 되지 않으므로서 Q는 계속 0의 상태가 유지되다가 LD₁의 상승단부에서 다시 Q는 1의 상태가 된다.

이에 따라 비데오 돗트는 D₁₀~D₁₂까지의 3개의 비트가 +클럭에 의해 하프돗트만큼 왼쪽으로 시프트하게 되며 나머지 D₂~D_O의 8개 비트는 -클럭에 의해 정상적인 비데오 돗트로 화면에 표시된다.(제10도의 2)

셋째, 콘트롤비트 D₀=1, D₁=0 일 때는 콘트롤비트 D₀가 1이므로 제8도의 플립플롭 B의 프리세트와 클리어의 로직 상태는 제9도의 3에 도시된 바와 같다. 제8도의 플립플롭B의 Q에는 처음 4돗트 동안은 0상태, 다음 8돗트는 1상태이므로 처음 4돗트는 -클럭에 의해 정상 신호가 되고 나중 8돗트는 +클럭에 의해 하프 돗트 만큼 왼쪽으로 시프트하여 화면에 표시된다.

넷째, 콘트롤비트 D₀=1, D₁=1일 때는 콘트롤비트 D₁이 1이므로 제8도의 플립플롭B의 Q는 항상 1의 상태가 되므로 12개의 비데오 돗트는 모두 +클럭에 의해 하프돗트만큼 시프트되어 화면에 표시된다. (제10도의 4)

본 발명의 요지인 제8도의 하프돗트 시프트 로직 회로를 구체적으로 설명하면 다음과 같다.

콘트롤 비트 D₀, D₁에 의해 +클럭에 위치시킬 수 있도록 타이밍 회로의 DC₀에서 인입된 신호는 인버터를 거쳐 난드 게이트(H),(I)에 인입시키고, 비데오회로의 콘트롤비트 D₀에서 인입된 신호는 플립플롭(A)의 D에 인가시켰다가 타이밍 회로의 LD₁에서 신호가 인입될때마다 D에 있는 데이타를 Q,

로 보내서 난드게이트 H, I의 입력으로 인입시키며 난드게이트(I)의 출력은 플립플롭(B)의 프리세트 단자에 인입시키고 난드게이트(I)의 출력은 플립플롭(B)의 클리어 단자에 인입시키며, 비데오 회로의 콘트롤 비트 D₁에서인입된 신호가 플립플롭(B)의 (D)에 인입되어 있다가 타이밍 회로의 LD₁에서 인입된 신호가 인입될 때마다 Q,

로 출력되어 난드게이트 E, F의 입력으로 각각 인입시키고, 비데오 회로의 QH에서 인입된 신호가 플립플롭(C) 및 (D)의 입력으로 인입되어 있다가 플립플롭(C)의 클럭단자에 +클럭이 인버터를 거쳐 -클럭으로 변한 것이 입력될 때마다 또 플립플롭(D)의 클럭단자에 +클럭이 직접 인입될때마다 각각 플립플롭(C) 및 (D)의 출력단자 Q를 통해 난드게이트 E 및 F에 인입시키며, 이대의 난드게이트(E) 및 (F)의 출력이 난드게이트(G)의 입력으로 다시 들어가면 난드게이트(G)의 출력단자에서 원하는 하이돗트 시프트 신호를 얻을수 있도록 구성한 것이다.

이상에서 상세히 설명된 바와 같이 본 발명은 종래의 CRT 단말장치가 콘트롤 비트가 D₀와 D₁이 모두 0인 상태 즉, -클럭에 의해서 비데오 영상만을 화면에 표시할 수 있도록 노말한 상태의 돗트는 -클럭에, 하프돗트 만큼 이동해야할 필요가 있을 때는 콘트롤 비트 D₀, D₁에 의해 ÷클럭에 위치시킬수 있도록 하프돗트 시프트로직 회로를 구성하여 필요한 돗트를 적절히 시프트시켜 보다 원하는 모양의 문자를 화면에 표시할 수 있도록 한 것이다.

Claims (1)

1. 본문에 설명되고 도면에 도시한 바와 같이, 콜트롤 비트 신호(D₀)(D₁) 및 타이밍 회로 신호(DC₀)(DC₃)(LD₁)을 받아 비데오 회로의 병렬대 직렬시프트 레지스터 출력QH) 신호를 시간적으로 제어하기 위한 제어신호를 만드는 플립플롭(A)의 출력신호(Q) 및

   

   가 난드게이트(H) 및 (I)의 한 입력으로 인입되고, 난드게이트(H) 및 (I)의 출력신호가 플립플롭(B)의 프리세트(Preset) 단자 및 클리어(Clear)단자에 각각 인입되며, 병렬대 직렬 시프트 레지스터 출력(QH) 신호를 -클럭에 의해 제어하는 플립플롭(C) 및 (D)의 출력신호(Q)를 플립플롭(B)의 출력신호(Q) 및 (Q)에 의해 제어되도록 난드게이트(E) 및 (F)의 한 입력으로 인입되고, 플립플롭(C) 및 (-D)의 출력(Q)가 각각 난드게이트(E) 및 (F)의 타 입력으로 인입되며, 난드게이트(E) 및 (F)의 출력이 난드게이트(G)의 두 입력으로 인입되도록 구성한 것을 특징으로 하는 CRT 단말장치의 표시문자 정형회로.

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