KR820001039B1 - 마이크로프로세서 제어 컴플렉스 - Google Patents

Abstract

내용 없음.

Description

마이크로프로세서 제어 컴플렉스

제1도는 본 발명의 양호한 실시예의 예시하는 전화 스위칭시스템의 전체블록 다이어그램.

제2도는 제1도에 예시한 스위칭 시스템의 제어 컴플렉스 부분(55)의 분산된 프로세서들의 배치를 예시한 블록 다이어그램.

제3도는 제1도에 도시한 제어 컴플렉스 부분(55). 마이크로프로세서 제어장치에 사용되는 리던던트 구조(redundant construction)를 개략적으로 예시한 블록 다이어그램.

제4도는 각 프로세서에 대한 프로그램메모리와 버스구조(program memory andbus structure)의 개략적인 다이어그램.

제5도는 한쌍의 프로세서를 연결하는 통신 채널을 예시한 다이어그램.

제6도는 스위칭 시스템과 인터페이스를 예시한 분산된 프로세서중의 하나인 리던던트 마이크로프로세서의 확장된 개략적인 다이어그램.

제7도는 쌍 프로세서사이의 통신 채널을 예시한 인터프로세서버퍼의 구성을 예시한 블록 다이어그램.

제8도는 마이크로프로세서 제어장치의 각 소자와 그들사이의 상호관계를 예시한 개략적인 다이어그램.

제9a-제9h도는 인터프로세서 버퍼의 회로 다이어그램을 형성한 도면.

제10도는 마이크로프로세서와 이와 관련된 프로그램 메모리와를 상호 연결하는 버스 멀티플렉서(bus multiplexer)의 블록 다이어그램.

제11a-제11b도는 상기 버스 멀티플렉서의 개략적인 다이어그램을 형성한 도면.

제12도는 마이크로프로세서를 스위칭 시스템에 접속시키는 고 레벨 인터페이스 회로의 블록 다이어그램.

제13a-제13b도는 상기 고 레벨 인터페이스 회로의 개략적인 블록 다이어그램.

제14도는 마이크로프로세서를 스위칭 시스템에 접속시키는 저 레벨 인터페이스 회로의 블록 다이어그램.

제15a-제15b도는 저 레벨인터페이스 회로의 개략적인 블록 다이어그램.

제16도는 회선(line)마이크로프로세서, 트렁크(trunk) 마이크로프로세서, 상태(state) 마이크로프로세서 레지스터(register) 마이크로프로세서, 데이터버스(data bus) 마이크로프로세서, 콘솔(console) 마이크로프로세서, 비지 램프 필드 마이크로프로세서(busy lamp (field microprocea(sor) 용으로 내장된 프로그램의 제층(hierarchy)을 예시한다이어그램.

제17-25도는 "표준호출"(stndard call) 시스템기능을 제공하기 위해 결합된 여러 프로세서에 의해 수행되는 서브-프로그램을 예시한 플로우 차아트.

제26-31도는 다른 프로세서용 서브-프로그램을 예시한 프로세서 중 특히 데이터 베이스 프로세서용 서브-프로그램을 예시한 플로우 차아트.

본 발명은 전화 스위칭 시스템의 동작을 제어하는데 응용되는 프로그램이 내장된 마이크로프로세서 제어 컴플렉스에 관한 것이다.

전화스위칭 시스템은 프로그램할 수 있고 여러 프로그램이 내장된 전산화된 제어장치의 형태로 발전 하였다. 종래의 전산화된 제어장치 들은 비교적 복잡한 제어업무를 수행하는 모노프로세서(monoprocessor)와 메모리(memory)로 구성하였다. 이러한 모노프로세서의 특성중의 하나는 시스템의 동작을 제어하기 위해 실행 프로그램이나 실행 프로세서를 필요로 한다는 점이다. 이러한 점은 인터럽트(interrupt)프로그램으로 귀착되어 여러 인터럽트를 위해 매우 복잡한 분류계등이 필요할 뿐 아니라 일반적으로 프로세서의 실시간 작업량을 분산시키기 위해 큐(queue)작업이 일반적으로 필요 하였다. 따라서 프로그램업무가 복잡하다는 것은 이러한 사실로도 분명하다. 이것은 프로그램을 만들고 수정하는데 뿐만 아니라 시스템을 수리하는데 있어서도 마찬가지로 복잡하다.

본 발명의 일반적인 목적은 분산된 호출처리를 공하며 실행 제어가 필요없는 멀티프로세서 제어 컴플렉스(multiprocessor control complex)를 갖는 전화스위칭 시스템을 제공하는데 있다. 본 발명의 특별한 목적은 제어 기능을 모듈화하고 프로그램을 간략화하는 방법으로 제어 컴플렉스내의 몇개의 프로세서 사이의 호출처리 기능을 분산시키는 것이다. 결과적으로 본 발명의 목적은 시스템의 복잡성을 최소화하고 시스템의 신뢰도를 증진시키는데 있다.

본 발명의 일반적인 목적은 호출처리 회선들을 따라 이러한 업무들을 분할하고, 분산된 프로세서 구조내의 각각의 프로세서에 이러한 업무를 할당함에 의해 전화스위칭 시스템의 제어 컴플렉스의 제어법무를 간략화 하는데 있다.

본 발명의 특별한 관점에 따른 목적은 프로세서 상호간의 통신을 최소화하기 위해서 각 프로세서에 할당된 특별한 업무를 가진 분산된 멀티프로세서 배치로 제어 컴플렉스를 구성하는 것이다. 또 다른 목적은 프로세서가 어떤 제어 행위에 비동기로 독립되어 동작하도록 함에 의해 제어 업무를 간략화하는데 있다. 더 상세한 목적은 제어 업무가 호출처리에 관계되는 동작 회선을 따라 분산되는 그러한 제어 컴플렉스를 제공하는데 있다.

본 발명의 다른 관점에 따른 목적은 제어 컴플렉스에서 리던던트(redundant) 프로세서가 기본 프로세서의 고장시 연결되도록 하는 분산된 멀티프로세서 제어 컴플렉스를 가진 고신뢰도의 전화 스위칭 시스템을 제공하는데 있다. 따라서 본 발명의 목적은 전체 제어 컴플렉스보다는 단지 오동작하는 부분만을 자동적으로 대치함으로서 신뢰도를 증진시키는데 있다.

본 발명의 다른 관점에 따른 본 발명의 목적은 비교적 가격이 저렴한 멀티마이크로프로세서의 배치와 메모리로 제어 컴플렉스를 구성함에 의해 경제적인 전화 스위칭 시스템을 제공하는데 있다. 더욱 더 본발명의 목적은 분산된 마이크로프로세서가 메모리를 공유할 필요가 없이 그 자신의 프로그램 메모리를 공유할 필요가 없이 그 자신의 프로그램메모리를 각 마이크로프로세서에 제공함에 의해 시스템의 구조를 간략화 하는데 있다.

본 발명에 따른 멀티프로세서 제어 컴플렉스는 하드웨어나 소프트웨어의 견지에서 제어의 복잡성을 최소화하는 방법으로 분산된 호출처리를 제공하도록 되어 있다. 다수의 마이크로프로세서 제어장치가 제공되는데, 각 장치에는 한 개의 마이크로프로세서와 이와 관련된 명령 메모리를 갖고 있다. 여러 명령 메모리가 프로그램되어 이들과 관련된 마이크로프로세서가 스위칭 시스템의 전 기능의 일부를 수행 하도록 한다. 따라서 전 기능은 마이크로프로세서들 사이에 분산된다. 이러한 배치로 각 마이크로프로세서 제어장치는 이것에 할당된 기능을 다른 제어 장치와는 독립적으로 비동기되어 계속 수행하게 된다. 물론 전체적인 스위칭 작용을 수행하기 위해서는 제어 장치 사이에 데이터를 전송할 필요가 있다. 마이크로프로세서 사이의 통신을 위해 소비되는 시간을 최소화하고 이러한 통신 때문에 생기는 시스템의 복잡성을 감소시키기 위해서 서로 통신을 해야하는 프로세서는 쌍을 이루도록하고 각 쌍에는 공용으로된 비동기 통신채널을 제공한다. 이러한 방법으로 각 마이크로프로세서는 특별한 프로그램의 제어하에 그 컴플렉스내의 다른프로세서와는 비동기되어 계속 동작하게 된다. 상술한 실시예에서 비동기 통신 채널에는 관련된 쌍의 마이크로프로세서에 의해 따로 따로 도달할 수 있는 일시적인 데이터 저장을 가시는 인터프로세 서버퍼가 제공된다.

본 발명의 다른 면으로 다수의 마이크로프로세서를 제공하는 과정을 포함하여 다수의 호출처리 기능을 갖는 전화 스위칭 교환기를 제어하는 방법을 제공하었다. 상기 다수의 마이크로프로세서 각각은 이와 관계되는 메모리 장치를 가졌는데, 각각 메모리 장치를 조절하여 관련된 마이크로프로세서 입력지령(inputcommand)에 따라 스위칭 교환기의 특별한 기능을 수행하고 언급한 수행의 결과로 출력지령을 만드는데, 여기서 적어도 몇몇 입력지령은 다른프로세서에 의해 수행되는 교환기 기능으로부터 생기고, 적어도 몇몇 출력지령은 다른 프로세서의 입력지령이 되어 스위칭 교환기의 전기능이 각각의 마이크로프로세서들 사이에 분산된다. 마이크로프로세서를 쌍으로 하여 한쪽으로 부터 인출된 출력지령을 그쌍의 다른 쪽의 입력지령으로 바꾸되, 쌍의 프로세서 사이에 있는 통신 채널에 따른 상기 지령은 비동기로 통신되어 프로세서는 스위칭 교환기의 전기능을 수행하도록 상호 작용을 행하게 된다.

이하 첨부 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제1도는 본 발명에 따라서 제어 컴플랙스를 위해 예를든 전화스위칭 시스템의 전체적인 블록 다이어그램을 도시한 것이다.

본 시스템은 전화기(30),(31)이 연결되는 다소의 회선과 번호 32로 표시된 원거리통신 PBX가 다수의 트렁크회로(35,36)에 연결되어 있다. 일반적인 용어인 엑세스 포트(access port)는 이러한 입력이나 또는 다른 시스템의 입력으로 사용된다. 회선들은 스위칭 시스템에 가압자 회로(33), (34), 아날로그 트렁크회로(35) 및 디지탈 트렁크회로(36)를 접속하기 위해 제공된다. 본 시스템이 4선식 회로로 구성되어 있기 때문에 가입자 회로(33) (34)와 아날로그 트렁크 회로(35)는 본 시스템에 사용하기 위해 2선식회선신호를 4선식 회선 신호로 변환시키기 위한 하이브리드(hybrids)를 포함한다. 하기에서 더욱 더 상세히 설명하겠지만 가입자 회로(33)(34)와 트렁크 회로(35)는 그들에 연결되어 있는 회선이나 트렁크의 상태를 지시하기 위한 감지점과 그로부터 스위칭 시스템이 상태를 제어하는 적당한 제어점을 포함한다. 디지탈 트렁크 회로(36)는 본 발명을 실시하는데 필요치 않으나 본 시스템의 전체적인 구성을 예시하기 위해 도시하였다. 이러한 디지탈 트렁크 회로(36)는 어떠한 코드변환이 필요없이 T1디지탈회선을 스위칭 시스템에 직접 접속한다.

회선과 트렁크사이에 "표준호출"연결을 설립하고 유지하는데 부가하여 본 시스템은 피쳐회로(Feature circurt) (38)에 의해 부가적인 특징을 제공한다. 이 피쳐회로는 옵셔널 기능(optiona1 function)를 비롯하여 페이징(paging), 코우드 호출, 멀티-포트 컨퍼런스(multi-port conferences)등의 기능을 수행한다. 예를 들어 페이징 기능으로 사용하기 위한 오디오장치와 같이 필요한 부가적인 장치가 번호 39로 표시하였다.

필요한대로 회선과 트렁크사이를 연결하는데 제어 컴플렉스에 의해 사용되는 다이얼 디지트를 수신하여 저장하는 장치가 번호 40으로 표시되어 있다. 이러한 장치(40)는 다이얼 펄스 수신기와 DTMF 수신기를 포함한다. 일반적으로 다이얼 수신기라는 용어는 이둘을 포함하기 위해 사용된다. 부가해서 이 장치는 그들이 수신한대로 디지트를 저장하기 위한 레지스터를 포함한다.

사용자에게 그의 요구에 따른 시스템의 응답을 알리기 위해 프로그레스토운(progress tone)이 필요한데, 이 토운은 본 발명의 실시예에서는 디지탈 토운 발생기 (41)에 의해 발생된다. 이러한 디지탈 토운 발생기(41)에 의해 발생된 토운은 디지털 토운(dial tone), 링백토운(ring back tone), 비지토운(busy tone) 등을 포함한다. 아날로그토운 발생기가 사용되는데 대해 본 발명의 실시예의 디지탈 토운 발생기는 코드 변환할 필요가 없으므로 직접적으로 스위칭 시스템과 양립시킬 수 있다.

상술한 바와 같이 본 발명의 스위칭 시스템은 4선식 디지탈 시스템으로 구성되어 있으므로 트렁크의 회선상에 있는 아날로그 정보를 디지탈 정보로 변환 하는 것이 필요하다. 이렇게 변환하기 위해서 다수의 코드 변환기(45)가 제공되어 있다. 본 발명의 양호한 실시예에 사용된 디지탈 코드는 8비트 코드로써, 1,544mb(megabit) 전송비와 255μ의 압축비를 가진다. 이 코드 변환기(45)는 다수의 종래 T1 PCM 코드 변환기로 구성되는데, 코드 변환기 각각은 24채널을 취급하는데 회로망 방향에서는 아날로그를 디지탈로 그리고 가입자회로와 트렁크회로 방향쪽에서는 디지탈을 아날로그로 변환시킨다. 예시된 스위칭 시스템의 실질적인 실시예에서는 3088채널의 최대용량을 취급하도록 설제되어 있는데, 이들 중 3072채널은 실제 사용되는 채널이고 16채널 구성을 위해 필요한 채널이다. 이러한 시스템은 대개 128개의 코드 변환기를 필요로 하고, 이 코드 변환기 각각은 24채널을 취급한다. 따라서 코드 변환기(45)의 출력단자에서는 다수의 PCM버스(46)를 제공하고 버스 각각은 24채널용 양방향성 정보를 전송하게 된다. 3088채널 시스템에서는 대략 128개의 버스들이 있는데 각 버스들은 쌍의 반대 방향의 비방향성 버스로서 동작한다.

효과적인 스위칭 동작을 정하기 위해 회선으로부터 회로까지 그리고 분산을 위해 회로로부터 회선까지 코드화된 신호샘플을 적당히 송달하기 위해 저 레벨 멀티플렉서(48)와 고 레벨 멀티플렉서(49)와 같은 쌍의 멀티플렉서가 제공되어 있다. 저레벨멀티플렉서(48)는 코드 변환기로부터 인입되는 정보를 32개의 스(50)를 통해 96채널에 연속 정보를 전송하고, 반대방향에서 인입된 신호를 디멀티플렉시스 (demultiplexes)한다. 고 레벨멀티플렉서(49)는 32채널버스상의 정보를 수신받아 이 정보를 병렬로 변환시켜 4개의 병렬버스(51)상에 배치시키고 각 병렬버스들은 772개의 채널용 정보를 전송 하게 된다. 고 레벨디멀티플렉서는 반대방향으로 상보 기능을 수행하게 된다. 4개의 772채널버스(51)는 4선식넌-블록킹 (non-blocking)디지탈 스위칭회로 (52)에 연결되는데, 이 스위칭회로(52)는 이러한 채널사이에 연결을 완성시킬 목적으로 선택된 채널부터 인입된 시정보에 따라 스위칭동작을 행한다.

상기 디지탈 스위칭회로 자체의 구조는 시스템의 각 채널에 대해서 개별적으로 어드레스할 수 있는 위치를 가진 정보 메모리를 포함하고 있는 구조로 이미 공지되었다.

코드 변환기를 통해 수신되어 처리되는 정보는 적당한 버스상에 멀티플렉스되고 거기에서 각 채널은 타임슬로트(time slot)를 차지한다. 이 정보는 연속적으로 메모리 위치에 기록되고 모든 샘플은 매 125μs(microsecond)마다 새로와진다. 연결을 위해 회로와 각블록은 한개나 또는 2개의 연결 메모리를 포함하는데, 이 연결메모리 각각은 시스템에 있는 각 채널에 어드레스할 수 있는 위치를 갖고 있다. 연결은 연결메모리에 짝지워진 숫자를 기록함으로서 연결된다. 제1회선의 어드레스는 제2회선에 할당된 위치에 기록되고 역으로 제2회선과 제1회선이 연결된 후 제1채널용 타임슬로트동안 정보 메모리가 그 채널로부터 온데이터를 기록하고, 이데이퍼는 연결메모리에 의해 설립된 어드레스에서 정보 메모리로부터 판독된다. 이것에 의해 제2채널로부터 인출된 샘플을 제1채널에 복귀시키기 위해 제1채널용 타임슬로트가 일어나는 동안 비슷한 동작이 행해진다. 결과적으로 제2채널로부터 온 샘플은 시간에 따라 교환되어 제1채널이 제2채널로부터 온 샘플을 수신 받게 되고 역동작도 이와 같이 행해져 결국 통신로가 성립되는 것이다.

3072개의 채널을 효과적으로 조절하기 위해서 회로는 4개의 블록으로 분리되고, 각 블록은 전 채널의 1/4 즉, 772개의 채널에만 정보를 기록한다. 그러나 완전히 이용하기 위해서 각 채널로부터 전성된 정보는 4개의 블록의 각각에 기록된다. 제어컴플렉스(control complex)

지금까지 기술한 시스템의 소자들 사이의 상호 작용은 분산된 프로세서 제어 컴플렉스(55)의 제어하에 있다. 일반적으로, 제어컴플렉스는 회선, 트렁크등으로부터의 서어비스 요구를 탐지하여 이러한 소자들을 위한 서어비스의 등급을 결정하여 회로 결선을 완성한다. 결국분산 프로세서 제어컴플렉스(55)는 가입자회로(33),(34)에 연결되고 특히 회선의 "온-훅크" 또는 "오프-훅크"(on-hook or off-hook)조건을 검출하기 위해서 감지점이 연결되고, 이러한 조건들사이에서 변화한다. 가입자 회로상의 제어점에는 회로 절선에 이루어져 선택한 회선의 호출신호를 개시하거나 완료하고 통신통신로에 있는 감쇠기를 세트시킨다. 컴플렉스(55)는 트렁크에 연결된 회로를 갖고 있는데, 특히 그들로부터 조건을 감지하기 위한 감지점과 트렁크를 제어하기 위한 제어점에 연결된 회로를 갖고 있다. 이와 비슷한 결선이 피쳐회로(38)에도 제공되어 있다. 제어 컴플렉스와 다이얼수신기 그리고 레지스터(40)사이의 회로 결선은 이들 수신기가 아이얼디지트를 모으고 결선을 완성시키기 위해 모은 디지트를 수신하기 위해 사용된다. 컴플렉스(55)는 아래 소자들을 적당히제어하기 위해서 디지탈 토운 발생기(41), 코드 변환기(45), 멀티플렉서(48), (49)에 회로결선을 갖고 있다. 엑세스 포트사이에 결선을 성립시키도록 컴플렉스가 어드레스를 결선 메모리에 기록하기 위해 컴플렉스(55)와 회로(52)사이에 결선되어 있다.

또 본 시스템에는 시스템이 특수한 기능을 수행하도록 하는 부속적인 장치를 위해서 푸쉬버튼과 결합하여 시스템의 주변장치에 지시하기 위한 인디케이터 (indicator)의 배치를 포함하는 부속적인 콘솔(56)이 제공되어 있다.

결국 완전을 기하기 위해서 부가적인 소자들이 분산 프로세서 컴플렉스(55)에 연결되어 있다. 이들은 시스템 상태와 보수관리판넬(57)을 포함하고 일반적으로 이들은 장치의 동작상태를 동작자에게 알리기 위해서 장치의 프레임 내부에 설치되어 있다. 데이터터미널(58)에는 숫자 할당을 변화시키고 시스템으로 부터 정보취득을 위해서(예를 들면 교통정보등) 시스템으로 정보를 입력시키기 위한 터미널이 제공되어 있다. 원격 터미널 인터페이스(59)는 제어컴플렉스(55)의 고장 수리나 프로그램을 새로이 하기 위해 원격위치로부터 도달할 수 있게 되어 있다.

시스템용 동작 프로그램을 포함하고 있는 플렉시블 디스크 재생 장치(60)는 (flexibledisk playback unit)프로그램을 처음으로 로우드(load)할때 동작하고, 또한 중요한 시스템의 고장으로 프로그램을 다시 로우드할 때는 자동적으로 동작하게 된다.

요약해서, 각 가입자 회로(예를 들어 여기서 취급되는 3088채널 시스템은 2400까지 공급함), 각 트렁크회로(본 시스템은 576까지 공급함) 및 각 레지스터(본 시스템 64를 공급한다)는 변환기 모듈(45)내에 있는 코드 변환기중의 한 변환기에 한 채널을 차지한다. 이러한 채널은 멀티플렉서(48)(49)를 통해 멀티플렉스되어 결국 각회선, 트렁크, 레지스터 또는 토운은 772채널회로 버스중 한 버스에 각타임 슬로드를 차지한다. 간략화된 호출 처리 기간동안 제어컴플렉스(55)는 가입자의 "오프-훅크"조건을 탐지하고, 이러한 "오프-휠크"탐지 동안에 회로 감지점의 배치를 주사한다. "오프-훅크"의 탐지로 프로세서는 회로에 있는 결선 메모리에 해당 어드레스를 기록함에 의해 결선을 통해 결국 회로를 형성하게 된다. 회선이나 트렁크등으로 부터 수신받은 P.C.M. 엔코오드 샘플은 호출되고 호출된 가입자 사이를 125μs마다 교환된다.

프로세서에 의한 결선을 통해 회로가 구성된 후에, 회로 정보 메모리는 가입자 A에 할당된 타임슬로트동안에 P.C.M.엔코우드 샘플과 출력가입자 B의 미리 저장된 샘플을 받아들인다. 가입자 A의 샘플은 판독될 입가, 때자 B의 타임슬로드가 발생할때 까지 저장되고, 그동안 샘플이 가입자 B를 위해 저장된다. 이러한 교환작용은 호출이 끝나거나 다른 동작이 감지될때까지 제어컴플렉스(55)에 독립되어 계속 수행하게 된다. 이후 회로 결선이 해체되거나 또는 회로 결선 메모리에 어드레스를 기록함에 의해서 변경된다.

분산된 마이크로프로세서 (Distributed Microprocessors)

제2도는 제1도의 마이크로프로세서 제어 컴플렉스(55)부분을 상세히 도시한 것이다. 제2도는 본 발명의 중요한 일면인 새로운 시스템구성을 예시하고 있다.

전체적으로 스위칭 교환기의 모든 기능을 제어하는 제어 컴플렉스(55)는 호출처리 회선을 따른 모든 기능을 분할하고, 다수의 마이크로프로세서 제어 장치 사이에 분할된 기능을 분산시킨다.

제2도의 실시예에서 각 기능들은 상태 마이크로프로세서 제어 장치(130), 회선 마이크로프로세서 제어장치(140), 지스터레마이크로프로세서 제어장치(150), 트렁크 마이크로프로세서 제어장치(160), 데이터베이스 마이크로프로세서 제어장치(170), 콘솔 마이크로프로세서제어장치(180), 비지램프 마이크로프로세서 제어장치(190)들로 분산된다. 그러나 이러한 마이크로프로세서 제어장치들의 이런 특별한 분산은 다만 예를든 것 뿐이고 어떤 상태하에서는 스위칭 기능들이 다른 방법으로 분산될 수 있다는 것을 인식해 주기바란다. 예를 들면 이것보다 더 규모가 작은 시스템에서는 회선마이크로프로세서와 트렁크 마이크로프로세서 제어장치의 기능을 결합시켜 한개의 장치로 만들 수도 있다. 부가하여비지 램프마이크로프로세서(190)는 도시된 바와 같이 점선으로 연결되어 있는데, 이것은 오직 보조 비지 램프필드(auxi1iary busy lamp,field)가 부수 콘솔에 의해 제공된때 마이크로프로세서가 동작하는 것을 나타낸 것이다.

이런 분산배치의 중요한 다른 일면은 제8도를 살펴봄으로서 알수 있을 것이다. 이는 아주 일반적인 형태로 마이크로프로세서 제어의 동작상태를 예시해 주고 있다. 번호 112로 표시된 마이크로프로세서 그 자체는 상품화 되어 있고, 삽입된 명령 프로그램에 의해서 물리적으로 조정되어 그에 할당된 호출처리 기능을 수행하도록 하는 메모리 시스템(113)과 연관되어 있다. 마이크로프로세서(112)는 필요한 타이밍신호를 공급하는 클럭(114)에 의해 구동된다.

마이크로프로세서는 내부에 명령 메모리 레지스터, 연산-논리장치(ALU), 연산-논리 입력 레지스터 그리고 한 개이상의 어큐뮤레이터(accumulator)를 포함한다. 이 어큐뮤레이터는 클럭에 의해 제어되는 타이밍에 따라 신호를 한 위치로부터 다른 위치로 전송하는 제어회로를 갖고 있다. 어드레스 버스는 버스상에 있는 코드화된 어드레스신호에 의해 메모리 시스템에 있는 특별한 단어를 선택하기 위하여 메모리 시스템(113)에 리이드되면 신호를 가진 선택된 단어는 마이크로프로세서에 의해 생긴 판독신호 또는 기록신호(R. M.)에 따라 데이터 버스를 통해 그것에 기록되거나 판독된다. 논리 프로그램시이퀀스(sequence)가 반복 수행됨에 따라, 다른 발명을 나타내는 신호가 마이크로프로세서가 특별한 형태의 동작을 행하도록하기 위해서 메모리 부(113a)에서 판독되어 마이크로프로세서로 인입된다. 예를 들면, 여러 명령이 데이터메모리 부(113b)의 특별한 어드레스에 있는 특별한 단어가 판독되어 데이터 버스를 통해 마이크로프로세서로 인입되고, 이 데이터 단어도 어떤 동작이 수행되어, 그 결과가 다른 데이터 버스를 단어 메모리 위치에 기록된다는 것을 나타낼 수 있다. 명령 메모리부(113a)와 데이터메모리부(113b)이 외에도 다른 메모리부가 마이크로프로세서 제어의 주변 장치와 통신을 행하기 위해 제공되어 있다. 고 레벨 인터페이스부(113c)는 프로세서가 스위칭 시스템에 있는 감지점과 제어점을 도달하기 위한 수단으로 이용된다. 이 고레벨인터페이스부(113c)는 어드레스될 점이 물리적으로 실제 메모리 그 자체와는 멀리 떨어져 있어도 감지점과 제어점이비메모리로서 어드레스 될 수 있다는 것을 나타낸다. 이와 같은 방법으로 메모리부(113d)(113e)는 쌍을 이루는 프로세서와 통신을 위해 인터프로세서 버퍼를 어드레스하기 위해 마련되어 있다.

마이크로프로세서 제어장치(130-180) 각각은 제8도와 같이 배치되어 있는데 이들 각각은 그 자신의 프로그램메모리와 명령 메모리 및 데이터 메모리를 포함하고, 스위칭시스템이나 각 쌍의 프로세서를 어드레스하기 위한 메모리 영역과 자신의 클럭을 각각 갖고 있다. 따라서 각 프로세서는 그들 각각의 클럭에 의해 구동된 그대로 비동기로 동작하여 그들 각프로그램 메모리를 통해 그에 할당된 기능을 수행한다. 각프로세서는 그것의 고 레벨 인터페이스 영역을 통해 그에 할당된 스위칭 템부를 동작시킨다.

이것은 다른 프로세서가 완전히 분리된 그들의 프로그램 제어하에서 그들에 할당된 특별한 기능을 수행하도록 하는 출력명령 또는 업무신호를 만들고 그 프로그램의 제어하에 그것이 그들에 도달된대로 다른 프로세서(113e)로 부터 수신된 비슷한 명령이나 업무신호를 수행한다.

다시 제2도로 되돌아가서 종래의 모노프로세서 구조와 비교해 보면 종래구조와 모노프로세서의 부속장치들은 수행 제어하에 공통버스를 통해 통신하지만 본 발명의 마이크로프로세서 제어장치(130-190)는 쌍의 프로세서를 연결하는 통신 채널을 통해 서로 연결되어 있어 쌍은 서로가 비동기로 동작하고 있는 동안에 필요에 따라 정보를 교환한다. 따라서 각 프로세서는 그 자신의 클럭에 의해 각각 구동되고, 그 출력은 다른 프로세서의 출력에 위상 고정될 필요는 없다. 더구나 각 프로세서의 프로그램을 사이의 상호 작용은 크게 간략화된다.

예시된 실시예에서 이러한 통신로는 인터프로세서 버퍼에 의해 제공되는데 이 인터프로세서 버퍼는 쌍의 프로세서 사이에 전송될 데이터용의 제한된 저장용량을 가진 비동기의 간단한 통신 채널로 동작한다. 이러한 채널들은 통신할 필요가 있는 프로세서를 사이에서만 제공되기 때문에 오직 상태 마이크로프로세서와 통신하는 회선마이크로프로세서는 2개의 인터프로세서 버퍼를 가졌는데, 제1인터 프로세서 버퍼(141)는 회선 마이크로프로세서(140)로부터 상태 마이크로프로세서 제어장치(130)에 데이터를 전송하고 제2인터프로세서 버퍼(142)는 이와는 반대로 상태 마이크로프로세서(130)에서 회선 마이크로프로세서(140)로 데이터를 전송한다.

상기 인터프로세서 버퍼는 송신 프로세서로부터 데이터를 송신하든가 또는 수신 프로세서에 데이터를 전송하든지간에 송, 수신 마이크로프로세서의 제어하에 있기 때문에, 각 버퍼는 송신버퍼와 수신버퍼를 구성하고 있는 것으로 생각할 수 있다. 예를 들어, 이들은 회선 마이크로프로세서(140)에 연결된 송신부(141a)가 상태 마이크로프로세서로 연결된 수신부(141b)를 갖고 있는 인터프로세서 버퍼(141)에 의해 예시되어 있다. 상술한 바와 같이 인터프로세서 버퍼(141)는 전송될 데이터용의 제한된 량의 데이터 저장장치를 포함하고 있다. 상기 두송, 수신단 버퍼에 대해 똑같은 저장량을 사용하는 것이 편리하기 때문에, 각 버퍼를 제3부분(141c)으로 송신제어(141a)와 수신 제어(141b)에 도달할 수 있는 메모리 수단으로 생각하는 것이 유용하다. 제2도에 예시된 각 인터프로세서 버퍼는 내부에 점선으로 분리된 4각형으로 송신단제어부(a), 수신단제어부(b), 중간 저장 수단부(c)로 표시되었다.

인터프로세서 버퍼를 생각할때 중요한 개념은 수행할 필요가 없이 할당된 채널을 따라 각쌍들 사이의 통신으로 프로세서의 동작이 독립되고 비동기 되어 있다는 사실이다. 프로세서 그 자체는 여러 방법으로 만들 수 있고 개념화할 수 있다. 예를 들어 이들은 상술한 대로 3부분으로 나누어 이 3부분을 한장의 프린트 회로(print circuit)로 만들수도 있다. 또 어떤 경우에는 주어진 마이크로프로세서와 이와 관련된 송,수신 버퍼로 구성된 한 버퍼를 생각할 수 있는 데이버퍼는 제1마이크로프로 세서의 송신 버퍼로부터 제2의 수신버퍼까지 데이터를 전송하기 위한 장치이다. 이러한 버퍼도 상술한 3부분으로 구성된 개념에 따라 제작할 수도 있다.

상기 후자의 경우 송신버퍼는 송신제어장치와 중간 저장장치를 포함하고, 수신버퍼는 수신제어장치와 중간저장장치를 포함하며, 송, 수신장치는 송신 마이크로프로 세서와 수신 마이크로프로세서 사이의 버퍼의 제어를 전송하는 제어회로를 포함한다. 쌍의 프로세서는 서로 비동기로 동작하고 있는 동안에도 그들 각각의 프로그램의 제어에 따라 버퍼에 개별적으로 도달한다.

회선 마이크로프로세서 (11ne Microprocessor : LMP)

제2도의 제어 컴플렉스의 예시된 구조를 좀더 상세히 고찰해 보면 회선 마이크로프로세서(140)에는 상태 마이크로프로세서(130)와 통신하기 위해 양방향성 통신로(141),(142)가 제공되어 있다는 것을 알 수 있다. 예시된 구조에서 회선 마이크로프로 세서(140)는 어떠한 다른 마이크로프로 세서와도 통신할 필요가 없이 서어비스 요구를 탈지하여 이 요구를 제어 컴플렉스에 전송하고 가입자회로 상의 다른 제어를 행하게하는 기능을 가졌다. 예시된 실시예에서 다른 제어란 회선상에 호출신호를 단속하고 음성회로에 있는 감쇠기를 세트시키는 것을 의미한다. 결국 회선 마이크로프로 세서(140)는 전화기(30),(31)에 연결된 가입자회로(33),(34)에 회로 결선을 가졌다. 2개의 예시된 가입자 회로와 전화기는 예로든 시스템이 작용할수 있는 전회선을 Ll-L 2400으로 표시하였다. 가입자회로에 회로 결선은 특별히 마이크로프로세서가 메모리로서 어드레싱할 수 있는 감지점과 제어점의 배열이다. 즉, 회선 마이크로프로 세서(140)의 한 블록의 어드레스(제8도의 고 레벨 인터페이스 영역 113c)는 가입자 회로에 할당되고, 마이크로프로세서가 그블록내의 어떤 위치를 어드레스할 때 그것은 실제 메모리보다는 오히려 감지점 또는 제어점과 통신을 하게 된다. 하기에서 좀 더 상세히 기술하겠지만 감지점은 각각의 가입자 회로에 의해 제어되어 관련된 회선의 상태를 지시하게 된다. 회선 마이크로프로세서(140)는 중요한 상태 변화를 탐지하여 인터프로세서버퍼(142)를 통해 상태 마이크로프로 세서(130)에 전송하기 위하여 계속하여 각 감지점을 주사한다. 결과적으로 시스템은 서어비스 요구, 호출, 종결, 훅크 스위치 플래쉬(Flash), 다이얼 펄스 등을 탐지할 수있다. 회로 결선(143)은 양방향으로 예시되어 있는데 이는 회선 마이크로프로 세서(140)가 가입자 회로(33)(34)에 데이터를 전송할 수 있다는 것을 예시한다. 예시된 실시예에서 이러한 상황은 회선에서 호출을 제어하기 위해서 사용된다. 제어 컴플렉스가 특별한 회선이 호출되었다는 것을 결정했을 때, 이 사실은 업무신호에 의해 전송되어 인터프로세서 버퍼(141)를 통해 상태 마이크로프로 세서(130)에 의해 회선마이크로프로 세서(140)에 전송된다. 회선 마이크로프로 세서(140)는 관련된 가입자 회로를 포함하는 단어를 어드레싱하고 그 회선에 외부 호출신호 발생기를 적용하도록 래치를 세트시키는 단어를 특별한 가입자회로의 제어점에 기록함에 의해 응답한다. 회선 마이크로프로 세서(140)는 그 회선이 호출되고 있는 동안에도 계속하여 다른 업무를 수행한다. 만약 호출에 응답하던 가입자 회로는 최초의 서어비스 요구가 탐지되는 것과 같이 감지점의 정상적인 주사동안 "온-훅크"에서 "오프-훅크"로의 변환을 탐지하게된다.

이것은 인터프로세서 버퍼(142)를 통하여 상태 마이크로프로 세서(130)에 업무 신호를 전송함으로써 그사실을 전달할 뿐만 아니라 상술한 래치를 리세트 시키고 응답회선에 호출신호를 송출해 내기 위해 적당한 제어점을 기록한다. 이 동작의 설명이 판독될 어떤 순간을 취했다. 할지라도, 그 동작 자체는 거의 동시에 수행한다.

트렁크 마이크로프로 세서 (Trunk Microprocessor : TMP)

가입자 회로와 비슷한 동작을 수행하기 위해 트렁크 마이크로프로 세서(160)에는 상태 마이크로프로세서(130)에 연결된 양방향성 통신로(161)(162)와 트렁크 회로(35)(36)의 감지점과 제어점에 양방향성 회로 결선(163)이 제공되어 있다. 가입자 회로의 감지점과 제어점처럼 트렁크회로의 감지점과 제어점은 메모리로서 어드레스할 수 있고, 이러한 감지점과 제어점에 메모리블록(고 레벨 인터페이스 영역)이 제공되어 있다. 트렁크 회로의 동작이 가입자 회로의 동작보다 약간 더 복잡하게 각 트렁크회로는 4개의 감지점과 4개의 제어점을 가지고 있다. 따라서 만약 감지점과 제어점이 가입자 회로에서와 같이 8비트단어로 구성되어 있으면 각 단어는 오직 2개의 트렁크 회로만을 조절한다.

트렁크 마이크로프로 세서(160)는 중요한 감지점 변화를 검출하기 위하여 회로결선(163)을 통하여 계속하여 감지점을 주사한다. 이러한 변화의 검출로 적당한 업무 메시지(message)가 구성되어 인터프로세서버퍼(161)를 통하여 상태 프로세서(130) 에 인가된다. 여러 트렁크 회로 형태와 신호를 만드는 원인 때문에 트렁크 마이크로프로 세서는 어떤 트렁크형태에 대해서 모든 트렁크 신호를 트렁크 신호를 트렁크 크기, 트렁크의 단락, 정지 다이얼등과 같은 한세트의 표준 메시지로 감소시켜야 한다. 이러한 업무 메시지를 수신 받아서 상태 마이크로프로 세서(130)은 적당한 동작을 결정하고, 이러한 동작을 수행하기 위해서 적당한 제어 메시지를 구성하고 이러한 제어업무 메시지를 인터프로세서 버퍼(162)를 통해 트렁크 마이크로프로 세서(160)에 전송한다. 트렁크 마이크로프로 세서(160)는 회로 결선(163)을 통하여 문제시되고 있는 트렁크의 적당한 제어점을 기록함에 의해서 이 업무를 수행한다.

레지스터 마이크로프로 세서 (Register Microprocessor : RMP)

상술한 바와 같이 본 시스템은 회로망을 통해서 여러 회로망단 자로부터 다이얼 정보를 수신 받기 위해 다수의 다이얼 수신기의 레지스터를 포함하고 있다. 다이얼 정보를 수신 받아서 분석하기 위해 레지스터마이크로프로 세서(150)에는 인터프로세서 버퍼(151-154), 회로 결선(155) (어드레스된 데이터 메모리로 판독될 수 있음)에 의해 제공된 양 방향성 통신기로가 제공되어 있다. 상태 마이크로프로 세서(130)가 다이얼 디지트가 수신되었다는 것을 결정했을 때 통화중이 아닌 수신기를 본래의 전화국(station)에 연결시킨 후 이것을 수집된 디지트의 형을 규정하는 인터프로세서 버퍼(152)를 통해 레지스터 프로세서(150)에 메시지를 전송한다. 례지스터 프로세서(150)는 첫 번째 디지트가 기록될 때까지 회로 결선(155)을 통해 수신기 다이얼 펄스나 혹은 DTMF 토운을 조정한다. 일단 기록되면, 첫 번째 디지트는 첫 번째 디지트변환이 수신될 디지트의 수를 정의할 것을 요청하는 인터 프로세서 버퍼(153)를 통해서 데이터 베이스 프로세서(170)에 전송된다. 레지스터 프로세서(150)는 계속하여 디지트를 수신하고, 데이터 베이스 프로세서(170)로부터 인터프로세서 버퍼(154)를 통해 전송될 응답 메시지를 기다린다. 레지스터 프로세서(150)가 예상한 디지트를 수신 받고, 모든 디지트가 수신된 후에 정보를 확인함에 따라서 그들을 인터프로세서 버퍼(153)를 거쳐 데이터 베이스 프로세서(170)로 전송한다. 데이터 베이스 프로세서는 회로 결선을 완성시키기 위해서 상태 프로세서(130)와 통신한다.

데이터 베이스 마이크로프로 세서(Data Base Microprocessor : DMP)

데이터 베이스 마이크로프로 세서(170)는 그것의 프로그램 내에 본 시스템을 위한 모든 종류의 서어비스와 숫자변환 테이블(table)를 포함한다. 첫번째 디지트 변환을 요구하는 인터프로세서 버퍼(153)를 거쳐 레지스터 프로세서(150)로 부터 전송된 전술한 업무 메시지에 응답해서 데이터 베이스 마이크로프로 세서(170)는 그러한 테이블로 부터 수신되어야 할 디지트 수를 결정하고, 레지스터 마이크로프로 세서(150)에 인터프로세서 버퍼(154)를 통해 통신될 메시지를 준비한다. 계속하여 데이터 베이스 마이크로프로 세서(170)은 인터프로 세서 버퍼(153)를 통해 레지스터 마이크로프로 세서(150)로 부터의 모든 디지트를 수신하고, 상술한 테이블을 적당히 참조함에 의해서 디지트의 다이얼된 숫자 변환을 수행하여 다이얼된 그리고 다이얼되고 있는 국을 위해 여러등급의 서어비스 정보에 따라 다이얼된 국회로 슬로드수를 결정한다. 이것은 이 정보를 포함하고 있는 적당한 메시지를 구성하고 이 메시지를 인터프로세서 버퍼(171)를 통해 상태 마이크로프로 세서(130)에 전송한다.

데이터 베이스 마이크로프로 세서(170)는 한구룹(group)의 호출처리기능이 분할되어 분산된 프로세서중 한 프로세서에 할당되므로 스위칭 시스템의 직접제어를 위한 회로 결선을 가진 프로세서를 제공할 필요가 없다는 점을 예증하고 있다. 데이터 베이스 마이크로 프로세서(170)는 호출처리를 입력시키는 감지점이 없을 뿐만 아니라 호출처리로 직접 작용하는 제어점도 없다. 데이터 베이스 프로세서(170)에 할당된 호출처리 기능은 각 쌍의 마이크로프로 세서 각각과, 상태 마이크로프로 세서(130) 및 레지스터 마이크로프로 세서(150)와 통신함에 의해서 수행된다.

데이터 베이스 마이크로프로 세서(170) 는 이들이 호출처리 코우드에서 사용되지 않았다 할지라도 스위칭 시스템에 연결된 회로 결선을 갖고 있다. 데이터 베이스 마이크로프로 세서(170)는 제1도와 연관시켜 기술한 시스템 상태, 보수관리판넬(maintenance administration panel)(57), 데이터 터미널(58), 원격 터미널 인터페이스(59), 플렉시블 디스크(flexible disk)(60)등으로 부터 시스템에 인입되는 외부 데이터를 위한 입력단을 제공한다.

이러한 회로 결선은 번호 176으로 표시되어 있고, 거기에서 상술한 소자(57-60)는 일반적으로 데이터터미널로서 더 양호하다.

상태 마이크로프로 세서(State Microprocessor : SMP)

지금까지 언급한 바와 같이, 상태 마이크로프로 세서 제어장치(130)는 다른 마이크로프로 세서 제어장치와 각각 통신하게 된다는 점에서 제어컴플렉스의 중요한 부분이다. 상태 마이크로프로 세서(130)는 시스템에 있는 각 회선트렁크, 레지스터의 동작의 현 상태에 대한 기록을 보유하고 있다. 여러 제어장치로부터 인입되는 인터프로세서 버퍼메시지는 상태 마이크로프로세서(130)에 시스템내의 장치들의 진행상태를 일러준다. 일반적으로, 상태 마이크로프로세서 (130)는 장치의 현상태와 그것이 연결되어 있고, 현재 인입되는 인터프로세서 버퍼메시지와 문제가 되는 장치가 다음에 무슨 상태를 필요로 하는가를 결정하기 위한 서어비스 정보의 관련 등급의 장치등을 고려한다.

다음 상태가 결정되면 이것은 쌍의 프로세서나 프로세서들로 가는 적당한 플로세서 버퍼 메시지를 통해 또는 회로에서 결선을 확립함으로서 그 상태를 성취하도록 한다. 상태 마이크로프로세서(130)는 회로망(52)에 연결되고, 특히 이회로망(52)의 한 부분을 예시해 주는 회로망 제어장치(132)에 연결된 회로(131)을 갖고 있다. 회로망 제어장치(132)는 상태 마이크로세서(130)의 출력 회선을 회로망에, 특히 결선 메모리에 접속시킨다. 현재 예로든 실시예에서의 상태마이크로프로세서(130)는 기록하기 위해 회로망을 구성하고, 회로를 단락시키는 고 레벨 인터베이스를 사용하였다. 상태 마이크로프로 세서(130)는 그것의 고레벨 인터페이스 필드를 어드레스함에 의해 회로 제어장치에 2가지 형태의 데이터를 기록한다. 첫번째 형태는 새로운 결선이 기록되어지는 결선 메모리 어드레스이고, 2번째 형태는 그 어드레스에 기록되어질 실재 결선 데이터이다. 회로망 제어장치(132)는 이러한 정보를 수신하고, 회로 사이클의 적당한 점에서 결선을 기록한다. 따라서 이 회로망은 상태 마이 크로세서 (130)에 사용되고, 시스템에 있는 단자들 사이에 결선을 확립할 목적으로 메모리로써 어드레스할 수 있다.

콘솔 마이크로프로세서 (Console Microprocessor . CMP)

제어 컴플렉스를 한개 이상의 부수적인 콘솔에 의해 16개까지 접속 시키기 위해서는 번호 183으로 표시한 회로 결선에는 이러한 콘솔에 콘솔 마이크로프로세서(180)를 연결시킨다. 부수적인 콘솔은 시스템 동작에 필요한 것이 아니라 오직 원할때만 제공된다는 점을 인식해야한다. 콘솔 마이크로프로세서(183)는 부수적인 콘솔에서 버튼을 누른것에 해당하는 메시지를 회로 결선(183)을 통해 수신받아 부수적인 콘솔상에 적당할 램프를 가동시키기 위한 메시지를 회로 결선(180)을 통해 복귀시킨다. 부가해서, 콘솔 마이크로프로세서(181)는 인터프로세서 버퍼(130)를 통해 상태프로세서(130)에 명령을 송신하는 장치의 상태를 상태 마이크로프로세서(130)에 계속 알리고 상태 마이크로프로세서(180)가 적당한 결선을 하도록 요구하게 한다.

콘솔 마이크로세서(182)는 또한 인터프로세서 버퍼(130)를 통해 상태 마이크로프로세(180)로 부터 메시지를 수신받아 콘솔 마이크로프로세서(180)가 어떤 호출을 행하제 한다.

콘솔 마이크로프로세서(174)는 인터프로세서 버퍼(170)를 통해 데이터 베이스 마이크로프로세서(170)에 통신한다. 예를 들면 데이터베이스 마이크로프로세서 (180)는 콘솔 마이크로프로세서(170)에 서어비스의 등급을 요구하고, 데이터 베이스 마이크로프로세서(175)로 부터 인터프로세서 비퍼(175)를 통채 메시지를 수신 받도록 한다. 이들은 서어비스 요구의 등급에 따라 응답한다.

비지 램프마이크로프로세서 (Busy Lamp Microprocessor : BMP)

옵셔널 비지 램프 필드(optional,busy lamp field)에는 그 상태를 지시하고 특별한 구룹내의 시스템 회선중 선택된 한 회선에 대해서 직접 국을 선택하도록 부수적인 콘솔이 제공되어 있다는 것은 전술하였다. 비지 캠프 마이크로프로세서 (190)와 콘솔 마이크로프로세서(180) 사이에서 필요한 통킨을 제공하기 위해 이러한 통신은 비지램프 마이크로프로세서(190)에 의한 요구나 또는 양방향성 요구나 메시지를 통신하는 인터프로세서에 의한 요구를 콘솔 마이크로프로세서(180)와 통신하는 인터프로세서 비퍼(191)를 통해 수행된다. 부가해서, 비지 램프 마이크로프로세서(190)는 인터프로세서 버퍼(193)를 통해 상태 마이크로프로세서 (130)와 간단한 통신을 행한다.

이러한 버퍼는 상태 마이크로프로세서(130)가 비지 램프 마이크로프로세서 (190)에 명령을 행하게 한다. 비지 램프 마이크로프로세서(190)는 비지 램프 필드나 직접 전화국 선택 콘솔에 회로결선(194)을 갖고 있다. 이 회로결선(194)은 16개의 비지램프필드 콘솔까지 제공될 수 있음을 나타낸다.

요약하면, 본 제어 컴플렉스 구조는 상술한대로 프로그램과 프로세서들 사이의 통신을 간략화한다. 이는 오직 서로 통신해야 하는 프로세서에만 할당된 채널을 제공함에 의해 분산 컴플렉스에서 통신을 간략화 한다. 예를 들어 회선 마이크로프로세서(140)나 또는 트렁크 마이크로 프로세서(160)의 간략한 경우에서는 그 프로세서와 상태 프로세서(130) 사이에서만 통신이 제공된다. 이 경우에 2개의 인터프로세서 버퍼가 각 방향으로 정보를 전송하기 위해서 하나씩 필요하다. 레지스터 마이크로프로세서(150), 데이터 베이스 마이크로프로세서(170), 상태 마이크로프로세서(130)사이의 상호관계는 더 복잡한 상황을 예시한다. 여기에서 레지스터 마이크로프로세서(150)와 데이터 베이스 마이크로프로세서(170)는 상태 마이크로프로세서(130)와 통신할 뿐만 아니라, 그들이 서로 통신해야한다. 상술한 구조는 이러한 기능을 수행한다. 상태 마이크로프로세서(130)로 부터 데이터 베이스 마이크로프로세서(170)까지 데이터를 전송하는 인터프로세서 버퍼(172)(173)는 한개 이상의 버퍼가 통화중이라고 생각되는 선로에 대해서 적당한 통신을 확인하기 위해서 제공되었다.

상태 마이크로프로세서(130)와 인터프로세서 버퍼(193)에 의해 제공된 비지 램프 마이크로프로세서(190)사이의 간단한 통신도 주의해 볼만하다. 이는 통신이 오직한방향으로만 하고져 할때 버퍼가 사용된다는것을 예시 한다.

제3-6도는 제어 컴플렉스의 소자들과 스위칭 시스템의 다른 부분과의 상호관계 뿐만 아니라 제어 컴플렉스(55)의 소자들의 상호관계를 개략적으로 예시한 것이다.

제3도는 상태 마이크로프로세서(130), 회선 마이크로프로세서(140), 레지스터 마이크로프로세서(150), 트렁크 마이크로프로세서(160), 데이터 베이스 마이크로프로세서(170), 콘솔 마이크로프로세서(180), 또는 비지 램프 마이크로프로세서(190) 제어장치의 각각의 구조를 예시한 것이다. 이 각각의 제어장치들은 시스템의 제어소자인 프로세서(200)와, 프로세서가 그것에 할당된 기능을 수행하도록 프로그램되어 메모리(201)와, 쌍의프로세서와 통신로를 제공하기 위한 인터프로세서 버퍼 장치(202)를 포함한다. 시스템의 신뢰도를 위해서 버스 구조뿐만 아니라 완전하게 기술된 제어장치가 이중으로 설계되어 만약 기본 프로세서 모듈이 고장나면 2번째 프로세서의 해당 모듈이 시스템이 계속 동작하도록 그 자리에 자동적으로 스위칭될 수 있다. 각 마이크로프로세서 제어장치의 리던던트 카피(Copy)는 기본 카피내의 해당소자와 똑 같은 소자를 포함하여 필요할 때 고장난 소자를 간단히 대처하기 위해 스위칭될 수 있다.

따라서, 리던턴트 카피 1소자는 카피 0제어장치내의 참조 번호에 대시를 붙인 것으로 참조번호가 표기되어 있다. 따라서 제 2프로세서(200')는 제2프로그램 메모리(201)와 같이 제공되고 제2세트의 통신로는 인터프로세서 버퍼(202')에 의해 예시된다. 시스템의 오동작을 검출하는 한가지 방법으로 각 프로세서 제어장치는 2개의 마이크로프로세서 칩(207)(208)을 포함하는 데 이 마이크로프로세서 칩(207),(208)은 프로세서(200)를 만들고 마이크로프로세서 칩(207'),(208')은 프로세서(200')를 만든다. 마이크로프로세서칩은 INTEL 8080 또는 Texas Instruments TMS 8080과 같은 상품화된 장치다. 이러한 장치는 제3도에서 예시한대로 검사하기 위해 짝지워질수도 있고, 덜 복잡한 시스템에서는 한개로 사용될 수도 있다. 쌍으로 사용되었을 때 프로세서내의 각각의 마이크로프로세서는 같은 프로그램에 의해서 구동되고, 마이크로프로세서 출력은 연속적으로 비교기에 비교된다. 만약 비교기에 의해 어떤 차가 생기면 이는 시스템 오동작을 지시하기 위한 신호로 사용된다.

카피 0-마이크로프로세서(200)는 버스(212)를 갖고 있는데, 이 버스(212)는 편리상 양방향성으로 예시되었고 인터프로세서 버퍼배열(202)에 연결되었다. 제1출력 버스(213)에는 카피 0버퍼(202)와 쌍의 프로세서의 카피 0제어장치 사이의 연결표시가 제공되어 있고, 제2버스(214)에는 문제가 되고 있는 카피 0 버퍼(202)의 제어 장치와 쌍의 프로세서의 카피 1제어장치 사이에 연결되어 있어 만약 쌍의 프로세서의 카피 1제어장치가 동작되고 있으면 예시된 버스 구조는 그 카피 1프로세서가 문제되고 있는 카피 0 프로세서와 통신하도록 한다. 그래서 리던던트 프로세서 베이시이스(redundant processor basis)에 의해 프로세서에 제공되어 있고 만약 한 프로세서가 고장나면 오직 그 부분만 대치되고 제어 컴플렉스의 나머지에 대해서는 백업(backup)프로세서로 남는다.

이와 유사하게 카피 1 제어장치(200')에도 이것을 인터프로세서 버퍼 (202')와 연결하는 버스(212')의 쌍의 프로세서의 각각의 카피에 대해서 한쌍의 출력버스(213')(214')가 제공되어 있다. 이러한 버스 구조에 의해 융통성(Flexibility)이 제공된다는 것을 상기 설명으로부터 명백히 이해됐을 줄 믿는다.

이와 유사한 융통성이 프로그램 메모리(201),(201')를 제어장치(200),(200')에 연결 하는 버스 구조에 의해서 제공된다. 제 1버스(218)는 카피 0 메모리(201)를 카피 0 제어장치(200)에 연결할 뿐만아니라 카피 1 제어장치(201')에도 연결하는 것으로 도시되었다.

이와 유사하게 버스(218')도 카피 1프로그램 메모리(201')을 카피 제어 장치 (200')와 카피 0 제어장치(201)에 연결한다.

버스 구조의 더 상세한 구조는 제4도에 도시되어 있다. 제4도의 프로그램 메모리(201),(201')는 다수의 메모리 카드(card) (Md-Md')를 포함하는 메모리 파일(File)을 포함하고 있는 것을 도시한 것이다. 상술한 바와 같이 예시된 구조를 사용하여 카피 0과 카피 1메모리는 카드 베이시이스를 위해 한 카드로 대치될수 있다. 즉, 만약 하나의 메모리 카드가 고장이나면, 리던턴트파일에 있는 백업에 의해 자동적으로 대치되고, 나머지카드에 대해서는 백업 카드로 작용할 수 있도록 남아있다. 이러한 기능을 제어하기 위하여 한쌍의 버스 멀티플렉서(220),(220')에는 카피의 각각의 대해 각 메모리 카드에 버스 결선과 두개의 제어간격(200),(200')에 다른 버스 결선을 갖는 것이 제공되었다. 따라서 시스템은 카피 0 나 카피 1 제어장치 중 어느 하나에 작용하는 매모리 카드조합으로 구성되어 있다.

제4도가 각 마이크로프로세서 제어장치와 이에 관련된 프로그램메모리 사이의 버스 구조를 예시하는데 반하여 제5도는 제어장치의 여분의 카피와 그들쌍의 프로세서로 연결하는 버스구조를 도시한 것이다. 제5도는 번호 130으로 표시된 상태 마이크로프로세서 제어장치와 번호 140의 회선 마이크로프로세서 제어장치를 연결하는 버스 구조를 도시하고 있다. 회선 마이크로프로세서(140)가 상태 마이크로프로세서(130)와 통신하고 있다는 사실은 제2도의 설명으로 부터 기억날 것이다. 따라서 제5도는 버스 구조의 이 부분만을 단지 도시한 것으로 상태 마이크로프로세서(130)가 그 쌍의 프로세서의 다른 것과 통신하기 위해서 부가적인 소자를 갖는다는 것이 이해하게 될 것이다.

제5도는 회선 마이크로프로세서 제어장치(140),(140')와 상태마이크로프로세서 제어장치 (130),(130')의 리던던트 카피를 도시한 것이다. 회선 및 상태 마이크로프로세서 각각은 장치구조애서 다른 파일을 차지하고 도시된 바와 같이 내부 파일 권선(225)에 의해 연결되어 있다. 마이크로프로세서 제어장치 (130),(130'),(140),(140') 각각은 관련된 프로그램메모리를 포함하고 있는데, 이 프로그램메모리는 제4도에서 기술한 대로 카피 0와 카피 1 사이에 연결되어 있다.

카피 0 회선 마이크로프로세서(140)로부더 상태 마이크로프로세서(130)로 메시지를 전송하기 위해 인터프로세서 버퍼(141)는 카피 0 회선 마이크로프로세서(140)에 연결된 송신단(141a)을 갖고 있다. 상기 인터프로세서 버퍼(141)와 같은 마이크로프로세서 버퍼 각각은 상기실시예에서 중간메모리를 구성하고 있다는 것이 기억날 것이다. 그러나 제5도에서는 도시를 간략화를 기하기위해 이러한 메모리를 예시하지 않았다. 인터프로세서 버퍼(141)의 수신단(141b)은 상태 마이크로프로세서의 카피중의 한 프로세서와 통신하기 위해 구성된 버스 구조에 의해 상태마이크로프로세서에 연결되어 있다.

즉, 수신단 제어장치(141b')는 카피 0 버스 의스텐더(extendex)(222)와 카피 1버스 익스텐더(222')에 연결되어있다. 이들 버스 익스텐더들(222)(222)은 그들 각각의 카피 0 또는 카피 1마이크로 프로세서 제어장치(130),(130')에 각각 연결되어 있다. 버스 익스텐더(222),(222')는 단순히 마이크로프로세서 제어장치들 사이에 직류의 고립을 제공하는 인터페이스 회로이다. 카피 1 회선 마이크로프로세서 제어장치(140')가 카피 0 및 카피 1 상태 마이크로프로세서 제어장치와 통신하도록 인터프로세서 버퍼(141')는 카피 1 제어장치(140')에 연결된 송신단(141a')과 버스 익스텐더(222)(222')의 양쪽에 연결된 수신단(141b')으로 구성되었다. 상태 마이크로프로세서 제어장치로 부터 회선 마이크로프로세서 제어장치로 정보를 전송하는 인터프로세서 버퍼(142),(142')도 이와 유사하게 연결되어 두 마이크로프로세서중의 한 제어장치가 그 쌍의 한 카피와 통신할 수 있다. 따라서 회로의 고장시에서도 동작할 수 있는 상태를 얻을 수 있다.

스위칭 시스템의 프로세서 제어(Processor Control of Switching System)

지금까지 마이크로프로세서와 이와 관련된 프로그램메모리를 서로 연결하는 버스 구조와 쌍의 프로세서를 서로 연결하는 버스 구조에 대하여 기술하였다. 그러나 제6도는 전형적인 마이크로프로 세서 제어장치와 스위칭 시스템과의 상호관계에 중점을 둔 것으로 제3도와 제4도에 도시한대로 리던던트쌍의 마이크로프로세서 제어장치(200),(200')와 이들과 관련된 프로그램메모리(201),(201') 그리고 이러한 소자들을 서로 연결하기 위한 버스 멀티플렉서(220),(220')가 도시되었다. 또한 제5도와 같이 관련된 버스 익스텐더(221),(221')를 통해 연결된 쌍의 복귀 인터프로세서 버퍼(142),(142') 뿐만 아니라 리던던트 송신 인터프로세서 버퍼(141),(141')의 한부분이 도시되어 있다. 타이머(229),(229')가 프로세서 동작을 제어하기 위해 각 프로세서 카피(200),(200')의 출력쪽에 연결되고, 관련된 프로세서 카피에 의한 규정된 베이시이스로 서어비스된다.

만약 미리 설정된 간격내에서 타이머작용을 하는 프로세서가 고장이나면, 타이머는 오버플로우(overflow)되어 프로세서가 오동작하는 것을 지시하는 것에 보수 및 고장 검출회로에 적당한 입력을 공급한다.

제6도에 다수의 버스 익스텐더가 마이크로프로세서 제어장치시스템의 다른 소자에 연결시키고, 인터프로세서 버퍼가 어드레스하는 것처럼 마이크로프로세서 제어장치가 이들 소자를 어드레스하는 것을 예시한것이다. 즉, 인터프로세서 버퍼와 외부 소자들이 메모리의 단어처럼 어드레스하고, 특히 블록다이어그램의 메모리 어드레스가 마이크로프로세서에 의해 발생되었을 때 마이크로프로세서는 실제적인 메모리 보다는 다른 장치와 통신하게 된다.

리던던트 마이크로프로세서들 중 동작되고 있는 한 마이크로프로세서가 고 레벨 인터페이스 회로(231),(231')중 동작하고 있는 한 인터페이스회로를 통해 저 레벨 인터페이스 회로(233-235)를 거쳐 스위칭시스템에 통신하도록 버스 익스팬더(230), (230')가 제공되어 있다. 마이크로프로세서에 의해 발생된 어드레스비트가 이 연속된 회로에서 디코우드되어 프로세서가 시스템을 통해 분산되어 있는 감지점(237)과 제어점(239)과 접촉하게 된다. 예를 들어, 어드레스비트는 부분적으로는 버스 익스텐더에서 디코우드되고, 부분적으로는고 레벨 인터페이스에서 부분적으로 저 레벨 인터페이스에서 디코우드 되어 프로세서가 8개의 감지점이나 제어점의 구룹을 선택적으로 어드레스 하게한다. 프로세서는 어드레스를 판독신호와 결합시켜 그 데이터 버스를 거쳐 한구룹의 감지점의 상태를 검사하거나 또는 기록신호와 결합하여 데이터를 데이터버스에 기록하여 선택된 구룹의 제어점으로 송신한다. 어드레스 디코우딩에 대해 버스 익스텐더 (230),(230')는 고 레벨 인터페이스(230),(250')를 선택적으로 어드레스하는 작용을 하거나 또는 결선(231),(231')을 통해 고 레벨 인터페이스를 어드레스 하게한다. 이와 비슷하게, 고 레벨인터페이스(231), (231')가 어드레스 되었을 때, 이것은 파일 1에서 저 레벨 인터페이스(233-235)구룹을 어드레스할 수 있고 또는 결선(251),(251')을 통해 다른 파일에 있는 비슷한 구룹을 어드레스할 수 있다. 결국 저 레벨 인터페이스(233-235)를 통과한 저차(low-order) 어드레스비트는 이러한 인터페이스중 한 인터페이스를 동작시키고 이것이 8개의 감지 또는 제어점(CD1-CDY)의 구룹중의 한 구룹을 선택하게 한다. 따라서 만약 한 마이크로프로세서가 판독 모우드에 있으면, 어드레스된 감지점은 마이크로프로세서 제어장치에 데이터를 제공하는 메모리로서 판독될 것이다. 예를 들어 만약, 고 레벨인터페이스(231)가 어드레스되고 적당한 비트가 저레벨 인터페이스(234)에 의해 행해지는 특별한 단어를 어드레스한다고 가정하면 구룹(238)에 있는 어드레스된 감지점으로 부터 온 에러가 마이크로 프로세서의 데이터 회선에서 사용되어 문제가되고 있는 8감지점의 상태를 판독할 수 있다. 이와 유사하게 만약 프로세서가 기록 모우드에 있으면, 데이터는 프로세서에 의해 결정된대로 이러한 제어점을 기록하기 위해 프로세서로부터 문제가 되고 있는 회로를 통해 제어점으로 흘러, 주사모우드에서 프로세서는 적당한 어드레스를 발생하여 버스 익스텐더(230)와 고 레벨 인터페이스(231)를 동작시키고, 더낮은 차의 어드레스 비트를 조작하여 저 레벨 인터페이스(233-235)를 순차적으로 동작시켜 문제가 되고 있는 파일에서 모든 감지점을 주사할 수 있다. 그런다음 CPU는 연속적인 파일을 가능하게 하기 위해 어드레스에 있는 적당한 비트를 조작하고, 이러한 점들을 주사하기 위해 비슷한 동작을 수행한다. 기록도 같은 방법으로 수행될 수 있으므로 프로세서는 판독 과정과 반대로 기록과정의 동작을 행한다.

버스 익스텐더(240),(240')는 프로세서가 더 많은 장치들과 통신할 수 있는 것을 예시한다. 예시된 실시예에서 이러한 버스 익스텐더는 입, 출력장치(241)와 보수표시 판넬(242)과 통신한다. 이러한 소자들은 장치 구조내에 위치하고 있고 보수표시 판넬(242)은 시스템 상태를 지시하고, 입, 출력 판넬(241)은 기술자가시스템 동작에 대해 어떤 제어를 행할 수 있게 한다.

서두에 언급한 바와 같이 스위칭 교환기의 전 기능은 제어 컴플렉스의 개별적인 마이크로프로세서들사이에 분포되어 있는테, 이것은 그들의 노력을 동일하게 하기 위해서 필요에 따라 데이터를 교환한다. 일반적으로 이러한 소자들의 설명은 더 상세한 블록 다이어그램과 특별한 실시예의 회로 다이어그램에 따라 진행된다. 그러나 이러한 상세한 설명은 문제가 되고 있는 소자들의 예로든 실시예로 제공되고 이러한 소자들은 본 발명의 범주를 벗어나지 않고 본 분야에 숙달된 사람에게는 여러 방법으로 제작될 수 있다는 것을 기억해야 한다.

인터프로 세서버퍼 구조의 개관(Overview of IPB Structure)

제7도는 인터프로 세서 버퍼의 더 상세한 블록다이어그램을 도시한 것으로 예시된 버퍼는 제2도에 예시된 각 인터프로세서 버퍼와 동일한 것으로 회선 마이크로프로세서(140)로부터 상태마이크로프로세서 (130)로 데이터를 전송하는 인터프로세서버퍼(141)이다. 상술한 바와 같이, 버퍼(141)는 두 송, 수신 마이크로프로세서에 도달 할 수 있는 송신단 제어회로(141a), 수신단 제어회로(141b), 중간 저장단회로(141c)를 포함한다.

송신단 제어회로(141a)는 마이크로프로세서(140)의 관련된 카피에 회로 결선을 갖는데, 그들 사이에는 어드레스와 어드레스비트 (A1-A16)(AP)를 포함하는 패리티(250)와, 어드레스와 데이터 비트(D1-D8)(DP)를 포함하는 데이터 플러스 패리티(251)가 있다. 송신 마이크로프로세서로부터 송신된 제어신호(252)는 판독신호와 기록신호를 포함한다. 여기에 포함된 마이크로프로세서 카피가 리던던트 쌍중 동작하고 있는 한쌍일때 카피 동작신호(253)는 송신단 제어를 행하기 위해 공급된다. 송신단 제어회로(141a)와 수신단 제어회로(141b)둘다 인터프로세서버퍼 어드레스 스트립(strap)(254)에 의해 특별한 어드레스를 할당 받는다. 상기 인터프로세서 버퍼 어드레스 스트립은 카드파일의 뒷판에 권선되어 있어 마이크로프로세서는 어드레스 라인(250) 상에 있는 신호를 적당히 제어함에 의해 그 인터프로세서 버퍼를 선택적으로 어드레스하는 능력을 갖고 있다.

수신단 제어회로(141b)는 수신 마이크로프로세서의 두 카피에 연결되어 있어 두 세트의 어드레스와 패리티회선 (255),(255'), 두 세트의 데이터와 패리티회선(256),(256'), 두 세트의 판독 기록회선(257),(257'), 별개의 카피 0 동작 및 카피 1 동작회선(258),(258')을 각각 포함한다.

중간 저장장치를 살펴보면 15바이트 메시지 버퍼(260)의 단일 바이트 상태래치(261)의 두 부분으로 나누어져 있는 데 상기 버퍼(260)는 15바이트 용량을 갖고 있는 판독/기록 메모리이다. 각 바이트는 9비트,3비트의 데이터 플러스 패리티를 포함하고 있다. 상태 바이트(261)도 역시 9비트를 갖고 있고, 송, 수신 프로세서 사이에 전송하기 위한 데이터를 저장하고 있고, 그러한 프로세서들 사이에 제어를 전송하기 위한준비, 수행 플래그로 작용한다. 결국, 버퍼 어드레스 멀티플렉서 262)는 15마이트 메시지 버퍼 (260)를 어드레스하기 위해 제공되어 있고, 송, 수신단 제어장치로부터 그 버퍼에 어드레스 도달을 가능하게 한다하기에 언급된 것을 제외하고, 송신단 제어회로(141a)는 일반적으로 업무신호를 중간저장 장치 (141c)에 기록하는 반면 수신단 제어회로(141b)는 이러한 업무신호를 판독한다. 결국, 송신단제어회로(141a)에 결선(251)을 통해 결합된 데이터신호는 상태바이트 래치회로(261)과 메시지 버퍼(260)둘다에 데이터 입력(264)으로서 제공되어있다. 상태 바이트 래치회로(261)의 기록은 인입되는 제어신호(252)로부터 디코우드.된 기록신호(265)에 의해 제어된다. 15바이트 버퍼(260)의 기록과 판독은 인입되는 제어신호(252)로부터 유도된 판독/기록신호(266)의 제어하에 있다.

기록되어야 할 데이터는 버스(264)상에 있는 반면에 메모리로부터 판독되어야할 데이터는 출력 버스(271)에 결합되어있다. 4개의 저차의 어드레스비트(AS 1-AS 4)는 메모리(141c) 내에 있는 단어들을 선택적으로 어드레스 하기 위해 사용되고, 회선(267)상에 있는 송신단 비트와 회선(269)상에 있는 수신단 비트는 버퍼 어드레스 멀티플렉서 (267)에 입력으로 결합되어 있어 선택된 세트는 메모리의 단어를 어드레스 하기위해서 멀티플렉서를 통과한다. 어드레스 멀티플렉스(262)의 상태는 송신단 제어회로(141a)에 의해 형성된 선택신호(268)에 의해 결정된다. 송신단 제어회로(141a)는 상태바이트 래치회로(141c)가 모두 0 상태에 있을때마다 송신프로세서로부터 데이터를 수신받고, 상태바이트 래치회로(141c)에 0이 아닌 데이터가 나타날때마다 수신단이 제어하기 위해서 인터프로세서 버퍼가 계속 준비되도록 상태 바이트 래치회로(261)의 상태를 조성한다.

상태 바이트 래치회로(141c) 내에 저장된 단어는 송, 수신단 제어회로(141a)(141b)에 의해 판독되고, SDP와 DS1-DS8로 구성된 상기 상태 바이트 래치회르(141c)의 데이터 출력은 상기송, 수신단 제어회로에 연결된다. 따라서 송신단 프로세서는 인터프로세서 버퍼가 명령을 전송하기 위해 사용될 수 있는 어떤가를 결정하기 위해 상태 바이트를 판독할 수 있는 반면에 수신단 프로세서는 이와 유사하게 서어비스를 위한 명령이 있는지 없는지를 결정하기 위해 상태 바이트를 판독할 수 있다.

수신단 제어회로(141b)는 15비이트 메시지버퍼 (260)에 대해서는 기록능력이 없지만 상태 바이트 래치회로(261)에 대해서는 기록능력을 갖고 있는데, 이 기록능력은 제어세트 4회선(272)과 제어 리세트라인(273)에 의해 제공된다. 이 리세트 회선(273)은 수신단 제어회로(141b)가 메시지를 판독한 후 상태 바이트 래치회로(261)를 리세트 한 후 제어를 송신 프로세서에 복귀시킨다. 세트 능력은 주로 보수 모우드에서 사용된다. 결국 패리티 검사는 송, 수신단 제어회로에서 행해지고, ASW(A1l-seems-well) 회선이 각각으로부터 출력으로 제공되는데 이러한 회선은 패리티 에러가 검출된 경우에 거기에 자리잡고 있는 펄스를 갖는다. 송신단 제어회로(141a)는 단일 ASW 회선(274)을 갖는 반면에 수신단 제어회로(141b)는 카피 0 과 카피 1의 ASW회선(275),(275')을 갖는다.

상술한 바와 같이, 인터프로세서 버퍼는 쌍의 프로세서를 연결하는 비동기 통신채널로서 스위칭 시스템의 기능을 동일하게 하기위해 프로세서들 사이에 업무신호를 전송하기 위해 제공되어있다. 인터프로세서버퍼를 통해 연결된 쌍의 프로세서 각각은 버퍼에 개별적으로 도달하여 송신 프로세서는 수신프로 세서가 다른 기능을 수행하고 있는 동안 메시지를 기록할 수 있다. 송신프로세서는 수신프로세서가 시간이 있을때 그 메시지를 판독하고 업무 신호를 수행하는 동안에 그것에 할당된 소자를 서어비스 하기위해 복귀한다. 예시된 실시예에서는 업무신호를 저장하기 위해 16바이트가 제공되었다.

이 업무신호는 메시지의 복잡성에 따라 2바이트 만큼 짧거나 또는 16바이트만큼 길 수도 있다. 만약 메시지가 짧으면 수신 프로세서에 전송되기 전에 한 그룹의 메시지가 버퍼로 로우드될 수 있다.

업무신호의 제 바이트는 수신 마이크로프로세서내에서 향해지는 업무에 해당하는 명령을 지정한다.

다음에 서술되는 명령테이블에서 명령 그 자체는 참조 코드와 관련지워져 있다. 명령에 따라 정보가 한바이트 이상의 비이트일 것이다. 이들 수는 명령에 따라 변화하고 그러나 각각의 특별한 형태의 명령에 대해서 수신프로세서에 의해 알려진다. 특별한 명령의 명령 형태가 송, 수신 마이크로프로세서에 대해서 특별히 설명되었다. 디코우딩과 명령바이트의 불합리적인 상태검사를 쉽게하고, 시스템 교정과 보수 기능을 쉽게 하는 것이 바람직하다. 명령 코드 00눌(null)은 시스템을 통해 스톱(stop)/노우-명령(no-command)인디케이터(indicator)로서 사용된다. 명령코드가 기대될 때 00인 어떤 바이트는 "이 버퍼에는 더 이상 정보가 없음"을 나타낸다.

업무신호의 전송(Transfer of Task Signals)

송신단 마이크로프로세서로부터 수신단 마이크로프로세서로 업무신호를 전송하는 제어 컴플렉스의 정상적인 동작은 다음과 같다.

송신단 마이크로프로세서가 쌍의 프로세서용 업무 신호를 출력으로 발생시키는 프로그램 동작을 수행한 다음 상태 바이트(261)를 판독하여 버퍼가 비어있는가와 메시지를 수신할 준비가 되어있는지를 결정한다.

만약 이것이 그렇다면 버퍼를 로우드하고 메시지 버퍼부분(260) 부터 시작하여 결국 메시지 "1"의 명령바이트를 상태바이트 래치회로(261)로 로우드한다. 버퍼 어드레스 멀티플렉서(262)는 송신단 마이크로프로세서로부터 수신단 마이크로프로세서까지 메모리(260)의 어드레스 제어를 스위칭한다. 수신 마이크로프로세서는 그에 할당된 스위칭 교환부분의 정상적인 서어비스 동안에 어떤 업무 신호가 수행되기를 기다리고 있는지의 여부를 확인하기 위해 상태 바이트를 주사한다. 이것이 데이터가 상태 바이트 래치회로(261)에 로우드되어 있다는 것을 결정했을 때 그것은 정보가 인정되었다는 것을 확인하기 위해 상태 비이트를 다시 판독한 다음 판독을 처리하고 버퍼에 내포되어 있는 각 업무신호를 수행한다. 마지막 업무를 수행한 후에 수신프로세서는 제어회선(257),(257')상에 적당한 신호를 만들어 상태 바이트 래치회로(261)를 리세트시키고, 인터프로세서 버퍼가 다른 메시지를 전송할 준비가 되었다는 것을 지시한다.

버퍼 어드레싱을 위해서 각 마이크로프로세서에 준비된 256메모리 위치들이 있다. 편리하게도 송, 수신마이크로프로세서는 그들을 연결하는 버퍼에 도달하기 위해 동일한 어드레스를 사용한다. 어드레스 사용에는 두가지 세트가 있다. 하나는 상태 마이크로 프로세서에 대해서도 다른 하나는 데이터 베이스 마이크로프로세서에 관해서이다. 전체적인 버퍼 어드레싱 계획은 고차(high order)의 8비트를 버퍼 위치에 디스플레이스먼트(displacement)로서 사용하였다. 특히, 이 고차 8비트는 어떤 프로세서가 그의 인터프로세서버퍼를 어드레스하도록 하기 위해 특별한 형태를 형성해야 한다. 다음 4비트는 특별한 인터프로세서 버퍼중의 하나를 선택한다(16중 하나). 제7도와 설명과 연관시켜 설명한대로 저차 4비트는 버퍼내에서 개별적인 단어를 선택한다.

부분적으로 분산제어 컴플렉스 구조에 대해서 구동 또는 판독인터프로세서버퍼와 관계된 프로그램은 모든 마이크로 프로세서에서 일정한다. 송신마이크로 프로세서에서 구동작업은 인터프로세서 버퍼열이 다른 서브프로그램에 의해 로우드된 후에 서브-프로그램에 의해 행해진다. 마이크로프로세서에 있는 서브-프로그램이 쌍의 프로세서를 위한 업무신호를 만듦에 따라 그러한 업무신호는 데이터 메모리에 있는 인터프로세서 버퍼열에 로우드된다. 버퍼구동 서브-프로그램은 프로세서 주프로그램에 의해 주기적으로 동작한다. 버퍼 구동 서브-프로그램은 송신되기를 기다리고 있는 메시지를 위해 인터프로세서버퍼를 조사한다.

만약 어떤 것이 있다면 그것은 인터프로세서 버퍼에 있는 상태 바이트 래치회로(261)가 조사되도록 한다. 만약 이것이 버퍼가 사용될 수 있는 눌조건(00상태)을 탐지하면 구동장치는 버퍼에 기다리고 있는 가능한한 많은 업무신호를 로우드한다.

이것은 버퍼의 16바이트 모두가 사용되지 않는한 다음에 연속된 메모리 위치에 눌을 가진 업무 신호로 계속된다. 결국 그것은 제1메시지의 참조코드로 연속된 바이트 1을 로우드 한다. 그것으로 버퍼가 판독준비가 되어 있다는 것을 나타낸다.

수신프로세서에서 주 프로그램은 서어비스 받기를 기다리고 있는 업무신호용으로 각각 인입되는 인터프로세서 버퍼를 조사하는 명령해석기(analyzer) 서브-프로그램을 주기적으로 호출한다. 특히, 명령해석기는 넌-제로(non-zero)(준비된) 상태를 조사하기 위해서 각각의 인입되는 인터프로세서 버퍼의 상태 바이트(261)가 판독되도록 한다. 준비된 버퍼가 탐지되었을 때 해석기는 그것이 완전함을 확인하기 위해 명령바이트를 다시 판독한다. 바이트는 모든 제로(stop/no-command)에 대해서 테스트(test)되고 만약 모든 제로가 테스트되면 해석기는 주 프로그램으로 복귀한다. 만약 상태 바이트가 유효하면, 명령 해석기는 그안에 포함된 명령을 해석하고 그 특별한 명령을 취급하는 서브-프로그램으로 들어간다. 서브-프로그램은 명령바이트에 따라 데이터를 판독하고, 필요한 기능을 수행한 후에 만약 어떤 것이 있으면, 다음 명령에 메모리 포인터(pointer)를 가진 명령 해석장치로 복귀한다. 해석기는 다음 명령 바이트 위치가 여전히 인터프로세서 버퍼내에 있다는 것을 조사하고 만약 그것이 그렇다면 다음 명령을 판독한다. 만약 명령이 "눌"이라면 해석기는 상술한대로 주 프로그램에 복귀한다. 만약 명령이 유효하다면 그것은 그것에 상술한대로 서어비스 한다.

이 과정은 인터프로세서 버퍼내에 있는 모든 업무신호가 소멸될 때까지 계속된다. 그 후에 수신프로세서는 상태 바이트를 리세트하고 주 프로그램으로 복귀한다.

인터프로세서버퍼외 구조(IPB Structure) 제9a-9g도.

인터프로세서버퍼의 구조와 송, 수신 마이크로프로세서의 프로그램의 제어하의 그들의 동작에 관한 실용적인 지식을 가지고 제9a-9h도를 참조하면 이는 이러한 인터프로세서 버퍼의 더 양호한 실시예의 회로다이어그램을 도시한 것을 알 수 있을 것이다.

인터프로세서버퍼 로우딩(IPB Loading)

먼제 제9a도를 참조하면 번호 250에 입력단측 어드레스 라인(SA1-SA16)과 입력 프로세서로부터 인출된 SAP가 도시되어 있다. 번호 280로 표시된 인버어팅 드라이버(inverting driver)는 입력단 어드레서 신호를 디코우딩회로에 결합시킨다. 고차 8비트(SA9-SA16)는 상술한 바와 같이 게이트회로(282)에서 디코우드되그, 인터프로세서버퍼에 할당된 고정 디스플레이스먼트를 제공한다는 것이 기억날 것이다. 고정 디스플레이스먼트가 16진법 1F라는 것은 회로 다이어그램을 생각해보면 이해될 것이다. 16진법 1F가 디코우드회로(282)에 의해 수신되었을때 AND게이트(283)의 출력은 하이 (high)가 된다. AND게이트는 특별한 인터프로세서 버퍼에 할당된 어드레스를 디코우드하는 비교기(284)를 동작시킨다.

4개의 어드레스회선(SA5-SA8)은 스트랩된(strapped) 어드레스신호(ST5-ST8)에 대해 비교하기 위해서 디코우더(284)에 한 구룹의 입력으로 제공되어 있다. 각 마이크로프로세서 버퍼는 그 구룹내의 특별한 버퍼에 어드레서 할당하고, 거기에 관련된(뒷면 권선으로) 스트랩된 결선을 갖고 있다.

따라서 입력 마이크로프로세서가 그 어드레스 회선(SA5-SA8)에 놓을때 비교기(284)는 만족되어 특별한 인터프로세서 버퍼를 동작시킨다. 디코우더(284)의 출력은 부분적으로 한쌍의 NAND게이트(285),(286), (제9b도)를 동작시킨다. NAND게이트(285)는 메시지 기록신호(SMWR)를 포함하는 입력 마이크로프로세서로부터 제공된 제2입력을 갖고 있다. NAND게이트(285)의 출력은 메시지 버퍼(260)를 만드는 메모리회로(288)의 기록입력에 결합되어 있어 입력 마이크로프로세서는 메시지 버퍼를 기록할 수 있다.

NAND 게이트(286)의 제2입력은 4입력 AND 게이트(289)의 출력에 의해서 공급되고, 그 출력은 4개의 저차 어드레스신호(SA1-SA4)를 입력으로 갖고 있다. 따라서 4개의 저차 어드레스 비트가 모두 로우(low)상태일때(인버어트된 어드레스신호는 모두 하이상태) AND게이트(289)는 만족되어 NAND 게이트(286)를 동작시킨다. 이것은 송신마이크로프로세서가 인터프로세서 스토리지, 즉, 상태 바이트에서 단어 0를 어드레스할 때 일어난다. 따라서, NAND 게이트(286)의 출력은 입력단 상태바이트 도달신호가 될수 있다.

부분적으로 이 신호는 2개의 인버어터에 의해 버퍼된 입력단 메시지 기록신호(SMWR)를 제1입력단자에 결합시킨 NOR게이트(209)를 동작시킨다. NOR 게이트(290)의 출력은 래치회로(291)의 클럭입력에 연결되어 있고 상기 래치회로는 주요상태 바이트 래치회로(292)를 포함하기 때문에 입력 마이크로프로세서는 주요상태 바이트 래치를 기록할 수 있는 능력을 갖고 있다.

메시지 버퍼와 상태 바이트 래치에 기록된 정보는 번호 25 (제9c)도의 데이터 회선에 8비트의 데이터와 패리티를 놓는 송신 마이크로프로세서에 의해서 제어된다. 송신단 데이터(SD1-SD8), (SDP)는 인버어팅드라이버(294)의 배치를 통해 연결되고, 제9b도의 메시지 버퍼 (260)의 메모리(288)와 래치회로(291)의 데이터 입력단자에 입력으로서 공급된다.

특별한 위치에 있는 이 데이터를 저장하는 메모리를 어드레스 하기 위해 4개의 저차 어드레스비트(SA1-SA4)는 그 입력이 메모리(288)의 어드레스 입력에 결합된 버퍼 어드레스 멀티플렉서 (262)에 입력으로 연결되어 있다. 버퍼 어드레스 멀티플렉서(262)의 선택기(selector)입력은 상태바이트 레지스터(292)의 출력조건에 응답하는 디코우드회로(296)에 의해 구동된다. 상태바이트 레지스터(292)로부터 전송된 출력신호(D1-D8)는 리코우드회로(296)의 게이팅회로에 입력으로 제공되어 NAND게이트(297)의 출력이 오직 상태바이트 레지스터가 "눌" 조건에 있을 때만 로우가된다. 이런 상태에서 버퍼어드레스 멀티플렉서(262)의 선택 입력에 결합된 출력을 갖고 있는 NAND게이트(297)는 멀티플렉서가 송신 마이크로프로세서로부터 받은 저차 어드레스신호(SA1-SA4)를 통과시킬 것이다. 다른 조건에서 이것은 멀티플렉서 (262)가 하기 설명한 수신된 어드레스신호(RA1-RA4)를 통과시킨다. 다른 경우에 어드레스 신호는 거기에 있는 단어위치를 선택적으로 어드레스하기 위해서 메시지 버퍼(260)로 통과된다. 간단히 말해서 송신마이크로프로세서가 특별한 인터프로세서버퍼에 기록될 메시지를 가졌을 때 그것은 그 버퍼를 어드레스하고 4개의 저차 어드레스비트를 가진 특별한 단어위치를 어드레스하고 데이터를 출력시켜 메시지 기록신호(SMWR)를 따라 기록되게 한 후, 데이터는 메시지 버퍼에 있는 선택된 단어도 기록된다. 버퍼를 로우드하는 마지막단계로 송신마이크로프로세서는 4개의 저차어드레스 비트에 어드레스(0000)를 만듦으로서 상태 바이트를 어드레스한다.

이것은 AND게이트(289)를 만족시키고 NAND 게이트(286)를 만족시켜 SWR 기록신호가 NOR게이트(290)를 통과하도록 한다. 이 NOR 게이트(290)는 래치회로(291)를 클럭시킨다. 결과적으로 마이크로프로세서 데이터 회선에서 얻어진 데이터는 주요상태 바이트 레지스터에 로우드된다.

넌-눌 단어(non-null word)가 상태 바이트에 있는 것은 입력단으로부터 출력단 마이크로 프로세서까지 버퍼어드레스 멀티플렉서(262)의 제어를 스위치하는 게이트회로(296)에 의해 탐지된다.

인터프로세서버퍼 언로우딩(IPB Unloading)

제9d도를 참조하여 수신단제어를 고찰해 보면 수신단 어드레스비트(255), (255')는 단지 8개의 저차어드레스비트(A1-A8)와 패리티(AP)를 포함한다는 것은 알 수 있는 것이다.

수신마이크로프로세서는 버스 익스텐더를 통해 인터프로세서와 통신하고 있다는 것은 제6도의 설명으로부터 기억날 것이다. 상호 구조의 결선을 최소화하고 신뢰도를 높이기 위해 이 인터프로 세서 버퍼경우에 저차회로에 모든 비트를 통과시키는 것보다는 오히려 버스익스텐더 그 자체에 있는 수신단 어드레스를 부분적으로 디코우드하는 것이 편리하다. 하기설명과 같이 고차 8어드레스 비트는 버스 익스텐더에서 디코우드되고, 하기에서 그들은 제어신호(257),(257')를 통과하도록하는 것으로 사용된다. 따라서 버스 익스텐더를 통해 제어신호(257)(257')에서 인터프로세서버퍼에 결합된 판독신호(RPL*)와 기록신호(WR*)는 오직 수신마이크로프로세서가 인터프로세서 버퍼에 할당된 디스플레이스먼트 어드레스를 출력할 때만 동작다.

각 마이크로프로세서 카피로부터 온 어드레스신호와 제어신호는 마이크로프로세서 카피들 중 한쪽으로부터 온 신호를 통과시키는 선택기로서 작용하는 한 개나 두 개의 멀티플렉서(300)구룹에 입력으로 결합되어 있다. 카피 1동작신호(ACT*/1)를 입력으로 제공하는 구동장치(301)의 출력에 의해 선택된다. 한 구룹의 구동신호가 송신 동작신호(SACT*)에 의해 공급되고 그 신호는 마이크로프로세서와 관련이 있는 버스구조회로에 의해서 만들어진다. SACT*신호는 인버어터(302)를 통해 NAND게이트(304)의 입력단자에 인가된다. 게이트(304)와 제2입력은 각 게이트(309)(301)에 의해 인버어트된 카피 0와 1에 대해서 ACT*에 의해 구동되는 입력을 가진 Exclusive OR게이트(303)에 의해서 구동된다. NAND게이트(304)의 출력은 선택기(300)의 인에이블(inable)입력으로 구동하여 SACT*가 동작하고, ACT*의 두 개가 아니라 한 개만 동작하면 구동된다.

송신단 제어장치의 경우에서와같이 중간치 어드레스 비트(middie order address bit) (A5-A8)는 개개의 인터프로세서 버퍼를 선택적으로 어드레스하고, 스트랩된 어드레스신호(ST5-ST8)에 대해서 A5-A8를 비교하는 비교기(305)에 결합되었다. 한쪽이 탐되지었을 때 비교기(305)는 만족되어 4디코우드(제9e도(307)의 A입력으로 통과되는 "하이"출력 신호를 만든다.

디코우더(307)는 인버어터(308)를 통해 그것의 게이트 단자에 적용된 "로우"신호에 의해 구동된다. 그의 출력은 동작하고 있는 마이크로프로세서로부터 온 판독펄스(RPL)이다. 인버어터(309)를 통과한 카피0동작신호는 선택기(307)의 상반부(upper half)의 제어입력에 결합되어 있는 반면에 인버어터(301)를 통과한 카피 1동작신호는 하반부(lower half)의 제어입력을 구동한다. 따라서 선택기(307)의 어느쪽 반부가동작하는 가는 수신마이크로프로세서의 어느쪽 카피가 동작하는가에 좌우된다. 카피 0가 동작한다고 가정하면, A와 B입력단자에 공급된 정보는 4개의 출력회선중 하나하나를 동작시키기 위해 디코우드된다. 호출처리 비교기(305)가 만족되고, 보수 비교기(312)가 만족되지 않았다고 가정하면, 선택기(307)출 1Y1의력이 구동되어 출력신호로 메시지 판독 카피 0신호(MRDO)를 만드는 AND게이트(314)를 만족시킨다. 이 신호는 다수의 3-상태 드라이버(315)(제9f도)를 구동하는, 이 드라이버는 데이터 신호가 인터프로세서버퍼로 부터 카피 0데이터 출력회선(D1/0-D7/0),(DP/0)까지 통과되도록 한다. 교대로, 카피 1제어 신호가 동작하고 있을때는 AND게이트(316)가 만족되어 카피 1데이터를 위해 드라이버(317)를 구동한다.

드라이버에 의해 통과된 데이터는 제1세트의 입력으로 메시지 버퍼(260)로부터 온 8비트의 메시지 데이터와 패리티 (MDO-MD8)(MDP)와 제2세트의 입력으로 제2상태바이트 레지스터(320)의 출력을 수신하는 선택기(318)를 통하여 거기에 연결된다.

제1, 제2상태바이트 레지스터 사이의 관계는 하기에 기술되어 있다. 이 순간에 대해서는 제2상태 바이트 레지스터(320)가 제1데이터 레지스터(292)와 같은 데이터를 포함한다고 가정한다.

멀티플렉서 (318)의 선택입력은 선택기(300)에서 인버어트된 4개의 저차어드레스 비트에 따라 응답하는 입력 AND게이트(321)(제9d도)에 의해 구동된다. 따라서 이러한 비트들이 모두 0일때 즉, 상태 바이트가 어드레스될때 AND게이트(321)는 만족되어 선택기(318)가 제2상태 반이트 레지스터로부터 온 데이터를 3-상태드라이버(315),(317)의 동작 구룹으로 통과시키게 한다. 바이트 0보다 다른단어가 어드레스 되었을때, AND게이트(321)의 출력은 "로우"이고, 선택기(318)는 메시지 버퍼(260)의 어드레스된 단어로부터 데이터를 통과시키도록 한다. 어떤 단어가 통과될 것인가하는 것은 4개의 저어 어드레스 비트에 의해 좌우된다. 선택기(300)에 의해 인버어트된 이러한 비트들은 버퍼어드레스 멀티플렉서(262)(제9b도)에 입력으로 결합된다. 수신단 마이크로프로세서가 제어할때 그 멀티플렉서에 대한 선택기 입력은 수신 어드레스 메모리내(288)에 있는 선택된 단어를 어드레스하기 위해 거기를 통과하도록 할 것이다.

요약하여, 송신마이크로프로세서가 인터프로세서 스토리지)메시지버퍼와 상태 바이트를포함)로 선택적으로 데이터를 기록하게하는 구조와, 수신마이크로프로세서가 그스토리지를 판독할 수 있게하는 구조에 대해서 서술한다. 송 수신마이크로프로세서에 의한 스토리지의 어드레스 제어는 인터프로세서버퍼내에 있는 하드웨어와 특별히 상태바이트 레지스터 (292)의 조건에 응답하는 디코우딩회로(296)에 의해서 전송되는 것이 분명하다. 이 레지스터가 "눌"을 저장할때 송신단 어드레스(SA1-SA4)는 멀티플렉서 (262)를 통해 메시지버퍼(260)를 통과한다. 다른조건에서 수신단 어드레스신호(RA1-RA4)는 이스토리지를 어드레스한다.

인터프로세서버퍼의 송, 수신단분배 (Send-Receive Side Sharing of IPB)

본 실시예에서 상태바이트는 준비 또는 실행플래그(Flag)로 서어비스하기 때문에 버퍼가 업무신호를 수신할 수 있는지 여부를 결정하기 위해 송신 마이크로프로세서가 상태 바이트를 판독하도록하는 것이 필요하다.

이와 유사하게, 미리 기록된 업무 신호의 서어비스의 완전함을 신호하기 위해서 수신 마이크로프로세서가 상태바이트를 기록하게하는 것이 필요하다. 이때부터 이러한 기능을 수행하기 위한 장치에 관하여 기술하겠다.

현재의 양호한 실시예에서 상태바이트는 제 1, 제2레지스터(292), (230)를 포함한다. 이는 송, 수신프로세서에 의해서 도달된 하나의 그러한 레지스터를 사용하는 세련된 연구방법을 나타낸다. 호출처리에서는 수신프로세서가 거기에 내포된 데이터가 유효하다는 것을 확인하기 위해서 상태 바이트를 항상 두번씩 보기 때문에 두가지 도달방식이 모두 적당하다. 그러나 보수 모우드에서 제한된 수의 경우 상태 바이트는 한-프로세서에 의해서 기록되고, 데이터가 안정되기 건에 다른 프로세서에 의해 판독될 수도 있다. 상술한 제1, 제2상태 바이트 레지스터 구조는 이러한 가능성을 극복하기 위해 사용되었다. 상술한대로 제 1상태 바이트 레지스터(292)는 인터프로세서 버퍼를 로우드하는 마지막과정으로 명령신호의 레퍼런스(reference)코드부를 수신한다. 이 데이터단어는 NOR게이트(290)에 의해 생긴 상태단어 기록(SWR)신호에 의해 제 1레지스터에 클럭된다. 따라서 디코우딩회로(296)는 제1상태 바이트의 넌-눌 조건을 인지하고, 메시지 버퍼(260)로 수신프로세서까지 어드레스제어를 전송한다. 그러나 이런 상태에서 송신 프로세서는 버퍼가 더 많은 업무신호를 수신할 수 있을때를 결정하기 위해 상태 바이트를 판독할 수 있는 능력을 보유하고 있다. NAND게이트(330)가 호출처리비교기(284)의 출력에 의해 구동된 제1입력을 수행하기 위해 비교기는 문제가 되는 인터프로세서 버퍼가 어드레스 되었을 때 "하이"출력을 갖는다. NAND게이트(330)의 제2입력은 인버어트된 입력단 판독 펄스(SRPL)이다. 이들 두 신호가 일치했을 때 NAND게이트(330)의 출력은 "로우"가 되고, 이 "로우"출력신호는 AND게이트(331)를 통해 선택기(332)의 게이트 입력단자에 인가된다. 따라서 선택기(332)는 두 구룹의 입력데이터중 한 데이터를 통과시킬 수 있다. 이것은 메시지 데이터 (D1- D8),(DP) 또는 제1상태 바이트 데이터(D1-D8),(DP)이고 선택기 입력의 상태를 좌우한다. 송신단 마이크로프로세서가 상태 바이트를 판독할때 이것은 4개의 저차어드레스 비트에서 어드레스 "0"을 출력시킨다. 따라서 이것은 상술한대로 상태 바이트 데이터를 선택적하도륵 게이트(289)를 만족시켜 송신단 마이크로프로세서는 제어가 수신단 마이크로프로세서를 통과시킨다 할지라도 제1상태 바이트 레지스터(292)에 도달할 수 있다.

상술한 바와 같이, 수신단 마이크로프로세서가 인터프로세서버퍼의 제어에 있는가 어떤가는 그것이 수행되는 업무신호를 검출하기 위해서 주기적으로 상태 바이트를 주사한다. 예시된 제1, 제2레지스터 배치로 이것은 어떤 순간에 제2상태 바이트를 판독할 수 있고 송신프로세서가 첫번쩨 것에 도달할 때를 제외한 어떤 시간에 첫번째 것으로부터 온 데이터로 두 번째 것을 새롭게 할 수 있다. 결국, 송신인에 이블NAND게이트(286)(제9b도)의 출력은 AND게이트(336)(제9e도)의 입력단자에 인가되고 그 출력은 다시 플립-플롭(336)의 D 입력단자에 인가된다. 따라서, 동작하는 입력단자로 게이트(335)의 출력은 "로우"로 남아있어 플립-플롭(336)이 클럭되었다 할지라도 그것의 Q출력은 "하이"이다. 이것은 제2상태 바이트 레지스터(320)가 클럭되는 것을 방지하여 최근에 첫 번째 것으로부터 기록된 데이터가 남아있게 된다. 그러나 이 경우에도 수신단프로세서가 문제되고 있는 IPB를 어드레스하여 상태 바이트를 판독하였을때 비교기(305)는 만족되어 선택기(307)가 메시지 판독신호(M(RDO)를 만들게한다. 이는 AND게이트(321)에 의해 탐지된 "0"어드레스와 결합하여 제2상태 바이트를 판독하기 위해 3-상태드라이버 (315)를 구동한다.

송신단이 상태 바이트 레지스터에 도달되지 않았을때는 AND게이트(335)에 입력으로 연결된 송신 인에이블신호는 "하이"이다. 제2입력은 후술할 상태를 제외하고 "하이"로 남아있는 다른 플립-플롭(337)의 Q출력에 의해서 제공된다. 따라서 정상상태에서는 게이트(335)의 출력은 "하이"이고, 플립-플롭(336)의 D입력에 "하이"신호를 유지한다. 플립-플롭(336)에 대한 클럭입력은 ,AND게이트(339)에 의해 구동된 제1입력을 가진 AND게이트(338)에 의해 만들어진다. AND게이트(339)는 문제되고 있는 인터프로세서 버퍼가 상태 바이트(0000)를 어드레스저차비트로어드레스될 때마다 AND게이트(339)가 만족된다는 것을 알것이다. AND게이트(338)의 제2입력은 선택기(300)를 통과동작하는 마이크로프로세서(RPL)로부터 오는 판독펄스에 의해 공급된다. 따라서 수신마이크로프로세서는 출력을 "로우"로 구동하는(플립-플롭(336)으로도 데이타 "1"을 클럭한다. 플립-플롭(336)의 리세트 입력에 인버어터(343)을 통해 뒤로 결합된 인버어터(340), 레지스터(341) 및 콘덴서(342)는 그 회로가 단안정 멀티바이브레이터로 동작하도록 한다. 클럭되어서 Q출력은 "로우"로 스위치되면 미리 지정된 후 기간에"하이"상태로 복귀한다. 따라서, 인버어터(340)의 출력에서 상태 판독신호(SRC)는 간단한 펄스가 될 것이고 제2상태 바이트 레지스터(320)의 클럭입력단자에 인가된다. 이 레지스터의 입력은 제1레지스터의 출력에 따라 제공된다. 따라서 상태 판독클럭의 발생은 제2상태 바이트 레지스터(320)가 제1레지스터(292)에 저장된 데이터와 일치하게한다. 데이터는 상술한대로 3-상태 드라이버를 통해 수신 마이크로프로세서에 통과하기 위해서 선택기(318)의 입력단자에 인가된다. 이런 방법으로, 수신 마이크로프로 세서는 메시지가 기다리고 있는지를 결정하기 위해서 제2상태 바이트 레지스터를 조사할 수 있다.

수신단 프로세서는 송신단 프로세서에서 온 입력신호로서 제1상태 바이트 레지스터를 기록할 수 있고 인터프로세서 버퍼는 업무 신호수신을 위해 사용될 수 있다. 정상 처리에서 처럼 제 1상태 바이트 레지스터(292)가 리세트 되었을 때, 수신단 마이크로프로세서는 적당한 IPD에 있는 상태 라이트 레지스터를 어드레스하고, 플립-플롭(334)의 데이터 입력에 결합된 출력을 가진 AND게이트(339)를 만족시킨다.

따라서 클럭되었을때 플립-플롭은 그 Q 출력을 "하이"로 하고 부분적으로는 NAND 게이트(345)를 만족시켜 그것이 상태 리세트 신호(SR)를 발생시킨다. 이 신호는 제1상태 바이트 레지스터내에 있는 래치회로(291)의 각 한 인력단자에 인가된다. 반대로 래치회로(344)에 "0"'을 클전하면 다른 NAND 게이트(348)를 만족시켜 상태 세트신호(SS)를 발생시키고, 이 신호는 래치회로(291)의 각 클리어 입력단자에 인가되어 제1 상태 레지스터를 모두 1상태로 세트시킨다. 그러나 그 기능은 오직 보수 모우드에서만 사용된다.

플립-플롭(344)용 클럭신호는 NOR 게이트(345)에 의해 구동된 제1 입력을 갖는 AND 게이트(348)부터 유도되고, NOR게이트는 다시 상태 바이트가 수신단 프로세서에 의해서 어드레스 될때 AND게이트(339)의 "하이"출력을 수신받는다. AND 게이트(348)의 제2 입력은 선택기(300)에서 인버어트된 기록신호(WR*)이다. 어드레스와 기록신호의 일치는 제2 플립-플롭(349)뿐만 아니라 플립-플롭(344)을 클럭 시킨다. 모수 모우드에서 동작하는 AND 게이트(350)에 의해 생긴 "하이"신호에 의해 이 플립-플롭을 클럭시키는 것도 가능하다.

상술한 대로, D입력을 가진 플립-플롭(344)을 "하이"상태로 클럭하는 것은 부분적으로 상태 리세트 신호를 발생시키기 위해서 NAND 게이트(345)를 구동하게 된다. 정전원(positive voltage supply)에 연결된 데이터 입력을 가진 플립-플롭(349)을 클럭하는 것은 Q 출력을 "하이"로 구동한다. 이 "하이"신호는 입력 인에이블 신호로 구동된 제2 입력을 가진 AND 게이트(351)에 인가된다. 이 신호는 입력단 프로세서 가상 태바이트를 어드레스하고, 모든 다른 조건에 대해 "하이"일때 "로우"가 된다는 것을 기억할 것이다. 결과적으로, AND 게이트(351)는 클럭 신호를 플립-플롭(337)으로 통과시킨다. 정전원 전압에 연결된 데이터 입력을 가진 플립-플롭은 Q 출력을 "로우"로 구동함에 의해서 응답할 것이다. 플립-플롭(337)과 연관되어 있는 인버어터(353),(356)저항 (354) 및 콘덴서(355)도 원 쇼트 멀티 바이브레이터(oneshot multivibrator)로 동작하게 한다. 멜리바이브레이터 주기의 말단부에서 인버어터(357)의 출력은 "하이"로 스위치 되기 때문에 NAND 게이트(345)를 만족시켜 상태 리세트 신호를 제1 상태 바이트 레지스터에 인가시킨다. 그래서 이 레지스터는 리세트되어 인터프로세서 버퍼가 사용되고 있는 송신 프로세서를 지시한다. 플립-플롭(337)을 포함하는 원 쇼트 멀티바이브레이터는 송신단 마이크로프로세서에 의해 판독되는 과도적오차 데이터를 방지하기 위해 송신단 프로세서가 제1 상태 바이트를 어드레스 했을 때는 클럭될 수 없다는 것은 주의할 만한 가치가 있다. 제2 상태 바이트 레지스터가 수신단 프로세서가 과도적오차 데이터를 수신하지 못하도록 하기 위해서 제1이 액세스 되고 있는 동안에는 새롭게될 수 없다는 사실도 주의해야 한다.

보수회로(Maintenance Circuit)

자동 고장분리장치는 본 발명의 중요부분을 구성하는 것이 아니므로, 인터프로세서 버퍼회로의 보수면에 대한 것은 간단히 기술하겠다. 먼저 수신한 제어를 보면 인입되는 어드레스 신호는 패리티 체커(checker) (360)에 인가되고, 이 출력은 게이팅회로(362)를 거쳐 패리티 에터 래치회로(361)에 연결됨을 볼 수 있다. 상기 태치회로는 판독주기나 기록주기 동안 패리티 에터가 탐지될때 마다 클럭되고, 수신 프로세서가 호출처리나 보수모우드중 한 모우드에서 IPB에 도달할때 클럭된다. 패리티 에러 플립-플롭(361)을 클럭하는데 부가해서 ADN 게이트(363)의 출력은 각 카피에 대해 NAND 회선을 구동하는 한쌍의 게이트(364)에 제공되어 있다.

보수 모우드에서 수신 프로세서가 인터프로세서 버퍼에 도달할 수 있게 함에 대해 제 2 비교기(362)가 보수 어드레스를 탐지하기 위해 제공되었다. 인터 프로세서 버퍼에 대한 보수 어드레스가 교차 어드레스비트에서는 인터프로세서 버퍼 디스플레이스멘트로, 어드레스 비트(A5-A8)에서는 "0"으로, 어드레스비트(A1-A4)에서는 문제가 되고 있는 인터프로세서 버퍼와 어드레스로 할당되었다. 4입력 AND 게이트(365)는 비트(A5-A8)의 모든 "0"조건을 탐지하여 비교기(312)를 구동시킨다. 이 비교기는 어드레스 비트(A1-A4)에 대해 스트랩트된 어드레스신호(ST5-ST8)를 비교하여 인에이블신호를 만들고, 이 신호는 게이팅회로(362)와 4 디코우더 (307)의 "2"에 인가된다. 비교기(312)가 구동되었을때, 디코우더(307)의 1Y 2출력이나 또는 2Y 2출력은 수신 마이크로프로 세서의 어느것이 동작하고 있느냐에 따라 동작된다. 따라서 카피 "0" 또는 카피 "1"에 대한 보수판독 신호MNTRD)는 각 AND 게이트(366),(367)에 의해서 발생된다. 이들 신호는 동작하는 마이크로프로 세서의 D1 데이터회선에 있는 패리티 에러 플립-플롭의 출력을 판독하는 두 3-상태 드라이버 회로(368)(369)중의 어느 한 드라이버회로를 구동한다. D1신호는 게이팅회로(369)(370)를 통해 복귀되고 기록 모우드에서 패리티에서 래치(361)를 리세트한다.

송신단의 제어상태를 살펴보면, 인입되는 어드레스 회선에서의 패리티채커는 수신단 제어에서와 유사한 방법으로 어드레스 패리티 에러 래치회로(372)의 클럭 입력단자에 공급되는 것을 알수 있다. 패리티 에러래치회로(373)의 클럭 게이팅 회로에는 ASW회선이 제공되어 있고 NOR 게이트(474)에 의해 구동된다. 송신단 프로세서의 데이터비트는 패리티체커(76)에서 패리티를 위해 겸사되고 그의 출력은 NOR 게이트(377)에 인가된다. 그리고 이 게이트는 데이터 패리티 에러 플립-플롭(278)을 클럭시킨다. 게이트(377)의 출력도 상술한 ASW회선을 구동시킨다.

송신 프로세서도 또한 수호프로세서의 연결된 보수 비교기와 같이 똑같은 어드레스에 응답하는 보수 비교기(380)를 갖고있다. 이것이 만족될때 이것은 송신단 수신펄스(SRPL*)와 결합하여 패리티 에러래치회로(373)(378)에 저장된 데이터의 정보판독을 위해 3-상태 드라이버 구동을 동작시키는 AND게이트(381)을 만족시키는 "하이"출력신호를 만든다. 송신단 기록신호(SMWR*)와 결합하여 보수 모우드에서 인터프로세서 버퍼를 어드레스하는 것은 패리티 에러 래치회로(373), (378)를 클리어(clear)하기 위하여 거기에 연결된 SD1, SD2송신 데이터 비트를 가진 한쌍의 NAND 게이트(383), (384)를 구동시킨다.

수신단 어드레스와 부분적인 디코우딩(Partial Decoding of Receive Side Address)

제9g도를 살펴보면, 수신단 프로세서를 위한 교차 어드레스 비트의 디코우딩을 수행하는 한부분의 버스익스텐더, 즉, 제6도의 버스 익스텐더(221)를 상세히 보여주고 있다. 송신단에서와 같이, IPB의 수신단제어에서 모든 16어드레스 비트를 디코우드하는 것이 가능하다는 것을 주의해야 한다. 제9e도에 도시된 회로는 인터프로세서 버퍼의 한 부분이다.

제9g도에 도시된 어드레스 디코우딩 회로는 수신단 마이크로프로세서(A10-A16)로 부터 고차 어드레스비트를 디코우딩하기 위해 한쌍의 비교기(386),(387)를 구성한다. 인터프로세서 버퍼에 할당된 디스플레이스먼트 어드레스는 1F라는 것을 상술한 것으로 부터 기억날 것이다.

따라서 4개의 고차비트는 어드레스 비트(A16-A13)가 각각 "0001"일때 "하이" 출력신호를 만드는 비교기(387)에서 디코우드된다. 이 "하이" 출력신호는 스트립트된 어드레스 비트(A10-A12)에 어드레스비트(A10-A12)를 비교하는 디코우더 (386)의 인에이블 입력단자에 인가된다. 스트랩핑은 문제가 되고 있는 버스 익스텐더에 어드레스를 할당한다. 인터프로세서 버퍼를 구동하는 버스 익스텐더에 대해 어드레스는 "111"이 된다. 이 어드레스가 회선(A10-A12)상에 나타날때 비교기(386)는 부분적으로 한쌍의 인버어트된 논리 NAND 게이트(389),(390)를 구동 시키기 위해 인버어터(388)를 통해 "하이"출력을 만든다. 이러한 조건에서 게이트(389)는 마이크로프로세서에 의해 발생된 기록신호 (SWR*)을 구동될 수 있게하고, 부분적으로 더 많은 쌍의 NAND 게이트(391),(392)를 구동할 수 있게한다. 이와 유사한 방법으로 게이트(390)가 부분적으로 한쌍의 NAND 게이트(393)(394)를 구동할때 판독신호 (SPL*)를 통과하게 한다.

어느 게이트가 신호를 통과시킬까 하는 것은 마이크로프로세서로 부터의 어드레스 비트(A9)상태에 따라 좌우된다. 이 어드레스는 한쌍의 인버어터(395),(396)를 통해 통과한다. 따라서 어드레스 비트가 상태에 있을 때는 NAND 게이트(392),(394)가 구동된다. 이와 유사하게 어드레스 비트가 "0"상태에 있을때, NAND 게이트(391)(393)가 구동된다. 어드레스 비트 "9"는 "로우"수준의 장치의 별개의 2짝을 서비스하기 위해서 디코우딩하여 별개의 A와 B케이블을 구동하기 위해 사용되었다.

IPB로 사용되었을때 A9비트는 항상 "1"이고, IPB를 어드레스 하기위해 디스플레이스먼트 어드레스 1F의 필요성을 만족시킨다.

게이트(391),(392)는 기록신호(WR*A),(WR* B)를 만드는데, 이들 기록신호중 WR* A신호는 같은 카피에 있는 인터 프로세서 버퍼에 인가되고 WR* B신호는 복사된 카피에 있는 인터프로세서 버퍼에 인가된다. 이와 유사하게 게이트(393),(394)는 판독신호(SPL*A)(RPL*B)를 만드는데 이 신호들도 상기호들처럼 인가된다. 이들 신호가 인터프로세서 버퍼에서 일시 기억장치의 판독과 상태 래치회로의 기록을 제어하는 방법은 이미 상기에서 기술하였다.

마이크로프로세서와 프로그램메모와의 관계 (Microprocessor Program Memory Relationship)

지금까지는 분산 배치에서 쌍의 프로세서들 사이에 있는 할당된 통신로를 제공하는 구조에 관하여 상세히 기술하였다. 이제부터는 각 프로세서내에 있는 회로와 특히 마이크로프로세서의 각 카피를 관련된 프로그램메모리카피에 연결하는 버스 구조에 관하여 기술하겠다.

제10도는 제6도에 관하여 기술된 멀티플렉서(220)(220')와 같은 제어 버스 멀티플렉서 (220)를 도시한 것이다. 이 제어버스 멀티플렉서(450)를 포함하는데, 이들 멀티플렉서들은 관련된 마이크로프로세서(200),(200')와의 두 카피 결선과 프로그램 메모리(201)와의 결선을 가지고 있다. 상기 멀티플렉서는 연결된 마이크로프로세서 둘중 한 마이크로프로세서만 관련된 프로그램 메모리를 사용하게 하여 동작할 수 있는 마이크로프로세서 메모리의 구조는 회로 고장이 발생하는 경우에도 얻어질 수 있다. 제어버스 멀티플렉서(220)와 마이크로프로세서 각 카피들 사이를 통과한 신호는 어드레스 플러스 패리티(401),(401')의 16비트, 제어(402)(402'), 버스 구조제어(403),(403'), 카피 0, 카피 1동작(404),(404'), 8비트의 데이터플러스 패리티(405),(405)를 포함한다. 제11a도를 살펴보면 16비트의 어드레스신호는 일련의 2 : 1멀티플렉서(444-447)에 인가되고, 이 출력은 다수의 NOR 게이트 드라이버 회로(444'-447')에 인가된다. 이 드라이버회로의 출력은 프로그램 메모리 어드레스 버스상에 어드레스신호(A1-A16)를 만든다. 이 어드레스패리티신호(AP)는 멀티플렉서 (466)에서 선택되는데 어드레스신호중 어느 것이 선택되어 있는가는 카피동작회선(404),(404')의 상태에 좌우된다. 이들 신호는 Exclusive OR게이트 (463)에 입력을 공급하기 위해 ExclusiveOR 게이트(462)(461)를 각각 통과한다. 또한 카피 "1"동작신호에 의해서 구동되는 ExclusiveOR 게이트(462)는 멀티플렉서(466)(467)뿐만 아니라 2 : 1멀티플렉서 (444-447)의 선택기 입력단자를 구동한다.

부가하여 Exclusive OR 게이트(461),(462)의 출력은 이들 게이트를 부분적으로 동작시키기 위해 한쌍의 NAND 게이트(464),(465)에 입력으로 공급된다. 제2부분 인에이블링 신호는 (Exclusive OR 게이트(463)에 의해 발전되어 NAND 게이트(463a)와 인버어터(463b)를 통과한다 NAND 게이트(463a)의 제2입력은 멀티플렉서(466)의 출력으로 부터 구동된 입력으로 두 버스 구조 제어신호(403), (403),(SR/CO)(SR/Cl)들중 선택된 한 신호이다. NAND 게이트(464),(465)의 마지막 입력은 선택기(467)의 인버어터(471)(473)를 통해 동작 마이크로프로세서로 부터 인가된 메모리 판독신호(MRD)이다.

따라서 어느 마이크로프로세서 카피가 동작하고 있는가에 따라 그리고 메모리 판독신호의 존재하에 따라 NAND 게이트(464),(465)중의 하나하나의 게이트가 만족되어 데이터 버스에 도달하게 할 수 있도록 하는 내부 제어신호를 발생시킨다.

멀티플렉서(467)는 각 카피로부터의 제어신호(403),(403')와, 특히 판독신호(SRD), 기록신호(SWR) 및 메모리 엑세스 신호(SMAC)를 수신받는다. 이것은 카피 1동작 신호의 제어하에 있는 적당한 카피로부터 신호를 선택하고, 이 신호를 각각의 드라이버 회로(471),(473),(475)에 인가시킨다. 드라이버회로(475)는 어드레스 비트를 가진 메모리에서 사용되는 메모리 엑세스 신호를 만든다. NAND게이트(473)는 메모리기록신호(MWR)를 만들기 위해 인버어터(464b)(이는 오직 하나의 카피동작신호가 높다는 것을 지적함)의 출력으로부터의 기록신호 뿐만 아니라 선택기(467)로부터의 기록신호에 따라 응답한다. 인버어터 (471)는 선택된 판독신호(SRD)만을 인버어트하여 메모리 판독신호(MRD)를 만든다. 메모리에서 그 신호의 기능에 부가해서, 이 신호는 인버어터(471a)에 의해 인버어트되어 Exclusive OR 게이트(478)의 입력단자를 통해 제11b도의 메모리 데이터 회로에 인입하여 번호 479의 확인신호를 만든다. 또한 인버어트된 메모리 판독신호는 상술한 3입력 NAND 게이트(464),(465)용 부분 인에이블링 신호로서 서어비스한다.

제11b도는 동작 마이크로프로에서 카피와 이와 관련된 프로그램 메모리 사이에 양방항성 데이터 흐름을 취급하는 데이터 멀리플렉서를 도시한 것이다. 제11b도의 좌측은 메모리 데이터(MD1-MD8)(MDP)를 그리고 우측은 카피 0와 카피 1 마이크로프로로세서에 대한 메모리 데이터 (D1-D8)(DP)를 도시하고 있다. 메모리 데이터 신호는 메모리로부터 마이크로프로세서로 어드레스된 신호를 통과시키기 위해서 NOR게이트(481),(485)의 쌍에 인가된다. 상기 게이트(481)는 NAND 게이트(465)에 의해 발생된 직접 제어카피 0 신호(DC/CO)가 동작할 때만 구동되는 반면에 게이트(485)는 NAND 게이트(464)에 의채 생긴 직접 제어카피 1 신호(DC/CI)가 동작할때 구동된다. 인에이블된 배치(the enabled array)의 게이트를 통과한 신호는 인버어터(483) 또는 인버어터(487)에서 인버어트되어 카피 0 또는 카피 1 마이크로프로세서용 데이터로 나타난다.

다른 방향으로)데이터의 흐름을 위해서 메모리에 어드레스된 단어까지 통과시키기 위해 마이크로프로세서로부터 온 데이터는 3-상태 드라이버 회로(482),(484),(486),(488)의 배치를 가진 입력단자에 각각 인접한다. 카피 0데이터는 드라이버회로(482),(486)의 입력단자에 인입되는 반면에 카피 1 데이터는 드라이버회로(484),(488)의 입력단자에 인입된다. 어떤 비트위치를 위해 두 드라이버회로의 출력은 공통 출력으로, 메모리에 그 데이터를 기록하기 위해 메모리 데이터 버스에 인가된다. 3-상태 드라이버회로의 배치용 제1인에이블링 신호는 Exlclusive OR 게이트(478)로부터 인출된 출력신호에 의해 공급된다.

상기 Exclusive OR 게이트(478)는 동작 마이크로프로세서로부터 인출된 상태기록 출력신호(SWO)에 의해 구동되는 입력을 가진다. 상기 인에이블링 신호는 프로세서 기록주기 동안에만 "로우"가 되어 3-상태드라이버 블록(482),(484),(486),(488)은 모든 다른 시간에는 동작할 수 없게 된다. 3-상태 드라이버 회로용 제2인에이블 신호는 카피 동작신호에 의해서 공급된다. 카피 1이 동작하고 있을때 카피 1동작에 의해서 유도된 라인(491)은 카피 0드라이버회로(482)(486)를 동작하지 못하게 하는 반면에 카피 0동작으로부터 유도된 신호(493)는 카피 1 드라이버회로(484),(488)를 동작시킨다.

따라서 카피 1마이크로프로세서는 관련된 메모리를 기록하도록 한다. 반대상항에서 드라이버회로(482),(486)는 카피 0의 마이크로프로세서가 관련된 메모리를 동작시키게 한다.

이러한 회로배치로 마이크로프로세서는 메모리카피에 완전 독립된 도달이 되어 실제 고장하에서도 동작할 수 있는 구조가 얻어진다.

이제 각 마이크로프로세서가 그것에 할당된 메모리와 통신하는 방법과 쌍의 프로세서가 서로 상호 통신하는 구조에 대해서 설명해보고, 마이크로프로세서가 서어비스하기 위해 그에 할당된 스위칭 시스템의 각 부분에 도달하는 인터페이싱 회로에 대해 살펴보기로 한다.

일반적으로 상술한 바와 같이 스위칭 시스템은 제어 컴플렉스에 입력을 공급하는 감지점과 스위칭 시스템에서 제어컴플렉스가 바람직한 동작을 행하도록 하는 제어점을 포함하고 있다.

일반적으로 프로세서는 제6도와 관련지어 서술한 이중레벨 인터페이스 배치에 의해 이와 관련된 감지점과 제어점(만약 그러한 점이 특별한 프로세서에 대해 제공되어 있다면)에 도달한다고 말할 수 있다.

특히 적당한 버스 익스텐더를 거쳐 마이크로프로세서는 다수의 고 레벨 인터페이스 회로중 어느 하나에 도달할 수 있고, 이들 회로를 통해 다수의 저 레벨 인터페이스 회로(233-235)중 어느 하나에 도달할 수 있다. 이런 회로배치에 의해 관련된 마이크로프로세서는 마치 그들이 메모리의 단어인것처럼 판독 기록하기 위해 8개의 감지점 또는 8개의 제어점을 어드레스할 수 있다.

제12도는 고 레벨 인터페이스 회로에 대한 상세한 블록 다이어 그램을 도시한 것이다. 이 회로는 가능한 다수의 저차회로중 어느 한 회로를 어드레스하기 위해 관련된 마이크로 프로세서로부터 인출된 어드레스신호를 부분적으로 디코우드되고 마이크로프로세서와 저차회로 사이에 데이터 신호를 통과시킨다.

제13a-l3b도는 구를 지어진 회로소자와 제12도에서 사용된 것과 연결된 참조번호를 가진 고 레벨 인터페이스 회로의 상세한 다이어그램을 도시한 것이다. 따라서 하기 기술은 전체적인 동작을 이해하는데 사용되는 제12도와 그 동작을 수행하는 구조를 연구하는데 사용되는 제13a-l3b도 양쪽에 적용된다.

고 레벨 인터페이스회로 둘중 한 카피가 이중 마이크로프로세서 둘 중 하나로부터 입력을 받는 제6도를 다시 고려해 보면 다수의 2 : 1 멀티플렉서가 마이크로프로세서의 동작 카피로부터 신호를 선택 루우팅(routing)하기 위해 제공되어 있다는 것이 제12도, 13a도와 13b도에 도시되어 있다. 제1의 2 : 1 멀티플렉서 어드레스 선택기(501)(제12도와 13a도)는 어드레스 선택기로 작용하고, 카피 1로부터 은 해당비트뿐만아니라 카피 0으로부터 은 어드레스 비트(A1-A16)와 패리티(AP)를 입력으로 갖는다. 멀티플렉서 데이터 선택기(503)는 관련된 마이크로프로세서의 각 카피로부터 고 레벨 인터페이스까지 데이터 비트(D1-D8)와 패리티(DP)의 흐름을 제어한다. 그리고 데이터 드라이버회로(521)는 반대방향으로 데이터를 유통시키기 위한 기능을 수행한다. 제어선택기(505)를 포함하는 다른 멀티플렉서는 입력신호로 선택을 위해서 카피 0과 1로부터 온 기록/판독 제어신호를 공급한다. 구조 인에이블 신호는 회선(506)에 있는 제어선택기에 인가된다. 후술한대로 구조 인에이블 신호는 거기에 있는 적당한 디코우딩 회로가 그에 해당된 어드레스를 검출할때 고 레벨 인버페이스 내에서 발생된다. 결과적으로 제어신호는 동작 마이크로프로세서가 사실상 문제되고 있는 고 레벨 인터페이스를 어드레스 할때만 선택기(505)를 통과되도록 한다.

카피 0 및 카피 1 동작신호는 카피 선택회로(507)에 인가되고 이 회로는 어떤 시간에 오직 한 카피만이 동작하고 있음을 확인하기 위해 Exclusive OR 게이트(507a)(제13a도)를 갖고 있고, 정부 흐름을 제어하기 위해 카피 0와 카피 1 동작신호를 만든다. 카피 1 동작신호는 지금까지 설명한 멀티플렉서의 선택기 입력을 부동하기 위해 사용된다.

어드레스 패리티 체커(513)와 데이터 패리티 체커(515)는 패리티 에러를 검출하도록 각 수신된 단어를 조사하기 위해 제공되었다.

패리티 에러가 탐지된 경우 어드레스 패리티 에러(APE) 또는 데이터 패리티 에러(DPE) 신호가 발생하고, 이들은 상태 단어 데이터 래치회로(530)에 있는 APE 또는 DPE 래치를 세트시키고, 또한 ASW 엔코우더(511)가 동작카피를 위해서 모두 정상인 ASW 회선에 펄스를 발생시키게 한다.

마이크로프로세서의 동작 카피로부터 수신된 어드레스 비트는 부분적으로 고 레벨 인터페이스에서 디코우드되고 거기에서 디코우드하기 위해 더 낮은 차의 회로로 통과된다. 고차비트(A9-A16)는 그들이 프레임(Frame)인에이블 신호(506)를 발생하기 위해 더 코우드되는 고 레벨 인터페이스 어드레스 디코우더(525)에 인가된다. 어드레스 비트(A13-A1)인 고차비트는 고 레벨 인터페이스를 어드레스하기 위해 보존된 고정된 패턴(pattern)을 생각해야 되는 반면에 어드레스비트(A9-A12)는 스트랩(STP-ST12)에 의해 영향을 받은 특별한 고 레벨 인터페이스 보오드(board)용 뒷면 스트랩된 비트와 매치(match)되어야 한다. 제13a도는 중간차 비트가 비교기(525a)에서 스트랩트된 어드레스에 비교되는 반면에 고차 비트에 있는 미리 규정된 패턴이 게이팅 회로(252b)에서 탐지되는 것을 도시한 것이다.

모든 조건이 만족되었을 때 프레임 인에이블 신호가 번호 506의 선로상에 발생된 다음 CPU로부터 제어신호를 통과시키도록 하는 제어선택기(505)의 뒤에 인가된다. 중간차 어드레스 비트(A6-A8)는 저 레벨인터페이스 인에이블 디코우더(527)중의 한 디코우더에 인가되어 파일(File) 인에이블 신호(FLE1-FLE8)를 발생시켜 저 레벨장치의 각 블로을 동작시킨다. 1 : 8에러 검출기(529)중 한 검출기가 파일 인에이블신호들 중 한 신호만 어떤 주어진 시간에 동작한다는 것을 확인하기 위해 제공되어 있다. 만약 하나 이상의 파일 인에이블 신호가 동작한다면, 8에러 신호중 한 신호가 발생되어 상태 단어 데이터 래치회로(530)에 있는 8에러 래치회로중 한 래치회로의 뒤에 인가된다. 저차 비트(A1-A5)는 인버어터 (526),(528)에 의해 이중으로 인버어트되어 저차회로에 디코우드된 LA1-LA5 어드레스 신호로서 나타난다. 더우기 저레벨 인터페이스 어드레스 패리티 발생기(535)는 저차 어드레스 단어를 가진 적당한 패리티 비트를 송신한다. 인버어터(526)에 의해 인버어트된 어드레스비트(LA1-LA5)는 보수 엑세스회로(531)가 보수엑세스신호(MAC)를 공급하기 위해 디코우드되는 보수 액세서 디코우드회로(531)와, 보수 코우드에서 상태단어래치의 기록을 제어하는 상태 단어 기록회로(532)에 각각 인가된다. 요약하면 고 레벨 인터페이스 회로에 적당한 어드레스가 나타났을때 어드레스는 이 인터페이스회로를 동작시켜 8파일 인에이블 신호중 한 회로를 발생시키고 거기에 있는 특별한 회로를 어드레스 하기 위해 저차회로에 상기 파일 인에이블 신호 뿐만아니라 5비트의 어드레스 데이터를 통과시킨다.

지금까지는 고 레벨 인터페이스에서 어드레스를 살펴보았으나 이제부터는 데이터 단어와 관련된 회로를 기술하고자 한다.

데이터 선택 멀티플렉서 (503)을 통과해서 동작카피로부터 인출된 데이터 비트(D1-D8)는 판독/기록 저 레벨 인터페이스 데이터 게이트(518)에 인가된다. 상기 게이트용 제어신호는 보수가 고 레벨 인터페이스(MAC)에 도달하고 있지 않을때, 고장래치가 TRBL을 세트하지 않을때, 그리고 판독펄스가 동작할때 데이터 비트가 통과하도록 한다. 이때 데이터 비트(D1-D8)(DP)는 게이트(518)를 통과하여 저 레벨 인터페이스에서 저 레벨 데이터(LD1-LD8)(LDP)로 나타난다. 저 레벨 인터페이스 제어 게이트(519)는 고 레벨 인터페이스로부터 저차회로까지 판독(R), 기록(WR) 및 고 레벨 동작신호(HLA)를 통과시키기 위해 제공되었다. 후술한대로, 데이터는 파일 인에이블, 저차 어드레스 및 그곳을 통과한 제어비트에 따라서 수신된다.

어드레스된 저레벨 인터페이스에서 고레벨 인터페이스를 거쳐 CPU까지 데이터의 흐름을 위한 많은 통로가 제공되어 있다. 저차회로로부터 수신된 데이터 비트(LD1-LD8)는 마이크로프로세서의 동작카피로 통과시키기 위해 3 상태 데이터 버스(540)에 인가된다. 3 상태 데이터 버스(54)는 데이터 상태 단어 선택회로(543)에 의해 동작되고, 이것은 시스템이 보수 모우드(MAC)에 있을때 그리고 판독펄스(RPL)가 존재할때 3상태 데이터 버스를 동작시킨다. 이때 데이터 비트는 데이터 드라이버(521)에 인가된 입력 데이터(DIN1-DIN8)를 구성하기 위해 3 상태 버스를 통과한다. 데이터 드라이버(521)도 거기에서 데이터 드라이버 제어회로(517)로부터 인출된 입력신호가 인가되고, 다시 이들은 카피 0와 카피 1동작 신호를 수신한다. 따라서 데이터 드라이버 회로(521)에 있는 적당한 게이트는 데이터 비트가 마이크로 프로세서의 동작 카피의 (D1-D8)회선을 통과시키도록 동작할 수 있게 한다. 이런 방법으로 저차회로는 마이크로프로세서와 반대로 통신할 수 있다.

고 레벨 인터페이스 그 자체로부터 마이크로프로세서까지 데이터 유통을 위한 다른 통로가 설계되어 있다 이 경우에 상태 단어 래치회로(530)에 있는 데이터는 마이크로프로세서에서 판독된다.

이를 수행하기 위해서 데이터 상태단어 선택회로(543)는 보수 엑세스 신호(MAC)가 동작하는데 응답해서 그의 출력단을 스위치한다. 3상태 데이터 버스(540)는 동작하지 않고 상태 단어 선택회로(522)는 동작한다. 상태단어 선택회로는 어드레스 비트(A3)의 상태에 좌우되어 CPU로의 역통신을 위해 두 단어들중 한 단어를 선택한다.

동작 카피로 부터 온 기록신호가 존재할때 비트(A3)에 의해 선택된 단어는 상태단어 래치회로(530)로부터 판독되고 상태단어 선출회로(522)를 통해 상술한대로 카피를 동작시키기 위한 통신용 데이터 드라이버회로(521)에 인가된다.

결국 CPU가 레벨 인터페이스에 데이터를 기록하고, 이것은 제어 선택회로(505)를 통해 결합된 기록펄스와 결합하여 상태 단어 래치회로(530)에 직접 인가된 데이터비트(D1-D8)에 의해 수행된다.

요약하면, 동작 마이크로프로세서는 그 인터페이스에 연결된 고 레벨 인터페이스에 대해서 뿐만 아니라 저 레벨회로에 대해서도 완전한 기록/판독 제어동작을 행한다. 따라서 마이크로프로세서는 스위칭 시스템에 놓여 있는 감지점과 제어점의 구룹을 선택한 고 레벨 저 레벨 인터페이스를 통해 어드레스 될 수 있다. 데이터를 기록신호를 가진 데이터 버스와 결합하는 것은 어드레스 구룹의 제어점을 기록되게 한다.

이와 유사하게 판독신호를 만드는 것은 감지점의 어드레스된 구룹이 인터페이스 회로를 통해 데이터 버스에 나타나게 된다. 부가해서, 보수 모우드에서 프로세서는 고 레벨 인터페이스에서 상태단어 래치회로(530)를 기록, 판독할 능력을 가졌다.

이러한 설명으로 부터 래치회로가 관련된 회로의 동작에 관한 정보를 저장하기 위해 사용된다는 것을 확실히 이해됐을 것이다. 래치들에는 데이터 패리티 에러래치(DPE), 어드레스 패리티 에러래치(APE), 고 레벨 동작 래치(HLA), 고 레벨 고장 래치(TRBL), 8에러 래치중의 한 에러(1/8E), 어드레스 패리티인버어트 래치(API), 저 레벨 인터페이스 데이터 패리티 에러 래치(LDPE) 그리고 저 레벨 인터페이스 ASW 래치(LASW)가 있다. 부가해서 신호 카피 확인비트(S/CO)(S/Cl)는 상태바이트 래치회로(530)에 입력으로 작용한다. 이를 래치회로의 출력상태는 상술한대로 어드레스 비트(A3)의 제어하에 정보 판독을 위한 상태 단어 선택회로(522)에 송신하기 위한 두개의 상태단을 포함하기 위해 구룹지어졌다. 아래 테이블 1은 단어 0와 단어 1의 두 단어의 구성을 보인 것이다. 이것은 상태 단어 래치회로(230)로 부터 판독되거나 거기에 기록할 수 있다. 단어 0에 대한 판독 기록 포매트(format)와 단어 1에 대한 판독기를 포매트를 보인 것이다.

고 레벨 인터페이스 회로와 스위칭 시스템 사이의 통신의 가장 큰 부분은 하기 서술된 저 레벨 인터페이스를 통해 수행된다. 상기 저 레벨 인터페이스 회로가 감지점을 판독하고 제어점을 기록하기 위해 8감지점 또는 제어점의 구룹을 프로세서가 어드레스할 수 있도록 배치되어 있다.

그러나 어떤 경우에는 고 레벨 인터페이스와 스위칭 시스템 사이에 통신을 위해 변형된 저차회로를 제공하는 것이 더 바람직하다. 다음의 한 예는 상태 마이크로프로세서가 스위칭 시스템으로 결선을 기록하는 통신로에 관한 것으로, 저차회로는 "Telecommunicans Network Having multi-function spare Network Block"이라는 제목으로 Depping씨가 1977년 9월 16일자로 출원한 미합중국 특허원 제833,954호에 기술된 한쌍의 cpu 인터페이스 카드로 구성되어 있다. 상기 기술에서 저차회로는 고 레벨 인터페이스 회로를 통해 거기에 기록된 데이터 단어를 수신하고 이들 단어를 거기에 있는 회로의 주기에서 적당한 점이 결선메모리에 저장된 단어에 의해 표현된 결선을 기록할때까지 이들 단어를 보유한다.

고 레벨 인터페이스와 스위칭 시스템 사이의 통신을 위한 저 레벨회로의 다른 형태도 사용될 수 있는데 이러한 예로서는 콘솔 마이크로프로세서의 고 레벨 인터페이스와 콘 솔 그 자체사이에 놓여진 저 레벨회로는 특히 서브-시스템의 통신필요에 적용시킬 수 있다.

이와 비슷하게 시스템에 자기 데이프장치가 제공되어 있을때 특별한 저차회로가 데이터 베이스 마이크로프로세서에 서어비스하는 고 레벨 인터페이스와 테이프장치 사이에 데이터를 구성하고 전송하기 위해 사용될 수 있다.

저 레벨 인터페이스(Low Level Interface)

다수의 저레벨 인터페이스 회로가 여러 필요조건을 만족시키기 위해 구성된 수 있는 반면, 광범위하게 응용되는 기본장치가 저 레벨인터페이스 회로로써, 이에 관한 블록다이어그램은 제14도애 예시되어 있다. 특히 저 레벨 인터페이스 회로는 저 레벨 멀티플렉서 및 클럭회로, 마스터 클럭회로(master clock circuit), 고 레벨 클럭회로, 루프 스타트/그라운드 스타트 트렁크 회로(the 1oop start/ground start trunk circuit), 2선 및 4선식 트렁크회로, 회선회로, A/D 및 D/A 코드변환기, 토운발생기 제어회로, 2중 토운다중 주파수 수신기, 다이얼 펄스 송, 수신기 회로들과 통신하기 위해 사용된다.

저 레벨 인터페이스 회로는 스위칭 시스템의 각 파일에 분산되어 있고 각 저 레벨 인터페이스는 관련된 고 레벨 인터페이스의 리던던트 쌍중에 동작 인터페이스에 의해 도달될 수 있다는 것을 제6도로 부터 기억할 수 있을 것이다. 결과적으로 다수의 2 : 1 멀티플렉서(561)는 관련된 고 레벨 인터페이스 중의 동작인터페이스로 부터 어드레스, 데이터, 제어신호를 선택하기 위해 필요하다.

제14도는 각 카피로 부터 온 어드레스 신호가 저차 어드레스 신호(LA 1-LA 5) 및 패리티 (LAP) 뿐만아니라 파일 인에이블 신호(FIE 1-5)중의 특별한 신호를 포함하고 있음을 예시할 것이다. 8 데이터 비트플러스 패리티는 각 고 레벨 인터페이스와 LD 1-LD 8 그리고 LDP로 부터 제공된다. 선택기(561)의 상태를 제어하기 위해서 사용된 각 카피용 고 레벨 동작신호(HLA)와 저 레벨 판독 및 저레벨 기록 제어신호(LR), (LWR)는 고 레벨 인터페이스로 부터 선택기(561)에 인가된다.

선택기(561)를 통과한 선택된 어드레스 신호는 패리티용 어드레스 모니터(563)에서 검사되고, 파일 보수 디코우드 회로(565)와 파일 어드레스 및 카드 인에이블 회로(569)에서 디코우드 된다. 보수 디코우드 회로(565)는 보수 어드레스에 응답하여 동작신호를 관련된 마이크로프로세서가 상태래치회로(567)에 도달하게 하는 회선(566) 상에 놓는다. 파일 어드레스 및 카드 인에이블 회로(569)는 인입되는 파일 어드레스신호(FA 1-FA 5)를 디코우드하여 카드 인에이블 신호(CE1 -CE 32)를 발생한다.

이러한 신호들은 감지점이나 제어점의 가능한 32구룹중의 하나의 구룹을 선택적으로 어드레스 하기 위해서 사용되고, 각 구룹은 관련된 마이크로프로세서에 의해 기록 또는 판독을 위해 8비트 단어까지 제공한다.

저 레벨 인터페이스가 서어비스하기 위해 수많은 감지점과 제어점을 갖지 않을 경우 파일 어드레스는 디코우딩이 없이 직접 사용되어 그러한 점의 5구룹중 한 구룹을 선택한다. 결국 파일 어드레스 신호(FA 1-FA 5)도 파일 어드레스와 카드 인에이블 회로(569)로 부터 인출된 출력이다.

멀티플렉서(561)를 통해 선택된 제어신호는 파일 어드레스 및 카드 인에이블 회로(569)에 의해 공급되어 출력 신호 파일 판독 및 출력 신호 파일 기록(FR),(FW)들은 회로에 특히 문제가 되고 있는 감지점과 제어점에 인가된다.

고 레벨 인터페이스로부터 스위칭 시스템으로 데이터의 흐름은 파일 데이터 회선(FD 1-FD 8)상에 있는 데이터를 가진 제어점을 기록하기 위해 동작 고 레벨 인터페이스로 부터 선택기(561)를 통해 파일데이터 바이트(573)로 전송된다.

다른 방향으로의 데이터의 흐름은 파일 데이터 바이트회로(573)를 통해 저 레벨 데이터 바이트회로(575)로 흐른다. 이는 관련된 고 레벨 인터페이스 중 어느것이 동작하는 가에 따라 버스(572)(574)들중 한 버스에 데이터를 놓기 위해 선택기(561)로 부터 인출된 제어신호를 사용한다. 상태 래치회로(567)내에 있는 데이터는 고 레벨 인터페이스와 버스(572)에 있는 데이터를 판독하기 위해 저 레벨 데이터 바이트(574)에 상태래치회로(567)를 결합하는 버스(570)를 통해 다시 판독될 수 있다. 상태 래치회로(567)는 버스(564)상에 있는 데이터로 기록될 수 있다.

제15a-제15b도는 제14도의 블록 다이어그램의 특별한 실시예의 회로를 도시한 것이다. 카피 선택기(561)는 동작 고 레벨 인터페이스로 부터 제차어드레스 비트(LA(1-LA 5)를 선택하는 어드레스 선택기(581),(583)를 포함한다. 블록(583)에 있는 제어 선택기도 동작 파일인에이블(FLE), 저 레벨 판독(LR)저 레벨 기록(LWR)을 선택한다. 또한 어드레스, LAP,LDP를 선택하는 패리티 선택기(593)도 포함되어 있다. 각 카피로 부터의 고 레벨 동작신호는 Exclusive OR 게이트의 배치를 통해 인가되는테 마지막단의 Exclusive OR 게이트의 출력은 고 레벨 인터페이스 회로의 둘 다가 아니라 하나만 동작할때 HLA를 발생한다.

데이터 카피 선택기(596),(597)는 동작 고 레벨 인터페이스로 부터 8비트의 데이터를 선택한다.

먼저 어드레스신호를 살펴보면 선택기(581),(583)를 통과한 저 레벨 어드레스(LA 1-LA 5)는 파일 어드레스 신호(FA 1-FA 5)로 나타남을 볼 수 있다. 이들 신호는 문제가 되고 있는 카드에 연결된 특별한 파일 인에이블 신호(FLE)로 부터 유도된 FLE' 신호를 가진 보수 디코우더(565)에서 디코우드된다. 보수디코우드회로가 만족되었을 때 출력 AND게이트(582)는 AND게이트(584)(제15b도)와 결합된 높은 파일보수 출력신호를 만든다.

거기서 그것은 저 레벨 기록신호(LWR)와 결합하여 저 레벨 보수 신호(LWR*)를 만든다. 그 신호가 동작하고 있을때, CPU는 상태 단어 래치회로(567)에서 래치를 기록하기 위해 데이터 회선에 데이터를 놓는다.

호출처리에서 사용하기 위해 버스(562)상에 있는 파일 어드레스 신호(FA 1-FA 5)는 제14도의 카드 인에이블 회로(569)와 파일 어드레스의 부분을 형성하는 한쌍의 디코우더(585),(587)에 입력으로서 인가된다. 5개의 어드레스 비트는 거기서 감지점과 제어점의 특별한 구룹을 어드레스하기 위해서 저차스위칭 시스템 회로에 인가된 32 출력신호중 한 신호를 공급하기 위해 디코우드된다. 제어점의 한예는 가입자 회로구조에서 찾아 볼 수 있다.

여기에서 각 회로 카드는 8 전화회선을 서어비스한다. 각 전화회선에 대해서 래치가 제공되어 있고, 이 래치는 거기에 연결된 공통 링 발생기를 갖고 있고 관계된 전화회선에 호출신호의 적용을 제어한다. 회선 마이크로프로세서가 특별한 회선의 호출신호를 단속하기를 바랄때, 이것은 버스 익스텐더를 통해 필터되고 그 어드레스 버스에 있는 적당한 어드레스 신호를 결합한다. 그리고 고 레벨 인터페이스와 저 레벨 인터페이스는 카드 인에이블 신호(CE 1-CE 2)중의 한 신호를 동작시킨다. 프로세서에 의해 놓여진 어드레스에 부가해서, 그것은 그것이 어드레스하고 있는 8 제어점의 상태를 제어하기 위해 그 데이터 버스에 데이터를 놓는다.

특별한 카드 인에이블 신호의 동작은 데이터 회선을 간단한 래치로 구성되어 있는 제어점에 게이트 시킨다. 따라서 데이터 회선을 가진 래치는 세트, 리세트 능력을 가진다. 따라서 CPU는 데이터 단어에 적당한 1 또는 0 비트를 놓아 적당한 래치가 선택된 회선의 호출신호를 단속하기 위해 세트 또는 리세트된 감지점은 그것이 몇개의 할당물을 보고 있는 것처럼 프로세서에 의해 계속 주사되고 있지만 같은 방법으로 어드레스된다. 예를 들어 가입자로 카드에서 감지점은 각각의 루프 전류 검출기 또는 루프 전류 검출기의 출력에 의해 세트 또는 리세트되는 래치의 출력을 포함한다.

따라서, 감지점을 연속적으로 주사함에 의해서 프로세서는 서어비스를 위한 필요를 해석하기 위해 중요한 상태변화를 검출할 수 있다.

제15a도를 보면 어떤 경우에는 파일 어드레스 신호(FA 1-FA 5)가 감지점 또는 제어점의 5 구룹중 한 구룹을 선택하기 위해 직접 사용될 수가 있다는 것이 알수 있을 것이다.

따라서 제15a도 오른쪽 위에 도시된 파일어드레스와 카드 인에이블 회로(569)는 카드 인에이블 출력에 부가하여 출력(FA 1-FA 5)을 가진다. 감지점이 판독될 것인가 또는 제어점이 기록될 것인가를 결정하기 위해 선택기(561)를 통과한 제어신호(LR)(LWR)가 한쌍의 NOR 게이트(589)에 공급된다.

이들 게이트들은 적당한 파일 인에이블 신호의 검출에 응답하는 FLE'와 회로가 적당히 동작하고 있다는 것을 지시하는 TRBL에 의해 만족되는 NAND게이트(586)에 의해서 구동된다. 이 상태에서 판독신호(LR) 또는 기록신호(LWR)는 감지점과 제어점을 통해 데이터 회선을 케이팅시키기 위해서 저차회로를 통과한다.

데이터 회선을 살펴보면 고 레벨 인터페이스로 부터의 데이터 회선은 카피 선택기 (595),(597)를 통해 연결되어 파일 데이터 신호(FDA 1-FDA 8)로 나타난다. 보수에서 작용하기 위해, 이들 신호는 상태 래치회로(567)를 구동하는 NAND 게이트의 입력에 통과되는데, 이러한 NAND 게이트는 상술한 LWR' 신호에 의해서 구동된다.

호출처리를 위해 이들 신호는 AND 게이트(598)의 출력에서 유도된 3상태 버스 인에이블 신호(TBE)에 의해 동작되는 3상태 드라이버 약로(573)(제15b도)의 래치에 입력으로 인가된다. 제15도에 도시된 바와 같이 이 게이트는 고장 플립-플롭이 정상상태(TRBL)에 있을때, FLE'가 관련된 어드레스의 수선을 지시하는 "하이"상태일 때, 그리고 판독펄스의 시작점을 따르는 100ns(nanosecond) 동안을 제외하고 정상상태에 있는 LR가 "하이" 상태일 때 만족된다. 이후의 상태는 탐독 동작동안 3상태 드라이버를 동작하지 못하게 하여 데이터회선(FD1-FD8)이 감지점으로부터 고 레벨 인터페이스까지 데이터를 전송하기 위해 사용된다. 3상태 드라이버회로(573)가 동작될 때 이들은 카드인에이블신호(CE1-CE32)에 의해 어드레스된 감지점의 특별한 그룹을 기록하기 위해 스위칭 시스템에시 저차회로에 연결된 데이터 회선(FD1-FD8)에 고 레벨 인터페이스를 통해 CPU로부터의 데이터를 통과시킨다.

스위칭 시스템 회로로부터 프로세서까지 반대 방향으로의 데이터의 흐름은 판독 펄스(RPL)위 존재하에 흐른다. 이 프로세서는 문제되고 있는 감지점의 특별한 구룹을 도달시키기 위해 출력 . 적당한 어드레스에 놓는다. 부가해서, 이것은 저 레벨 판독(LR)처럼 저 레벨 인터페이스에서 나타나는 반복펄스를 출력한다. 이 신호는 한쌍의 인버어터(610)(611)를 지나 선택기(583)를 통해 지연선(599)의 입력단자에 인가된다. 또, LR 신호는 AND게이트(612)의 입력단자에 직접 인가된다.

지연선(599)은 프로세서에 복귀하는 것에 대해 그것을 래치시키기 전에 데이터가 안정되도록 하기 위해서 사용된다. 파일 판독(FR)을 행하는 판독 신호(LR)는 80ns와 100ns의 지연을 제공하는 지연선(599)에 인가된다. 80ns가 지연된 출력단독 신호는 데이터 래치 회로(575)의 인에이블 입력에 적용된 데이터 래치신호(D/L)를 포함한다. 따라서 데이터 래치(575)회로의 출력은 판독펄스의 시작점을 따라서 처음 80ns동안 입력회선(FD1-FD8)에 있는 신호를 따른다. 80ns에서 인에이블 신호는 떨어지고 고 레벨 인터페이스를 통해 마이크로프로세서에 통과시키기 위해 래치회로(575)에 있는 데이터를 래치시킨다.

지연선(599)으로부터 온 100ns 출력은 LR "신호를 만들기 위해서 LR 신호와 함께 AND 게이트(612)에 인가된다. 이 신호는 판독펄스의 시작점으로부터 100ns가 끝날때까지 로우가 된다. LR 신호는 판독펄스의 시작점을 따라서 100ns 기간 동안 3상태 드라이버회로(572)을 동작하지 못하도록 하기 위해서 전술한 바와 같이 AND게이트(598)의 입력단자에 인가된다. 따라서, 데이터는 스위칭 시스템회로로부터 고 레벨인터페이스에 의해 회로에 연결된 회선에 있는 데이터로부터 영향을 받지 않고 데이터 래치 회로로 인입된다.

래치회로(575)에 클럭된 데이터는 파일 데이터(FD1'-FD8')로서 출력에 나타나 거기에서 저 레벨 데이터 바이트회로(575)에서 NAND 게이트의 2구룹에 결합된다. 게이트의 가장 왼쪽 구룹은 FLE/Cl 신호에 의해 구동되어 카피 1 고 레벨 인터페이스에 FD1'-FD8를 통과시키는 반면에 오른쪽의 NAND게이트 구룹들은 FLE"/CO에 의해 구동되어 FD1'-FD8'를 카피 0고 레벨 인터페이스에 통과시킨다. FIE 신호는 게이트 회로(615)에서 만들어지고 이 회로는 파일 인에이블 신호(FLE')와 결합하여 기록신호(LR)를 디코우드한다. 그리고 카피 0이나 카피 1고 레벨 동작 신호가 적당한 출력을 만든다.

완전하게 행하기 위해서 상태 래치회로(567)의 출력은 3상태 데이터 버스(616)에 입력단자에 인가되고,이 3 상태 데이터 버스는 동작 파일 보수 F/M 신호의 존재하에 NOR게이트(617)(제15도)에 의해 만들어진 LR' 신호에 의해 동작된다는 것을 주의해야 할 것이다. AND 게이트(612)에 의해 만들어진 LR" 신호는 NOR 게이트(617)에 입력으로 인가되어 각 판독펄스에 다른 100ns의 주기동안 3상태 드라이버회로(616)을 동작하지 못하게 한다.

분산 프로세서 (Distributed Processors)

서두에 언급한 바와 같이 스위칭 교환기의 여러 기능은 호출처리 회선에 따라 분할되는데, 분할된 각 세그먼트(segment)는 분산 래치에서 해당된 마이크로프로세서에 할당된다. 이제 이에 할당된 기능을 수행하는 장치로서 그마이크로프로세서를 구성하는 메모리 장치와 각 마이크로프로세서에 주의를 돌려보자 각 마이크로프로세서의 제어장치와 스위칭 시스템에 대한 그것의 관계, 그리고 다른 마이크로프로세서들에 대한 그것의 관계를 상세히 살펴보기 전에 먼저 모든 제어장치에 적용될 수 있는 프로그램 계층에 주위를 돌려보기로 하자.

이러한 프로그램 계층은 특히 데이터 베이스 마이크로프로세서와 관련하여 후술하였다.

하기 기술은 명령메시지, 레퍼런스 코드, 이규먼트(argument)등을 참조할 것이다. 편리하게 본 명세서 끝부분에 부록으로 수록된 테이블 2와 3은 각기 마이크로프로세서의 동작을 이해하는데 유용한 참고정보를 제공한다. 테이블 2는 인터프로세서 버퍼 명령분에 사용되는 공통약어를 나열했다

테이블 3은 마이크로프로세서에 따라 분류해서 각 마이크로프로세서에 의한 입, 출력명령을 편리하게 구룹지었다.

상기 테이블에 있는 참조코드는 수신프로세서에 의해 수행되는 동작을 확인하는 정보바이트이다. 인터프로세서 버퍼의 설명을 다시 참조해 보면 참조 코드는 상태바이트에 로우드되는 마지막 명령이다. 그리고 이는 버퍼의 제어를 수신프로세서에 전송하고 서브-프로그램이 불러들여졌다는 것을 확인한다.

프로그램 계층(program Hierarchy)

제16도는 데이터 베이스 마이크로프로세서에(170)에 대한 제어컵플렘스(55)내의 모든 마이크로프로세서에 대해 전형적인 다수의 레벨 계층구조를 도식적으로 예시한 것이다. 레벨은 주 프로그램, 프로그램, 서브프로그램이다.

주 프로그램 레벨 루우틴-모든 마이크로프로세서(Main Program Level Routine-All Microprocessor)

1. 마스터 시이퀀서 (master sequencer) : 이 루우틴은 미리 규정 확립된 사이퀀서로 프로그램 레벨의 루우트를 인보오크(invoke)함에 의해 수행되는 서어비스의 시이퀀서를 결정한다. 마스터 시이퀀서는 확립된 시이퀀서로 무한히 루우프(loop)한다.

2. 타임 인터럽트 핸들러(Handler) : 10ms(millisecond) 인터럽트가 스위칭 시스템에서 인터럽트를 필요로 하는 호출처리로 제공된다. 타임 인터럽트 핸들러는 타임에 좌우되는 조건을 테스팅하기 위해 따른 루우트에 의해 참조되는 메모리에서 클럭을 유지한다.

프로그램 레벨 루우틴-모든 마이크로프로세서(Program Level Routines-All Microprocessors)

1. IPB 로우더 (loader)

선택된 IPB를 로우드하고, 그로부터 데이터를 언로우드(unload)하는 것과 관련된 프로그램은 모든 마이크로프로세서에서 일정하다.

송신 마이크로프로세서에서 로우딩은 IPB큐가 다른 서브-프로그램에 의해 로우드된 후에 프로그램에 의해 수행된다. 송신 프로세서 이 로우딩은 프로세서 메모리내에 있는 64바이트 큐 영역의 한 부분으로부터 16바이트 IPB까지 데이터를 이동시키는 프로그램에 의해 행해진다. 64바이트 내부 큐는 호출처리 논리서브-프로그램과 IPB 사이에 있는 통신 버퍼다. 상기 큐는 다음과 같은 것에 바람직하다.

1. IPB가 수신 프로세서에 의해(최후의 IPB 통신으로부터)언로우드된 기간동안 나가는 명령을 위한 유지영역을 제공하는 것.

2. 16바이트 보다 상당히 더 작은 많은 명령을 한 개의 IPB 통신으로 구체화하여, IPB의 더 효과적인 사용을 하는것.

3. 순간적으로 16바이트 IPB를 오버로우드(overload)할 수 있는 동작서지(surge)를 조정하는 것-

마이크로프로세서에서 선택된 서브-프로그램이 명령 메시지를 만듬에 따라 적당한 IPB후에 똑같은 것이 로우드된다. 버퍼로우드 프로그램은 프로세서 주 프로그램에 의해 주기적으로 동작한다. 버퍼 드라이버는 송신되기를 기다리고 있는 메시지를 위해 큐를 테스트하고 만약 어떤 것이 있다면 그것은 모두 제로(0)(버퍼가 사용될 수 있는 상태)에 대해서 IPB의 바이트 #1을 테스트할 것이다. 만약 버퍼가 사용될 수 있다면 드라이버는 그것에 가능한한 많은 메시지를 로우드할 것이다.

다음의 연속된 메모리 위치에서 버퍼의 모든 16바이트가 사용되지 않았다면)눌을 가지고 그들을 따를것이다. 그리고 마지막에 준비상태를 보이기 위해서 바이트 #1을 로우드 한다.

2. IPB 명령해석기 (IPB command Ana1yzer)

수신 마이크로프로세서에서 명령해석기 프로그램은 IPB를 보고 IPB가 로우드되어 있는지를 결정한다. 만약그렇다면 제1명령(IPB의 바이트 #1에 있는)을 해석하고, 서브-프로그램, 즉 기능모듈로 점프(jump)하고 특별한 명령을 취급한다. 이것은 제16도에 데이터 베이스 마이크로프로그램 구조에 대해서 도시되어 있다. 이 챠트는 명령 해석기 프로그램을 수행하는데 있어서 IPB의 바이트 #1에 있는 참조 코드(74), 정상 다이얼된 번호가 판독되고, 정상 다이얼된 명령 취급기 서브 프로그램에 인보오크되었다는 것을 나타낸다.

명령이 서어비스된 후에 제어는 IPB에 있는 다음 명령의 해석을 위해 명령해석기 프로그램에 복귀한다. 서어비스될 필요가 있는 모든 나머지 명령들은 이런 방법으로 서어비스된다.

수신 프로세서에 있는 주프로그램은 넌-제로(non-zero)(준비된 상태)에 대해서 각각 인입되는 IPB를 테스트하는 명령해석기 프로그램을 주기적으로 호출한다. 준비된 버퍼가 검출되었을때 이 해석기는 그것의 완전성을 확인하기 위해 명령 바이트를 다시 판독한다. 이 바이트가 모두 제로(정지, 명령없음)에 대해서 테스트됐고, 만약 모두 제로를 보인다고 테스트되면 해석기는 주 프로그램으로 복귀한다. 유효한 명령바이트는 적당한 명령 취급 서브-프로그램 호출하기 위해 사용된다. 상기 서브-프로그램은(만약 어떤것이 있다면) 명령 바이트를 따르는 그 데이터를 판독하고 필요한 기능을 수행하고 그리고 만약 또 어떤것이 있다면 다음 명령에 메모리포인터를 가진 해석기로 복귀한다. 해석기는 다음 명령 바이트의 위치가 여전히 IPB내에 있다는 것을 검사하고 만약 있다면 그 명령을 다시 판독한다. 이 처지는 명령 메시지가 IPB에서 소멸될 때까지 계속하고 주 프로그램으로 복귀한다.

다른 프로그램 레벨과 서브-프로그램 레벨 루우틴-각각의 마이크로프로세서(Other Program Level and Sub-Program Routines Individual Microprocessors) 회선마이크로프로세서 (Line Microprocessor)

1. 동작(operations) : 회선 마이크로프로세서(140)는 가입자 회로로부터 오는 모든 제어신호가 통과하는 회로의 서어비스 단자로 작용한다. 스위칭 시스템에 있는 각 회선에 대해 1비트의 감지점과 1비트의 제어점이 회선마이크로프로세서(140)에 사용되었다. 이것으로부터는 LMP(140)는 특별한 가입자 회로의 "온-훅크" "오프-혹크"상태를 결정하고, 중요한 송신기 인터프로세서 버퍼(141a)와 수신 IPB버퍼(141b)를 통해 상태 프로세서(130)에 이것을 보고한다. 탐지될 수 있는 중요한 회선변환이란 연결되지 않은 새로운"오프-혹크"(온 혹크가 지속됨), 플래쉬 제어는 각 회선에 호출신호를 단속하는 것이며, 다이얼 펄스의 해석은 특별히 회선프로세서(130)의 업무가 아니다.

회선 프로세서(140)는 회선동작을 상태 프로세서(130)에만 보고하고, 상태 프로세서(130)로부터만 제어정보를 수신한다. 송신된 모든 정보에 대해서 회설 프로세서(140)는 적절한 회선장치 어드레스(하드워의 위치)를 그것의 회로 슬로트(slot)번호로 변환시킨다.

이와 같이 상태 프로세서(130)로부터 수신된 모든 정보에 대해 회선프로세서(140)는 회로 슬로드번호를 장치 어드레스로 변환시킨다.

2. 회선감지와 제어점(Line sense and control points)

스위칭 스템에 있는 모든 가입자 회로에 대해 하나의 감지점과 하나의 제어점이 있다. 이 감지점과 제어점은 8비트 바이트에서 한번에 8개씩 판독하고 기록한다. 한 블록의 메모리 어드레스는 이러한 목적을 가졌다. 이러한 메모리테이블블록은 아래 제1-A도에 도시한 것처럼 디스플레이스멘트 어드레스에 부가된 8개의 원하는 블록의 장치 어드레스를 사용하며 도달된다.

회선제어와 감지 바이트의 어드레싱

테이블 제1-A도

8회선의 블록 LH의 어드레싱은 계산된 어드레스로부터 판독된대로 바이트의 조작에 의해서 행해진다.

특별한 가입자회로에 해당하는 감지비트의 상태는 이 루프의 D. C.상태를 반영하고 이 회선이 "오프훅크" 일때 "1"일 것이다.

회선 잡음과 접촉진동을 필터하기 위해 감지점에서 "더블"룩(double look)"이 수행된다.

제어 비트의 상태는 가입자회로의 호출신호 상태를 결정한다. 제어점에 기록된 순간적 인 "1"은 온 회선의 호출신호를 일으키고 "0"은 호출신호를 중지시킨다. 각 회선의 감지비트와 제어비트는 동일한 어드레스에 자리잡고 있고 그들에 도달하기 위해 사용되는 판독(감지를 위해서)과 기록(제어를 위해서)명령문에 의해서 구별된다. 바이트내의 감지와 제어의 데이터 비트의 구성은 아래 테이블 제1-B도에 도시되어 있다.

회선 감지, 제어 바이트에서의 데이터 포메트

테이블 제1-B도

3. 감쇠기 제어점 (Attenuator Control points)

각 가입자 회로는 회선으로부터 회로로가는 음성로에 관련된 변화 감쇠기를 가졌다. 이 감쇠기는 각 호출의 최초의 위상 동안에 8레벨중 한 레벨에 세트되어야 한다. 이 레벨은 상태 프로세서(130)에 의해 결정되고 회선 프로세서(140)에 전송된다.

회선 프로세서(140)는 관련된 회선파일에서 비 존재 회선 카드(예 : 카드 15)의 어드레스에 2개의 제어바이트를 기록함에 의해 변환감쇠기를 제어한다.

4. 버퍼통신(Buffer Communications)

회선 프로세서(140)는 오직 상태 프로세서(130)만 통신한다. 이는 테이블 3에서 언급한 명령과 포메트를 사용하여 인터프로세서 버퍼를 통해 행해진다.

다른 프로그램 레벨 루우틴(Oher program level Routines)

1. 주사 프로그램(sctan program) : 주사 프로그램은 각 가입자 회로의 "온-훅크"와 "오프-훅크" 상태를 조정하고, 이 회선의 상태를 변환시키고, 관련되어 나가는 IPB명령을 준비한다.

서브-프그램 레벨 루우틴(sub-program Level Routines)

1. 링 제어(ring control) : 특별한 회선으로 부터 링 전류를 인가 또는 제거 됐다하도록 함(그러나 2초-온, 4초-오프의 링 단속은 제공하지 않는다).

2. 명령핸들러(Command handler) : LMP(140)에 의해 수신된 각 IPB명령은 명령 핸들러 서브-프로그램을 수행되도록 하여 명령에 의해 지시된 상태를 세트시킨다.

3. NSN-EA 번역기(NSN-EA translator) : 회로망슬로트 번호를 장치 어드레스로 변환시킨다.

4. NEA-NSN번역기 : 장치 어드레스를 회로망슬로트 번호로 변환시킨다.

5. 감쇠기제어 : (Attenuator Control) : 특별한 감쇠선택 데이터를 가진 감지점을 구동한다.

레지스터 마이크로프로세(Register Microprocessor)

동작 :

레지스터 마이크로프로세서(RMP)(150)는 스위칭 시스템을 모든 다이얼된 번호를 송, 수신한다. 다이얼된 번호는 DC신호로부터 직접 펄스열을 만들거나, DTMF수신기에 의해 제공된 4비트 병렬 2진수로 표현된다. 입력 포메트에 관계없이, 레지스터프로세서(150)는 적당한 마이크로프로세서에 4비트 코드로 저장된 일련의 디지트로서 다이얼된 번호를 출력한다.

레지스터 프로세서(150)는 상태프로세서130)로 부터 2가지의 기본적인 호출처리 명령(즉, "디지트를 수신하라"와 "디지트를 송신하라"을 수신한다. 또는 레지스터베이스 프로세서(170)으로부터 하나의 기본적인 형태의 명령을 수신받는다)즉 "n디지트를 수신하라"다) 레지스터(150)는 DC신호를 가진 감지정보와 레지스터의 다이얼 송, 수신 장치로 부터 DTMF디지트를 수신하고 펄스신호를 가진 제어정보 다이얼 송, 수신 장치에 DTMF디지트를 송신한다.

64다이얼 송, 수신 장치까지 장비될 수 있고, 각각은 그것이 회로(52)에 의해 연결된 한 회로에 다이얼링을 유지한다. 다이얼된 번호가 완전히 끝나면, 레지스터 프로세서(150)는 다이얼된 번호를 가진 완전한 명령을 데이터베이스 프로세서(170)에 송신하지만 어떤 예에서는 상태프로세서(130)에 송신한다. 레지스터프로세서(150)는 토운을 선택하는 수신기에 제어비트를 송신하고, 시작부분과 끝부분에 보내진 대로 9번째 비트를 세트, 리세트하고 수신기로부터 온 어떤 감지점을 리세트한다.

레지스터 감지점과 제어점 :

각 송, 수신 장치에 대해 8개의 감지점과 제어점이 있다. 감지점은 송, 수신 포매트 마다 한 바이트씩을올 판독하고 제어점은 한 바이트를 기록한다. 각 프로세서에 대해 감지바이트와 제어바이트는 동일 어드레스에 위치하고 이들에 도달하기 위해 사용된 판독)감지를 위해)과 기록(제어를 위해 명령에 의해서만 구별된다. 레지스터 감지, 제어점에 대해 보존된될 64메리 어드레스가 있고, 각각은 그 장치 어드레스를 사용하여 어드레스된다.

각 송, 수신 장치에 대해 8개의 감지점과 8개의 제어점이 있다. 이들 감지점은 송, 수신 포매트 마다 한 바이트를 판독하고, 제어점은 한 바이트를 기록한다. 각 레지스터에 대해 감지, 제어 바이트는 동일 어드레스에 위치하고 이들에 도달하기 위해 사용되는 판독명령(감지를 위해)과 기록명령(제어를 위해)에 의해서만 구별된다. 레지스터의 감지, 제어점에 대해 보존된 64메모리 어드레스가 있고, 이들 각각은 테이블 제2도에 보인 바와 같이 이 장치 어드레스를 사용하여 도달된다. 감지점과 제어점에서 데어터의 포매트는 하기 테이블 제3에 도시되었다.

테이블 제 3도

감지 바이트의 가장 왼쪽(준비된)비트는 4개의 가장 오른쪽(DTMF 디지트)비트에 유효한 데이터가 존재할때 "1"에 세트된다. 이 비트는 오직 제어비트로서 수신기에 같은 위치에 다시 "1"을 기록함에 의해서만 리세트될 수 있다. 이런 제어는 중간이 준비되어 리세트되도록 하여 데이터가 잘못하여 2번 판독되지 않는다. 4개의 가장 오른쪽 감지비트는 수신기의 DTMF부에 의해 수신되는 디지트(2진 형태로)를 포함한다.

왼쪽 감지 비트로 부터 2번째는 수신기가 회로를 통해 듣는 회선이나 트렁크의 DC상태를 나타낸다. 이 비트는 장치가 "온-훅크"상태가 될때 "1"로 세트되고 같은 위치에 제어 비트로 수신기에 기록된"1"에 의해서 리세트될때까지 "1'로 남아있어 간단한 다이얼 펄스 카운터가 된다.

왼쪽 감지 비트로 부터 3번째는 수신기가 들고있는 회선이나 트렁크의 순간 DC상태를 표시한다. 이 비트는 "오프-훅크"조건을 나타내는 "1"을 가진 회선이나 트렁크의 "오프-훅크"조건에 "온-훅크"조건이 따른다. 그리 고이는 디지트 주기의 말단, 인-레지스터 플래쉬, 결선 단락을 검출하기 위해 사용된다.

제어 바이트는 레지스터 프로세서(50)가 DC신호와 토운의 응용을 수행하도록 한다. 왼쪽 비트로부터 3번째는 회로(21)를 통해 DC신호를 제어한다. 이점에 "1"을 기록하는 것은 "오프-훅크" 조건이 특별한 송, 수신기에 의해 회로(21)쪽으로 지지되도록 한다. "오프-"훅크지시는 "0"이 같은 비트에 기록될때까지 유지된다. 그리고 이것의 역동작도 성립한다.

가장 오른쪽 비트는 송, 수신기로부터 회로로 송신된 프로그래스 토운을 선택한다. 송신되어졌을때 이 비트는 래치되고, 토운은 다른 토운이나 침묵이 선택될때까지 송신될 것이다.

버퍼통신 :

레지스터 프로세서는 테이블 3에 간단히 서술한 명령을 사용하여, 상태 프로세서(130), IPB를 통한 데이터 베이스 프로세서(170)를 통해 통신한다.

다음 프로그램 레벨 루우틴(other program Level Routine)

1. 주사프로그램(Sran program) : 주사프로그램은 각 레지스터의 감지 바이트를 감시하고 감지 바이트의 상태와 레지스터의 올바른 상태에 의해 결정된 대로 적당한 상태 논리프로그램에 제어를 통과시킨다.

2. 아웃 펄스 드라이버 (outpuls Drivers)

루우틴은 레지스터 아웃 펄싱(outpulsing)기능을 제공하기 위해서 선택되고 스태거(stagger)된 10ms 인터럽트에서 3과정에 인보오크된다.

이들 3루우틴은 아웃 펄싱을 준비하고, 아웃 펄싱을 세트시키고, 아웃 펄싱을 리세트한다.

서브-프로그램 레벨루우틴(Sub-program level Routines)

1. 감지점 상태 논리 : 다수의 서브 프로그램이 개별적인 상태와 일어나는 감지점의 조건에 대해 적당한 작용을 제공한다. 각각은 새로운 상태를 세트하고, 세트되어 인출되는 IPB명령을 준비한다.

2. 지연시간 상태 논리 : 다수의 서브-프로그램은 어떤 상태의 어떤 지연된 시간 주기 동안에 적당한 작용을 제공한다. 각각의 서브-프로그램은 새로운 상태를 세트하고, 세트된대로 IPB명령을 발한다.

3. 명령 핸들러 : RMP(150)에 의해 수신된 각 IPB명령은 명령핸들러 서브-프로그램이 수행되도록 하여 이 명령에 의해서 할당된 상태를 세트시킨다.

트렁크마이크로프로세서 (Trunk Microprocessor)

동작 :

트렁크 마이크로프로세서(160)는 스위칭 시스템에서 최초의 서어비스 단자로 작용한다. 그리고 이 단자를 통해 모든 트렁크 감지 및 제어단자는 트렁크 회로로 통과한다. TMP(160)는 트렁크에서 어떤 중요한 상태변화를 탐지해서 동일하게 만들고 트렁크의 형에 관계없이 일정한 포매트로 상태 프로세서(130)에 그 변화를 보고한다. 인입되는 다이얼 펄스의 해석과 안출되는 다이얼 펄스의 수신은 트렁크 프로세서(160)의 업무가 아니다.

트렁크 프로세서(160)는 4개의 상태 감지점을 수신하고 4개의 제어점을 각 트렁크에 전송한다. 감지점과 제어점의 중요성은 트렁크 형태에 따라 변화하여 이 점을 사용하는 과정도 변화할 것이다. 각 트렁크를 올바르계 진행시키기 위해서 트렁크 프로세서(160)는 각 트렁크 형태를 올바르계 확인하기 위해서 충분한 정보를 가진 단축될 동급의 서어비스 테이블을 유지한다. 이런 등급의 서어비스 테이블은 데이터 베이스 프로세서(170)에 의해 지켜지는 일당 등급의 서어비스 정보로 부터 유도된다.

TMP(160)에 의해 인정되고, 번역되어야할 조건은 인입되는 트렁크 점유, 트렁크 결선단락, 정지-허다이얼 원격 부분응답, 트렁크 플래쉬 등이다. 수행되어야할 제어는 인출되는 트렁크점유, 결선단락, 응답관리, 외부 다이얼링허락, 세트 감쇠, 인정 부시플래쉬, 허가 외부 플래쉬등이다. 시스템의 나머지부분으로부터 오는 제어정보는 상태 프로세서(130)로 부터 수신된다. 이런 명령에서 트렁크는 트렁크장치번호(하드웨어위치)로 번역되어져야 하는 회로 슬로트수에 의해 확인된다.

똑같이 트렁크 프로세서(160)는 상태프로세서(130)를 위한 명령 메시지를 준비할때는 역번역을 행해야 한다.

트렁크 감지점과 제어점 :

시스템에 있는 모든 트렁크에 대해서 4개의 감지점과 4개의 제어 점이 있다. 이들은 8비트 바이트에서 한번에 판독하고 기록하는 2개의 트렁크이다. 메모리 어드레스는 이런 목적으로 보존되고 제3도에 보인 바와 같이 별개의 트렁크의 장치 어드레스를 사용하여 도달된다.

"더블 룩" 또는 등가기슬은 접촉 진동으로부터 오는 잡음을 필터하끼 위해서 감지점을 판독할때 사용되어야 한다.

별개의 트렁크의 4개의 감지점과 4개의 제어점은 같은 어드레스에 자리잡고 있고 이들에 도달하기 위해 사용되는(감지를 위한)판독명령 또는 (제어를 위한) 기록 명령에 의해서만 구별된다. 바이트내에 있는 감지와 제어 데이터 비트의 포매트는 테이블 제4-A도에 도시되었다.

감지 및 제어 바이트의 어드레싱

테이블 제4-A도

테이블 제4-A도에 대한 노트 :

1. 각 어드레스는 2트렁크에 대한 점에 도달한다.

2. 각 물리적 트렁크 카드는 4트렁크를 포함한다.

3. 일정한 어드레싱을 얻기위해 각 카드는 2매의 서브-카드이고, 각 파일은 24서브-카드다.

트렁크 감지 및 제어 바이트에서의 데이터 포매트

테이블 제4-B도

감지점과 제어점의 중요성은 트렁크의 형태에 따라 변화한다.

트렁크 프로세서(60)는 각 장치 어드레스에 연결된 트렁크 헝태에 대한 지식을 사용한다. 그리고 그에 의해서 감지점과 제어점을 적당히 인터럽트한다.

감쇠기 제어점 :

각 트렁크는 트렁크에서 회로망으로 인입되는 음성로에서 관련 변환 감쇠기를 가졌다. 이 감쇠기는 각 호출의 처음 주기동안 8레벨중 한 레벨에 세트되어야 한다. 이 레벨은 상태프로세서(130)에 의해 결정되고, 트렁크 프로세서(160)에 전송된다. 다시 이 트렁크 프로세서(160)는 두 제어 바이트를 감쇠기 제어에 기록함에 의해 가변 감쇠기를 제어한다.

버퍼통신 :

트렁크 프로세서(160)는 오직 상태 프로세서(130)만을 통신하고 이것은 테이블 3에서 간단히 설명한 명령과 포매트를 사용하는 인터프로세서 버퍼(IPB)를 통해 행해진다.

다른 프로그램 레벨 루우틴(Other program level Routines)

1. 주사 프로그램 : 주사 프로그램은 중요한 변화에 대해 각 트렁크의 감지점을 조정하고 변화가 검출되었을 때 적당한 트렁크 논리 서브 프로그램에 감시한다.

서브-프로그램 (레벨 루우틴(Sub-program level Routines)

1. 트렁크 논리 서브-프로그램 : 트렁크 프로세서 (60)이 취급하는 각 트렁크 형태에 대해서 하나의 트렁크 논리 서브-프로그램이 있다. 각 서브-프로그램은 트렁크의 상태를 적당히 수정하고 관련된 나가는 IPB 명령을 준비한다.

2. 명령 핸들러 : TMP(60)에 의해 수신된 각 IPB명령은 명령 핸들러 서브-프로그램이 수행되도록 하여 명령에 의해 지적된 조건을 세트한다.

3. 지연 큐 핸들러 : 지연 큐 핸들러는 트렁크 점유와 배출을 위해서 여러 프로토콜(protocol) 동안 일어나는 수많은 사건을 일정하게 취급하기 위해 설계된 편리한 루우틴이다.

4. 감쇠기 제어 : 특별한 감쇠 선택 데이터를 가진 감지점을 드라이브 한다.

5. NSN-EA 번역기 : 회로망 슬로트 번호를 장치 어드레스로 변환한다.

6. EA-NSN 번역기 : 장치 어드레스를 회로망 슬로트 번호로 변환한다.

상태 마이크로프로세서(state microprocessor) 동작 :

상태 마이크로프로세서(SMP)(130)는 스위칭 시스템에서 다수의 호출처리를 조정한다. SMP(130)는 호출상태, 부분상태 다음에 허락된 상태, 레지스터 할당등에 관한 모든 결정을 한다. 스위칭회로를 가진 인터페이스를 통해 SMP(130)는 회선 트렁크, 레지스터, 부속장치, 토운소오스 사이의 모든 결선을 제어한다.

상태 프로세서(130)는 여러 명령 메시지를 송, 수신하는 인터프로세서 버퍼(IPB)를 통해 스위칭 시스템이 있는 모든 다른 프로세서들과 양방향 통신을 유지한다.

상태 프로세서(130)는 단순히 그것이 수신하는 명령에 의해서만 구동된다. 즉, 감지점 입력이 없다. 대부분의 명령은 진행되고 있는 특별한 호출과, 포함된 부분의 상태와 등급의 할당에 관계가 있다. 처리는 다른 마이크로프로세서에 대한 하나 이상의 명령이나 회로(52)에 대한 결선 명령으로 결과된다.

상태 감지 및 제어점 :

상태 프로세서(130)는 호출 처리 감지점을 갖지 않았다. 이것의 동작을 모든 자극은 인터프로세서 버퍼를 통해 수신된다.

상태 프로세서(30)는 상태 프로세서 (130)의 메모리 위치로 어드레스 된 16바이트를 통해 회로(52)를 제어한다. 송화부와 수화부의 것으로 2개의 12비트 회로 슬로트 번호(NSN)는 결선되는 4개의 회로 블록중 한 블록에 해당하는 4개의 바이트 버퍼중의 하나에 전송된다.

각 회로 블록은 DH125ns마다 그것의 4바이트를 판독할 것이다. 그 바이트와 관련된 "회로수행" 플래그가 없다. 그러므로 상태 프로세서 130은 DH125ms보다 더 자주 기록하지 않는다. 상태 프로세서 (130)는 항상 고차바이트를 기록하고, 이는 회로 블록에 대해 "데이터 준비"를 세트시킨다.

버퍼 통신 :

상태 프로세서는 테이블 3에 간단히 설명한 명령을 사용하여 표준 인터프로세서 버퍼를 가져 모든 다른프로세서와 통신한다.

다른 프로그램 레벨과정(Other program level Rout ines)

1. 비지/아이들 업데이트(busy/id1e update) : 비지 아이들 업데이트 프로그램은 주기적으로 업데이팅 데이터(updating date)를 데이터 베이스 프로세서(170)에 전송하여 이것은 회선, 트렁크, 마이크로프로세서(190)의 비지 아이들 상태의 현 상황을 유지한다.

2. 짧은 동작 큐 서어비싱(short action queue servicing) : 짧은 동작 큐 서어비스 프로그램은 다른 프로그램과 서브프로그램에 의해 큐에 놓여있는 시간조건의 사건의 시작을 주사한다. 만약 어떤 사건의 조건시간이 짧은 동작 큐를 끝낸다면, 서어비스 과정은 이 사건이 일어나게 한다.

3. 캠프-온-큐 서어비싱(camp-on-queue servicing) : 큐 서어비싱 프로그램에 있는 캠프는 양부분이 통화되지 알고 있을 때 한열의 호출 기다림이 만들어지는가를 찾는다.

4. 레지스터의 할당(register allocation) : 이는 사용할 수 있는 레지스터를 할당하고 아무것도 사용할 수 없을 때 레지스터를 기다리고 있는 일련의 부분을 서어비스하기 위해 고안된 과정이다.

5. 타임 오디트(time audit) : 타임 오디트 프로그램은 주기적으로 만약 그 시간이 미리 정해진 극한치를 지나면 각 회선, 트렁크, 레지스터가 그의 현상태에 있고, 적당한 동작을 한다는 것을 조사한다.

6. 상태 오디트(state audit) : 상태 오디트 프로그램은 서로 이야기하고 있는 부분들 사이와 시스템에 있는 레지스터, 트렁크 그리고 각국의 레퍼런스메모리 그리고 그 상태의 주기적인 일치의 검사를 수행한다.

서브-프로그램 레벨 루우틴(sub-program level routines) :

1. 명령논리(command logic) : SMP(130)에 의해 수신된 각 IPB명령은 특별한 명령 핸들러 서브-프로그램이 인보오크되게 한다. 각 명령 핸들러는 포함된 부분의 상태에 따라서 들어오는 명령에 의해서 요구되는 동작을 허락하고, 부정하기 위한 논리 장치를 포함한다.

2. 상태 드라이버(state driver) : 상태 드라이버 서브-프로그램은 한 상태로 부터 다른 상태로 한 부분을 변화시키기 위해 필요한 모든 동작을 수행한다. 상태의 변화, 그 부분이 누구에게 이야기하고 있는가를 지시하는 레퍼런스 메모리의 변환, 회로 제어메모리(결선 I )의 변환, 적합한 IPH 명령의 유출을 포함한다.

3. 장치 사용 모니터 : (device usage monitor) : 시스템에 대해 회선, 트렁크, 레지스터, 콘솔등으로 부터 사용 데이터의 수(사용횟수)를 모은다.

4. 트래픽 리코우딩(traffic recording) : 완전한 호출정보(체크와 차아지-백 기능을 위해 다이얼된 특별한 번호를 조정한다)를 재구성하기 위해 필요한 모든 중요한 사건을 출력 데이터를 제공한다.

콘솔 마이크로프로세서 (Console Microprocessor) : 동작

콘솔 마이크로프로세서 CMP(150)는 부수적인 콘솔 활동과 관련된 모든 호출 처리 기능을 수행한다.

이는 조건들이 결선, 결선의 확인, 콘솔 호출상태의 보수, 호출 캠프-온 피쳐장치, 피쳐장치를 유지하는 호출 및 타임 오디트를 허락하는 것이 옳은가 어떤가를 확인하는 활동에서 상태 프로세서 SMP(130)에 의해 정상적으로 수행되는 제어 레벨을 가정하는 것이 포함되어 있다.

콘솔 마이크로프로세서(180)는 SMP(150), DMP(170), 주요한 기능으로 비지 램프 필드(busy lamp field)프로세서(BMP)(100)을 가진 IPB(S)를 통해 양방향 통신을 유지한다. 주요한 정보의 상호교환은 SMP(130)에 결선 명령이고 이 SMP(130)에 응답해서 명령을 확인하거나 확인하지 않는다.

콘솔 프로세서(180)는 수신된 IPB 명령(새로운 호출과 결선을 나타냄)과 부수적인 콘솔에서 선택 버튼활동(호출이 어떻게 취급되는가에 관한 사람에게 흥미를 끄는 방향을 나타냄)의 결합에 의해서 구동된다.

부수적인 콘솔을 매 콘솔마다 단 하나의 입력단자를 봄에 의해서 선택 버튼 활동을 위해 CMP(180)에 의해 주사된다. 버튼 선택인 이 단자에거 8비트 코드에 의해 표현되고 부수적인 콘솔에서, 특별한 코드가 푸쉬버튼(push-button)을 나타내기 위해서 사용된다. 이와 마찬가지로 부수적인 콘솔에 있는 램프는 매콘솔마다 단 하나의 출력단자에 의해 제어된다. 각 램프의 연속적인 또는 순간적인 표시를 위한 필요에서/결합된 부수적인 콘솔에 있는 수많은 램프는 어떤 특별한 램프를 적당히 조명하기 위해서 2바이트가 전송될 필요가 있다.

CMP 180은 여러 커스트머 구룹(customer group)에 대한 호출을 취급한다. CMP(180)에 의해 수행되는 모든 업무는 적당한 커스트머 그룹내에 있는 호출을 할당하고 조작하기 위해 제공되어야만 한다.

콘솔 감지 및 제어점 :

개별적이고 부수적인 콘솔 입력 및 출력단자는 각각 감지점과 제어점으로 작용한다. 각각의 부수적인 콘솔의 입력과 출력단자는 특별한 쌍의 인접 메모리 어드레서에 의해 도달된다. 제 1메모리 어드레스는 송,수신될 단자의 준비를 결정하기 위해 사용되는 상태 바이트다. 제2메모리 어드레스는 실제적인 데이터 바이트를 송, 수신하기 위해 사용된다. 미리 정해진 코드 바이트가 각 단자에 기록되고 부수적인 콘솔과 통신하기 위해 각 단자로부터 판독된다.

버퍼통신 :

콘솔 프로세서(180)는 테이블 3에서 간단히 설명한 명령을 사용하여 인터프로세서 버퍼를 통해 SMP(130), DMP(170), BMP(190)와 통신한다.

다른 프로그램 레벨 루우틴(other program level routine)

1. 판독 키(read keys) : 판독 키 프로그램은 모든 입력 단자를 주사하고, 부수적인 콘솔로 부터 그단에 새로운 버튼이 눌러졌을 때 제어를 적당한 서브-프로그램으로 통과시킨다.

2. 지정 호출(Assing call) : 지정 호출 프로그램은 부수적인 큐를 보고, 만약 어떤 기다리고 있는 호출이 있다면, 그들에 적당한 커스트머 구룹의 가장 오래 통화되지 않았던 것을 지정한다.

3. 타임 오디트 : 타임 오디트 프로그램은 주기적으로 모든 콘솔 호출상태를 조사하여 만약 특별한 상태의 허락된 시간이 지나면 적당한 동작을 한다.

4. 기록 콘솔 램프(Write Console Lamps) : 기록 콘솔램프 프로그램은 출력단을 지나 제어정보를 내부에 유지된 큐에서 온 적당한 부수적인 콘솔에 전송한다.

서브-프로그램 레벨 루우틴(Sub-Program Level Routines)

1. 키 모듈(key modules) : 수 많은 개별적인 키 모듈 서브-프로그램은 각각의 특별한 키를 누름에 대해 그리고 일어나는 상태 조건에 대해 수행되어야 할 논리회로를 제공한다.

2. 제어 테이블 드라이버(Control Table Driver) : 제어 테이블 서브-프로그램은 키 모듈 서브-프로그램을 제어 테이블로 언급된 테이블 형태로 표현된 대부분의 작업을 허락함에 의해 유지한다. 제어 테이블은 입력될 다음 상태로 보내질 IPB명령, 불이켜질 램프를 지적한다.

3. 명령 핸들러 : CMP(180)에 의해 수신된 각 명령은 명령 핸들러 서브-프로그램이 수행되도록 한다. 따라서 명령에 의해 지적된 상태를 세트시킨다.

비지 램프 필드 마이크로프로세서(Busy Lamp Field Microprocessor)

동 작:

비지 램프 필드 마이크로프로세서(BMP 190)는 하나 이상의 임의의 비지 램프 필드/디렉트 국-선택 콘솔(busy-lamp-Field/direct-station-select con solo) (이 후에는 BLF 콘솔로 씀)을 위한 입력과 출력정보 핸들러로 동작한다. BMP 190은 특별한 수백개 구를 국의 상태표시를 위해 BLF 콘솔로부터의 요구에 대한 표시 데이터를 제공한다. BMP 190은 또한 BLF 콘솔에 위치된 특별한 국 램프에 도달된 선택 푸쉬버튼의 선택적 압축을 통해 동작자에 의해 만들어진 연결 요구를 검출한다.

BMP(190)는 바람직하다면 모든 국의 비지/아이들 상태와 트렁크를 관련된 기억 저장장치에 유지한다. BMP(190)는 BLF 콘솔로부터의 요구를 위한 준비 가운데 예를 들어 400/499 그리고 1700/1999와 같은 수백구룹에 의한 비지/아이들 정보로 유기적인 형태를 갖춘다. (190)는 카스트머 그룹을 수용하고 분할하여야 한다. BMP(190)는 비지/아이들 정보를 제공하기 위해 SMP(130)에 연결된 하나의 IPB(193)와 요구된 명령 번호들 DN(S)를 제공하기 위해 CMP(180)에 연결된 IPB(191)를 갖는다.

비지 램프 필드 감지점 및 제어점 :

개개의 BLF 콘솔 입, 출력 단자들은 각각 감지 및 제어점들로서 동작한다. 각각의 BLF 콘솔로 입, 출력 단자는 특별한 쌍의 이웃 기억 어드레스에 의해 도달된다. 제1기억 어드레스는 송·수신하기 위한 단자의 준비를 결정하기 위해 사용된 상태 바이트를 내포한다. 제2기억 어드레스는 실제의 데이터 바이트를 송ㆍ수신하기 위해 사용된다. 미리 결정된 코드 바아트들은 상응하는 BLF 콘솔과 통신하기 위해 각 단자에 기록되고 각 단자로부터 판독된다.

버퍼통신 :

BMP(190)는 SMP(130)으로부터 IPB(193)를 통해 단일호출처리 명령을 수신한다. 이 명령은 BMP 비지/아이들 상태의 새로운 정보를 내포한다. 송신된 이 명령은 동작자에 의해 구동된 디렉트-국-선택버튼에 표시되고 부가되는 특별한 수백개의 그룹으로부터 유도되는 것 같이 명령번호 DN을 내포한다.

제1프로그램 :

BMP(190)는 주로 주프로그램과 시스템에서 모든 다른 프로세서를 위한 프로그램 레벨 절차의 2가지 레벨의 계층 프로그램 조직을 갖는다.

다른 프로그램 레벨 루우틴들(Other program Level Routines)

1. 비지/아이들/핸들러는 인입 IPB 193으로부터 비지/아이들 데이터를 수신하고 비지/아이들의 상태를 업데이트(update)한다.

2. 판독 키는 모든 입력 단자를 주사하고 표시될 새로운 수백개 구룹의 비지/아이들 램프들을 지배하거나 또는 내부 인출(outgoing) IPB 큐안에 배치된 요구된 명령 번호를 지배한다.

3. 램프 드라이버는 각각의 BLF 콘솔로 새로운 램프 표시 데이터를 주기적으로 송신한다.

데이터 베이스 마이크로프로세서(Date Base Microprocessor)

동 작 :

데이터 베이스 마이크로프로세서(DMP 170)는 제어 시스템에서 저장과 모든 최초의 데이터 구조들의 요구에 의한 수정을 제공한다. 이들은 :

DMP(170) 또한 여러 시스템 장치 사용법의 등급 카운터들을 준비하고, 전술한 것 같이 연결스위칭 시스템에 비-호출 처리를 지지한다.

DMP(170)는 SMP(130), RMP(150), CMP(180)을 갖는 IPB를 통해 2가지 통신 방법을 지속한다. 최초의 정보 교환은 특별한 회로망 슬로트 번호 또는 명령번호에 관련된 데이터를 위해 요구된 데이터와 같이 배달된다. DMP(170)는 다른 프로세서의 요구명령에 의해 처음으로 구동된다. 호출-처리 자극들로 들어가는 감지점을 그것은 갖지 않는다. 여러개의 커스트머구룹들은 시스템 내에 존재할 수 있으며 DMP(170) 커스트머 구룹들의 분리를 지속하는 방법으로 실행되어야 한다. 이것은 각각의 커스트머 구룹을 위해 어느 정도의 내부 데이터 테이블을 분리 유지할 것을 요구하는 반면 다른 테이퍼 테이블은 서로 혼합될 수 있다. 자기 백-업 매체(magnetic backup media)는 최초 시스템 로딩과 돌연한 실패를 만났을 때 재생하기 위해 사용된다. 키 보오드 터미널(keyboard terminal)은 기계장치로 이것에 의해 바꾸어진 데이터의 지속 메세지들이 제어시스템 속으로 인가된다. 이러한 중요한 입련단자들 매문에 DMP(170)는 또한 시스템내의 모든 다른 마이크로 프로세서에 프로그램 동작 데이터를 분배하는 분배기로서 작동한다.

이런 기간동안 DMP(170)는 데이터를 직접 SMP(130), RMP(150), CMP(180)으로 전송하기 위해 IPB들을 특별히 사용하기도 한다. LMP(140)와 TMP(160)용 데이터는 처음에 SMP(130)으로 송신된 후 순서대로 LMP(140)와 TMP(160)로 데이터를 전송한다.

데이터 베이스 감지점과 제어점

DMP(170)와 연관된 여러 입, 출력들은 각각 감지점과 제어점들로 생각되어진다. 이들 각각은 한쌍의 이웃한 기억 어드레스에 의해 도달된다. 한 어드레스는 데이터를 송신하거나 수신하기 위한 단자의 준비를 결정하는데 사용되는 상태 바이트를 위한 것이고 한쌍의 다른 어드레스는 실제 데이터 바이트를 송신하거나 수신하기 위한 것이다. 모든 DMP(170) 단자들은 8비트 ASCIT(정보교환용 미국 표준 코드) 코드를 정보 전송을 위해 사용한다.

버퍼통신 :

DMP(170)와 SMP(130), RMP(150), CMP(180)와 테이블 3에 약술된 명령을 사용하는 IPB들을 통해 통신한다.

다른 프로그램 레벨 루우틴들(Other Program Level Routines)

1. 구룹 캠프-온 큐 서어비스(group camp-on queueservice) : 구룹 캠프-온 큐 서어비스 프로그램은 국의 유용한 멤버(member)나 또는 트렁크 구룹에 연결되기를 기다리리는 호출자들의 리스트(list)를 파악한다.

2. 키보오드 서어비스(key board service) : 키보오드 서어비스 프로그램은 주기적으로 터미널 입력단자를 테스트하고, 그곳에 나타나는 문자들을 가져오고 풀메세지(full-message)가 입력되었을때 메세지 분석가로 제어를 행하게 한다.

3. 단자에 출력(Output to ports) : 단자에 나가는 출력 프로그램은 주기적으로 내부에 큐를 기다리고 있는 데이터를 그들의 각각의 출력단자로 인보오크 된다.

4. 데이터 오디트(data audit) : 데이터 결산 프로그램은 간접적인 어드레스들이 프리세트 범위내에 있는가, 그리고 그런 어드레스 체인들이 모순이 없는가를 확인함에 의해 데이터 구조들이 완전한가를 테스트 한다.

서브-프로그램 레벨 루우틴(Sub-program level Routines)

1. 명령 논리 서브-프로그램(commanb Logic sub-program)은 DMP(170)에 의해 수신된 각 IBP명령을 특별한 명령 핸들러가 인보우크 되게 한다. 명령 핸들러의 일은 처음에는 요구된 데이터를 회복(retrive)하고 이 데이터를 응답명령으로 편성하는 것으로 구성된다. 그러나 어떤 경우에는 회복 프로세스가 여러수준의 번역과 구룹 추적을 요구하리만큼 아주 복잡하다.

2. 메시지 분석기(Message Analyzer)는 메시지 분석기 서브-프로그램은 키-보오드로부터 온 메시지를 테스트하고 메시지 요구를 실행하게 적당한 절차로 조절 통과시킨다.

3. 최근 변화 드라이버(recent change driver)는 키 보오드로부터 동작 개인에 의해 요구된 것 같이 데이터 베이스 입구들을 수정한다.

DMF 프로그램 계층(DMP Program Hierarchy)(제16도)

시스템에서의 각 마이크로프로세서는 입수된 IPB들로부터 판독된 명령 메시지에 응답하여 인보우크된 저장된 명령 핸들러 서브-프로그램들과 함께 이것의 프로그램 기억내에 제공된다. 제16도의 도표는 데이터 베이스 마이크로프로세서 프로그램 계층을 설명한 것으로 다른 마이크로 프로세서의 계층 구조의 본보기이다. 제1블록은 그런 메시지를 위한 입수된 IPB들을 해석하는데 그리고 "함수단위"를 인보우킹하는 그런 입수 메시지에 응답하는데서 데이터 베이스 마이크로프로세서에 의해 실행된 IPB분석기 프로그램 레벨절차 즉, 명령 메시지에서 참조 코드에 의해 서브-프로그램이라 불리워지는 것을 나타낸다. 인입된 메시지는 예를 들어 서어비스 데이터(코드 62 참조)의 처음 분류를 위한 또는 NSN/COS 테이블을 억세스하기 위한 데이터 베이스 프로세서를 위해 호출하는 제1디지트 번역(코드 72 참조)을 위한 요구와 데이터베이스 기억저장의 제1디지트 번역 테이블일 수 있으며, 이는 요구된 데이터를 얻고 이 데이터를 요구되는 프로세서에 복귀시키기 위한 것이다.

데이터 베이스 마이크로프로세서에 의해 수행된 하나의 주요한 기능은 명령 핸들의 서브-프로그램의 제어하에, "정규 다이얼된 번호(normal dialed number)" 명령 (74)와 함께 레지스터 마이크로프로세서(RPM)로수터 다이얼된 번호의 디지트를 수신하는 것에 대한 응답과 단계의 설명이다. 이것은 "정규 다이얼된 번호 분석기"의 표제로 표현된것 같이 제16도 도표에 특별히 도식되었다. 서브-프로그램 제어하에 데이터 베이스 마이크로프로세서는 수신된 다이얼된 명령번호에 부합되는 아이덴티파이어 단어(identifierword)용 명령번호 테이블(300)을 억세스하게 동작된다. 제16도에 예시된 것 같이, 명령번호 테이블 300에 도달하게 그리고 아이덴리파이어 단어가 판독되게 데이터 베이스 마이크로프로세서가 아이덴티파이어 단어 즉, 표준호출, 콘퍼런스 호출(conferenoe call), 구룹헌트, 호출픽-업(call pick-up), 스피드호출(speedcall), 그리고 그밖의 잡다한 형태의 명령부분으로 표시된 한 시스템 기능을 행한다.

표준 호출 기능(Standard Call Function)(제26도)

명령번호 테이블의 아이덴티파이어 단어 위치로부터 "표준호출"을 표시하는 지시(000)의 판독에 응답하여 데이터 베이스 마이크로프로세서(DMP)에 의해 수행되는 단계들이 제26도에 도시되었다. 이런 단계들은 어셈블리와 표준 호출 메시지(C9)의 보냄이 출력 IPB 141를 경우해 상태 마이크로 프로세서 (SMP)로 보내는 결과를 가져온다.

콘퍼런스 호출(Conference Call)(제27도)

제27도를 참조하면, 명령번호 테이블에 배치된 아이덴티파이어 단어에서 콘퍼런스 호출로 표시되는 지시(100)의 판독에 응답해서 데이터 베이스 마이크로프로세서에 의해 수행되는 단계들이 이 플로우 차트에 예시되었다. 아이덴티파이어 단어의 논증 부분에서 "타입" 코드는 콘퍼런스 호출이 "나와 만나거나 또는 진행중인" 또는 "프리 세트" 콘퍼런스인지 아닌지를 판별한다. "나와 만남"이던지 또는 "질행중인 타입콘퍼런스"이던간에 두개 다 똑같은 방법으로 취급되어야 하며, 데이터 베이스 마이크로프로세서(DMP)가 콘퍼런스 호출 명령 메시지(D7)를 준비하고 상태 마이크로프로세서로 송신하면, 이 명령 메시지의 내용은 테이블 3에 도시되었다.

"프리 세트(free set)" 콘퍼런스의 경우 그 부분이 서어비스 데이터의 등급과 제한 테이블의 해석에 의해 도달되느냐 아니냐에 의해 결정이 이루어지며, 만약 그 답이 아니다이면 데이터 마이크로프로세서 DMP는 작동 실패 메시지(CE)를 준비하고 보낸다. 만약 그 부분에 제한이 없으면, 그 프리세트 콘퍼런스는 명령 메시지 DD(테이블 3 참조)를 준비하고 송신함에 의해 진행된다.

구룹 헌트(Group Hunt)(제28도)

구룹 헌트 동작에서 탐색(search)은 구룹 헌트 명령번호가 다이얼되고 다이얼된 디지트들이 데이터 베이스 마이크로프로세서(DMP)에 의해 수신될때 아이들 스테이션, 또는 트렁크를 위한 NSN의 리스트 작성을 통해 이루어진다. 제28도에 도시된 것은 구룹 헌트 지시 "001"을 내포하는 명령번호 테이블 아이덴티파이어 단어의 발건에 응답하여 실행된 단계들이다. 만약 이 구룹이 호출패리티(calling parity)에 도달하는 것이 제한되면, "구룹 비지(group busy)" 명령 메시지(D₈)는 상태 마이크로프로세서로 복귀된다. 만약 제한되지 않으면, "구룹에서 아이들 NSN이 발견됩니까?"라는 질문이 행해진다.

만약 구룹 리스팅(the group listing) 안에 아이들 스테이션이 없으면 같은 "구룹비지" 명령메시지(D₈)는 상태 마이크로프로세서로 복귀한다. 만약 아이들 NPN 번호가 발견되면, 그 호출은 명령메세지(C₉)를 상태 마이크로프로세서(SMP)로 준비하고 송신하는 데이터 베이스 마이크로프로세서에 의해 "표준호출"을 완료하는 것과 똑같은 방법으로 회로망 슬로트 번호로 프로세스 된다.

호출 픽 -업 (Call Pickup)(제29도)

명령번호 테이블 안에 배치된 아이덴티파이어 단어들로 부터 호출 픽-업을 표시하는 지시(110)의 판독에 응답해서 데이터 베이스 마이크로프로세서 서브-프로그램하에 실행된 단계들이 이 도면에 예시되었다.

"호출 픽-업"은 시스템 기능으로 인출되는 것에 의해 한 스테이션이 "호출 픽-업 구룹"에서 다른 국으로 인출되는 호출에 대답한다. 따라서 제29도에서 만약 일반적인 호출픽업 구룹에서 부터 호출부분이 제한되고, 지시된 호출 픽업 구룹의 멤버가 아니라는 것이 결정되면 이 데이터 베이스 마이크로프로세서는 작동실패(CE)메시지를 송신한다. 그렇지 않으면 이것은 "비지"인 상태에 있고 호출 픽-업(CB)메시지를 준비하고 앞단계에서 탐색된 국의 회로망 슬로트 번호를 사용하여 송신하는 구룹에서 회로방 슬로트번호를 탐색할 것이다.

스피드 호출(Speed Call)(제30도)

"스피드 호출"을 표시하는 명령 번호 테이블에서 아이덴티파이어 단어의 지시(011)의 판독에 응답해서 서브-프로그램 제어하에 데이터 베이스 마이크로프로세서에 의해 수행된 프로그램된 작동이 제30도에 도시되었다. 이러한 단계들은 데이터 베이스 마이크로프로세서에 의해 "스피드 호출" 명령 메시지 CC(테이블 3참조)를 준비하고 송신함에 의해 종결된다. "스피드 호출"은 시스템 기능으로 여기에서 명령번호를 주로 단축하여 다이얼링 함에 의해 더 광대한 멀티-디지트 번호가 단축된 명령번호와 앞서 표시된 멀티디지트 번호 사이의 상호관계를 내포하는 룩-업 테이블(look up table)내에 배치된다. 제30도에 예시된 바와 같이 데이터 베이스 마이크로프로세서(DMP)는 기술된 스피드 다이얼 번호의 찾기를 시행하는 단계를 수행하고, 트렁크는 아이들 트렁크로 선입되며, "스피드 호출"명령메시지(CC)는 다니얼 토운을 트렁크 너머로 전송하고 이 호출을 완성하게 요구된 단계들을 실행하는 상태 마이크로프로세서로 전송된다.

부속 기능의 엑세스 코드(Miscellaneous Function Access Code) (제 31도).

제31도는 명령번호 테이블(300)로 부터 아이덴티파이어 단어를 판독하고, 좌측 3비트에 지시(010)를 갖고, 아이덴티파이어 단어의 논의부분에서 내부 엑세스 코드가 부속기능 또는 모양의 등급인 것을 나타내는 것에 응답하여 데이터 베이스 마이크로프로세서(DBM)에 의해 수행되는 단계들이 도시한 것이다. "내부 엑세스 코드가 특별한 형태입니까?"라는 질문이 행해져 만약 "그렇다"이면 지적된 것 같이 서브-프로그램은 특별한 형태의 코드를 취급하기 위해 여러 루우트중 한 루우트로 분기(branch) 한다. 예를 들어 "어텐던트를 위한 호출"과 "말소 호출 희송(cancle call forwarding)"이 주어졌다. 이런 "특별한 형태'의 엑세스 코드들이 제공되어 이는 이들이 자주 일어나는 근거에서 요청되거나 또는 다른 마이크로프로 세서들과 명령을 더 이상 교환함이 없이 데이터 베이스 마이크로프로세서(DMP)에 의해 직접 완성되는 시스템 기능을 나타내기 때문이다. 후자의 경우에 대한 보기는 "호출 회송" 스테이션을 말소하여 연속된 호출들이 호출 회송 회로망 슬로트 번호 대신 다이얼됨에 따라 완성될 것이다. 그런 것들은 "COS엔트리의 과도영역"을 없애는 제31도에 시도한 복잡하지 않은 단계에 관련된다. "호출 회송"상태에서 부분의 상태가 지적된 회로망 슬로트 번호를 위해 과도 영역을 검사함에 의해 결정되면, 호출 회송으로 부터 일부분을 제거하는 것은 도시된것 같이 단지 과도영역 엔트리를 삭제하는 것을 요구한다. 전자의 경우는 특별한 명령 메세지(D₁)을 준비하는 데이터 베이스 마이크로프로세서의 결과를 갖는 "어텐던트를 위한 호출"에 의해 설명되며 D₁은 상태 마이크로프로 세서(SMP)를 갖는 통신로에서 출구(IPB)속으로 로우드되고, 이런 특별한 기능을 실행하게 마이크로프로 세서의 동작을 시행한다.

특별히 취급되지 않은 다른 부수 기능 엑세스 코드들은 코드명령 메시지(CA)를 조립하고 아이덴티파이어 단어의 논의부분에 주어진 규격화된 내부 엑세스 코드를 그속으로 집어넣는, 그리고 상태 마이크로 프로세서(SMP)를 갖는 통신로에서 IPB에 그런 명령 메세지를 로우딩하는 데이터 베이스 마이크로프로세서(DMP)에 의해 취급된다.

"표준 호출"기능("Standard Call" Function)

하기와 같은 국대국의 호출 시이퀀스는 모든 "표준 호출"시스템 기능을 시행하는 곳에서 개개의 마이크로프로세서 제어 컴플렉스(55)에 의해 수행된 연속된 프로그램 작동을 표시하며, DTMF 또는 로타리다이얼을 사용하는 수행자의 도움 없이 또 다른 국의 다이얼링을 위한 정류 진행절차이다. 국대국 간의"표준 호출"은 제어 컴플렉스(55)의 5개의 다른 마이크로프로세서를 사용하고, 이것의 하기와 같은 설명은 동작과 사용자 호출 시이퀀스에 응답에 의해 구성되며 발생된 명령과 제어 컴플렉스(55)의 응답을 나타낸다.

레퍼런스 코드에 의해 식별되는 각 명령은 실제적으로 어떤 작동을 행하게 수신 마이크로프로세서에 가는 명령이다. 데이터와 함께 참조 코드를 포함하는 명령 메시지는 출력측의 IPB속으로 로우드된다. 따라서 IPB장치와 연관된 구동 프로그램은 제어 컴플렉스(55)를 위해 워어크 큐잉 영역(work queueing area)으로 작용한다.

각 프로세서의 프로그램된 동작(Individual Processor Programmed Operations)(제17도-제25도)

제17-25도의 플로우 차트는 상기 예증한 시이퀀스에 주어진 순서로 각각의 마이크로프로세서에 의해 실행되는 프로그램된 동작을 예시한 것이다. 결합된 모든 멀티프로세서에 의해 실행된 이러한 프로그램된 동작들은 "표준 호출"시스템 기능을 성취한다.

첨부된 플로우 차트에 부가하여 테이블 3이 참조로서 주어졌는데, 이 테이블 3은 참조코드, 명령등급 그리고 명령 메시지 포매트의 리스트를 제공한다. 예증 시이퀀스와 플로우 차트에서 언급된 상태적으로 적은 특별한 레퍼런스 코드가 테이블 3에 기술된다.

"표준호출" 시이퀀스와 첨부된 플로우 차트들이 어떻게 멀티프로세서 들이 완전 시스템 기능을 행하기 위해 결합되어 제어되는 가를 예시하기 위해 제공된다. 이런 상세한 설명은 단지 "표준호출" 기능을 위해 제공된 반면 이것은 분배된 프로세서들이 스위칭 교환기의 관련된 부분에 사용되고, 완전한 동작을 시행하는데서 교환기능을 조정하기 위해 개통된 채널을 경유해서로 통할 수 있는 방법을 충분하게 기술하고 있다.

LMP동작(LMP Operations)(제17도)

제17도와 전술한 예증 시이퀀스를 참조하면 리스트된 제1 "레퍼런스코드"는 A2(모든 참조 코드는 16진법 포매트이다)이며, 이는 회선 마이크로프로세서(LMP)로 부터 IPB(141)를 경유해 상태 마이크로프로세서(SMP)로 명령 메시지로 전송된다. 회선 마이크로프로세서용으로 제공된 프로그램 등급에 따라 프로그램 레벨에서 루우프는 "오프-후크"회선 변화를 검출하게 연속적으로 회선을 주사한다. "뉴 오프-후크(new off-hook)가 검출되면 프로그램 제어하에 마이크로프로세서는 장치 어드레스로부터 해석에 의해 얻어진 레퍼런스코드(reference code) "2"와 회로망 슬로트번호(network slot number) (NSN)로 구성된 완전한 메세지를 조립한다. 테이블 3에 예시된 바와 같이 명령 메세지의 포매트는 A2레퍼런스코드와 "LS8/MS4"인데, 이것은 테이블 2에 의해 시작부(Pl)의 회로망 슬로트 번호(NSN)의 최상위 4 디지트와 최하위 8디지트이다. 회로망 슬로트 번호는 스테이션 트렁크, 레지스터, 토운 또는 어텐던트로 할당된 스위칭 회로망에서 타임 및 스테이스 슬로트(time and space slot)로 언급된다. 제17도는 스캐너프로그램 제어하에 회선 마이크로프로세서에 의해 수행된 이런 초기 세그먼트 또는 일련의 단계들의 플로우 차트를 예시한 것으로, 이 예시도면의 말단부에 "명령 메시지(A2)를 SMP로 송신"이란 블록을 갖으며, 상태 마이크로프로세서(130)는 레퍼런스 코드 "A2"를 표시하며 회로망 슬로트 번호(LS8/MS4)는 인출 IPB(141)로 로우드 된다.

SMP동작(SMP Operation)

상기 "표준 호출" 시이퀀스를 참조하면, 이것은 전송된 다음 명령 메시지가 레퍼런스 코드 "6E"에 의해 확인되는 것을 예시한다. 테이블 3을 참조하면, SMP에 의해 송신된 명령"부분이 레퍼런스 코드 상태에서는 "6E"로 기록되고 부합된 명령의 시작회선(P1)이 비지중의 표현으로서 데이터 베이스 마이크로프로세서(DMP)로 전송되고 명령 메시지 포메트 칼럼(column)에서 같은 명령은 또한 비지램프 마이크로프로세서(BMP)로 전송된다. 데이터 베이스 마이크로프로세서는 데이터 저장장치에서 다른 테이블중 한 테이블로써 비지/아이들 상태를 지속한다. 시작 회로망 슬로트 번호의 비지상태는 데이터 베이스 메모리에 저장되고 호출들을 수신하는 그 국이나 또는 링크(link)의 이용가능성(availability)에 대하여 데이터 베이스 마이크로프로세서에 의해 수정할 수 있는 데이터를 제공한다.

제18도는 플로우 차트로써, 이 형태는 레퍼런스 코드 "6E" 와 "62"에 의해 확인되는 것 같이 상기 표준 호출 시이퀀스에 주어진 2개 부분의 동작들을 나타낸 것으로, 인입 IPB(141)의 주사에서 A2명령은 발견되고 해석된다. 명령 핸들러 루우틴은 6E명령을 발생시켜 DMP와 BMP로 송신한다. 제18도에 도시된 것같이, 명령 핸들러 서브-프로그램은 인출 IPB(173)(데이터 베이스 마이크로프로세서를 갖는 통신로에서)와 레퍼런스 코드 "62"로 상태 마이크로프로세서를 위해 전달하는 호출을 한다. 테이블 3에서 레퍼런스 코드(62)는 "요구된 초기 COS"(서비스등급)정보, 즉 시작 회선(P1)에 사용할 수 있는 제한상에서 코드화된 정보로서 기술되었다. 완전한 명령 메시지용으로 주어진 포매트는 레퍼런스 코드 "62" 와 LS8/MS4이며, 이들은 전술한 것 같이 본래 명령 메시지의 부분으로서 회선 마미크로프로세서에 의해 제공된 본래회선의 회로망 슬로트 번호이다. 이 명령 메시지는 상태 마이크로프로세서(SMP)에 의해 조립되며 인출IPB(173)로 로우드 된다.

DMP동작(DMP Operation)(제19도)

비지/아이들 IPB 메시지(6)는 데이터 베이스 마이크로프로세서(DMP)와 데이터 베이스 메모리의 다른 영역에서 비지/아이들 맵(map)에 의해 P1의 비지상태를 반영하게(제19도에 도시된 것 같이)수신된다.

제19도에 도시된 것 같이 데이터 베이스 마이크로프로세서(DMP)용 IPB분석기 프로그램은 그 명령에 적당한 제2 서브-프로그램을 인보우크하며 "요구된 시작(COS)메시지"를 수신하였다. 제19도의 플로우-차트는 이어지는 단계들이 "P1용 OCOS를 얻기위한 NSN/COS테이블에서 찾아보는 것"과 "명령 메시지(C8)에 OCOS의 회신"임을 지적하며, 후자의 단계는 데이터 베이스 마이크로프로세서에 의해 레퍼런스코드 "C8"에 의해 확인된 명령 메시지의 어셈블리에 인보우크하고 쌍의 마이크로프로세서(SMP)로의 통로에서 인출 IPB(171)에 명령 메시지를 로우드하게 IPB로우더 프로그램 상태하에서 동작한다.

SMP동작(SMP Operation)(제20도)

제20도에 도시된 다음 프로그램 세그먼트는 상태 마이크로프로세서의 응답을 표현한 것이다. IPB해석기 프로그램 상태하에 수신 IPB를 주사하고, 상태 마이크로프로세서는 레퍼런스 코드 "C8"에 의해 확인된 명령 메시지를 수신하고, OCOS를 해석하게 명령 핸들러 서브-프로그램을 인보우크하며, 유용한 레지스터를 찾아내고, 그곳에 가입자 회로를 연결하며, IN레지스터 상태로 회선과 토운 수신기를 배치하고, 레지스터 마이크로프로세서(RMP)에 결합된 인출IPB(152)에서 명령 "정상 다이알용 접속"을 표현하는 레퍼런스 코드(22)에 의해 확인된 명령 메시지를 로우드한다. 레퍼런스 코드(22)에 의해 확인된 완전한 명령메시지의 포매트는 테이블 3에 나타나 있으며 레피런스 코드(R/LS8/MS4)를 함께 포함한다.

RMP동작(RMP Operation)(제22도)

레지스터 마이크로프로세서(RMP)의 반응이 제21도 상단에 도시되었다. IPB해석기 프로그램에 의해 구동된 레지스터 마이크로프로세서는 입수된 IPB들을 주사하고, 인입된 IPB152에서 저장된 메시지를 검출한다. "정상 다이알용 접속"이란 레퍼런스 코드(22)에 의해 확인된 명령 메시지는 수신되고, 응답으로 인보우크된 명령 핸들러 서브-프로그램에서 초기부분(P1)으로 부터 다이얼된 디지트를 수신하기 위해 조립되거나 잡혀진 특별한 레지스터와 다이알 토운은 초기회선 또는 부분 P1으로 보내진다.

제21도의 상부 우측부분에 도시된 것은 짧은 시간격의 프로그램 제어하에 레지스터 마이크로프로 세서(RMP)의 앞 동작을 표현하는 프로그램부분이다. 레지스터 마이크로프로세서(RMP)는 레지스터 스캐프로그램에 의해 구동되고 구속 레지스터의 센스 바이트를 모니터한다. 제 1 다이얼된 디지트가 수신되었을때, 다이알 토운은 P1 회선으로 부터 제거되며 레퍼런스 코드(72)에 의해 확인되고 데이터 베이스 마이크로 프로세서(RMP)로 송신되고 제1 디지트 번역을 요구한다. 레퍼런스코드(72)의 명령 메시지는 인출IPB(153)로 로우드된다. 테이블 3에 도시된 것 같이 레퍼런스 코드(72)에 의해 확인된 명령 메시지의 포매트는 R/Digit/LS8/MS4 이다.

"국 간의 호출 시이퀀스"를 참조하면 레퍼런스 코드(A2), (6E), (62), (C8), (22), (72)는 제17-20도의 플로우 차트에서 다이어그램된 프로그램된 동작들과 제15도의 상부 두부분에 각각 대응된다.

DMP 동작(DMP Operation) (제21도)

제21도는 IPB 해석기프로그램 상황아래 그리고 명령 핸들러 서브-프로그램을 분기하기 위해 레퍼런스 코드(72)에 의해 확인된 명령 메시지를 수신하게 인입 IPB를 주사하기 위한 데이터 베이스 마이크로프로세서 DMP의 프로그램된 동작의 플로우 차트이다. 제21도의 단계들은 명령 "n개의 더 많은 디지트를 수신"으로 확인되는 "국간의 호출 시이퀀스"로 리스트된 레퍼런스 코드 3B와 부합된다.

예상되는 디지트의 번호로서 이러한 정보를 제공하기 위해 데이터 베이스 마이크로프로세서(DMP)는 데이터 베이스 메모리에서 제1디지트 번역 테이블(314)을 갖는다. 명령 핸들러 서브 프로그램하에 NSN/COS 테이블은 시작부분(P1)의 커스트머 구룹(CG#)를 얻기위해회로망 슬로트 번호(NSN)를 갖고 어드레스된다 찾아진 CG#와 다이얼된 제1디지트를 사용하면, 명령번호의 기대되는 길이는 제1디지트 번역 테이블(314)에서 찾아진다. 대부분의 예에서 확고한 응답이 CG#와 제1디지트 번역 테이블에 근거를 두고 주어지며, 제1디지트를 갖는 명령번호는 길이에서 하나, 둘 셋 또는 더 많은 디지트이다. 확고하지 않은 명령번호는 "헤지테이션 다이얼링(hesitatation dialing)"을 위해 플래그(Flag) 된다. 익스펙트 n디지트(expect n digit)" 명령, 즉 넘버링 플렌(numbering plan)에 포함된 최대번호는 레지스터 마이크로프로세서(RMP)로 복귀한다. "헤지테이션 다이얼링"을 알기 위해 프로그램된 레지스터 마이크로프로세서와 함께 레지스터마이크로 프로세서는 "n"디지트를 기대하나 미리 정하여진 "헤지테이션" 간격의 발생에 의해 "n"디지트 보다 더 적은 디지트로도 명령 번호를 알 수 있다.

시스템의 한 특징은 상기 넘버링 플렌이 명령 번호의 완전히 자유로운 선택을 허용하리만큼 융통성이 있는 것이다. 예를 들면 하기와 같은 것이 똑같은 커스트머구룹 또는 다른 커스트머그룹에서 다른 스테이션으로 명령번호로서 할당될 수 있다는 것이거나 또는 속박없이 다른 기능으로 할당 되는 것이다 :

1) 1 2) 1,2 3) 1, 2, 3 4) 1, 2, 3, 4

비록 그런 4개의 명령번호가 똑같이 제 1디지트를 갖는다해도, 또는 똑같이 커스트머구룹에 있다해도 이 시스템은 그런 번호들의 사용이 적용될 수 있다.

종래의 많은 전화 교환기 시스템에서, 특별한 형태의 엑세스 코드들이 해당된 구룹안에 요구된다. 본 시스템에서 호출된 국의 명령번호 또는 기능에 도달하는 엑센스 코드들은 "정상"명령 번호들로서 취급된다. 예를 들면 본 발명에 의해 명령번호가 시스템 기능을 표시하기 때문에, 바람직한 번호부여 계획의 어떤 영역에서 "호출 회송"의 기능은 기대되는 것 같이 적거나 많은 명령번호로 앞서 지정된다. "호출 회송"같은 기능에 명령번호로서 지정된 디지트의 전체번호가 다이얼 되었을 때, 그리고 그후 레지스터 마이크로프로 세서(DMP)에 의해 레지스터들 중의 하나에 수신되고 저장되었을 때, 제22도의 하부 우측플로우차트에 다이어그램으로도 시된 것처럼 "표중 호출" 기능의 경우에서 설명된 것 같이 이 디지트들은 "정상다이된 번호"로서 데이터 베이스 마이크프로세서(DMP)로 전송된다.

간략하게 말하면, 모든 시스템 기능들(표준 호출, 레퍼런스 호출, 구룹헌트, 등과 같은 다른 기능)은 제17-22도의 플로우 차트에 도시된 프로그램된 동작들의 똑 같은 사이퀀스와 관련되고, 8번째 기록된 레퍼런스코드(74)를 통해 본보기로 리스트된 곳에서 상기 기록된 레퍼런스 코드의 같은 사이퀀스와도 관련된다.

국에 국간의 호출 시이퀀스에서 9번째 레퍼런스 코드를 참조하면 즉 "C9"은 "표준호출" 명령으로 확인되며 리스팅에 따라 그런 참조코드는 모여지며 명령 메시지로 상태 마이크로세서(SMP)로 전송된다. 테이블 3은 참조 코드 "C9"에 의해 확인된 명령 메시지의 포매트를 제공하고 그것이 참조 코드를 따르는 연속된 바이트를 내포하는 것을 나타낸다.

DN테이블의 DMP 사용(DMP use of DN Table)(제23도)

명령 번호 테이블은 여려 레벨들이 포인터들에 의해 링크되는 다수의 레벨 테이블이다. 최저 레벨 배치는 3비트 명령부분과 명령의 요지를 나타내는

바이트를 갖는 2바이트 아이덴티파이어를 나타내는 코드화된 전기신호를 저장한다. 아이덴티파이어 단어의 포매트는 시스템 기능의 모든 범주와 똑같다. 3비트 지시단어는 비트의 형태로 시스템 기능들의 더 큰 범주의 하나를 표시한다.

바이트는 지시의 요지를 표현하며 , "표준 호출" 기능일 경우 호출된 부분(P2)의 회로망 슬로트 번호(NSN)를 표시한다. 구룹 헌트, 스피드 호출, 호출픽업 기능의 경우 아이덴티파이어 단어의 요지부분은 더 많은 데이터의 테이블을 분할하기 위한 포인터로서 사용하는 확인(ID) 번호를 나타낸다. 예를 들어 헌트구룹일 경우, "ID"는 회로망 슬로트 번호들의 다수의 리스트중 한 리스트에 대한 어드레스 포인팅이다. 프로그램 제어하에서, 데이터베이스 마이크로프로세서는 아이들 스테이션(idle station)을 위해 지적된 헌트 구룹(hunt group)을 헌트한다.

스피드 호출 "ID"의 경우, 확인번호는 명령 번호를 리스트하기 위한 포인터 어드레스(pointer address)이고, 다이얼링에서 편의를 위해 단축된 명령번호에 의해 지적되는 프리픽스(prefix)와 영역 코드(reaode)들을 포함한다.

콘퍼런스 호출 기능인 경우 데이터의

바이트들은 "콘퍼런스 ID 번호" 형태, 즉 프리세트 콘퍼런스 인가 진행중인 콘퍼런스 인가 또는 "meet me" 형태 콘퍼런스인가를 제공하고, 이런 2비트 코드는 어떤 콘퍼런스 형태가 아이덴티파이어 단어에 의해 지적되는 가를 확인한다. 아이덴티파이어 단어의 요지부분의 마지막 5비트는 콘퍼런스 호출의 크기를 확인한다.

콘퍼런스 ID 번호는 다른 테이블의 포인터 어드레스이고 이것은 콘퍼런스 하드웨어 회로망의 회로망 슬로트 번호에 의혜 특별한 단자를 확인 하고, 콘퍼런스 호출연결을 이룩하는데 사용될 수 있다.

잡다한 모양과 아이덴티파이어의 단어와 부속 기능 요지부분에 의하면,

바이트들은 실행될 특별한 시스템 기능에 참조가 되는 표준화된 엑세스코드를 저장하는 데 사용된다. 예를 들어 부속기능의 하나인 "메시지 대기"의 경우, 다이얼된 번호는 이런 기능을 행하게 할당된 업무를 실행하기 위해 상태 마이크로프로세서(S

MP)로 구동되는 "메시지 대기"기능을 위해 표준화된 번호로 바꾸어 진다. "메세지 대기" 기능을 수행하기위해, 상태 마이크로프로 세서는 마지막 다이알링으르 부터 디지트들을 수신하고 명령번호 디지트들을 수집하기 위해, 특히 국을 확인하는 명령번호를 "메시지 대기"모우드에 배치하기 위한 목적을 위해(이미 연결된)레지스터 마이크로프로세서(RMP)를 재구동한다.

명령번호 테이블은 다이알된 명령번호를 나타내는 (1) 코드화된 전기신호와 시작 국(P1)의 커스트머구룹 번호(CG#)를 확인하는 (2) 코드화된 전기신호의 결합에 응답해서 어드레스된다. 테이블의 엔트리레벨은 CG#에 의해 테이블의 중간레벨로 포인터를 찾게 색인되고, 이것은 커스트머 구룹에 부합하는 장소의 블록들을 갖는다. 증강 레벨은 최저레벨에서 장소의 여러 블록중 하나의 포인터 어드레스를 얻기 위해 번호의 2개의 더 높은 차수의 디지트에 의해 인덱스(index)된다. 어드레스된 가장 낮은 레벨블록에서 그 장소는 명령번호의 2개 더 낮은 차수의 디지트예 의해 인덱스된다.

제23도를 참조하면, 이 플로우 차트는 "정상 다이알된"명령(72)에 응답하여 데이터 베이스 마이크로 프로세서(DBM)를 구동하는 명령핸들러 서브-프로그램을 설명한다. 제어 컴플렉스(55)의 다른 마이크로프로세서의 경우에서 같이 데이터 베이스 마이크로프로세서는 IPB 해석기 프로그램의 제어하에 인입된 IPB 들을 주사하고 레퍼런스 코드(72)에 의해 확인된 정규 다이알된 번호 명령 메시지를 검출 판독하게 구동된다. 이 명령 메시지는 다이얼된 번호(테이블 3 참조)의 디지트를 레퍼런스 코드(72)와 함께 포함하고, 레지스터 마이크로프로세서(RMP)로 부터 전송되고 IPB(153)에 저장된다. 제23도는 레퍼런스 코드(72)에 의해 확인된 명령 메시지를 수신한 것에 응답하여 데이터 베이스 마이크로 프로세서를 구동하는 명령 핸들러 서브-프로그램의 확장을 표현하고, CG# 이 P1과 NSN/CDS 테이블의 회로망 슬로트 번호를 사용하게 얻어지는 것을 설명한다. CG#는 제23도의 다음 논리 블록에 지적된 것 같이 명령번호 테이블(300)로 인입되게 사용되 중간레벨 000/00(천/백)블록으로 포인터 어드레스를 얻는다.

다시 제23도를 참조하면, 아이덴티파이어 단어에서 고차 3비트의 비트 모양에 의해 표현되는 지적된 기능은 제25도의 바닥에 있는 6개블록들에 리스트된 시스템중의 하나이다.

"표준 호출" 기능의 경우, 지시의 요점은 호출된 부분 2의 회로망슬로트 번호(NSN)이다.

데이터 베이스 마이크로프로세서는 IPB 로우더 프로그램 아래 표준 호출 레퍼런스 호출 "V9"와 로우드에 의해 확인된 명령 메시지를 인출 IPB(171)로 명령 메시지는 레퍼런스 코드를 포함한다. "표준호출"명령 메시지를 모집하기 위한 예비 행위로서 제26도에 도시한 것 같이 데이터 베이스 마이크로프로세서 또한 "부분에 호출되기 위해 호출 전환이 될 수 있느냐?"는 실험을 한다. 테이블들 사이와 데이터 베이스기억의 기억 영역 사이에 있는 것은 과도현상 COS 테이블로 불리우는 테이블이고, 이것은 호출 회송 상태에서 모든 스테이션과 부분들의 목록들을 포함한다. 부분 P2를 위한 질문은 과도현상 테이블에 의해 제공된 과도영역 서어비스 영역을 검사함에 의해 결정된다. 만약 그 질문에 대한 대답이 "아니오"이면 데이터베이스 마이크로프로세서를 구동하는 서브-프로그램은 "준비와 송신" 표준 호출" 명령 메시지를 IPB(141)로 절차를 밟는 기지로 분기한다. 만약 호출 전환 질문에 대한 답이 "예"이면 그리고 "조건적인"호출 전환이 아니면, 어떤 호출이 나아갈 것인가 하는 국의 회로망 슬로트 번호가 결정되고, 명령 메세지는 준비되고 데이터 베이스 마이크로프로세서에 의해 IPB(141)로 송신된다. 회로망 슬로트 번호 "P2"를 사용하는 대신 회로망 슬로트 번호가 국에 사용되는데 여기서 P2호출은 전환되거나 "회송"된다.

시작부분(P1)의 회로망 슬로트 번호와 호출된 부분(P1)의 회로망슬로트 번호에 부가해서 또는 호출들이 회송되는 국의 전환된 호출 회로망슬로트 번호의 경우에, 양쪽부분 P1과 P2의 서어비스 정보의 어떤 종류는 데이터 베이스 마이크로프로 세서(DMP)에 의해 명령 메시지의 어셈블리안에서 요구된다. 서어비스 데이터의 이런 종류는 호출된 부분(P2)의 회로망 슬로트 번호를 사용하는 NSN/COS테이블로부터 얻어진다. 명령 메시지안에 포함된 부분들 Pl과 P2를 위한 서어비스 데이터의 그런 종류는 상태 마이크로세서에 의해 호출 또는 호출된 부분에 할당된 서어비스의 종류가 그들 사이의 표준 호출과 완성에 제한는가 아닌가를 결정하는데 사용된다.

SMP 동작(SMP Operation) (제24도)

제24도를 참조하면 이플로우 차트는 IPB해석기 프로그램 아래상태 마이크로프로세서(SMP)의 동작을 표현하며 메시지를 위한 인입 IPB의 주사를 한다. 데이터 베이스 마이크로프로세서에 의해 IPB(141)속으로 이미 로우드되고 명령 "C9"에 의해 확인된 메세지는 검출되고 판독된다. 표준 호출 명령핸들러-서브프로그램은 인보우크되는 것으로 제17도의 하단부분에 도시되었으며, 상태 마이크로프로세서는 양쪽부분의 서어비스 종류를 실험하고, 만약 아무런 제한이 없음이 판명되면 호출부분이 "비지" 인가를 실험하여 P1과 P2의 적당한 상태를 찾고, 링 명령 메시지를 모으고 참조 코드 "03"에 의해 확인된 명령 메시지를 출구 IPB142로 전송한다.

"국 대국 간의 호출 시이퀀스"에서와 같이 "03" 레퍼런스 코드는 회선 마이크로프로세서의 명령 "호출신호 발송"을 표현한다. 상태 마이크로프로세서는 또한 만약 P2가 비지 상태라는 것이 판명되면 코드 60에 의해 확인된 명령 메시지로 또한 송신한다.

LMP동작(LMP Operation)(제25도)

제25도는 회선 마이크로프로세서의 프로그램 제어하의 동작, 특히 메세지를 위한 인입 IPB를 주사하게 회선 마이크로프로세서를 구동하는 IPB 해석기 프로그램하의 동작을 설명하는 것이다. 제25도에 표시된것 같이 인입 IPB(142)의 주사에서 회선 마이크로프로세서(LMP)는 레퍼런스 코드 "03"에 의해 표시된 명령 메시지를 로우드하지 않고, P2회선을 호출신호하기 위한 명령과 같은 명령 메세지로 인지된다. 테이블 3에 표시된 것 같이 이것은 호출된 부분(부분 P2 또는 본래의 호출이 호출회송 기능에 의해 전환되는 스테이션)을 수신하고, 회로망 슬로트 번호는 회선 마이크로프로세서(LMP)구동하기 위한 목적을 위해 제공된 서브-프로그램하에 장치 어드레스로 전환된다. 회선 마이크로프로세서 동작의 제25도 플로우 차트는 실행되는 "기록 호출신호 제어 바이트"로 종결된다. "국 대국 간의 호출 시이퀀스를 참조하면 이 것은 회선 마이크로프로세서와 명령의 전송에 의해 2방향 통화로(the twoway talk path)를 이룩하는 것을 설명한다.

[테이블 2]

[테이블 3]

제어 컴플릭스(55)의 마이크로프로세서틀(130),(140),(150),(160),(170),(18

0),(190)의 각각에 해당하는 기본 동작 기능들은 하기와 같이 개략적으로 항목별로된 포매트에 주어졌다.

상태 마이크로프로세서 기능(SMP Function)

1. 시스템에서 모든 NSN 상태의 기록을 지속

전류 상황

결합된 NSN

결합시간

2. 전류상태, 명령, COS 정보, NSN의 다음 상태는 무엇인가로 부터의 결정

3. 새로운 상태로의 이슈명령 및 제어 부속물

Start and stop ring to LMP

Seize and disconnect to TMP

Attenuation information to TMP and LMP

Flash and signalling control to TMP and LMP

Connect for-(funection) to RMP

Send number to RMP

Start/stop sending to RMP

Call to attendant to CMP

Attendant status and confirmation updates to CMP

Group CAMP ON request to DMP

Class of service requests to DMP

Ne twork connection control

4. 유용한 레지스터의 테이블 지속과 할당하기

5. 특별한 NSN을 위한 CAMP-ONS 큐 지속

6. 제어 콘퍼런스 회로망

7. 토운 버스트 앝은 짧은 시간조절 동작을 행함

8. PEG 카운트의 모집과 트래픽을 위한 경과된 시간과 카운터의 사용

9. 자세한 호출 해석을 위한 적절한 호출사건의 기록과 모집

10. NSN 상태, 그들의 관련된 결합, 그들의 경과된 시간의 계속적인 오디트를 행함.

회선 마이크로프로세서 기능(LMP Function)

1. 스캔 회선들(2400까지)

A. Detect new OFF-HOOK

B. Detect new ON-HOOK

C. Selectively detect flash (0.5-1.5 second ON-HOOK)

2. 번호 해석

A) 회로망 슬로트 번호(NSN)에 대한 장치번호(EA)

B) NSN to EA

3. 확실한 회선 동작의 SMP를 통지

4. SMP에 의해 구동된것 같이 회선의 토출신호 또는 말소 호출신호

5. SMP에 의해 구동된것 같이 회선의 감쇠를 세트

레지스터 마이크로프로세서 기능(RMP Function)

1. SMP에 의해 요구된것과 같은 디지트 모집(64레지스터, 로타리 또는 DTMF)

A. Normal dialing-quaniity by first digit translation

B. Feature programming dialing(fixed ＆ variable lengths)

C. Toll restriction

D. Suffix digits (singular)

E. Outside dialing-quantity determined by alogri-thim in RMP

2. 적당한 다이얼 토운을 배달하고 차단함.

3. 호출 레지시테이션에 의해 end-of-dialing 디렉트

4. 플레싱 파리(flashing party)의 레지스터 리세터 및 프레쉬 디렉트

5. 후에 레지스터 말소

A. Excessive inter-digit time (computed variable)

B. Abort command from SMP

C . Normal complection of dialing

6. DMP의 다이얼링 번호를 전송(SMP for suffix digit)

7. 펄스된 디지트를 송신(requested by SMP)

A. Repeating digits collected

B. Number given

C. Hold and allow sending per SMP request

8. 디지트 선택, 송신, 및 시외 제한(toll restriction)은 서로 관계를 갖는다.

트렁크 마이크로프로세서기능(TMP function)

1. 스캔 트렁크(Scan Trunks)

A. Detect distant end seizure

B. Detect distant end release

C. Selectively detect Flash

2. 번호 번역

A. EA to NSN

B. NSN to EA

3. 확실한 트렁크 작동의 SMP 통지

4. SMP에 의해 구동된것 같이 트렁크를 잡거나 풀어줌.

5. SMP에 의해 구동된것 같이 트렁크의 감쇠를 세트

6. SMP에 의해 구동된것 같이 9번째 비트신호를 허락하거나 거절함.

7. 먼 트렁크 회로를 갖는 "Handshake" 조약안의 번역

8. 시그널링 논리(signalling logic)를 균일 포매트로번역

9. 모든 트렁크 형태의 인터페이스를 제어 컴플렉스에서 부터 단일하고, 균일한 포매트로 표준화합

데이터 베이스 마이크로프로세서 기능(DMP Function)

1. 서어비스의 등급과 시스템에 연결된 각각의 장치(링크, 트렁크등)를 위한 독특한 정보를 지속

2. 명령번호[ON]를 회로망 슬로트 번호 (NSN)로 지속 사용하고 NSN을 DN으로 번역

3. 명령번호를 표준 액세스 코드로 번역하는 것을 지속사용

4. 기대된-디지트의 양에 대한 테이블로 제1디지트를 지속

5. 커스트머구룹, 트렁크구룹, 회선헌트구룹, 및 호출 픽업 구룹의 테이블을 사용 및 지속

6. 교대 번호 해석 사용 및 지속

7. 토울제한 테이블 들을 사용 및 지속

8. 잡다한 시스템, 커스트머구룹 및 다른 변수를 지속

9. 트래픽 및 사용패그 카운터 지속(Mauintain Traffic and Usage peg Counter)

10. COS정보와 번역된 번호를 요구된 CMP와 SMP로 전송

11. 구룹헌트를 행하고 요구된때 번역에 앞서 어드레스 전환.

12. 구룹 헌트를 용이하게 비지/아이들 상태를 지속

13. 스피드 다이얼링 정보를 지속

14. 구룹 CAMP-ON큐를 사용 지속함.

15. AIOD 장치(automatic identification outward dial)를 구동

16. OND(origination number display) 장치구동

17. 하드 카피 터미널에 출력 트래픽과 사용정보를 전송

18. 8 커스토머 구룹의 각각을 위해 상기 기능을 수행함.

콘솔 마이크로프로세서 기능(CMP Functions)

1. 버트 동작용 스캔 감쇠 콘솔

2. A, 각 콘솔의 상태

B, 각 루프의 상태의 기록을 유지

3. SMP로 부터 새로운 호출지시를 수신함과 감쇠큐와 우선순위 큐를 배치

4. 유용한 감쇠에 호출을 선임

5. 콘솔을 버튼 누룸과 SMP요구에 대해 콘솔과 루우프 상태를 바꿈

6. 콘솔과 루우프상태에 대한 제어콘솔 램프

7. 상태의 IPB 명령 정보에 대해 콘솔을 위해 숫자와 알파정보를 표시

8. SMP를 통지하고 상태변화의 SMP로 부터 확인을 수신.

9. 스테이션 나이트 서어비스에 대한 트렁크 대답과 제어융통

10. 호텔/모텔(hotel/motel) 주위에서 워크-엎호출(wake-up call) 제어

11. 1-8 커스트머 구룹을 위해 상기 기능 수행

비지 램프 필드 마이크로 프로세서 기능(BNP Function)

1. 시스템에서 모든 국의 비지/아이들 상태 지속

2. 각각의 콘솔을 위해 감쇠에 의해 선택된 100국의 구룹을 위해 비치/아이들 표시구동

3. 직접 국 선택 스위치 폐쇄 판독, 명령번호로 번역하고 DMP로 송신

마이크로 프로세서 제어 컴플렉스(55)는 스위칭 시스템 크기에 상관없이 제공되는 서어비스 형태의 점위를 넓힌다. 서어비스 형태들은 형태의 대부분이 소프트 웨어 수단으로 행해지고 단일 소프트웨어 패키지 안에 내포되기 때문에 어떤 때에라도 쉽게 더하여진다.

제어 컴플렉스(55)에 의해 제공된것 같이 서어비스 형태의 예를 리스트는 관계된 기술에서 일반적으로 이해된다고 생각되는것 같이 10개 형태의 구룹하에서 테이블 4내에 분류된다.

[테이블 4]

Claims (1)

1. 회로망(52)제어용 상태 마이크로프로세서(130)에 회선 마이크로프로세서(140

   )와, 트렁크 마이크로프로세서(160)와, 레지스터 마이크로프로세서(150)가 연결되는 전화스위칭 시스템의 마이크로프로세서 제어컴플렉스에 있어서, 마이크로프로세서 각각이 각각의 명령프로그램을 내포하는 명령 메모리 부(113a)와, 상기 명령에 의해 판독 또는 기록할 수 있는 데이터 메모리 부(l13b)와, 마이크로프로세서 제어장치에 의해 서어비스되는 시스템의 각 부분을 액세스하기 위한 고레벨 인터페이스 부(113c)와, 상대 프로세서와 통신하는 인터프로세서 버퍼 송·수신 부(113d,113e)를 포함한 메모리 부를 지니고 있고, 상기 제어컴플렉스의 각 마이크로프로세서 제어장치가 상호 서어비스하기 위하여 회로접속용 고레벨 인터페이스 부(113c)에 반응하여 인터프로세서 송신 및 수신부(113d,113e)에 접속하는 인터프로세서 버퍼(141,142,등)를 포함하고, 상기 인터프로세서 버퍼(141,142,등)는 송신(141a등) 및 수신(141b등), 버퍼부를 포함하며, 상기 송신부(141a)는 상대 프로세서중 하나의 인터프로세서 버퍼 송신 부(113d)에 접속되고, 수신부(141b)는 다른 상대 프로세서의 인터프로세서버퍼 수신부(113e)에 접속되는 특징을 지닌 전화스위칭 시스템의 마이크로프로세서 제어 컴플렉스.

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