KR820000240B1

KR820000240B1 - Digital clock and alarm

Info

Publication number: KR820000240B1
Application number: KR1019800002836A
Authority: KR
Inventors: 장현영
Original assignee: 금성통신 주식회사; 구두회; 금성통신주식회사; 하인츠 디터 케루트
Priority date: 1980-07-16
Filing date: 1980-07-16
Publication date: 1982-03-08

Abstract

After each part of the alarm time is stored in the time memory circuit(50), the output signal is output as the memory time stored by addressing of the alarm address counter(48) is in accordance with the running time of the time counter(30) at the time comparator (62,62,63,64). This output signal is input to the one terminal of AND gate(65)(66)(67) through the E4 line and part bit output in memory circuit is input to the other terminal of AND gate through bus line so as to operate the correspondent bell driving circuit(7). After the output signal of the comparator is delayed for a time in the time delaying pulse generator(41,42), it resets the alarm address counter (48) thereby the next alarm time is prepared.

Description

Circuit Method of Automatic Time Signal Device that Combines Electronic Clock

제 1 도는 본 발명에 의한 자동시보 장치의 전반적인 블록 다이어그램.1 is an overall block diagram of an automatic time signal apparatus according to the present invention.

제 2 도는 제 1 도에 표시한 본 발명에 따른 자동 시보장치를 구체화 한 1예의 회로도.FIG. 2 is a circuit diagram of an example incorporating an automatic time signal apparatus according to the present invention shown in FIG.

본 발명은 전자회로를 구성하여 정해진 시간에 임의의 필요한 횟수 만큼 타종하여 주는 전자시계를 겸한 자동시보장치의 회로방식에 관한 것이다.The present invention relates to a circuit system of an automatic time signal apparatus, which serves as an electronic clock, which constitutes an electronic circuit and performs a certain number of times at a predetermined time.

직장과 학교 등의 업무나 수업의 시종을 알리는 종래의 시보방식은 수동적으로 타종하거나 기계식 시보장치를 사용함으로써 시보의 정확도가 불량할 뿐만 아니라 부피가 크고 고장발생 비율이 높았다. 또한 최근 시중에서 입수 가능한 전자식 시보장치는 각기 상이한 시보를 필요로 하는 파트(part)가 많을 경우 해당 파트에만 해당시보를 알려주기 위해 시보장치를 각기 별도로 설치해야 하는 결점이 있었다.The conventional time signal method of notifying the end of work or school, such as work or school, the manual time or by using a mechanical time signal, the accuracy of the time signal is not only poor, but also bulky and high failure rate. In addition, the recent commercially available electronic time signal device has a defect that must be installed separately to provide a time signal only to the corresponding part when there are a lot of parts (part) that require different time signals.

즉, 이러한 기계식 시보장치 및 전자식 시보장치에 있어서는 시간세트(set) 단위의 한계성(예, 최소 단위가 5분 간격으로 운용되는 점) 및 수개 파트의 구분 타종 문제가 대두되었으며 동,하절기 타종시간의 절환, 타종시간의 표시등에 있어서의 그 절차가 지극히 불편하였었다.In other words, in such mechanical and electronic time devices, the limitation of time set unit (for example, the point where the minimum unit is operated every 5 minutes) and the problem of division of several parts have emerged. The procedure for the switching and other time indicators was extremely inconvenient.

본 발명의 목적은 정해진 시간에 임의의 필요한 횟수만큼 타종하여 주는 전자시계를 겸한 자동시보장치의 회로 구성방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a circuit configuration method of an automatic time signal apparatus, which serves as an electronic clock that performs a certain number of times at a predetermined time.

상술한 목적을 달성하기 위해서 공지의 전자시계를 구성하고 별개의 시간 기억회로를 구성하여 상기 전자시계 및 시간 기억회로의 시간이 일치될 때 출력을 발생하는 시간비교기와 이 시간비교기의 출력에 따라 구동되는 벨구동용 릴레이 회로를 구성함으로써 공지의 벨이 울리게 하였으며 또한 상기 시간 기억회로의 기억된 시간이 타종 순서대로 출력되도록 상기 시간 기억회로의 번지를 지정하여 주는 타종순서 계수기와 상기 전자시계의 시간과 타종순서를 임의로 맞춰놓을 수 있도록 한 공지의 버튼 조작회로와, 상기 전자시계의 시간과 상기 시간 기억회로의 타종시간을 각기 독립적으로 표시할 수 있게 구성한 멀티플렉서(multiplexen)와 표시장치를 구성하였다.In order to achieve the above object, a time comparator that generates an output when a time coincides with the time of the electronic clock and the time memory circuit by constructing a known electronic clock and a separate time memory circuit, and driving according to the output of the time comparator By configuring a relay circuit for driving the bell, a known bell rings, and another type sequence counter for designating the address of the time memory circuit so that the stored time of the time memory circuit is outputted in different types and A well-known button operation circuit for arbitrarily matching the other order, a multiplexer and a display device configured to independently display the time of the electronic clock and the other time of the time memory circuit are constructed.

상기와 같이 구성된 본 발명에 의한 회로의 특징은 시간기억소자로서 공지의 고밀도 집적회로인 EPROM을 효율적으로 사용할 수 있음으로써 시간세트 최소단위의 한계성을 철폐할 수 있음과 아울러 수개파트의 구분타종, 동,하절기 타종시간의 절환 등을 매우 간단히 수행할 수 있고 타종시간의 데이타가 상기 시간 기억회로로부터 직접 출력됨으로써 타종시간의 표시등도 매우 간단히 수행할 수 있게 되는 바, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The characteristics of the circuit according to the present invention configured as described above can effectively use the known high density integrated circuit EPROM as the time memory device, thereby eliminating the limitation of the minimum unit of time set, and distinguishing several parts In addition, it is possible to perform the switching of other types of time very simply and the indicators of other types of time can be performed very simply by directly outputting the data of other types of time from the time memory circuit, which will be described in detail with reference to the accompanying drawings. Is as follows.

제 1 도를 참조하면, 기준시간 발생기(20)에서는 내장된 수정 진동자에 의해 발생된 정확한 주파수의 고주파를 분주하여 계수시간단위(예, 1분) 간격의 펄스를 발생하며 이 펄스를 시간계수기(30)의 계수입력단자에 인가한다. 또한 다른 출력으로 타종순서 계수기(40)의 동작에 필요한 고주파(예, 1Hz)를 생성하여 제공한다.Referring to FIG. 1, the reference time generator 20 divides a high frequency wave of an accurate frequency generated by a built-in crystal oscillator to generate pulses at intervals of counting time units (for example, 1 minute), and converts the pulses into a time counter ( Applied to the coefficient input terminal of 30). In addition, it generates and provides a high frequency (eg, 1 Hz) necessary for the operation of the other type counter 40 with another output.

시간계수기(30)는 공지의 것으로서 계수입력 단자에 제공된 펄스를 계수하여 분, 시간단위의 현재 진행시간의 데이타를 출력하며 상기 데이타를 시간비교기(60)의 한쪽 입력구룹에 제공함과 동시에 진행시간을 표시하기 위하여 멀티플렉서(81)에 제공한다.The time counter 30 is known, and counts the pulse provided to the counting input terminal to output data of the current running time in minutes and hours, and provides the data to one input group of the time comparator 60 and at the same time the running time. To multiplexer 81 for display.

제 1 도에서 점선 안쪽의 100으로 표시된 부분은 본 발명에 의한 타종신호 발생장치로서 시간비교기(60), 시간기억회로(50), 타종순서계수기(40)를 포함한다.In FIG. 1, a portion indicated by 100 inside the dotted line includes a time comparator 60, a time memory circuit 50, and another type order counter 40 as another type signal generator according to the present invention.

시간기억회로(50)에는 타종될 시간과 해당파트가 번지의 송서로서 기억되어 있으며 타종순서계수기(40)로부터 제공되는 번지에 해당하는 순서의 타종시간과 해당파트가 출력되어 시간비교기(60)의 다른쪽의 입력구룹에 제공됨과 동시에 타종시간을 표시하기 위하여 멀티플렉서(81)에 인가된다.In the time memory circuit 50, the time to be typed and the corresponding part are stored as the invoice of the address, and the other type time and the corresponding part of the order corresponding to the address provided from the other type order counter 40 are outputted to the time comparator 60. In addition to being provided to the other input group, it is applied to the multiplexer 81 to display the other time.

시간 비교기(60)는 두 입력구룹, 즉 시간계수기(30)로부터 제공된 진행 시간과 시간기억회로(50)로 부터 제공된 타종시간이 일치할 경우 시간 기억회로(50)로부터 제공된 파트에 해당하는 출력을 생성한 후 관련 벨 구동용 릴레이 회로(70)를 구동시켜 해당 파트에만 벨이 울리게한다. 그와 동시에 시간 일치판단 출력은 다음 순서의 타종시간을 마련하기 위새 타종순서 계수기(40)에 인가된다.The time comparator 60 outputs the output corresponding to the part provided from the time memory circuit 50 when the progress time provided from the two input groups, namely, the time counter 30 and the other time provided from the time memory circuit 50, coincide. After creation, the relevant bell driving relay circuit 70 is driven to ring only the corresponding parts. At the same time, the time coincidence determination output is applied to the other order order counter 40 to prepare the next time order.

타종순서 계수기(40)는 진행시간 바로 다음 순서의 타종시간이 기억된 번지를 시간기억회로(50)에 제공하고 있으며, 시간비교기(60)로 부터 인가되는 일치판단의 출력을 받으면 "1"을 계수하게 되어 상기의 이미 제공하고 있는 번지보다 하나 증가한 번지를 시간기억회로(50)에 제공하게 된다. 이때 시간기억회로(50)는 이미 출력하고 있던 상기 타종시간의 다음 순서의 타종 시간을 출력하게 되어 결국 다음 타종시간이 마련되며 또 이것은 시간비교기(60)에 제공된다.The other type order counter 40 provides the address storing the other type time immediately after the progress time to the time memory circuit 50, and receives "1" upon receiving the output of the matching judgment applied from the time comparator 60. Counting is provided to the time memory circuit 50 by one address which is increased from the already provided address. At this time, the time memory circuit 50 outputs the other time in the next order of the other time which has already been output, and finally the next time is provided, which is provided to the time comparator 60.

미 설명된 버튼 조작회로(10)와 멀티플렉서(81) 및 표시장치(82)는 공지의 것으로서 버튼조작회로(10)는 기준시간 발생기(20)와 타종순서 계수기(40)를 제어하여 진행시간과 타종시간을 임의대로 맞출 수 있도록 구성되어 있으며 멀티플렉서(81) 및 표시장치(82)는 시간계수기(30)로부터 제공된 진행시간과 시간기억회로(50)로부터 제공된 타종시간을 각기 독립적으로 표시할 수 있도록 구성되었다.The button operation circuit 10, the multiplexer 81, and the display device 82, which are not described, are well known, and the button operation circuit 10 controls the reference time generator 20 and the other order counter 40 to control the progress time. The multiplexer 81 and the display device 82 are configured to independently match the other time, and the multiplexer 81 and the display device 82 can independently display the progress time provided from the time counter 30 and the other time provided from the time memory circuit 50, respectively. Configured.

제 2 도는 본 발명에 의한 자동 시보장치의 요부이며 제 1 도에서는 부호 100으로 표시된 타종신호 발생장치를 중심으로 한 구체적인 회로의 1예로서 타종시간세트의 최소단위가 1분이고 타종횟수가 최대 512회이며 타종가능한 파트수가 3개 파트인 회로를 도시하고 있다.2 is an essential part of the automatic time signal apparatus according to the present invention, and FIG. 1 is an example of a specific circuit centered on the other signal generating device denoted by reference numeral 100. The minimum unit of the other time set is 1 minute and the maximum number of times of the other times is 512 times. And a circuit in which the number of parts that can be driven is three parts.

버튼 조작회로(10)(제 2 도에서는 생략되었음)외 기준신호 발생회로(20), 시간계수회로(30), 멀티플렉서(81) 및 표시장치(82)는 이미 상술한 바 있고 또 이 분야에서 널리 알려져 있음으로 더 이상의 설명은 생략한다.The reference signal generating circuit 20, the time counting circuit 30, the multiplexer 81 and the display device 82 besides the button operation circuit 10 (not shown in FIG. 2) have already been described above and Since it is widely known, further description is omitted.

시간 기억회로(50)는 래치(latch)(51)와 ROM(52)으로서 구성되는데 통용의 데이타 8비트의 ROM으로서 16비트의 효과를 얻을 수 있도록 구성한 것으로서 ROM(52)의 우수번지 데이타는 래치(51)에 일시 저장되고 다음 번지인 기수번지의 직접적인 데이타와 함께 출력되어 결국 16비트의 데이타를 얻도록한 것이다. 일열의 타종시간 데이타는 1분단위 4비트, 10분단위 3비트, 1시간단위 4비트, 10시간단위 2비트와 파트 3비트로서 합계 16비트가 되는데 이를 1분단위 4비트, 10분단위 3비트, 1시간단위의 최하위 1비트와 1시간단위의 상위 3비트, 10시간단위 2비트, 파트 3비트로 양분하여 8비트의 ROM(52)의 우수번지에 상기 양분된 것의 전자를 기수번지에 후자를 각각 기억시킨다. 이때 우수번지의 기수번지의 선택은 ROM(52)의 번지비트중 최하위 비트인 A0를 사용한다(예로서 A0=O는 우수번지를 A0=1은 기수번지를 나타낸다).The time memory circuit 50 is constituted as a latch 51 and a ROM 52. The time memory circuit 50 is a conventional 8-bit ROM that can achieve 16-bit effects. The even address data of the ROM 52 is latched. It is temporarily stored at (51) and output with the direct data of the next address, which is the end address, to obtain 16 bits of data. A series of other time data is 4 bits per minute, 3 bits for 10 minutes, 4 bits for 1 hour, 2 bits for 10 hours, and 3 bits for parts for a total of 16 bits, which is 4 bits for 1 minute and 3 for 10 minutes. The former of the above-mentioned dividing is added to the odd address of 8-bit ROM 52 by dividing it into bits, the lowest 1 bit of 1 hour unit, the upper 3 bits of 1 hour unit, 2 bits of 10 hours unit, and 3 bits of part. Remember each. At this time, the odd address of the even address is selected using A0 which is the least significant bit among the address bits of the ROM 52 (for example, A0 = O indicates the even address and A0 = 1 indicates the odd address).

결국 일열의 타종시간 데이타는 ROM(52)의 2개번지를 차지하게 되어 ROM(52)의 번지비트수가 10개이므로(A0~A9) 최대 기억용량은 ROM(52)의 번지수의 절반, 즉 번지수는 1024(=2¹⁰)이므로 최대 기억용량은 512회로서 결정이 되고 번지 비트의 최상위 비트 A9를 절기절환에 사용함으로써(예, 동절기 : A9=0, 하절기 A9=1 등으로 할수 있음) 최대 기억용량은 동절기 256회와 하절기 256회로 나뉘게 된다.As a result, a series of different time data occupies two addresses of the ROM 52, and the number of address bits of the ROM 52 is ten (A0 to A9), so that the maximum storage capacity is half of the address of the ROM 52, that is, Since the address number is 1024 (= 2 ¹⁰ ), the maximum memory capacity is determined as 512 times and by using the most significant bit A9 of the address bit for the season switching (for example, in winter: A9 = 0, summer A9 = 1, etc.) The maximum memory capacity is divided into 256 winter and 256 summer seasons.

시간 기억회로(50)의 16비트의 출력은 래치(15)의 Q₀~Q₇과 ROM(52)의 D₀~D₇으로 이루어져 있으며 1분단위 4비트 : D₀~D₃, 10분단위 3비트 : D₄~D₆, 1시간단위 4비트 : D₇, Q₀~Q₂, 10시간단위 2비트, Q₃,Q₄, 파트비트 : Q₅,Q₆,Q₇로 대응되어 타종시간과 해당파트의 데이타를 구성하고 타종시간의 각 단위 비트들은 선로(540) (550)(561,562)(570)를 통하여 시간 비교기(60)의 "A"입력구룹에 인가되어지면 멀티플렉서(81)를 통하여 표시장치(82)에서 타종시간으로 표시되어진다.The 16-bit output of the time memory circuit 50 is composed of Q ₀ to Q ₇ of the latch 15 and D ₀ to D ₇ of the ROM 52. 4 bits per minute: D ₀ to D ₃ , 10 minutes Unit 3 bit: D ₄ ~ D ₆ , 1 hour unit 4 bit: D ₇ , Q ₀ ~ Q ₂ , 10 hour unit 2 bit, Q ₃ , Q ₄ , Part bit: Q ₅ , Q ₆ , Q ₇ The data of the final time and the corresponding part are composed, and each unit bit of the final time is applied to the "A" input group of the time comparator 60 through the lines 540, 550, 561, 562 and 570. 81 is displayed in the display device 82 at different clock times.

또한 파트 비트들도 선로(510)(520)(530)를 통하여 시간비교기(60)의 AND게이트(65)(66)(67)에 각기 인가되어진다.Part bits are also applied to the AND gates 65, 66, 67 of the time comparator 60 through the lines 510, 520, 530, respectively.

한편 시간계수기(30)의 출력 즉 1분단위 4비트, 10분단위 3비트, 1시간단위 4비트, 10시간단위 2비트들도 각기 선로(310)(320)(330)(340)를 통하여 시간비교기(60)의 "B" 입력구룹에 인가되어지며 멀티플렉서(81)를 통하여 표시장치(82)에서 진행신간으로 표시되어진다.On the other hand, the output of the time counter 30, that is, 4 bits per minute, 3 bits per 10 minutes, 4 bits per hour, and 2 bits per 10 hours, is also provided through the lines 310, 320, 330, and 340, respectively. It is applied to the " B " input group of the time comparator 60, and is displayed in progress by the display device 82 through the multiplexer 81.

시간비교기(60)는 1분 단위 비교기(64), 10분 단위 비교기(63), 1시간 단위 비교기(62), 10시간단위 비교기(61)와 파트를 분별하여 벨구동용 릴레이회로(70)를 동작시키는 AND게이트(65)(66)(67)로서 이루어져 있다. 각 단위 비교기들(61)(62)( 63)(64)은 각기 "A" 입력구룹의 타종시간 데이타와 "B" 입력구룹의 진행시간 데이타 중 해당단위의 데이타만을 비교하여 일치를 판정하게되나 모두 직렬로 연결되어 있으므로 결국 모든 단위에서 일치하여야 최종 출력인 10시간 단위비교기의 E₄가 높은 레벨로 된다.The time comparator 60 separates the parts from the one-minute comparator 64, the ten-minute comparator 63, the one-hour comparator 62, and the ten-hour comparator 61, and the parts for the bell driving relay circuit 70. And the AND gates 65, 66, 67 for operating. Each of the unit comparators 61, 62, 63 and 64 compares only the data of the corresponding unit among the other time data of the "A" input group and the progress time data of the "B" input group to determine a match. Since they are all connected in series, they must match in all units, resulting in a high level of E ₄ in the 10-hour comparator, the final output.

상기 출력 E₄는 다음 타종시간을 마련하기 위해 선로(610)를 통하여 타종순서 계수기의 타이머(41)에 인가되며, 벨을 구동하기 위해 AND게이트(65)(66)(67) 각각의 한쪽 입력단자에 인가된다.The output E ₄ is applied to the timer 41 of the other type counter through the line 610 to prepare the next type of time, and one input of each of the AND gates 65, 66 and 67 to drive the bell. Is applied to the terminal.

예를 들어 시간 기억회로(50)로부터의 파트비트가(510)의 선로만이 높은레벨이고 나머지 선로(520)(530)는 낮은 레벨로 인가되어 졌다면 그리고 시간이 일치하여 E₄가 높은 레벨로 될 때 AND게이트(65)만이 두 입력이 모두 높은 레벨인 조건을 만족하여 그 출력이 높은 레벨로 되면 결국 선로(510)에 해당하는 파트의 벨구동 회로(71,72,77)를 동작시켜 해당하는 파트에만 벨을 울리게된다.For example, if only part of the line of the part bit 510 from the time memory circuit 50 is applied at a high level and the remaining lines 520 and 530 are applied at a low level, and the time coincides with E ₄ at a high level. When only the AND gate 65 satisfies the condition that both inputs are at a high level and the output is at a high level, the bell drive circuits 71, 72, and 77 of the part corresponding to the line 510 are operated. Only the part will ring.

타종순서 계수기(40)는 ROM(52)의 번지계수기(48)와 래치(51)에 ROM(52)의 우수번지의 데이타를 래치시키기 위해 구성된 플립플롭(45),(46) 및 NOR게이트(47)와, 시간비교기(60)의 출력(610)으로부터 일정시간 만큼 지연된 후 번지계수기(48)에 한개의 계수용펄스를 보내주기 위해 구성된 타이머(41), 미분기(42) 및 NOR게이트(44)와, 시간기억회로(50)의 기억된 내용이 마지막 순서의 타종시간임을 판정하여 번지계수기(48)를 리세트시키기 위한 펄스를 발생하는 NOR게이트(43)로 구성되어 있다.The other type order counter 40 includes flip-flops 45, 46 and a NOR gate configured to latch data of the even address of the ROM 52 in the address counter 48 and the latch 51 of the ROM 52. 47) and a timer 41, a differentiator 42, and a NOR gate 44 configured to send a counting pulse to the address counter 48 after being delayed by a predetermined time from the output 610 of the time comparator 60. And a NOR gate 43 for generating a pulse for resetting the address counter 48 by determining that the stored contents of the time memory circuit 50 are the last time in the last order.

벨구동용 릴레이회로(70)의 한개 파트에 대한 회로는 저항기(71) 및 트랜지스터(72), 릴레이(77,78)로서 구성되는데 각기 파트마다의 회로의 구성은 서로 동일하므로 제 2 도에서는 1개 파트의 회로만 도시하였다. 회로의 동작은 AND게이트(65)의 출력으로부터 높은 레벨이 저항기(71)의 한쪽단자에 인가되면 트랜지스터(72)가 동작하고 릴레이 권선(77)에 전류가 흐름과 동시에 릴레이의 접점(78)이 접속됨으로서 여기에 연결된 해당파트의 벨이 울리게 된다.The circuit for one part of the bell drive relay circuit 70 is composed of a resistor 71, a transistor 72, and a relay 77, 78. The circuit structure of each part is the same, so that in FIG. Only the circuit of the parts is shown. The operation of the circuit is that when a high level from the output of the AND gate 65 is applied to one terminal of the resistor 71, the transistor 72 operates and a current flows through the relay winding 77 and the contact 78 of the relay is closed. When connected, the bell of the part connected here will ring.

다음은 상술한 바와 같이 구성된 제 2 도의 회로의 작용을 예를 들어 설명하기 위해 가정을 하겠다.The following is assumed to explain by way of example the operation of the circuit of FIG. 2 configured as described above.

먼저 높은 레벨의 상태를 1로 낮은 레벨의 상태로 0로 가정한다. 다음 현재의 절기를 하절기로 가정하고 ROM(52)의 절기절환용 번지 최상위 비트 A₉를 A₉=0로 가정한다. 임의의 현재 진행시간을 "05시32분"이라 가정하고 상기 진행시간 바로 다음순서의 타종시간이 A와 B파트의 "05시 45분"으로서 ROM(52)의 "102"번지와 "103"번지에 기억되고 그 다음 순서의 타종시간이 B와 C파트의 "06시 10분"으로서 ROM(52)의 "104"번지와 "105"번지에 기억되어 있다고 가정한다.First, assume that the high level state is 1 and the low level state is 0. Next, it is assumed that the current season is summer and the most significant bit A ₉ of the season switching address of the ROM 52 is A ₉ = 0. Assuming that the current running time is "05:32", the next time immediately following the running time is "05:45" of the A and B parts, as "102" and "103" of the ROM 52. It is assumed that the other time in the next order is stored in the address 104 and address 105 in the ROM 52 as "06:10" in the B and C parts.

또한 파트비트는 래치(51)의 Q₇을 A파트, Q₆을 B파트, Q₅를 C파트로서 대응되어 있다고 가정한다.In addition, the part bits assume that Q ₇ of the latch 51 corresponds to A part, Q ₆ to B part, and Q ₅ to C part.

상기 가정의 현재 진행시간에서 제 2 도의 각 회로와 선로는 다음과 같은 상태에 있게 된다.At the current running time of the assumption, each circuit and line in FIG. 2 is in the following state.

ROM(52)은 이미"102"번지의 데이타를 래치(51)에 제공하여 준 상태로서 현재 "103"번지의 데이타를 출력하게 되어 번지의 내용은 "103"으로 된다. 따라서 번지계수기(48)의 내용 즉 선로(410)의 내용은 최하위 비트 A₀를 포함하지 않으므로 번지내용 "103"을 절반으로 나눈 몫의 값인 "51"이 되고 A₀=1이 된다.The ROM 52 has already provided the data of address "102" to the latch 51, and outputs the data of address "103" now, and the content of the address becomes "103". Therefore, since the contents of the address counter 48, that is, the contents of the line 410 do not include the least significant bit A ₀ , the contents of the address number “103” divided by half are “51” and A ₀ = 1.

ROM(52)의 현재 데이타 즉 103번지의 데이타는 상술된 바 있듯이 타종시간의 1분단위 데이타와 10분단위 데이타와 1시간 단위 데이타의 최하위 비트를 포함하므로 차례로 나열하여 표현하면 D₇,D₆,D₅,D₄,D₃,D₂,D₁,D₀=11000101이 되며 래치(51)의 현재출력 즉 ROM(52)의 102번지 데이타는 타종시간의 1시간 단위 데이타의 상위 3버트와 10 시간단위 데이타 2비트와 파트데이타 3비트를 포함하므로 차례로 나열하여 표현하면 Q₇,Q₆,Q₅,Q₄,Q₃,Q₂,Q₁,Q₀=11000010가 된다. 따라서 파트비트 Q₇,Q₆,Q₅에 각기 해당하는 선로(510)=1, 선로(520)=1, 선로(530)=0로서 AND게이트(65)(66)(67)의 한쪽 입력에 각기 인가된다. 현재는 타종시간과 진행 시간이 일치된 상태가 아니므로 시간비교기(60)의 시간일치판단 출력 E₄=0로서 AND게이트(65)(66)(67)에 인가되어 AND게이트(65)(66)(67) 모두의 출력은 0로서 어느 하나도 벨을 구동하지 못하는 상태에 있게 된다. 또 일치판단출력 E₄=0가 선로(610)를 통해 타이머(41)에 인가되어 타이머(41)는 동작하지 않는 상태이다. NOR게이트(43)의 입력은 모두 0가 아니므로 그 출력은 0가 되고 번지계수기(48)의 클리어(CLR)단자에 0가 인가되므로 번지계수기(48)는 계수 가능상태에 있게 된다. NOR게이트(44)는 한쪽입력에 NOR게이트(43)로부터 0를 인가받으며 다른쪽 입력에 미분기(42)로부터 평상시 0를 받으므로 그 출력은 1이 된다. 따라서 플립플롭(45)은 세트가능 상태로 있는다. 실제로 플립플롭(45)은 플립플롭(46)으로부터 이미 펄스를 받아 현재 세트된 상태인

=1,

=0가 된다. 이 상태는 상술한 번지 최하위 비트 A₀=1을 만족한다.If ROM present data that is the data of the 103 address of 52 is expressed by listing in order because it contains the least significant bits of the as the above-mentioned bar 1 minute tajong unit of time data and the 10 minute data to the first time unit data D _7, D ₆ , D ₅ , D ₄ , D ₃ , D ₂ , D ₁ , D ₀ = 11000101, and the current output of the latch 51, that is, the 102 address data of the ROM 52, is the upper three butts of the one-hour unit data of the other time. And 10 bits of time data, and 3 bits of part data are included, so when they are listed in order, Q ₇ , Q ₆ , Q ₅ , Q ₄ , Q ₃ , Q ₂ , Q ₁ , Q ₀ = 11000010. Therefore, one of the inputs of AND gates 65, 66 and 67 as line 510 = 1, line 520 = 1, and line 530 = 0 corresponding to part bits Q ₇ , Q ₆ and Q ₅ , respectively. Are applied to each. At the present time, the other time and progress time do not coincide with each other and are applied to the AND gates 65, 66 and 67 as time matching output E ₄ = 0 of the time comparator 60. 67 outputs all zeros, so none of them are driving the bell. In addition, the coincidence determination output E ₄ = 0 is applied to the timer 41 via the line 610 so that the timer 41 does not operate. Since the inputs of the NOR gate 43 are not all zeros, their outputs are zero, and since the zero is applied to the clear (CLR) terminal of the address counter 48, the address counter 48 is in the countable state. Since the NOR gate 44 receives 0 from the NOR gate 43 at one input and normally 0 from the differentiator 42 at the other input, its output is 1. The flip-flop 45 is therefore in a settable state. In fact, flip-flop 45 has already received a pulse from flip-flop 46 and is currently set

= 1,

= 0 This state satisfies the above described least significant bit A ₀ = 1.

플립플롭(46)의 J입력=플립플롭(45)의

=0이며 K=1이므로 플립플 롭(46)은 클록(CK)단자에서 1MHz의 펄스를 받아 현재 리세트된 상태로서

=0,

=1이 된다. NOR게이트(47)은 한쪽입력이 플립플롭(46)의

이므로 현재 1이며 따라서 게이트가 닫힌 상태로서 다른쪽 입력의 1MHz를 통과 못시키고 그 출력은 0가 된다. 이 상태는 래치(51)의 LE단자가 0인 상태이므로 래치(51)의 기억상태의 조건을 만족하게 된다.J input of flip-flop 46 = flip-flop 45

Since 0 = 0 and K = 1, the flip-flop 46 receives a 1 MHz pulse from the clock CK terminal and is currently reset.

= 0,

= 1. NOR gate 47 has one input of flip-flop 46

Is 1, so the gate is closed and cannot pass 1MHz of the other input and its output is zero. In this state, since the LE terminal of the latch 51 is 0, the condition of the storage state of the latch 51 is satisfied.

이제 시간이 경과하여 타종시간과 진행시간이 일치되면 즉 가정시의 진행시간으로부터 "13"분이 경과되어 현재 진행시간이 "05시 45분"이 되면 시간비교기(60)의 일치판단출력 E₄는 1이되며 선로(610)를 통하여 타이머(41)를 동작시킨다. 이와 동시에 AND게이트(65)(66)(67)의 한쪽 입력은 모두 1이 되며 다른쪽 입력은 선로(510)(520)(530)을 통하여 파트비트 ABC=110를 받고 있었으므로 AND게이트(65)의 출력은 1, AND게이트(66)의 출력은 1, (67)의 출력은 게속 0가 된다. 따라서 AND게이트(65)의 출력으로부터 저항기(71)를 통하여 트랜지스터(72)가 동작하고 릴레이(77,78)를 거쳐 A파트의 벨을 울리게 된다. AND게이트(66)의 출력도 1이므로 상기와 유사한 회로를 거쳐 B파트의 벨을 울리게된다. 즉 A와 B파트만의 벨이 동시에 울리게되어 가정시의 타종시간 A와 B파트의 "05시 45분"을 만족하게 된다.Now, if the other time and the progress time coincide with each other, that is, "13" minutes have elapsed since the home time progress time and the current progress time is "05:45", the coincidence judgment output E ₄ of the time comparator 60 is 1 and the timer 41 is operated through the line 610. At the same time, one of the inputs of the AND gates 65, 66, 67 is all 1, and the other input receives the bit bit ABC = 110 through the lines 510, 520, 530. ) Output is 1, AND gate 66 output is 1, output 67 is continuously 0. Thus, the transistor 72 operates from the output of the AND gate 65 through the resistor 71 and rings the part A via the relays 77 and 78. Since the output of the AND gate 66 is also 1, the B part rings through a circuit similar to the above. In other words, A and B part of the bell rings at the same time to satisfy the other time at home A and B part "05:45".

한편 일치판단 출력 E4가 1이되는 순간 동작했던 타이머(41)는, 선정된 시간, 예로서 5초후에 복구되고 미분기(42)는 타이머(41)이 복구됨과 동시에 정의(+의) 펄스를 NOR게이트(44)에 인가한다. 이로써 타종시간과 진행시간이 일치한 후 5초 지연되어 다음 타종시간인 B와 C파트의 "06시 10"분이 마련되는데 다음 타종시간이 마련되는 동작을 설명하면 다음과 같다.On the other hand, the timer 41, which has been operated at the same time as the coincidence determination output E4 becomes 1, recovers after a predetermined time, for example, 5 seconds, and the differentiator 42 NORs a positive (+) pulse at the same time as the timer 41 is recovered. To the gate 44. As a result, a delay of 5 seconds is made after the matching time and the progress time are matched, so that "06:10" minutes of the next time, B and C, are prepared. The operation of preparing the next time is as follows.

NOR게이트(44)는 미분기(42)로부터 인가된 정의펄스를 받아 부의(－의) 펄스를 내보내어 플립플롭(45)를 클리어 시킨다.The NOR gate 44 receives the positive pulse applied from the differentiator 42 and sends a negative pulse to clear the flip-flop 45.

즉 클리어 된 플립플롭(45)의

=0,

=1이 되며 플립플롭(46)은 J와 K가 모두 1이 되므로 토글(toggle) 상태가 된다. 또한 번지계수기(48)는 플립플롭(45)의

가 1에서 0로 변하는 순간, 즉 클리어 되는 순간 "1"을 계수하여 그 내용이 이전상태의 내용 "51"에서 "52"로 되며 ROM(52)에는 번지 최하위 비트 A₀=0이므로 "104"번지가 지정이 된다.Clear flip-flop (45)

= 0,

= 1 and flip-flop 46 is toggled since both J and K are 1. In addition, the address counter 48 of the flip-flop 45

Is changed from 1 to 0, that is, when it is cleared, "1" is counted and its contents are changed from contents "51" to "52" in the previous state, and in the ROM 52, the least significant bit A ₀ = 0, so "104". The address is designated.

한편 플립플롭(46)은 토글상태에서 1MHz의 첫 펄스를 받아

=1,

=0로 상태가 바뀌게 된다. 이 바뀐 상태에서 NOR게이트(47)는 1MHz펄스의 0인 부분에서 두 입력이 모두 0가 되므로 정의펄스를 래치(51)에 제공한다. 아직 ROM(52)에는 "104"번지가 지정되어 있고 래치(51)의 데이타입력 D₀~D₇은 ROM(52)의 출력데이타이므로 래치(51)가 정의펄스를 받으면 이전의 "102"번지의 데이타를 잃게되고 새로이 "104"번지의 데이타를 기억하게 된다. 다시 플립플롭(46)이 1MHz의 두 번째 펄스를 받으면 아직 토글상태이므로 상태는

=0,

=1로 바뀌며 NOR게이트(47)는 다시 게이트가 닫힌 상태로 된다.On the other hand, the flip-flop 46 receives the first pulse of 1 MHz in the toggle state.

= 1,

The state changes to 0. In this changed state, the NOR gate 47 provides the positive pulse to the latch 51 because both inputs become zero at the zero portion of the 1 MHz pulse. The ROM 52 is still assigned the "104" address, and the data inputs D ₀ to D ₇ of the latch 51 are the output data of the ROM 52. Therefore, when the latch 51 receives the positive pulse, the previous address "102" is received. Data is lost and new data of "104" is memorized. Again, when the flip-flop 46 receives the second pulse of 1 MHz, it is still toggled, so the state

= 0,

= 1 and NOR gate 47 is closed again.

그와 동시에 즉

=1에서

=0로 바뀌는 순간, 타이머(41)의 복구직 후 미분기(42)에서 생성된 정의펄가 NOR게이트(44)에 의해 부의펄스로서 인가될 때 클리어되었던 플립플롭(45)은 세트되어

=1,

=0로 된다. 그러면 번지계수(48)의 내용이 "52"인 상태에서 번지최하위 비트 A₀=1이 되므로 ROM(52)에 "105"번지가 지정된다.At the same time

From = 1

The moment the change to = 0, the flip-flop 45 which was cleared when the positive pulse generated in the differentiator 42 was applied as the negative pulse by the NOR gate 44 immediately after the recovery of the timer 41 was set.

= 1,

= 0 Then, the address least significant bit A ₀ = 1 is set in the state where the content of the address coefficient 48 is "52", so the address "105" is assigned to the ROM 52.

즉 래치(51)에는 ROM(52)의 "104"번지의 데이타가 기억되고 ROM(52)은 현재 "105"번지의 데이타를 출력하고 있으므로 "104"번지와 "105"번지에 기억되었던 다음 순서의 타종시간인 B와 C파트의 "06시 10분"이 마련된 것이다. 이 시간은 타종시간과 진행시간이 일치하여 벨이 울렸던 5초 직후로서 시간 비교기의 일치판단 출력 E4는 진행시간에 대해 타종시간이 바뀜으로서 다시 0로 되어 AND게이트(65)(66)(67)의 출력이 모두 0가 됨으로써 벨은 5초 후에 멈추게 된다. 이상과 같이 회로의 상태는 타종시간과 진행시간이 바뀐 것과 번지계수기(48)의 내용이 하나 증가한 것을 제외하고는 가정시의 진행시간에서의 상태와 동일하게 된다.That is, since the data of address "104" of the ROM 52 is stored in the latch 51, and the ROM 52 is currently outputting the data of address "105", the next order stored in the addresses "104" and "105" is stored. The other time of B and C part "06:10" is prepared. This time is 5 seconds immediately after the bell rings because the clock time is consistent with the clock time, and the coincidence judgment output E4 of the time comparator becomes 0 again as the clock time is changed with respect to the clock time and the AND gate 65, 66, 67 is used. The output will be all zeros so the bell will stop after 5 seconds. As described above, the state of the circuit is the same as the state in the running time at home, except that the seeding time and the running time are changed and the contents of the address counter 48 are increased by one.

상술한 바와 같이 다음 타종시간을 마련함으로써 계속적으로 정해진 시간과 해당파트에 타종이 이루어지며 최종 타종시간 후의 다음 타종시간은 최초의 타종시간으로 되는데 이는 NOR게이트(43)에 의하여 이루어진다.As described above, the next seedling time is continuously made by setting the next seeding time and the corresponding part, and the next seeding time after the last seeding time is the first seeding time, which is made by the NOR gate 43.

즉, 최종 타종시간 다음의 파트비트 ABC에 모두 0를 기억시켜 놓으면 최종 타종시간의 타종이 끝난 직후 상기 파트비트 ABC가 래치(51)에 래치되는 순간 래치되는 순간 래치의 Q₇Q₆Q₅가 모두 0가 되므로 NOR게이트(43)의 세 입력은 모두 0인 조건을 만족하여 그 출력은 1이 되고 번지계수기(48)는 리세트되어 그 내용이 "0"가 된다. 또한 NOR게이트(43)의 출력은 NOR게이트(44)를 통하여 플립플롭(45)를 클리어하게 된다. 즉 번지계수기(48)의 내용이 "0"이고 번지 최하위 비트 A₀도 0가 되므로 ROM(52)의 번지는 "0"가 되며 상술한 바 있는 타종시간 마련의 동작으로서 "0"번지와"1"번지에 기억된 최초의 타종시간이 마련된다.That is, if all 0's are stored in the part bit ABC after the last closing time, Q ₇ Q ₆ Q ₅ of the latch is instantaneously latched the moment the part bit ABC is latched to the latch 51 immediately after the end of the last closing time. Since all zeros are satisfied, the three inputs of the NOR gate 43 all satisfy the condition of 0, the output thereof is 1, and the address counter 48 is reset so that its contents become "0". The output of the NOR gate 43 also clears the flip-flop 45 through the NOR gate 44. That is, since the content of the address counter 48 becomes "0" and the least significant bit A ₀ also becomes 0, the address of the ROM 52 becomes "0", and the address "0" and "0" as the operation of preparing the other time described above. The first clock time memorized at address 1 "is prepared.

이상 상술한 바와 같이 계속적으로 또한 순환적으로 정해진 시간에 또한 해당파트에 타종이 이루어진다.As described above, other species are made at the part continuously and cyclically at a predetermined time.

본 발명의 시간 기억회로에 사용하는 ROM(52)은 프로그램이 가능한 공지의 EPROM으로서 예를들면 NEC사의 MPD454D와 인텔사의 2704 등을 사용할 수 있으며 타종횟수가 많은 경우 인텔사의 2708과 2716등을 사용할 수 있다. 타종시간의 횟수가 더욱 많은 경우는 이와같은 ROM(2)을 병렬로 사용하는 공지의 방법을 이용하면 된다. 이와 같은 EPROM은 "PROM 프로그래머"장치를 사용하여 타종시간을 쉽게 저장할 수 있다.The ROM 52 used in the time memory circuit of the present invention is a programmable EPROM that can be used, for example, NEC's MPD454D and Intel's 2704. In the case of a large number of types, Intel's 2708 and 2716 can be used. have. In the case where the number of different clock times is more, a known method using such ROM 2 in parallel may be used. Such EPROMs can be easily stored for different times using the "PROM programmer" device.

단지 본 발명이 일예의 회로에 대해서 상세히 설명되었으나 본 발명의 범위를 벗어나지 않는 한도 내에서 회로의 많은 변화 및 수정을 가할 수 있음을 이해하여햐 한다.Although the present invention has been described in detail with respect to one example circuit, it should be understood that many changes and modifications of the circuit may be made without departing from the scope of the present invention.

한 예로서 시간계수기(30)와 멀티플렉서가 조합된 시계전용의 칩을 사용하고 상기 전용칩의 멀티플렉서로부터 나오는 시간데이타의 단위당의 직렬출력과 시간기억회로(50)의 출력을 멀티플렉서(81)로서 처리한 시간데이타의 단위당의 직렬출력에 대해 제 2 도의 구성과는 상이한 시간비교기(60)를 적용함으로서 조금간단한 회로를 구성할 수 있음을 디지탈 분야에 종사하는 사람이라면 이해할 수 있을 것이다.As an example, using a clock-only chip in which the time counter 30 and the multiplexer are combined, the serial output per unit of time data from the multiplexer of the dedicated chip and the output of the time memory circuit 50 are processed as the multiplexer 81. It will be understood by those skilled in the digital field that a simpler circuit can be constructed by applying a time comparator 60 different from that of FIG. 2 for the serial output per unit of time data.

다른 한 예로는 시간기억회로(50)를 제 2 도와는 달리 δ－bit ROM 2개를 사용하여 구성할 수 있다.As another example, the time memory circuit 50 may be configured using two δ-bit ROMs unlike the second diagram.

더우기 시간기억회로(50)와 타종순서 계수기(40)는 타종시간세트의 최소단위와 EPROM의 선택여하에 따라서 많은 변화를 가할 수 있다.In addition, the time memory circuit 50 and the type order counter 40 can add many changes depending on the minimum unit of the type time set and the selection of the EPROM.

상술한 바와 같이, 본 발명의 회로방식에 따른 자동시보 장치는 고밀도의 집적회로를 이용함으로 인해서 간단한 장치로 충분히 많은 타종시간을 기억시킬 수 있을뿐만 아니라 타종회수의 확장, 타종시간의 변경, 수개파트의 타종, 1개의 스위치 조작에 의한 동,하절기 절환등의 용이하며, 다음 타종시간의 표시, 타종시간의 간격이 1분으로 되는 등 여러가지 잇점이 있다.As described above, the automatic time signal device according to the circuit method of the present invention can not only store a large enough number of different types of time with a simple device due to the use of a high density integrated circuit, but also expand the number of times, change the type of time, several parts It is easy to switch between winter and summer by one switch operation, one display operation, next time display, and another time interval is 1 minute.

Claims

The different time of each part is stored in the time memory circuit 50, and the storage time of the memory circuit 50 by the address designation of the other address counter 48 and the advancing time of the known time counter 30 are compared with each other. When inputted and matched to (61, 62, 63, 64), the output signal is applied to one terminal of the AND gates 65, 66, 67 via the E4 line and is also part of the memory circuit 50. The AND gates 65, 66, 67 operate as a bit output is applied to the other terminals of the AND gates 65, 66, 67 via the lines 510, 520, 530. The bell drive circuit 70 is operated, and the output of the comparator 60 is also delayed for a predetermined time in the time delay pulse generating circuits 41 and 42 via the lines E4 and 610, and then other kinds of address counters ( The circuit system of the automatic time signal device which combines an electronic clock with the characteristic of resetting 48) to prepare the next time.