KR800000440B1 - Semiconductor devices - Google Patents

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KR800000440B1
KR800000440B1 KR7400301A KR740000301A KR800000440B1 KR 800000440 B1 KR800000440 B1 KR 800000440B1 KR 7400301 A KR7400301 A KR 7400301A KR 740000301 A KR740000301 A KR 740000301A KR 800000440 B1 KR800000440 B1 KR 800000440B1
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junction
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다께시 마쯔시다
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원본미기재
소니 가부시기가이샤
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Abstract

An improved semiconductor device having high withstand voltage characteristics is composed of a substrate of first cond. type, a first region(12) of second cond. type forming a main rectifying junction, a second region(14) of second cond. type opposite to the first region and a third region(16) of second cond. type placed between the first and the second regions. The electric field generated by auxiliary field generated by auxiliary field limiting regions(15a, 15b) in the second region offsets the composite field(Es) at point A to improve withstand voltage of the semiconductor device.

Description

반도체 장치Semiconductor devices

제1도는 종래의 고내압 반도체 장치의 일예를 표시한 단면도.1 is a cross-sectional view showing an example of a conventional high breakdown voltage semiconductor device.

제2도는 본 발명에 의한 고내압의 반도체 장치의 일예를 트랜지스터에 적용한 경우의 단면도.2 is a cross-sectional view in which an example of a high breakdown voltage semiconductor device according to the present invention is applied to a transistor.

제3도는 제2도의 반도체 장치의 제법의 일예를 표시한 공정순의 단면도.3 is a cross-sectional view of a process sequence showing an example of the manufacturing method of the semiconductor device of FIG.

제4도는 본 발명을 GCS 소자에 적용한 경우의 단면도.4 is a cross-sectional view when the present invention is applied to a GCS element.

본 발명은 초고내압(超高耐壓)의 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to ultra high breakdown voltage semiconductor devices.

종래, 반도체 장치에 있어서 그 내압을 향상시키기 위해서는 주지한대로 메사형(mesa type)방식, 혹은 플래나(planar: 평판) 접합에 있어서는 제1도에 표시한 대로 소위 필드리미팅(field limiting) 방식이 채택되어 왔다.Conventionally, in order to improve the breakdown voltage in a semiconductor device, a mesa type method or a so-called field limiting method is adopted as shown in FIG. Has been.

필드리미팅 방식은 도시와 같이 반도체 기판(1) 내에 확산층(2)을 형성하고 플래나 접합, 즉 주접합(j)를 형성하여 이루어지는 플래나형 반도체 장치에 있어서, 그 기판(1)의 일주면에 있는 확산층(2)의 둘레에 이것을 둘러싸서 확산층(2)와 동 도전형(同導電型)의 환형의 확산영역 즉 소위 필드리미팅 영역(3)을 형성하여 구성한 것이다. 이 경우 주접합(j)에 역 바이어스의 전압 즉 예를 들면 확산층(2)이 P형의 경우에는 확산층(2)에 부전압을 인가할 때 확산층(2)을 중심으로 해서 공핍층(空乏層)(4)가 넓어져, 주접합(j)의 과괴전압보다 낮은 소정 전압(-Vp)에서 필드리미팅 영역(3)에 도달하고, 다시 높은 부전압이 확산층(2)에 인가되면 확산층(2)와 필드리미팅 영역(3) 사이에는 거의 -Vp이상의 전압은 가하지 않고 필드리미팅 영역(3)에서 다시 공핍층(4)가 넓혀져간다. 따라서 필드리미팅 영역(3)을 적당히 확산층(2)를 중심으로 해서 복수개를 동심적으로 설치하도록 하면 주접합(j)의 곡율에 따른 항복은 피할 수 있으며 내압이 향상한다. 즉 확산층(2)와 필드리미팅 영역(3) 사이의 펀치스루(punch through) 전압과 필드리미팅 영역(3)의 접합(3a)의 내압과의 합으로 주접합(j)의 내압이 정해진다.The field limiting method is a planar semiconductor device in which a diffusion layer 2 is formed in a semiconductor substrate 1 and a planar junction, that is, a main junction j, is formed as shown in the drawing. The diffusion layer 2 and the same conductivity type annular diffusion region, that is, the so-called field limiting region 3, are formed by surrounding the diffusion layer 2 which is present. In this case, when a negative voltage is applied to the main junction j, that is, for example, when the diffusion layer 2 is a P type, a depletion layer centers on the diffusion layer 2 when a negative voltage is applied to the diffusion layer 2. 4) widens, reaches the field limiting region 3 at a predetermined voltage (-V p ) lower than the overvoltage of the main junction j, and when a high negative voltage is applied to the diffusion layer 2 again, the diffusion layer ( The depletion layer 4 widens again in the field limiting region 3 without applying a voltage of approximately -V p or more between 2) and the field limiting region 3. Therefore, if the field limiting region 3 is provided with a plurality of concentrically centered around the diffusion layer 2, the yield due to the curvature of the main junction j can be avoided and the breakdown voltage is improved. In other words, the internal pressure of the main junction j is determined by the sum of the punch-through voltage between the diffusion layer 2 and the field limiting region 3 and the internal pressure of the junction 3a of the field limiting region 3.

일반적으로 플래나형 반도체 장치는 그 접합부가 산화막 등의 절연막(5)로서 덮어 씌워져 있기 때문에, 메사형 반도체 장치에 비해서 전기적 특성 및 제법에 있어 유리하지만, 제1도와 같이 필드리미팅 구조를 채용해도 그 내압은 메사형 구조에 비해 열등하다. 이것은 필드리미팅 영역(3)을 설치해도 메사형에 대응할만큼의 평판 접합이 할 수 없는 것에 있다고 생각된다.In general, the planar semiconductor device is advantageous in electrical characteristics and manufacturing method compared to the mesa type semiconductor device because its junction portion is covered with an insulating film 5 such as an oxide film. However, even if a field limiting structure is employed as in FIG. Is inferior to mesa structure. This is considered to be due to the fact that even when the field limiting region 3 is provided, flat plate joining can not be performed as much as the mesa type.

또 필드리미팅 방식에 있어서는 임의의 일점(A)에 있는 전계를 고려했을 때, 이점(A)에는 확산(2) 및 필드리미팅 영역(3)의 각각의 주접합(j) 및 (3a)에 의한 전계 Ep0및 Ep1가 주어져 결과적으로 그 합성 전계 Es가 주어지는 것으로 된다. 따라서 확산층(2)에 주어진 전압을 올려주면. 이 합성 전계 Es가 커져서 확산층(2) 및 필드리미팅 영역(3) 사이의 전계의 적분값 즉 전위차가 올라가 드디어는 표면 접합부의 파괴전에 브레이크 다운(break down)한다.In the field limiting method, when the electric field at any one point A is taken into consideration, the advantage A includes the main junctions j and 3a of the diffusion 2 and the field limiting region 3, respectively. The electric fields E p0 and E p1 are given, and as a result, the synthetic electric field E s is given. Therefore, if you raise the given voltage to the diffusion layer (2). This synthesized electric field E s becomes large, and the integral value of the electric field between the diffusion layer 2 and the field limiting region 3, that is, the potential difference increases, and finally breaks down before breaking of the surface joint.

이 점으로 보아도 제1도의 필드리미팅 구조에 있어서의 내압 향상에는 한계가 있는 것으로 생각된다.From this point of view, it is considered that there is a limit to the breakdown voltage improvement in the field limiting structure of FIG.

또한 도면중(6) 및 (7)은 각각 전극이다. 또 제1도에 있어서는 다이오드에 대해 진술했으나, 트랜지스터 또는 게이트 콘트롤 스위칭 소자(GCS) 등의 반도체 장치에 있어서도, 똑같은 것을 말한다.6 and 7 in the figure are electrodes. In addition, in FIG. 1, although the diode was mentioned, the same thing is said also in semiconductor devices, such as a transistor or a gate control switching element (GCS).

이러한 점에 비추어 보아, 본 발명자는 앞서 플래나 접합을 갖는 반도체 장치에 있어서 메사형보다 고내압을 얻을 수 있는 반도체 장치를 제안했다. 이것은 제1도의 구성으로 다시 기판(1)의 주접합(j)의 형성되는 면과는 반대측의 면에 주접합(j)과 대향해서 보조 필드리미팅 영역을 형성하고, 주접합의 공핍층을 우선 이 부조 필드리미팅 영역에 도달시켜, 다음에 표면의 필드리미팅 영역(3)으로 넓혀지게 되고, 그 보조 필드리미팅 영역에 의해 제1도의 점(A)에 놓을 수 있는 합성 전계 Es를 지워 없애는 방향의 전계를 발생시켜, 전 합성 전계를 가급적으로 적게하고 내압의 향상을 도모한 것이다. 이와 같은 구성의 반도체장치에 있어서는 주접합에서의 공핍층이 우선 기판 뒷면의 보조 필드리미팅 영역에 도달하면 대략 예정의 내압을 취할 수 있는 것이지만, 그러나 실제에는 반도체 슬라이스(Slice)의 불균일에 의해 슬라이스가 두꺼운 경우에는 공핍층이 예정의 전압에 있어 보조 필드리미팅 영역에 도달 못하고, 고내압을 얻지 못하는 경우가 있다.In view of these points, the present inventor has proposed a semiconductor device which can obtain a higher withstand voltage than a mesa type in a semiconductor device having a planar junction. In the configuration of FIG. 1, this forms an auxiliary field limiting region opposite to the main junction j on the surface on the side opposite to the surface where the main junction j of the substrate 1 is formed, and first depletes the depletion layer of the main junction. In the direction of reaching the auxiliary field limiting region, which is then widened to the field limiting region 3 of the surface, and the synthetic field E s which can be placed at the point A of FIG. 1 by the secondary field limiting region. By generating an electric field, the total synthetic electric field is reduced as much as possible, and the internal pressure is improved. In the semiconductor device having such a configuration, when the depletion layer in the main junction reaches the auxiliary field limiting region on the back side of the substrate, it is possible to take a predetermined predetermined breakdown voltage. However, in practice, the slice is formed due to unevenness of the semiconductor slice. In the thick case, the depletion layer may not reach the auxiliary field limiting region at a predetermined voltage and may not obtain high breakdown voltage.

또, 예를 들면 트랜지스터에 적용한 경우에도, 트랜지스터로는 콜렉터 직렬 저항 Rs를 작게하지 않으면 전류용량이 취할 수 없으므로, 콜렉터 직렬저항 Rs를 작게하기 위해 콜렉터로 되는 반도체 기판의 저항율을 내리고, 또한 기판의 두께를 크게하는 것이 요구되지만 기판의 농도가 올라가 또한 두께가 크게 되므로서, 보조 필드리미팅 영역을 설치해도 콜렉터 집합에서의 공핍층이 뒷면의 보조 필드리미팅 영역에 도달하기 어려워져서 내압을 얻지 못하는 문제가 발생한다는 것이다.In addition, for even example is applied to a transistor, the transistor will not be able to take the current capacity if not reduce the collector series resistance R s, lower the resistivity of the semiconductor substrate to the collector in order to reduce the collector series resistance R s, also Although it is required to increase the thickness of the substrate, the concentration of the substrate increases and the thickness increases, so that even if the auxiliary field limiting region is provided, it is difficult for the depletion layer in the collector set to reach the auxiliary field limiting region on the back side, thereby failing to obtain internal pressure. The problem arises.

본 발명은 이러한 점에 비추어 확실히 고내압의 항복율이 올라가 또한 우수한 특성을 얻을 수 있는 반도체 장치를 제공하려고 하는 것이다.In view of the above, the present invention aims to provide a semiconductor device which can reliably increase the yield strength of high breakdown voltage and obtain excellent characteristics.

본 발명에 있어서는 제1도 전형의 반도체 기판과, 반도체기관의 일주면에 임하여 주정류 접합을 형성하는 제2도 전형의 제1영역과, 반도체 기판의 타주면에 임하여, 제1영역에 대항하는 제2도 전형의 제2영역과, 제1영역과 제2영역과의 사이에 위치하는 제2도 전형의 제3영역과를 가지고 되는 것이다.In the present invention, a semiconductor substrate of the first degree typical type, a first region of the second degree typical type which forms a main rectification junction on one circumferential surface of a semiconductor engine, and a second main surface of the semiconductor substrate are opposed to the first area. FIG. 2 includes a second region typical of the second degree and a third region typical of the second degree located between the first region and the second region.

이하 제2도를 인용하여 본 발명의 한 실시예를 트랜지스터에 적용한 경우에 대해 설명한다.Hereinafter, a case in which an embodiment of the present invention is applied to a transistor will be described with reference to FIG. 2.

본 발명에 있어서는 제2도에 표시한대로, 콜렉터 영역으로 된다. 예를 들면 N형 반도체 기판(11)의 한쪽의 주면에 임하여 베이스 영역으로 되는 P형 확산층 즉 제1영역(12)를 형성하고 다시 제1영역(12)에 에미터로 되는 N형 확산층(10)을 형성함과 동시에 콜렉터 접합(jC)의 외측에 이것을 둘러싸고, 제1영역(12)과 동 도전형의 환형의 확산 영역 즉 말하자면 필드리미팅 영역(13a),(13b)를 형성한다. 이 경우 제1영역(12), 필드리미팅 영역(13a),(13b)의 상호의 간격은 각 접합이 브레이크 다운하기 직전에 공핍층이 옆의 필드리미팅 영역에 도달할 수 있는 거리로 선정한다. 한편 기판(11)의 다른 주면에 있어서, 제1영역(12) 및 각 필드리미팅 영역(13a),(13b)에 대향하여 각각 제1영역(12)과 동 도전형의 제2영역 즉 보조 필드리미팅 영역(14) 및 (15a),(15b)를 형성함과 동시에 제1영역(12) 및 제2영역(14) 사이의 소정 위치에 제1영역(12) 및 제2영역(14)와 동도전형의 매입(埋迅)층, 즉 제3영역(16)을 형성한다.In this invention, as shown in FIG. 2, it becomes a collector area | region. For example, an N-type diffusion layer 10 serving as an emitter in the first region 12 is formed by forming a P-type diffusion layer, that is, a first region 12, serving as a base region on one main surface of the N-type semiconductor substrate 11. ) Is formed and surrounded by the outer side of the collector junction jC to form the first region 12 and the annular diffusion region of the same conductivity type, that is, the field limiting regions 13a and 13b. In this case, the space | interval of the 1st area | region 12, the field limiting area | region 13a, 13b is set to the distance which a depletion layer can reach the next field limiting area immediately before each junction breaks down. On the other main surface of the substrate 11, the first area 12 and the field limiting areas 13a and 13b are opposed to the first area 12 and the second area, i.e., the auxiliary field, of the same conductivity type, respectively. The limiting regions 14, 15a, and 15b are formed, and at the same position between the first region 12 and the second region 14, the first region 12 and the second region 14 and A buried layer of copper conductivity type, that is, the third region 16 is formed.

보조필드리미팅 영역(14)는 그주변이 콜렉터접합(jC)의 주면에서부터 소정의 간격 W만큼 외측으로 위치하도록하고, 또한 여기에 따라 순차적으로 각각의 보조 필드리미팅 영역(15a),(15b)를 각각 대응하고 필드리미팅 영역(13a),(13b)에 대해 외측으로 편위(偏位)하여 형성한다.The sub-field limiting area 14 is positioned so that its periphery is located outward from the main surface of the collector joint jC by a predetermined distance W, and accordingly, the sub-field limiting areas 15a and 15b are sequentially disposed. They are formed so as to correspond to each other and to shift outward with respect to the field limiting regions 13a and 13b.

또 제1의 영역(12)과 보조 필드리미팅 영역(14) 사이의 간격은 제1영역(12) 및 필드리미팅 영역(13a)로 만드는 내압보다 낮은 전압으로 공핍층이 보조 필드리미팅 영역(14)의 접합에 닿는 거리에 선정하는 것이 좋고, 또제3영역(16)은 제1영역(12)부터의 공핍층이 보조필드리미팅 영역(14)에 도달하는 이전의 낮은 소정 전압으로 공핍층의 일부가 도달하는 위치에 설치하도록 한다.In addition, the spacing between the first region 12 and the auxiliary field limiting region 14 is lower than the breakdown voltage made of the first region 12 and the field limiting region 13a. In the third region 16, the portion of the depletion layer is formed at a predetermined low voltage before the depletion layer from the first region 12 reaches the auxiliary field limiting region 14. Install at the location where it is reached.

그리하여, 제1영역 즉 베이스 영역(12) 및 에미터영역(10)에 각각 베이스 전극(17) 및 에미터 전극(18)을 형성하고 또 필드리미팅 영역(13b)의 외측에 콘덕트 영역(19)을 끼워 콜렉터전극(20)을 형성한다.Thus, the base electrode 17 and the emitter electrode 18 are formed in the first region, that is, the base region 12 and the emitter region 10, respectively, and the conductive region 19 is formed outside the field limiting region 13b. ) To form the collector electrode 20.

이러한 구성에 의하면, 우선 콜렉터접합(jC)의 외측에 이것을 둘러싼 필드리미팅 영역(13a),(13b)을 갖고, 콜렉터접합(jC)에 대향하는 기판의 뒷면에 보조 필드리미팅 영역(14), (15a), (15b)를 갖는 것에 의해, 점 A에 있어서 합성 전계가 가급적으로 작게 된다.According to this configuration, first, the field limiting regions 13a and 13b surrounding the collector junction jC are disposed on the outer side of the substrate opposite to the collector junction jC. By having 15a) and (15b), the synthetic electric field becomes small at point A as much as possible.

즉 베이스 영역(12) 및 제1필드리미팅 영역(13a) 사이의 중간 위치에 있는 임의의 일점 A의 전계에 대해 생각하면, 점 A에는 베이스 영역(12), 제1필드리미팅 영역(13a) 보조필드리미팅 영역(14) 및 (15a)의 각각의 접합에 의한 전계 Ep0, Ep1, E'p0, E'p1가 주어진다.In other words, considering an electric field of any one point A at an intermediate position between the base area 12 and the first field limiting area 13a, the point A assists the base area 12 and the first field limiting area 13a. The electric fields E p0 , E p1 , E ' p0 , E' p1 by respective junctions of the field limiting regions 14 and 15a are given.

그러나 이 경우 보조 필드리미팅 영역(14)는 접합(jC)의 주변에서 외측으로 연장하여 형성되어 있기 때문에 이것에 의한 전계 E'p0는 전계 Ep0및 Ep1의 합성 전계 Es를 지워 없애는 방향의 전계로 되고, 그 전합성 전계는 가급적으로 작게 된다.However, in this case, since the auxiliary field limiting region 14 extends outward from the periphery of the junction jC, the electric field E ' p0 due to this is in the direction of erasing and eliminating the composite electric fields E s of the electric fields E p0 and E p1 . It becomes an electric field, and the electric synthesis electric field becomes small as possible.

따라서 콜렉터 접합에 주는 역 바이어스 전압을 올리는 경우, 베이스 영역(12) 및 제1필드리미팅 영역(13a) 사이의 전계의 적분값, 즉 전위차는 변화시키지 않고 그 사이의 브레이크 다운은 발생하지 않고 내압은 향상한다.Therefore, when the reverse bias voltage applied to the collector junction is raised, the integral value of the electric field between the base region 12 and the first field limiting region 13a, that is, the potential difference is not changed, and breakdown does not occur between the breakdown voltages. Improve.

본 발명에 있어서는 베이스 영역(12)와 보조 필드리미팅 영역(14)와의 사이에 제3영역(16)을 설치한 것에 의해 접합(jC)부터 확대되는 공핍층은 도중, 낮은 전압으로 제3영역(16)에 도달하고, 다시 이것에서의 공핍층의 넓어짐이 낮은 전압필드리미팅 영역(14)에 도달하고, 전체로서 공핍층이 보조 필드리미팅 영역(14)에 도달하는데 필요한 전압을 저전압으로 할 수가 있고, 트랜지스터의 내압, 즉 콜렉터 접합의 내압을 향상시킬 수가 있다.In the present invention, the depletion layer enlarged from the junction jC by the third region 16 is provided between the base region 12 and the auxiliary field limiting region 14. 16), the widening of the depletion layer at this point reaches the low voltage field limiting region 14, and the voltage required for the depletion layer as a whole to reach the auxiliary field limiting region 14 can be made low voltage. The breakdown voltage of the transistor, that is, the breakdown voltage of the collector junction can be improved.

즉, 베이스 영역(12)와 제3영역(16) 사이의 거리를 ℓ1, 제3영역(16)과 보조 필드리미팅 영역(14) 사이의 거리를ℓ2로 할때 제3영역(16)이 설치되어 있을 경우의 접합(jC)로부터의 공핍층의 보조 필드리미팅 영역(14)에 달하는데 필요한 전압은 공핍층이 제3영역(16)에 달할때까지의 전압 V1과 제3영역(16)부터 보조 필드리미팅 영역(14)에 달할 때까지의 전압 V2과의 합 V1+V2로 된다.That is, when the distance between the base region 12 and the third region 16 is l 1 and the distance between the third region 16 and the auxiliary field limiting region 14 is l 2 , the third region 16 Is required to reach the auxiliary field limiting region 14 of the depletion layer from the junction jC in the case where it is provided, the voltage V 1 and the third region 16 until the depletion layer reaches the third region 16. ) it is from the sum V 1 + V 2 and the voltage V 2 of the to reach the auxiliary field limiting region 14.

Figure kpo00001
Figure kpo00001

되는 관계식이 성립되므로,Since the relation that becomes

Figure kpo00002
Figure kpo00002

로 된다.It becomes

한편 제3영역(16)을 갖지 않는 경우의 공핍층의 보조 필드리미팅 영역(14)에 달하는데 필요한 전압 V3은 다음 식으로 표시된다.On the other hand, the voltage V 3 required to reach the auxiliary field limiting region 14 of the depletion layer in the absence of the third region 16 is expressed by the following equation.

Figure kpo00003
Figure kpo00003

따라서 (1) 및 (2)식으로부터Therefore, from (1) and (2)

Figure kpo00004
Figure kpo00004

으로 되고, 제3영역(16)을 설치했을 경우보다 저전압으로 공핍층이 보조 필드리미팅 영역(14)에의 도달이 가능하다. 따라서 트랜지스터에 있어서는 콜렉터 직렬저항 Rs을 작게 하기 위해 기판의 불순물 농도를 올려서 저항율을 내리고, 또한, 두께를 크게하고 소자의 특성의 향상을 도모함과 아울러, 초고내압의 소자로 할 수가 있다. 또한 상술에 있어서는 제3영역(16)의 깊이방향의 두께 ℓ3를 ℓ3=0로서 설명했으나 ℓ3＞0로 했을 때는 다시 V1+V2와 V3와의 차는 커진다.The depletion layer can reach the auxiliary field limiting region 14 at a lower voltage than when the third region 16 is provided. Therefore, in the transistor, in order to reduce the collector series resistance R s , the resistivity is lowered by increasing the impurity concentration of the substrate, the thickness can be increased, the characteristics of the device can be improved, and the device can be made into an ultrahigh breakdown voltage device. In the above description, the thickness l 3 in the depth direction of the third region 16 has been described as l 3 = 0, but when l 3 > 0, the difference between V 1 + V 2 and V 3 again becomes large.

제3도는 제2도에 표시한 트랜지스터의 제법의 일예이다. 제3도에 있어서는, 우선 소정의 두께, 예를 들면 200 내지 300μ 정도의 두께를 갖는 N-형 반도체 기판(11)를 준비하고, 그 일면 위쪽에 SiO2막(21)을 마스크로하고, 소정의 크기의 P형 매입층 즉 제3영역(16)을 확산 형성한다(제3도 A). 다음에 상면의 SiO2막(21)을 제거한 후, 영역(16)을 포함한 기판전면에 N-의 에피택셜 기상성장층(11A)을 형성한다.3 is an example of the manufacturing method of the transistor shown in FIG. In FIG. 3, first, an N − type semiconductor substrate 11 having a predetermined thickness, for example, a thickness of about 200 to 300 µm is prepared, and a SiO 2 film 21 is used as a mask on one side of the upper surface. The P-type buried layer having a size of D, that is, the third region 16 is diffusely formed (FIG. 3A). Next, after removing the SiO 2 film 21 on the upper surface, an epitaxial gas phase growth layer 11A of N − is formed on the entire surface of the substrate including the region 16.

이때 기상 성장층(11A)는 기판(11)을 포함한 전 두께가 300 내지 400μ 정도로 되도록 형성한다(제3도B). 다음에 기판(11)의 뒷면을 100μ 정도 에칭 제거하고 후에, 그 양면이 SiO2막(22)을 끼워 P형 불순물을 확산하고 베이스(12), 필드리미팅 영역(13a),(13b) 및 보조 필드리미팅 영역 (14),(15a),(15b)를 형성하고(제3도 C), 다음으로 베이스 영역(12)내에 N형의 에미터(10)를 확산 형성하고, 동시에 기판(11)의 일면에 콘덕터용의 N형 영역(19)를 확산 형성하고, 또 각각 베이스 전극(17), 에미터 전극(18) 및 콜렉터 전극(20)을 형성한다. 이리하여 목적의 트랜지스터를 얻는다.At this time, the vapor phase growth layer 11A is formed such that the total thickness including the substrate 11 is about 300 to 400 mu (Fig. 3B). Next, the back surface of the substrate 11 is etched away by about 100 mu, and then both surfaces sandwich the SiO 2 film 22 to diffuse the P-type impurities, and the base 12, the field limiting regions 13a, 13b and the auxiliary Field limiting regions 14, 15a, and 15b are formed (FIG. 3C), and then n-type emitters 10 are diffusely formed in the base region 12, and at the same time, the substrate 11 is formed. The N-type region 19 for the conductor is diffused on one surface of the base, and the base electrode 17, the emitter electrode 18 and the collector electrode 20 are formed, respectively. Thus, the target transistor is obtained.

또한 상기예에서는 본 발명을 바이플러 트랜지스터에 적용했지만 제1도에 표시한 대로의 다이오드에도 적용할 수 있다.In the above example, the present invention is applied to a bipolar transistor, but can also be applied to a diode as shown in FIG.

또 제4도에 표시하듯이, N형 기판(31)에 각각 게이트 영역(32), 캐소드 영역(33) 및 애노드영역(34)를 형성하여 이루어진 게이트 콘트롤 스위칭(GCS)에도 적용할 수 있다.As shown in FIG. 4, the gate control switching (GCS) formed by forming the gate region 32, the cathode region 33, and the anode region 34 in the N-type substrate 31, respectively.

즉 게이트영역(32)를 둘러싸고 상기와 같은 필드리미팅 영역(13a),(13b)을 형성하고, 또 기판(31)의 뒷면에 보조필드리미팅 영역(14),(15a),(15b)를 형성함과 동시에 게이트 영역(32)의 바로 아래 영역(32) 및(14) 사이에 제3영역(16)을 실치하도록 하면, 상술과 똑같이 고내압으로 이런 종류의 소자가 얻게 되어, 따라서 소자의 순방향 강하전압 VF을 내리기 위해 기판(31)의 두께를 크게 하여 구성하는 것이 가능하다.That is, the field limiting regions 13a and 13b as described above are formed around the gate region 32, and the auxiliary field limiting regions 14, 15a and 15b are formed on the rear surface of the substrate 31. At the same time, if the third region 16 is mounted between the regions 32 and 14 immediately below the gate region 32, this kind of device is obtained with high breakdown voltage as described above, and thus the forward direction of the device. In order to lower the drop voltage V F , it is possible to increase the thickness of the substrate 31.

Claims (1)

본문에 설명되고 도면에 표시된 바와 같이, 제1 도전형의 반도체 기판과, 그 기판의 일주면에서 주정류접합을 형성하는 제2 도전형의 제1영역과, 상기 기판의 타주면에서 상기 제1영역에 대향하는 제2 도전형의 제2영역과, 상기 제1영역과 상기 제2영역과의 사이에 위치하는 제2도전형의 제3영역과를 갖는 것을 특징으로 하는 반도체 장치.As described herein and shown in the drawings, a first conductive semiconductor substrate, a first region of a second conductivity type forming a main rectifying junction on one peripheral surface of the substrate, and the first surface on the other peripheral surface of the substrate. And a second region of the second conductivity type facing the region, and a third region of the second conductivity type located between the first region and the second region.
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