KR20240131487A - 표시 장치 및 이의 제조 방법 - Google Patents

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이정훈
고종범
김연홍
김은현
이선희
이현모
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삼성디스플레이 주식회사
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Abstract

본 발명은 콘택홀의 개수를 줄여 화소의 공간 활용도를 향상시킬 수 있는 표시 장치에 관한 것으로, 제1 액티브층(ACT1); 상기 제1 액티브층(ACT1)에 연결된 제1 트랜지스터(T1); 상기 제1 트랜지스터(T1)에 연결된 화소 전극(PE); 상기 제1 액티브층(ACT1)과 다른 물질을 포함하는 제2 액티브층(ACT2); 및 상기 제2 액티브층(ACT2)에 연결된 제2 트랜지스터(T5 또는 T2-T4)를 포함하며, 상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부에 직접 연결된다.

Description

표시 장치 및 이의 제조 방법{display device AND MEthod for fabricating the same}
본 발명은 표시 장치에 관한 것으로, 특히 콘택홀의 개수를 줄여 화소의 공간 활용도를 향상시킬 수 있는 표시 장치 및 이의 제조 방법에 대한 것이다.
유기 발광 표시 장치(organic light emitting display apparatus)는 전류에 의해 휘도가 달라지는 표시 소자, 예컨대, 유기 발광 다이오드(organic light emitting diode)를 포함한다.
한국 공개특허공보 제10-2018-0079082호 (2018.07.10. 공개)
본 발명은 콘택홀의 개수를 줄여 화소의 공간 활용도를 향상시킬 수 있는 표시 장치 및 이의 제조 방법를 제공하는데 그 목적이 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 제1 액티브층(ACT1); 상기 제1 액티브층(ACT1)에 연결된 제1 트랜지스터(T1); 상기 제1 트랜지스터(T1)에 연결된 화소 전극(PE); 상기 제1 액티브층(ACT1)과 다른 물질을 포함하는 제2 액티브층(ACT2); 및 상기 제2 액티브층(ACT2)에 연결된 제2 트랜지스터(T5 또는 T2-T4)를 포함하며, 상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부에 직접 연결된다.
상기 제1 액티브층과 상기 제2 액티브층이 동일층 상에 배치된다.
상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉한다.
상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층 상에 배치된다.
상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층과 중첩한다.
상기 제1 액티브층은 상기 제2 액티브층을 향해 연장된 연장부를 포함하며, 상기 제2 액티브층의 상기 적어도 일부는 상기 제1 액티브층과 연장부에 직접 연결된다.
상기 제1 액티브층과 상기 제2 액티브층 간의 계면에 절연막이 배치되지 않는다.
상기 제1 액티브층(ACT1)은 인듐-갈륨-아연 산화물을 포함한다.
상기 제2 액티브층(ACT2)은 인듐-갈륨-아연-주석 산화물을 포함한다.
상기 제1 트랜지스터는 구동 트랜지스터이고, 상기 제2 트랜지스터는 스위칭 트랜지스터이다.
상기 제2 트랜지스터(T3, T4 또는 T5)에 연결된 전원 라인(VDL, VRL, VIL)을 더 포함한다.
상기 전원 라인은 상기 제1 액티브층과 상기 제2 액티브층 간의 계면과 중첩한다.
상기 전원 라인은 제1 구동 전압 라인, 기준 전압 라인 및 초기화 전압 라인 중 어느 하나이다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 제1 액티브층(ACT1); 상기 제1 액티브층(ACT1)과 중첩하는 제1 게이트 전극(GE1)을 포함하는 제1 트랜지스터(T1); 상기 제1 액티브층(ACT1)과 다른 물질을 포함하는 제2 액티브층(ACT2); 상기 제2 액티브층(ACT2)과 중첩하는 제2 게이트 전극(GE2)을 포함하는 제2 트랜지스터(T2); 및 상기 제1 트랜지스터(T1)에 연결된 화소 전극을 포함하며, 상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부에 직접 연결된다.
상기 제1 액티브층과 상기 제2 액티브층이 동일층 상에 배치된다.
상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉한다.
상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층 상에 배치된다.
상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층과 중첩한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 기판 상에 제1 액티브층을 형성하는 단계; 상기 제1 액티브층의 적어도 일부와 직접 연결되도록 상기 기판 및 상기 제1 액티브층 상에, 상기 제1 액티브층과 다른 물질을 포함하는 제2 액티브층을 형성하는 단계; 상기 제1 액티브층 상에 제1 트랜지스터의 제1 게이트 전극을 형성하는 단계; 및 상기 제2 액티브층 상에 제2 트랜지스터의 제2 게이트 전극을 형성하는 단계를 포함한다.
상기 제1 액티브층과 상기 제2 액티브층이 동일층 상에 배치된다.
상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 표시 장치에 따르면, 서로 다른 물질을 포함하는 제1 액티브층과 제2 액티브층이 서로 직접 연결됨으로써 이들을 연결하기 위한 별도의 콘택홀들 및 액티브 연결 전극이 필요없으므로, 화소의 공간 활용도가 향상될 수 있다.
또한, 이종의 액티브층들과 이들을 연결하기 위한 액티브 연결 전극 간의 기생 커패시터의 발생도 억제될 수 있다.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 5는 일 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다.
도 6은 도 5의 화소 회로를 포함하는 본 발명의 일 실시예에 따른 표시 장치의 화소 어레이에 대한 평면도이다.
도 7은 도 6의 구성 요소들 중 제1 도전층만 선택적으로 나타낸 평면도이다.
도 8은 도 6의 구성 요소들 중 제2 도전층만을 선택적으로 나타낸 평면도이다.
도 9는 도 6의 구성 요소들 중 제3 도전층만을 선택적으로 나타낸 평면도이다.
도 10은 도 6의 구성 요소들 중 제4 도전층만을 선택적으로 나타낸 평면도이다.
도 11은 도 6의 구성 요소들 중 제5 도전층만을 선택적으로 나타낸 평면도이다.
도 12는 도 6의 구성 요소들 중 제2 내지 제4 도전층들만을 선택적으로 나타낸 평면도이다.
도 13은 도 6의 구성 요소들 중 제2 및 제3 도전층들만을 선택적으로 나타낸 평면도이다.
도 14는 도 6의 I-I'의 선을 따라 자른 단면도이다.
도 15는 도 6의 II-II'의 선을 따라 자른 단면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 소자의 구조를 나타내는 단면도이다.
도 17 내지 도 20은 일 실시예에 따른 발광 소자의 구조를 나타내는 단면도들이다.
도 21은 도 19의 유기 발광 다이오드의 예시를 보여주는 단면도이다.
도 22는 도 20의 유기 발광 다이오드의 예시를 보여주는 단면도이다.
도 23은 본 발명의 일 실시예에 따른 표시 장치의 화소의 구조를 나타낸 단면도이다.
도 24 내지 도 36은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 37은 도 5의 화소 회로를 포함하는 본 발명의 일 실시예에 따른 표시 장치의 화소 어레이에 대한 평면도이다.
도 38은 도 37의 I-I'의 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 예를 들어, 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(Internet Of Things, IOT)의 표시부로 적용될 수 있다. 다른 예를 들어, 표시 장치(10)는 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(Head Mounted Display, HMD)와 같이 웨어러블 장치(Wearable Device)에 적용될 수 있다.
표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 터치 구동부(400), 및 전원 공급부(500)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 구비한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로(PC), 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 초소형 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(예를 들어, 제3 방향(DR3))으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 선택적으로, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인(DL)들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부에 전기적으로 연결될 수 있다. 터치 구동부(400)는 터치 센싱부의 복수의 터치 전극에 터치 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 터치 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.
전원 공급부(500)는 회로 보드(300) 상에 배치되어 표시 구동부(200) 및 표시 패널(100)에 전원 전압을 공급할 수 있다. 전원 공급부(500)는 제1 구동 전압을 생성하여 제1 구동 전압 라인(VDL)에 공급하고, 초기화 전압을 생성하여 초기화 전압 라인(VIL)에 공급하며, 공통 전압을 생성하여 복수의 화소의 발광 소자들에 공통되는 공통 전극에 공급할 수 있다. 예를 들어, 제1 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압 및 제2 구동 전압은 발광 소자의 구동을 위한 저전위 전압일 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 2를 참조하면, 표시 패널(100)은 표시부(DU), 터치 센싱부(TSU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(ETML), 및 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로(PC)를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인(DL)들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인(DL)들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인(DL)들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EMTL)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EMTL)은 화소 전극, 발광층, 및 공통 전극이 순차적으로 적층되어 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(ETML)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
예를 들어, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 화소 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 소정의 전압을 수신하고, 공통 전극이 캐소드 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다. 예를 들어, 화소 전극은 애노드 전극이고, 공통 전극은 캐소드 전극일 수 있으나, 이에 한정되지 않는다.
다른 예를 들어, 복수의 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 초소형 발광 다이오드를 포함할 수 있다.
봉지층(TFEL)은 발광 소자층(EMTL)의 상면과 측면을 덮을 수 있고, 발광 소자층(EMTL)을 보호할 수 있다. 봉지층(TFEL)은 발광 소자층(EMTL)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 센싱부(TSU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱부(TSU)는 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 예를 들어, 터치 센싱부(TSU)는 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.
다른 예를 들어, 터치 센싱부(TSU)는 표시부(DU) 상에 배치된 별도의 기판 상에 배치될 수 있다. 이 경우, 터치 센싱부(TSU)를 지지하는 기판은 표시부(DU)를 봉지하는 베이스 부재일 수 있다.
터치 센싱부(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩되는 터치 센서 영역에 배치될 수 있다. 터치 센싱부(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩되는 터치 주변 영역에 배치될 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층(CFL)은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층(CFL)은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 직접 배치됨으로써, 표시 장치(10)는 컬러 필터층(CFL)을 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
표시 패널(100)의 서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200) 및 회로 보드(300)와 전기적으로 연결되는 패드부를 포함할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이고, 도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 3 및 도 4를 참조하면, 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 복수의 화소(PX)들, 그 복수의 화소(PX)들에 접속되는 복수의 제1 구동 전압 라인(VDL)들, 복수의 제2 구동 전압 라인(도 5의 VSL)들의 복수의 게이트 라인(GL)들, 복수의 발광 제어 라인(EML)들 및 복수의 데이터 라인(DL)들을 포함할 수 있다.
복수의 화소(PX)들 각각은 게이트 라인(GL), 데이터 라인(DL), 발광 제어 라인(EML), 제1 구동 전압 라인(VDL) 및 제2 구동 전압 라인(VSL)에 접속될 수 있다. 복수의 화소(PX)들 각각은 적어도 하나의 트랜지스터, 발광 소자 및 커패시터를 포함할 수 있다.
게이트 라인(GL)들 각각은 제1 방향(DR1)으로 연장될 수 있고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 이격될 수 있다. 게이트 라인(GL)들은 제2 방향(DR2)을 따라 배열될 수 있다. 게이트 라인(GL)들은 게이트 신호를 복수의 화소(PX)들에 순차적으로 공급할 수 있다.
발광 제어 라인(EML)들 각각은 제1 방향(DR1)으로 연장될 수 있고, 제2 방향(DR2)으로 서로 이격될 수 있다. 발광 제어 라인(EML)들은 제2 방향(DR2)을 따라 배열될 수 있다. 발광 제어 라인(EML)들은 발광 제어 신호를 복수의 화소(PX)들에 순차적으로 공급할 수 있다.
데이터 라인(DL)들은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다. 데이터 라인(DL)들은 제1 방향(DR1)을 따라 배열될 수 있다. 데이터 라인(DL)들은 데이터 전압을 복수의 화소(PX)들에 공급할 수 있다. 데이터 전압은 복수의 화소(PX)들 각각의 휘도를 결정할 수 있다.
제1 구동 전압 라인(VDL)들 각각은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 구동 전압 라인(VDL)들은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 구동 전압 라인(VDL)들은 제1 구동 전압을 복수의 화소(PX)에 공급할 수 있다. 제1 구동 전압은 화소(PX)들의 발광 소자를 구동하기 위한 고전위 전압일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 게이트 구동부(610), 발광 제어 구동부(620), 팬 아웃 라인들(FL), 제1 게이트 제어 라인(GSL1) 및 제2 게이트 제어 라인(GSL2)을 포함할 수 있다.
팬 아웃 라인들(FL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
제1 게이트 제어 라인(GSL1)은 표시 구동부(200)로부터 게이트 구동부(610)까지 연장될 수 있다. 제1 게이트 제어 라인(GSL1)은 표시 구동부(200)로부터 수신된 게이트 제어 신호(GCS)를 게이트 구동부(610)에 공급할 수 있다.
제2 게이트 제어 라인(GSL2)은 표시 구동부(200)로부터 발광 제어 구동부(620)까지 연장될 수 있다. 제2 게이트 제어 라인(GSL2)은 표시 구동부(200)로부터 수신된 발광 제어 신호(ECS)를 발광 제어 구동부(620)에 공급할 수 있다.
서브 영역(SBA)은 비표시 영역(NDA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 표시 구동부(200) 및 패드부(DP)를 포함할 수 있다. 패드부(DP)는 표시 구동부(200)보다 서브 영역(SBA)의 일측 가장자리에 인접하게 배치될 수 있다. 패드부(DP)는 이방성 도전 필름(ACF)을 통해 회로 보드(300)와 전기적으로 연결될 수 있다.
표시 구동부(200)는 타이밍 제어부(210)와 데이터 구동부(220)를 포함할 수 있다.
타이밍 제어부(210)는 회로 보드(300)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 수신할 수 있다. 타이밍 제어부(210)는 타이밍 신호들을 기초로 데이터 제어 신호(DCS)를 생성하여 데이터 구동부(220)의 동작 타이밍을 제어할 수 있고, 게이트 제어 신호(GCS)를 생성하여 게이트 구동부(610)의 동작 타이밍을 제어할 수 있으며, 발광 제어 신호(ECS)를 생성하여 발광 제어 구동부(620)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(210)는 제1 게이트 제어 라인(GSL1)을 통해 게이트 제어 신호(GCS)를 게이트 구동부(610)에 공급할 수 있다. 타이밍 제어부(210)는 제2 게이트 제어 라인(GSL2)을 통해 발광 제어 신호(ECS)를 발광 제어 구동부(620)에 공급할 수 있다. 타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(220)에 공급할 수 있다.
데이터 구동부(220)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 팬 아웃 라인들(FL)을 통해 데이터 라인(DL)들에 공급할 수 있다. 게이트 구동부(610)의 게이트 신호들은 데이터 전압이 공급되는 화소(PX)들을 선택할 수 있고, 선택된 화소(PX)들은 데이터 라인(DL)들을 통해 데이터 전압을 수신할 수 있다.
전원 공급부(500)는 회로 보드(300) 상에 배치되어 표시 구동부(200)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 전원 공급부(500)는 제1 구동 전압을 생성하여 제1 구동 전압 라인(VDL)에 공급하고, 초기화 전압을 생성하여 초기화 전압 라인(VIL)에 공급하며, 공통 전압을 생성하여 복수의 화소의 발광 소자들에 공통되는 공통 전극에 공급할 수 있다.
게이트 구동부(610)는 표시 영역(DA)의 일측 바깥쪽 또는 비표시 영역(NDA)의 일측에 배치될 수 있고, 발광 제어 구동부(620)는 표시 영역(DA)의 타측 바깥쪽 또는 비표시 영역(NDA)의 타측에 배치될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 게이트 구동부(610)와 발광 제어 구동부(620)는 비표시 영역(NDA)의 일측 및 타측 중 어느 한 곳에 배치될 수 있다.
게이트 구동부(610)는 게이트 제어 신호(GCS)를 기초로 게이트 신호들을 생성하는 복수의 트랜지스터를 포함할 수 있다. 발광 제어 구동부(620)는 발광 제어 신호(ECS)를 기초로 발광 제어 신호들을 생성하는 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 게이트 구동부(610)의 트랜지스터들과 발광 제어 구동부(620)의 트랜지스터들은 화소(PX)들 각각의 트랜지스터들과 동일한 층에 형성될 수 있다. 게이트 구동부(610)는 게이트 라인(GL)들에 게이트 신호들을 공급하고, 발광 제어 구동부(620)는 발광 제어 라인(EML)들(EML)에 발광 제어 신호들을 공급할 수 있다.
도 5는 일 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다.
도 5를 참조하면, 화소(PX)는 표시 소자로서 발광 소자(LEL; 예를 들어, 유기 발광 다이오드) 및 발광 소자(LEL)에 연결된 화소 회로(PC)를 포함할 수 있다. 화소 회로(PC)는 제1 내지 제5 트랜지스터들(T1-T5), 제1 및 제2 커패시터들(C1 및 C2)를 포함할 수 있다. 제1 트랜지스터(T1)는 게이트-소스 전압에 따라 소스-드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제5 트랜지스터들(T2 내지 T5)은 각각 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/턴 오프되는 스위칭 트랜지스터일 수 있다. 제1 내지 제5 트랜지스터들(T1-T5)은 박막 트랜지스터로 구현될 수 있다. 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제5 트랜지스터들(T1-T5) 각각의 제1 전극은 소스 전극 또는 드레인 전극이고, 제2 전극은 제1 전극과 다른 전극일 수 있다. 예를 들어, 제1 전극이 소스 전극인 경우 제2 전극은 드레인 전극일 수 있다.
화소(PX)는 제1 게이트 신호(GW)를 전달하는 제1 게이트 라인(GWL), 제2 게이트 신호(GI)를 전달하는 제2 게이트 라인(GIL), 제3 게이트 신호(GR)를 전달하는 제3 게이트 라인(GRL), 발광 제어 신호(EM)를 전달하는 발광 제어 라인(EML) 및 데이터 신호(DATA)를 전달하는 데이터 라인(DL)에 연결될 수 있다. 제1 구동 전압 라인(VDL)은 제1 트랜지스터(T1)로 제1 구동 전압(ELVDD)을 전달할 수 있다. 초기화 전압 라인(VIL)은 초기화 전압(VINT)을 발광 소자(LEL; 예를 들어, 유기 발광 다이오드)로 전달할 수 있다. 기준 전압 라인(VRL)은 기준 전압(VREF)을 제1 트랜지스터(T1)의 게이트 전극으로 전달할 수 있다. 한편, 화소 구조에 따라, 전술된 초기화 전압 라인(VIL)은 서로 다른 크기의 초기화 전압들을 전송하는 복수의 초기화 전압 라인(VIL)들(예를 들어, 제1 초기화 전압 라인(VIL) 및 제2 초기화 전압 라인(VIL))을 포함할 수도 있다.
복수의 제1 내지 제5 트랜지스터들(T1-T5)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물 반도체의 경우 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 따라서 복수의 제1 내지 제5 트랜지스터들(T1-T5)이 산화물 반도체 물질을 포함하도록 하여, 누설 전류의 발생을 방지하는 동시에 소비 전력이 줄어든 표시 장치를 구현할 수 있다. 또한 산화물 반도체 트랜지스터를 이용하는 경우, LTPS(Low-Temperature Polycrystaline Silicon) 반도체 트랜지스터를 형성하기 위해 ELA(Excimer Laser Annealing)에 의한 결정화 공정이 필요 없어 표시 패널(100)의 제작 비용이 감소될 수 있어 대면적의 표시 장치의 구현에 유리하다.
산화물 반도체는 광에 민감하여, 외부로부터의 광에 의해 전류량 등에 변동이 발생할 수 있다. 따라서 산화물 반도체 하부에 금속층을 위치시켜 외부로부터의 광을 흡수 또는 반사시키는 것을 고려할 수 있다. 제1 내지 제5 트랜지스터들(T1-T5) 각각의 산화물 반도체 하부에 위치하는 금속층은 하부 게이트 전극(예를 들어, 대향 게이트 전극)으로 기능할 수 있다. 즉 제1 내지 제5 트랜지스터들(T1-T5)은 2개의 게이트 전극(예를 들어, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2), 또는 게이트 전극과 대향 게이트 전극)을 갖는 더블 게이트 트랜지스터들일 수 있다. 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 서로 다른 층에 마주하게 배치될 수 있다. 예를 들어, 제1 내지 제5 트랜지스터들(T1-T5) 각각은 N채널 산화물 반도체 트랜지스터이고, 제1 내지 제5 트랜지스터들(T1-T5) 각각의 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 산화물 반도체를 사이에 두고 서로 대향되게 위치할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1; 또는 게이트 노드)에 연결된 제1 게이트 전극(GE1)과 제3 노드(N3)에 연결된 제2 게이트 전극(GE2), 제2 노드(N2)에 연결된 제1 전극, 제3 노드(N3)에 연결된 제2 전극을 포함한다. 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)은 제1 트랜지스터(T1)의 제2 전극에 연결되어 제1 트랜지스터(T1)의 제2 전극에 인가되는 전압에 의해 제어될 수 있고, 제1 트랜지스터(T1)의 출력 포화(output saturation) 특성을 향상시킬 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VDL)에 연결되고, 제2 전극은 발광 소자(LEL)의 화소 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 발광 소자(LEL)로 흐르는 구동 전류(Id)의 크기(예를 들어, 전류량)을 제어할 수 있다.
제2 트랜지스터(T2; 예를 들어, 데이터 기입 트랜지스터)는 제1 게이트 라인(GWL)에 연결된 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2), 데이터 라인(DL)에 연결된 제1 전극, 제1 노드(N1; 또는 제1 트랜지스터(T1)의 게이트 전극)에 연결된 제2 전극을 포함한다. 제2 트랜지스터(T2)는 제1 게이트 라인(GWL)으로 전달된 제1 게이트 신호(GW)에 따라 턴온되어 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결하고, 데이터 라인(DL)으로 전달된 데이터 신호(DATA)를 제1 노드(N1)로 전달할 수 있다.
제3 트랜지스터(T3; 예를 들어, 제1 초기화 트랜지스터)는 제3 게이트 라인(GRL)에 연결된 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2), 기준 전압 라인(VRL)에 연결된 제1 전극, 제1 노드(N1; 또는 제1 트랜지스터(T1)의 게이트 전극)에 연결된 제2 전극을 포함한다. 제3 트랜지스터(T3)는 제3 게이트 라인(GRL)으로 전달된 제3 게이트 신호(GR)에 따라 턴온되어 기준 전압 라인(VRL)으로 전달된 기준 전압(VREF)을 제1 노드(N1)로 전달할 수 있다.
제4 트랜지스터(T4; 예를 들어, 제2 초기화 트랜지스터)는 제2 게이트 라인(GIL)에 연결된 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2), 제3 노드(N3; 또는 제1 트랜지스터(T1)의 제2 전극)에 연결된 제1 전극, 초기화 전압 라인(VIL)에 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 제2 게이트 라인(GIL)으로 전달된 제2 게이트 신호(GI)에 따라 턴온되어 초기화 전압 라인(VIL)으로 전달된 초기화 전압(VINT)을 제3 노드(N3)로 전달할 수 있다.
제5 트랜지스터(T5; 예를 들어, 발광 제어 트랜지스터)는 발광 제어 라인(EML)에 연결된 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2), 제1 구동 전압 라인(VDL)에 연결된 제1 전극, 제2 노드(또는 제1 트랜지스터(T1)의 제1 전극)에 연결된 제2 전극을 포함한다. 제5 트랜지스터(T5)는 발광 제어 라인(EML)으로 전달된 발광 제어 신호(EM)에 따라 턴온 또는 턴오프될 수 있다.
제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 제1 커패시터(C1)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 제2 단자는 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)과 제2 전극, 제4 트랜지스터(T4)의 제1 전극 및 발광 소자(LEL)의 화소 전극(예를 들어, 애노드 전극)에 연결될 수 있다. 제1 커패시터(C1)는 스토리지 커패시터로서, 제1 트랜지스터(T1)의 문턱 전압 및 데이터 신호에 대응하는 전압을 저장할 수 있다.
제2 커패시터(C2)는 제3 노드(N3)와 제1 구동 전압 라인(VDL) 사이에 연결될 수 있다. 제2 커패시터(C2)의 제1 전극은 제1 구동 전압 라인(VDL)에 연결되고, 제2 전극은 제1 트랜지스터(T1)의 제2 게이트 전극(GE2)과 제2 전극, 제1 커패시터(C1)의 제2 전극, 제4 트랜지스터(T4)의 제1 전극 및 발광 소자(LEL)의 화소 전극에 연결될 수 있다. 제1 커패시터(C1)의 용량이 제2 커패시터(C2)의 용량보다 클 수 있다.
발광 소자(LEL)는 화소 전극(예를 들어, 애노드 전극) 및 화소 전극을 마주하는 대향 전극(예를 들어, 캐소드 전극)을 포함하고, 대향 전극은 제2 구동 전압(ELVSS)을 인가받을 수 있다. 이 대향 전극은 제2 구동 전압을 전송하는 제2 구동 전압 라인(VSL)에 연결될 수 있다. 대향 전극은 복수의 화소(PX)들에 공통으로 공유되는 공통 전극(CM)일 수 있다.
도 6은 도 5의 화소 회로(PC)를 포함하는 본 발명의 일 실시예에 따른 표시 장치의 화소 어레이에 대한 평면도이고, 도 7은 도 6의 구성 요소들 중 제1 도전층(111)만 선택적으로 나타낸 평면도이고, 도 8은 도 6의 구성 요소들 중 제2 도전층(222)만을 선택적으로 나타낸 평면도이고, 도 9는 도 6의 구성 요소들 중 제3 도전층(333)만을 선택적으로 나타낸 평면도이고, 도 10은 도 6의 구성 요소들 중 제4 도전층(444)만을 선택적으로 나타낸 평면도이고, 도 11은 도 6의 구성 요소들 중 제5 도전층(555)만을 선택적으로 나타낸 평면도이고, 도 12는 도 6의 구성 요소들 중 제2 내지 제4 도전층(444)들만을 선택적으로 나타낸 평면도이고, 그리고 도 13은 도 6의 구성 요소들 중 제2 및 제3 도전층(333)들만을 선택적으로 나타낸 평면도이다.
한편, 도 6에 도시된 바와 같이, 콘택홀들은 제1 종 콘택홀(CTa) 및 제2 종 콘택홀(CTb)로 구분될 수 있다. 제1 종 콘택홀(CTa)은 후술될 제4 도전층(444)과 바로 그 하부의 도전층(예를 들어, 제1 내지 제4 도전층(111-444)들 중 적어도 하나)을 연결하기 위한 콘택홀이며, 그리고 제2 종 콘택홀(CTb)은 제6 도전층(예를 들어, 화소 전극(PE))과 바로 그 하부의 도전층(예를 들어, 제1 내지 제5 도전층(555)들 중 하나)을 연결하기 위한 콘택홀일 수 있다.
본 발명의 일 실시예에 따른 표시 장치(10)의 화소는, 도 6에 도시된 바와 같은 화소 회로(PC) 및 이 화소 회로(PC)에 연결된 발광 소자(예를 들어, 도 14의 LEL)를 포함할 수 있다.
화소 회로(PC)는, 예를 들어, 제1 내지 제5 트랜지스터들(T1-T5), 제1 커패시터(C1) 및 제2 커패시터(C2) 를 포함할 수 있다.
화소 회로(PC)는, 예를 들어, 제1 방향(DR1)으로 인접한 2개의 데이터 라인(DL)들, 상부 기준 전압 라인(VRLb), 하부 기준 전압 라인(VRLa) 및 제2 게이트 라인(GIL)에 의해 둘러싸여 정의된 영역에 배치된 제1 내지 제5 트랜지스터들(T1-T5), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
이러한 화소 회로(PC)는, 예를 들어, 발광 소자의 애노드 전극(예를 들어, 화소 전극), 데이터 라인(DL), 제1 게이트 라인(GWL), 제2 게이트 라인(GIL), 제3 게이트 라인(GRL), 발광 제어 라인(EML), 제1 구동 전압 라인(VDL), 기준 전압 라인(VRL) 및 초기화 전압 라인(VIL)에 연결될 수 있다.
제1 도전층(111)은 제3 방향(DR3)을 따라 기판 상에 배치될 수 있다. 제1 도전층(111)은, 도 6 및 도 7에 도시된 바와 같이, 제2 구동 전압 라인(VSL), 하부 기준 전압 라인(VRLa), 제3 게이트 라인(GRL), 제1 게이트 라인(GWL), 차폐 전극(SHE), 발광 제어 라인(EML), 초기화 전압 라인(VIL), 제2 게이트 라인(GIL), 커패시터 전극(CCE) 및 제1 대향 게이트 전극(GEb1)을 포함할 수 있다.
제1 게이트 라인(GWL)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1 게이트 라인(GWL)은 제2 트랜지스터(T2)의 제2 대향 게이트 전극(GEb2)을 포함할 수 있다. 예를 들어, 제1 게이트 라인(GWL)의 일부는 제2 대향 게이트 전극(GEb2)일 수 있다.
제2 게이트 라인(GIL)은 제1 방향(DR1)을 따라 연장될 수 있다. 제2 게이트 라인(GIL)은 제4 트랜지스터(T4)의 제4 대향 게이트 전극(GEb4)을 포함할 수 있다. 예를 들어, 제2 게이트 라인(GIL)의 일부는 제4 대향 게이트 전극(GEb4)일 수 있다.
제3 게이트 라인(GRL)은 제1 방향(DR1)을 따라 연장될 수 있다. 제3 게이트 라인(GRL)은 제3 트랜지스터(T3)의 제3 대향 게이트 전극(GEb3)을 포함할 수 있다. 예를 들어, 제3 게이트 라인(GRL)의 일부는 제3 대향 게이트 전극(GEb3)일 수 있다.
발광 제어 라인(EML)은 제1 방향(DR1)을 따라 연장될 수 있다. 발광 제어 라인(EML)은 제5 트랜지스터(T5)의 제5 대향 게이트 전극(GEb5)을 포함할 수 있다. 예를 들어, 발광 제어 라인(EML)의 일부는 제5 대향 게이트 전극(GEb5)일 수 있다.
차폐 전극(SHE)은 제2 방향(DR2)을 따라 연장될 수 있다. 또한, 차폐 전극(SHE)의 일부는 제1 방향(DR1)을 따라 연장될 수 있다. 차폐 전극(SHE)은 후술된 데이터 라인(DL)과 중첩될 수 있다. 데이터 라인(DL)은 제1 커패시터(예를 들어, 커패시터 전극(CCE) 및 제1 액티브층(ACT1))과 인접하고 있으므로, 제1 커패시터의 전압(예를 들어, 커패시터 전극(CCE) 및 제1 액티브층(ACT1)의 전압)에 의해 커플링되어 데이터 라인(DL)의 전압(예를 들어, 데이터 전압)이 변동될 수 있다. 다시 말하여, 데이터 라인(DL)의 데이터 전압이 불안정해질 수 있다. 차폐 전극(SHE)은 데이터 라인(DL)을 차폐하도록 그 데이터 라인(DL)과 제3 방향(DR3)으로 중첩함과 아울러, 정전압(예를 들어, 제1 구동 전압)을 인가받음으로써 데이터 라인(DL)의 전압과 제1 커패시터의 전압 간의 커플링을 최소화함으로써 데이터 라인의 데이터 전압을 안정화시킬 수 있다.
초기화 전압 라인(VIL)은 제1 방향(DR1)을 따라 연장될 수 있다.
커패시터 전극(CCE)은 커패시터 전극(CCE)의 일측은 발광 제어 라인(EML)을 향해 연장될 수 있다.
제1 대향 게이트 전극(GEb1)의 일측은 커패시터 전극(CCE)을 향해 연장되며, 제1 대향 게이트 전극(GEb1)의 타측은 커패시터 전극(CCE)을 향해 연장될 수 있다.
제2 도전층(222)은 제3 방향(DR3)을 따라 제1 도전층(111) 상에 배치될 수 있다. 제1 도전층(111)과 제2 도전층(222) 사이에 절연막이 배치될 수 있다. 제2 도전층(222)은, 도 6, 도 8, 도 12 및 도 13에 도시된 바와 같이, 제1 액티브층(ACT1)을 포함할 수 있다.
제1 액티브층(ACT1)의 일부는 후술될 제1 게이트 전극(GE1)과 함께 제1 트랜지스터(T1)를 구성할 수 있다. 예를 들어, 도 8 및 도 12에 도시된 바와 같이, 제1 액티브층(ACT1)은 제1 트랜지스터(T1)의 제1 전극(E11), 제1 트랜지스터(T1)의 제2 전극(E12) 및 제1 트랜지스터(T1)의 제1 채널 영역(CH1)을 포함할 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 전극(E11)은 제1 트랜지스터(T1)의 소스 전극 및 드레인 전극 중 어느 하나일 수 있으며, 그리고 제1 트랜지스터(T1)의 제2 전극(E12)은 제1 트랜지스터(T1)의 소스 전극 및 드레인 전극 중 다른 하나일 수 있다.
제1 액티브층(ACT1)은 연장부(EX)를 포함할 수 있다. 또한, 제1 액티브층(ACT1)은 이를 제3 방향(DR3)으로 관통하는 홀(40)을 가질 수 있다. 이 홀을 통해 제1 액티브층(ACT1)의 하부에 배치된 제1 도전층(111; 예를 들어, 커패시터 전극(CCE))이 노출될 수 있다.
제1 액티브층(ACT1)의 연장부(EX)는 제1 상부 커패시터 전극(CCE)으로부터 제2 방향(DR2)의 역방향(이하, 제2 역방향)을 따라 연장될 수 있다.
제1 액티브층(ACT1)은 전술된 커패시터 전극(CCE)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 액티브층(ACT1)과 커패시터 전극(CCE)의 중첩 영역에 제1 커패시터(C1)가 형성될 수 있다. 예를 들어, 제1 액티브층(ACT1) 중 제1 트랜지스터(T1)의 제1 전극(E11)에 해당하는 부분과 이를 제3 방향(DR3)으로 중첩하는 커패시터 전극(CCE) 사이에 제1 커패시터(C1)가 형성될 수 있다. 커패시터 전극(CCE) 및 제1 액티브층(ACT1)의 제1 전극(E11)은 각각 전술된 제1 커패시터(C1)의 제1 전극 및 제2 전극일 수 있다.
제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 또는 산화물 반도체 물질을 포함할 수 있다. 제1 액티브층(ACT1)이 산화물 반도체 물질을 포함할 때, 그 제1 액티브층(ACT1)은 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc-Oxide; IGZO)을 포함할 수 있다. 제1 액티브층(ACT1)이 다결정 실리콘 또는 산화물 반도체 물질을 포함하는 경우, 제1 액티브층(ACT2)에서 소스 영역 및 드레인 영역은 이온이 도핑되어 도전성을 갖는 도전 영역일 수 있다.
제3 도전층(333)은 제3 방향(DR3)을 따라 제2 도전층(222) 상에 배치될 수 있다. 제2 도전층(222)과 제3 도전층(333) 사이에 절연막이 배치되지 않을 수 있다. 제3 도전층(333)은, 도 6, 도 9, 도 12 및 도 13에 도시된 바와 같이, 제2 액티브층(ACT2)을 포함할 수 있다.
제2 액티브층(ACT2)은 제2-1 액티브층(ACT2-1), 제2-2 액티브층(ACT2-2) 및 제2-3 액티브층(ACT2-3)을 포함할 수 있다.
제2 액티브층(ACT2)의 일부는 후술될 제2 내지 제5 게이트 전극들(GE2-GE5)과 함께 제2 내지 제5 트랜지스터들(T1-T5)을 구성할 수 있다. 예를 들어, 도 9 및 도 12에 도시된 바와 같이, 제2-1 액티브층(ACT2-1)은 제2 트랜지스터(T2)의 제1 전극(E21), 제2 트랜지스터(T2)의 제2 전극(E22), 제2 트랜지스터(T2)의 제2 채널 영역(CH2), 제3 트랜지스터(T3)의 제1 전극(E31), 제3 트랜지스터(T3)의 제2 전극(E32) 및 제3 트랜지스터(T3)의 제3 채널 영역(CH3)을 포함할 수 있다. 또한, 제2-2 액티브층(ACT2-2)은 제4 트랜지스터(T4)의 제1 전극(E41), 제4 트랜지스터(T4)의 제2 전극(E42) 및 제4 트랜지스터(T4)의 제4 채널 영역(CH4)을 포함할 수 있다. 또한, 제2-3 액티브층(ACT2-3)은 제5 트랜지스터(T5)의 제1 전극(E51), 제5 트랜지스터(T5)의 제2 전극(E52) 및 제5 트랜지스터(T5)의 제5 채널 영역(CH5)을 포함할 수 있다.
여기서, 제2 내지 제5 트랜지스터들(T2-T5)의 각 제1 전극은 해당 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나일 수 있으며, 그리고 제2 내지 제5 트랜지스터들(T2-T5)의 각 제2 전극은 해당 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나일 수 있다.
제2 액티브층(ACT2)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 또는 산화물 반도체 물질을 포함할 수 있다. 제2 액티브층(ACT2)이 산화물 반도체 물질을 포함할 때, 그 제2 액티브층(ACT2)은 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 제2 액티브층(ACT2)이 다결정 실리콘 또는 산화물 반도체 물질을 포함하는 경우, 제2 액티브층(ACT2)에서 소스 영역 및 드레인 영역은 이온이 도핑되어 도전성을 갖는 도전 영역일 수 있다.
제2 액티브층(ACT2)은 제1 액티브층(ACT1)과 다른 물질을 포함할 수 있다. 예를 들어, 전술된 제1 액티브층(ACT1)이 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc-Oxide; IGZO)을 포함하는 산화물 반도체일 때, 제2 액티브층(ACT2)은 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함하는 산화물 반도체일 수 있다. 이와 같이, 높은 신뢰성이 요구되는 구동 트랜지스터인 제1 트랜지스터(T1)는 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc-Oxide; IGZO)의 제1 액티브층(ACT1)을 포함할 수 있으며, 반면 고속의 스위칭 속도가 요구되는 스위칭 트랜지스터인 제2 내지 제5 트랜지스터들( T1-T5) 각각은 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)의 제2 액티브층(ACT2)을 포함할 수 있다. 다시 말하여, 구동 트랜지스터(예를 들어, 제1 트랜지스터(T1))와 스위칭 트랜지스터(예를 들어, 제2 내지 제5 트랜지스터들(T2-T5))는 이종의 산화물 반도체 물질을 포함할 수 있다. 이에 따라, 화소 회로(PC)의 높은 신뢰성 및 높은 속도가 모두 만족될 수 있다.
한편, 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 서로 다른 물질의 반도체층이기 때문에, 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 서로 다른 공정을 통해 기판 상에 형성될 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 연결 전극(이하, 액티브 연결 전극)에 의해 연결될 수 있다. 예를 들어, 그 액티브 연결 전극은 후술될 제5 도전층(555)에 포함될 수 있는 바, 이 액티브 연결 전극의 일측은 절연막을 관통하는 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제1 액티브층(ACT1)에 연결될 수 있고, 그 액티브 연결 전극의 타측은 절연막을 관통하는 다른 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제2 액티브층(ACT2)에 연결될 수 있다. 그러나, 이와 같은 경우, 이종의 액티브층들을 연결하기 위한 콘택홀들(예를 들어, 적어도 2개의 제1 종 콘택홀(CTa)들) 및 액티브 연결 전극이 별도로 요구되기 때문에 화소의 면적, 개구율 등이 줄어들 수 있다.
본 발명에 따르면, 이종의 액티브층들이 절연막의 콘택홀 없이 직접 연결될 수 있다. 이를 위한 하나의 예로서, 도 13(또는 도 12)의 A부에 도시된 바와 같이, 제2 액티브층(ACT2)의 적어도 일부는 제1 액티브층(ACT1)의 적어도 일부에 직접 연결될 수 있다. 다시 말하여, 제2 액티브층(ACT2)의 적어도 일부는 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉할 수 있다. 예를 들어, 제2-3 액티브층(ACT2-3)은 제1 액티브층(ACT1)의 연장부(EX)와 직접 접촉할 수 있다. 예컨대, 제2-3 액티브층(ACT2-3) 중 제5 트랜지스터(T5)의 제2 전극(E52)에 해당하는 부분은 제1 액티브층(ACT1) 중 제1 트랜지스터(T1)의 제2 전극(E12)에 해당하는 부분과 직접 접촉할 수 있다. 이와 같이 제2-3 액티브층(ACT2-3)의 도전 영역과 제1 액티브층(ACT1)의 도전 영역이 콘택홀 없이 직접 접촉됨으로써 제1 액티브층(ACT1)과 제2-3 액티브층(ACT2-3)이 서로 전기적으로 직접 연결될 수 있다. 이때, 제2-3 액티브층(ACT2-3)과 제1 액티브층(ACT1)은 제3 방향(DR3)으로 중첩할 수 있다. 예를 들어, 제2-3 액티브층(ACT2-3)과 제1 액티브층(ACT1) 간의 접촉 영역(예를 들어, A부)에서 제2-3 액티브층(ACT2-3)과 제1 액티브층(ACT1)은 제3 방향(DR3)으로 중첩할 수 있다.
이와 같이 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 서로 직접 연결됨으로써 이들을 연결하기 위한 별도의 콘택홀들 및 액티브 연결 전극이 필요없으므로, 화소의 공간 활용도가 향상될 수 있다. 예를 들어, 전술된 콘택홀들 및 액티브 연결 전극이 생략될 수 있으므로, 이 생략된 액티브 연결 전극의 배치 영역으로 제5 도전층(555)에 포함된 전원 라인(예를 들어, 상부 기준 전압 라인(VRLb) 또는 제1 상부 구동 전압 라인(VDLb))의 적어도 일부가 연장되어 전원 라인의 면적이 증가될 수 있으며, 또한 이로 인해 제1 커패시터(C1)의 용량이 더 증가할 수 있다. 또한, 이종의 액티브층들과 이들을 연결하기 위한 액티브 연결 전극 간의 기생 커패시터의 발생도 억제될 수 있다. 게다가, 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 실질적으로 동일한 층상에 배치되므로, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)이 서로 다른 높이의 절연막들에 배치될 때의 액티브 연결 전극의 단차 문제가 해소될 수 있다.
추가적으로 또는 대안적으로, 도 13(또는 도 12)의 B부에 도시된 예와 같이, 제2-2 액티브층(ACT2-2)은 제1 액티브층(ACT1)과 직접 접촉할 수 있다. 예를 들어, 제2-2 액티브층(ACT2-2) 중 제4 트랜지스터(T4)의 제1 전극(E41)에 해당하는 부분은 제1 액티브층(ACT1) 중 제1 트랜지스터(T1)의 제1 전극(E11)에 해당하는 부분과 직접 접촉할 수 있다. 이와 같이 제2-2 액티브층(ACT2-2)과 제1 액티브층(ACT1)은 콘택홀 없이 직접 접촉됨으로써 제2-2 액티브층(ACT2-2)과 제1 액티브층(ACT1)이 전기적으로 연결될 수 있다. 이때, 제2-2 액티브층(ACT2-2)과 제1 액티브층(ACT1)은 제3 방향(DR3)으로 중첩할 수 있다. 예를 들어, 제2-2 액티브층(ACT2-2)과 제1 액티브층(ACT1) 간의 접촉 영역에서 제2-2 액티브층(ACT2-2)과 제1 액티브층(ACT1)은 제3 방향(DR3)으로 중첩할 수 있다.
제4 도전층(444)은 제3 방향(DR3)을 따라 제3 도전층(333) 상에 배치될 수 있다. 제3 도전층(333)과 제4 도전층(444) 사이에 절연막이 배치될 수 있다. 제4 도전층(444)은, 도 6, 도 10 및 도 12에 도시된 바와 같이, 제3 게이트 전극(GE3), 제2 게이트 전극(GE2), 제1 게이트 전극(GE1), 제5 게이트 전극(GE5) 및 제4 게이트 전극(GE4)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제1 트랜지스터(T1)의 상부 게이트 전극일 수 있다. 도 12에 도시된 바와 같이, 제1 게이트 전극(GE1)은 제1 액티브층(ACT1)의 일부(예를 들어, 제1 액티브층(ACT1)의 연장부(EX))와 제3 방향(DR3)으로 중첩할 수 있다. 도 9 및 도 12에 도시된 바와 같이, 제1 게이트 전극(GE1)과 제1 액티브층(ACT1)의 중첩 영역에 제1 트랜지스터(T1)의 제1 채널 영역(CH1)이 형성될 수 있으며, 그 제1 채널 영역(CH1) 양측의 제1 액티브층(ACT1) 영역들에 각각 제1 트랜지스터(T1)의 제1 전극(E11) 및 제2 전극(E12)이 형성될 수 있다.
또한, 제1 게이트 전극(GE1)은, 도 6에 도시된 바와 같이, 제1 대향 게이트 전극(GEb1)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 게이트 전극(GE1)과 제1 대향 게이트 전극(GEb1) 사이에 전술된 제1 액티브층(ACT1)의 제1 채널 영역(CH1)이 배치될 수 있다.
제2 게이트 전극(GE2)은 제2 트랜지스터(T2)의 상부 게이트 전극일 수 있다. 도 12에 도시된 바와 같이, 제2 게이트 전극(GE2)은 제2-1 액티브층(ACT2-1)의 일부와 제3 방향(DR3)으로 중첩할 수 있다. 도 9 및 도 12에 도시된 바와 같이, 제2 게이트 전극(GE2)과 제2-1 액티브층(ACT2-1)의 중첩 영역에 제2 트랜지스터(T2)의 제2 채널 영역(CH2)이 형성될 수 있으며, 그 제2 채널 영역(CH2) 양측의 제1 액티브층(ACT1) 영역들에 각각 제2 트랜지스터(T2)의 제1 전극(E21) 및 제2 전극(E22)이 형성될 수 있다.
또한, 제2 게이트 전극(GE2)은, 도 6에 도시된 바와 같이, 제2 대향 게이트 전극(GEb2)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 게이트 전극(GE2)과 제2 대향 게이트 전극(GEb2) 사이에 전술된 제2-1 액티브층(ACT2-1)의 제2 채널 영역(CH2)이 배치될 수 있다.
제3 게이트 전극(GE3)은 제3 트랜지스터(T3)의 상부 게이트 전극일 수 있다. 도 12에 도시된 바와 같이, 제3 게이트 전극(GE3)은 제2-1 액티브층(ACT2-1)의 일부와 제3 방향(DR3)으로 중첩할 수 있다. 도 9 및 도 12에 도시된 바와 같이, 제3 게이트 전극(GE3)과 제2-1 액티브층(ACT2-1)의 중첩 영역에 제3 트랜지스터(T3)의 제3 채널 영역(CH3)이 형성될 수 있으며, 그 제3 채널 영역(CH3) 양측의 제2-1 액티브층(ACT2-1) 영역들에 각각 제3 트랜지스터(T3)의 제1 전극(E31) 및 제2 전극(E32)이 형성될 수 있다.
또한, 제3 게이트 전극(GE3)은, 도 6에 도시된 바와 같이, 제3 대향 게이트 전극(GEb3)과 제3 방향(DR3)으로 중첩할 수 있다. 제3 게이트 전극(GE3)과 제3 대향 게이트 전극(GEb3) 사이에 전술된 제2-1 액티브층(ACT2-1)의 제2 채널 영역(CH2)이 배치될 수 있다.
제4 게이트 전극(GE4)은 제4 트랜지스터(T4)의 게이트 전극일 수 있다. 도 12에 도시된 바와 같이, 제4 게이트 전극(GE4)은 제2-2 액티브층(ACT2-2)의 일부와 제3 방향(DR3)으로 중첩할 수 있다. 도 9 및 도 12에 도시된 바와 같이, 제4 게이트 전극(GE4)과 제2-2 액티브층(ACT2-2)의 중첩 영역에 제4 트랜지스터(T4)의 제4 채널 영역(CH4)이 형성될 수 있으며, 그 제4 채널 영역(CH4) 양측의 제2-2 액티브층(ACT2-2) 영역들에 각각 제4 트랜지스터(T4)의 제1 전극(E41) 및 제2 전극(E42)이 형성될 수 있다.
또한, 제4 게이트 전극(GE4)은, 도 6에 도시된 바와 같이, 제4 대향 게이트 전극(GEb4)과 제3 방향(DR3)으로 중첩할 수 있다. 제4 게이트 전극(GE4)과 제4 대향 게이트 전극(GEb4) 사이에 전술된 제2-2 액티브층(ACT2-2)의 제4 채널 영역(CH4)이 배치될 수 있다.
제5 게이트 전극(GE5)은 제5 트랜지스터(T5)의 게이트 전극일 수 있다. 도 12에 도시된 바와 같이, 제5 게이트 전극(GE5)은 제2-3 액티브층(ACT2-3)의 일부와 제3 방향(DR3)으로 중첩할 수 있다. 도 9 및 도 12에 도시된 바와 같이, 제5 게이트 전극(GE5)과 제2-3 액티브층(ACT2-3)의 중첩 영역에 제5 트랜지스터(T5)의 제5 채널 영역(CH5)이 형성될 수 있으며, 그 제5 채널 영역(CH5) 양측의 제2-3 액티브층(ACT2-3) 영역들에 각각 제5 트랜지스터(T5)의 제1 전극(E51) 및 제2 전극(E52)이 형성될 수 있다.
또한, 제5 게이트 전극(GE5)은, 도 6에 도시된 바와 같이, 제5 대향 게이트 전극(GEb5)과 제3 방향(DR3)으로 중첩할 수 있다. 제5 게이트 전극(GE5)과 제5 대향 게이트 전극(GEb5) 사이에 전술된 제2-3 액티브층(ACT2-3)의 제5 채널 영역(CH5)이 배치될 수 있다.
제5 도전층(555)은 제3 방향(DR3)을 따라 제4 도전층(444) 상에 배치될 수 있다. 제4 도전층(444)과 제5 도전층(555) 사이에 절연막이 배치될 수 있다. 제5 도전층(555)은, 도 6, 도 11에 도시된 바와 같이, 데이터 라인(DL), 제1 상부 구동 전압 라인(VDLb), 상부 기준 전압 라인(VRLb), 제3 게이트 연결 전극(GCE3), 제2 게이트 연결 전극(GCE2), 제1 게이트 연결 전극(GCE1), 화소 연결 전극(PCE), 대향 게이트 연결 전극(GCEb), 제5 게이트 연결 전극(GCE5), 소스 연결 전극(SCE), 제4 게이트 연결 전극(GCE4)을 포함할 수 있다.
데이터 라인(DL)은 제2 방향(DR2)을 따라 연장될 수 있다. 데이터 라인(DL)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제2 트랜지스터(T2)의 제1 전극(E21)에 연결될 수 있다. 예를 들어, 데이터 라인(DL)은, 전술된 절연막의 콘택홀을 통해, 제2-1 액티브층(ACT2-1) 증 제2 트랜지스터(T2)의 제1 전극(E21)에 해당하는 부분에 연결될 수 있다.
또한, 데이터 라인(DL)은, 도 6에 도시된 바와 같이, 제3 방향(DR3)으로 차폐 전극(SHE)과 중첩할 수 있다.
제1 상부 구동 전압 라인(VDLb)은 제2 방향(DR2)으로 연장될 수 있다. 제1 상부 구동 전압 라인(VDLb)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제1 하부 구동 전압 라인(VDLa)에 연결될 수 있다. 복수의 제1 상부 구동 전압 라인(VDLb)들 및 이들에 연결된 복수의 제1 하부 구동 전압 라인(VDLa)들은 제1 구동 전압 라인(VDL)을 이룰 수 있다. 이러한 복수의 제1 상부 구동 전압 라인(VDLb)들 및 이들에 교차하는 복수의 제1 하부 구동 전압 라인(VDLa)들을 포함하는 제1 구동 전압 라인(VDL)은 메쉬 형상을 가질 수 있다.
또한, 제1 상부 구동 전압 라인(VDLb)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 차폐 전극(SHE)에 연결될 수 있다.
또한, 제1 상부 구동 전압 라인(VDLb)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제5 트랜지스터(T5)의 제1 전극(E51)에 연결될 수 있다. 예를 들어, 제1 상부 구동 전압 라인(VDLb)은, 전술된 제1 종 콘택홀(CTa; 예를 들어, CT1)을 통해, 제2-3 액티브층(ACT2-3) 증 제5 트랜지스터(T5)의 제1 전극(E51)에 해당하는 부분에 연결될 수 있다.
제1 상부 구동 전압 라인(VDLb)은, 도 6에 도시된 바와 같이, 전술된 제1 액티브층(ACT1)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 상부 구동 전압 라인(VDLb)과 제1 액티브층(ACT1)의 중첩 영역에 제2 커패시터(C2)가 형성될 수 있다. 예를 들어, 제1 액티브층(ACT1) 중 제1 트랜지스터(T1)의 제1 전극(E11)에 해당하는 부분과 이를 제3 방향(DR3)으로 중첩하는 제1 상부 구동 전압 라인(VDLb) 사이에 제2 커패시터(C2)가 형성될 수 있다. 제1 상부 구동 전압 라인(VDLb) 및 제1 액티브층(ACT1)은 각각 제2 커패시터(C2)의 제1 전극 및 제2 전극일 수 있다.
상부 기준 전압 라인(VRLb)은 제2 방향(DR2)을 따라 연장될 수 있다. 상부 기준 전압 라인(VRLb)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 하부 기준 전압 라인(VRLa)에 연결될 수 있다. 복수의 상부 기준 전압 라인(VRLb)들 및 이들에 연결된 복수의 하부 기준 전압 라인(VRLa)들은 기준 전압 라인(VRL)을 이룰 수 있다. 이러한 복수의 상부 기준 전압 라인(VRLb)들 및 이들에 교차하는 복수의 하부 기준 전압 라인(VRLa)들을 포함하는 기준 전압 라인(VRL)은 메쉬 형상을 가질 수 있다.
또한, 상부 기준 전압 라인(VRLb)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제2-1 액티브층(ACT2-1)에 연결될 수 있다. 예를 들어, 상부 기준 전압 라인(VRLb)은, 전술된 제1 종 콘택홀(CTa)을 통해, 제2-1 액티브층(ACT2-1) 증 제3 트랜지스터(T3)의 제1 전극(E31)에 해당하는 부분에 연결될 수 있다.
제1 게이트 연결 전극(GCE1)은 제2 방향(DR2)을 따라 연장될 수 있다. 이때, 제1 게이트 연결 전극(GCE1)은 화소 연결 전극(PCE)을 우회하도록 만곡된 형상을 가지며 제2 방향(DR2)을 따라 연장될 수 있다. 제1 게이트 연결 전극(GCE1)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제2 트랜지스터(T2)의 제2 전극(E21)에 연결될 수 있다. 예를 들어, 제1 게이트 연결 전극(GCE1)은, 전술된 제1 종 콘택홀(CTa)을 통해, 제2-1 액티브층(ACT2-1) 증 제2 트랜지스터(T2)의 제2 전극(E22)에 해당하는 부분에 연결될 수 있다.
또한, 제1 게이트 연결 전극(GCE1)은 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa 또는 CT5)) 및 제1 액티브층(ACT1)의 홀(40)을 통해 커패시터 전극(CCE)에 연결될 수 있다.
또한, 제1 게이트 연결 전극(GCE1)은 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa 또는 CT2))을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 게이트 연결 전극(GCE2)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제2 게이트 전극(GE2)에 연결될 수 있다.
또한, 제2 게이트 연결 전극(GCE2)은 절연막의 콘택홀을(예를 들어, 제1 종 콘택홀(CTa))을 통해 제1 게이트 라인(GWL)에 연결될 수 있다.
제4 게이트 연결 전극(GCE4)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제4 게이트 전극(GE4)에 연결될 수 있다.
또한, 제4 게이트 연결 전극(GCE4)은 절연막의 콘택홀을(예를 들어, 제1 종 콘택홀(CTa))을 통해 제2 게이트 라인(GIL)에 연결될 수 있다.
제5 게이트 연결 전극(GCE5)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa))을 통해 제5 게이트 전극(GE5)에 연결될 수 있다.
또한, 제5 게이트 연결 전극(GCE5)은 절연막의 콘택홀을(예를 들어, 제1 종 콘택홀(CTa))을 통해 발광 제어 라인(EML)에 연결될 수 있다.
대향 게이트 연결 전극(GCEb)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀을(예를 들어, 제1 종 콘택홀(CTa))을 통해 제1 대향 게이트 전극(Geb1)에 연결될 수 있다.
또한, 대향 게이트 연결 전극(GCEb)은 절연막의 콘택홀을(예를 들어, 제1 종 콘택홀(CTa))을 통해 제1 액티브층(ACT1)에 연결될 수 있다. 예를 들어, 대향 게이트 전극(GCEb)은, 전술된 제1 종 콘택홀(CTa)을 통해, 제1 액티브층(ACT1) 증 제1 트랜지스터(T1)의 제1 전극(E11)에 해당하는 부분에 연결될 수 있다.
소스 연결 전극(SCE)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀을(예를 들어, 제1 종 콘택홀(CTa))을 통해 제2-2 액티브층(ACT2-2)에 연결될 수 있다. 예를 들어, 소스 연결 전극(SCE)은, 전술된 제1 종 콘택홀(CTa)을 통해, 제2-2 액티브층(ACT2-2) 증 제4 트랜지스터(T4)의 제2 전극(E42)에 해당하는 부분에 연결될 수 있다.
또한, 소스 연결 전극(SCE)은 절연막의 콘택홀을(예를 들어, 제1 종 콘택홀(CTa))을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
화소 연결 전극(PCE)은 제1 게이트 연결 전극(GCE1)의 만곡부에 의해 정의된 홈 내에 위치할 수 있다. 화소 연결 전극(PCE)의 적어도 일부는 제1 게이트 연결 전극(GCE1)의 만곡부에 의해 둘러싸일 수 있다.
또한, 화소 연결 전극(PCE)은, 도 6에 도시된 바와 같이, 절연막의 콘택홀(예를 들어, 제1 종 콘택홀(CTa 또는 CT3))을 통해 제2-2 액티브층(ACT2-2)에 연결될 수 있다. 예를 들어, 화소 연결 전극(PCE)은, 전술된 제1 종 콘택홀(CTa 또는 CT3)을 통해, 제2-2 액티브층(ACT2-2) 증 제4 트랜지스터(T4)의 제1 전극(E41)에 해당하는 부분에 연결될 수 있다.
도 14는 도 6의 I-I'의 선을 따라 자른 단면도이며, 그리고 도 15는 도 6의 II-II'의 선을 따라 자른 단면도이다.
도 14 및 도 15에 도시된 바와 같이, 표시 장치(10)는 기판(SUB), 배리어막(BR), 박막 트랜지스터층(TFTL), 발광 소자층(EMTL) 및 봉지층(ENC)을 포함할 수 있다. 기판(SUB) 상에는 제3 방향(DR3)을 따라 순차적으로 배리어막(BR), 박막 트랜지스터층(TFTL), 발광 소자층(EMTL) 및 봉지층(ENC)이 배치될 수 있다. 여기서, 박막 트랜지스터층(TFTL)은 전술된 화소 회로(PC)를 포함할 수 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 제1 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들(T1-T8)과 발광 소자층(EMTL)의 발광층(EL)을 보호하기 위한 막일 수 있다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 배리어막(BR)은 실리 콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드 층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
배리어막(BR) 상에는 제1 도전층(111)이 배치될 수 있다. 예를 들어, 도 6, 도 14 및 도 15에 도시된 바와 같이, 배리어막(BR) 상에는 제2 구동 전압 라인(VSL), 하부 기준 전압 라인(VRLa), 제3 게이트 라인(GRL), 제1 게이트 라인(GWL), 차폐 전극(SHE), 발광 제어 라인(EML), 초기화 전압 라인(VIL), 제2 게이트 라인(GIL), 커패시터 전극(CCE) 및 제1 대향 게이트 전극(GEb1)이 배치될 수 있다. 도 14에는 발광 제어 라인(EML), 제2 대향 게이트 전극(GEb2), 제1 대향 게이트 전극(GEb1) 및 커패시터 전극(CCE)이 배리어막 상에 배치된 예가 도시되어 있다. 또한, 도 15에는 차폐 전극(SHE) 및 커패시터 전극(CCE)이 배리어막(BR) 상에 배치된 예가 도시되어 있다.
제1 도전층(111) 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 제1 도전층(111)을 포함한 기판(SUB)의 전면(entire surface)에 배치될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EMTL)의 발광층(EL)을 보호하기 위한 막일 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리 콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드 층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(BF) 상에는 제2 도전층(222) 및 층간 절연막(ITL)이 배치될 수 있다. 예를 들어, 도 6, 도 14 및 도 15에 도시된 바와 같이, 버퍼막(BF) 상에는 제1 액티브층(ACT1)이 배치될 수 있다. 도 14에는 연장부(EX), 제1 트랜지스터(T1)의 제1 전극(E11), 제1 트랜지스터(T1)의 제1 채널 영역(CH1) 및 제1 트랜지스터(T1)의 제2 전극(E12)을 포함하는 제1 액티브층(ACT1)이 버퍼막(BF) 상에 배치된 예가 도시되어 있다. 이때, 도 14에 도시된 바와 같이, 제1 액티브층(ACT1)은 그 제1 액티브층(ACT1)의 제1 채널 영역(CH1)이 제1 대향 게이트 전극(GEb1)과 제3 방향(DR3)으로 중첩하도록, 그리고 그 제1 액티브층(ACT1)의 제1 전극(E41)이 커패시터 전극(CCE)과 중첩하도록 버퍼막(BF) 상에 배치될 수 있다. 또한, 도 15에는 제1 트랜지스터(T1)의 제1 전극(E11), 제1 트랜지스터(T1)의 제1 채널 영역(CH1) 및 제1 트랜지스터(T1)의 제2 전극(E12)을 포함하는 제1 액티브층(ACT1) 및 층간 절연막(ITL)이 버퍼막(BF) 상에 배치된 예가 도시되어 있다. 또한, 도 15에는 제1 액티브층(ACT1)과 커패시터 전극(CCE) 사이에 제1 커패시터(C1)가 형성된 예가 도시되어 있다.
제1 액티브층(ACT1)은, 예를 들어, 산화물 반도체일 수 있다. 예컨대, 제1 액티브층(ACT1)은 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc-Oxide; IGZO) 물질을 포함하는 반도체일 수 있다.
버퍼막(BF) 및 제2 도전층(222) 상에는 제3 도전층(333)이 배치될 수 있다. 예를 들어, 도 14 및 도 15에 도시된 바와 같이, 버퍼막(BF) 및 제1 액티브층(ACT1) 상에는 제2 액티브층(ACT2)이 배치될 수 있다. 도 14에는 제5 트랜지스터(T5)의 제1 전극(E51), 제5 트랜지스터(T5)의 제5 채널 영역(CH5) 및 제5 트랜지스터(T5)의 제2 전극(E52)을 포함하는 제2-3 액티브층(ACT2-3)이 버퍼막(BF) 및 제2 도전층(222; 예를 들어, 제1 액티브층(ACT1)) 상에 배치된 예가 도시되어 있다. 제2-3 액티브층(ACT2-3)은 이의 제5 채널 영역(CH5)이 제5 대향 게이트 전극(Geb5)과 중첩하도록, 그리고 이의 제2 전극(E52)이 제1 액티브층(ACT1)의 제2 전극(E12)과 중첩하도록, 버퍼막(BF) 및 제1 액티브층(ACT1) 상에 배치될 수 있다. 또한, 도 14의 A부에 도시된 바와 같이, 제2-3 액티브층(ACT2-3)의 제2 전극(E52)은 제1 액티브층(ACT1) 상에서 그 제1 액티브층(ACT1)의 제2 전극(12)과 직접 접촉할 수 있다. 또한, 도 14의 A부에 도시된 바와 같이, 제2-3 액티브층(ACT2-3)의 제2 전극(E52)은 제1 액티브층(ACT1)의 측면에서 그 제1 액티브층(ACT1)의 제2 전극(12)과 직접 접촉할 수 있다. 다시 말하여, 제2-3 액티브층(ACT2-3)의 제2 전극(E52)은 제1 액티브층(ACT1)에 구비된 제2 전극(E12)의 상면 및 측면과 직접 접촉할 수 있다. 또한, 도 14의 B부에 도시된 바와 같이, 제2-2 액티브층(ACT2-2)의 제1 전극(E41)은 제1 액티브층(ACT1) 상에서 그 제1 액티브층(ACT1)의 제1 전극(11)과 직접 접촉할 수 있다. 또한, 도 14의 B부에 도시된 바와 같이, 제2-2 액티브층(ACT2-2)의 제1 전극(E41)은 제1 액티브층(ACT1)의 측면에서 그 제1 액티브층(ACT1)의 제2 전극(12)과 직접 접촉할 수 있다. 다시 말하여, 제2-2 액티브층(ACT2-2)의 제2 전극(E41)은 제1 액티브층(ACT1)에 구비된 제1 전극(E11)의 상면 및 측면과 직접 접촉할 수 있다.
제2 액티브층(ACT2)은 제1 액티브층(ACT1)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 액티브층(ACT2)은 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함하는 산화물 반도체일 수 있다.
또한, 전술된 제2 도전층(222) 상에는 제1 게이트 절연막(GTI1)이 더 배치될 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 제1 액티브층(ACT1) 중 채널 영역(예를 들어, 제1 채널 영역(CH1))과 중첩하게 제1 게이트 절연막(GTI1)이 배치될 수 있다. 예컨대, 제1 액티브층(ACT1)은 제1 트랜지스터(T1)의 제1 채널 영역(CH1)을 포함하는 바, 제1 게이트 절연막(GTI1)은 그 제1 채널 영역(CH1)과 제3 방향(DR3)으로 중첩하도록 제1 액티브층(ACT1) 상에 배치될 수 있다. 한편, 제1 액티브층(ACT1)이 복수의 트랜지스터들 각각에 대한 복수의 채널 영역들을 포함할 때, 전술된 제1 게이트 절연막(GTI1)은 그 복수의 채널 영역들 각각을 중첩하도록 제1 액티브 층상에 배치될 수 있다.
제1 게이트 절연막(GTI1)은 테트라에톡시실란(TetraEthylOrthoSilicate, TEOS), 질화 규소(SiNx) 및 산화 규소(SiO2)중 적어도 하나를 포함할 수 있다. 일례로, 제1 게이트 절연막(GTI1)은 40nm의 두께를 갖는 질화규소막과 80nm의 두께를 갖는 테트라에톡시실란막이 차례로 적층된 이중막 구조를 가질 수 있다.
제1 게이트 절연막(GTI1) 상에는 제2 게이트 절연막(GTI2)이 배치될 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 제2 게이트 절연막(GTI2)은 제1 게이트 절연막(GTI1) 상에 배치될 수 있다.
제2 게이트 절연막(GTI2)은 전술된 제1 게이트 절연막(GTI1)과 동일한 물질 및 구조를 포함할 수 있다.
또한, 전술된 제2 게이트 절연막(GTI2)은 제3 도전층(333) 상에 더 배치될 수 있다. 예를 들어, 제2 게이트 절연막(GTI2)은 제2 액티브층(ACT2)의 각 채널 영역에 배치될 수 있다. 도 14에는 제2 게이트 절연막(GTI2)이 제2-3 액티브층(ACT2-3)의 제5 채널 영역(CH5)에 대응되도록 그 제2-3 액티브층(ACT2-3)에 배치된 예가 도시되어 있다. 한편, 제2 게이트 절연막(GTI2)은 제2 액티브층(ACT2)의 모든 채널 영역들, 예를 들어 제2 채널 영역(CH2), 제3 채널 영역(CH3), 제4 채널 영역(CH4) 및 제5 채널 영역(CH5)에 대응되도록 그 제2 액티브층(ACT2)에 배치될 수 있다.
제2 게이트 절연막(GTI2) 상에는 제4 도전층(444)이 배치될 수 있다. 예를 들어, 도 6, 도 14 및 도 15에 도시된 바와 같이, 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 제4 게이트 전극(GE4) 및 제5 게이트 전극(GE5)이 제2 게이트 절연막(GTI2) 상에 배치될 수 있다. 도 14에는 제1 게이트 전극(GE1) 및 제5 게이트 전극(GE5)이 제2 게이트 절연막(GTI2) 상에 배치된 예가 도시되어 있다. 제1 게이트 전극(GE1)은 제1 액티브층(ACT1)의 제1 채널 영역(CH1)에 대응되게 제2 게이트 절연막(GTI2) 상에 배치될 수 있으며, 제5 게이트 전극(GE5)은 제2-3 액티브층(ACT2-3)의 제5 채널 영역(CH5)에 대응되게 제2 게이트 절연막(GTI2) 상에 배치될 수 있다. 한편, 제2 게이트 전극(GE2), 제3 게이트 전극(GE3) 및 제4 게이트 전극(GE4)은 제2 채널 영역(CH2), 제3 채널 영역(CH3) 및 제4 채널 영역(CH4)을 각각 중첩하도록 제2 액티브층(ACT2) 상에 배치될 수 있다.
제4 도전층(444), 제3 도전층(333), 제2 도전층(222) 및 버퍼막(BF) 상에는 층간 절연막(ITL)이 배치될 수 있다. 층간 절연막(ITL)은 제3 내지 제4 도전층(444)들을 포함한 기판의 전면(entire surface)에 배치될 수 있다. 도 14 및 도 15에는 층간 절연막(ITL)이 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제1 게이트 전극(GE1), 제5 게이트 전극(GE5) 및 버퍼막(BF) 상에 배치된 예가 도시되어 있다. 층간 절연막(ITL)은 게이트 절연막(GTI)보다 더 큰 두께를 가질 수 있다. 여기서, 두께는 제3 방향(DR3)으로의 크기를 의미할 수 있다.
층간 절연막(ITL)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층을 포함할 수 있다. 한편, 층간 절연막(ITL)은 복수의 무기막들을 포함할 수 있다.
층간 절연막(ITL) 상에는 제5 도전층(555)이 배치될 수 있다. 예를 들어, 도 6, 도 14 및 도 15에 도시된 바와 같이, 층간 절연막(ITL) 상에는 데이터 라인(DL), 제1 상부 구동 전압 라인(VDLb), 상부 기준 전압 라인(VRLb), 제3 게이트 연결 전극(GCE3), 제2 게이트 연결 전극(GCE2), 제1 게이트 연결 전극(GCE1), 화소 연결 전극(PCE), 대향 게이트 연결 전극(GECb), 제5 게이트 연결 전극(GCE5), 소스 연결 전극(SCE), 제4 게이트 연결 전극(GCE4)이 배치될 수 있다. 도 14에는 제1 상부 구동 전압 라인(VDLb), 제5 게이트 연결 전극(GCE5), 제1 게이트 연결 전극(GCE1) 및 화소 연결 전극(PCE)이 층간 절연막(ITL) 상에 배치된 예가 도시되어 있다. 제1 상부 구동 전압 라인(VDLb)은 층간 절연막(ITL)을 관통하는 제1 콘택홀(CT1)을 통해 제5 트랜지스터(T5)의 제1 전극(E51)에 연결될 수 있다. 제5 게이트 연결 전극(GCE5)은 제5 게이트 전극(GE5)과 중첩하게 층간 절연막(ITL) 상에 배치될 수 있다. 제1 게이트 연결 전극(GCE1)은 층간 절연막(ITL)을 관통하는 제2 콘택홀(CT2)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 화소 연결 전극(PCE)은 층간 절연막(ITL)을 관통하는 제3 콘택홀(CT3)을 통해 제1 트랜지스터(T1)의 제1 전극(E11)에 연결될 수 있다. 또한, 도 15에는 데이터 라인(DL), 제1 상부 구동 전압 라인(VDLb) 및 제1 게이트 연결 전극(GCE1)이 층간 절연막(ITL) 상에 배치된 예가 도시되어 있다. 데이터 라인(DL)은 차폐 전극(SHE)과 중첩하도록 층간 절연막(ITL) 상에 배치될 수 있다. 제1 상부 구동 전압 라인(VDLb)은 제1 액티브층(ACT1)의 제1 전극(E11)과 중첩하도록 층간 절연막(ITL) 상에 배치될 수 있는 바, 제1 상부 구동 전압 라인(VDLb)과 제1 액티브층(ACT1)의 제1 전극(E11) 간의 중첩 영역에 제2 커패시터(C2)가 형성될 수 있다. 제1 게이트 연결 전극(GCE1)은 층간 절연막(ITL), 제1 액티브층(ACT1)의 홀(40) 및 버퍼막(BF)을 관통하는 제5 콘택홀(CT5)을 통해 커패시터 전극(CCE)에 연결될 수 있다. 한편, 제1 콘택홀(CT1), 제2 콘택홀(CT2), 제3 콘택홀(CT3), 제4 콘택홀(CT4) 및 제5 콘택홀(CT5)은 전술된 제1 종 콘택홀(CTa)에 해당할 수 있다.
제5 도전층(555) 및 층간 절연막(ITL) 상에는 평탄화막(VIA)이 배치될 수 있다. 평탄화막(VIA)은 제5 도전층(555) 및 층간 절연막(ITL)을 포함한 기판(SUB)의 전면(entire surface)에 배치될 수 있다. 예를 들어, 도 14 및 도 15에 도시된 바와 같이, 평탄화막(VIA)은 제1 상부 구동 전압 라인(VDLb), 제5 게이트 연결 전극(GCE5), 제1 게이트 연결 전극(GCE1), 화소 연결 전극(PCE), 데이터 라인(DL) 및 층간 절연막(ITL)을 포함한 기판(SUB)의 전면에 배치될 수 있다.
평탄화막(VIA)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막을 포함할 수 있다.
평탄화막(VIA) 상에는 제6 도전층을 포함하는 발광 소자층(EMTL)이 배치될 수 있다. 예를 들어, 도 14 및 도 15에 도시된 바와 같이, 평탄화막 상에는 제6 도전층으로서 화소 전극(PE)이 배치될 수 있다. 도 14 및 도 15에는 화소 전극(PE)이 평탄화막(VIA1) 상에 배치된 예가 도시되어 있다. 도 14에 도시된 바와 같이, 화소 전극(PE)은 평탄화막(VIA)을 관통하는 제4 콘택홀(CT4)을 통해 화소 연결 전극(PCE)에 연결될 수 있다. 한편, 제4 콘택홀(CT4)은 전술된 제2 종 콘택홀(CTb)에 해당할 수 있다.
전술된 발광 소자층(EMTL)은 전술된 제6 도전층 외에도 복수의 발광 소자(LEL)들 및 뱅크(PDL; 또는 화소 정의막)를 더 포함할 수 있다.
발광 소자(LEL)들은, 예를 들어, 제1 발광 소자, 제2 발광 소자 및 제3 발광 소자를 포함할 수 있다. 제1 발광 소자는 제1 화소 전극, 제1 발광층 및 공통 전극(CM)을 포함하며, 제2 발광 소자는 제2 화소 전극, 제2 발광층 및 공통 전극(CM)을 포함하며, 그리고 제3 발광 소자는 제3 화소 전극, 발광층 및 공통 전극(CM)을 포함할 수 있다. 이하, 발광 소자들에 관한 설명은 제1 발광 소자(LEL)를 대표적으로 설명한다.
제1 발광 소자는 제1 화소 전극, 발광층(EL) 및 공통 전극(CM)을 포함할 수 있다. 발광 영역(EA)은 제1 화소 전극, 발광층(EL) 및 공통 전극(CM)이 순차적으로 적층되어 제1 화소 전극으로부터의 정공과 공통 전극(CM)으로부터의 전자가 발광층에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 제1 화소 전극은 발광 소자(LEL)의 애노드 전극이고, 공통 전극(CM)은 그 제1 발광 소자(LEL)의 캐소드 전극일 수 있다.
발광층(EL)을 기준으로 공통 전극(CM) 방향으로 발광하는 상부 발광(top emission) 구조에서 화소 전극은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 반사율을 높이기 위해 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(PDL; 또는 화소 정의막)는 화소들의 발광 영역(EA)들을 정의하는 역할을 한다. 이를 위해, 뱅크(PDL)는 평탄화막 상에서 제1 화소 전극의 일부 영역을 노출하도록 배치될 수 있다. 뱅크(PDL)는 제1 화소 전극의 가장자리를 덮을 수 있다. 한편, 도시되지 않았지만, 뱅크(PDL)는 평탄화막을 관통하는 제4 콘택홀(CT4) 내에 배치될 수 있다. 이로 인해, 평탄화막을 관통하는 제4 콘택홀(CT4)은 뱅크(PDL)에 의해 채워질 수 있다. 뱅크(PDL)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 14에 도시된 바와 같이, 뱅크(PDL) 상에는 스페이서(SPC)가 배치될 수 있다. 스페이서(SPC)는 발광층(EL)을 제조하는 공정 중에 마스크를 지지하는 역할을 할 수 있다. 스페이서(SPC)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 화소 전극 상에는 발광층(EL)이 형성될 수 있다. 발광층(EL)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(EL)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 유기 물질층은 호스트와 도펀트를 포함할 수 있다. 유기 물질층은 소정의 광을 발광하는 물질을 포함할 수 있으며, 인광 물질 또는 형광 물질을 이용하여 형성될 수 있다.
예를 들어, 제1 색의 광을 발광하는 제1 발광 영역의 제1 발광층의 유기 물질층은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum) 중에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광 물질일 수 있다. 또는, 제1 발광 영역의 제1 발광층의 유기 물질층은 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광 물질일 수 있으나, 이에 한정되지 않는다.
제2 색의 광을 발광하는 제2 발광 영역의 제2 발광층의 유기 물질층은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광 물질일 수 있다. 또는, 제2 색의 광을 발광하는 제2 발광 영역의 제2 발광층의 유기 물질층은 Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질일 수 있으나, 이에 한정되지 않는다.
제3 색의 광을 발광하는 제3 발광 영역의 발광층의 유기 물질층은 CBP, 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic 또는 L2BD111을 포함하는 도펀트 물질을 포함하는 인광 물질일 수 있으나, 이에 한정되지 않는다.
공통 전극(CM)은 제1, 제2 및 제3 발광층(예를 들어, EL) 상에 배치될 수 있다. 공통 전극(CM)은 제1, 제2 및 제3 발광층을 덮도록 배치될 수 있다. 공통 전극(CM)은 제1 내지 제3 발광층들에 공통적으로 배치되는 공통층일 수 있다. 공통 전극(CM) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 공통 전극(CM)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 도전 물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 공통 전극(CM)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
봉지층(ENC)은 발광 소자층(EMTL) 상에는 형성될 수 있다. 봉지층(ENC)은 발광 소자층(EMTL)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막(TFE1, TFE3)을 포함할 수 있다. 또한, 봉지층(ENC)은 먼지와 같은 이물질로부터 발광 소자층(EMTL)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지층(ENC)은 제1 봉지 무기막(TFE1), 봉지 유기막(TFE2), 및 제2 봉지 무기막(TFE3)을 포함할 수 있다.
제1 봉지 무기막(TFE1)은 공통 전극(CM) 상에 배치되고, 봉지 유기막(TFE2)은 제1 봉지 무기막(TFE1) 상에 배치되며, 제2 봉지 무기막(TFE3)은 봉지 유기막(TFE2) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 봉지 유기막(TFE2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막일 수 있다.
한편, 도 16 내지 도 23을 참조로 발광 소자(예를 들어, 도 14의 LEL)의 다른 구조를 설명하면 다음과 같다.
도 16은 본 발명의 일 실시예에 따른 표시 소자의 구조를 나타내는 단면도이고, 그리고 도 17 내지 도 20은 일 실시예에 따른 발광 소자의 구조를 나타내는 단면도들이다.
도 16을 참조하면, 일 실시예에 따른 발광 소자(예를 들어, 유기 발광 다이오드)는 화소 전극(201), 공통 전극(205) 및 전술된 화소 전극(201)과 공통 전극(205) 사이의 중간층(203)을 포함할 수 있다.
화소 전극(201)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)과 같은 투광성인 도전성 산화물을 포함할 수 있다. 화소 전극(201)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사층을 포함할 수 있다. 예를 들어, 화소 전극(201)은 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
공통 전극(205)은 중간층(203) 상에 배치될 수 있다. 공통 전극(205)은 일함수가 낮은 금속, 합금, 전기 전도성 화합물, 또는 이의 임의의 조합을 포함할 수 있다. 예를 들어, 공통 전극(205)은 리튬(Li), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 알루미늄-리튬(Al-Li), 칼슘(Ca), 마그네슘-인듐(Mg-In), 마그네슘-은(Mg-Ag), 이터븀 (Yb), 은-이터븀(Ag-Yb), ITO, IZO, 또는 이의 임의의 조합을 포함할 수 있다. 공통 전극(205)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다.
중간층(203)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 중간층(203)은 각종 유기물 외에, 유기금속 화합물과 같은 금속-함유 화합물, 양자점과 같은 무기물 등도 더 포함할 수 있다.
일 실시예에서, 중간층(203)은 하나의 발광층 및 그 하나의 발광층의 아래와 위에 각각 배치된 제1 기능층 및 제2 기능층을 포함할 수 있다. 제1 기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2 기능층은 발광층 위에 배치되는 구성 요소로서, 선택적(optional)이다. 예를 들어, 중간층(203)은 제2 기능층을 포함할 수도 있고, 포함하지 않을 수도 있다. 제2 기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
일 실시예에서, 중간층(203)은 화소 전극(201)과 공통 전극(205) 사이에 순차적으로 적층되어 있는 2개 이상의 발광 단위(emitting unit)들, 및 그 2개의 발광 단위들 사이에 배치된 전하 생성층(CGL, Charge Generation Layer)을 포함할 수 있다. 중간층(203)이 발광 단위 및 전하 생성층을 포함할 경우, 발광 소자(예를 들어, 유기 발광 다이오드)는 탠덤(tandem) 발광 소자일 수 있다. 발광 소자(예를 들어, 유기 발광 다이오드)는 복수의 발광 단위들의 적층 구조를 가짐으로써 색 순도 및 발광 효율을 향상시킬 수 있다.
하나의 발광 단위는 발광층 및 그 발광층의 아래와 위에 각각 배치된 제1 기능층 및 제2 기능층을 포함할 수 있다. 전하 생성층(CGL)은 음전하 생성층 및 양전하 생성층을 포함할 수 있다. 음전하 생성층 및 양전하 생성층에 의해 복수의 발광층들을 구비하는 탠덤(tandem) 발광 소자인 유기 발광 다이오드의 발광 효율을 더욱 증대시킬 수 있다.
음전하 생성층은 n형 전하생성층일 수 있다. 음전하 생성층은 전자를 공급할 수 있다. 음전하 생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다. 양전하 생성층은 p형 전하 생성층일 수 있다. 양전하 생성층은 정공(hole)을 공급할 수 있다. 양전하 생성층은 호스트(Host) 및 도판트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도판트는 금속 물질을 포함할 수 있다.
일 실시예에서, 도 17에 도시된 바와 같이, 발광 소자(예를 들어, 유기 발광 다이오드)는 차례로 적층된 제1 발광층(EL1)을 포함하는 제1 발광 단위(EU1) 및 제2 발광층(EL2)을 포함하는 제2 발광 단위(EU2)를 포함할 수 있다. 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이에 전하 생성층(CGL)이 배치될 수 있다. 예를 들어, 발광 소자(예를 들어, 유기 발광 다이오드)는 차례로 적층된 화소 전극(201), 제1 발광층(EL1), 전하 생성층(CGL), 제2 발광층(EL2) 및 공통 전극(205)을 포함할 수 있다. 제1 발광층(EL1)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 배치될 수 있다. 제2 발광층(EL2)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 포함될 수 있다. 제1 발광층(EL1)은 청색(blue) 발광층이고, 제2 발광층(EL2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 도 18에 도시된 바와 같이, 발광 소자(예를 들어, 유기 발광 다이오드)는 제1 발광층(EL1)을 포함하는 제1 발광 단위(EU1)와 제3 발광 단위(EU3) 및 제2 발광층(EL2)을 포함하는 제2 발광 단위(EU2)를 포함할 수 있다. 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이에 제1 전하 생성층(CGL1)이 배치되고, 제2 발광 단위(EU2)와 제3 발광 단위(EU3) 사이에 제2 전하 생성층(CGL2)이 배치될 수 있다. 예를 들어, 발광 소자(예를 들어, 유기 발광 다이오드)는 차례로 적층된 화소 전극(201), 제1 발광층(EL1), 제1 전하 생성층(CGL1), 제2 발광층(EL2), 제2 전하 생성층(CGL2), 제1 발광층(EL1) 및 공통 전극(205)을 포함할 수 있다. 제1 발광층(EL1)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 배치될 수 있다. 제2 발광층(EL2)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 배치될 수 있다. 제1 발광층(EL1)은 청색(blue) 발광층이고, 제2 발광층(EL2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 발광 소자(예를 들어, 유기 발광 다이오드)는 제2 발광 단위(EU2)가 제2 발광층(EL2) 외에 제2 발광층(EL2)의 아래 및/또는 위에 직접(directly) 접촉하는 제3 발광층(EL3) 및/또는 제4 발광층(EL4)을 더 포함할 수 있다. 여기서 직접(directly) 접촉은 제2 발광층(EL2)과 제3 발광층(EL3)의 사이 및/또는 제2 발광층(EL2)과 제4 발광층(EL4) 사이에 다른 층이 배치되지 않는 것을 의미할 수 있다. 제3 발광층(EL3)은 적색(red) 발광층이고, 제4 발광층(EL4)은 녹색 발광층일수 있다.
예를 들어, 도 19에 도시된 바와 같이, 발광 소자(예를 들어, 유기 발광 다이오드)는 차례로 적층된 화소 전극(201), 제1 발광층(EL1), 제1 전하 생성층(CGL1), 제3 발광층(EL3), 제2 발광층(EL2), 제2 전하 생성층(CGL2), 제1 발광층(EL1) 및 공통 전극(205)을 포함할 수 있다. 또는 도 20에 도시된 바와 같이, 발광 소자(예를 들어, 유기 발광 다이오드)는 차례로 적층된 화소 전극(201), 제1 발광층(EL1), 제1 전하 생성층(CGL1), 제3 발광층(EL3), 제2 발광층(EL2), 제4 발광층(EL4), 제2 전하 생성층(CGL2), 제1 발광층(EL1) 및 공통 전극(205)을 포함할 수 있다.
도 21은 도 19의 유기 발광 다이오드의 예시를 보여주는 단면도이고, 도 22는 도 20의 유기 발광 다이오드의 예시를 보여주는 단면도이다.
도 21을 참조하면, 발광 소자(예를 들어, 유기 발광 다이오드)는 순차적으로 적층된 제1 발광 단위(EU1), 제2 발광 단위(EU2) 및 제3 발광 단위(EU3)를 포함할 수 있다. 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이에 제1 전하 생성층(CGL1)이 배치되고, 제2 발광 단위(EU2)와 제3 발광 단위(EU3) 사이에 제2 전하 생성층(CGL2)이 배치될 수 있다. 제1 전하 생성층(CGL1)과 제2 전하 생성층(CGL2)은 각각 음전하 생성층(nCGL) 및 양전하 생성층(pCGL)을 포함할 수 있다.
제1 발광 단위(EU1)는 청색 발광층(BEML)을 포함할 수 있다. 제1 발광 단위(EU1)는 화소 전극(201)과 청색 발광층(BEML) 사이에 홀 주입층(HIL) 및 홀 수송층(HTL)을 더 포함할 수 있다. 일 실시예에서 홀 주입층(HIL)과 홀 수송층(HTL) 사이에 p-도핑층이 더 포함될 수 있다. P-도핑층은 홀 주입층(HIL)을 p형 도핑 물질로 도핑하여 형성할 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색광 보조층은 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 청색광 보조층은 홀 전하 밸런스(hole Charge Balance)를 조절하여 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 전자 저지층은 홀 수송층(HTL)으로의 전자 주입을 방지할 수 있다. 버퍼층은 발광층에서 방출되는 광의 파장에 따른 공진 거리를 보상할 수 있다.
제2 발광 단위(EU2)는 황색 발광층(YEML)과 황색 발광층(YEML) 아래에서 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML)을 포함할 수 있다. 제2 발광 단위(EU2)는 제1 전하 생성층(CGL1)의 양전하 생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 황색 발광층(YEML)과 제2 전하 생성층(CGL2)의 음전하 생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
제3 발광 단위(EU3)는 청색 발광층(BEML)을 포함할 수 있다. 제3 발광 단위(EU3)는 제2 전하 생성층(CGL2)의 양전하 생성층(pCGL)과 청색 발광층(BEML) 사이에 홀 수송층(HTL)을 더 포함할 수 있다. 제3 발광 단위(EU3)는 청색 발광층(BEML)과 공통 전극(205) 사이에 전자 수송층(ETL) 및 전자 주입층(EIL)을 더 포함할 수 있다. 전자 수송층(ETL)은 단층 또는 다층일 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색 발광층(BEML)과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 홀 저지층은 전자 수송층(ETL)으로의 홀 주입을 방지할 수 있다.
도 22에 도시된 발광 소자(예를 들어, 유기 발광 다이오드)는 제2 발광 단위(EU2)의 적층 구조가 도 21에 도시된 발광 소자(예를 들어, 유기 발광 다이오드)와 상이하고, 그 외 구성은 동일하다. 도 22를 참조하면, 제2 발광 단위(EU2)는 황색 발광층(YEML), 황색 발광층(YEML) 아래에서 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML) 및 황색 발광층(YEML) 위에서 황색 발광층(YEML)에 직접 접촉하는 녹색 발광층(GEML)을 포함할 수 있다. 제2 발광 단위(EU2)는 제1 전하 생성층(CGL1)의 양전하 생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 녹색 발광층(GEML)과 제2 전하 생성층(CGL2)의 음전하 생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
도 23은 본 발명의 일 실시예에 따른 표시 장치의 화소의 구조를 나타낸 단면도이다.
도 23을 참조하면, 표시 장치(10)의 표시 패널(100)은 복수의 화소들(예를 들어, 전술된 서브 화소들)을 포함할 수 있다. 복수의 화소들은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 각각 화소 전극(201), 공통 전극(205) 및 중간층(203)을 포함할 수 있다. 일 실시예에서, 제1 화소(PX1)는 적색 화소이고, 제2 화소(PX2)는 녹색 화소이고, 제3 화소(PX3)는 청색 화소일 수 있다.
화소 전극(201)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각에 독립적으로 구비될 수 있다.
제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각의 중간층(203)은 차례로 적층된 제1 발광 단위(EU1)와 제2 발광 단위(EU2), 및 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이의 전하 생성층(CGL)을 포함할 수 있다. 전하 생성층(CGL)은 음전하 생성층(nCGL) 및 양전하 생성층(pCGL)을 포함할 수 있다. 전하 생성층(CGL)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1 화소(PX1)의 제1 발광 단위(EU1)는 화소 전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2 화소(PX2)의 제1 발광 단위(EU1)는 화소 전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3 화소(PX3)의 제1 발광 단위(EU1)는 화소 전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제1 발광 단위(EU1)들의 홀 주입층(HIL), 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1 화소(PX1)의 제2 발광 단위(EU2)는 전하 생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 보조층(AXL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2 화소(PX2)의 제2 발광 단위(EU2)는 전하 생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3 화소(PX3)의 제2 발광 단위(EU2)는 전하 생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2 발광 단위(EU1)들의 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 연속하여 형성되는 공통층일 수 있다. 일 실시예에서, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)의 제2 발광 단위(EU2)에서 발광층과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다.
적색 발광층(REML)의 두께(H1), 녹색 발광층(GEML)의 두께(H2) 및 청색 발광층(BEML)의 두께(H3)는 공진 거리에 따라 결정될 수 있다. 보조층(AXL)은 공진 거리를 맞추기 위하여 부가된 층으로, 공진 보조 물질을 포함할 수 있다. 예를 들어, 보조층(AXL)은 홀 수송층(HTL)과 동일한 물질을 포함할 수 있다.
도 23에서는 제1 화소(PX1)에만 보조층(AXL)이 배치되어 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 보조층(AXL)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각의 공진 거리를 맞추기 위해 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 중 적어도 하나에 배치될 수 있다.
표시 장치(10)의 표시 패널(100)은 공통 전극(205)의 외측에 배치된 캡핑층(207)을 더 포함할 수 있다. 캡핑층(207)은 보강 간섭의 원리에 의하여 발광 효율을 향상시키는 역할을 할 수 있다. 이로써, 발광 소자(예를 들어, 유기 발광 다이오드)의 광추출 효율이 증가되어, 발광 소자(예를 들어, 유기 발광 다이오드)의 발광 효율이 향상될 수 있다.
도 24 내지 도 36은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
먼저, 도 24에 도시된 바와 같이, 기판(SUB) 상에 배리어막(BR)이 형성될 수 있다. 예를 들어 배리어막(BR)은 기판(SUB)의 전면에 형성될 수 있다. 이후, 그 배리어막(BR)을 포함한 기판(SUB)의 전면에 제1 도전 물질층이 형성된 후, 포토리쏘그라피 공정 및 식각 공정을 통해 제1 도전 물질층이 패터닝될 수 있다. 제1 도전 물질층이 패터닝됨으로써 배리어막(BR) 상에는 제1 도전층(111), 예를 들어 제5 대향 게이트 전극(GEb5), 제1 대향 게이트 전극(GEb1) 및 커패시터 전극(CCE)이 형성될 수 있다.
이어서, 도 25에 도시된 바와 같이, 제1 도전층(111)을 포함한 기판(SUB)의 전면에 버퍼막(BF)이 형성될 수 있다. 예를 들어, 제5 대향 게이트 전극(GEb5), 제1 대향 게이트 전극(GEb1) 및 커패시터 전극(CCE)을 포함한 기판(SUB)의 전면에 버퍼막(BF)이 형성될 수 있다.
다음으로, 버퍼막(BF)을 포함한 기판(SUB)의 전면에 제1 액티브 물질층, 예를 들어 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc-Oxide; IGZO)을 포함하는 제1 액티브 물질층이 형성될 수 있다. 이후, 포토리쏘그라피 공정 및 식각 공정을 통해 제1 액티브 물질층이 패터닝될 수 있다. 제1 액티브 물질층이 패터닝됨으로써, 도 26에 도시된 바와 같이, 버퍼막(BF) 상에는 제2 도전층(222), 예를 들어 제1 액티브층(ACT1)이 형성될 수 있다.
이후, 제1 액티브층(ACT1)을 포함한 기판(SUB)의 전면에 제2 액티브 물질층, 예를 들어 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide; IGZTO)을 포함하는 제2 액티브 물질층이 형성될 수 있다. 이후, 포토리쏘그라피 공정 및 식각 공정을 통해 제2 액티브 물질층이 패터닝될 수 있다. 제2 액티브 물질층이 패터닝됨으로써, 도 27에 도시된 바와 같이, 버퍼막(BF) 및 제1 액티브층(ACT1) 상에는 제3 도전층(333), 예를 들어 제2 액티브층(ACT2)이 형성될 수 있다. 이 제2 액티브층(ACT2)은, 예를 들어, 제2-1 액티브층(ACT2-1), 제2-2 액티브층(ACT2-2) 및 제2-3 액티브층(ACT2-3)을 포함할 수 있다. 이때, 도 27의 A부에 도시된 바와 같이, 제2 액티브층(ACT2)의 적어도 일부는 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉할 수 있다. 예를 들어, 제2-3 액티브층(ACT2-3)의 적어도 일부 및 제2-2 액티브층(ACT2-2)의 적어도 일부는 제1 액티브층(ACT1)과 직접 접촉하도록 그 제1 액티브층(ACT1)의 바로 위에 형성될 수 있다. 예를 들어, 도 27의 A부에 도시된 바와 같이, 제2-3 액티브층(ACT2-3)의 일부는 제1 액티브층(ACT1)의 연장부(EX)와 중첩함과 아울러, 그 연장부(EX)와 직접 접촉하도록 그 연장부(EX)의 바로 위에 형성될 수 있다. 또 다른 예로서, 도 27의 B부에 도시된 바와 같이, 제2-2 액티브층(ACT2-2)의 일부는 제1 액티브층(ACT1)과 중첩함과 아울러, 그 제1 액티브층(ACT1)과 직접 접촉하도록 그 제1 액티브층(ACT1)의 바로 위에 형성될 수 있다. 이와 같이, 제2 액티브층(ACT2)의 도전 영역은 제1 액티브의 도전 영역에 물리적으로 직접 연결될 수 있다. 그러므로, 제2 액티브층(ACT2)과 제1 액티브층(ACT1)이 콘택홀 없이 서로 전기적으로 연결될 수 있다.
다음으로, 도 28에 도시된 바와 같이, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)을 포함한 기판(SUB)의 전면에 제1 절연 물질층(GTI1a)이 형성될 수 있다.
이후, 포토리쏘그라피 공정 및 식각 공정을 통해 그 제1 절연 물질층(GTI1a)이 패터닝될 수 있다. 제1 절연 물질층(GTI1a)이 패터닝됨으로써, 도 29에 도시된 바와 같이, 제1 액티브층(ACT1) 상에 제1 게이트 절연막(GTI1)이 형성될 수 있다. 예를 들어, 제1 게이트 절연막(GTI1)은 제1 액티브층(ACT1)의 제1 채널 영역(CH1)에 대응되게 그 제1 액티브층(ACT1) 상에 배치될 수 있다.
이어서, 도 30에 도시된 바와 같이, 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제1 게이트 절연막(GTI1)을 포함한 기판(SUB)의 전면에 제2 절연 물질층(GTI2a)이 형성될 수 있다.
이후, 제2 절연 물질층(GTI2a)을 포함한 기판(SUB)의 전면에 제4 도전 물질층이 형성된 후, 포토리쏘그라피 공정 및 식각 공정을 통해 그 제4 도전 물질층이 패터닝될 수 있다. 제4 도전 물질층이 패터닝됨으로써, 도 31에 도시된 바와 같이, 제4 도전층(444), 예를 들어 제5 게이트 전극(GE5) 및 제1 게이트 전극(GE1)이 제2 절연 물질층(GTI2a) 상에 형성될 수 있다. 이때, 제5 게이트 전극(GE5)은 제2-3 액티브층(ACT2-3)의 제5 채널 영역(CH5)과 중첩하도록 제2 절연 물질층 상에 형성되며, 제1 게이트 전극(GE1)은 제1 액티브층(ACT1)의 제1 채널 영역(CH1)과 중첩하도록 제2 절연 물질층(GTI2a) 상에 형성될 수 있다.
다음으로, 제4 도전층(444; 예를 들어, 제5 게이트 전극(GE5) 및 제1 게이트 전극(GE1))을 마스크(예를 들어, 하드 마스크)로 사용한 식각 공정이 수행될 수 있다. 이 식각 공정에 의해 제4 도전층(444)에 의해 가려지지 않은 제2 절연 물질층(GTI2a)이 제거됨으로써, 도 32에 도시된 바와 같은 제2 게이트 절연막(GTI2)이 형성될 수 있다. 제2 게이트 절연막(GTI2)은, 예를 들어, 제5 게이트 전극(GE5)과 제2-3 액티브층(ACT2-3) 사이에 배치될 수 있으며, 그리고 제1 게이트 전극(GE1)과 제1 게이트 절연막(GTI1) 사이에 배치될 수 있다.
이후, 도 33에 도시된 바와 같이, 제4 도전층(444; 예를 들어, 제5 게이트 전극(GE5) 및 제1 게이트 전극(GE1))을 마스크로 이온(예를 들어, n+ 이온) 도핑 공정이 수행될 수 있다. 이 이온 도핑 공정에 의해 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)에 채널 영역이 형성되며, 그 채널 영역을 제외한 영역이 도전성을 가질 수 있다. 예를 들어, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 중 제4 도전층(444)에 의해 가려지지 않은 영역에는 이온이 주입될 수 있는 바, 그 이온이 주입된 영역은 도전성을 가질 수 있다. 반면, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 중 제4 도전층(444)에 의해 가려진 영역에는 이온이 주입되지 않는 바, 그 이온이 주입되지 않은 영역은 채널 영역으로 정의될 수 있다. 도 33에 도시된 예와 같이, 제2-3 액티브층(ACT2-3)에 제1 채널 영역(CH1), 제1 전극(E51) 및 제2 전극(E52)이 형성되며, 그리고 제1 액티브층(ACT1)에 제1 채널 영역(CH1), 제1 전극(E11) 및 제2 전극(E12)이 형성될 수 있다.
이어서, 도 34에 도시된 바와 같이, 층간 절연막(ITL)이 기판(SUB)의 전면에 형성될 수 있다.
다음으로, 도 35에 도시된 바와 같이, 포토리쏘그라피 및 식각 공정을 통해 층간 절연막(ITL)을 관통하는 제1 콘택홀(CT1), 제2 콘택홀(CT2) 및 제3 콘택홀(CT3)이 형성될 수 있다. 제1 콘택홀(CT1)에 의해 제2-3 액티브층(ACT2-3)의 제1 전극(E51)이 노출되며, 제2 콘택홀(CT2)에 의해 제1 게이트 전극(GE1)이 노출되며, 그리고 제3 콘택홀(CT3)에 의해 제1 액티브층(ACT1)의 제1 전극(E11)이 노출될 수 있다.
이때, 도 35의 A부에 도시된 바와 같이, 제1 액티브층(ACT1)의 제2 전극(E12)과 제2 액티브층(ACT2)이 직접 접촉하므로, 제1 액티브층(ACT1)과 제2 액티브층(ACT2)을 연결하기 위한 2개의 콘택홀들은 형성되지 않을 수 있다. 또한, 도 35의 B부에 도시된 바와 같이, 제1 액티브층(ACT1)의 제1 전극(E11)과 제2 액티브층(ACT2)이 직접 접촉하므로, 제1 액티브층(ACT1)의 제1 전극(E11)과 화소 연결 전극(PCE)을 연결하기 위한 1개의 콘택홀은 형성되지 않을 수 있다. 따라서, 하나의 화소 당 3개의 콘택홀들이 생략될 수 있다.
이후, 층간 절연막(ITL)을 포함한 기판(SUB)의 전면에 제5 도전 물질층이 형성된 후, 포토리쏘그라피 공정 및 식각 공정을 통해 그 제5 도전 물질층이 패터닝될 수 있다. 제5 도전 물질층이 패터닝됨으로써 제5 도전층(555), 예를 들어 도 36에 도시된 바와 같이, 제1 상부 구동 전압 라인(VDLb), 제5 게이트 연결 전극(GCE5), 제1 게이트 연결 전극(GCE1) 및 화소 연결 전극(PCE)이 층간 절연막(ITL) 상에 형성될 수 있다. 이때, 제1 상부 구동 전압 라인(VDLb)은 제1 콘택홀(CT1)을 통해 제2-3 반도체층의 제1 전극(E51)에 연결될 수 있으며, 제1 게이트 연결 전극(GCE1)은 제2 콘택홀(CT2)을 통해 제1 게이트 전극(GE1)에 연결될 수 있으며, 그리고 화소 연결 전극(PCE)은 제3 콘택홀(CT3)을 통해 제1 액티브층(ACT1)의 제1 전극(E11)에 연결될 수 있다. 한편, 도 36의 A부에 대응되는 층간 절연막(ITL) 상에는 제5 도전층(예를 들어, 전술된 액티브 연결 전극)이 형성될 필요가 없으므로, 이 영역을 활용하여 다른 라인(예를 들어, 제1 상부 구동 전압 라인(VDLb) 또는 상부 기준 전압 라인(VRLb))의 면적을 증가시킬 수 있다.
이어서, 제5 도전층(555; 예를 들어, VDLb, CGE5, GCE1, PCE) 상에, 도 14에 도시된 바와 같이, 평탄화막(VIA), 제4 콘택홀(CT4), 화소 전극(PE), 뱅크(PDL), 스페이서(SPC), 발광 소자(LEL) 및 봉지층(ENC)이 차례로 형성될 수 있다.
도 37은 도 5의 화소 회로(PC)를 포함하는 본 발명의 일 실시예에 따른 표시 장치의 화소 어레이에 대한 평면도이고, 도 38은 도 37의 I-I'의 선을 따라 자른 단면도이다.
도 37 및 도 38의 실시예는 상부 기준 전압 라인(VRLb)이 제1 액티브층(ACT1)과 제2 액티브층(ACT2)의 접촉부(예를 들어, 도 40의 A부)와 중첩하도록, 그 상부 기준 전압 라인(VRLb)의 일부가 제1 방향(DR1)의 역방향(이하, 제1 역방향)으로 더 연장된다는 점에서 전술된 도 6 및 도 14의 실시예와 차이점을 가지므로 이를 중점적으로 설명한다.
예를 들어, 도 37 및 도 38에 도시된 바와 같이, 상부 기준 전압 라인(VRLb)은 제1 역방향으로 연장된 연장부(380)를 더 포함할 수 있다. 연장부(380)는 상부 기준 전압 라인(VRLb)과 일체로 이루어질 수 있다. 상부 기준 전압 라인(VRLb)의 연장부(380)는 제1 액티브층(ACT1)과 제2 액티브층(ACT2)의 접촉부(예를 들어, A부)와 중첩하도록, 층간 절연막(ITL) 상에 배치될 수 있다. 다시 말하여, 기준 전압 라인(VRLb)은 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 간의 계면과 제3 방향(DR3)으로 중첩할 수 있다.
본 발명에 따르면 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 서로 직접 연결됨으로써 이들을 연결하기 위한 콘택홀들 및 액티브 연결 전극이 생략될 수 있으므로, 그 액티브 연결 전극이 제거된 영역으로 상부 기준 전압 라인(VRLb)이 더 연장될 수 있다. 이에 따라 상부 기준 전압 라인(VRLb)의 면적이 증가할 수 있어 상부 기준 전압 라인(VRLb)의 배선 저항이 감소될 수 있다.
한편, 상부 기준 전압 라인(VRLb) 대신 제1 상부 구동 전압 라인(VDLb)의 일부가, 예를 들어 제1 방향(DR1)으로 더 연장되어 전술된 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 간의 접촉부(예를 들어, A부)와 중첩할 수 있다. 다시 말하여, 제1 상부 구동 전압 라인(VDLb)은 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 간의 계면과 제3 방향(DR3)으로 중첩할 수 있다.
또한, 본 발명의 표시 장치는, 예를 들어 제5 도전층(555)으로 이루어지며 제2 방향을 따라 배치된 상부 초기화 전압 라인을 더 포함할 수 있다. 이 상부 초기화 전압 라인은, 예를 들어, 절연막의 콘택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다. 이때, 초기화 전압 라인(VIL)은 하부 초기화 전압 라인일 수 있다. 이 경우, 전술된 제1 상부 구동 전압 라인 및 상부 기준 전압 라인 대신, 상부 초기화 전압 라인의 적어도 일부가 제1 액티브층(ACT1)과 제2 액티브층(ACT2)의 접촉부(예를 들어, A부)와 중첩하도록, 층간 절연막(ITL) 상에 배치될 수 있다. 다시 말하여, 상부 초기화 전압 라인은 제1 액티브층(ACT1)과 제2 액티브층(ACT2)의 계면과 제3 방향(DR3)으로 중첩할 수 있다.
본 명세서가 속하는 기술분야의 통상의 지식을 가진 자는 본 명세서가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
한편, 본 명세서와 도면에는 본 명세서의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 명세서의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
T5: 제5 트랜지스터
GE5: 제5 게이트 전극
ACT2-3: 제2-3 액티브층
ACT2: 제2 액티브층
ACT2-2: 제2-2 액티브층
E51: 제1 전극
E52: 제2 전극
CH5: 제5 채널 영역
GEb5: 제5 대향 게이트 전극
EX: 연장부
GTI1: 제1 게이트 절연막
GTI2: 제2 게이트 절연막
CT1: 제1 콘택홀
CT2: 제2 콘택홀
CT3: 제3 콘택홀
CT4: 제4 콘택홀
GCE5: 제5 게이트 연결 전극
EML: 발광 제어 라인
ACT1: 제1 액티브층
E12: 제2 전극
GE1: 제1 게이트 전극
CH1: 제1 채널 영역
GEb1: 제1 대향 게이트 전극
E11: 제1 전극
T1: 제1 트랜지스터
E41: 제1 전극
CCE: 커패시터 전극
PCE: 화소 연결 전극
PDL: 뱅크
PE: 화소 전극
LEL: 발광 소자
EL: 발광층
CM: 공통 전극
SPC: 스페이서
TFTL: 박막 트랜지스터층
EMTL: 발광 소자층
ENC: 봉지층
SUB: 기판
BR: 배리어막
BF: 버퍼막
ITL: 층간 절연막
VIA: 평타화막
TFE1: 제1 봉지 무기막
TFE2: 제1 봉지 유기막
TFE3: 제2 봉지 무기막
EA: 발광 영역

Claims (21)

  1. 제1 액티브층(ACT1);
    상기 제1 액티브층(ACT1)에 연결된 제1 트랜지스터(T1);
    상기 제1 트랜지스터(T1)에 연결된 화소 전극(PE);
    상기 제1 액티브층(ACT1)과 다른 물질을 포함하는 제2 액티브층(ACT2); 및
    상기 제2 액티브층(ACT2)에 연결된 제2 트랜지스터(T5 또는 T2-T4)를 포함하며,
    상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부에 직접 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층이 동일층 상에 배치된 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층 상에 배치된 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층과 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 액티브층은 상기 제2 액티브층을 향해 연장된 연장부를 포함하며,
    상기 제2 액티브층의 상기 적어도 일부는 상기 제1 액티브층과 연장부에 직접 연결된 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층 간의 계면에 절연막이 배치되지 않은 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 액티브층(ACT1)은 인듐-갈륨-아연 산화물을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 액티브층(ACT2)은 인듐-갈륨-아연-주석 산화물을 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 트랜지스터는 구동 트랜지스터이고, 상기 제2 트랜지스터는 스위칭 트랜지스터인 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 트랜지스터(T3, T4 또는 T5)에 연결된 전원 라인(VDL, VRL, VIL)을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 전원 라인은 상기 제1 액티브층과 상기 제2 액티브층 간의 계면과 중첩하는 표시 장치.
  13. 제11 항에 있어서,
    상기 전원 라인은 제1 구동 전압 라인, 기준 전압 라인 및 초기화 전압 라인 중 어느 하나인 표시 장치.
  14. 제1 액티브층(ACT1);
    상기 제1 액티브층(ACT1)과 중첩하는 제1 게이트 전극(GE1)을 포함하는 제1 트랜지스터(T1);
    상기 제1 액티브층(ACT1)과 다른 물질을 포함하는 제2 액티브층(ACT2);
    상기 제2 액티브층(ACT2)과 중첩하는 제2 게이트 전극(GE2)을 포함하는 제2 트랜지스터(T2); 및
    상기 제1 트랜지스터(T1)에 연결된 화소 전극을 포함하며,
    상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부에 직접 연결된 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 액티브층과 상기 제2 액티브층이 동일층 상에 배치된 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉하는 표시 장치.
  17. 제14 항에 있어서,
    상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층 상에 배치된 표시 장치.
  18. 제14 항에 있어서,
    상기 제2 액티브층의 상기 적어도 일부가 상기 제1 액티브층과 중첩하는 표시 장치.
  19. 기판(SUB) 상에 제1 액티브층(ACT1)을 형성하는 단계;
    상기 제1 액티브층의 적어도 일부와 직접 연결되도록 상기 기판 및 상기 제1 액티브층 상에, 상기 제1 액티브층과 다른 물질을 포함하는 제2 액티브층(ACT2)을 형성하는 단계;
    상기 제1 액티브층 상에 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)을 형성하는 단계; 및
    상기 제2 액티브층 상에 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,상기 제1 액티브층과 상기 제2 액티브층이 동일층 상에 배치된 표시 장치의 제조 방법.
  21. 제19 항에 있어서,
    상기 제2 액티브층(ACT2)의 적어도 일부는 상기 제1 액티브층(ACT1)의 적어도 일부와 직접 접촉하는 표시 장치의 제조 방법.
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