KR20240108904A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20240108904A
KR20240108904A KR1020220191211A KR20220191211A KR20240108904A KR 20240108904 A KR20240108904 A KR 20240108904A KR 1020220191211 A KR1020220191211 A KR 1020220191211A KR 20220191211 A KR20220191211 A KR 20220191211A KR 20240108904 A KR20240108904 A KR 20240108904A
Authority
KR
South Korea
Prior art keywords
layer
bank
disposed
light
light emitting
Prior art date
Application number
KR1020220191211A
Other languages
English (en)
Inventor
박준용
신현억
이주현
정용빈
Original Assignee
삼성디스플레이 주식회사
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Publication of KR20240108904A publication Critical patent/KR20240108904A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/8791—Arrangements for improving contrast, e.g. preventing reflection of ambient light

Abstract

표시 장치가 제공된다. 표시 장치는 기판 상의 제1 발광 영역에 배치된 제1 화소 전극, 상기 제1 화소 전극의 가장자리를 덮는 절연층, 상기 제1 화소 전극 및 상기 절연층 상에 배치된 제1 발광층, 상기 제1 발광층 상에 배치된 제1 공통 전극, 상기 절연층 상에 배치되어 상기 제1 발광 영역을 둘러싸는 뱅크, 상기 뱅크 상에 배치된 저반사 절연막, 상기 저반사 절연막 상에서 상기 제1 발광 영역을 둘러싸고, 상기 제1 발광층과 동일 물질을 포함하는 제1 유기 패턴을 포함하고, 상기 뱅크는 상기 절연층 상에 배치되어 상기 제1 공통 전극에 컨택되는 제1 뱅크, 상기 제1 뱅크 상에 배치된 제2 뱅크, 상기 제2 뱅크 상에 배치된 제3 뱅크,및 상기 제3 뱅크 상에 배치된 제4 뱅크를 포함하며, 상기 제1 내지 제4 뱅크는 금속 물질을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 외광 반사율을 감소시키고 표시 품질을 향상시킬 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판 상의 제1 발광 영역에 배치된 제1 화소 전극, 상기 제1 화소 전극의 가장자리를 덮는 절연층, 상기 제1 화소 전극 및 상기 절연층 상에 배치된 제1 발광층, 상기 제1 발광층 상에 배치된 제1 공통 전극, 상기 절연층 상에 배치되어 상기 제1 발광 영역을 둘러싸는 뱅크, 상기 뱅크 상에 배치된 저반사 절연막, 상기 저반사 절연막 상에서 상기 제1 발광 영역을 둘러싸고, 상기 제1 발광층과 동일 물질을 포함하는 제1 유기 패턴을 포함하고, 상기 뱅크는 상기 절연층 상에 배치되어 상기 제1 공통 전극에 컨택되는 제1 뱅크, 상기 제1 뱅크 상에 배치된 제2 뱅크, 상기 제2 뱅크 상에 배치된 제3 뱅크,및 상기 제3 뱅크 상에 배치된 제4 뱅크를 포함하며, 상기 제1 내지 제4 뱅크는 금속 물질을 포함한다.
상기 제1 뱅크는 알루미늄을 포함하고, 상기 제2 뱅크는 티타늄을 포함하며, 상기 제3 뱅크는 티타늄 옥사이드 또는 알루미늄 나이트라이드를 포함하고, 상기 제4 뱅크는 티타늄 또는 티타늄 나이트라이드를 포함할 수 있다.
상기 제1 뱅크의 두께는 상기 제2 내지 제4 뱅크의 두께의 합보다 클 수 있다.
상기 제2 뱅크의 두께는 300 내지 600 옹스트롬(Å)이고, 상기 제3 뱅크의 두께는 200 내지 400 옹스트롬(Å)이며, 상기 제4 뱅크의 두께는 100 내지 200 옹스트롬(Å)일 수 있다.
상기 제1 뱅크의 측면은 상기 제2 뱅크의 측면으로부터 내측으로 함몰될 수 있다.
상기 저반사 절연막은 상기 제4 뱅크 상에 배치된 제1 층, 상기 제1 층 상에 배치된 제2 층, 및 상기 제2 층 상에 배치된 제3 층을 포함할 수 있다.
상기 제1 내지 제3 층은 서로 다른 무기막을 포함할 수 있다.
상기 제1 층은 실리콘 옥시나이트라이드를 포함하고, 상기 제2 층은 실리콘 나이트라이드를 포함하며, 상기 제3 층은 실리콘 옥사이드를 포함할 수 있다.
상기 제1 층의 두께는 500 내지 1500 옹스트롬(Å)이고, 상기 제2 층의 두께는 4000 내지 5000 옹스트롬(Å)이며, 상기 제3 층의 두께는 4000 내지 5000 옹스트롬(Å)일 수 있다.
상기 제1 층의 굴절률은 1.7 내지 1.8이고, 상기 제2 층의 굴절률은 1.85 내지 1.9이며, 상기 제3 층의 굴절률은 1.45 내지 1.55일 수 있다.
상기 제2 또는 제3 층의 두께는 상기 제2 내지 제4 뱅크의 두께의 합보다 클 수 있다.
상기 표시 장치는 상기 기판 상의 제2 발광 영역에 배치된 제2 화소 전극, 상기 제2 화소 전극 상에 배치된 제2 발광층, 및 상기 제2 발광층 상에 배치된 제2 공통 전극을 더 포함할 수 있다.
상기 제1 및 제2 공통 전극은 상기 제1 뱅크를 통해 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치의 제조 방법은 기판 상에 제1 및 제2 화소 전극을 형성하는 단계, 상기 제1 및 제2 화소 전극 상에서 희생층, 절연층, 뱅크, 및 저반사 절연막을 적층하는 단계, 상기 저반사 절연막, 상기 뱅크, 상기 절연층, 및 상기 희생층을 식각하여 상기 제1 화소 전극을 노출시키는 단계, 및 상기 제1 화소 전극 상에 제1 발광층을 형성하고, 상기 저반사 절연막 상에 제1 유기 패턴을 형성하는 단계를 포함하고, 상기 뱅크는 상기 절연층 상에 배치되어 상기 제1 공통 전극에 컨택되는 제1 뱅크, 상기 제1 뱅크 상에 배치된 제2 뱅크, 상기 제2 뱅크 상에 배치된 제3 뱅크, 및 상기 제3 뱅크 상에 배치된 제4 뱅크를 포함하며, 상기 제1 내지 제4 뱅크는 금속 물질을 포함한다.
상기 제1 화소 전극을 노출시키는 단계는 상기 제1 뱅크의 측면을 상기 제2 뱅크의 측면보다 더 식각하여 상기 제2 뱅크의 돌출된 팁을 형성하는 단계를 포함할 수 있다.
상기 제1 발광층 및 상기 제1 유기 패턴을 형성하는 단계는 상기 기판 상에 증착된 유기 물질이 상기 제2 뱅크의 팁에 의해 절단되어 상기 제1 발광층 및 상기 제1 유기 패턴으로 분리되는 단계를 포함할 수 있다.
상기 제1 뱅크는 알루미늄을 포함하고, 상기 제2 뱅크는 티타늄을 포함하며, 상기 제3 뱅크는 티타늄 옥사이드 또는 알루미늄 나이트라이드를 포함하고, 상기 제4 뱅크는 티타늄 또는 티타늄 나이트라이드를 포함할 수 있다.
상기 제2 뱅크의 두께는 300 내지 600 옹스트롬(Å)이고, 상기 제3 뱅크의 두께는 200 내지 400 옹스트롬(Å)이며, 상기 제4 뱅크의 두께는 100 내지 200 옹스트롬(Å)일 수 있다.
상기 저반사 절연막은 상기 제4 뱅크 상에 배치된 제1 층, 상기 제1 층 상에 배치된 제2 층, 및 상기 제2 층 상에 배치된 제3 층을 포함할 수 있다.
상기 제1 층은 실리콘 옥시나이트라이드를 포함하고, 상기 제2 층은 실리콘 나이트라이드를 포함하며, 상기 제3 층은 실리콘 옥사이드를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이의 제조 방법에 의하면, 반사율이 낮은 금속 물질을 포함하는 다중막으로 이루어진 뱅크, 및 반사율이 낮은 무기 물질을 포함하는 다중막으로 이루어진 저반사 절연막을 포함함으로써, 외광 반사율을 감소시키고 표시 품질을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 5는 도 4의 A1 영역의 확대도이다.
도 6 내지 도 13은 일 실시예에 따른 표시 장치의 제조 과정을 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 예를 들어, 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(Internet Of Things, IOT)의 표시부로 적용될 수 있다. 다른 예를 들어, 표시 장치(10)는 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(Head Mounted Display, HMD)와 같이 웨어러블 장치(Wearable Device)에 적용될 수 있다.
표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 X축 방향의 단변과 Y축 방향의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. X축 방향의 단변과 Y축 방향의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 및 터치 구동부(400)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 구비한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 초소형 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 선택적으로, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부에 전기적으로 연결될 수 있다. 터치 구동부(400)는 터치 센싱부의 복수의 터치 전극에 터치 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 터치 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 2를 참조하면, 표시 패널(100)은 표시부(DU), 터치 센싱부(TSU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 화소 전극, 발광층, 및 공통 전극이 순차적으로 적층되어 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EML)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
예를 들어, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 화소 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 소정의 전압을 수신하고, 공통 전극이 캐소드 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다. 예를 들어, 화소 전극은 애노드 전극이고, 공통 전극은 캐소드 전극일 수 있으나, 이에 한정되지 않는다.
다른 예를 들어, 복수의 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 초소형 발광 다이오드를 포함할 수 있다.
봉지층(TFEL)은 발광 소자층(EML)의 상면과 측면을 덮을 수 있고, 발광 소자층(EML)을 보호할 수 있다. 봉지층(TFEL)은 발광 소자층(EML)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 센싱부(TSU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱부(TSU)는 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 예를 들어, 터치 센싱부(TSU)는 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.
다른 예를 들어, 터치 센싱부(TSU)는 표시부(DU) 상에 배치된 별도의 기판 상에 배치될 수 있다. 이 경우, 터치 센싱부(TSU)를 지지하는 기판은 표시부(DU)를 봉지하는 베이스 부재일 수 있다.
터치 센싱부(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩하는 터치 센서 영역에 배치될 수 있다. 터치 센싱부(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩하는 터치 주변 영역에 배치될 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층(CFL)은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층(CFL)은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 직접 배치됨으로써, 표시 장치(10)는 컬러 필터층(CFL)을 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
표시 패널(100)의 서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200) 및 회로 보드(300)와 전기적으로 연결되는 패드부를 포함할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.
도 3을 참조하면, 표시부(DU)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 화소(SP), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 전원 라인(VL)을 포함할 수 있다. 복수의 화소(SP) 각각은 광을 출력하는 최소 단위로 정의될 수 있다.
복수의 게이트 라인(GL)은 게이트 구동부(210)로부터 수신된 게이트 신호를 복수의 화소(SP)에 공급할 수 있다. 복수의 게이트 라인(GL)은 X축 방향으로 연장될 수 있고, X축 방향과 교차하는 Y축 방향으로 서로 이격될 수 있다.
복수의 데이터 라인(DL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 화소(SP)에 공급할 수 있다. 복수의 데이터 라인(DL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다.
복수의 전원 라인(VL)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(SP)에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 기준 전압, 및 저전위 전압 중 적어도 하나일 수 있다. 복수의 전원 라인(VL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 게이트 구동부(210), 팬 아웃 라인들(FOL), 및 게이트 제어 라인들(GCL)을 포함할 수 있다. 게이트 구동부(210)는 게이트 제어 신호를 기초로 복수의 게이트 신호를 생성할 수 있고, 복수의 게이트 신호를 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
게이트 제어 라인(GCL)은 표시 구동부(200)로부터 게이트 구동부(210)까지 연장될 수 있다. 게이트 제어 라인(GCL)은 표시 구동부(200)로부터 수신된 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
서브 영역(SBA)은 표시 구동부(200), 표시 패드 영역(DPA), 제1 및 제2 터치 패드 영역(TPA1, TPA2)을 포함할 수 있다.
표시 구동부(200)는 팬 아웃 라인들(FOL)에 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 팬 아웃 라인들(FOL)을 통해 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 데이터 전압은 복수의 화소(SP)에 공급될 수 있고, 복수의 화소(SP)의 휘도를 결정할 수 있다. 표시 구동부(200)는 게이트 제어 라인(GCL)을 통해 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.
표시 패드 영역(DPA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 서브 영역(SBA)의 가장자리에 배치될 수 있다. 표시 패드 영역(DPA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항 고신뢰성 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다.
표시 패드 영역(DPA)은 복수의 표시 패드부(DP)를 포함할 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)를 통해 그래픽 시스템에 전기적으로 연결될 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)와 접속되어 디지털 비디오 데이터를 수신할 수 있고, 디지털 비디오 데이터를 표시 구동부(200)에 공급할 수 있다.
제1 터치 패드 영역(TPA1)은 표시 패드 영역(DPA)의 일측에 배치될 수 있고, 복수의 제1 터치 패드부(TP1)를 포함할 수 있다. 복수의 제1 터치 패드부(TP1)는 회로 보드(300) 상에 배치된 터치 구동부(400)에 전기적으로 연결될 수 있다. 복수의 제1 터치 패드부(TP1)는 복수의 구동 라인을 통해 터치 구동 신호를 복수의 구동 전극에 공급할 수 있다.
제2 터치 패드 영역(TPA2)은 표시 패드 영역(DPA)의 타측에 배치될 수 있고, 복수의 제2 터치 패드부(TP2)를 포함할 수 있다. 복수의 제2 터치 패드부(TP2)는 회로 보드(300) 상에 배치된 터치 구동부(400)에 전기적으로 연결될 수 있다. 터치 구동부(400)는 복수의 제2 터치 패드부(TP2)에 접속된 복수의 감지 라인을 통해 터치 센싱 신호를 수신할 수 있고, 구동 전극과 감지 전극 간의 상호 정전 용량 변화를 센싱할 수 있다.
도 4는 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이고, 도 5는 도 4의 A1 영역의 확대도이다.
도 4 및 도 5를 참조하면, 표시 패널(100)은 표시부(DU), 터치 센싱부(TSU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 제1 버퍼층(BF1), 차광층(BML), 제2 버퍼층(BF2), 박막 트랜지스터(TFT), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 커패시터 전극(CPE), 제2 층간 절연층(ILD2), 제1 연결 전극(CNE1), 제1 보호층(PAS1), 제2 연결 전극(CNE2), 및 제2 보호층(PAS2)을 포함할 수 있다.
제1 버퍼층(BF1)은 기판(SUB) 상에 배치될 수 있다. 제1 버퍼층(BF1)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제1 버퍼층(BF1)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
차광층(BML)은 제1 버퍼층(BF1) 상에 배치될 수 있다. 예를 들어, 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다른 예를 들어, 차광층(BML)은 블랙 안료를 포함하는 유기막일 수 있다.
제2 버퍼층(BF2)은 제1 버퍼층(BF1) 및 차광층(BML) 상에 배치될 수 있다. 제2 버퍼층(BF2)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제2 버퍼층(BF2)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터(TFT)는 제2 버퍼층(BF2) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT)는 반도체 영역(ACT), 소스 전극(SE), 드레인 전극(DE), 및 게이트 전극(GE)을 포함할 수 있다.
반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 제2 버퍼층(BF2) 상에 배치될 수 있다. 반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 차광층(BML)과 두께 방향으로 중첩할 수 있다. 반도체 영역(ACT)은 게이트 전극(GE)과 두께 방향으로 중첩할 수 있고, 게이트 절연층(GI)에 의해 게이트 전극(GE)과 절연될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 반도체 영역(ACT)의 물질을 도체화하여 마련될 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체 영역(ACT)과 중첩할 수 있다.
게이트 절연층(GI)은 반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에 배치될 수 있다. 예를 들어, 게이트 절연층(GI)은 반도체 영역(ACT), 소스 전극(SE), 드레인 전극(DE), 및 제2 버퍼층(BF2)을 덮을 수 있고, 반도체 영역(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 및 게이트 절연층(GI) 상에 배치될 수 있다. 제1 층간 절연층(ILD1)은 게이트 전극(GE) 및 커패시터 전극(CPE)을 절연시킬 수 있다.
커패시터 전극(CPE)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 커패시터 전극(CPE)은 두께 방향에서 게이트 전극(GE)과 중첩할 수 있다. 커패시터 전극(CPE) 및 게이트 전극(GE)은 정전 용량을 형성할 수 있다.
제2 층간 절연층(ILD2)은 커패시터 전극(CPE) 및 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제2 층간 절연층(ILD2)은 커패시터 전극(CPE) 및 제1 연결 전극(CNE1)을 절연시킬 수 있다.
제1 연결 전극(CNE1)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 박막 트랜지스터(TFT)의 드레인 전극(DE)과 제2 연결 전극(CNE2)을 전기적으로 연결할 수 있다. 제1 연결 전극(CNE1)은 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및 게이트 절연층(GI)에 마련된 컨택홀에 삽입되어 박막 트랜지스터(TFT)의 드레인 전극(DE)에 컨택될 수 있다.
제1 보호층(PAS1)은 제1 연결 전극(CNE1) 및 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제1 보호층(PAS1)은 박막 트랜지스터(TFT)를 보호할 수 있다. 제1 보호층(PAS1)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 절연시킬 수 있다.
제2 연결 전극(CNE2)은 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1) 및 제1 발광 소자(ED1)의 제1 화소 전극(AE1)을 전기적으로 연결할 수 있다. 제2 연결 전극(CNE2)은 제1 보호층(PAS1)에 마련된 컨택홀에 삽입되어 제1 연결 전극(CNE1)에 컨택될 수 있다.
제2 보호층(PAS2)은 제2 연결 전극(CNE2) 및 제1 보호층(PAS1) 상에 배치될 수 있다. 제2 보호층(PAS2)은 제2 연결 전극(CNE2) 및 제1 화소 전극(AE1)을 절연시킬 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 내지 제3 발광 소자(ED1, ED2, ED3), 잔여 패턴(RP), 제1 절연층(IL1), 캡핑층(CAP), 뱅크(BNK), 저반사 절연막(BIL), 제1 내지 제3 유기 패턴(ELP1, ELP2, ELP3), 제1 내지 제3 전극 패턴(CEP1, CEP2, CEP3), 제1 내지 제3 캡핑 패턴(CLP1, CLP2, CLP3), 및 제1 내지 제3 무기층(TL1, TL2, TL3)을 포함할 수 있다.
표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 복수의 화소를 포함할 수 있다. 복수의 화소 각각은 뱅크(BNK) 또는 화소 정의막에 의해 정의되는 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 포함할 수 있고, 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 제1 내지 제3 발광 영역(EA1, EA2, EA3) 각각은 표시 장치(10)의 발광 소자에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다.
제1 내지 제3 발광 영역(EA1, EA2, EA3)은 소정의 피크 파장을 갖는 광을 표시 장치(10)의 외부로 방출할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광을 방출할 수 있고, 제2 발광 영역(EA2)은 제2 색의 광을 방출할 수 있으며, 제3 발광 영역(EA3)은 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 약 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 약 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 약 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
예를 들어, 제3 발광 영역(EA3)의 면적은 제1 발광 영역(EA1)의 면적보다 넓을 수 있고, 제1 발광 영역(EA1)의 면적은 제2 발광 영역(EA2)의 면적보다 넓을 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 발광 영역(EA1)의 면적, 제2 발광 영역(EA2)의 면적, 및 제3 발광 영역(EA3)의 면적은 실질적으로 동일할 수 있다.
제1 발광 소자(ED1)는 박막 트랜지스터층(TFTL) 상에서 제1 발광 영역(EA1)에 배치될 수 있다. 제1 발광 소자(ED1)는 제1 화소 전극(AE1), 제1 발광층(EL1), 및 제1 공통 전극(CE1)을 포함할 수 있다. 제2 발광 소자(ED2)는 박막 트랜지스터층(TFTL) 상에서 제2 발광 영역(EA2)에 배치될 수 있다. 제2 발광 소자(ED2)는 제2 화소 전극(AE2), 제2 발광층(EL2), 및 제2 공통 전극(CE2)을 포함할 수 있다. 제3 발광 소자(ED3)는 박막 트랜지스터층(TFTL) 상에서 제3 발광 영역(EA3)에 배치될 수 있다. 제3 발광 소자(ED3)는 제3 화소 전극(AE3), 제3 발광층(EL3), 및 제3 공통 전극(CE3)을 포함할 수 있다.
제1 내지 제3 화소 전극(AE1, AE2, AE3)은 제2 보호층(PAS2) 상에 배치될 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3) 각각은 제1 및 제2 연결 전극(CNE1, CNE2)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 제1 절연층(IL1)에 의해 서로 절연될 수 있다. 예를 들어, 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 중 적어도 하나를 포함할 수 있다. 다른 예를 들어, 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 또 다른 예를 들어, 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(IL1)은 제2 보호층(PAS2) 및 잔여 패턴(RP) 상에 배치될 수 있다. 제1 절연층(IL1)은 제1 내지 제3 화소 전극(AE1, AE2, AE3)의 가장자리 및 잔여 패턴(RP)을 덮을 수 있고, 제1 내지 제3 화소 전극(AE1, AE2, AE3)의 상면 일부를 노출시킬 수 있다. 예를 들어, 제1 절연층(IL1)은 제1 발광 영역(EA1)에서 제1 화소 전극(AE1)을 노출시킬 수 있고, 제1 발광층(EL1)은 제1 화소 전극(AE1) 상에 직접 배치될 수 있다. 제1 절연층(IL1)은 무기 절연 물질을 포함할 수 있다. 제1 절연층(IL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
잔여 패턴(RP)은 제1 내지 제3 화소 전극(AE1, AE2, AE3) 각각의 가장자리 상에 배치될 수 있다. 제1 절연층(IL1)은 잔여 패턴(RP)에 의해 제1 내지 제3 화소 전극(AE1, AE2, AE3) 각각의 상면에 직접 컨택되지 않을 수 있다. 잔여 패턴(RP)은 표시 장치(10)의 제조 공정에서, 제1 내지 제3 화소 전극(AE1, AE2, AE3) 상에 배치된 희생층(도 6의 'SFL')이 제거되어 형성될 수 있다.
제1 내지 제3 발광층(EL1, EL2, EL3)은 유기 물질로 이루어진 유기 발광층일 수 있고, 증착 공정을 통해 제1 내지 제3 화소 전극(AE1, AE2, AE3) 상에 형성될 수 있다. 예를 들어, 제1 내지 제3 발광층(EL1, EL2, EL3)의 증착 공정에서, 유기 물질은 기판(SUB)의 상면으로부터 기울어진 방향으로 증착될 수 있다.
제1 발광층(EL1)은 제1 발광 영역(EA1)에서 제1 화소 전극(AE1) 상에 직접 배치될 수 있다. 제1 발광층(EL1)의 일부는 제1 화소 전극(AE1), 잔여 패턴(RP), 및 제1 절연층(IL1)에 의해 둘러싸인 공간에 충진될 수 있고, 제1 발광층(EL1)의 다른 일부는 제1 절연층(IL1)의 상면 일부 및 측면을 덮을 수 있다. 제2 발광층(EL2)은 제2 발광 영역(EA2)에서 제2 화소 전극(AE2) 상에 직접 배치될 수 있다. 제2 발광층(EL2)의 일부는 제2 화소 전극(AE2), 잔여 패턴(RP), 및 제1 절연층(IL1)에 의해 둘러싸인 공간에 충진될 수 있고, 제2 발광층(EL2)의 다른 일부는 제1 절연층(IL1)의 상면 일부 및 측면을 덮을 수 있다. 제3 발광층(EL3)은 제3 발광 영역(EA3)에서 제3 화소 전극(AE3) 상에 직접 배치될 수 있다. 제3 발광층(EL3)의 일부는 제3 화소 전극(AE3), 잔여 패턴(RP), 및 제1 절연층(IL1)에 의해 둘러싸인 공간에 충진될 수 있고, 제3 발광층(EL3)의 다른 일부는 제1 절연층(IL1)의 상면 일부 및 측면을 덮을 수 있다.
제1 공통 전극(CE1)은 제1 발광층(EL1) 상에 배치되고, 제2 공통 전극(CE2)은 제2 발광층(EL2) 상에 배치되며, 제3 공통 전극(CE3)은 제3 발광층(EL3) 상에 배치될 수 있다. 제1 내지 제3 공통 전극(CE1, CE2, CE3)은 투명 전도성 물질을 포함할 수 있고, 제1 내지 제3 발광층(EL1, EL2, EL3)에서 생성된 광을 투과시킬 수 있다. 제1 내지 제3 공통 전극(CE1, CE2, CE3)은 제1 뱅크(BNK1)의 측면에 컨택될 수 있고, 제1 내지 제3 공통 전극(CE1, CE2, CE3)은 제1 뱅크(BNK1)에 의해 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제3 공통 전극(CE1, CE2, CE3)은 공통 전압 또는 저전위 전압을 수신할 수 있다.
제1 화소 전극(AE1)은 박막 트랜지스터(TFT)로부터 데이터 전압에 대응되는 전압을 수신하고 제1 공통 전극(CE1)은 공통 전압 또는 캐소드 전압을 수신할 수 있다. 이 경우, 전위 차가 제1 화소 전극(AE1)과 제1 공통 전극(CE1) 사이에 형성됨으로써, 정공과 전자 각각은 정공 수송층과 전자 수송층을 통해 제1 발광층(EL1)으로 이동할 수 있고, 제1 발광층(EL1)이 광을 방출할 수 있다.
캡핑층(CAP)은 제1 내지 제3 공통 전극(CE1, CE2, CE3) 상에 배치될 수 있다. 캡핑층(CAP)은 무기 절연 물질을 포함할 수 있고, 제1 내지 제3 발광 소자(ED1, ED2, ED3)를 덮을 수 있다. 캡핑층(CAP)은 외기로부터 제1 내지 제3 발광 소자(ED1, ED2, ED3)가 손상되는 것을 방지할 수 있다. 예를 들어, 캡핑층(CAP)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
뱅크(BNK)는 제1 절연층(IL1) 상에 배치되어 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 정의할 수 있다. 뱅크(BNK)는 평면 상에서 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 둘러쌀 수 있다. 뱅크(BNK)는 컬러 필터층(CFL)의 차광 부재(BM)과 중첩할 수 있다. 뱅크(BNK)는 제1 내지 제4 뱅크(BNK1, BNK2, BNK3, BNK4)를 포함할 수 있다.
제1 뱅크(BNK1)는 제1 절연층(IL1) 상에 배치되고, 제2 뱅크(BNK2)는 제1 뱅크(BNK1) 상에 배치되며, 제3 뱅크(BNK3)는 제2 뱅크(BNK2) 상에 배치되고, 제4 뱅크(BNK4)는 제3 뱅크(BNK3) 상에 배치될 수 있다. 제1 뱅크(BNK1)의 측면은 제2 뱅크(BNK2)의 측면으로부터 내측으로 함몰될 수 있다. 제2 뱅크(BNK2)의 측면은 제1 뱅크(BNK1)의 측면으로부터 제1 발광 영역(EA1)을 향하여 돌출됨으로써, 제2 뱅크(BNK2)는 돌출된 팁을 포함할 수 있다. 따라서, 제2 뱅크(BNK2)의 팁 하부는 언더 컷 구조를 가질 수 있다. 제1 뱅크(BNK1)의 두께는 제2 뱅크(BNK2)의 두께보다 클 수 있다.
제1 뱅크(BNK1)는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)와 다른 금속 물질을 포함할 수 있다. 제1 뱅크(BNK1)의 식각 속도와 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 식각 속도는 서로 다를 수 있다. 예를 들어, 습식 식각(Wet Etching) 공정에서, 제1 뱅크(BNK1)의 식각 속도는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 식각 속도보다 빠를 수 있고, 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 형성 과정에서 제1 뱅크(BNK1)가 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)보다 더 식각될 수 있다. 따라서, 제1 내지 제4 뱅크(BNK1, BNK2, BNK3, BNK4)의 측면 형상은 제1 내지 제4 뱅크(BNK1, BNK2, BNK3, BNK4)의 식각 속도 차이에 의해 결정될 수 있다.
제1 뱅크(BNK1)는 전기 전도도가 큰 금속 물질을 포함할 수 있다. 제1 뱅크(BNK1)는 서로 이격된 제1 내지 제3 공통 전극(CE1, CE2, CE3)을 전기적으로 연결할 수 있다.
제2 내지 제4 뱅크(BNK2, BNK3, BNK4)는 반사율이 낮은 금속 물질을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는 알루미늄(Al)을 포함하고, 제2 및 제4 뱅크(BNK2, BNK4)는 티타늄(Ti)을 포함하며, 제3 뱅크(BNK3)는 티타늄 옥사이드(TiOx)를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제2 뱅크(BNK2)는 티타늄(Ti)을 포함하고, 제3 뱅크(BNK3)는 티타늄 옥사이드(TiOx)를 포함하며, 제4 뱅크(BNK4)는 티타늄 나이트라이드(TiNx)를 포함할 수 있다. 또 다른 예를 들어, 제2 및 제4 뱅크(BNK2, BNK4)는 티타늄(Ti)을 포함하고, 제3 뱅크(BNK3)는 알루미늄 나이트라이드(AlNx)를 포함할 수 있다. 또 다른 예를 들어, 제2 뱅크(BNK2)는 티타늄(Ti)을 포함하고, 제3 뱅크(BNK3)는 알루미늄 나이트라이드(AlNx)를 포함하며, 제4 뱅크(BNK4)는 티타늄 나이트라이드(TiNx)를 포함할 수 있다.
제2 뱅크(BNK2)의 두께는 약 300 내지 600 옹스트롬(Å)이고, 제3 뱅크(BNK3)의 두께는 약 200 내지 400 옹스트롬(Å)이며, 제4 뱅크(BNK4)의 두께는 약 100 내지 200 옹스트롬(Å)일 수 있으나, 이에 한정되지 않는다. 제1 뱅크(BNK1)의 두께는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 두께의 합보다 클 수 있으나, 이에 한정되지 않는다.
제2 내지 제4 뱅크(BNK2, BNK3, BNK4)는 글라스 상에서 순차적으로 적층되어 하기의 [표 1]과 같은 반사율을 가질 수 있다. [표 1]의 측정에 사용된 제2 뱅크(BNK2)는 티타늄(Ti)을 포함하고, 500 옹스트롬(Å)의 두께를 가진다. [표 1]의 측정에 사용된 제3 뱅크(BNK3)는 티타늄 옥사이드(TiOx)를 포함하고, 300 옹스트롬(Å)의 두께를 가진다. [표 1]의 측정에 사용된 제4 뱅크(BNK4)는 티타늄(Ti)을 포함하고, 100 옹스트롬(Å)의 두께를 가진다. 평균 반사율은 380 내지 780nm의 파장을 갖는 광에 대한 반사율들의 평균 값에 해당할 수 있다.
평균 반사율 450nm 550nm 650nm
14.1% 12.5% 12.0% 13.2%
예를 들어, 1000 옹스트롬(Å)의 두께를 갖는 티타늄(Ti) 단일막은 가시광(550nm)의 영역에서 약 52%의 반사율을 가질 수 있다. 표시 장치(10)는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)로 이루어진 다중막을 포함하여 가시광(550nm)의 영역에서 상대적으로 낮은 반사율을 가질 수 있다. 따라서, 표시 장치(10)는 반사율이 낮은 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)를 포함함으로써, 외광 반사율을 감소시키고 표시 품질을 향상시킬 수 있다.저반사 절연막(BIL)은 뱅크(BNK) 상에 배치될 수 있다. 저반사 절연막(BIL)은 평면 상에서 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 둘러쌀 수 있다. 저반사 절연막(BIL)은 컬러 필터층(CFL)의 차광 부재(BM)과 중첩할 수 있다. 저반사 절연막(BIL)은 제1 내지 제3 층(BIL1, BIL2, BIL3)을 포함할 수 있다.
제1 층(BIL1)은 뱅크(BNK) 상에 배치되고, 제2 층(BIL2)은 제1 층(BIL1) 상에 배치되며, 제3 층(BIL3)은 제2 층(BIL2) 상에 배치될 수 있다. 제1 내지 제3 층(BIL1, BIL2, BIL3)은 반사율이 낮은 물질을 포함할 수 있다. 제1 내지 제3 층(BIL1, BIL2, BIL3)은 서로 다른 무기막을 포함할 수 있다. 예를 들어, 제1 층(BIL1)은 실리콘 옥시나이트라이드(SiONx)를 포함하고, 제2 층(BIL2)은 실리콘 나이트라이드(SiNx)를 포함하며, 제3 층(BIL3)은 실리콘 옥사이드(SiOx)를 포함할 수 있으나, 이에 한정되지 않는다.
제1 층(BIL1)의 두께는 약 500 내지 1500 옹스트롬(Å)이고, 제2 층(BIL2)의 두께는 약 4000 내지 5000 옹스트롬(Å)이며, 제3 층(BIL3)의 두께는 약 4000 내지 5000 옹스트롬(Å)일 수 있으나, 이에 한정되지 않는다. 제2 또는 제3 층(BIL2, BIL3)의 두께는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 두께의 합보다 클 수 있다. 표시 장치(10)가 제1 뱅크(BNK1) 상에서 금속 단일막으로 이루어진 팁 구조를 포함하는 경우, 금속 단일막의 팁 구조는 하부로 처지거나 변형이 발생할 수 있다. 제1 내지 제3 층(BIL1, BIL2, BIL3)은 뱅크(BNK) 상에 배치되어 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 팁 구조를 지지함으로써, 팁 구조가 하부로 처지거나 변형이 발생하는 것을 방지할 수 있다. 따라서, 표시 장치(10)는 뱅크(BNK) 상에 배치된 제1 내지 제3 층(BIL1, BIL2, BIL3)을 포함함으로써, 팁 구조의 기능을 안정적으로 유지하여 증착 공정에서 유기 물질 또는 무기 물질을 절단 및 분리할 수 있다.
제1 층(BIL1)의 굴절률은 약 1.7 내지 1.8이고, 제2 층(BIL2)의 굴절률은 약 1.85 내지 1.9이며, 제3 층(BIL3)의 굴절률은 약 1.45 내지 1.55일 수 있으나, 이에 한정되지 않는다.
제2 및 제3 층(BIL2, BIL3)은 글라스 상에서 순차적으로 적층되어 하기의 [표 2]와 같은 반사율을 가질 수 있다. 제1 내지 제3 층(BIL1, BIL2, BIL3)은 글라스 상에서 순차적으로 적층되어 하기의 [표 2]와 같은 반사율을 가질 수 있다. [표 2]의 측정에 사용된 제1 층(BIL1)은 실리콘 옥시나이트라이드(SiONx)를 포함하고, 1000 옹스트롬(Å)의 두께를 가진다. [표 2]의 측정에 사용된 제2 층(BIL2)은 실리콘 나이트라이드(SiNx)를 포함하고, 4500 옹스트롬(Å)의 두께를 가진다. [표 2]의 측정에 사용된 제3 층(BIL3)은 실리콘 옥사이드(SiOx)를 포함하고, 4000 옹스트롬(Å)의 두께를 가진다. 평균 반사율은 400 내지 780nm의 파장을 갖는 광에 대한 반사율들의 평균 값에 해당할 수 있다.
평균 반사율 450nm 550nm 650nm
제2 및 제3 층(BIL2, BIL3) 14.3% 8.6% 8.4% 19.5%
제1 내지 제3 층(BIL1, BIL2, BIL3) 7.7% 11.2% 8.3% 4.3%
표시 장치(10)는 뱅크(BNK) 상에 배치된 제1 내지 제3 층(BIL1, BIL2, BIL3)을 포함하여 가시광(550nm)의 영역에서 상대적으로 낮은 반사율을 가질 수 있다. 따라서, 표시 장치(10)는 반사율이 낮은 제1 내지 제3 층(BIL1, BIL2, BIL3)을 포함함으로써, 외광 반사율을 감소시키고 표시 품질을 향상시킬 수 있다.뱅크(BNK)는 마스크 공정을 통해 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 형성할 수 있고, 제1 내지 제3 발광층(EL1, EL2, EL3) 각각은 제1 내지 제3 발광 영역(EA1, EA2, EA3) 각각에 형성될 수 있다. 마스크 공정을 수행하는 경우, 마스크를 거치하기 위한 구조물이 필요할 수 있고, 마스크 공정의 산포를 제어하기 위하여 과도하게 넓은 비표시 영역(NDA)의 면적이 요구될 수 있다. 따라서, 마스크 공정을 최소화하는 경우, 마스크를 거치하기 위한 구조물을 생략할 수 있고, 산포 제어를 위한 비표시 영역(NDA)의 면적을 최소화할 수 있다.
제1 내지 제3 발광 소자(ED1, ED2, ED3)는 마스크 공정이 아닌 증착 및 식각 공정을 통해 형성될 수 있다. 제1 뱅크(BNK1)는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)와 다른 금속 물질을 포함함으로써, 뱅크(BNK)의 내측벽은 팁 구조를 가질 수 있고, 표시 장치(10)는 증착 공정을 통해 제1 내지 제3 발광 영역(EA1, EA2, EA3)에 개별적으로 다른 층을 형성할 수 있다. 예를 들어, 제1 발광층(EL1) 및 제1 유기 패턴(ELP1)은 마스크를 이용하지 않은 증착 공정에서 동일한 유기 물질을 이용하여 증착되고, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단되어 분리될 수 있다. 제1 발광층(EL1)은 제1 발광 영역(EA1)에 배치될 수 있고, 제1 유기 패턴(ELP1)은 제1 내지 제3 발광 영역(EA1, EA2, EA3) 사이에서 뱅크(BNK) 및 저반사 절연막(BIL) 상에 배치될 수 있다.
제1 발광층(EL1)을 형성하기 위한 유기 물질은 표시 장치(10)의 전면에 증착될 수 있고, 제2 및 제3 발광 영역(EA2, EA3)에 증착된 제1 발광층(EL1)의 유기 물질은 제거될 수 있다. 제2 발광층(EL2)을 형성하기 위한 유기 물질은 표시 장치(10)의 전면에 증착될 수 있고, 제1 및 제3 발광 영역(EA1, EA3)에 증착된 제2 발광층(EL2)의 유기 물질은 제거될 수 있다. 제3 발광층(EL3)을 형성하기 위한 유기 물질은 표시 장치(10)의 전면에 증착될 수 있고, 제1 및 제2 발광 영역(EA1, EA2)에 증착된 제3 발광층(EL3)의 유기 물질은 제거될 수 있다. 따라서, 표시 장치(10)는 마스크 공정을 사용하지 않고 증착 및 식각 공정을 통해 제1 내지 제3 발광 영역(EA1, EA2, EA3)에 서로 다른 유기 물질을 형성할 수 있다. 표시 장치(10)는 불필요한 공정을 생략하여 제조 비용을 절감할 수 있고, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
제1 유기 패턴(ELP1)은 제1 발광층(EL1)과 동일한 유기 물질을 포함하고, 저반사 절연막(BIL) 상에 배치될 수 있다. 제1 유기 패턴(ELP1)은 제1 발광 영역(EA1)과 인접한 제2 내지 제4 뱅크(BNK2, BNK3, BNK4) 및 저반사 절연막(BIL)의 측면을 덮을 수 있다. 제1 발광층(EL1) 및 제1 유기 패턴(ELP1)은 동일 공정에서 증착되고, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단되어 분리될 수 있다. 따라서, 제1 유기 패턴(ELP1)은 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 제외한 영역에서 저반사 절연막(BIL) 상에 배치될 수 있다.
제1 전극 패턴(CEP1)은 제1 공통 전극(CE1)과 동일한 금속 물질을 포함하고, 제1 유기 패턴(ELP1) 상에 배치될 수 있다. 제1 전극 패턴(CEP1)은 제1 발광 영역(EA1)과 인접한 제1 유기 패턴(ELP1)의 측면을 덮을 수 있다. 제1 공통 전극(CE1) 및 제1 전극 패턴(CEP1)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제1 전극 패턴(CEP1)은 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 제외한 영역에서 제1 유기 패턴(ELP1) 상에 배치될 수 있다.
제1 캡핑 패턴(CLP1)은 캡핑층(CAP)과 동일한 무기 물질을 포함하고, 제1 전극 패턴(CEP1) 상에 배치될 수 있다. 제1 캡핑 패턴(CLP1)은 제1 발광 영역(EA1)과 인접한 제1 전극 패턴(CEP1)의 측면을 덮을 수 있다. 캡핑층(CAP) 및 제1 캡핑 패턴(CLP1)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제1 캡핑 패턴(CLP1)은 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 제외한 영역에서 제1 전극 패턴(CEP1) 상에 배치될 수 있다.
제1 무기층(TL1)은 제1 발광 영역(EA1)의 캡핑층(CAP), 및 제1 캡핑 패턴(CLP1) 상에 배치될 수 있다. 제1 무기층(TL1)은 제1 발광 영역(EA1)을 둘러싸는 제1 뱅크(BNK1)의 측면을 덮을 수 있다. 제1 무기층(TL1)은 무기 물질을 포함하여 제1 발광 소자(ED1)에 산소 또는 수분이 침투하는 것을 방지할 수 있다. 제1 무기층(TL1)은 무기 봉지층일 수 있다. 예를 들어, 제1 무기층(TL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제2 유기 패턴(ELP2)은 제2 발광층(EL2)과 동일한 유기 물질을 포함하고, 제1 무기층(TL1) 상에 배치될 수 있다. 제2 유기 패턴(ELP2)은 제2 발광 영역(EA2)과 인접한 제2 내지 제4 뱅크(BNK2, BNK3, BNK4), 저반사 절연막(BIL), 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1), 제1 캡핑 패턴(CLP1), 및 제1 무기층(TL1)의 측면을 덮을 수 있다. 제2 발광층(EL2) 및 제2 유기 패턴(ELP2)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제2 유기 패턴(ELP2)은 제2 및 제3 발광 영역(EA2, EA3)과 인접한 영역에서 제1 무기층(TL1) 상에 배치될 수 있다.
제2 전극 패턴(CEP2)은 제2 공통 전극(CE2)과 동일한 금속 물질을 포함하고, 제2 유기 패턴(ELP2) 상에 배치될 수 있다. 제2 전극 패턴(CEP2)은 제2 발광 영역(EA2)과 인접한 제2 유기 패턴(ELP2)의 측면을 덮을 수 있다. 제2 공통 전극(CE2) 및 제2 전극 패턴(CEP2)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제2 전극 패턴(CEP2)은 제2 및 제3 발광 영역(EA2, EA3)과 인접한 영역에서 제2 유기 패턴(ELP2) 상에 배치될 수 있다.
제2 캡핑 패턴(CLP2)은 캡핑층(CAP)과 동일한 무기 물질을 포함하고, 제2 전극 패턴(CEP2) 상에 배치될 수 있다. 제2 캡핑 패턴(CLP2)은 제2 발광 영역(EA2)과 인접한 제2 전극 패턴(CEP2)의 측면을 덮을 수 있다. 캡핑층(CAP) 및 제2 캡핑 패턴(CLP2)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제2 캡핑 패턴(CLP2)은 제2 및 제3 발광 영역(EA2, EA3)과 인접한 영역에서 제2 전극 패턴(CEP2) 상에 배치될 수 있다.
제2 무기층(TL2)은 제2 발광 영역(EA2)의 캡핑층(CAP), 및 제2 캡핑 패턴(CLP2) 상에 배치될 수 있다. 제2 무기층(TL2)은 제2 발광 영역(EA2)을 둘러싸는 제1 뱅크(BNK1)의 측면을 덮을 수 있다. 제2 무기층(TL2)은 무기 물질을 포함하여 제2 발광 소자(ED2)에 산소 또는 수분이 침투하는 것을 방지할 수 있다. 제2 무기층(TL2)은 무기 봉지층일 수 있다. 예를 들어, 제2 무기층(TL2)은 제1 무기층(TL1)에서 예시된 물질로 이루어질 수 있다.
제3 유기 패턴(ELP3)은 제3 발광층(EL3)과 동일한 유기 물질을 포함하고, 제2 무기층(TL2) 상에 배치될 수 있다. 제3 유기 패턴(ELP3)은 제3 발광 영역(EA3)과 인접한 제2 내지 제4 뱅크(BNK2, BNK3, BNK4), 저반사 절연막(BIL), 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1), 제1 캡핑 패턴(CLP1), 제1 무기층(TL1), 제2 유기 패턴(ELP2), 제2 전극 패턴(CEP2), 제2 캡핑 패턴(CLP2), 및 제2 무기층(TL2)의 측면을 덮을 수 있다. 제3 발광층(EL3) 및 제3 유기 패턴(ELP3)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제3 유기 패턴(ELP3)은 제3 발광 영역(EA3)과 인접한 영역에서 제2 무기층(TL2) 상에 배치될 수 있다.
제3 전극 패턴(CEP3)은 제3 공통 전극(CE3)과 동일한 금속 물질을 포함하고, 제3 유기 패턴(ELP3) 상에 배치될 수 있다. 제3 전극 패턴(CEP3)은 제3 발광 영역(EA3)과 인접한 제3 유기 패턴(ELP3)의 측면을 덮을 수 있다. 제3 공통 전극(CE3) 및 제3 전극 패턴(CEP3)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제3 전극 패턴(CEP3)은 제3 발광 영역(EA3)과 인접한 영역에서 제3 유기 패턴(ELP3) 상에 배치될 수 있다.
제3 캡핑 패턴(CLP3)은 캡핑층(CAP)과 동일한 무기 물질을 포함하고, 제3 전극 패턴(CEP3) 상에 배치될 수 있다. 제3 캡핑 패턴(CLP3)은 제3 발광 영역(EA3)과 인접한 제3 전극 패턴(CEP3)의 측면을 덮을 수 있다. 캡핑층(CAP) 및 제3 캡핑 패턴(CLP3)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제3 캡핑 패턴(CLP3)은 제3 발광 영역(EA3)과 인접한 영역에서 제3 전극 패턴(CEP3) 상에 배치될 수 있다.
제3 무기층(TL3)은 제3 발광 영역(EA3)의 캡핑층(CAP), 및 제3 캡핑 패턴(CLP3) 상에 배치될 수 있다. 제3 무기층(TL3)은 제3 발광 영역(EA3)을 둘러싸는 제1 뱅크(BNK1)의 측면을 덮을 수 있다. 제3 무기층(TL3)은 무기 물질을 포함하여 제3 발광 소자(ED3)에 산소 또는 수분이 침투하는 것을 방지할 수 있다. 제3 무기층(TL3)은 무기 봉지층일 수 있다. 예를 들어, 제3 무기층(TL3)은 제1 무기층(TL1)에서 예시된 물질로 이루어질 수 있다.
봉지층(TFEL)은 제1 내지 제3 무기층(TL1, TL2, TL3) 상에 배치되어 발광 소자층(EML)을 덮을 수 있다. 봉지층(TFEL)은 제1 및 제2 봉지층(TFE1, TFE2)을 포함할 수 있다.
제1 봉지층(TFE1)은 제1 내지 제3 무기층(TL1, TL2, TL3) 상에 배치되어 발광 소자층(EML)의 상단을 평탄화시킬 수 있다. 제1 봉지층(TFE1)은 유기 물질을 포함하여 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호할 수 있다. 예를 들어, 제1 봉지층(TFE1)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다. 제1 봉지층(TFE1)은 모노머(Monomer)를 경화하거나 폴리머(Polymer)를 도포하여 형성될 수 있다.
제2 봉지층(TFE2)은 제1 봉지층(TFE1) 상에 배치될 수 있다. 제2 봉지층(TFE2)은 무기 물질을 포함하여 발광 소자층(EML)에 산소 또는 수분이 침투하는 것을 방지할 수 있다. 예를 들어, 제2 봉지층(TFE2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
터치 센싱부(TSU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱부(TSU)는 제3 버퍼층(BF3), 브릿지 전극(BRG), 제2 절연층(IL2), 터치 전극(TE), 및 제3 절연층(IL3)을 포함할 수 있다.
제3 버퍼층(BF3)은 봉지층(TFEL) 상에 배치될 수 있다. 제3 버퍼층(BF3)은 절연 및 광학적 기능을 가질 수 있다. 제3 버퍼층(BF3)은 적어도 하나의 무기막을 포함할 수 있다. 선택적으로, 제3 버퍼층(BF3)은 생략될 수 있다.
브릿지 전극(BRG)은 제3 버퍼층(BF3) 상에 배치될 수 있다. 브릿지 전극(BRG)은 터치 전극(TE)과 다른 층에 배치되어, 인접한 터치 전극들(TE)을 전기적으로 연결할 수 있다.
제2 절연층(IL2)은 브릿지 전극(BRG), 및 제3 버퍼층(BF3) 상에 배치될 수 있다. 제2 절연층(IL2)은 절연 및 광학적 기능을 가질 수 있다. 예를 들어, 제2 절연층(IL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
터치 전극(TE)은 제2 절연층(IL2) 상에 배치될 수 있다. 터치 전극(TE)은 구동 전극 및 감지 전극을 포함할 수 있고, 구동 전극 및 감지 전극 사이의 상호 정전 용량 변화를 센싱할 수 있다. 터치 전극(TE)은 제1 내지 제3 발광 영역(EA1, EA2, EA3)과 중첩하지 않을 수 있다. 터치 전극(TE)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), ITO(Indium Tin Oxide)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 또는 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
제3 절연층(IL3)은 터치 전극(TE) 및 제2 절연층(IL2) 상에 배치될 수 있다. 제3 절연층(IL3)은 절연 및 광학적 기능을 가질 수 있다. 제3 절연층(IL3)은 제2 절연층(IL2)에 예시된 물질로 이루어질 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BM), 복수의 컬러 필터(CF), 및 평탄화층(OC)을 포함할 수 있다.
차광 부재(BM)는 제3 절연층(IL3) 상에 배치되어 제1 내지 제3 광학 영역(OPT1, OPT2, OPT3)을 둘러쌀 수 있다. 차광 부재(BM)는 터치 전극(TE)과 중첩할 수 있다. 차광 부재(BM)는 광 흡수 물질을 포함하여 광 반사를 방지할 수 있다. 예를 들어, 차광 부재(BM)는 무기 흑색 안료, 유기 흑색 안료, 또는 유기 청색 안료를 포함할 수 있다. 무기 흑색 안료는 카본 블랙(Carbon Black) 또는 티타늄 블랙(Titanium Black)과 같은 금속 산화물일 수 있고, 유기 흑색 안료는 락탐 블랙(Lactam Black), 페릴렌 블랙(Perylene Black), 및 아닐린 블랙(Aniline Black) 중 적어도 하나를 포함할 수 있으며, 유기 청색 안료는 C.I. 피그먼트 블루일 수 있으나, 이에 한정되지 않는다. 차광 부재(BM)는 제1 내지 제3 발광 영역(EA1, EA2, EA3) 사이에 가시광이 침범하여 혼색되는 것을 방지함으로써, 표시 장치(10)의 색 재현율을 향상시킬 수 있다.
복수의 컬러 필터(CF)는 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 포함할 수 있다. 제1 내지 제3 컬러 필터(CF1, CF2, CF3) 각각은 제3 절연층(IL3) 상에서 제1 내지 제3 발광 영역(EA1, EA2, EA3) 각각에 대응되게 배치될 수 있다.
제1 컬러 필터(CF1)는 제3 절연층(IL3) 상에서 제1 발광 영역(EA1)에 배치될 수 있다. 제1 컬러 필터(CF1)는 평면 상에서 차광 부재(BM)에 의해 둘러싸일 수 있다. 제1 컬러 필터(CF1)의 가장자리는 차광 부재(BM)의 상면 일부를 덮을 수 있으나, 이에 한정되지 않는다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있으며, 적색의 색재(Red Colorant)를 포함할 수 있다.
제2 컬러 필터(CF2)는 제3 절연층(IL3) 상에서 제2 발광 영역(EA2)에 배치될 수 있다. 제2 컬러 필터(CF2)는 평면 상에서 차광 부재(BM)에 의해 둘러싸일 수 있다. 제2 컬러 필터(CF2)의 가장자리는 차광 부재(BM)의 상면 일부를 덮을 수 있으나, 이에 한정되지 않는다. 제2 컬러 필터(CF2)는 제2 색의 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 녹색의 색재(Green Colorant)를 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 절연층(IL3) 상에서 제3 발광 영역(EA3)에 배치될 수 있다. 제3 컬러 필터(CF3)는 평면 상에서 차광 부재(BM)에 의해 둘러싸일 수 있다. 제3 컬러 필터(CF3)의 가장자리는 차광 부재(BM)의 상면 일부를 덮을 수 있으나, 이에 한정되지 않는다. 제3 컬러 필터(CF3)는 제3 색의 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으며, 청색의 색재(Blue Colorant)를 포함할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
평탄화층(OC)은 차광 부재(BM) 및 제1 내지 제3 컬러 필터(CF1, CF2, CF3) 상에 배치될 수 있다. 평탄화층(OC)은 컬러 필터층(CFL)의 상단을 평탄화시킬 수 있다. 예를 들어, 평탄화층(OC)은 유기 절연 물질을 포함할 수 있다.
도 6 내지 도 13은 일 실시예에 따른 표시 장치의 제조 과정을 나타내는 단면도이다.
도 6에서, 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 박막 트랜지스터층(TFTL) 상에서 서로 이격되게 배치될 수 있다. 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 중 적어도 하나를 포함할 수 있다. 다른 예를 들어, 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 또 다른 예를 들어, 제1 내지 제3 화소 전극(AE1, AE2, AE3)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
희생층(SFL)은 제1 내지 제3 화소 전극(AE1, AE2, AE3) 상에 배치될 수 있다. 희생층(SFL)은 제1 내지 제3 화소 전극(AE1, AE2, AE3)의 상면과 제1 절연층(IL1) 사이에 배치될 수 있다. 희생층(SFL)은 산화물 반도체를 포함할 수 있다. 예를 들어, 희생층(SFL)은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), 및 IZO(Indium Tin Oxide) 중 적어도 하나를 포함할 수 있다.
제1 절연층(IL1)은 박막 트랜지스터층(TFTL) 및 희생층(SFL) 상에 배치될 수 있다. 제1 절연층(IL1)은 무기 절연 물질을 포함할 수 있다. 제1 절연층(IL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
뱅크(BNK)는 제1 내지 제4 뱅크(BNK1, BNK2, BNK3, BNK4)를 포함할 수 있다. 제1 뱅크(BNK1)는 제1 절연층(IL1) 상에 배치되고, 제2 뱅크(BNK2)는 제1 뱅크(BNK1) 상에 배치되며, 제3 뱅크(BNK3)는 제2 뱅크(BNK2) 상에 배치되고, 제4 뱅크(BNK4)는 제3 뱅크(BNK3) 상에 배치될 수 있다.
제1 뱅크(BNK1)는 전기 전도도가 큰 금속 물질을 포함할 수 있다. 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)는 반사율이 낮은 금속 물질을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는 알루미늄(Al)을 포함하고, 제2 및 제4 뱅크(BNK2, BNK4)는 티타늄(Ti)을 포함하며, 제3 뱅크(BNK3)는 티타늄 옥사이드(TiOx)를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제2 뱅크(BNK2)는 티타늄(Ti)을 포함하고, 제3 뱅크(BNK3)는 티타늄 옥사이드(TiOx)를 포함하며, 제4 뱅크(BNK4)는 티타늄 나이트라이드(TiNx)를 포함할 수 있다. 또 다른 예를 들어, 제2 및 제4 뱅크(BNK2, BNK4)는 티타늄(Ti)을 포함하고, 제3 뱅크(BNK3)는 알루미늄 나이트라이드(AlNx)를 포함할 수 있다. 또 다른 예를 들어, 제2 뱅크(BNK2)는 티타늄(Ti)을 포함하고, 제3 뱅크(BNK3)는 알루미늄 나이트라이드(AlNx)를 포함하며, 제4 뱅크(BNK4)는 티타늄 나이트라이드(TiNx)를 포함할 수 있다.
제2 뱅크(BNK2)의 두께는 약 300 내지 600 옹스트롬(Å)이고, 제3 뱅크(BNK3)의 두께는 약 200 내지 400 옹스트롬(Å)이며, 제4 뱅크(BNK4)의 두께는 약 100 내지 200 옹스트롬(Å)일 수 있으나, 이에 한정되지 않는다. 제1 뱅크(BNK1)의 두께는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 두께의 합보다 클 수 있으나, 이에 한정되지 않는다.
저반사 절연막(BIL)은 제1 내지 제3 층(BIL1, BIL2, BIL3)을 포함할 수 있다. 제1 층(BIL1)은 뱅크(BNK) 상에 배치되고, 제2 층(BIL2)은 제1 층(BIL1) 상에 배치되며, 제3 층(BIL3)은 제2 층(BIL2) 상에 배치될 수 있다. 제1 내지 제3 층(BIL1, BIL2, BIL3)은 반사율이 낮은 물질을 포함할 수 있다. 제1 내지 제3 층(BIL1, BIL2, BIL3)은 서로 다른 무기막을 포함할 수 있다. 예를 들어, 제1 층(BIL1)은 실리콘 옥시나이트라이드(SiONx)를 포함하고, 제2 층(BIL2)은 실리콘 나이트라이드(SiNx)를 포함하며, 제3 층(BIL3)은 실리콘 옥사이드(SiOx)를 포함할 수 있으나, 이에 한정되지 않는다.
제1 층(BIL1)의 두께는 약 500 내지 1500 옹스트롬(Å)이고, 제2 층(BIL2)의 두께는 약 4000 내지 5000 옹스트롬(Å)이며, 제3 층(BIL3)의 두께는 약 4000 내지 5000 옹스트롬(Å)일 수 있으나, 이에 한정되지 않는다. 제2 또는 제3 층(BIL2, BIL3)의 두께는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 두께의 합보다 클 수 있다.
제1 층(BIL1)의 굴절률은 약 1.7 내지 1.8이고, 제2 층(BIL2)의 굴절률은 약 1.85 내지 1.9이며, 제3 층(BIL3)의 굴절률은 약 1.45 내지 1.55일 수 있으나, 이에 한정되지 않는다.
포토 레지스트(PR)는 저반사 절연막(BIL) 상에서 제1 화소 전극(AE1)과 중첩하지 않도록 배치될 수 있다. 포토 레지스트(PR)는 제1 발광 영역(EA1)이 형성될 영역을 제외하고 마련될 수 있다.
도 7에서, 저반사 절연막(BIL), 뱅크(BNK), 제1 절연층(IL1), 및 희생층(SFL)은 순차적으로 식각되어 제1 홀(HOL1)을 형성할 수 있다. 제1 홀(HOL1)은 제1 발광 영역(EA1)과 중첩할 수 있다.
저반사 절연막(BIL) 및 뱅크(BNK)는 건식 식각(Dry Etching) 공정 및 습식 식각(Wet Etching) 공정 중 적어도 하나를 수행하여 식각될 수 있다. 예를 들어, 저반사 절연막(BIL) 및 뱅크(BNK)는 건식 식각(Dry Etching) 공정을 통해 1차로 식각될 수 있고, 습식 식각(Wet Etching) 공정을 통해 2차로 식각될 수 있으나, 이에 한정되지 않는다. 제1 뱅크(BNK1)는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)와 다른 금속 물질을 포함할 수 있다. 제1 뱅크(BNK1)의 식각 속도와 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 식각 속도는 서로 다를 수 있다. 습식 식각(Wet Etching) 공정에서, 제1 뱅크(BNK1)의 식각 속도는 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)의 식각 속도보다 빠를 수 있고, 제1 뱅크(BNK1)가 제2 내지 제4 뱅크(BNK2, BNK3, BNK4)보다 더 식각될 수 있다. 따라서, 제1 내지 제4 뱅크(BNK1, BNK2, BNK3, BNK4)의 측면 형상은 제1 내지 제4 뱅크(BNK1, BNK2, BNK3, BNK4)의 식각 속도 차이에 의해 결정될 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)로부터 제1 홀(HOL1)을 향해 돌출된 팁을 포함할 수 있다. 제1 뱅크(BNK1)의 측면은 제2 뱅크(BNK2)의 측면으로부터 내측으로 함몰된 형상을 가질 수 있다. 제2 뱅크(BNK2)의 팁 하부는 언더 컷 구조를 가질 수 있다. 제1 뱅크(BNK1)의 두께는 제2 뱅크(BNK2)의 두께보다 클 수 있다.
제1 절연층(IL1) 및 희생층(SFL)은 건식 식각(Dry Etching) 공정 및 습식 식각(Wet Etching) 공정 중 적어도 하나를 수행하여 식각될 수 있다. 예를 들어, 제1 절연층(IL1)은 건식 식각(Dry Etching) 공정을 통해 식각될 수 있고, 희생층(SFL)은 습식 식각(Wet Etching) 공정을 통해 식각될 수 있으나, 이에 한정되지 않는다. 제1 절연층(IL1) 및 희생층(SFL)이 식각됨으로써, 제1 화소 전극(AE1)의 상면의 적어도 일부가 노출될 수 있다. 습식 식각(Wet Etching) 공정에서, 희생층(SFL)은 평면 상에서 제1 절연층(IL1)보다 더 식각될 수 있다. 희생층(SFL)이 식각되면 잔여 패턴(RP)이 제1 절연층(IL1)과 제1 화소 전극(AE1) 사이에서 잔존할 수 있다. 따라서, 잔여 패턴(RP)의 측면은 제1 절연층(IL1)의 측면으로부터 내측으로 함몰된 형상을 가질 수 있다
도 8에서, 포토 레지스트(PR)는 제1 홀(HOL1)이 형성된 후에 스트립(Strip) 공정을 통해 제거될 수 있다.
도 9에서, 제1 발광층(EL1)은 제1 발광 영역(EA1)에서 제1 화소 전극(AE1) 상에 직접 배치될 수 있다. 제1 발광층(EL1)의 일부는 제1 화소 전극(AE1), 잔여 패턴(RP), 및 제1 절연층(IL1)에 의해 둘러싸인 공간에 충진될 수 있고, 제1 발광층(EL1)의 다른 일부는 제1 절연층(IL1)의 상면 일부 및 측면을 덮을 수 있다.
제1 발광층(EL1) 및 제1 유기 패턴(ELP1)을 형성하기 위한 유기 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제1 유기 패턴(ELP1)은 제1 발광층(EL1)과 동일한 유기 물질을 포함하고, 저반사 절연막(BIL) 상에 배치될 수 있다. 제1 유기 패턴(ELP1)은 제1 발광 영역(EA1)과 인접한 제2 내지 제4 뱅크(BNK2, BNK3, BNK4) 및 저반사 절연막(BIL)의 측면을 덮을 수 있다. 제1 발광층(EL1) 및 제1 유기 패턴(ELP1)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제1 유기 패턴(ELP1)은 제1 발광 영역(EA1)을 제외한 영역에서 저반사 절연막(BIL) 상에 배치될 수 있다.
제1 공통 전극(CE1)은 제1 발광층(EL1) 상에 배치될 수 있다. 제1 공통 전극(CE1)은 투명 전도성 물질을 포함할 수 있고, 제1 발광층(EL1)에서 생성된 광을 투과시킬 수 있다. 제1 공통 전극(CE1)은 제1 뱅크(BNK1)의 측면에 컨택될 수 있다. 따라서, 제1 발광 소자(ED1)는 제1 홀(HOL1)에 형성될 수 있고, 제1 발광 영역(EA1)을 통해 광을 방출할 수 있다.
제1 공통 전극(CE1) 및 제1 전극 패턴(CEP1)을 형성하기 위한 금속 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제1 전극 패턴(CEP1)은 제1 공통 전극(CE1)과 동일한 금속 물질을 포함하고, 제1 유기 패턴(ELP1) 상에 배치될 수 있다. 제1 전극 패턴(CEP1)은 제1 발광 영역(EA1)과 인접한 제1 유기 패턴(ELP1)의 측면을 덮을 수 있다. 제1 공통 전극(CE1) 및 제1 전극 패턴(CEP1)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제1 전극 패턴(CEP1)은 제1 발광 영역(EA1)을 제외한 영역에서 제1 유기 패턴(ELP1) 상에 배치될 수 있다.
캡핑층(CAP)은 제1 공통 전극(CE1) 상에 배치될 수 있다. 캡핑층(CAP)은 무기 절연 물질을 포함할 수 있고, 제1 발광 소자(ED1)를 덮을 수 있다. 캡핑층(CAP)은 외기로부터 제1 발광 소자(ED1)가 손상되는 것을 방지할 수 있다. 예를 들어, 캡핑층(CAP)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
캡핑층(CAP) 및 제1 캡핑 패턴(CLP1)을 형성하기 위한 무기 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제1 캡핑 패턴(CLP1)은 캡핑층(CAP)과 동일한 무기 물질을 포함하고, 제1 전극 패턴(CEP1) 상에 배치될 수 있다. 제1 캡핑 패턴(CLP1)은 제1 발광 영역(EA1)과 인접한 제1 전극 패턴(CEP1)의 측면을 덮을 수 있다. 캡핑층(CAP) 및 제1 캡핑 패턴(CLP1)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제1 캡핑 패턴(CLP1)은 제1 발광 영역(EA1)을 제외한 영역에서 제1 전극 패턴(CEP1) 상에 배치될 수 있다.
제1 무기층(TL1)은 제1 발광 영역(EA1)의 캡핑층(CAP), 및 제1 캡핑 패턴(CLP1) 상에 배치될 수 있다. 제1 무기층(TL1)은 제1 발광 영역(EA1)을 둘러싸는 제1 뱅크(BNK1)의 측면을 덮을 수 있다. 제1 무기층(TL1)은 무기 물질을 포함하여 제1 발광 소자(ED1)에 산소 또는 수분이 침투하는 것을 방지할 수 있다. 제1 무기층(TL1)은 무기 봉지층일 수 있다. 예를 들어, 제1 무기층(TL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 10에서, 제2 홀(HOL2)은 제2 발광 영역(EA2)과 중첩할 수 있다. 제1 무기층(TL1), 제1 캡핑 패턴(CLP1), 제1 전극 패턴(CEP1), 제1 유기 패턴(ELP1), 저반사 절연막(BIL), 뱅크(BNK), 제1 절연층(IL1), 및 희생층(SFL)은 순차적으로 식각되어 제2 홀(HOL2)을 형성할 수 있다. 제2 홀(HOL2)의 형성 과정에서, 저반사 절연막(BIL), 뱅크(BNK), 제1 절연층(IL1), 및 희생층(SFL)은 도 6 내지 도 8에 개시된 과정과 실질적으로 동일한 방식으로 식각될 수 있다.
제2 발광층(EL2)은 제2 발광 영역(EA2)에서 제2 화소 전극(AE2) 상에 직접 배치될 수 있다. 제2 발광층(EL2)의 일부는 제2 화소 전극(AE2), 잔여 패턴(RP), 및 제1 절연층(IL1)에 의해 둘러싸인 공간에 충진될 수 있고, 제2 발광층(EL2)의 다른 일부는 제1 절연층(IL1)의 상면 일부 및 측면을 덮을 수 있다.
제2 발광층(EL2) 및 제2 유기 패턴(ELP2)을 형성하기 위한 유기 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제2 유기 패턴(ELP2)은 제2 발광층(EL2)과 동일한 유기 물질을 포함하고, 제1 무기층(TL1) 상에 배치될 수 있다. 제2 유기 패턴(ELP2)은 제2 발광 영역(EA2)과 인접한 제2 내지 제4 뱅크(BNK2, BNK3, BNK4), 저반사 절연막(BIL), 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1), 제1 캡핑 패턴(CLP1), 및 제1 무기층(TL1)의 측면을 덮을 수 있다. 제2 발광층(EL2) 및 제2 유기 패턴(ELP2)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제2 유기 패턴(ELP2)은 제2 발광 영역(EA2)을 제외한 영역에서 제1 무기층(TL1) 상에 배치될 수 있다.
제2 공통 전극(CE2)은 제2 발광층(EL2) 상에 배치될 수 있다. 제2 공통 전극(CE2)은 투명 전도성 물질을 포함할 수 있고, 제2 발광층(EL2)에서 생성된 광을 투과시킬 수 있다. 제2 공통 전극(CE2)은 제1 뱅크(BNK1)의 측면에 컨택될 수 있다. 따라서, 제2 발광 소자(ED2)는 제2 홀(HOL2)에 형성될 수 있고, 제2 발광 영역(EA2)을 통해 광을 방출할 수 있다.
제2 공통 전극(CE2) 및 제2 전극 패턴(CEP2)을 형성하기 위한 금속 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제2 전극 패턴(CEP2)은 제2 공통 전극(CE2)과 동일한 금속 물질을 포함하고, 제2 유기 패턴(ELP2) 상에 배치될 수 있다. 제2 전극 패턴(CEP2)은 제2 발광 영역(EA2)과 인접한 제2 유기 패턴(ELP2)의 측면을 덮을 수 있다. 제2 공통 전극(CE2) 및 제2 전극 패턴(CEP2)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제2 전극 패턴(CEP2)은 제2 발광 영역(EA2)을 제외한 영역에서 제2 유기 패턴(ELP2) 상에 배치될 수 있다.
캡핑층(CAP)은 제2 공통 전극(CE2) 상에 배치될 수 있다. 캡핑층(CAP)은 무기 절연 물질을 포함할 수 있고, 제2 발광 소자(ED2)를 덮을 수 있다. 캡핑층(CAP)은 외기로부터 제2 발광 소자(ED2)가 손상되는 것을 방지할 수 있다.
캡핑층(CAP) 및 제2 캡핑 패턴(CLP2)을 형성하기 위한 무기 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제2 캡핑 패턴(CLP2)은 캡핑층(CAP)과 동일한 무기 물질을 포함하고, 제2 전극 패턴(CEP2) 상에 배치될 수 있다. 제2 캡핑 패턴(CLP2)은 제2 발광 영역(EA2)과 인접한 제2 전극 패턴(CEP2)의 측면을 덮을 수 있다. 캡핑층(CAP) 및 제2 캡핑 패턴(CLP2)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제2 캡핑 패턴(CLP2)은 제2 발광 영역(EA2)을 제외한 영역에서 제2 전극 패턴(CEP2) 상에 배치될 수 있다.
제2 무기층(TL2)은 제2 발광 영역(EA2)의 캡핑층(CAP), 및 제2 캡핑 패턴(CLP2) 상에 배치될 수 있다. 제2 무기층(TL2)은 제2 발광 영역(EA2)을 둘러싸는 제1 뱅크(BNK1)의 측면을 덮을 수 있다. 제2 무기층(TL2)은 무기 물질을 포함하여 제2 발광 소자(ED2)에 산소 또는 수분이 침투하는 것을 방지할 수 있다. 제2 무기층(TL2)은 무기 봉지층일 수 있다. 예를 들어, 제2 무기층(TL2)은 제1 무기층(TL1)에서 예시된 물질로 이루어질 수 있다.
도 11에서, 제3 홀(HOL3)은 제3 발광 영역(EA3)과 중첩할 수 있다. 제2 무기층(TL2), 제2 캡핑 패턴(CLP2), 제2 전극 패턴(CEP2), 제2 유기 패턴(ELP2), 제1 무기층(TL1), 제1 캡핑 패턴(CLP1), 제1 전극 패턴(CEP1), 제1 유기 패턴(ELP1), 저반사 절연막(BIL), 뱅크(BNK), 제1 절연층(IL1), 및 희생층(SFL)은 순차적으로 식각되어 제3 홀(HOL3)을 형성할 수 있다. 제3 홀(HOL3)의 형성 과정에서, 저반사 절연막(BIL), 뱅크(BNK), 제1 절연층(IL1), 및 희생층(SFL)은 도 6 내지 도 8에 개시된 과정과 실질적으로 동일한 방식으로 식각될 수 있다.
제3 발광층(EL3)은 제3 발광 영역(EA3)에서 제3 화소 전극(AE3) 상에 직접 배치될 수 있다. 제3 발광층(EL3)의 일부는 제3 화소 전극(AE3), 잔여 패턴(RP), 및 제1 절연층(IL1)에 의해 둘러싸인 공간에 충진될 수 있고, 제3 발광층(EL3)의 다른 일부는 제1 절연층(IL1)의 상면 일부 및 측면을 덮을 수 있다.
제3 발광층(EL3) 및 제3 유기 패턴(ELP3)을 형성하기 위한 유기 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제3 유기 패턴(ELP3)은 제3 발광층(EL3)과 동일한 유기 물질을 포함하고, 제2 무기층(TL2) 상에 배치될 수 있다. 제3 유기 패턴(ELP3)은 제3 발광 영역(EA3)과 인접한 제2 내지 제4 뱅크(BNK2, BNK3, BNK4), 저반사 절연막(BIL), 제1 유기 패턴(ELP1), 제1 전극 패턴(CEP1), 제1 캡핑 패턴(CLP1), 제1 무기층(TL1), 제2 유기 패턴(ELP2), 제2 전극 패턴(CEP2), 제2 캡핑 패턴(CLP2), 및 제2 무기층(TL2)의 측면을 덮을 수 있다. 제3 발광층(EL3) 및 제3 유기 패턴(ELP3)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제3 유기 패턴(ELP3)은 제3 발광 영역(EA3)을 제외한 영역에서 제2 무기층(TL2) 상에 배치될 수 있다.
제3 공통 전극(CE3)은 제3 발광층(EL3) 상에 배치될 수 있다. 제3 공통 전극(CE3)은 투명 전도성 물질을 포함할 수 있고, 제3 발광층(EL3)에서 생성된 광을 투과시킬 수 있다. 제3 공통 전극(CE3)은 제1 뱅크(BNK1)의 측면에 컨택될 수 있다. 따라서, 제3 발광 소자(ED3)는 제3 홀(HOL3)에 형성될 수 있고, 제3 발광 영역(EA3)을 통해 광을 방출할 수 있다.
제3 공통 전극(CE3) 및 제3 전극 패턴(CEP3)을 형성하기 위한 금속 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제3 전극 패턴(CEP3)은 제3 공통 전극(CE3)과 동일한 금속 물질을 포함하고, 제3 유기 패턴(ELP3) 상에 배치될 수 있다. 제3 전극 패턴(CEP3)은 제3 발광 영역(EA3)과 인접한 제3 유기 패턴(ELP3)의 측면을 덮을 수 있다. 제3 공통 전극(CE3) 및 제3 전극 패턴(CEP3)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제3 전극 패턴(CEP3)은 제3 발광 영역(EA3)을 제외한 영역에서 제3 유기 패턴(ELP3) 상에 배치될 수 있다.
캡핑층(CAP)은 제3 공통 전극(CE3) 상에 배치될 수 있다. 캡핑층(CAP)은 무기 절연 물질을 포함할 수 있고, 제3 발광 소자(ED3)를 덮을 수 있다. 캡핑층(CAP)은 외기로부터 제3 발광 소자(ED3)가 손상되는 것을 방지할 수 있다.
캡핑층(CAP) 및 제3 캡핑 패턴(CLP3)을 형성하기 위한 무기 물질은 표시 장치(10)의 전면에 증착될 수 있다. 제3 캡핑 패턴(CLP3)은 캡핑층(CAP)과 동일한 무기 물질을 포함하고, 제3 전극 패턴(CEP3) 상에 배치될 수 있다. 제3 캡핑 패턴(CLP3)은 제3 발광 영역(EA3)과 인접한 제3 전극 패턴(CEP3)의 측면을 덮을 수 있다. 캡핑층(CAP) 및 제3 캡핑 패턴(CLP3)은 동일 공정에서 증착될 수 있으나, 뱅크(BNK)의 내측벽에 형성된 팁에 의해 절단될 수 있다. 따라서, 제3 캡핑 패턴(CLP3)은 제3 발광 영역(EA3)을 제외한 영역에서 제3 전극 패턴(CEP3) 상에 배치될 수 있다.
제3 무기층(TL3)은 제3 발광 영역(EA3)의 캡핑층(CAP), 및 제3 캡핑 패턴(CLP3) 상에 배치될 수 있다. 제3 무기층(TL3)은 제3 발광 영역(EA3)을 둘러싸는 제1 뱅크(BNK1)의 측면을 덮을 수 있다. 제3 무기층(TL3)은 무기 물질을 포함하여 제3 발광 소자(ED3)에 산소 또는 수분이 침투하는 것을 방지할 수 있다. 제3 무기층(TL3)은 무기 봉지층일 수 있다. 예를 들어, 제3 무기층(TL3)은 제1 무기층(TL1)에서 예시된 물질로 이루어질 수 있다.
도 12에서, 제3 무기층(TL3), 제3 캡핑 패턴(CLP3), 제3 전극 패턴(CEP3), 및 제3 유기 패턴(ELP3)은 제1 발광 영역(EA1) 및 그와 인접한 영역, 제2 발광 영역(EA2) 및 그와 인접한 영역에서 순차적으로 식각될 수 있다. 제3 무기층(TL3), 제3 캡핑 패턴(CLP3), 제3 전극 패턴(CEP3), 및 제3 유기 패턴(ELP3)은 제3 발광 영역(EA3)과 인접한 영역에서 잔존할 수 있다. 제3 무기층(TL3), 제3 캡핑 패턴(CLP3), 제3 전극 패턴(CEP3), 및 제3 유기 패턴(ELP3)은 건식 식각(Dry Etching) 공정 및 습식 식각(Wet Etching) 공정 중 적어도 하나를 수행하여 식각될 수 있다.
도 13에서, 제2 무기층(TL2), 제2 캡핑 패턴(CLP2), 제2 전극 패턴(CEP2), 및 제2 유기 패턴(ELP2)은 제1 발광 영역(EA1) 및 그와 인접한 영역에서 순차적으로 식각될 수 있다. 제2 무기층(TL2), 제2 캡핑 패턴(CLP2), 제2 전극 패턴(CEP2), 및 제2 유기 패턴(ELP2)은 제2 발광 영역(EA2)과 인접한 영역에서 잔존할 수 있다. 제2 무기층(TL2), 제2 캡핑 패턴(CLP2), 제2 전극 패턴(CEP2), 및 제2 유기 패턴(ELP2)은 건식 식각(Dry Etching) 공정 및 습식 식각(Wet Etching) 공정 중 적어도 하나를 수행하여 식각될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동부 210: 게이트 구동부
300: 회로 보드 400: 터치 구동부
SUB: 기판 TFTL: 박막 트랜지스터층
BNK1, BNK2, BNK3, BNK4: 제1 내지 제4 뱅크
BIL1, BIL2, BIL3: 제1 내지 제3 층
ED1, ED2, ED3: 제1 내지 제3 발광 소자
ELP1, ELP2, ELP3: 제1 내지 제3 유기 패턴
CEP1, CEP2, CEP3: 제1 내지 제3 전극 패턴
CLP1, CLP2, CLP3: 제1 내지 제3 캡핑 패턴
TL1, TL2, TL3: 제1 내지 제3 무기층
TFEL: 봉지층 TSU: 터치 센싱부
CFL: 컬러 필터층

Claims (20)

  1. 기판 상의 제1 발광 영역에 배치된 제1 화소 전극;
    상기 제1 화소 전극의 가장자리를 덮는 절연층;
    상기 제1 화소 전극 및 상기 절연층 상에 배치된 제1 발광층;
    상기 제1 발광층 상에 배치된 제1 공통 전극;
    상기 절연층 상에 배치되어 상기 제1 발광 영역을 둘러싸는 뱅크;
    상기 뱅크 상에 배치된 저반사 절연막;
    상기 저반사 절연막 상에서 상기 제1 발광 영역을 둘러싸고, 상기 제1 발광층과 동일 물질을 포함하는 제1 유기 패턴을 포함하고,
    상기 뱅크는,
    상기 절연층 상에 배치되어 상기 제1 공통 전극에 컨택되는 제1 뱅크;
    상기 제1 뱅크 상에 배치된 제2 뱅크;
    상기 제2 뱅크 상에 배치된 제3 뱅크; 및
    상기 제3 뱅크 상에 배치된 제4 뱅크를 포함하며,
    상기 제1 내지 제4 뱅크는 금속 물질을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 뱅크는 알루미늄을 포함하고, 상기 제2 뱅크는 티타늄을 포함하며, 상기 제3 뱅크는 티타늄 옥사이드 또는 알루미늄 나이트라이드를 포함하고, 상기 제4 뱅크는 티타늄 또는 티타늄 나이트라이드를 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 뱅크의 두께는 상기 제2 내지 제4 뱅크의 두께의 합보다 큰 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 뱅크의 두께는 300 내지 600 옹스트롬(Å)이고, 상기 제3 뱅크의 두께는 200 내지 400 옹스트롬(Å)이며, 상기 제4 뱅크의 두께는 100 내지 200 옹스트롬(Å)인 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 뱅크의 측면은 상기 제2 뱅크의 측면으로부터 내측으로 함몰되는 표시 장치.
  6. 제1 항에 있어서,
    상기 저반사 절연막은,
    상기 제4 뱅크 상에 배치된 제1 층;
    상기 제1 층 상에 배치된 제2 층; 및
    상기 제2 층 상에 배치된 제3 층을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 내지 제3 층은 서로 다른 무기막을 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 층은 실리콘 옥시나이트라이드를 포함하고, 상기 제2 층은 실리콘 나이트라이드를 포함하며, 상기 제3 층은 실리콘 옥사이드를 포함하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 층의 두께는 500 내지 1500 옹스트롬(Å)이고, 상기 제2 층의 두께는 4000 내지 5000 옹스트롬(Å)이며, 상기 제3 층의 두께는 4000 내지 5000 옹스트롬(Å)인 표시 장치.
  10. 제6 항에 있어서,
    상기 제1 층의 굴절률은 1.7 내지 1.8이고, 상기 제2 층의 굴절률은 1.85 내지 1.9이며, 상기 제3 층의 굴절률은 1.45 내지 1.55인 표시 장치.
  11. 제6 항에 있어서,
    상기 제2 또는 제3 층의 두께는 상기 제2 내지 제4 뱅크의 두께의 합보다 큰 표시 장치.
  12. 제1 항에 있어서,
    상기 기판 상의 제2 발광 영역에 배치된 제2 화소 전극;
    상기 제2 화소 전극 상에 배치된 제2 발광층; 및
    상기 제2 발광층 상에 배치된 제2 공통 전극을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 및 제2 공통 전극은 상기 제1 뱅크를 통해 전기적으로 연결되는 표시 장치.
  14. 기판 상에 제1 및 제2 화소 전극을 형성하는 단계;
    상기 제1 및 제2 화소 전극 상에서 희생층, 절연층, 뱅크, 및 저반사 절연막을 적층하는 단계;
    상기 저반사 절연막, 상기 뱅크, 상기 절연층, 및 상기 희생층을 식각하여 상기 제1 화소 전극을 노출시키는 단계; 및
    상기 제1 화소 전극 상에 제1 발광층을 형성하고, 상기 저반사 절연막 상에 제1 유기 패턴을 형성하는 단계를 포함하고,
    상기 뱅크는,
    상기 절연층 상에 배치되어 상기 제1 공통 전극에 컨택되는 제1 뱅크;
    상기 제1 뱅크 상에 배치된 제2 뱅크;
    상기 제2 뱅크 상에 배치된 제3 뱅크; 및
    상기 제3 뱅크 상에 배치된 제4 뱅크를 포함하며,
    상기 제1 내지 제4 뱅크는 금속 물질을 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 화소 전극을 노출시키는 단계는 상기 제1 뱅크의 측면을 상기 제2 뱅크의 측면보다 더 식각하여 상기 제2 뱅크의 돌출된 팁을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 발광층 및 상기 제1 유기 패턴을 형성하는 단계는 상기 기판 상에 증착된 유기 물질이 상기 제2 뱅크의 팁에 의해 절단되어 상기 제1 발광층 및 상기 제1 유기 패턴으로 분리되는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 제1 뱅크는 알루미늄을 포함하고, 상기 제2 뱅크는 티타늄을 포함하며, 상기 제3 뱅크는 티타늄 옥사이드 또는 알루미늄 나이트라이드를 포함하고, 상기 제4 뱅크는 티타늄 또는 티타늄 나이트라이드를 포함하는 표시 장치의 제조 방법.
  18. 제14 항에 있어서,
    상기 제2 뱅크의 두께는 300 내지 600 옹스트롬(Å)이고, 상기 제3 뱅크의 두께는 200 내지 400 옹스트롬(Å)이며, 상기 제4 뱅크의 두께는 100 내지 200 옹스트롬(Å)인 표시 장치의 제조 방법.
  19. 제14 항에 있어서,
    상기 저반사 절연막은,
    상기 제4 뱅크 상에 배치된 제1 층;
    상기 제1 층 상에 배치된 제2 층; 및
    상기 제2 층 상에 배치된 제3 층을 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 층은 실리콘 옥시나이트라이드를 포함하고, 상기 제2 층은 실리콘 나이트라이드를 포함하며, 상기 제3 층은 실리콘 옥사이드를 포함하는 표시 장치의 제조 방법.
KR1020220191211A 2022-12-30 표시 장치 및 이의 제조 방법 KR20240108904A (ko)

Publications (1)

Publication Number Publication Date
KR20240108904A true KR20240108904A (ko) 2024-07-10

Family

ID=

Similar Documents

Publication Publication Date Title
EP3188244A1 (en) Organic light emitting diode display device
EP4351299A1 (en) Display device and method for fabricating the same
CN114649365A (zh) 显示装置
KR20240108904A (ko) 표시 장치 및 이의 제조 방법
KR20240102779A (ko) 표시 장치 및 이의 제조 방법
KR20240102093A (ko) 표시 장치 및 이의 제조 방법
KR20240050970A (ko) 표시 장치 및 이의 제조 방법
KR20240108903A (ko) 표시 장치 및 이의 제조 방법
EP4355056A1 (en) Display device and method of manufacturing the same
EP4355059A1 (en) Display device
EP4391771A1 (en) Display device and method of fabricating the same
US20240224761A1 (en) Display device and method of fabricating the same
US20230411576A1 (en) Display device, method of manufacturing the same, and tiled display device including the same
US20240188336A1 (en) Display device and method of fabricating the same
EP4239680A1 (en) Display device and tiled display device including the same
US20240224656A1 (en) Display device
CN118284130A (zh) 显示装置和制造显示装置的方法
US20240224605A1 (en) Display device and method of providing the same
US20220392990A1 (en) Display device
US20240107859A1 (en) Display device
US20240040848A1 (en) Display device
WO2023223465A1 (ja) 表示装置およびその製造方法
US20220208916A1 (en) Display device
KR20240059731A (ko) 표시 장치 및 이의 제조 방법
KR20240050980A (ko) 표시 장치 및 이의 제조 방법