KR20240108771A - Multilayered capacitor - Google Patents

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KR20240108771A
KR20240108771A KR1020230029330A KR20230029330A KR20240108771A KR 20240108771 A KR20240108771 A KR 20240108771A KR 1020230029330 A KR1020230029330 A KR 1020230029330A KR 20230029330 A KR20230029330 A KR 20230029330A KR 20240108771 A KR20240108771 A KR 20240108771A
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한지혜
최홍제
강병우
박혜진
윤수윤
이상욱
김정민
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삼성전기주식회사
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Abstract

유전체층 및 내부 전극을 포함하는 커패시터 바디, 그리고 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 외부 전극은 내부 전극과 연결된 제1층, 제1층의 일부를 덮고 다른 일부를 노출시키며 수지를 포함하는 제2층, 제2층을 덮으며 수지 및 도전성 금속을 포함하는 제3층, 및 제1층 및 제3층을 덮는 제4층을 포함하며, 제2층에 포함된 수지의 면적비는 제3층에 포함된 수지의 면적비 보다 큰, 적층형 커패시터를 개시한다.A capacitor body including a dielectric layer and an internal electrode, and an external electrode disposed on the outside of the capacitor body, wherein the external electrode includes a first layer connected to the internal electrode, covering a part of the first layer, exposing another part, and comprising a resin. It includes a second layer, a third layer covering the second layer and containing a resin and a conductive metal, and a fourth layer covering the first and third layers, and the area ratio of the resin included in the second layer is Disclosed is a multilayer capacitor having an area ratio greater than that of the resin contained in the third layer.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}Multilayered capacitor {MULTILAYERED CAPACITOR}

본 기재는 적층형 커패시터에 관한 것이다.This description relates to multilayer capacitors.

자동차용 전기장치 산업, IT 산업의 기술발전에 따라 향상된 성능 및 강한 신뢰성을 만족하는 적층형 커패시터(MLCC)에 대한 수요가 늘어나고 있다. 특히, 자동차용 전기장치 산업은 강한 기계적 응력 환경에서의 신뢰성을 요구하고 있으며, 이에 따라 적층형 커패시터도 일정 수준의 휨강도 특성을 가진 제품에 대한 수요가 늘고 있다.With technological advancements in the automotive electrical equipment industry and the IT industry, demand for multilayer capacitors (MLCCs) that satisfy improved performance and strong reliability is increasing. In particular, the automotive electrical equipment industry requires reliability in environments with strong mechanical stress, and accordingly, demand for multilayer capacitors with a certain level of bending strength characteristics is increasing.

적층형 커패시터는 금속 파우더와 바인더를 혼합한 후 소결한 외부전극을 사용하고 있다. 소결형 외부전극은 내부 전극과 전기적 연결성이 우수한 장점이 있으나, 연성이 낮아 기계적 응력에 취약하다. Multilayer capacitors use external electrodes made by mixing metal powder and binder and then sintering them. The sintered external electrode has the advantage of excellent electrical connectivity with the internal electrode, but has low ductility and is vulnerable to mechanical stress.

따라서, 적층형 커패시터의 기계적 신뢰성을 향상시키기 위해 소결형 외부 전극의 외부에 고분자 수지와 금속 파우더를 혼합한 수지계 외부 전극을 적용한다. 수지계 외부 전극은 소결형 외부 전극에 비해 연성이 높아 적층형 커패시터의 기계적 특성을 향상시키나, 소결형 외부 전극 보다 전기적 연결성이 저하되는 문제가 있다. Therefore, in order to improve the mechanical reliability of the multilayer capacitor, a resin-based external electrode mixed with polymer resin and metal powder is applied to the outside of the sintered external electrode. Resin-based external electrodes have higher ductility than sintered external electrodes, improving the mechanical properties of the multilayer capacitor, but have the problem of lower electrical connectivity than sintered external electrodes.

수지계 외부 전극의 전기적 특성은 수지 내 금속의 함량을 조절하여 향상시킬 수 있다. 하지만, 수지계 외부 전극에서 금속 함량이 증가되면 수지에 의한 연성 효과가 저하되므로, 휨강도의 열화가 발생된다. 따라서, 수지계 외부 전극은 휨강도가 열화되지 않는 금속 함량의 범위 내에서 금속을 포함한다. 하지만, 적층형 커패시터의 자동차용 전기부품 산업 내 적용 범위가 넓어짐에 따라, 요구되는 신뢰성 수준이 높아지고 있으므로, 수지계 외부 전극의 특성 개선이 필요하다.The electrical properties of a resin-based external electrode can be improved by controlling the metal content in the resin. However, as the metal content increases in the resin-based external electrode, the ductility effect of the resin decreases, resulting in deterioration of bending strength. Therefore, the resin-based external electrode contains metal within a metal content range that does not deteriorate the bending strength. However, as the scope of application of multilayer capacitors in the automotive electrical parts industry expands, the level of reliability required is increasing, and there is a need to improve the characteristics of resin-based external electrodes.

본 개시의 일 측면은 외부 전극의 연성이 증가되어 휨 강도가 향상됨으로써 기판의 휨 발생시 응력 완화가 용이하고, 외부 전극의 소결 금속층과 전도성 수지층의 밀착력이 증가되어 외부 전극의 고착 강도가 향상되고, 외부 전극의 도금층이 치밀하게 형성되어 내습 신뢰성이 향상되고, 소결 금속층과 도금층이 직접 연결되어 전기적 특성이 향상된, 적층형 커패시터를 제공할 수 있다. One aspect of the present disclosure is that the ductility of the external electrode is increased to improve the bending strength, thereby facilitating stress relief when bending of the substrate occurs, and the adhesion between the sintered metal layer and the conductive resin layer of the external electrode is increased to improve the adhesion strength of the external electrode. , the plating layer of the external electrode is formed densely, improving moisture resistance reliability, and the sintered metal layer and the plating layer are directly connected, thereby providing a multilayer capacitor with improved electrical characteristics.

일 측면에 따른 적층형 커패시터는 유전체층 및 내부 전극을 포함하는 커패시터 바디, 그리고 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 외부 전극은 내부 전극과 연결된 제1층, 제1층의 일부를 덮고 다른 일부를 노출시키며, 수지를 포함하는 제2층, 제2층을 덮으며, 수지 및 도전성 금속을 포함하는 제3층, 및 제1층 및 제3층을 덮는 제4층을 포함한다.A multilayer capacitor according to one aspect includes a capacitor body including a dielectric layer and an internal electrode, and an external electrode disposed on the outside of the capacitor body, wherein the external electrode includes a first layer connected to the internal electrode, a portion of the first layer, and another layer. It includes a second layer that is partially exposed and includes a resin, a third layer that covers the second layer and includes a resin and a conductive metal, and a fourth layer that covers the first and third layers.

커패시터 바디는 유전체층과 내부 전극의 적층 방향으로 서로 대향하는 제1 면 및 제2 면, 길이 방향으로 서로 대향하는 제3 면 및 제4 면, 및 폭 방향으로 서로 대향하는 제5 면 및 제6 면을 가진다. The capacitor body has first and second surfaces facing each other in the stacking direction of the dielectric layer and the internal electrode, third and fourth surfaces facing each other in the longitudinal direction, and fifth and sixth surfaces facing each other in the width direction. has

폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제2층에 포함된 수지의 면적비는 제3층에 포함된 수지의 면적비 보다 크다.In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction, the area ratio of the resin contained in the second layer is greater than the area ratio of the resin contained in the third layer.

제2층은 제2 면에는 위치하지 않을 수 있다. The second layer may not be located on the second side.

제3층은 제2 면에는 위치하지 않을 수 있다. The third layer may not be located on the second side.

제1층은 제1 면, 제2 면, 및 제3 면에 위치할 수 있다.The first layer can be located on the first side, second side, and third side.

제2층은 제1 면 및 제3 면에 위치할 수 있다.The second layer may be located on the first and third sides.

제3층은 제1 면 및 제3 면에 위치할 수 있다.The third layer may be located on the first and third sides.

제4층은 제1 면, 제2 면 및 제3 면에 위치할 수 있다. The fourth layer may be located on the first, second, and third sides.

제1층 내지 제4층은 제5 면 및 제6 면에 위치할 수 있다. The first to fourth layers may be located on the fifth and sixth sides.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서 제2층의 적층 방향 길이는 제1층의 적층 방향 길이 보다 작거나 같을 수 있다. In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the stacking direction length of the second layer on the third or fourth side is less than or equal to the stacking direction length of the first layer. You can.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서 제3층의 적층 방향 길이는 제1층의 적층 방향 길이 보다 작거나 같을 수 있다. In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the width direction center of the multilayer capacitor, the stacking direction length of the third layer on the third or fourth side is less than or equal to the stacking direction length of the first layer. You can.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서 제2층의 적층 방향 길이는 제1층의 적층 방향 길이 대비 95 % 이하일 수 있다. In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the stacking direction length of the second layer on the third or fourth side is 95% or less of the stacking direction length of the first layer. You can.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서 제3층의 적층 방향 길이는 제1층의 적층 방향 길이 대비 95% 이하일 수 있다. In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the stacking direction length of the third layer on the third or fourth side is 95% or less of the stacking direction length of the first layer. You can.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서 제3층의 적층 방향 길이는 제2층의 적층 방향 길이 보다 크거나 같을 수 있다. In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the stacking direction length of the third layer on the third or fourth side is greater than or equal to the stacking direction length of the second layer. You can.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제1 면에서 제2층은 제1층을 모두 덮도록 배치될 수 있다.In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the second layer may be arranged to completely cover the first layer on the first side.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제1 면에서 제3층은 제1층을 모두 덮도록 배치될 수 있다.In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the third layer may be arranged to completely cover the first layer on the first side.

제1 면에서 제3층은 제2층을 모두 덮도록 배치되거나, 또는 제1 면에서 제3층은 제2층을 모두 덮지 않고 일부를 노출시키도록 배치될 수 있다.On the first side, the third layer may be disposed to completely cover the second layer, or on the first side, the third layer may be disposed to expose a portion of the second layer without covering the entire second layer.

제1 면에서 제2층은 제1층을 모두 덮도록 배치될 수 있다.On the first side, the second layer may be arranged to completely cover the first layer.

제1 면에서 제3층은 제2층을 모두 덮지 않고 일부를 노출시키도록 배치될 수 있다.On the first side, the third layer may be disposed to expose a portion of the second layer without completely covering it.

제1 면에서 제4층은 제2층을 모두 덮지 않고 일부를 노출시키도록 배치될 수 있다.On the first side, the fourth layer may be disposed to expose a portion of the second layer without covering the entire second layer.

제2층은 비전도성 필러를 더 포함할 수 있다.The second layer may further include a non-conductive filler.

비전도성 필러는 실리카, 유리계 산화물, 또는 이들의 조합을 포함할 수 있다.Non-conductive fillers may include silica, glass-based oxides, or combinations thereof.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제2층의 단위 면적 대비 제2층의 단위 면적에 포함된 수지의 면적비는 100 % 내지 60 %일 수 있다.In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the area ratio of the resin contained in the unit area of the second layer to the unit area of the second layer may be 100% to 60%. there is.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3층의 단위 면적 대비 제3층의 단위 면적에 포함된 수지의 면적비는 60 % 내지 8 %일 수 있다.In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the area ratio of the resin contained in the unit area of the third layer to the unit area of the third layer may be 60% to 8%. there is.

제2층은 도전성 금속을 더 포함하거나 포함하지 않을 수 있다.The second layer may or may not further include a conductive metal.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제2층에 포함된 도전성 금속의 면적비는 제2층에 포함된 수지의 면적비 보다 작을 수 있다. In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the area ratio of the conductive metal included in the second layer may be smaller than the area ratio of the resin included in the second layer.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3층에 포함된 도전성 금속의 면적비는 제3층에 포함된 수지의 면적비 보다 클 수 있다. In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the area ratio of the conductive metal included in the third layer may be greater than the area ratio of the resin included in the third layer.

적층형 커패시터의 폭 방향 중앙에서 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 제3 면 또는 제4 면에서 제2층의 길이 방향 최대 길이는 3 ㎛ 이상일 수 있다.In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor, the maximum length in the longitudinal direction of the second layer on the third or fourth side may be 3 ㎛ or more.

다른 측면에 따른 적층형 커패시터의 제조 방법은 유전체층 및 내부 전극을 포함하는 커패시터 바디를 제조하는 단계, 그리고 커패시터 바디의 외측에 외부 전극을 형성하는 단계를 포함하며, 외부 전극을 형성하는 단계는, 커패시터 바디의 외측에 제1층을 형성하는 단계, 수지를 포함하는 제2층 형성용 페이스트를 제1층의 일부를 덮고 다른 일부를 노출시키도록 도포하여 제2층을 형성하는 단계, 수지 및 도전성 금속을 포함하는 제3층 형성용 페이스트를 제2층을 덮도록 도포하여 제3층을 형성하는 단계, 및 제1층 및 제3층을 덮는 제4층을 형성하는 단계를 포함한다.A method of manufacturing a multilayer capacitor according to another aspect includes manufacturing a capacitor body including a dielectric layer and an internal electrode, and forming an external electrode on the outside of the capacitor body. The step of forming the external electrode includes manufacturing a capacitor body including a dielectric layer and an internal electrode. forming a first layer on the outside of the layer, forming a second layer by applying a paste for forming a second layer containing a resin to cover part of the first layer and exposing the other part, forming a second layer using a resin and a conductive metal. It includes forming a third layer by applying a paste for forming a third layer to cover the second layer, and forming a fourth layer covering the first layer and the third layer.

제2층 형성용 페이스트에 포함된 수지의 함량은 제3층 형성용 페이스트에 포함된 수지의 함량 보다 크다.The content of the resin contained in the paste for forming the second layer is greater than the content of the resin contained in the paste for forming the third layer.

제2층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 수지의 함량은 100 부피% 내지 60 부피%일 수 있다. In the paste for forming the second layer, the content of the resin relative to the total volume of the resin and the conductive metal may be 100% by volume to 60% by volume.

제3층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 수지의 함량은 60 부피% 내지 8 부피%일 수 있다.In the paste for forming the third layer, the content of the resin relative to the total volume of the resin and the conductive metal may be 60% by volume to 8% by volume.

제2층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 도전성 금속의 부피%는 수지의 부피% 보다 작을 수 있다.In the paste for forming the second layer, the volume % of the conductive metal relative to the total volume of the resin and the conductive metal may be smaller than the volume % of the resin.

제3층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 도전성 금속의 부피%는 수지의 부피% 보다 클 수 있다.In the paste for forming the third layer, the volume % of the conductive metal relative to the total volume of the resin and the conductive metal may be greater than the volume % of the resin.

일 측면에 따른 적층형 커패시터에 의하면, 외부 전극의 연성이 증가되어 휨 강도가 향상됨으로써 기판의 휨 발생시 응력 완화가 용이하고, 외부 전극의 소결 금속층과 전도성 수지층의 밀착력이 증가되어 외부 전극의 고착 강도가 향상되고, 외부 전극의 도금층이 치밀하게 형성되어 내습 신뢰성이 향상되고, 소결 금속층과 도금층이 직접 연결되어 전기적 특성이 향상된다.According to the multilayer capacitor according to one aspect, the ductility of the external electrode is increased and the bending strength is improved, thereby facilitating stress relief when bending of the substrate occurs, and the adhesion between the sintered metal layer and the conductive resin layer of the external electrode is increased, thereby increasing the adhesion strength of the external electrode. is improved, the plating layer of the external electrode is formed densely, improving moisture resistance reliability, and the sintered metal layer and the plating layer are directly connected to improve electrical properties.

도 1은 일 측면에 따른 적층형 커패시터의 평면도이다.
도 2는 일 측면에 따른 적층형 커패시터의 다른 평면도이다.
도 3은 일 측면에 따른 적층형 커패시터의 측면도이다.
도 4는 일 측면에 따른 적층형 커패시터의 다른 측면도이다.
도 5는 일 측면에 따른 적층형 커패시터의 단면도이다.
도 6은 일 측면에 따른 적층형 커패시터의 다른 단면도이다.
도 7은 일 측면의 변형예에 따른 적층형 커패시터의 단면도이다.
도 8은 일 측면의 변형예에 따른 적층형 커패시터의 단면도이다.
1 is a plan view of a multilayer capacitor according to one side.
Figure 2 is another plan view of a multilayer capacitor according to one side.
Figure 3 is a side view of a multilayer capacitor according to one side.
Figure 4 is another side view of a multilayer capacitor according to one aspect.
Figure 5 is a cross-sectional view of a multilayer capacitor according to one side.
Figure 6 is another cross-sectional view of a multilayer capacitor according to one side.
Figure 7 is a cross-sectional view of a multilayer capacitor according to a modified example of one aspect.
Figure 8 is a cross-sectional view of a multilayer capacitor according to a modified example of one aspect.

이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Hereinafter, with reference to the attached drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily implement the present invention. In order to clearly explain the present invention in the drawings, parts not related to the description are omitted, and identical or similar components are given the same reference numerals throughout the specification. In addition, the attached drawings are only for easy understanding of the embodiments disclosed in this specification, and the technical idea disclosed in this specification is not limited by the attached drawings, and all changes included in the spirit and technical scope of the present invention are not limited. , should be understood to include equivalents or substitutes.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms containing ordinal numbers, such as first, second, etc., may be used to describe various components, but the components are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.

어떤 구성요소가 다른 구성요소에 "연결되어" 또는 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나, 접속되어 있거나, 또는 마주보고 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 또는 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to, connected to, or facing the other component, but with the other component intervening. It must be understood that it may exist. On the other hand, when a component is referred to as being “directly connected” or “directly connected” to another component, it should be understood that there are no other components in between.

명세서 전체에서, "포함한다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 따라서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features. It should be understood that this does not exclude in advance the possibility of the existence or addition of elements, numbers, steps, operations, components, parts, or combinations thereof. Therefore, when a part is said to "include" a certain component, this does not mean excluding other components, but may further include other components, unless specifically stated to the contrary.

도 1은 일 측면에 따른 적층형 커패시터의 평면도이고, 도 2는 일 측면에 따른 적층형 커패시터의 다른 평면도이고, 도 3은 일 측면에 따른 적층형 커패시터의 측면도이고, 도 4는 일 측면에 따른 적층형 커패시터의 다른 측면도이고, 도 5는 일 측면에 따른 적층형 커패시터의 단면도이고, 도 6은 일 측면에 따른 적층형 커패시터의 다른 단면도이다.FIG. 1 is a plan view of a multilayer capacitor according to one side, FIG. 2 is another plan view of the multilayer capacitor according to one side, FIG. 3 is a side view of the multilayer capacitor according to one side, and FIG. 4 is a plan view of the multilayer capacitor according to one side. It is another side view, FIG. 5 is a cross-sectional view of the multilayer capacitor according to one side, and FIG. 6 is another cross-sectional view of the multilayer capacitor according to one side.

본 실시예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 L축, W축 및 T축은 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향(T축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 수직한 방향일 수 있고, 일 예로 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다. 길이 방향(L축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향)과 대략적으로 수직인 방향이 될 수 있고, 일 예로 양측에 제1 및 제2 외부 전극(131, 132)이 위치하는 방향일 수 있다. 폭 방향(W축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향) 및 길이 방향(L축 방향)과 대략적으로 수직인 방향일 수 있고, 시트 형상의 구성 요소들의 길이 방향(L축 방향)의 길이는 폭 방향(W축 방향)의 길이 보다 더 길 수 있다. When defining directions to clearly explain this embodiment, the L-axis, W-axis, and T-axis shown in the drawing represent the length direction, width direction, and thickness direction of the capacitor body 110, respectively. Here, the thickness direction (T-axis direction) may be a direction perpendicular to the wide surface (main surface) of the sheet-shaped components, and may be used as the same concept as the stacking direction in which the dielectric layers 111 are stacked, for example. The longitudinal direction (L-axis direction) may be a direction extending parallel to the wide surface (main surface) of the sheet-shaped components and may be approximately perpendicular to the thickness direction (T-axis direction). For example, first and the direction in which the second external electrodes 131 and 132 are located. The width direction (W-axis direction) extends parallel to the wide surface (main surface) of the sheet-shaped components and may be approximately perpendicular to the thickness direction (T-axis direction) and the longitudinal direction (L-axis direction). , the length of the sheet-shaped components in the longitudinal direction (L-axis direction) may be longer than the length in the width direction (W-axis direction).

도 1 내지 도 6을 참조하면, 본 실시예에 따른 적층형 커패시터(100)는 커패시터 바디(110), 그리고 커패시터 바디(110)의 길이 방향(L축 방향)으로 대향하는 양단에 배치되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. Referring to FIGS. 1 to 6, the multilayer capacitor 100 according to the present embodiment includes a capacitor body 110, and first and It may include second external electrodes 131 and 132.

커패시터 바디(110)는 일 예로, 대략적인 육면체 형상일 수 있다.For example, the capacitor body 110 may have a roughly hexahedral shape.

본 실시예에서는 설명의 편의를 위해, 커패시터 바디(110)에서 두께 방향(T축 방향)으로 서로 대향하는 양면을 제1 및 제2 면(110a, 110b)으로, 제1 및 제2 면(110a, 110b)과 연결되고 길이 방향(L축 방향)으로 서로 대향하는 양면을 제3 및 제4 면(110e, 110f)으로, 제1 및 제2 면(110a, 110b)과 연결되고 제3 및 제4 면(110e, 110f)과 연결되며 폭 방향(W축 방향)으로 서로 대향하는 양면을 제5 및 제6 면(110c, 110d)으로 정의하기로 한다. In this embodiment, for convenience of explanation, the two surfaces opposing each other in the thickness direction (T-axis direction) of the capacitor body 110 are referred to as first and second surfaces 110a and 110b, and the first and second surfaces 110a , 110b), and the two surfaces opposing each other in the longitudinal direction (L-axis direction) are the third and fourth surfaces 110e, 110f, which are connected to the first and second surfaces 110a, 110b, and are connected to the third and fourth surfaces 110e, 110f. The two sides that are connected to the four sides (110e, 110f) and face each other in the width direction (W-axis direction) are defined as the fifth and sixth sides (110c, 110d).

일 예로, 하면인 제1 면(110a)이 실장 방향을 향하는 면이 될 수 있다. 또한, 제1 면 내지 제6 면(110a, 110b, 110e, 110f, 110c, 110d)은 평평할 수 있으나, 본 실시예가 이에 한정되는 것은 아니고, 예를 들어 제1 면 내지 제6 면(110a, 110b, 110e, 110f, 110c, 110d)은 중앙부가 볼록한 곡면일 수도 있고, 각 면의 경계인 모서리는 라운드(round)져 있을 수 있다.For example, the first surface 110a, which is the lower surface, may be a surface facing the mounting direction. In addition, the first to sixth surfaces 110a, 110b, 110e, 110f, 110c, and 110d may be flat, but the present embodiment is not limited thereto, and for example, the first to sixth surfaces 110a, 110b, 110e, 110f, 110c, 110d) may be a curved surface with a convex central portion, and the edges at the boundaries of each surface may be rounded.

커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.The shape and dimensions of the capacitor body 110 and the number of stacks of the dielectric layers 111 are not limited to those shown in the drawings of this embodiment.

커패시터 바디(110)는 복수의 유전체층(111)을 두께 방향(T축 방향)으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 두께 방향(T축 방향)으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다. 일 예로, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 가질 수 있다.The capacitor body 110 is made by stacking a plurality of dielectric layers 111 in the thickness direction (T-axis direction) and then firing them, with the plurality of dielectric layers 111 sandwiched between the dielectric layers 111 in the thickness direction (T-axis direction). It includes a plurality of first and second internal electrodes 121 and 122 arranged alternately. For example, the first and second internal electrodes 121 and 122 may have different polarities.

이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111)들 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.At this time, the boundaries between each adjacent dielectric layer 111 of the capacitor body 110 may be integrated to the extent that it is difficult to check without using a scanning electron microscope (SEM).

또한, 커패시터 바디(110)는 액티브 영역과 커버 영역을 포함할 수 있다. Additionally, the capacitor body 110 may include an active area and a cover area.

액티브 영역은 적층형 커패시터(100)의 용량 형성에 기여하는 부분이다. 일 예로, 액티브 영역은 두께 방향(T축 방향)을 따라 적층되는 제1 및 제2 내부 전극(121, 122)이 중첩(overlap)된 영역일 수 있다. The active area is a part that contributes to forming the capacitance of the multilayer capacitor 100. For example, the active area may be an area where the first and second internal electrodes 121 and 122 stacked along the thickness direction (T-axis direction) overlap.

커버 영역은 마진부로서 두께 방향(T축 방향)으로 액티브 영역의 제1 면(110a) 및 제2 면(110b) 쪽에 각각 위치할 수 있다. 이러한 커버 영역은 단일 유전체층(111) 또는 두 개 이상의 유전체층(111)이 액티브 영역의 상면 및 하면에 각각 적층된 것일 수 있다.The cover area is a margin part and may be located on the first side 110a and the second side 110b of the active area in the thickness direction (T-axis direction). This cover area may be a single dielectric layer 111 or two or more dielectric layers 111 stacked on the upper and lower surfaces of the active area, respectively.

또한, 커패시터 바디(110)는 측면 커버 영역을 더 포함할 수 있다. 측면 커버 영역은 마진부로서 폭 방향(W축 방향)으로 액티브 영역의 제5 및 제6 면(110c, 110d) 쪽에 각각 위치할 수 있다. 이러한 측면 커버 영역은, 유전체 그린시트 표면에 내부 전극 형성용 도전성 페이스트 층을 도포할 때, 유전체 그린시트 표면의 일부 영역에만 도전성 페이스트 층을 도포하고, 유전체 그린시트 표면의 양쪽 측면에는 도전성 페이스트 층을 도포하지 않은 유전체 그린시트들을 적층한 후, 소성함으로써 형성될 수 있다. Additionally, the capacitor body 110 may further include a side cover area. The side cover area is a margin portion and may be located on the fifth and sixth sides 110c and 110d of the active area in the width direction (W-axis direction), respectively. When applying the conductive paste layer for forming internal electrodes on the surface of the dielectric green sheet, the conductive paste layer is applied to only a portion of the surface of the dielectric green sheet, and the conductive paste layer is applied to both sides of the surface of the dielectric green sheet. It can be formed by stacking uncoated dielectric green sheets and then firing them.

커버 영역과 측면 커버 영역은 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 한다.The cover area and the side cover area serve to prevent damage to the first and second internal electrodes 121 and 122 due to physical or chemical stress.

일 예로, 유전체층(111)은 고유전율의 세라믹 재료를 포함할 수 있다. 예를 들어, 세라믹 재료는 BaTiO3, CaTiO3, SrTiO3, 또는 CaZrO3 등의 성분을 포함하는 유전체 세라믹을 포함할 수 있다. 또한, 이들 성분에 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 보조 성분을 더 포함할 수 있다. 예를 들어, BaTiO3계 유전체 세라믹에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 포함할 수 있다.As an example, the dielectric layer 111 may include a ceramic material with high dielectric constant. For example, the ceramic material may include a dielectric ceramic containing ingredients such as BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 . Additionally, these components may further include auxiliary components such as Mn compounds, Fe compounds, Cr compounds, Co compounds, and Ni compounds. For example, (Ba 1-x Ca x )TiO 3 , Ba(Ti 1-y Ca y )O 3 , (Ba 1-x Ca x ) ( It may include Ti 1-y Zr y )O 3 or Ba(Ti 1-y Zr y )O 3 .

또한, 유전체층(111)에는 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.In addition, ceramic additives, organic solvents, plasticizers, binders, and dispersants may be further added to the dielectric layer 111 along with ceramic powder. Ceramic additives may include, for example, transition metal oxides, transition metal carbides, rare earth elements, magnesium (Mg), or aluminum (Al).

일 예로, 유전체층(111)의 평균 두께는 0.5 ㎛ 내지 10 ㎛일 수 있다.As an example, the average thickness of the dielectric layer 111 may be 0.5 ㎛ to 10 ㎛.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 두께 방향(T축 방향)을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(110e, 110f)을 통해 각각 노출될 수 있다.The first and second internal electrodes 121 and 122 are electrodes having different polarities, and are alternately arranged opposite to each other along the thickness direction (T-axis direction) with the dielectric layer 111 interposed therebetween, and one end of the capacitor body ( 110) may be exposed through the third and fourth sides 110e and 110f, respectively.

제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 may be electrically insulated from each other by the dielectric layer 111 disposed in the middle.

커패시터 바디(110)의 제3 및 제4 면(110e, 110f)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.The ends of the first and second internal electrodes 121 and 122 alternately exposed through the third and fourth surfaces 110e and 110f of the capacitor body 110 are connected to the first and second external electrodes 131 and 132. Each may be connected and electrically connected.

제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함하며, 예를 들어 Ni, Cu, Ag, Pd, 또는 Au 등의 금속이나 이들의 합금, 예를 들어 Ag-Pd 합금을 포함할 수 있다. The first and second internal electrodes 121 and 122 include a conductive metal, for example, a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy thereof, for example, an Ag-Pd alloy. You can.

또한, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)에 포함되는 세라믹 재료와 동일 조성계의 유전체 입자를 포함할 수도 있다.Additionally, the first and second internal electrodes 121 and 122 may include dielectric particles of the same composition as the ceramic material included in the dielectric layer 111.

제1 및 제2 내부 전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 이용할 수 있다.The first and second internal electrodes 121 and 122 may be formed using a conductive paste containing a conductive metal. The printing method of the conductive paste may use a screen printing method or a gravure printing method.

일 예로, 제1 및 제2 내부 전극(121, 122)의 평균 두께는 0.1 ㎛ 내지 2 ㎛일 수 있다.For example, the average thickness of the first and second internal electrodes 121 and 122 may be 0.1 ㎛ to 2 ㎛.

제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 are provided with voltages of different polarities and may be electrically connected to exposed portions of the first and second internal electrodes 121 and 122, respectively.

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다. 이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 T축 방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.According to the above configuration, when a predetermined voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122 facing each other. At this time, the capacitance of the multilayer capacitor 100 is proportional to the overlapped area of the first and second internal electrodes 121 and 122 that overlap each other along the T-axis direction in the active area.

제1 및 제2 외부 전극(131, 132)은 각각 제1 내지 제4 전극부(131a, 132a, 131b, 132b, 131c, 132c, 131e, 132e)를 가질 수 있다. 제1 전극부(131a, 132a)는 제1 면(110a) 위에 배치되어 있다. 제2 전극부(131b, 132b)는 제2 면(110b) 위에 배치되어 있다. 제3 전극부(131c, 132c)는 한 쌍의 제5 및 제6 면(110c, 110d)에 배치되어 있다. 제4 전극부(131e, 132e)는 대응하는 제3 및 제4 면(110e, 110f)에 배치되어 있다. 즉, 제1 및 제2 외부 전극(131, 132)은 각각 제1 및 제2 면(110a, 110b), 제5 및 제6 면(110c, 110d), 및 제3 또는 제4 면(110e, 110f)의 5 개의 면에 배치되어 있다. 서로 이웃하는 제1 내지 제4 전극부(131a, 132a, 131b, 132b, 131c, 132c, 131e, 132e)끼리는 커패시터 바디(110)의 모서리부에서 연결되어 있고, 전기적으로 연결되어 있다.The first and second external electrodes 131 and 132 may have first to fourth electrode portions 131a, 132a, 131b, 132b, 131c, 132c, 131e, and 132e, respectively. The first electrode portions 131a and 132a are disposed on the first surface 110a. The second electrode portions 131b and 132b are disposed on the second surface 110b. The third electrode portions 131c and 132c are disposed on a pair of fifth and sixth surfaces 110c and 110d. The fourth electrode portions 131e and 132e are disposed on the corresponding third and fourth surfaces 110e and 110f. That is, the first and second external electrodes 131 and 132 have first and second surfaces 110a and 110b, fifth and sixth surfaces 110c and 110d, and third or fourth surfaces 110e, respectively. It is arranged on five sides of 110f). Adjacent first to fourth electrode units 131a, 132a, 131b, 132b, 131c, 132c, 131e, and 132e are connected to each other at the corners of the capacitor body 110 and are electrically connected.

제4 전극부(131e, 132e)는 제1 및 제2 내부 전극(121, 122)의 제3 및 제4 면(110e, 110f)에 노출된 일단을 덮고 있다. 제1 및 제2 내부 전극(121, 122)은 제4 전극부(131e, 132e)와 직접적으로 연결되며, 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 외부 전극(131, 132)에 전기적으로 접속되어 있다.The fourth electrode portions 131e and 132e cover ends exposed to the third and fourth surfaces 110e and 110f of the first and second internal electrodes 121 and 122. The first and second internal electrodes 121 and 122 are directly connected to the fourth electrode portions 131e and 132e, and the first and second internal electrodes 121 and 122 are respectively connected to the first and second external electrodes ( 131, 132).

제1 및 제2 외부 전극(131, 132)은 각각 제1층(1311, 1321), 제2층(1312, 1322), 제3층(1313, 1323), 및 제4층(1314, 1324)을 가진다. 제4층(1314, 1324)은 제1 및 제2 외부 전극(131, 132)의 최외층을 구성하고 있다.The first and second external electrodes 131 and 132 are respectively the first layer (1311 and 1321), the second layer (1312 and 1322), the third layer (1313 and 1323), and the fourth layer (1314 and 1324). has The fourth layers 1314 and 1324 constitute the outermost layers of the first and second external electrodes 131 and 132.

제1 전극부(131a, 132a)는 제1층(1311, 1321), 제2층(1312, 1322), 제3층(1313, 1323), 및 제4층(1314, 1324)을 가진다. 즉, 제1 전극부(131a, 132a)는 4 층 구조이다. 제1 전극부(131a, 132a)에서는 제1층(1311, 1321) 전체가 제2층(1312, 1322)으로 덮일 수 있다. The first electrode portions 131a and 132a have first layers 1311 and 1321, second layers 1312 and 1322, third layers 1313 and 1323, and fourth layers 1314 and 1324. That is, the first electrode portions 131a and 132a have a four-layer structure. In the first electrode portions 131a and 132a, the entire first layer 1311 and 1321 may be covered with the second layer 1312 and 1322.

제2 전극부(131b, 132b)는 제1층(1311, 1321) 및 제4층(1314, 1324)을 가지며, 제2층(1312, 1322) 및 제3층(1313, 1323)을 가지지 않는다. 즉, 제2 전극부(131b, 132b)는 2 층 구조이다.The second electrode portions 131b and 132b have first layers 1311 and 1321 and fourth layers 1314 and 1324, and do not have second layers 1312 and 1322 and third layers 1313 and 1323. . That is, the second electrode portions 131b and 132b have a two-layer structure.

제3 전극부(131c, 132c)는 제1 영역(131c1, 132c1)과 제2 영역(131c2, 132c2)을 가진다. 제2 영역(131c2, 132c2)은 제1 영역(131c1, 132c1)보다도 제1 면(110a) 쪽에 가까이에 위치하고 있다. 제1 영역(131c1, 132c1)은 제1층(1311, 1321) 및 제4층(1314, 1324)을 가지며, 제2층(1312, 1322) 및 제3층(1313, 1323)을 가지지 않는다. 즉, 제1 영역(131c1, 132c1)은 2 층 구조이다. 제2 영역(131c2, 132c2)은 제1층(1311, 1321), 제2층(1312, 1322), 제3층(1313, 1323), 및 제4층(1314, 1324)을 가진다. 즉, 제2 영역(131c2, 132c2)은 4 층 구조이다.The third electrode portions 131c and 132c have first regions 131c1 and 132c1 and second regions 131c2 and 132c2. The second areas 131c2 and 132c2 are located closer to the first surface 110a than the first areas 131c1 and 132c1. The first area (131c1, 132c1) has the first layer (1311, 1321) and the fourth layer (1314, 1324), and does not have the second layer (1312, 1322) and the third layer (1313, 1323). That is, the first regions 131c1 and 132c1 have a two-layer structure. The second areas 131c2 and 132c2 have first layers 1311 and 1321, second layers 1312 and 1322, third layers 1313 and 1323, and fourth layers 1314 and 1324. That is, the second regions 131c2 and 132c2 have a four-layer structure.

제4 전극부(131e, 132e)는 제1 영역(131e1, 132e1)과 제2 영역(131e2, 132e2)을 가진다. 제2 영역(131e2, 132e2)은 제1 영역(131e1, 132e1)보다도 제1 면(110a) 쪽에 가까이에 위치하고 있다. 제1 영역(131e1, 132e1)은 제1층(1311, 1321) 및 제4층(1314, 1324)을 가지며, 제2층(1312, 1322) 및 제3층(1313, 1323)을 가지지 않는다. 즉, 제1 영역(131e1, 132e1)은 2 층 구조이다. 제2 영역(131e2, 132e2)은 제1층(1311, 1321), 제2층(1312, 1322), 제3층(1313, 1323), 및 제4층(1314, 1324)을 가진다. 즉, 제2 영역(131e2, 132e2)은 4 층 구조이다.The fourth electrode portions 131e and 132e have first regions 131e1 and 132e1 and second regions 131e2 and 132e2. The second areas 131e2 and 132e2 are located closer to the first surface 110a than the first areas 131e1 and 132e1. The first area (131e1, 132e1) has the first layer (1311, 1321) and the fourth layer (1314, 1324), and does not have the second layer (1312, 1322) and the third layer (1313, 1323). That is, the first regions 131e1 and 132e1 have a two-layer structure. The second areas 131e2 and 132e2 have first layers 1311 and 1321, second layers 1312 and 1322, third layers 1313 and 1323, and fourth layers 1314 and 1324. That is, the second regions 131e2 and 132e2 have a four-layer structure.

제1층(1311, 1321)은 커패시터 바디(110)와 직접 접촉하고, 커패시터 바디(110)의 제3 및 제4 면(110e, 110f)에 각각 배치되어 제1 및 제2 내부 전극(121, 122)과 연결된다. 제1층(1311, 1321)은 제1 전극부(131a, 132a), 제2 전극부(131b, 132b), 제3 전극부(131c, 132c)의 제1 영역(131c1, 132c1) 및 제2 영역(131c2, 132c2), 및 제4 전극부(131e, 132e)의 제1 영역(131e1, 132e1) 및 제2 영역(131e2, 132e2)에 위치한다. 즉, 제1층(1311, 1321)은 제1 면(110a), 제2 면(110b), 제3 면(110e), 제4 면(110f), 제5 면(110c), 및 제6 면(110d)에 위치할 수 있다. 일 예로, 제1층(1311, 1321)은 소결 금속층일 수 있다.The first layers 1311 and 1321 are in direct contact with the capacitor body 110 and are disposed on the third and fourth surfaces 110e and 110f of the capacitor body 110, respectively, to form the first and second internal electrodes 121, 122). The first layers 1311 and 1321 include the first electrode portions 131a and 132a, the second electrode portions 131b and 132b, the first regions 131c1 and 132c1 of the third electrode portions 131c and 132c, and the second electrode portions 131a and 132a, respectively. It is located in the areas 131c2 and 132c2, and the first areas 131e1 and 132e1 and the second areas 131e2 and 132e2 of the fourth electrode portions 131e and 132e. That is, the first layer (1311, 1321) includes the first side (110a), the second side (110b), the third side (110e), the fourth side (110f), the fifth side (110c), and the sixth side. It may be located at (110d). As an example, the first layers 1311 and 1321 may be sintered metal layers.

제2층(1312, 1322)은 제1층(1311, 1321)의 일부의 영역을 덮고 다른 일부를 노출시키도록 배치되어 있다. 제2층(1312, 1322)은 제1 전극부(131a, 132a), 제3 전극부(131c, 132c)의 제2 영역(131c2, 132c2), 및 제4 전극부(131e, 132e)의 제2 영역(131e2, 132e2)에 위치한다. 즉, 제2층(1312, 1322)은 제2 면(110b)에는 위치하지 않고, 제1 면(110a), 제3 면(110e) 또는 제4 면(110f), 제5 면(110c), 및 제6 면(110d)에 위치할 수 있다. 일 예로, 제2층(1312, 1322)은 전도성 수지층일 수 있다.The second layers 1312 and 1322 are arranged to cover a portion of the first layer 1311 and 1321 and expose another portion. The second layers 1312 and 1322 are the first electrode portions 131a and 132a, the second regions 131c2 and 132c2 of the third electrode portions 131c and 132c, and the fourth electrode portions 131e and 132e. It is located in area 2 (131e2, 132e2). That is, the second layers 1312 and 1322 are not located on the second side 110b, but on the first side 110a, third side 110e, fourth side 110f, fifth side 110c, and may be located on the sixth surface 110d. As an example, the second layers 1312 and 1322 may be conductive resin layers.

제3층(1313, 1323)은 제2층(1312, 1322)의 전체 또는 일부의 영역을 덮도록 배치되어 있다. 제3층(1313, 1323)은 제1 전극부(131a, 132a), 제3 전극부(131c, 132c)의 제2 영역(131c2, 132c2), 및 제4 전극부(131e, 132e)의 제2 영역(131e2, 132e2)에 위치한다. 즉, 제3층(1313, 1323)은 제2 면(110b)에는 위치하지 않을 수 있고, 제1 면(110a), 제3 면(110e) 또는 제4 면(110f), 제5 면(110c), 및 제6 면(110d)에 위치할 수 있다. 일 예로, 제3층(1313, 1323)은 전도성 수지층일 수 있다.The third layers 1313 and 1323 are arranged to cover all or part of the second layers 1312 and 1322. The third layers 1313 and 1323 are the first electrode portions 131a and 132a, the second regions 131c2 and 132c2 of the third electrode portions 131c and 132c, and the fourth electrode portions 131e and 132e. It is located in area 2 (131e2, 132e2). That is, the third layers 1313 and 1323 may not be located on the second side 110b, but may be located on the first side 110a, third side 110e, fourth side 110f, or fifth side 110c. ), and may be located on the sixth side (110d). For example, the third layers 1313 and 1323 may be conductive resin layers.

제4층(1314, 1324)은 제3층(1313, 1323), 및 노출된 제1층(1311, 1321)의 전체 영역을 덮도록 배치되어 있다. 제4층(1314, 1324)은 제1 전극부(131a, 132a), 제2 전극부(131b, 132b), 제3 전극부(131c, 132c)의 제1 영역(131c1, 132c1) 및 제2 영역(131c2, 132c2), 및 제4 전극부(131e, 132e)의 제1 영역(131e1, 132e1) 및 제2 영역(131e2, 132e2)에 위치한다. 즉, 제4층(1314, 1324)은 제1 면(110a), 제2 면(110b), 제3 면(110e), 제4 면(110f), 제5 면(110c), 및 제6 면(110d)에 위치할 수 있다. 일 예로, 제4층(1314, 1324)은 도금층일 수 있다.The fourth layers 1314 and 1324 are arranged to cover the entire area of the third layers 1313 and 1323 and the exposed first layers 1311 and 1321. The fourth layer (1314, 1324) includes the first electrode portions (131a, 132a), the second electrode portions (131b, 132b), the first regions (131c1, 132c1), and the second electrode portions (131c1, 132c) of the third electrode portions (131c, 132c). It is located in the areas 131c2 and 132c2, and the first areas 131e1 and 132e1 and the second areas 131e2 and 132e2 of the fourth electrode portions 131e and 132e. That is, the fourth layer (1314, 1324) is the first side (110a), the second side (110b), the third side (110e), the fourth side (110f), the fifth side (110c), and the sixth side. It may be located at (110d). As an example, the fourth layers 1314 and 1324 may be plating layers.

제1 내지 제4 전극부(131a, 132a, 131b, 132b, 131c, 132c, 131e, 132e)가 각각 가지고 제1층(1311, 1321)은 일체적으로 연결될 수 있다. 제1, 제3, 및 제4 전극부(131a, 132a, 131c, 132c, 131e, 132e)가 각각 가지고 있는 제2층(1312, 1322)은 일체적으로 연결될 수 있다. 제1, 제3, 및 제4 전극부(131a, 132a, 131c, 132c, 131e, 132e)가 각각 가지고 제3층(1313, 1323)은 일체적으로 연결되어 있다. 제1 내지 제4 전극부(131a, 132a, 131b, 132b, 131c, 132c, 131e, 132e)가 각각 가지고 있는 제4층(1314, 1324)은 일체적으로 연결될 수 있다.The first to fourth electrode portions 131a, 132a, 131b, 132b, 131c, 132c, 131e, and 132e may be integrally connected to the first layers 1311 and 1321, respectively. The second layers 1312 and 1322 of the first, third, and fourth electrode units 131a, 132a, 131c, 132c, 131e, and 132e, respectively, may be integrally connected. The first, third, and fourth electrode portions 131a, 132a, 131c, 132c, 131e, and 132e are provided, respectively, and the third layers 1313 and 1323 are integrally connected. The fourth layers 1314 and 1324 of the first to fourth electrode units 131a, 132a, 131b, 132b, 131c, 132c, 131e, and 132e, respectively, may be integrally connected.

아래에서, 제1층 내지 제4층(1311, 1321, 1312, 1322, 1313, 1323, 1314, 1324)의 각각의 길이는 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)을 주사전자현미경(SEM) 또는 주사투과전자현미경(STEM) 등에 의해 관찰함으로써 분석할 수 있다. SEM 또는 STEM 등은 5000 배율로 측정할 수 있다. 만약, 상기 단면에서 제1층 내지 제4층(1311, 1321, 1312, 1322, 1313, 1323, 1314, 1324)의 각각의 길이가 복수개 존재하는 경우 이들 중 최대 길이를 제1층 내지 제4층(1311, 1321, 1312, 1322, 1313, 1323, 1314, 1324)의 각각의 길이로 할 수 있다.Below, the length of each of the first to fourth layers (1311, 1321, 1312, 1322, 1313, 1323, 1314, 1324) is the center (1/2) of the width direction (W-axis direction) of the multilayer capacitor 100. Cross-sections (cross-sections in the L-axis direction and T-axis direction) cut in the longitudinal direction and in the stacking direction perpendicular to the width direction (W-axis direction) at the branch point are observed using a scanning electron microscope (SEM) or scanning transmission electron microscope (STEM). It can be analyzed by doing. SEM or STEM can measure at 5000x magnification. If there are multiple lengths of the first to fourth layers (1311, 1321, 1312, 1322, 1313, 1323, 1314, 1324) in the cross section, the maximum length among them is the first to fourth layers. It can be any length of (1311, 1321, 1312, 1322, 1313, 1323, 1314, 1324).

또한, 제2층(1312, 1322) 및 제3층(1313, 1323)의 수지 또는 도전성 금속의 면적비, 및 비전도성 필러의 포함 여부 등은 상기 SEM 또는 STEM 등의 단면 관찰에 의해 얻어진 단면 사진을 전자선 마이크로애널라이저(EPMA)로 분석함으로써 측정할 수 있다. 전자선 마이크로애널라이저(EPMA)로 성분 분석 등을 수행할 경우, X-선 분광기로서, EDS(에너지 분산형 분광기), 또는 WDS(파장 분산형 분광기) 등을 사용할 수 있다. 예를 들어, SEM의 반사 전자상이나 STEM의 HAADF상 등으로 제1 및 제2 외부 전극(131, 132)의 상기 단면을 관찰한 경우, 금속 결합을 가진 도전성 금속은 콘트라스트의 밝은 부분으로 인식할 수 있고 수지 또는 비전도성 필러 등의 비금속 성분(기타, 공극이나 산화물도 포함함)은 콘트라스트의 어두운 부분으로 인식할 수 있다. 따라서, 제2층(1312, 1322) 및 제3층(1313, 1323)의 수지 및 도전성 금속의 면적은 단면 사진을 이진화하는 등, 측정 시야 전체의 면적에 대한 콘트라스트가 밝은 부분의 면적 비율로 산출할 수 있다.In addition, the area ratio of the resin or conductive metal of the second layers (1312, 1322) and the third layers (1313, 1323), and whether or not non-conductive fillers are included, can be determined through cross-sectional photographs obtained by cross-sectional observation using the SEM or STEM. It can be measured by analysis with an electron beam microanalyzer (EPMA). When performing component analysis using an electron beam microanalyzer (EPMA), an X-ray spectrometer such as an energy dispersive spectrometer (EDS) or a wavelength dispersive spectrometer (WDS) can be used. For example, when the cross sections of the first and second external electrodes 131 and 132 are observed using a reflected electron image of an SEM or a HAADF image of a STEM, the conductive metal having a metallic bond can be recognized as a bright part of the contrast. and non-metallic components such as resin or non-conductive fillers (including other voids and oxides) can be recognized as dark areas of contrast. Therefore, the areas of the resin and conductive metal of the second layers (1312, 1322) and the third layers (1313, 1323) are calculated as the ratio of the area of the area with bright contrast to the area of the entire measurement field of view, such as by binarizing the cross-sectional photograph. can do.

제3 면(110e)에서 제2층(1312, 1322)의 적층 방향(T축 방향) 길이는 제1층(1311, 1321)의 적층 방향(T축 방향) 길이 보다 작거나 같다. 일 예로, 제3 면(110e)에서 제2층(1312, 1322)의 적층 방향(T축 방향) 길이는 제1층(1311, 1321)의 적층 방향(T축 방향) 길이 대비 95 % 이하, 또는 10 % 내지 50 %일 수 있다. 제3 면(110e)에서 제2층(1312, 1322)의 적층 방향(T축 방향) 길이가 제1층(1311, 1321)의 적층 방향(T축 방향) 길이 대비 95 % 초과인 경우 전기적 연결성이 저하될 수 있다.On the third surface 110e, the length of the second layers 1312 and 1322 in the stacking direction (T-axis direction) is less than or equal to the length of the first layers 1311 and 1321 in the stacking direction (T-axis direction). For example, on the third side 110e, the length of the second layers 1312 and 1322 in the stacking direction (T-axis direction) is 95% or less compared to the length of the first layers 1311 and 1321 in the stacking direction (T-axis direction). Or it may be 10% to 50%. Electrical connectivity when the length of the second layers 1312 and 1322 in the stacking direction (T-axis direction) on the third side 110e is greater than 95% of the length of the first layers 1311 and 1321 in the stacking direction (T-axis direction). This may deteriorate.

또한, 제3 면(110e)에서 제3층(1313, 1323)의 적층 방향 길이는 제1층(1311, 1321)의 적층 방향 길이 보다 작거나 같다. 일 예로, 제3 면(110e)에서 제3층(1313, 1323)의 적층 방향(T축 방향) 길이는 제1층(1311, 1321)의 적층 방향(T축 방향) 길이 대비 95 % 이하, 또는 10 % 내지 50 %일 수 있다. 제3 면(110e)에서 제3층(1313, 1323)의 적층 방향(T축 방향) 길이가 제1층(1311, 1321)의 적층 방향(T축 방향) 길이 대비 95 % 초과인 경우 전기적 연결성이 저하될 수 있다.Additionally, on the third surface 110e, the length of the third layers 1313 and 1323 in the stacking direction is less than or equal to the length of the first layers 1311 and 1321 in the stacking direction. For example, on the third surface 110e, the length of the third layers 1313 and 1323 in the stacking direction (T-axis direction) is 95% or less compared to the length of the first layers 1311 and 1321 in the stacking direction (T-axis direction). Or it may be 10% to 50%. Electrical connectivity when the stacking direction (T-axis direction) length of the third layers (1313, 1323) on the third side (110e) is greater than 95% of the stacking direction (T-axis direction) length of the first layers (1311, 1321). This may deteriorate.

도 7은 일 측면의 변형예에 따른 적층형 커패시터(100)의 단면도이다. Figure 7 is a cross-sectional view of a multilayer capacitor 100 according to a modification of one aspect.

도 6에서는 제3 면(110e)에서 제2층(1312, 1322)의 적층 방향(T축 방향) 길이가 제1층(1311, 1321)의 적층 방향(T축 방향) 길이 보다 작은 경우가 도시되어 있고, 도 7에서는 제3 면(110e)에서 제2층(1312, 1322)의 적층 방향(T축 방향) 길이가 제1층(1311, 1321)의 적층 방향(T축 방향) 길이가 같은 경우가 도시되어 있다. FIG. 6 shows a case where the stacking direction (T-axis direction) length of the second layers 1312 and 1322 on the third surface 110e is smaller than the stacking direction (T-axis direction) length of the first layers 1311 and 1321. 7, on the third side 110e, the length of the second layers 1312 and 1322 in the stacking direction (T-axis direction) is the same as the length of the first layers 1311 and 1321 in the stacking direction (T-axis direction). A case is shown.

또한, 도 6에서는 제3 면(110e)에서 제3층(1313, 1323)의 적층 방향(T축 방향) 길이가 제1층(1311, 1321)의 적층 방향(T축 방향) 길이 보다 작은 경우가 도시되어 있고, 도 7에서는 제3 면(110e)에서 제3층(1313, 1323)의 적층 방향(T축 방향) 길이가 제1층(1311, 1321)의 적층 방향(T축 방향) 길이가 같은 경우가 도시되어 있다.In addition, in FIG. 6, when the stacking direction (T-axis direction) length of the third layers 1313 and 1323 on the third surface 110e is smaller than the stacking direction (T-axis direction) length of the first layers 1311 and 1321. is shown, and in FIG. 7, the length in the stacking direction (T-axis direction) of the third layers 1313 and 1323 on the third surface 110e is the length in the stacking direction (T-axis direction) of the first layers 1311 and 1321. A similar case is shown.

휨강도 특성은 제2층(1312, 1322)에 의하여 향상되므로 제2층(1312, 1322)의 두께는 제3층(1313, 1323) 보다 두꺼울 수 있다. 일 예로, 제2층(1312, 1322)의 제3 면(110e) 또는 제4 면(110f)에서 길이 방향(L축 방향) 길이는 3 ㎛ 이상, 또는 5 ㎛ 내지 150 ㎛일 수 있다. 제2층(1312, 1322)의 제3 면(110e)에서 길이 방향(L축 방향) 길이가 3 ㎛ 미만인 경우 휨강도 향상 정도가 미미할 수 있다. 제3층(1313, 1323)은 도금성을 확보하기 위한 것이며, 이는 두께와는 무관하므로 제3층(1313, 1323)은 고르게 도포될 수 있을 정도의 두께 이상이면 충분할 수 있다.Since the bending strength characteristics are improved by the second layers 1312 and 1322, the thickness of the second layers 1312 and 1322 may be thicker than the third layers 1313 and 1323. For example, the longitudinal direction (L-axis direction) of the third surface 110e or the fourth surface 110f of the second layers 1312 and 1322 may be 3 ㎛ or more, or 5 ㎛ to 150 ㎛. If the length in the longitudinal direction (L-axis direction) of the third surface 110e of the second layers 1312 and 1322 is less than 3 ㎛, the degree of improvement in bending strength may be minimal. The third layers (1313, 1323) are used to ensure plating properties, and since this has nothing to do with thickness, it may be sufficient for the third layers (1313, 1323) to be thick enough to be evenly applied.

제1 면(110a)에서, 제2층(1312, 1322)의 길이 방향 길이는 제1층(1311, 1321)의 길이 방향 길이 보다 크거나 같다. 이에 따라, 제1 면(110a)에서, 제2층(1312, 1322)은 제1층(1311, 1321)을 모두 덮도록 배치될 수 있다.On the first side 110a, the longitudinal length of the second layers 1312 and 1322 is greater than or equal to the longitudinal length of the first layers 1311 and 1321. Accordingly, on the first surface 110a, the second layers 1312 and 1322 may be arranged to completely cover the first layers 1311 and 1321.

제1 면(110a)에서, 제3층(1313, 1323)의 길이 방향 길이는 제1층(1311, 1321)의 길이 방향 길이 보다 크거나 같다. 이에 따라, 제1 면(110a)에서, 제3층(1313, 1323)은 제1층(1311, 1321)을 모두 덮도록 배치될 수 있다.On the first side 110a, the longitudinal length of the third layers 1313 and 1323 is greater than or equal to the longitudinal length of the first layers 1311 and 1321. Accordingly, on the first surface 110a, the third layers 1313 and 1323 may be arranged to completely cover the first layers 1311 and 1321.

한편, 제1 면(110a)에서, 제3층(1313, 1323)의 길이 방향 길이는 제2층(1312, 1322)의 길이 방향 길이 보다 크거나 같을 수 있다. 이에 따라, 제1 면(110a)에서, 제3층(1313, 1323)은 제2층(1312, 1322)을 모두 덮도록 배치될 수 있다.Meanwhile, on the first side 110a, the longitudinal length of the third layers 1313 and 1323 may be greater than or equal to the longitudinal length of the second layers 1312 and 1322. Accordingly, on the first surface 110a, the third layers 1313 and 1323 may be arranged to completely cover the second layers 1312 and 1322.

또는, 제2층(1312, 1322)의 길이 방향 길이는 제3층(1313, 1323)의 길이 방향 길이 보다 크거나 같을 수 있다. 이에 따라, 제1 면(110a)에서, 제3층(1313, 1323)은 제2층(1312, 1322)을 모두 덮지 않고 제2층(1312, 1322)의 일부를 노출시키도록 배치될 수 있다.Alternatively, the longitudinal length of the second layers 1312 and 1322 may be greater than or equal to the longitudinal length of the third layers 1313 and 1323. Accordingly, on the first side 110a, the third layers 1313 and 1323 may be arranged to expose a portion of the second layers 1312 and 1322 without covering all of the second layers 1312 and 1322. .

도 8은 일 측면의 변형예에 따른 적층형 커패시터(100)의 단면도이다. FIG. 8 is a cross-sectional view of a multilayer capacitor 100 according to a modified example of one aspect.

도 6 및 도 7에서는 제1 면(110a)에서, 제3층(1313, 1323)의 길이 방향 길이가 제2층(1312, 1322)의 길이 방향 길이 보다 큰 경우가 도시되어 있다. 이에 따라, 제1 면(110a)에서, 제3층(1313, 1323)은 제2층(1312, 1322)을 모두 덮도록 배치될 수 있다. 6 and 7 illustrate a case where the longitudinal length of the third layers 1313 and 1323 is greater than the longitudinal length of the second layers 1312 and 1322 on the first surface 110a. Accordingly, on the first surface 110a, the third layers 1313 and 1323 may be arranged to completely cover the second layers 1312 and 1322.

한편, 도 8에서는 제1 면(110a)에서, 제2층(1312, 1322)의 길이 방향 길이가 제3층(1313, 1323)의 길이 방향 길이 보다 큰 경우가 도시되어 있다. 이 경우, 제1 면(110a)에서, 제2층(1312, 1322)은 제3층(1313, 1323)에 의해 모두 덮이지 않고, 제2층(1312, 1322)의 끝단이 노출되어 있다. 제2층(1312, 1322)이 도전성 금속을 포함하는 경우 제2층(1312, 1322) 위에도 제4층(1314, 1324)이 배치될 수 있으나, 제2층(1312, 1322)이 도전성 금속을 포함하지 않거나 소량으로 포함하는 경우 제2층(1312, 1322) 위에는 제4층(1314, 1324)이 배치되지 않고 제2층(1312, 1322)은 최종적으로 노출될 수도 있다. 즉, 제1 면(110a)에서, 제2층(1312, 1322)의 길이 방향 길이는 제1층(1311, 1321)의 길이 방향 길이 보다 크거나 같고, 제3층(1313, 1323)의 길이 방향 길이는 제2층(1312, 1322)의 길이 방향 길이 보다 작고, 제4층(1314, 1324)의 길이 방향 길이는 제2층(1312, 1322)의 길이 방향 길이 보다 작거나 같을 수 있다. 이 경우, 기판에 휨이 주어질 때 응력이 응집되는 위치에 제1층(1311, 1321)이 위치함으로 휨강도 추가 개선이 가능하다. Meanwhile, FIG. 8 shows a case where the longitudinal length of the second layers 1312 and 1322 is greater than the longitudinal length of the third layers 1313 and 1323 on the first surface 110a. In this case, on the first surface 110a, the second layers 1312 and 1322 are not entirely covered by the third layers 1313 and 1323, and the ends of the second layers 1312 and 1322 are exposed. If the second layers (1312, 1322) contain a conductive metal, the fourth layers (1314, 1324) may be disposed on the second layers (1312, 1322), but the second layers (1312, 1322) contain a conductive metal. If it is not included or is included in a small amount, the fourth layers 1314 and 1324 may not be placed on the second layers 1312 and 1322, and the second layers 1312 and 1322 may ultimately be exposed. That is, on the first side 110a, the longitudinal length of the second layers 1312 and 1322 is greater than or equal to the longitudinal length of the first layers 1311 and 1321, and the length of the third layers 1313 and 1323. The directional length may be smaller than the longitudinal length of the second layers 1312 and 1322, and the longitudinal length of the fourth layers 1314 and 1324 may be smaller than or equal to the longitudinal length of the second layers 1312 and 1322. In this case, the first layer (1311, 1321) is located at a location where stress is concentrated when the substrate is bent, making it possible to further improve the bending strength.

제1층(1311, 1321)은 소결 금속층일 수 있다. 소결 금속층은 도전성 금속 및 글래스를 포함할 수 있다.The first layers 1311 and 1321 may be sintered metal layers. The sintered metal layer may include conductive metal and glass.

일 예로, 소결 금속층은 도전성 금속으로 구리(Cu), 니켈(Ni), 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti), 납(Pb), 이들의 합금, 또는 이들의 조합을 포함할 수 있고, 예를 들어 구리(Cu)는 구리(Cu) 합금을 포함할 수 있다. 도전성 금속이 구리를 포함하는 경우, 구리 이외의 금속은 구리 100 몰부에 대해 5 몰부 이하로 포함될 수 있다.For example, the sintered metal layer is a conductive metal such as copper (Cu), nickel (Ni), silver (Ag), palladium (Pd), gold (Au), platinum (Pt), tin (Sn), tungsten (W), and titanium. (Ti), lead (Pb), an alloy thereof, or a combination thereof. For example, copper (Cu) may include a copper (Cu) alloy. When the conductive metal contains copper, metals other than copper may be included in an amount of 5 mole parts or less based on 100 mole parts of copper.

일 예로, 소결 금속층은 글래스로 산화물들이 혼합된 조성을 포함할 수 있고, 예를 들어 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.As an example, the sintered metal layer may include a mixture of glass and oxides, for example, one or more selected from the group consisting of silicon oxide, boron oxide, aluminum oxide, transition metal oxide, alkali metal oxide, and alkaline earth metal oxide. . The transition metal is selected from the group consisting of zinc (Zn), titanium (Ti), copper (Cu), vanadium (V), manganese (Mn), iron (Fe), and nickel (Ni), and the alkali metal is lithium (Li). ), sodium (Na), and potassium (K), and the alkaline earth metal may be one or more selected from the group consisting of magnesium (Mg), calcium (Ca), strontium (Sr), and barium (Ba).

소결 금속층에서 도전성 금속과 글래스의 함량은 특별히 한정되지 않으나, 예를 들어 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서 도전성 금속의 면적비는 소결 금속층(1311, 1321)의 단위 면적 대비 30 % 내지 90 %, 또는 70 % 내지 90 %일 수 있다. The content of conductive metal and glass in the sintered metal layer is not particularly limited, but for example, the length perpendicular to the width direction (W-axis direction) at the center (1/2 point) of the width direction (W-axis direction) of the multilayer capacitor 100 The area ratio of the conductive metal in a cross-section cut in the direction and stacking direction (cross-section in the L-axis direction and T-axis direction) may be 30% to 90%, or 70% to 90% of the unit area of the sintered metal layers (1311, 1321). .

제2층(1312, 1322) 또는 제3층(1313, 1323)은 전도성 수지층일 수 있다.The second layer (1312, 1322) or the third layer (1313, 1323) may be a conductive resin layer.

전도성 수지층은 수지 및 도전성 금속을 포함한다. The conductive resin layer includes resin and conductive metal.

전도성 수지층에 포함되는 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 페놀 수지, 아크릴 수지, 실리콘 수지, 에폭시 수지, 또는 폴리이미드 수지를 포함할 수 있다.The resin included in the conductive resin layer is not particularly limited as long as it has bonding properties and shock absorption properties and can be mixed with conductive metal powder to make a paste, for example, phenolic resin, acrylic resin, silicone resin, epoxy resin, or polyimide. It may contain resin.

전도성 수지층에 포함되는 도전성 금속은 제1 및 제2 내부 전극(121, 122) 또는 소결 금속층과 전기적으로 연결되도록 하는 역할을 수행한다.The conductive metal included in the conductive resin layer serves to electrically connect the first and second internal electrodes 121 and 122 or the sintered metal layer.

전도성 수지층에 포함되는 도전성 금속은 구형, 플레이크형, 또는 이들의 조합의 형태를 가질 수 있다. 즉, 도전성 금속은 플레이크형으로만 이루어지거나, 구형으로만 이루어질 수 있고, 플레이크형과 구형이 혼합된 형태일 수도 있다.The conductive metal included in the conductive resin layer may have a spherical shape, a flake shape, or a combination thereof. That is, the conductive metal may be formed only in flake form, only in spherical form, or may be in a mixed form of flake form and spherical form.

여기서, 구형은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다. 플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다. Here, a sphere may also include a shape that is not a perfect sphere, for example, a shape in which the length ratio of the major axis and the minor axis (major axis/minor axis) is 1.45 or less. Flake-type powder refers to a powder with a flat and elongated shape, and is not particularly limited, but for example, the length ratio of the major axis to the minor axis (major axis/minor axis) may be 1.95 or more.

전도성 수지층은 도전성 금속으로 구리(Cu), 은(Ag), 니켈(Ni), 또는 이들의 혼합물을 포함할 수 있다. 전도성 수지층이 은(Ag)을 포함하는 경우, 이온 마이그레이션(ion migration)에 의해 적층형 커패시터(100) 표면에 은(Ag) 덴드라이트(dendrite)가 형성될 수 있으므로, 구리(Cu)를 사용함으로써 제1 및 제2 외부 전극(131, 132)에서 귀금속의 사용량을 최소화시킴으로써 이온 마이그레이션의 발생을 방지하거나 지연시킬 수 있다.The conductive resin layer may include copper (Cu), silver (Ag), nickel (Ni), or a mixture thereof as a conductive metal. If the conductive resin layer contains silver (Ag), silver (Ag) dendrites may be formed on the surface of the multilayer capacitor 100 due to ion migration, so by using copper (Cu) By minimizing the amount of noble metal used in the first and second external electrodes 131 and 132, the occurrence of ion migration can be prevented or delayed.

한편, 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서, 제2층(1312, 1322)에 포함된 수지의 면적비(%)와 제3층(1313, 1323)에 포함된 수지의 면적비(%)는 다르다. Meanwhile, a cross section (L-axis direction and T-axis direction) cut in the longitudinal direction and the stacking direction perpendicular to the width direction (W-axis direction) at the center (half point) of the width direction (W-axis direction) of the multilayer capacitor 100 In the cross section), the area ratio (%) of the resin contained in the second layers (1312, 1322) and the area ratio (%) of the resin contained in the third layers (1313, 1323) are different.

일 예로, 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서, 제2층(1312, 1322)에 포함된 수지의 면적비는 제3층(1313, 1323)에 포함된 수지의 면적비 보다 클 수 있다. 즉, 제2층(1312, 1322)에 포함된 수지의 함량이 외측에 배치되는 제3층(1313, 1323)에 포함된 수지의 함량 보다 많을 수 있다. As an example, a cross section (L-axis direction and T-axis) cut in the longitudinal direction and the stacking direction perpendicular to the width direction (W-axis direction) at the center (1/2 point) of the width direction (W-axis direction) of the multilayer capacitor 100. direction cross section), the area ratio of the resin included in the second layers 1312 and 1322 may be greater than the area ratio of the resin included in the third layers 1313 and 1323. That is, the content of the resin contained in the second layers 1312 and 1322 may be greater than the content of the resin contained in the third layers 1313 and 1323 disposed on the outside.

여기서, 제2층(1312, 1322)에 포함된 수지의 면적비는 제2층(1312, 1322)의 단위 면적에 대한 제2층(1312, 1322)의 단위 면적에 포함된 수지가 차지하는 면적의 백분율(%)일 수 있고, 제3층(1313, 1323)에 포함된 수지의 면적비는 제3층(1313, 1323)의 단위 면적에 대한 제3층(1313, 1323)의 단위 면적에 포함된 수지가 차지하는 면적의 백분율(%)일 수 있다.Here, the area ratio of the resin included in the second layer (1312, 1322) is the percentage of the area occupied by the resin included in the unit area of the second layer (1312, 1322) relative to the unit area of the second layer (1312, 1322). It may be (%), and the area ratio of the resin contained in the third layer (1313, 1323) is the resin contained in the unit area of the third layer (1313, 1323) relative to the unit area of the third layer (1313, 1323). It may be a percentage (%) of the area occupied.

또한, 제2층(1312, 1322)에 포함된 수지의 면적비는 상기 SEM 또는 STEM 등의 단면 사진에서 제2층(1312, 1322) 내에 위치하는 예를 들어 10 ㎛ × 60 ㎛, 또는 30 ㎛ × 60 ㎛ 크기의 단위 면적 내에서 측정할 수 있다. 단위 면적은 제2층(1312, 1322) 내 임의의 위치에 위치할 수 있으나, 단위 면적 전체는 모두 제2층(1312, 1322) 내에 위치해야 한다. 예를 들어 제3 면(110e)에서 제2층(1312, 1322)에 포함된 수지의 면적비를 측정하는 경우 단위 면적의 긴 변은 두께 방향(T축 방향)과 평행하고 단위 면적의 짧은 변은 길이 방향(L축 방향)과 평행하게 배치될 수 있고, 제1 면(110a)에서 제2층(1312, 1322)에 포함된 수지의 면적비를 측정하는 경우 단위 면적의 긴 변은 길이 방향(L축 방향)과 평행하고 단위 면적의 짧은 변은 두께 방향(T축 방향)과 평행하게 배치될 수 있다. 이때, 제2층(1312, 1322)의 전체 면적은 단위 면적의 전체 면적이고, 제2층(1312, 1322)에 포함된 수지의 면적은 단위 면적 내에 위치하는 수지의 면적일 수 있다.In addition, the area ratio of the resin contained in the second layers (1312, 1322) is, for example, 10 ㎛ × 60 ㎛, or 30 ㎛ It can be measured within a unit area of 60 ㎛. The unit area may be located at any location within the second floor (1312, 1322), but the entire unit area must be located within the second floor (1312, 1322). For example, when measuring the area ratio of the resin contained in the second layers 1312 and 1322 on the third surface 110e, the long side of the unit area is parallel to the thickness direction (T-axis direction), and the short side of the unit area is parallel to the thickness direction (T-axis direction). It may be arranged parallel to the longitudinal direction (L-axis direction), and when measuring the area ratio of the resin contained in the second layers 1312 and 1322 on the first surface 110a, the long side of the unit area is in the longitudinal direction (L The short side of the unit area may be arranged parallel to the thickness direction (T-axis direction). At this time, the total area of the second layers 1312 and 1322 may be the total area of the unit area, and the area of the resin included in the second layers 1312 and 1322 may be the area of the resin located within the unit area.

마찬가지로, 제3층(1313, 1323)에 포함된 수지의 면적비는 상기 SEM 또는 STEM 등의 단면 사진에서 제3층(1313, 1323) 내에 위치하는 예를 들어 10 ㎛ × 60 ㎛, 또는 30 ㎛ × 60 ㎛ 크기의 단위 면적 내에서 측정할 수 있다. 단위 면적은 제3층(1313, 1323) 내 임의의 위치에 위치할 수 있으나, 단위 면적 전체는 모두 제3층(1313, 1323) 내에 위치해야 한다. 예를 들어 제3 면(110e)에서 제3층(1313, 1323)에 포함된 수지의 면적비를 측정하는 경우 단위 면적의 긴 변은 두께 방향(T축 방향)과 평행하고 단위 면적의 짧은 변은 길이 방향(L축 방향)과 평행하게 배치될 수 있고, 제1 면(110a)에서 제3층(1313, 1323)에 포함된 수지의 면적비를 측정하는 경우 단위 면적의 긴 변은 길이 방향(L축 방향)과 평행하고 단위 면적의 짧은 변은 두께 방향(T축 방향)과 평행하게 배치될 수 있다. 이때, 제3층(1313, 1323)의 전체 면적은 단위 면적의 전체 면적이고, 제3층(1313, 1323)에 포함된 수지의 면적은 단위 면적 내에 위치하는 수지의 면적일 수 있다.Likewise, the area ratio of the resin contained in the third layer (1313, 1323) is, for example, 10 ㎛ × 60 ㎛, or 30 ㎛ × 30 ㎛ It can be measured within a unit area of 60 ㎛. The unit area may be located at any location within the third floor (1313, 1323), but the entire unit area must be located within the third floor (1313, 1323). For example, when measuring the area ratio of the resin contained in the third layers 1313 and 1323 on the third surface 110e, the long side of the unit area is parallel to the thickness direction (T-axis direction), and the short side of the unit area is parallel to the thickness direction (T-axis direction). It may be arranged parallel to the longitudinal direction (L-axis direction), and when measuring the area ratio of the resin contained in the third layer (1313, 1323) on the first surface (110a), the long side of the unit area is in the longitudinal direction (L The short side of the unit area may be arranged parallel to the thickness direction (T-axis direction). At this time, the total area of the third layer (1313, 1323) may be the total area of the unit area, and the area of the resin included in the third layer (1313, 1323) may be the area of the resin located within the unit area.

적층형 커패시터(100)의 휨강도를 개선하기 위한 방법으로는, 제1 및 제2 외부 전극(131, 132)의 재료를 개선함으로써 응력을 완화시키는 방법, 또는 응력 완화 기능이 있는 전도성 수지층의 두께를 증가시키는 방법이 있다. 제1 및 제2 외부 전극(131, 132)의 재료를 개선하는 방법은 전도성 수지층 내의 수지 함량을 증가시켜 구현할 수 있으나, 전도성 수지층 내에서 수지의 함량 증가시 발생되는 부효과로 인해 수지 함량에 제한이 존재한다. 예를 들어, 수지 함량 증가시, 도전성 금속의 함량 감소로 인하여 적층형 커패시터(100)의 전기적 연결성이 저하될 수 있고, 수지의 함량 증가로 인하여 도금 불량이 발생할 수 있고, 도금 불량 및 투습이 용이한 수지의 함량 증가로 인하여 내습 신뢰성이 저하될 수 있다.Methods for improving the bending strength of the multilayer capacitor 100 include relieving stress by improving the materials of the first and second external electrodes 131 and 132, or increasing the thickness of the conductive resin layer with a stress relieving function. There is a way to increase it. A method of improving the material of the first and second external electrodes 131 and 132 can be implemented by increasing the resin content in the conductive resin layer. However, due to the side effect that occurs when the resin content in the conductive resin layer increases, the resin content increases. There are restrictions. For example, when the resin content increases, the electrical connectivity of the multilayer capacitor 100 may deteriorate due to a decrease in the content of the conductive metal, and plating defects may occur due to an increase in the resin content, and plating defects and moisture permeability may occur. As the resin content increases, moisture resistance reliability may decrease.

이에, 본 측면에 따른 적층형 커패시터(100)는 적층형 커패시터(100)의 하부 4 면, 즉 제1 면(110a), 제3 면(110e) 또는 제4 면(110f), 제5 면(110c), 및 제6 면(110d)에만 전도성 수지층을 포함하며, 수지 함량이 서로 다른 2 층의 전도성 수지층을 포함한다. 여기서, 하부 4 면은 기판에 실장되어 기판에 휨이 가해지는 경우 응력을 받는 영역이며, 하부 4 면에만 수지 전극을 형성하는 경우 5 면, 즉 제1 면(110a), 제2 면(110b), 제3 면(110e) 또는 제4 면(110f), 제5 면(110c), 및 제6 면(110d)에 형성하는 경우 보다 휨 응력이 집중되는 전도성 수지층의 두께를 증가시킬 수 있다.Accordingly, the multilayer capacitor 100 according to this aspect has four lower surfaces of the multilayer capacitor 100, that is, the first surface (110a), the third surface (110e), the fourth surface (110f), and the fifth surface (110c). , and a conductive resin layer only on the sixth surface 110d, and includes two layers of conductive resin layers having different resin contents. Here, the lower four sides are areas that receive stress when mounted on the substrate and bending is applied to the substrate, and when the resin electrode is formed only on the lower four sides, there are five sides, that is, the first side 110a and the second side 110b. , the thickness of the conductive resin layer where bending stress is concentrated can be increased compared to the case where it is formed on the third side (110e), fourth side (110f), fifth side (110c), and sixth side (110d).

또한, 제1층(1311, 1321)의 외측에 배치되는 제2층(1312, 1322)은 수지의 함량을 많게 하여 제1 및 제2 외부 전극(131, 132)의 접합력 및 휨강도 특성을 향상시키고, 제4층(1314, 1324)과 접하게 되는 제3층(1313, 1323)은 수지의 함량을 낮게 하여 도금 불량을 해결함으로써 적층형 커패시터(100)의 신뢰성을 향상시킬 수 있다.In addition, the second layers 1312 and 1322 disposed outside the first layers 1311 and 1321 increase the resin content to improve the bonding force and bending strength characteristics of the first and second external electrodes 131 and 132. , the reliability of the multilayer capacitor 100 can be improved by solving plating defects by lowering the resin content of the third layers 1313 and 1323 in contact with the fourth layers 1314 and 1324.

이에 따라, 본 측면에 따른 적층형 커패시터(100)에 의하면, 제1 및 제2 외부 전극(131, 132)의 연성이 증가되어 휨 강도가 향상됨으로써 기판의 휨 발생시 응력 완화가 용이하고, 제1 및 제2 외부 전극(131, 132)의 소결 금속층과 전도성 수지층의 밀착력이 증가되어 제1 및 제2 외부 전극(131, 132)의 고착 강도가 향상되고, 제1 및 제2 외부 전극(131, 132)의 도금층이 치밀하게 형성되어 내습 신뢰성이 향상되고, 소결 금속층과 도금층이 직접 연결되어 전기적 특성이 향상된다.Accordingly, according to the multilayer capacitor 100 according to this aspect, the ductility of the first and second external electrodes 131 and 132 is increased and the bending strength is improved, so that stress relief when bending of the substrate occurs is easy, and the first and second external electrodes 131 and 132 are improved. The adhesion between the sintered metal layer and the conductive resin layer of the second external electrodes 131 and 132 is increased, so that the adhesion strength of the first and second external electrodes 131 and 132 is improved, and the adhesive strength of the first and second external electrodes 131 and 132 is improved. 132) The plating layer is formed densely, improving moisture resistance reliability, and the sintered metal layer and the plating layer are directly connected to improve electrical properties.

일 예로, 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서, 제2층(1312, 1322)의 단위 면적 대비 제2층(1312, 1322)의 단위 면적에 포함된 수지의 면적비는 100 % 내지 60 %이고, 예를 들어 70 % 내지 90 %일 수 있다. 제2층(1312, 1322)에 포함된 수지의 면적비가 60 % 미만인 경우 휨강도 개선이 저하될 수 있다. 제2층(1312, 1322)에 포함된 수지의 면적비가 100 %인 경우 제2층(1312, 1322)은 도전성 금속을 포함하지 않는다. As an example, a cross section (L-axis direction and T-axis) cut in the longitudinal direction and the stacking direction perpendicular to the width direction (W-axis direction) at the center (1/2 point) of the width direction (W-axis direction) of the multilayer capacitor 100. In the direction cross section), the area ratio of the resin contained in the unit area of the second layers 1312 and 1322 relative to the unit area of the second layers 1312 and 1322 is 100% to 60%, for example, 70% to 90%. It can be. If the area ratio of the resin included in the second layer (1312, 1322) is less than 60%, the improvement in bending strength may be reduced. When the area ratio of the resin included in the second layers 1312 and 1322 is 100%, the second layers 1312 and 1322 do not contain conductive metal.

적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서, 제2층(1312, 1322)의 단위 면적 대비 제2층(1312, 1322)의 단위 면적에 포함된 도전성 금속의 면적비는 0 % 내지 40 %이고, 예를 들어 30 % 내지 10 %일 수 있다. 제2층(1312, 1322)에 포함된 도전성 금속의 면적비가 40 %를 초과하는 경우 휨강도 개선이 저하될 수 있다. A cross-section (cross-section in the L-axis direction and T-axis direction) cut in the longitudinal and stacking directions perpendicular to the width direction (W-axis direction) from the center (half point) of the width direction (W-axis direction) of the multilayer capacitor 100. In, the area ratio of the conductive metal included in the unit area of the second layers (1312, 1322) relative to the unit area of the second layers (1312, 1322) is 0% to 40%, for example, may be 30% to 10%. there is. If the area ratio of the conductive metal included in the second layers 1312 and 1322 exceeds 40%, the improvement in bending strength may be reduced.

또한, 제2층(1312, 1322)에 포함된 수지의 면적비가 60 % 이상임에 따라, 제2층(1312, 1322)에 포함된 도전성 금속의 면적비는 제2층(1312, 1322)에 포함된 수지의 면적비 보다 작을 수 있다. In addition, as the area ratio of the resin contained in the second layers (1312, 1322) is 60% or more, the area ratio of the conductive metal contained in the second layers (1312, 1322) is 60% or more. It may be smaller than the area ratio of the resin.

선택적으로, 제2층(1312, 1322)은 비전도성 필러를 더 포함할 수 있다. Optionally, the second layers 1312 and 1322 may further include non-conductive fillers.

비전도성 필러는 실리카, 유리계 산화물, 또는 이들의 조합을 포함할 수 있다. 유리계 산화물은 예를 들어, 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.Non-conductive fillers may include silica, glass-based oxides, or combinations thereof. The glass-based oxide may be, for example, one or more selected from the group consisting of silicon oxide, boron oxide, aluminum oxide, transition metal oxide, alkali metal oxide, and alkaline earth metal oxide. The transition metal is selected from the group consisting of zinc (Zn), titanium (Ti), copper (Cu), vanadium (V), manganese (Mn), iron (Fe), and nickel (Ni), and the alkali metal is lithium (Li). ), sodium (Na), and potassium (K), and the alkaline earth metal may be one or more selected from the group consisting of magnesium (Mg), calcium (Ca), strontium (Sr), and barium (Ba).

제2층(1312, 1322)에서 비전도성 필러의 함량은 특별히 한정되지 않으나, 예를 들어 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서 비전도성 필러의 면적비는 제2층(1312, 1322)의 단위 면적 대비 0 % 내지 40 %, 또는 10 % 내지 30 %일 수 있다. 비전도성 필러의 함량이 40 %를 초과하는 경우 휨강도 개선이 저하될 수 있다.The content of the non-conductive filler in the second layers 1312 and 1322 is not particularly limited, but for example, the width direction (W-axis direction) is changed from the center (1/2 point) of the multilayer capacitor 100 in the width direction (W-axis direction). ), the area ratio of the non-conductive filler in the cross-section (L-axis direction and T-axis direction cross-section) cut perpendicular to the longitudinal direction and the stacking direction is 0% to 40%, or 10% of the unit area of the second layer (1312, 1322) It may be from % to 30%. If the content of non-conductive filler exceeds 40%, the improvement in bending strength may be reduced.

또한, 적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서, 제3층(1313, 1323)의 단위 면적 대비 제3층(1313, 1323)의 단위 면적에 포함된 수지의 면적비는 60 % 내지 8 %이고, 예를 들어 60 % 내지 40 %일 수 있다. 제3층(1313, 1323)에 포함된 수지의 면적비가 8 % 미만인 경우 수지와 도전성 금속이 고르게 섞이지 않아 페이스트의 제조가 어려울 수 있고, 60 %를 초과하는 경우 제3층(1313, 1323) 위에 제4층(1314, 1324)을 도금법으로 형성시 미도금 영역이 발생할 수 있다. In addition, a cross-section (L-axis direction and T-axis direction) cut in the longitudinal direction and in the stacking direction perpendicular to the width direction (W-axis direction) at the center (half point) of the width direction (W-axis direction) of the multilayer capacitor 100. In the cross section), the area ratio of the resin contained in the unit area of the third layer (1313, 1323) relative to the unit area of the third layer (1313, 1323) is 60% to 8%, for example, 60% to 40%. You can. If the area ratio of the resin contained in the third layer (1313, 1323) is less than 8%, the resin and the conductive metal are not mixed evenly, making it difficult to manufacture the paste, and if it exceeds 60%, it may be difficult to prepare the paste on the third layer (1313, 1323). When forming the fourth layers 1314 and 1324 using a plating method, unplated areas may occur.

적층형 커패시터(100)의 폭 방향(W축 방향) 중앙(1/2 지점)에서 폭 방향(W축 방향)에 수직하게 길이 방향과 적층 방향으로 절단한 단면(L축 방향 및 T축 방향 단면)에서, 제3층(1313, 1323)의 단위 면적 대비 제3층(1313, 1323)의 단위 면적에 포함된 도전성 금속의 면적비는 92 % 내지 40 % 이고, 예를 들어 40 % 내지 60 %일 수 있다. 이에 따라, 제3층(1313, 1323)에 포함된 도전성 금속의 면적비는 제3층(1313, 1323)에 포함된 수지의 면적비 보다 클 수 있다. A cross-section (cross-section in the L-axis direction and T-axis direction) cut in the longitudinal direction and in the stacking direction perpendicular to the width direction (W-axis direction) at the center (half point) of the width direction (W-axis direction) of the multilayer capacitor 100. In, the area ratio of the conductive metal included in the unit area of the third layer (1313, 1323) relative to the unit area of the third layer (1313, 1323) is 92% to 40%, for example, may be 40% to 60%. there is. Accordingly, the area ratio of the conductive metal included in the third layers 1313 and 1323 may be greater than the area ratio of the resin included in the third layers 1313 and 1323.

제4층(1314, 1324)은 도금층일 수 있다.The fourth layer (1314, 1324) may be a plating layer.

도금층은 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti) 또는 납(Pb) 등의 단독 또는 이들의 합금을 포함할 수 있다. 일 예로, 도금층은 니켈(Ni) 도금층 또는 주석(Sn) 도금층일 수 있고, 니켈(Ni) 도금층 및 주석(Sn) 도금층이 순차적으로 적층된 형태일 수 있고, 주석(Sn) 도금층, 니켈(Ni) 도금층 및 주석(Sn) 도금층이 순차적으로 적층된 형태일 수도 있다. 또한, 도금층은 복수의 니켈(Ni) 도금층 및/또는 복수의 주석(Sn) 도금층을 포함할 수도 있다.The plating layer is nickel (Ni), copper (Cu), tin (Sn), palladium (Pd), platinum (Pt), gold (Au), silver (Ag), tungsten (W), titanium (Ti), or lead (Pb). ) may be included alone or alloys thereof. For example, the plating layer may be a nickel (Ni) plating layer or a tin (Sn) plating layer, and may be a sequential stacking of a nickel (Ni) plating layer and a tin (Sn) plating layer, and a tin (Sn) plating layer and a nickel (Ni) plating layer. ) The plating layer and the tin (Sn) plating layer may be sequentially laminated. Additionally, the plating layer may include a plurality of nickel (Ni) plating layers and/or a plurality of tin (Sn) plating layers.

도금층은 적층형 커패시터(100)의 기판과의 실장성, 구조적 신뢰성, 외부에 대한 내구도, 내열성 및 등가직렬저항값(Equivalent Series Resistance, ESR)을 개선할 수 있다.The plating layer can improve mountability to the substrate, structural reliability, durability to the outside, heat resistance, and equivalent series resistance (ESR) of the multilayer capacitor 100.

다른 실시예에 따른 적층형 커패시터의 제조 방법은, 유전체층 및 내부 전극을 포함하는 커패시터 바디를 제조하는 단계, 그리고 커패시터 바디의 외측에 외부 전극을 형성하는 단계를 포함한다.A method of manufacturing a multilayer capacitor according to another embodiment includes manufacturing a capacitor body including a dielectric layer and an internal electrode, and forming an external electrode on the outside of the capacitor body.

먼저, 커패시터 바디의 제조에 대해 설명한다. 커패시터 바디의 제조 공정에서는 소성 후에 유전체층이 되는 유전체용 페이스트와 소성 후에 내부 전극이 되는 도전성 페이스트를 준비한다.First, the manufacturing of the capacitor body will be described. In the capacitor body manufacturing process, a dielectric paste that becomes a dielectric layer after firing and a conductive paste that becomes an internal electrode after firing are prepared.

유전체용 페이스트는 예를 들어 다음과 같은 방법으로 제조한다. 세라믹 재료를 습식 혼합 등의 수단에 의해 균일하게 혼합하고, 건조시킨 후, 소정의 조건에서 열처리함으로써, 가소 분말을 얻는다. 얻어진 가소 분말에, 유기 비히클 또는 수계 비히클을 추가해 혼련하고 유전체용 페이스트를 조제한다. Dielectric paste is manufactured in the following manner, for example. Calcined powder is obtained by uniformly mixing ceramic materials by means such as wet mixing, drying them, and then heat-treating them under predetermined conditions. An organic vehicle or an aqueous vehicle is added to the obtained calcined powder and kneaded to prepare a dielectric paste.

얻어진 유전체용 페이스트를 닥터 블레이드법 등의 기법에 의해 시트화함으로써, 유전체 그린시트를 얻는다. 또한, 유전체용 페이스트에는, 필요에 따라 각종 분산제, 가소제, 유전체, 부성분 화합물, 또는 글래스 등에서 선택되는 첨가물이 포함되어 있을 수 있다.A dielectric green sheet is obtained by forming the obtained dielectric paste into a sheet using a technique such as the doctor blade method. Additionally, the dielectric paste may contain additives selected from various dispersants, plasticizers, dielectrics, subcomponent compounds, or glass, if necessary.

내부 전극용 도전성 페이스트는 도전성 금속 또는 그 합금으로 이루어진 도전성 분말과 바인더나 용제를, 혼련해 조제한다. 내부 전극용 도전성 페이스트에는, 필요에 따라 공재로서 세라믹 분말(예를 들어 티탄산바륨 분말)이 포함될 수 있다. 공재는 소성 과정에서 도전성 분말의 소결을 억제하는 작용을 할 수 있다.The conductive paste for internal electrodes is prepared by mixing a conductive powder made of a conductive metal or an alloy thereof with a binder or solvent. The conductive paste for internal electrodes may, if necessary, contain ceramic powder (for example, barium titanate powder) as a co-material. The co-material may act to suppress sintering of the conductive powder during the firing process.

유전체 그린시트 표면에, 스크린 인쇄 등의 각종 인쇄법이나 전사법에 의해, 내부 전극용 도전성 페이스트를 소정의 패턴으로 도포한다. 그리고 내부 전극 패턴을 형성한 유전체 그린시트를 복수층에 걸쳐 적층한 후, 적층 방향으로 프레스함으로써 유전체 그린시트 적층체를 얻는다. 이때, 유전체 그린시트 적층체의 적층 방향의 상면 및 하면에는, 유전체 그린시트가 위치하도록, 유전체 그린시트와 내부 전극 패턴을 적층할 수 있다.The conductive paste for internal electrodes is applied to the surface of the dielectric green sheet in a predetermined pattern using various printing methods such as screen printing or transfer methods. Then, the dielectric green sheets forming the internal electrode patterns are stacked in multiple layers and then pressed in the stacking direction to obtain a dielectric green sheet laminate. At this time, the dielectric green sheet and the internal electrode pattern may be stacked so that the dielectric green sheet is located on the upper and lower surfaces of the dielectric green sheet laminate in the stacking direction.

선택적으로, 얻어진 유전체 그린시트 적층체를 다이싱 등에 의해 소정의 치수로 절단할 수 있다. Optionally, the obtained dielectric green sheet laminate can be cut to a predetermined size by dicing or the like.

또한, 유전체 그린시트 적층체는 필요에 따라 가소제 등을 제거하기 위해 고화 건조할 수 있고, 고화 건조 후에 수평 원심 배럴기 등을 이용하여 배럴 연마할 수 있다. 배럴 연마에서는, 유전체 그린시트 적층체를 미디어 및 연마액과 함께, 배럴 용기 안에 투입하고 그 배럴 용기에 대해 회전운동이나 진동 등을 부여함으로써, 절단시에 발생한 버 등의 불필요 부분을 연마할 수 있다. 또한 배럴 연마 후, 유전체 그린시트 적층체는 물 등의 세정액으로 세척해 건조될 수 있다. Additionally, the dielectric green sheet laminate can be solidified and dried to remove plasticizers, etc., if necessary, and after solidified and dried, it can be barrel polished using a horizontal centrifugal barrel machine, etc. In barrel polishing, the dielectric green sheet laminate, along with media and polishing liquid, is placed into a barrel container and rotational motion or vibration is applied to the barrel container, thereby polishing unnecessary parts such as burrs generated during cutting. . Additionally, after barrel polishing, the dielectric green sheet laminate can be washed with a cleaning solution such as water and dried.

유전체 그린시트 적층체를 탈바인더 처리 및 소성 처리하여 커패시터 바디를 얻는다.The dielectric green sheet laminate is subjected to binder removal and firing to obtain a capacitor body.

탈바인더 처리의 조건은 유전체층의 주성분 조성이나 내부 전극의 주성분 조성에 따라 적절히 조절할 수 있다. 예를 들어, 탈바인더 처리시의 승온 속도는 5 ℃/시간 내지 300 ℃/시간, 지지 온도는 180 ℃ 내지 400 ℃, 온도 유지 시간은 0.5 시간 내지 24 시간일 수 있다. 탈바인더 분위기는 공기 또는 환원성 분위기일 수 있다. The conditions of the binder removal treatment can be appropriately adjusted depending on the main component composition of the dielectric layer or the main component composition of the internal electrode. For example, the temperature increase rate during binder removal treatment may be 5°C/hour to 300°C/hour, the support temperature may be 180°C to 400°C, and the temperature maintenance time may be 0.5 hour to 24 hours. The binder atmosphere may be air or a reducing atmosphere.

소성 처리의 조건은 유전체층의 주성분 조성이나 내부 전극의 주성분 조성에 따라 적절히 조절할 수 있다. 예를 들어, 소성 시의 온도는 1200 ℃ 내지 1350 ℃, 또는 1220 ℃ 내지 1300 ℃일 수 있고, 시간은 0.5 시간 내지 8 시간, 또는 1 시간 내지 3 시간일 수 있다. 소성 분위기는 환원성 분위기일 수 있고, 예를 들어 질소 가스(N2)와 수소 가스(H2)의 혼합 가스를 가습한 분위기일 수 있다. 내부 전극이 니켈(Ni) 또는 니켈(Ni) 합금을 포함하는 경우, 소성 분위기 중의 산소 분압은 1.0×10-14 MPa 내지 1.0×10-10 MPa일 수 있다. The conditions of the firing treatment can be appropriately adjusted depending on the main component composition of the dielectric layer or the main component composition of the internal electrode. For example, the temperature during firing may be 1200°C to 1350°C, or 1220°C to 1300°C, and the time may be 0.5 hours to 8 hours, or 1 hour to 3 hours. The firing atmosphere may be a reducing atmosphere, for example, an atmosphere in which a mixed gas of nitrogen gas (N 2 ) and hydrogen gas (H 2 ) is humidified. When the internal electrode includes nickel (Ni) or a nickel (Ni) alloy, the oxygen partial pressure in the firing atmosphere may be 1.0 × 10 -14 MPa to 1.0 × 10 -10 MPa.

소성 처리 후에는, 필요에 따라 어닐링을 실시할 수 있다. 어닐링은 유전체층을 재산화시키기 위한 처리이며, 소성 처리를 환원성 분위기에서 실시한 경우에는, 어닐링을 실시할 수 있다. 어닐링 처리의 조건도 유전체층의 주성분 조성 등에 따라 적절히 조절할 수 있다. 예를 들어, 어닐링 시의 온도는 950 ℃ 내지 1150 ℃일 수 있고, 시간은 0 시간 내지 20 시간일 수 있고, 승온 속도는 50 ℃/시간 내지 500 ℃/시간일 수 있다. 어닐링 분위기는 가습한 질소 가스(N2) 분위기일 수 있고, 산소 분압은 1.0×10-9 MPa 내지 1.0×10-5 MPa일 수 있다. After the firing treatment, annealing can be performed as needed. Annealing is a treatment to reoxidize the dielectric layer, and when the firing treatment is performed in a reducing atmosphere, annealing can be performed. The conditions of the annealing treatment can also be appropriately adjusted depending on the main component composition of the dielectric layer. For example, the temperature during annealing may be 950°C to 1150°C, the time may be 0 to 20 hours, and the temperature increase rate may be 50°C/hour to 500°C/hour. The annealing atmosphere may be a humidified nitrogen gas (N 2 ) atmosphere, and the oxygen partial pressure may be 1.0×10 -9 MPa to 1.0×10 -5 MPa.

탈바인더 처리, 소성 처리, 또는 어닐링 처리에서, 질소 가스나 혼합 가스 등을 가습하기 위해서는 예를 들어 웨터(wetter) 등을 사용할 수 있고, 이 경우 수온은 5 ℃ 내지 75 ℃일 수 있다. 탈바인더 처리, 소성 처리, 및 어닐링 처리는 연속해서 수행할 수 있고, 독립적으로 수행할 수도 있다.In debinder treatment, firing treatment, or annealing treatment, for example, a wetter may be used to humidify nitrogen gas or mixed gas, and in this case, the water temperature may be 5°C to 75°C. The binder removal treatment, firing treatment, and annealing treatment can be performed sequentially or independently.

선택적으로, 얻어진 커패시터 바디의 제3 및 제4 면에 대해, 샌드 블라스팅 처리, 레이저 조사, 또는 배럴 연마 등의 표면 처리를 실시할 수 있다. 이러한 표면 처리를 실시함으로써, 제3 및 제4 면의 최표면에 제1 및 제2 내부 전극의 단부가 노출될 수 있고, 이에 따라 제1 및 제2 외부 전극과 제1 및 제2 내부 전극의 전기적 접합이 양호해지고, 합금부가 형성되기 쉬워질 수 있다.Optionally, the third and fourth sides of the obtained capacitor body may be subjected to surface treatment such as sand blasting, laser irradiation, or barrel polishing. By performing this surface treatment, the ends of the first and second internal electrodes can be exposed to the outermost surfaces of the third and fourth surfaces, and thus the ends of the first and second external electrodes and the first and second internal electrodes Electrical bonding becomes better, and alloy parts can be easily formed.

선택적으로, 얻어진 커패시터 바디의 외면에, 제1층 형성용 페이스트를 도포한 후 소결시켜, 제1층을 형성할 수 있다. Optionally, the first layer forming paste may be applied to the outer surface of the obtained capacitor body and then sintered to form the first layer.

제1층 형성용 페이스트는 도전성 금속과 글래스를 포함할 수 있다. 도전성 금속과 글래스에 대한 설명은 상술한 바와 동일하므로 반복적인 설명은 생략한다. 또한, 제1층 형성용 페이스트는 선택적으로 바인더, 용제, 분산제, 가소제, 또는 산화물 분말 등의 부성분을 포함할 수 있다. 예를 들어, 바인더는 에틸셀룰로스, 아크릴, 또는 부티랄(butyral) 등을 사용할 수 있고, 용제는 테르피네올, 부틸 카르비톨, 알코올, 메틸에틸케톤, 아세톤, 또는 톨루엔 등의 유기용제나, 수계 용제를 사용할 수 있다. The paste for forming the first layer may include a conductive metal and glass. Since the description of the conductive metal and glass is the same as described above, repetitive description will be omitted. Additionally, the paste for forming the first layer may optionally include secondary ingredients such as a binder, solvent, dispersant, plasticizer, or oxide powder. For example, the binder can be ethylcellulose, acrylic, or butyral, and the solvent can be an organic solvent such as terpineol, butyl carbitol, alcohol, methyl ethyl ketone, acetone, or toluene, or an aqueous solvent. Solvents can be used.

제1층 형성용 페이스트를 커패시터 바디 외면에 도포하는 방법으로는 딥법, 또는 스크린 인쇄 등의 각종 인쇄법, 디스펜서 등을 이용한 도포법, 또는 스프레이를 이용한 분무법 등을 사용할 수 있다. 소결 금속층용 페이스트는 적어도 커패시터 바디의 제3 및 제4 면에 도포되고, 선택적으로 제1 및 제2 외부 전극의 밴드부가 형성되는 제1 면, 제2 면, 제5 면, 또는 제6 면의 일부에도 도포될 수 있다.The paste for forming the first layer can be applied to the outer surface of the capacitor body by using a dip method, various printing methods such as screen printing, an application method using a dispenser, or a spraying method using a spray. The sintered metal layer paste is applied to at least the third and fourth sides of the capacitor body, and optionally to the first, second, fifth, or sixth sides on which the band portions of the first and second external electrodes are formed. It can also be applied to some areas.

이후, 제1층 형성용 페이스트가 도포된 커패시터 바디를 건조시키고, 700 ℃ 내지 1000 ℃의 온도에서 0.1 시간 내지 3 시간 동안 소결시켜, 제1층을 형성한다. Thereafter, the capacitor body onto which the first layer forming paste is applied is dried and sintered at a temperature of 700°C to 1000°C for 0.1 to 3 hours to form the first layer.

얻어진 커패시터 바디의 외면에, 제2층 형성용 페이스트를 도포한 후 경화시켜, 제2층을 형성할 수 있다.The second layer can be formed by applying the second layer forming paste to the outer surface of the obtained capacitor body and then curing it.

제2층 형성용 페이스트는 수지, 및 선택적으로 도전성 금속 또는 비전도성 필러를 포함할 수 있다. 도전성 금속과 수지에 대한 설명은 상술한 바와 동일하므로 반복적인 설명은 생략한다. 또한, 제2층 형성용 페이스트는 선택적으로 바인더, 용제, 분산제, 가소제, 또는 산화물 분말 등의 부성분을 포함할 수 있다. 예를 들어, 바인더는 에틸셀룰로스, 아크릴, 또는 부티랄(butyral) 등을 사용할 수 있고, 용제는 테르피네올, 부틸 카르비톨, 알코올, 메틸에틸케톤, 아세톤, 또는 톨루엔 등의 유기용제나, 수계 용제를 사용할 수 있다.The paste for forming the second layer may include a resin and, optionally, a conductive metal or a non-conductive filler. Since the description of the conductive metal and resin is the same as described above, repetitive description will be omitted. Additionally, the paste for forming the second layer may optionally include secondary ingredients such as a binder, solvent, dispersant, plasticizer, or oxide powder. For example, the binder can be ethylcellulose, acrylic, or butyral, and the solvent can be an organic solvent such as terpineol, butyl carbitol, alcohol, methyl ethyl ketone, acetone, or toluene, or an aqueous solvent. Solvents can be used.

일 예로, 제2층의 형성 방법은, 제2층 형성용 페이스트에 커패시터 바디(110)를 딥핑하여 형성한 후 경화시키거나, 전도성 수지층용 페이스트를 커패시터 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하거나, 전도성 수지층용 페이스트를 커패시터 바디(110)의 표면에 도포한 후 경화시켜 형성할 수 있다. For example, the method of forming the second layer includes forming the capacitor body 110 by dipping it in the paste for forming the second layer and then curing it, or by screen printing the paste for the conductive resin layer on the surface of the capacitor body 110. Alternatively, it can be formed by printing using a gravure printing method, or by applying the conductive resin layer paste to the surface of the capacitor body 110 and then curing it.

다만, 이때 제2층 형성용 페이스트는 제1층의 일부를 덮고 다른 일부를 노출시키도록 도포될 수 있다. 예를 들어, 제2층이 제2 면에는 위치하지 않고, 제1 면, 제3 면의 일부, 제5 면의 일부, 및 제6 면의 일부에 위치하도록, 제2층 형성용 페이스트를 도포할 수 있다.However, at this time, the paste for forming the second layer may be applied to cover part of the first layer and expose the other part. For example, the paste for forming the second layer is applied so that the second layer is not located on the second side, but is located on the first side, a part of the third side, a part of the fifth side, and a part of the sixth side. can do.

다음으로, 제2층 위에 제3층 형성용 페이스트를 도포한 후 경화시켜, 제3층을 형성할 수 있다.Next, the paste for forming the third layer can be applied on the second layer and then cured to form the third layer.

제3층 형성용 페이스트는 도전성 금속과 수지를 포함할 수 있다. 도전성 금속과 수지에 대한 설명은 상술한 바와 동일하므로 반복적인 설명은 생략한다. 또한, 제3층 형성용 페이스트는 선택적으로 바인더, 용제, 분산제, 가소제, 또는 산화물 분말 등의 부성분을 포함할 수 있다. 예를 들어, 바인더는 에틸셀룰로스, 아크릴, 또는 부티랄(butyral) 등을 사용할 수 있고, 용제는 테르피네올, 부틸 카르비톨, 알코올, 메틸에틸케톤, 아세톤, 또는 톨루엔 등의 유기용제나, 수계 용제를 사용할 수 있다.The paste for forming the third layer may contain a conductive metal and a resin. Since the description of the conductive metal and resin is the same as described above, repetitive description will be omitted. Additionally, the paste for forming the third layer may optionally include secondary ingredients such as a binder, solvent, dispersant, plasticizer, or oxide powder. For example, the binder can be ethylcellulose, acrylic, or butyral, and the solvent can be an organic solvent such as terpineol, butyl carbitol, alcohol, methyl ethyl ketone, acetone, or toluene, or an aqueous solvent. Solvents can be used.

일 예로, 제3층의 형성 방법은, 제3층 형성용 페이스트에 커패시터 바디(110)를 딥핑하여 형성한 후 경화시키거나, 전도성 수지층용 페이스트를 커패시터 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하거나, 전도성 수지층용 페이스트를 커패시터 바디(110)의 표면에 도포한 후 경화시켜 형성할 수 있다. As an example, the method of forming the third layer includes forming the capacitor body 110 by dipping it in the third layer forming paste and then curing it, or by screen printing the conductive resin layer paste on the surface of the capacitor body 110. Alternatively, it can be formed by printing using a gravure printing method, or by applying the conductive resin layer paste to the surface of the capacitor body 110 and then curing it.

다만, 이때 제3층 형성용 페이스트를 제2층을 덮도록 도포할 수 있다. 예를 들어, 제2층이 제2 면에는 위치하지 않고, 제1 면, 제3 면의 일부, 제5 면의 일부, 및 제6 면의 일부에 위치하도록, 제3층 형성용 페이스트를 도포할 수 있다.However, at this time, the paste for forming the third layer may be applied to cover the second layer. For example, the third layer forming paste is applied so that the second layer is not located on the second side, but is located on the first side, a part of the third side, a part of the fifth side, and a part of the sixth side. can do.

이때, 제2층 형성용 페이스트에 포함된 수지의 함량은 제3층 형성용 페이스트에 포함된 수지의 함량 보다 클 수 있다. 여기서, 제2층 형성용 페이스트에 포함된 수지의 함량은 제2층 형성용 페이스트에서 수지와 도전성 금속의 합계 부피 대비 수지의 부피의 백분율(%)일 수 있고, 제3층 형성용 페이스트에 포함된 수지의 함량은 제3층 형성용 페이스트에서 수지와 도전성 금속의 합계 부피 대비 수지의 부피의 백분율(%)일 수 있다.At this time, the content of the resin included in the paste for forming the second layer may be greater than the content of the resin included in the paste for forming the third layer. Here, the content of the resin contained in the paste for forming the second layer may be a percentage (%) of the volume of the resin compared to the total volume of the resin and the conductive metal in the paste for forming the second layer, and may be included in the paste for forming the third layer. The content of the resin may be a percentage (%) of the volume of the resin compared to the total volume of the resin and the conductive metal in the paste for forming the third layer.

일 예로, 제2층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 수지의 함량은 100 부피% 내지 60 부피%, 예를 들어 70 부피% 내지 90 부피%일 수 있다. 제2층 형성용 페이스트에서 수지의 함량이 60 부피% 미만인 경우 휨강도 개선이 저하될 수 있다. For example, in the paste for forming the second layer, the content of the resin relative to the total volume of the resin and the conductive metal may be 100% by volume to 60% by volume, for example, 70% by volume to 90% by volume. If the resin content in the paste for forming the second layer is less than 60% by volume, the improvement in bending strength may be reduced.

제2층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 도전성 금속의 함량은 수지의 함량 보다 작을 수 있다. 일 예로, 제2층 형성용 페이스트에서, 도전성 금속의 함량은 0 부피% 내지 40 부피%이고, 예를 들어 10 부피% 내지 30 부피%일 수 있다. 제2층 형성용 페이스트에서 도전성 금속의 함량이 40 부피%를 초과하는 경우 휨강도 개선이 저하될 수 있다. In the paste for forming the second layer, the content of the conductive metal relative to the total volume of the resin and the conductive metal may be smaller than the content of the resin. For example, in the paste for forming the second layer, the content of the conductive metal may be 0 vol% to 40 vol%, for example, 10 vol% to 30 vol%. If the content of the conductive metal in the paste for forming the second layer exceeds 40% by volume, the improvement in bending strength may be reduced.

일 예로, 제3층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 수지의 함량은 60 부피% 내지 8 부피%, 예를 들어 60 부피% 내지 40 부피%일 수 있다. 제3층 형성용 페이스트에서 수지의 함량이 60 부피% 초과인 경우 전기적 연결성이 저하될 수 있고, 8 부피% 미만인 경우 내습 신뢰성이 저하될 수 있다. For example, in the paste for forming the third layer, the content of the resin relative to the total volume of the resin and the conductive metal may be 60% by volume to 8% by volume, for example, 60% by volume to 40% by volume. If the resin content in the paste for forming the third layer is more than 60% by volume, electrical connectivity may be reduced, and if it is less than 8% by volume, moisture resistance reliability may be reduced.

제3층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 도전성 금속의 함량은 수지의 함량 보다 클 수 있다. 일 예로, 제3층 형성용 페이스트에서, 도전성 금속의 함량은 92 부피% 내지 40 부피%, 예를 들어 40 부피% 내지 60 부피%일 수 있다. 제3층 형성용 페이스트에서 도전성 금속의 함량이 40 부피% 미만인 경우 전기적 연결성이 저하될 수 있고, 92 부피%를 초과하는 경우 내습 신뢰성이 저하될 수 있다. In the paste for forming the third layer, the content of the conductive metal relative to the total volume of the resin and the conductive metal may be greater than the content of the resin. For example, in the paste for forming the third layer, the content of the conductive metal may be 92 vol% to 40 vol%, for example, 40 vol% to 60 vol%. If the content of the conductive metal in the paste for forming the third layer is less than 40% by volume, electrical connectivity may be reduced, and if it exceeds 92% by volume, moisture resistance reliability may be reduced.

다음으로, 제3층의 외측에 제4층을 형성한다.Next, a fourth layer is formed outside the third layer.

일 예로, 제4층은 도금법에 의해 형성될 수 있고, 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수도 있다.For example, the fourth layer may be formed by a plating method, sputtering, or electrolytic plating (Electric Deposition).

이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 청구범위와 발명의 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and can be implemented with various modifications within the scope of the claims, description of the invention, and accompanying drawings, which are also part of the present invention. It is natural that it falls within the scope.

100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
1311, 1321: 제1층
1312, 1322: 제2층
1313, 1323: 제3층
1314, 1324: 제4층
110a, 110b: 제1 및 제2 면
110e, 110f: 제3 및 제4 면
110c, 110d: 제5 및 제6 면
131a, 132a: 제1 전극부
131b, 132b: 제2 전극부
131c, 132c: 제3 전극부
131e, 132e: 제4 전극부
131c1, 132c1: 제1 영역
131c2, 132c2: 제2 영역
131e1, 132e1: 제1 영역
131e2, 132e2: 제2 영역
100: Stacked capacitor
110: capacitor body
111: dielectric layer
121: first internal electrode
122: second internal electrode
131: first external electrode
132: second external electrode
1311, 1321: 1st floor
1312, 1322: 2nd floor
1313, 1323: 3rd floor
1314, 1324: 4th floor
110a, 110b: first and second sides
110e, 110f: 3rd and 4th sides
110c, 110d: 5th and 6th sides
131a, 132a: first electrode portion
131b, 132b: second electrode portion
131c, 132c: third electrode portion
131e, 132e: fourth electrode portion
131c1, 132c1: first area
131c2, 132c2: Second area
131e1, 132e1: First area
131e2, 132e2: Second area

Claims (19)

유전체층 및 내부 전극을 포함하는 커패시터 바디, 그리고
상기 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며,
상기 외부 전극은 상기 내부 전극과 연결된 제1층,
상기 제1층의 일부를 덮고 다른 일부를 노출시키며, 수지를 포함하는 제2층,
상기 제2층을 덮으며, 수지 및 도전성 금속을 포함하는 제3층, 및
상기 제1층 및 제3층을 덮는 제4층을 포함하며,
상기 커패시터 바디는 상기 유전체층과 상기 내부 전극의 적층 방향으로 서로 대향하는 제1 면 및 제2 면, 길이 방향으로 서로 대향하는 제3 면 및 제4 면, 및 폭 방향으로 서로 대향하는 제5 면 및 제6 면을 가지고,
상기 폭 방향 중앙에서 상기 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서, 상기 제2층에 포함된 수지의 면적비는 상기 제3층에 포함된 수지의 면적비 보다 큰, 적층형 커패시터.
A capacitor body including a dielectric layer and an internal electrode, and
It includes an external electrode disposed outside the capacitor body,
The external electrode is a first layer connected to the internal electrode,
a second layer covering a part of the first layer and exposing another part and comprising a resin;
A third layer covering the second layer and comprising a resin and a conductive metal, and
It includes a fourth layer covering the first and third layers,
The capacitor body has first and second surfaces facing each other in the stacking direction of the dielectric layer and the internal electrode, a third surface and a fourth surface facing each other in the longitudinal direction, and a fifth surface facing each other in the width direction. With side 6,
In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction, the area ratio of the resin contained in the second layer is greater than the area ratio of the resin contained in the third layer.
제1항에서,
상기 제2층은 상기 제2 면에는 위치하지 않고,
상기 제3층은 상기 제2 면에는 위치하지 않는, 적층형 커패시터.
In paragraph 1:
The second layer is not located on the second side,
A multilayer capacitor, wherein the third layer is not located on the second side.
제1항에서,
상기 제1층은 상기 제1 면, 상기 제2 면, 및 상기 제3 면에 위치하고,
상기 제2층은 상기 제1 면 및 상기 제3 면에 위치하고,
상기 제3층은 상기 제1 면 및 상기 제3 면에 위치하고,
상기 제4층은 상기 제1 면, 상기 제2 면 및 상기 제3 면에 위치하는, 적층형 커패시터.
In paragraph 1:
The first layer is located on the first side, the second side, and the third side,
The second layer is located on the first side and the third side,
The third layer is located on the first side and the third side,
The fourth layer is located on the first surface, the second surface, and the third surface.
제3항에서,
상기 제1층 내지 상기 제4층은 상기 제5 면 및 상기 제6 면에 위치하는, 적층형 커패시터.
In paragraph 3,
The first to fourth layers are located on the fifth and sixth surfaces.
제1항에서,
상기 적층형 커패시터의 폭 방향 중앙에서 상기 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서,
상기 제3 면 또는 상기 제4 면에서 상기 제2층의 적층 방향 길이는 상기 제1층의 적층 방향 길이 보다 작거나 같고,
상기 제3 면 또는 상기 제4 면에서 상기 제3층의 적층 방향 길이는 상기 제1층의 적층 방향 길이 보다 작거나 같은, 적층형 커패시터.
In paragraph 1:
In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor,
The stacking direction length of the second layer on the third or fourth surface is less than or equal to the stacking direction length of the first layer,
A multilayer capacitor wherein the stacking direction length of the third layer on the third or fourth surface is less than or equal to the stacking direction length of the first layer.
제1항에서,
상기 적층형 커패시터의 폭 방향 중앙에서 상기 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서,
상기 제3 면 또는 상기 제4 면에서 상기 제2층의 적층 방향 길이는 상기 제1층의 적층 방향 길이 대비 95 % 이하이고,
상기 제3 면 또는 상기 제4 면에서 상기 제3층의 적층 방향 길이는 상기 제1층의 적층 방향 길이 대비 95% 이하인, 적층형 커패시터.
In paragraph 1:
In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor,
The stacking direction length of the second layer on the third or fourth surface is 95% or less of the stacking direction length of the first layer,
A multilayer capacitor wherein the stacking direction length of the third layer on the third or fourth surface is 95% or less of the stacking direction length of the first layer.
제1항에서,
상기 적층형 커패시터의 폭 방향 중앙에서 상기 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서,
상기 제3 면 또는 상기 제4 면에서 상기 제3층의 적층 방향 길이는 상기 제2층의 적층 방향 길이 보다 크거나 같은, 적층형 커패시터.
In paragraph 1:
In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor,
A multilayer capacitor wherein the stacking direction length of the third layer on the third or fourth surface is greater than or equal to the stacking direction length of the second layer.
제1항에서,
상기 제1 면에서 상기 제2층은 상기 제1층을 모두 덮도록 배치되고,
상기 제1 면에서 상기 제3층은 상기 제1층을 모두 덮도록 배치되는,
적층형 커패시터.
In paragraph 1:
On the first side, the second layer is disposed to completely cover the first layer,
On the first side, the third layer is arranged to completely cover the first layer,
Stacked capacitors.
제1항에서,
상기 제1 면에서 상기 제3층은 상기 제2층을 모두 덮도록 배치되거나, 또는 상기 제1 면에서 상기 제3층은 상기 제2층을 모두 덮지 않고 일부를 노출시키도록 배치되는,
적층형 커패시터.
In paragraph 1:
On the first side, the third layer is arranged to completely cover the second layer, or on the first side, the third layer is arranged to expose a portion of the second layer without covering all of it,
Stacked capacitors.
제1항에서,
상기 제1 면에서 상기 제2층은 상기 제1층을 모두 덮도록 배치되고,
상기 제1 면에서 상기 제3층은 상기 제2층을 모두 덮지 않고 일부를 노출시키도록 배치되고,
상기 제1 면에서 상기 제4층은 상기 제2층을 모두 덮지 않고 일부를 노출시키도록 배치되는,
적층형 커패시터.
In paragraph 1:
On the first side, the second layer is disposed to completely cover the first layer,
On the first side, the third layer is disposed to expose a portion of the second layer without covering all of the second layer,
On the first side, the fourth layer is disposed to expose a portion of the second layer without covering all of the second layer.
Stacked capacitors.
제1항에서,
상기 제2층은 비전도성 필러를 더 포함하는, 적층형 커패시터.
In paragraph 1:
The second layer further includes a non-conductive filler.
제11항에서,
상기 비전도성 필러는 실리카, 유리계 산화물, 또는 이들의 조합을 포함하는, 적층형 커패시터.
In paragraph 11:
The non-conductive filler includes silica, glass-based oxide, or a combination thereof.
제1항에서,
상기 적층형 커패시터의 폭 방향 중앙에서 상기 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서,
상기 제2층의 단위 면적 대비 상기 제2층의 단위 면적에 포함된 수지의 면적비는 100 % 내지 60 %이고,
상기 제3층의 단위 면적 대비 상기 제3층의 단위 면적에 포함된 수지의 면적비는 60 % 내지 8 %인, 적층형 커패시터.
In paragraph 1:
In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor,
The area ratio of the resin contained in the unit area of the second layer to the unit area of the second layer is 100% to 60%,
A multilayer capacitor wherein the area ratio of the resin contained in the unit area of the third layer to the unit area of the third layer is 60% to 8%.
제1항에서,
상기 제2층은 도전성 금속을 더 포함하거나 포함하지 않는, 적층형 커패시터.
In paragraph 1:
The second layer may or may not further include a conductive metal.
제14항에서,
상기 적층형 커패시터의 폭 방향 중앙에서 상기 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서,
상기 제2층에 포함된 도전성 금속의 면적비는 상기 제2층에 포함된 수지의 면적비 보다 작고,
상기 제3층에 포함된 도전성 금속의 면적비는 상기 제3층에 포함된 수지의 면적비 보다 큰, 적층형 커패시터.
In paragraph 14:
In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor,
The area ratio of the conductive metal included in the second layer is smaller than the area ratio of the resin included in the second layer,
A multilayer capacitor wherein the area ratio of the conductive metal included in the third layer is greater than the area ratio of the resin included in the third layer.
제1항에서,
상기 적층형 커패시터의 폭 방향 중앙에서 상기 폭 방향에 수직하게 길이 방향과 적층 방향으로 절단한 단면에서,
상기 제3 면 또는 제4 면에서 상기 제2층의 길이 방향 최대 길이는 3 ㎛ 이상인, 적층형 커패시터.
In paragraph 1:
In a cross section cut in the longitudinal direction and the stacking direction perpendicular to the width direction at the center of the width direction of the multilayer capacitor,
A multilayer capacitor wherein the maximum longitudinal length of the second layer on the third or fourth surface is 3 μm or more.
유전체층 및 내부 전극을 포함하는 커패시터 바디를 제조하는 단계, 그리고
상기 커패시터 바디의 외측에 외부 전극을 형성하는 단계를 포함하며,
상기 외부 전극을 형성하는 단계는,
상기 커패시터 바디의 외측에 제1층을 형성하는 단계,
수지를 포함하는 제2층 형성용 페이스트를 상기 제1층의 일부를 덮고 다른 일부를 노출시키도록 도포하여 제2층을 형성하는 단계,
수지 및 도전성 금속을 포함하는 제3층 형성용 페이스트를 상기 제2층을 덮도록 도포하여 제3층을 형성하는 단계, 및
상기 제1층 및 제3층을 덮는 제4층을 형성하는 단계를 포함하고,
상기 제2층 형성용 페이스트에 포함된 수지의 함량은 상기 제3층 형성용 페이스트에 포함된 수지의 함량 보다 큰,
적층형 커패시터의 제조 방법.
manufacturing a capacitor body including a dielectric layer and an internal electrode, and
It includes forming an external electrode on the outside of the capacitor body,
The step of forming the external electrode is,
Forming a first layer on the outside of the capacitor body,
Forming a second layer by applying a paste for forming a second layer containing a resin to cover part of the first layer and expose the other part,
forming a third layer by applying a paste for forming a third layer containing a resin and a conductive metal to cover the second layer, and
Forming a fourth layer covering the first and third layers,
The content of the resin contained in the paste for forming the second layer is greater than the content of the resin contained in the paste for forming the third layer,
Manufacturing method of a multilayer capacitor.
제17항에서,
상기 제2층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 수지의 함량은 100 부피% 내지 60 부피%이고,
상기 제3층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 수지의 함량은 60 부피% 내지 8 부피%인, 적층형 커패시터의 제조 방법.
In paragraph 17:
In the paste for forming the second layer, the content of the resin relative to the total volume of the resin and the conductive metal is 100% by volume to 60% by volume,
In the paste for forming the third layer, the content of the resin relative to the total volume of the resin and the conductive metal is 60% to 8% by volume.
제17항에서,
상기 제2층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 도전성 금속의 부피%는 수지의 부피% 보다 작고,
상기 제3층 형성용 페이스트에서, 수지와 도전성 금속의 합계 부피 대비 도전성 금속의 부피%는 수지의 부피% 보다 큰, 적층형 커패시터의 제조 방법.
In paragraph 17:
In the paste for forming the second layer, the volume % of the conductive metal relative to the total volume of the resin and the conductive metal is smaller than the volume % of the resin,
In the paste for forming the third layer, the volume % of the conductive metal relative to the total volume of the resin and the conductive metal is greater than the volume % of the resin.
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