KR20240107714A - 표시 장치 - Google Patents

표시 장치

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KR20240107714A
KR20240107714A KR1020220190608A KR20220190608A KR20240107714A KR 20240107714 A KR20240107714 A KR 20240107714A KR 1020220190608 A KR1020220190608 A KR 1020220190608A KR 20220190608 A KR20220190608 A KR 20220190608A KR 20240107714 A KR20240107714 A KR 20240107714A
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조항섭
정유호
홍성기
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엘지디스플레이 주식회사
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Abstract

본 명세서의 일 실시예에 따른 표시 장치는, 발광 영역 및 투과 영역을 포함하는 광학 영역 및 광학 영역을 둘러싸는 일반 영역을 포함하는 표시 영역 및 비표시 영역을 포함하는 기판, 표시 영역에서 기판 상에 배치되는 평탄화층, 평탄화층 상에 배치되고, 애노드, 발광층 및 캐소드를 포함하는 복수의 발광 소자, 평탄화층 상에서 애노드의 끝단을 덮도록 배치되는 뱅크, 및 광학 영역에서 발광 영역 및 투과 영역 중 투과 영역에서 발광층 상에 배치되는 증착 방지층을 포함하고, 뱅크는 광학 영역에서 발광 영역 및 투과 영역 중 발광 영역에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 카메라 또는 센서가 배치되는 영역에서 적층된 막의 들뜸을 방지할 수 있는 표시 장치를 제공하는 것이다.
정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
대표적인 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 전기 습윤 표시 장치(Electro-Wetting Display; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등을 들 수 있다.
유기 발광 표시 장치로 대표되는 전계 발광 표시 장치는 자체 발광 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각, 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
최근 모바일 단말기의 멀티 미디어 기능이 향상되고 있다. 예를 들어, 표시 장치의 전면에 카메라 또는 센서가 기본으로 내장된다. 그러나, 표시 장치의 전면에 배치된 카메라 또는 센서는 화면 디자인을 제한하여 화면 디자인을 어렵게 하고 있다. 표시 장치의 전면에서 카메라 또는 센서가 차지하는 공간을 줄이기 위하여 노치(notch) 또는 펀치홀(punch hole)을 포함한 디자인이 표시 장치에 채택된 바 있지만, 카메라 또는 센서로 인하여 화면 크기가 여전히 제한되어 풀 스크린 디스플레이(Full-screen display)를 구현하기 어렵다.
풀 스크린 디스플레이를 구현하기 위하여, 표시 장치의 화면 내에 저해상도 화소들이 배치되는 영역을 마련하고, 저해상도 화소들이 배치되는 영역에 카메라 및/또는 각종 센서를 배치하는 방안이 제안되고 있다.
본 명세서의 일 실시예에서 해결하고자 하는 과제는 카메라 또는 센서가 배치되는 영역에서 투과율이 개선된 표시 장치를 제공하는 것이다.
본 명세서의 다른 실시예에서 해결하고자 하는 과제는 카메라 또는 센서가 배치되는 영역에서 적층된 막의 들뜸을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 또 다른 실시예에서 해결하고자 하는 과제는 카메라 또는 센서가 배치되는 영역에서 UV 신뢰성 평가 시 UV 광의 투과에 의한 유기물질의 아웃 가스(outgassing) 발생으로 인한 발광부의 화소 수축 현상을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시 장치는, 발광 영역 및 투과 영역을 포함하는 광학 영역 및 광학 영역을 둘러싸는 일반 영역을 포함하는 표시 영역 및 비표시 영역을 포함하는 기판, 표시 영역에서 기판 상에 배치되는 평탄화층, 평탄화층 상에 배치되고, 애노드, 발광층 및 캐소드를 포함하는 복수의 발광 소자, 평탄화층 상에서 애노드의 끝단을 덮도록 배치되는 뱅크, 및 광학 영역에서 발광 영역 및 투과 영역 중 투과 영역에서 발광층 상에 배치되는 증착 방지층을 포함하고, 뱅크는 광학 영역에서 발광 영역 및 투과 영역 중 발광 영역에 배치된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 일 실시예에 따른 표시 장치는 표시 영역에서 발광 소자 또는 터치 전극의 하단에 카메라 또는 센서가 배치됨으로써 그 상부의 디스플레이 또는 터치가 끊어지지 않을 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 카메라 또는 센서가 배치된 영역과 중첩되는 영역에 증착 방지층을 배치하고, 이후 금속 전극을 증착함으로써 증착 방지층 위에 금속 전극과 같은 불투명한 구성요소가 배치되지 않는 투과 영역을 위치시킬 수 있다. 이에 따라, 카메라 또는 센서가 배치된 영역에서의 광 투과율이 개선되어 표시 장치의 시감도를 개선할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 내지 도 1d는 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도들이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 시스템 구성도이다.
도 3은 본 명세서의 일 실시예에 따른 표시 패널의 서브 화소의 등가 회로도이다.
도 4는 본 명세서의 일 실시예에 따른 표시 패널에 있어, 표시 영역의 서브 화소의 배치를 보여주는 도면이다.
도 5a는 본 명세서의 일 실시예에 따른 표시 패널에 있어, 제1 광학 영역 및 일반 영역 각각에서의 신호 라인의 배치를 예로 들어 보여주는 도면이다.
도 5b는 본 명세서의 일 실시예에 따른 표시 패널에 있어, 제2 광학 영역 및 일반 영역 각각에서의 신호 라인의 배치를 예로 들어 보여주는 도면이다.
도 6은 본 명세서의 일 실시예에 따른 일반 영역에 배치된 하나의 화소 영역의 단면 구조를 보여주는 단면도이다.
도 7은 본 명세서의 일 실시예에 따른 광학 영역 내의 발광 영역 및 투과 영역의 단면 구조를 보여주는 단면도이다.
도 8a는 본 명세서의 일 실시예에 따른 투과 영역과 증착 방지층의 위치 관계를 보여주는 도면이다.
도 8b는 본 명세서의 일 실시예에 따른 투과 영역을 확대하여 보여주는 확대도이다.
도 9는 본 명세서의 다른 실시예에 따른 광학 영역 내의 발광 영역 및 투과 영역의 단면 구조를 보여주는 단면도이다.
도 10a는 본 명세서의 다른 실시예에 따른 투과 영역과 증착 방지층의 위치 관계를 보여주는 도면이다.
도 10b는 본 명세서의 다른 실시예에 따른 투과 영역을 확대하여 보여주는 확대도이다.
도 11은 본 명세서의 다른 실시예에 따른 플렉서블 표시 장치의 제1 광학 영역을 보여주는 평면도이다.
도 12는 도 11의 Z 영역을 확대하여 보여주는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 명세서의 일 실시예의 범주를 완전하게 알려주기 위해 제공된다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 실시예가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 일 실시예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 일 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서의 일 실시예가 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 명세서의 일 실시예에 대해 설명하기로 한다.
도 1a 내지 도 1d는 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도들이다.
도 1a 내지 도 1d를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는 영상을 표시하는 표시 패널(DP) 및 하나 이상의 광학 전자 장치(170, 170a, 170b)를 포함할 수 있다. 광학 전자 장치(170, 170a, 170b)는 카메라 또는 센서와 같이 빛을 수신하는 수광 장치를 포함할 수 있다.
표시 패널(DP)은 사용자에게 영상을 표시하기 위한 패널이다.
표시 패널(DP)은 영상을 표시하기 위한 표시 소자, 표시 소자를 구동하기 위한 구동 소자, 및 표시 소자 및 구동 소자로 각종 신호를 전달하는 배선 등을 구비할 수 있다. 표시 소자는 표시 패널(DP)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 표시 패널(DP)이 유기 발광 표시 패널인 경우, 표시 소자는 애노드, 발광층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 예를 들어, 표시 패널(DP)이 액정 표시 패널인 경우, 표시 소자는 액정 표시 소자일 수 있다.
이하에서는 표시 패널(DP)이 유기 발광 표시 패널인 것으로 가정하지만, 표시 패널(DP)이 유기 발광 표시 패널로 제한되는 것은 아니다.
한편, 표시 패널(DP)은 기판, 및 기판 상의 다수의 절연막, 트랜지스터층 및 발광 소자층 등을 포함하여 구성될 수 있다. 표시 패널(DP)은 영상 표시를 위하여 다수의 서브 화소 및 다수의 서브 화소를 구동하기 위한 각종 신호 라인을 포함할 수 있다. 신호 라인은 다수의 데이터 라인, 다수의 게이트 라인, 다수의 전원 라인 등을 포함할 수 있다. 이때, 다수의 서브 화소 각각은 트랜지스터층에 위치하는 트랜지스터 및 발광 소자층에 위치하는 발광 소자를 포함할 수 있다.
표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(DP)에서 영상이 표시되는 영역이다.
표시 영역(DA)에는 다수의 화소를 구성하는 다수의 서브 화소 및 다수의 서브 화소를 구동하기 위한 회로가 배치될 수 있다. 다수의 서브 화소는 표시 영역(DA)을 구성하는 최소 단위로, 다수의 서브 화소 각각에 표시 소자가 배치될 수 있고, 다수의 서브 화소는 화소를 구성할 수 있다. 예를 들어, 다수의 서브 화소 각각에 애노드, 발광층 및 캐소드를 포함하는 유기 발광 소자가 배치될 수 있으나, 이에 제한되지 않는다. 또한, 다수의 서브 화소를 구동하기 위한 회로에는 구동 소자 및 배선 등이 포함될 수 있다. 예를 들어, 회로는 박막 트랜지스터, 스토리지 커패시터, 게이트 라인, 데이터 라인 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
비표시 영역(NDA)은 영상이 표시되지 않는 영역이다.
비표시 영역(NDA)은 벤딩 되어 전면에서 보이지 않거나 케이스(미도시)에 의해 가려질 수 있으며 베젤 영역이라고도 한다.
도 1a 내지 도 1d에서 비표시 영역(NDA)이 사각형 형태의 표시 영역(DA)을 둘러싸고 있는 것으로 도시하였으나, 표시 영역(DA)과 비표시 영역(NDA)의 형태 및 배치는 도 1a 내지 도 1d에 도시된 예에 제한되지 않는다. 즉, 표시 영역(DA) 및 비표시 영역(NDA)은 플렉서블 표시 장치(100)를 탑재한 전자장치의 디자인에 적합한 형태일 수 있다. 예를 들어, 표시 영역(DA)의 예시적 형태는 오각형, 육각형, 원형, 타원형 등일 수도 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 유기 발광 소자를 구동하기 위한 다양한 배선 및 회로 등이 배치될 수 있다. 예를 들어, 비표시 영역(NDA)에는 표시 영역(DA)의 다수의 서브 화소 및 회로로 신호를 전달하기 위한 링크 배선, GIP(Gate-In-Panel) 배선, 또는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC 등이 배치될 수 있으나, 이에 제한되지 않는다.
표시 장치(100)는, 다양한 신호를 생성하거나 표시 영역(DA) 내의 화소를 구동하기 위한, 다양한 부가 요소들을 더 포함할 수 있다. 화소를 구동하기 위한 부가 요소는 인버터 회로, 멀티플렉서, 정전기 방전(Electro Static Discharge; ESD) 회로 등을 포함할 수 있다. 표시 장치(100)는 화소의 구동 이외의 기능과 연관된 부가 요소도 포함할 수 있다. 예를 들어, 표시 장치(100)는 터치 감지 기능, 사용자 인증 기능(예; 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 더 포함할 수 있다. 상기 언급된 부가 요소들은 비표시 영역(NDA) 및/또는 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.
도 1a 내지 도 1d를 참조하면, 표시 영역(DA)은 제1 광학 영역(DA1)과 제2 광학 영역(DA2)을 포함할 수 있으나, 이에 제한되지 않는다.
도 1a 내지 도 1d에서 하나 이상의 광학 전자 장치(170, 170a, 170b)는 표시 패널(DP)의 아래(시청 면의 반대 편)에 위치하는 전자 부품이다.
빛은 표시 패널(DP)의 전면(시청 면)으로 들어가서 표시 패널(DP)을 투과하여 표시 패널(DP)의 아래(시청 면의 반대편)에 위치하는 하나 이상의 광학 전자 장치(170, 170a, 170b)로 전달될 수 있다.
하나 이상의 광학 전자 장치(170, 170a, 170b)는 표시 패널(DP)을 투과한 빛을 수신하여, 수신된 빛에 따라 정해진 기능을 수행하는 장치일 수 있다.
예를 들어, 광학 전자 장치(170, 170a, 170b)는 카메라 또는 근접센서 중 어느 하나 이상을 포함할 수 있다.
전술한 바와 같이, 광학 전자 장치(170, 170a, 170b)는 광 수신이 필요한 장치이나, 표시 패널(DP)의 하부에 위치할 수 있다. 즉, 광학 전자 장치(170, 170a, 170b)는 표시 패널(DP)의 시청 면 반대편에 위치할 수 있다. 광학 전자 장치(170, 170a, 170b)는 플렉서블 표시 장치(100)의 전면에 노출되지 않는다. 따라서, 사용자가 플렉서블 표시 장치(100)의 전면을 바라볼 때 광학 전자 장치(170, 170a, 170b)가 보이지 않는다.
일 예로, 표시 패널(DP)의 하부에 위치하는 카메라는 전면을 촬영하는 전면 카메라이고, 카메라 렌즈로 볼 수도 있다.
광학 전자 장치(170, 170a, 170b)는 표시 패널(DP)의 표시 영역(DA)과 중첩되게 배치될 수 있다. 즉, 광학 전자 장치(170, 170a, 170b)는 표시 영역(DA) 내에 위치할 수 있다.
도 1a 내지 도 1d를 참조하면, 표시 영역(DA)은 일반 영역(NA)과 하나 이상의 광학 영역(DA1, DA2)을 포함할 수 있다.
하나 이상의 광학 영역(DA1, DA2)은 하나 이상의 광학 전자 장치(170, 170a, 170b)와 중첩되는 영역일 수 있다.
도 1a의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA) 및 제1 광학 영역(DA1)을 포함할 수 있다. 여기서, 제1 광학 영역(DA1)의 적어도 일부는 제1 광학 전자 장치(170)와 중첩될 수 있다.
도 1a에 제1 광학 영역(DA1)이 원형인 구조를 도시하였으나, 본 명세서의 실시예에 따른 제1 광학 영역(DA1)의 형상이 이에 한정되는 것은 아니다.
예를 들면, 도 1b에 도시된 바와 같이, 제1 광학 영역(DA1)의 형상은 팔각형으로 이루어질 수 있으며, 이외에도 다양한 다각형 형상으로 이루어질 수 있다.
도 1c의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 포함할 수 있다. 도 1c의 예시에서, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 사이에는 일반 영역(NA)이 존재할 수 있다. 여기서, 제1 광학 영역(DA1)의 적어도 일부는 제1 광학 전자 장치(170a)와 중첩될 수 있고, 제2 광학 영역(DA2)의 적어도 일부는 제2 광학 전자 장치(170b)와 중첩될 수 있다.
도 1d의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 포함할 수 있다. 도 1d의 예시에서, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 사이에는 일반 영역(NA)이 존재하지 않는다. 즉, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)은 서로 접할 수 있다. 여기서, 제1 광학 영역(DA1)의 적어도 일부는 제1 광학 전자 장치(170a)와 중첩될 수 있고, 제2 광학 영역(DA2)의 적어도 일부는 제2 광학 전자 장치(170b)와 중첩될 수 있다.
하나 이상의 광학 영역(DA1, DA2)은 영상 표시 구조 및 광 투과 구조가 모두 형성되어 있어야 한다. 즉, 하나 이상의 광학 영역(DA1, DA2)은 표시 영역(DA)의 일부 영역이므로, 하나 이상의 광학 영역(DA1, DA2)에는 영상 표시를 위한 서브 화소가 배치되어야 한다. 하나 이상의 광학 영역(DA1, DA2)에는 하나 이상의 광학 전자 장치(170, 170a, 170b)로 빛을 투과해주기 위한 광 투과 구조가 형성되어야 한다.
하나 이상의 광학 전자 장치(170, 170a, 170b)는 광 수신이 필요한 장치이지만, 표시 패널(DP)의 뒤(아래, 시청 면의 반대편)에 위치하여, 표시 패널(DP)을 투과한 빛을 수신하게 된다.
하나 이상의 광학 전자 장치(170, 170a, 170b)는 표시 패널(DP)의 전면(시청 면)에 노출되지 않는다. 따라서, 사용자가 플렉서블 표시 장치(100)의 전면을 볼 때, 광학 전자 장치(170, 170a, 170b)가 사용자에게 보이지 않는다.
예를 들어, 제1 광학 전자 장치(170, 170a)는 카메라일 수 있고, 제2 광학 전자 장치(170b)는 근접 센서, 조도 센서 등의 감지 센서일 수 있다. 예를 들어, 감지 센서는 적외선을 감지하는 적외선 센서일 수 있다.
이와 반대로, 제1 광학 전자 장치(170, 170a)가 감지 센서이고, 제2 광학 전자 장치(170b)가 카메라일 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 전자 장치(170, 170a)가 카메라이고, 제2 광학 전자 장치(170b)가 감지 센서인 것으로 예를 든다. 여기서, 카메라는 카메라 렌즈 또는 이미지 센서일 수 있다.
제1 광학 전자 장치(170, 170a)가 카메라인 경우, 이 카메라는 표시 패널(DP)의 뒤(아래)에 위치하지만, 표시 패널(DP0)의 전면 방향을 촬영하는 전면 카메라일 수 있다. 따라서, 사용자는 표시 패널(DP)의 시청 면을 보면서, 시청 면에 보이지 않는 카메라를 통해 촬영을 할 수 있다.
표시 영역(DA)에 포함된 일반 영역(NA) 및 하나 이상의 광학 영역(DA1, DA2)은 영상 표시가 가능한 영역들이지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(DA1, DA2)은 광 투과 구조가 형성되어야 하는 영역이다.
따라서, 하나 이상의 광학 영역(DA1, DA2)은 일정 수준 이상의 투과율을 가져야 하고, 일반 영역(NA)은 광 투과성을 가지지 않거나 일정 수준 미만의 낮은 투과율을 가질 수 있다.
예를 들어, 하나 이상의 광학 영역(DA1, DA2)과 일반 영역(NA)은, 해상도, 서브 화소 배치 구조, 단위 면적당 서브 화소 개수, 전극 구조, 라인 구조, 전극 배치 구조, 또는 라인 배치 구조 등이 서로 다를 수 있다.
예를 들어, 하나 이상의 광학 영역(DA1, DA2)에서의 단위 면적당 서브 화소 개수는 일반 영역(NA)에서의 단위 면적당 서브 화소 개수보다 작을 수 있다. 즉, 하나 이상의 광학 영역(DA1, DA2)의 해상도는 일반 영역(NA)의 해상도보다 낮을 수 있다. 이때, 단위 면적당 서브 화소 개수는 해상도를 측정하는 단위이고, 1 인치(inch) 내 화소 개수를 의미하는 PPI(Pixels Per Inch)라고도 할 수 있다.
예를 들어, 제1 광학 영역(DA1) 내 단위 면적당 서브 화소 개수는 일반 영역(NA) 내 단위 면적당 서브 화소 개수보다 작을 수 있다. 제2 광학 영역(DA2) 내 단위 면적당 서브 화소 개수는 제1 광학 영역(DA1) 내 단위 면적당 서브 화소 개수 이상일 수 있다.
제1 광학 영역(DA1)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제2 광학 영역(DA2)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)은 동일한 모양을 가질 수도 있고 다른 모양을 가질 수 있다.
도 1c를 참조하면, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)이 접해 있는 경우, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 포함하는 전체 광학 영역 또한 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 각각은 원형인 것을 예로 든다.
본 명세서의 일 실시예에 따른 플렉서블 표시 장치(100)에서, 외부로 노출되지 않고 표시 패널(DP)의 하부에 숨겨져 있는 제1 광학 전자 장치(170, 170a)가 카메라인 경우, 본 명세서의 실시예에 따른 플렉서블 표시 장치(100)는 UDC(Under Display Camera) 기술이 적용된 디스플레이라고 할 수 있다.
이에 따르면, 본 명세서의 실시예에 따른 플렉서블 표시 장치(100)의 경우, 표시 패널(DP)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 표시 영역(DA)의 면적 감소가 발생하지 않는다.
이에 따라, 표시 패널(DP)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 베젤 영역의 크기가 줄어들 수 있고, 디자인 제약 사항이 없어져 디자인 설계의 자유도가 높아질 수 있다.
본 명세서의 일 실시예에 따른 플렉서블 표시 장치(100)에, 하나 이상의 광학 전자 장치(170, 170a, 170b)가 표시 패널(DP)의 뒤에 숨겨져 위치함에도 불구하고, 하나 이상의 광학 전자 장치(170, 170a, 170b)는 정상적으로 빛을 수신하여 정해진 기능을 정상적으로 수행할 수 있어야 한다.
또한, 본 명세서의 일 실시예에 따른 플렉서블 표시 장치(100)에서, 하나 이상의 광학 전자 장치(170, 170a, 170b)가 표시 패널(DP)의 뒤에 숨겨져 위치하고 표시 영역(DA)과 중첩되어 위치함에도 불구하고, 표시 영역(DA)에서 하나 이상의 광학 전자 장치(170, 170a, 170b)와 중첩되는 하나 이상의 광학 영역(DA1, DA2)에서 정상적인 영상 표시가 가능해야 한다.
이에, 본 명세서의 일 실시예에 따른 플렉서블 표시 장치(100)는, 광학 전자 장치(170, 170a, 170b)와 중첩되는 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)의 투과율을 향상시킬 수 있는 구조를 가질 수 있다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 시스템 구성도이다.
도 2를 참조하면, 표시 장치(100)는, 영상 표시를 위한 구성 요소들로서, 표시 패널(DP) 및 디스플레이 구동 회로를 포함할 수 있다.
디스플레이 구동 회로는 표시 패널(DP)을 구동하기 위한 회로로서, 데이터 구동 회로(DDC), 게이트 구동 회로(GDC), 및 디스플레이 컨트롤러(DCTR) 등을 포함할 수 있다.
표시 패널(DP)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 외곽 영역일 수 있으며, 베젤(bezel) 영역이라고도 할 수 있다. 비표시 영역(NDA)의 전체 또는 일부는 표시 장치(100)의 앞면에서 보이는 영역이거나, 벤딩되어 표시 장치(100)의 앞면에서 보이지는 않는 영역일 수도 있다.
표시 패널(DP)은 기판(SUB)과 기판(SUB) 상에 배치된 복수의 서브 화소들(SP)을 포함할 수 있다. 또한, 표시 패널(DP)은 복수의 서브 화소들(SP)을 구동하기 위하여, 여러 가지 종류의 신호 라인들을 더 포함할 수 있다.
본 명세서의 일 실시예들에 따른 표시 장치(100)는 액정 표시 장치 등일 수도 있고, 표시 패널(DP)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 본 명세서의 실시예들에 따른 표시 장치(100)가 자체 발광 표시 장치인 경우, 복수의 서브 화소들(SP) 각각은 발광 소자를 포함할 수 있다.
예를 들어, 본 명세서의 실시예들에 따른 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 명세서의 실시예들에 따른 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 명세서의 실시예들에 따른 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 구현된 퀀텀닷 디스플레이 장치일 수 있다.
표시 장치(100)의 타입에 따라 복수의 서브 화소들(SP) 각각의 구조가 달라질 수 있다. 예를 들어, 표시 장치(100)가 서브 화소(SP)가 빛을 스스로 내는 자체 발광 표시 장치인 경우, 각 서브 화소(SP)는 스스로 빛을 내는 발광 소자, 하나 이상의 트랜지스터 및 하나 이상의 커패시터를 포함할 수 있다.
예를 들어, 여러 가지 종류의 신호 라인들은 데이터 신호들(데이터 전압들 또는 영상 신호들이라고도 함)을 전달하는 복수의 데이터 라인들(DL) 및 게이트 신호들(스캔 신호들이라고도 함)을 전달하는 복수의 게이트 라인들(GL) 등을 포함할 수 있다.
복수의 데이터 라인들(DL) 및 복수의 게이트 라인들(GL)은 서로 교차할 수 있다. 복수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 복수의 게이트 라인들(GL) 각각은 제2 방향으로 연장되면서 배치될 수 있다.
여기서, 제1 방향은 열(Column) 방향이고 제2 방향은 행(Row) 방향일 수 있다. 또는 제1 방향은 행 방향이고 제2 방향은 열 방향일 수 있다.
데이터 구동 회로(DDC)는 복수의 데이터 라인들(DL)을 구동하기 위한 회로로서, 복수의 데이터 라인들(DL)로 데이터 신호들을 출력할 수 있다. 게이트 구동 회로(GDC)는 복수의 게이트 라인들(GL)을 구동하기 위한 회로로서, 복수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다.
디스플레이 컨트롤러(DCTR)는 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC)를 제어하기 위한 장치로서, 복수의 데이터 라인들(DL)에 대한 구동 타이밍과 복수의 게이트 라인들(GL)에 대한 구동 타이밍을 제어할 수 있다.
디스플레이 컨트롤러(DCTR)는 데이터 구동 회로(DDC)를 제어하기 위하여 데이터 구동 제어 신호(DCS)를 데이터 구동 회로(DDC)에 공급하고, 게이트 구동 회로(GDC)를 제어하기 위하여 게이트 구동 제어 신호(GCS)를 게이트 구동 회로(GDC)에 공급할 수 있다.
디스플레이 컨트롤러(DCTR)는 호스트 시스템(HSYS)으로부터 입력 영상 데이터를 수신하여, 입력 영상 데이터를 토대로 영상 데이터(Data)를 데이터 구동 회로(DDC)로 공급할 수 있다.
데이터 구동 회로(DDC)는 디스플레이 컨트롤러(DCTR)의 구동 타이밍 제어에 따라 복수의 데이터 라인들(DL)로 데이터 신호들을 공급할 수 있다.
데이터 구동 회로(DDC)는 디스플레이 컨트롤러(DCTR)로부터 디지털 형태의 영상 데이터들(Data)을 수신하고, 수신된 영상 데이터들(Data)을 아날로그 형태의 데이터 신호들로 변환하여 복수의 데이터 라인들(DL)로 출력할 수 있다.
게이트 구동 회로(GDC)는 디스플레이 컨트롤러(DCTR)의 타이밍 제어에 따라 복수의 게이트 라인들(GL)로 게이트 신호들을 공급할 수 있다. 게이트 구동 회로(GDC)는 각종 게이트 구동 제어 신호(GCS)와 함께 턴-온 레벨 전압에 해당하는 제1 게이트 전압 및 턴-오프 레벨 전압에 해당하는 제2 게이트 전압을 공급받아, 게이트 신호들을 생성하고, 생성된 게이트 신호들을 복수의 게이트 라인들(GL)로 공급할 수 있다.
게이트 구동 회로(GDC)는 디스플레이 컨트롤러(DCTR)로부터 공급된 게이트 구동 제어 신호(GCS)에 따라 게이트 라인(GL)에 게이트 신호를 공급한다. 게이트 구동 회로(GDC)는 GIP(Gate In Panel) 방식으로 표시 패널(100)의 일측 또는 양측에 배치될 수도 있다.
게이트 구동 회로(GDC)는 디스플레이 컨트롤러(DCTR)의 제어 하에 게이트 신호를 복수의 게이트 라인(GL)으로 순차적으로 출력한다. 게이트 구동 회로(GDC)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트 시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다.
게이트 신호는 유기 발광 표시 장치에서 스캔 신호(SC)와, 발광 제어 신호(EM)를 포함할 수 있다. 스캔 신호(SC)는 제1 게이트 전압과 제2 게이트 전압 사이에서 스윙하는 스캔 신호 펄스를 포함한다. 발광 제어 신호(EM)는 제3 게이트 전압과 제4 게이트 전압 사이에서 스윙하는 발광 제어 신호 펄스를 포함할 수 있다.
스캔 펄스는 데이터 전압(Vdata)에 동기되어 데이터가 기입될 라인의 서브 화소(SP)들을 선택한다. 발광 제어 신호(EM)는 각 서브 화소(SP)들의 발광 시간을 정의한다.
게이트 구동 회로(GDC)는 발광 제어 신호(EM)를 출력하는 발광 제어 신호 구동부(EDC)와 스캔 신호(SC)를 출력하는 적어도 하나 이상의 스캔 구동부(SDC)를 포함할 수 있다.
발광 제어 신호 구동부(EDC)는 디스플레이 컨트롤러(DCTR)로부터의 스타트 펄스와 시프트 클럭에 응답하여 발광 제어 신호(EM)를 출력하고, 시프트 클럭에 따라 발광 제어 신호 펄스를 순차적으로 시프트한다.
적어도 하나 이상의 스캔 구동부(SDC)는 디스플레이 컨트롤러(DCTR)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 스캔 신호(SC)를 출력하고, 시프트 클럭 타이밍에 맞추어 스캔 신호 펄스를 시프트한다.
GIP 방식으로 배치되는 게이트 구동 회로(GDC)는 시프트 레지스터가 표시 영역(DA)의 양 측에서 대칭으로 구성될 수 있다. 또한, 게이트 구동 회로(GDC)는 표시 영역(DA) 일 측의 시프트 레지스터는 적어도 하나의 스캔 구동부(SDC) 및 발광 제어 신호 구동부(310)을 포함하고, 표시 영역(DA) 타 측의 시프트 레지스터는 적어도 하나의 스캔 구동부(SDC)를 각각 포함하도록 구성될 수 있다. 다만, 이에 한정되지 않고, 발광 제어 신호 구동부(EDC) 및 적어도 하나의 스캔 구동부(SDC)는 실시예에 따라 다르게 배치될 수 있다.
데이터 구동 회로(DDC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(DP)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(DP)의 본딩 패드에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(DP)과 연결될 수 있다.
게이트 구동 회로(GDC)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(DP)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(DP)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(DP)과 연결될 수 있다. 또는, 게이트 구동 회로(GDC)는 게이트 인 패널(GIP: GATE1 In Panel) 타입으로 표시 패널(DP)의 비표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(GDC)는 기판 상에 배치되거나 기판에 연결될 수 있다. 즉, 게이트 구동 회로(GDC)는 GIP 타입인 경우 기판의 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(GDC)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판에 연결될 수 있다.
한편, 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC) 중 적어도 하나의 구동 회로는 표시 패널(DP)의 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC) 중 적어도 하나의 구동 회로는 서브 화소들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 화소들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(DDC)는 표시 패널(DP)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(DDC)는 표시 패널(DP)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(DP)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(GDC)는 표시 패널(DP)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(GDC)는 표시 패널(DP)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(DP)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
디스플레이 컨트롤러(DCTR)는, 데이터 구동 회로(DDC)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(DDC)와 함께 통합되어 집적 회로로 구현될 수 있다.
디스플레이 컨트롤러(DCTR)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 타이밍 컨트롤러와 다른 제어 장치일 수도 있으며, 또는 제어 장치 내 회로일 수도 있다. 디스플레이 컨트롤러(DCTR)는, IC(Integrated Circuit), FPGA(Field Programmable GATE1 Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
디스플레이 컨트롤러(DCTR)는 인쇄 회로 기판, 연성 인쇄 회로 등에 실장 되고, 인쇄 회로 기판, 연성 인쇄 회로 등을 통해 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC)와 전기적으로 연결될 수 있다.
디스플레이 컨트롤러(DCTR)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(DDC)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI (Embedded Clock Point-to-Point Interface), SPI(Serial Peripheral Interface) 등을 포함할 수 있다.
본 명세서의 실시예들에 따른 표시 장치(100)는 영상 표시 기능뿐만 아니라 터치 센싱 기능을 더 제공하기 위하여, 터치 센서와, 터치 센서를 센싱하여 손가락 또는 펜 등의 터치 오브젝트에 의해 터치가 발생했는지를 검출하거나 터치 위치를 검출하는 터치 센싱 회로를 포함할 수 있다.
터치 센싱 회로는 터치 센서를 구동하고 센싱하여 터치 센싱 데이터를 생성하여 출력하는 터치 구동 회로와, 터치 센싱 데이터를 이용하여 터치 발생을 감지하거나 터치 위치를 검출할 수 있는 터치 컨트롤러 등을 더 포함할 수 있다.
터치 센서는 복수의 터치 전극들을 포함할 수 있다. 터치 센서는 복수의 터치 전극들과 터치 구동 회로를 전기적으로 연결해주기 위한 복수의 터치 라인을 더 포함할 수 있다.
터치 센서는 표시 패널(DP)의 외부에 터치 패널 형태로 존재할 수도 있고 표시 패널(DP)의 내부에 존재할 수도 있다. 터치 센서가 터치 패널 형태로 표시 패널(DP)의 외부에 존재하는 경우, 터치 센서는 외장형이라고 한다. 터치 센서가 외장형인 경우, 터치 패널과 표시 패널(DP)은, 별도로 제작되어, 조립 과정에서 결합될 수 있다. 외장형의 터치 패널은 터치 패널용 기판 및 터치 패널용 기판 상의 복수의 터치 전극들 등을 포함할 수 있다.
터치 센서는 표시 패널(DP)의 내부에 존재하는 경우, 표시 패널(DP)의 제작 공정 중에 디스플레이 구동과 관련된 신호 라인들 및 전극들 등과 함께 기판(SUB) 상에 터치 센서가 형성될 수 있다.
터치 구동 회로(TDC)는 복수의 터치 전극들 중 적어도 하나로 터치 구동 신호를 공급하고, 복수의 터치 전극들 중 적어도 하나를 센싱하여 터치 센싱 데이터를 생성할 수 있다.
터치 센싱 회로는 셀프-커패시턴스(Self-Capacitance) 센싱 방식 또는 뮤추얼-커패시턴스(Mutual-Capacitance) 센싱 방식으로 터치 센싱을 수행할 수 있다.
터치 센싱 회로가 셀프-커패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 각 터치 전극과 터치 오브젝트(예: 손가락, 펜 등) 사이의 커패시턴스를 토대로 터치 센싱을 수행할 수 있다.
셀프-커패시턴스 센싱 방식에 따르면, 복수의 터치 전극들 각각은 구동 터치 전극의 역할도 하고 센싱 터치 전극의 역할도 할 수 있다. 터치 구동 회로(TDC)는 복수의 터치 전극들의 전체 또는 일부를 구동하고 복수의 터치 전극들의 전체 또는 일부를 센싱할 수 있다.
터치 센싱 회로가 뮤추얼-커패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 터치 전극들 사이의 커패시턴스를 토대로 터치 센싱을 수행할 수 있다.
뮤추얼-커패시턴스 센싱 방식에 따르면, 복수의 터치 전극들은 구동 터치 전극들과 센싱 터치 전극들로 나뉜다. 터치 구동 회로는 구동 터치 전극들을 구동하고 센싱 터치 전극들을 센싱할 수 있다.
터치 센싱 회로에 포함된 터치 구동 회로 및 터치 컨트롤러는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다. 또한, 터치 구동 회로와 데이터 구동 회로(DDC)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다.
표시 장치(100)는 디스플레이 구동 회로 및/또는 터치 센싱 회로로 각종 전원을 공급하는 전원 공급 회로 등을 더 포함할 수 있다.
본 명세서의 실시예들에 따른 표시 장치(100)는 스마트 폰, 태블릿 등의 모바일 단말기이거나 다양한 크기의 모니터나 텔레비전(TV) 등일 수 있으며, 이에 제한되지 않고, 정보나 영상을 표출할 수 있는 다양한 타입, 다양한 크기의 디스플레이일 수 있다.
전술한 바와 같이, 표시 패널(DP)에서 표시 영역(DA)은 일반 영역(NA) 및 하나 이상의 광학 영역(DA1, DA2)을 포함할 수 있다.
일반 영역(NA) 및 하나 이상의 광학 영역(DA1, DA2)은 영상 표시가 가능한 영역들이다. 하지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(DA1, DA2)은 광 투과 구조가 형성되어야 하는 영역이다.
전술한 바와 같이, 표시 패널(DP)에서 표시 영역(DA)은 일반 영역(NA)과 함께, 하나 이상의 광학 영역(DA1, DA2)을 포함할 수 있지만, 설명의 편의를 위하여, 표시 영역(DA)이 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 모두 포함하는 경우(도 1c, 도 1d)를 가정한다.
도 3은 본 명세서의 일 실시예에 따른 표시 패널에서 서브 화소의 등가 회로도이다.
도 3은 설명을 위해 화소 회로를 예시적으로 나타낼 뿐이고, 발광 신호(EM(n))가 인가되어 발광 소자(ED, 120)의 발광을 제어할 수 있는 구조라면 제한되지 않는다. 예를 들어, 화소 회로는 추가적인 스캔 신호 및 이에 연결된 스위칭 박막 트랜지스터, 추가적인 초기화 전압이 인가되는 스위칭 박막 트랜지스터를 포함할 수 있으며, 스위칭 소자의 연결 관계나 커패시터의 연결 위치도 다양하게 배치될 수 있다. 이하에서는 설명의 편의를 위해 도 3의 화소 회로 구조를 갖는 표시 장치를 설명한다.
도 3을 참조하면, 복수의 서브 화소(SP) 각각은 구동 트랜지스터(Td)를 갖는 화소 회로, 및 화소 회로에 연결된 발광 소자(ED, 120)를 포함할 수 있다.
표시 패널(DP)의 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)에 배치된 서브 화소들(SP) 각각은, 발광 소자(ED, 120)와, 발광 소자(ED, 120)를 구동하기 위한 구동 트랜지스터(Td)와, 구동 트랜지스터(Td)를 동작시키기 위한 복수의 스캔 트랜지스터(T1~T7)와, 한 프레임 동안 일정 전압을 유지해주기 위한 커패시터(Cst) 등을 포함할 수 있다.
화소 회로는 발광 소자(ED, 120)에 흐르는 구동 전류를 제어하여 발광 소자(ED, 120)를 구동할 수 있다. 화소 회로는 구동 트랜지스터(Td), 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 트랜지스터들(DT, T1 내지 T7) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
트랜지스터들(DT, T1 내지 T7) 각각은 P TYPE 박막 트랜지스터 또는 N TYPE 박막 트랜지스터일 수 있다. 도 3의 실시예에서는 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 N TYPE 박막 트랜지스터고, 그외 나머지 트랜지스터들(DT, T2 내지 T6)은 P TYPE 박막 트랜지스터인 것으로 구성되어 있다. 다만, 이에 한정되지 않고, 실시예에 따라 트랜지스터들(DT, T1 내지 T7) 전부 또는 일부가 P TYPE 박막 트랜지스터이거나, N TYPE 박막 트랜지스터일 수 있다. 또한, N TYPE 박막 트랜지스터는 산화물 박막 트랜지스터일 수 있고, P TYPE 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터일 수 있다.
이하에서는, 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 N TYPE 박막 트랜지스터이고, 그 외 나머지 트랜지스터들(DT, T2 내지 T6)은 P TYPE 박막 트랜지스터인 것으로 예시하여 설명한다. 따라서 제1 트랜지스터(T1) 와 제7 트랜지스터(T7)는 하이 전압이 인가되어 턴온 동작하고, 그 외 나머지 트랜지스터들(DT, T2 내지 T6)은 로우 전압이 인가되어 턴온 동작한다.
일 예에 따르면, 화소 회로를 구성하는 제1 트랜지스터(T1)는 보상 트랜지스터, 제2 트랜지스터(T2)는 데이터 공급 트랜지스터, 제3 및 제4 트랜지스터(T3, T4)는 발광 제어 트랜지스터, 제5 트랜지스터(T5)는 바이어스 트랜지스터, 제6 및 제7 트랜지스터(T6, T7)은 초기화 트랜지스터로 기능할 수 있다.
발광 소자(ED, 120)는 애노드 전극(혹은 애노드 전극) 및 캐소드 전극을 포함할 수 있다. 발광 소자(ED, 120)의 애노드 전극은 제5 노드(N5)에 연결되고, 캐소드 전극은 저전위 구동 전압(EVSS)에 연결될 수 있다.
구동 트랜지스터(Td)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 구동 트랜지스터(Td)는 제1 노드(N1)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 발광 소자(ED, 120)에 제공할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 스캔 신호(SC1(n))를 수신하는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 스캔 신호(SC1(n))에 응답하여 턴온되고, 데이터 전압(Vdata제1 노드(N1) 및 제3 노드(N3) 사이에 다이오드 연결됨으로써 구동 트랜지스터(Td)의 문턱 전압(Vth)을 샘플링 할 수 있다. 이러한 제1 트랜지스터(T1)는 보상 트랜지스터일 수 있다.
커패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되거나 형성될 수 있다. 커패시터(Cst)는 제공되는 고전위 구동 전압(EVDD)를 저장하거나 유지시킬 수 있다. 또한, 경우에 따라, 커패시터(Cst)는 1개 이상의 커패시터를 더 포함할 수도 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)에 연결되는(또는, 데이터 전압(Vdata)를 수신하는) 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 제2 스캔 신호(SC2(n))를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제2 스캔 신호(SC2(n))에 응답하여 턴온되고, 데이터 전압(Vdata)를 제2 노드(N2)에 전달할 수 있다. 이러한 제2 트랜지스터(T2)는 데이터 공급 트랜지스터일 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 고전위 구동 전압(EVDD) 및 발광 소자(ED, 120) 사이에 연결되고, 구동 트랜지스터(Td)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다.
제3 트랜지스터(T3)는 제4 노드(N4)에 연결되어 고전위 구동 전압(EVDD)를 수신하는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 발광 제어 신호(EM(n))를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 제5 노드(N5)(또는, 발광 소자(ED, 120)의 애노드 전극)에 연결되는 제2 전극, 및 발광 제어 신호(EM(n))를 수신하는 게이트 전극을 포함할 수 있다.
제3 및 제4 트랜지스터들(T3, T4)은 발광 제어 신호(EM(n))에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 발광 소자(ED, 120)에 제공되며, 발광 소자(ED, 120)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제5 트랜지스터(T5)는 바이어스 전압(Vobs)을 수신하는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 제3 스캔 신호(SC3(n))를 수신하는 게이트 전극을 포함할 수 있다. 이러한 제5 트랜지스터(T5)는 바이어스 트랜지스터일 수 있다.
제6 트랜지스터(T6)는 제1 초기화 전압(Var)을 수신하는 제1 전극, 제5 노드(N5)에 연결되는 제2 전극, 및 제3 스캔 신호(SC3(n))를 수신하는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는, 발광 소자(ED, 120)가 발광하기 전에(또는, 발광 소자(ED, 120)가 발광한 이후에), 제3 스캔 신호(SC3(n))에 응답하여 턴온되고, 제1 초기화 전압(Var)을 이용하여 발광 소자(ED, 120)의 애노드 전극(또는 화소 전극)을 초기화시킬 수 있다. 발광 소자(ED, 120)는 애노드 전극과 캐소드 전극 사이에 형성되는 기생 커패시터를 가질 수 있다. 그리고 발광 소자(ED, 120)가 발광하는 동안 기생 커패시터가 충전되어 발광 소자(ED, 120)의 애노드 전극이 특정 전압을 가질 수 있다. 따라서, 제6 트랜지스터(T6)를 통해 제1 초기화 전압(Var)을 발광 소자(ED, 120)의 애노드 전극에 인가함으로써 발광 소자(ED, 120)에 축적된 전하량을 초기화시킬 수 있다.
본 명세서에서 제5 및 제6 트랜지스터(T5, T6)의 게이트 전극은 제3 스캔 신호(SC3(n))를 공통으로 수신하는 것으로 구성되어 있다. 그러나 반드시 이에 한정되는 것은 아니고, 제5 및 제6 트랜지스터(T5, T6)의 게이트 전극은 별개의 스캔 신호를 수신하여 각각 독립적으로 제어되도록 구성될 수 있다.
제7 트랜지스터(T6)는 제2 초기화 전압(Vini)을 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제4 스캔 신호(SC4(n))를 수신하는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는, 제4 스캔 신호(SC4(n))에 응답하여 턴온되고, 제2 초기화 전압(Vini)을 이용하여 구동 트랜지스터(Td)의 게이트 전극을 초기화시킬 수 있다. 구동 트랜지스터(Td)의 게이트 전극은 커패시터(Cst)에 저장된 고전위 구동 전압(EVDD)으로 인해 불필요한 전하가 잔류할 수 있다. 따라서, 제7 트랜지스터(T7)를 통해 제2 초기화 전압(Vini)을 구동 트랜지스터(Td)의 게이트 전극에 인가함으로써 잔류하는 전하량을 초기화시킬 수 있다.
한편, 제1 광학 영역(DA1)과 제2 광학 영역(DA2) 중 적어도 하나의 투과율을 높여주기 위한 하나의 방법으로서, 전술한 바와 같이 화소 밀집도 차등 설계 방식이 적용될 수 있다. 화소 밀집도 차등 설계 방식에 따르면, 제1 광학 영역(DA1)과 제2 광학 영역(DA2) 중 적어도 하나의 단위 면적 당 서브 화소의 개수가 일반 영역(NA)의 단위 면적 당 서브 화소 개수보다 적도록, 표시 패널(DP)이 설계될 수 있다.
하지만, 경우에 따라서는, 이와 다르게, 제1 광학 영역(DA1)과 제2 광학 영역(DA2) 중 적어도 하나의 투과율을 높여주기 위한 다른 방법으로서, 화소 크기 차등 설계 방식이 적용될 수 있다. 화소 크기 차등 설계 방식에 따르면, 제1 광학 영역(DA1)과 제2 광학 영역(DA2) 중 적어도 하나의 단위 면적 당 서브 화소 개수가 일반 영역(NA)의 단위 면적 당 서브 화소 개수와 동일 또는 유사하되, 제1 광학 영역(DA1)과 제2 광학 영역(DA2) 중 적어도 하나에 배치된 각 서브 화소(SP)의 크기(즉, 발광 영역 크기)가 일반 영역(NA)에 배치된 각 서브 화소(SP)의 크기(즉, 발광 영역 크기)보다 작아지도록, 표시 패널(DP)이 설계될 수 있다.
이하에서는, 설명의 편의를 위하여, 제1 광학 영역(DA1)과 제2 광학 영역(DA2) 중 적어도 하나의 투과율을 높여주기 위한 2가지 방법(화소 밀집도 차등 설계 방식, 화소 크기 차등 설계 방식) 중 화소 밀집도 차등 설계 방식이 적용된 것을 가정하여 설명한다.
도 4는 본 명세서의 일 실시예에 따른 표시 패널에 있어, 표시 영역의 서브 화소의 배치를 보여주는 도면이다.
즉, 도 4는 본 명세서의 실시예에 따른 표시 패널의 표시 영역에 포함된 3가지 영역(NA, DA1, DA2)에서의 서브 화소(SP)의 배치를 보여주고 있다.
도 4를 참조하면, 표시 영역에 포함된 일반 영역(NA), 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 각각에는 복수의 서브 화소(SP)가 배치될 수 있다.
일 예로, 복수의 서브 화소(SP)는 적색 빛을 발광하는 적색 서브 화소(Red SP), 녹색 빛을 발광하는 녹색 서브 화소(Green SP) 및 청색 빛을 발광하는 청색 서브 화소(Blue SP)를 포함할 수 있다.
이에 따라, 일반 영역(NA), 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 각각은, 적색 서브 화소(Red SP)의 발광 영역(EA), 녹색 서브 화소(Green SP)의 발광 영역(EA) 및 청색 서브 화소(Blue SP)의 발광 영역(EA)을 포함할 수 있다.
도 4를 참조하면, 일반 영역(NA)은 광 투과 구조를 포함하지 않고, 발광 영역(EA)을 포함할 수 있다.
하지만, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)은 발광 영역(EA)을 포함할 뿐만 아니라, 광 투과 구조도 포함하고 있어야 한다.
따라서, 제1 광학 영역(DA1)은 발광 영역(EA)과 제1 투과 영역(TA1)을 포함할 수 있고, 제2 광학 영역(DA2)은 발광 영역(EA)과 제2 투과 영역(TA2)을 포함할 수 있다.
발광 영역(EA)과 투과 영역(TA1, TA2)은 광 투과 가능 여부에 따라 구별될 수 있다. 즉, 발광 영역(EA)은 광 투과가 불가능한 영역일 수 있고, 투과 영역(TA1, TA2)은 광 투과가 가능한 영역일 수 있다.
또한, 발광 영역(EA)과 투과 영역(TA1, TA2)은 특정 메탈 층의 형성 유무에 따라 구별될 수 있다. 예를 들어, 발광 영역(EA)에는 캐소드 전극이 형성되어 있고, 투과 영역(TA1, TA2)에는 캐소드 전극이 형성되지 않을 수 있다. 또한, 발광 영역(EA)에는 차광층이 형성되어 있으나, 투과 영역(TA1, TA2)에는 차광층이 형성되지 않을 수 있다.
이때, 제1 광학 영역(DA1)은 제1 투과 영역(TA1)을 포함하고, 제2 광학 영역(DA2)은 제2 투과 영역(TA2)을 포함하기 때문에, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 모두는 빛이 투과할 수 있는 영역들이다.
이때, 제1 광학 영역(DA1)의 투과율(투과 정도)과 제2 광학 영역(DA2)의 투과율(투과 정도)는 동일할 수 있다.
이 경우, 제1 광학 영역(DA1)의 제1 투과 영역(TA1)과 제2 광학 영역(DA2)의 제2 투과 영역(TA2)은 모양 또는 크기가 동일할 수 있다. 또는, 제1 광학 영역(DA1)의 제1 투과 영역(TA1)과 제2 광학 영역(DA2)의 제2 투과 영역(TA2)은 모양이나 크기가 다르더라도, 제1 광학 영역(DA1) 내 제1 투과 영역(TA1)의 비율과 제2 광학 영역(DA2) 내 제2 투과 영역(TA2)의 비율이 동일할 수 있다.
이와 다르게, 제1 광학 영역(DA1)의 투과율(투과 정도)과 제2 광학 영역(DA2)의 투과율(투과 정도)는 서로 다를 수 있다.
이 경우, 제1 광학 영역(DA1)의 제1 투과 영역(TA1)과 제2 광학 영역(DA2)의 제2 투과 영역(TA2)은 모양 또는 크기가 다를 수 있다. 또는, 제1 광학 영역(DA1)의 제1 투과 영역(TA1)과 제2 광학 영역(DA2)의 제2 투과 영역(TA2)은 모양이나 크기가 동일하더라도, 제1 광학 영역(DA1) 내 제1 투과 영역(TA1)의 비율과 제2 광학 영역(DA2) 내 제2 투과 영역(TA2)의 비율이 서로 다를 수 있다.
예를 들어, 제1 광학 영역(DA1)이 중첩되는 제1 광학 전자 장치가 카메라이고, 제2 광학 영역(DA2)이 중첩되는 제2 광학 전자 장치가 감지 센서인 경우, 카메라는 감지 센서보다 더 큰 광량을 필요로 할 수 있다.
따라서, 제1 광학 영역(DA1)의 투과율(투과 정도)은 제2 광학 영역(DA2)의 투과율(투과 정도)보다 높을 수 있다.
이 경우, 제1 광학 영역(DA1)의 제1 투과 영역(TA1)은 제2 광학 영역(DA2)의 제2 투과 영역(TA2)보다 더 큰 크기를 가질 수 있다. 또는, 제1 광학 영역(DA1)의 제1 투과 영역(TA1)과 제2 광학 영역(DA2)의 제2 투과 영역(TA2)은 크기가 동일하더라도, 제1 광학 영역(DA1) 내 제1 투과 영역(TA1)의 비율이 제2 광학 영역(DA2) 내 제2 투과 영역(TA2)의 비율보다 클 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 영역(DA1)의 투과율(투과 정도)이 제2 광학 영역(DA2)의 투과율(투과 정도)보다 큰 경우를 예로 들어 설명한다.
또한, 도 4에 도시된 바와 같이, 본 명세서의 일 실시예에서는, 투과 영역(TA1, TA2)은 투명 영역이라고도 할 수 있으며, 투과율은 투명도라고도 할 수 있다.
또한, 도 4에 도시된 바와 같이, 본 명세서의 일 실시예에서는, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)이 표시 패널의 표시 영역의 상단에 위치하고, 좌우로 나란히 배치되는 경우를 가정한다.
도 4를 참조하면, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)이 배치되는 가로 표시 영역을 제1 가로 표시 영역(HA1)이라고 하고, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)이 배치되지 않는 가로 표시 영역을 제2 가로 표시 영역(HA2)이라고 한다.
도 4를 참조하면, 제1 가로 표시 영역(HA1)은 일반 영역(NA), 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 포함할 수 있다. 반면에, 제2 가로 표시 영역(HA2)은 일반 영역(NA)만을 포함할 수 있다.
도 5a는 본 명세서의 일 실시예에 따른 표시 패널에 있어, 제1 광학 영역 및 일반 영역 각각에서의 신호 라인의 배치를 예로 들어 보여주는 도면이다.
도 5b는 본 명세서의 일 실시예에 따른 표시 패널에 있어, 제2 광학 영역 및 일반 영역 각각에서의 신호 라인의 배치를 예로 들어 보여주는 도면이다.
즉, 도 5a는 본 명세서의 일 실시예에 따른 표시 패널에서, 제1 광학 영역(DA1) 및 일반 영역(NA) 각각에서의 신호 라인의 배치를 보여주고 있으며, 도 5b는 본 명세서의 일 실시예에 따른 표시 패널에서, 제2 광학 영역(DA2) 및 일반 영역(NA) 각각에서의 신호 라인의 배치를 보여주고 있다.
도 5a 및 도 5b에 도시된 제1 가로 표시 영역(HA1)은 표시 패널(DP)에서의 제1 가로 표시 영역(HA1)의 일부이고, 제2 가로 표시 영역(HA2)은 표시 패널에서의 제2 가로 표시 영역(HA2)의 일부이다.
도 5a에 도시된 제1 광학 영역(DA1)은 표시 패널에서의 제1 광학 영역(DA1)의 일부이고, 도 5b에 도시된 제2 광학 영역(DA2)은 표시 패널에서의 제2 광학 영역(DA2)의 일부이다.
도 5a 및 도 5b를 참조하면, 제1 가로 표시 영역(HA1)은 일반 영역, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 포함할 수 있다. 제2 가로 표시 영역(HA2)은 일반 영역을 포함할 수 있다.
표시 패널에는, 다양한 종류의 가로 라인(HL1, HL2)이 배치되고, 다양한 종류의 세로 라인(VLn, VL1, VL2)이 배치될 수 있다.
본 명세서의 일 실시예에서, 가로 방향과 세로 방향은 교차하는 2개의 방향을 의미하는 것으로서, 가로 방향과 세로 방향은 보는 방향에 따라서 다를 수 있다. 일 예로, 본 명세서의 일 실시예에서, 가로 방향은 하나의 게이트 라인이 연장되면서도 배치되는 방향을 의미하고, 세로 방향은 하나의 데이터 라인이 연장되면서 배치되는 방향을 의미할 수 있다. 이와 같이, 가로와 세로를 예로 든다.
도 5a 및 도 5b를 참조하면, 표시 패널에 배치되는 가로 라인은 제1 가로 표시 영역(HA1)에 배치되는 제1 가로 라인(HL1) 및 제2 가로 표시 영역(HA2)에 배치되는 제2 가로 라인(HL2)을 포함할 수 있다.
표시 패널에 배치되는 가로 라인은 게이트 라인일 수 있다. 즉, 제1 가로 라인(HL1)과 제2 가로 라인(HL2)은 게이트 라인일 수 있다. 게이트 라인은 서브 화소의 구조에 따라 다양한 종류의 게이트 라인을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 표시 패널에 배치되는 세로 라인은, 일반 영역에만 배치되는 일반 세로 라인(VLn), 제1 광학 영역(DA1)과 일반 영역을 모두 지나가는 제1 세로 라인(VL1) 및 제2 광학 영역(DA2)과 일반 영역을 모두 지나가는 제2 세로 라인(VL2)을 포함할 수 있다.
표시 패널에 배치되는 세로 라인은 데이터 라인, 구동 전압 라인 등을 포함할 수 있으며, 뿐만 아니라, 기준 전압 라인, 초기화 전압 라인 등을 더 포함할 수 있다. 즉, 일반 세로 라인(VLn), 제1 세로 라인(VL1) 및 제2 세로 라인(VL2)은 데이터 라인, 구동 전압 라인 등을 포함할 수 있으며, 뿐만 아니라, 기준 전압 라인, 초기화 전압 라인 등을 더 포함할 수 있다.
본 명세서의 일 실시예에서, 제2 가로 라인(HL2)에서 "가로"라는 용어는 신호가 좌측(또는 우측)에서 우측(또는 좌측)으로 전달된다는 의미일 뿐, 제2 가로 라인(HL2)이 정확한 가로 방향으로만 직선 형태로 연장된다는 의미는 아닐 수 있다. 즉, 도 5a 및 도 5b에서, 제2 가로 라인(HL2)은 일직선 형태로 도시되어 있지만, 이와 다르게, 제2 가로 라인(HL2)은 꺾이거나 구부려진 부분을 포함할 수 있다. 마찬가지로, 제1 가로 라인(HL1) 또한 꺾이거나 구부려진 부분을 포함할 수 있다.
본 명세서의 일 실시예에서, 일반 세로 라인(VLn)에서 "세로"라는 용어는 신호가 상측(또는 하측)에서 하측(또는 상측)으로 전달된다는 의미일 뿐, 일반 세로 라인(VLn)이 정확한 세로 방향으로만 직선 형태로 연장된다는 의미는 아니다. 즉, 도 5a 및 도 5b에서, 일반 세로 라인(VLn)은 일직선 형태로 도시되어 있지만, 이와 다르게, 일반 세로 라인(VLn)은 꺾이거나 구부려진 부분을 포함할 수 있다. 마찬가지로, 제1 세로 라인(VL1) 및 제2 세로 라인(VL2) 또한 꺾이거나 구부려진 부분을 포함할 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1)에 포함되는 제1 광학 영역(DA1)은 발광 영역과 제1 투과 영역을 포함할 수 있다. 제1 광학 영역(DA1) 내에서, 제1 투과 영역의 바깥 영역이 발광 영역을 포함할 수 있다.
도 5a를 참조하면, 제1 광학 영역(DA1)의 투과율 개선을 위하여, 제1 광학 영역(DA1)을 지나가는 제1 가로 라인(HL1)은 제1 광학 영역(DA1) 내 제1 투과 영역을 회피하여 지나갈 수 있다.
따라서, 제1 광학 영역(DA1)을 지나가는 제1 가로 라인(HL1) 각각은 각 제1 투과 영역의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제1 가로 영역(HA1)에 배치되는 제1 가로 라인(HL1)과 제2 가로 영역(HA2)에 배치되는 제2 가로 라인(HL2)은 모양 또는 길이 등이 서로 다를 수 있다. 즉, 제1 광학 영역(DA1)을 지나가는 제1 가로 라인(HL1)과 제1 광학 영역(DA1)을 지나가지 않는 제2 가로 라인(HL2)은 모양 또는 길이 등이 서로 다를 수 있다.
또한, 제1 광학 영역(DA1)의 투과율 개선을 위하여, 제1 광학 영역(DA1)을 지나가는 제1 세로 라인(VL1)은 제1 광학 영역(DA1) 내 제1 투과 영역을 회피하여 지나갈 수 있다.
따라서, 제1 광학 영역(DA1)을 지나가는 제1 세로 라인(VL1) 각각은 각 제1 투과 영역의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제1 광학 영역(DA1)을 지나가는 제1 세로 라인(VL1)과 제1 광학 영역(DA1)을 지나가지 않고 일반 영역에 배치되는 일반 세로 라인(VLn)은 모양 또는 길이 등이 서로 다를 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1) 내 제1 광학 영역(DA1)에 포함된 제1 투과 영역은 사선 방향으로 배열될 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1) 내 제1 광학 영역(DA1)에서, 좌우로 인접한 2개의 제1 투과 영역 사이에는 발광 영역이 배치될 수 있다. 제1 가로 영역(HA1) 내 제1 광학 영역(DA1)에서, 상하로 인접한 2개의 제1 투과 영역 사이에는 발광 영역이 배치될 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1)에 배치되는 제1 가로 라인(HL1), 즉, 제1 광학 영역(DA1)을 지나가는 제1 가로 라인(HL1)은 모두 제1 투과 영역의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간을 적어도 하나는 포함할 수 있다.
도 5b를 참조하면, 제1 가로 영역(HA1)에 포함되는 제2 광학 영역(DA2)은 발광 영역과 제2 투과 영역(TA2)을 포함할 수 있다. 제2 광학 영역(DA2) 내에서, 제2 투과 영역(TA2)의 바깥 영역이 발광 영역을 포함할 수 있다.
제2 광학 영역(DA2) 내 발광 영역 및 제2 투과 영역(TA2)의 위치 및 배열 상태는, 도 5a에서의 제1 광학 영역(DA1) 내 발광 영역 및 제2 투과 영역의 위치 및 배열 상태와 동일할 수도 있다.
이와 다르게, 도 5b에 도시된 바와 같이, 제2 광학 영역(DA2) 내 발광 영역 및 제2 투과 영역(TA2)의 위치 및 배열 상태는, 도 5a에서의 제1 광학 영역(DA1) 내 발광 영역 및 제2 투과 영역의 위치 및 배열 상태와 다를 수 있다.
예를 들어, 도 5b를 참조하면, 제2 광학 영역(DA2) 내에서, 제2 투과 영역(TA2)은 가로 방향(좌우 방향)으로 배열될 수 있다. 가로 방향(좌우 방향)으로 인접한 2개의 제2 투과 영역(TA2) 사이에는 발광 영역이 배치되지 않을 수 있다. 또한, 제2 광학 영역(DA2) 내 발광 영역은 세로 방향(상하 방향)으로 인접한 제2 투과 영역(TA2) 사이에 배치될 수 있다. 즉, 2개의 제2 투과 영역(TA2) 행 사이에 발광 영역이 배치될 수 있다.
제1 가로 라인(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(DA2)과 그 주변의 일반 영역을 지나갈 때, 도 5a에서와 동일한 형태로 지나갈 수 있다.
이와 다르게, 도 5b에 도시된 바와 같이, 제1 가로 라인(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(DA2)과 그 주변의 일반 영역을 지나갈 때, 도 5a에서와 다른 형태로 지나갈 수 있다.
즉, 도 5b의 제2 광학 영역(DA2) 내 발광 영역 및 제2 투과 영역(TA2)의 위치 및 배열 상태와, 도 5a에서의 제1 광학 영역(DA1) 내 발광 영역 및 제2 투과 영역의 위치 및 배열 상태와 다르기 때문이다.
도 5b를 참조하면, 제1 가로 라인(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(DA2)과 그 주변의 일반 영역을 지나갈 때, 곡선 구간이나 벤딩 구간 없이, 상하로 인접한 제2 투과 영역(TA2) 사이를 직선 형태로 지나갈 수 있다.
다시 말해, 하나의 제1 가로 라인(HL1)은 제1 광학 영역(DA1) 내에서 곡선 구간 또는 벤딩 구간을 갖지만, 제2 광학 영역(DA2) 내에서는 곡선 구간 또는 벤딩 구간을 갖지 않을 수 있다.
제2 광학 영역(DA2)의 투과율 개선을 위하여, 제2 광학 영역(DA2)을 지나가는 제2 세로 라인(VL2)은 제2 광학 영역(DA2) 내 제2 투과 영역(TA2)을 회피하여 지나갈 수 있다.
따라서, 제2 광학 영역(DA2)을 지나가는 제2 세로 라인(VL2) 각각은 각 제2 투과 영역(TA2)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제2 광학 영역(DA2)을 지나가는 제2 세로 라인(VL2)과 제2 광학 영역(DA2)을 지나가지 않고 일반 영역에 배치되는 일반 세로 라인(VLn)은 모양 또는 길이 등이 서로 다를 수 있다.
도 5a에 도시된 바와 같이, 제1 광학 영역(DA1)을 통과하는 제1 가로 라인(HL1)은 제1 투과 영역의 외곽 테두리 바깥을 우회하는 곡선 구간들 또는 벤딩 구간들을 가질 수 있다.
따라서, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하는 제1 가로 라인(HL1)의 길이는, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하지 않고 일반 영역에만 배치되는 제2 가로 라인(HL2)의 길이보다 조금은 더 길 수 있다.
이에 따라, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하는 제1 가로 라인(HL1)의 저항(이하, 제1 저항이라고도 함)은, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하지 않고 일반 영역에만 배치되는 제2 가로 라인(HL2)의 저항(이하, 제2 저항이라고도 함)보다 약간 클 수 있다.
도 5a 및 도 5b를 참조하면, 광 투과 구조에 따라, 제1 광학 전자 장치(170a)와 적어도 일부가 중첩되는 제1 광학 영역(DA1)은 복수의 제1 투과 영역(TA1)을 포함하고, 제2 광학 전자 장치(170b)와 적어도 일부가 중첩되는 제2 광학 영역(DA2)은 복수의 제2 투과 영역(TA2)을 포함하기 때문에, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)은 일반 영역(NA)에 비해 단위 면적당 서브 화소 개수가 적을 수 있다.
제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 서브 화소의 개수와, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)이 연결되는 서브 화소의 개수는 서로 다를 수 있다.
제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 서브 화소의 개수(제1 개수)는, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하지 않고 일반 영역에만 배치되는 제2 가로 라인(HL2)이 연결되는 서브 화소의 개수(제2 개수)보다 적을 수 있다.
제1 개수와 제2 개수 간의 차이는 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 각각의 해상도와 일반 영역의 해상도의 차이에 따라 달라질 수 있다. 예를 들어, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2) 각각의 해상도와 일반 영역의 해상도의 차이가 커질수록, 제1 개수와 제2 개수 간의 차이는 커질 수 있다.
전술한 바와 같이, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 서브 화소의 개수(제1 개수)가 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하지 않고 일반 영역에만 배치되는 제2 가로 라인(HL2)이 연결되는 서브 화소의 개수(제2 개수)보다 적기 때문에, 제1 가로 라인(HL1)이 주변의 다른 전극이나 라인과 중첩되는 면적이 제2 가로 라인(HL2)이 주변의 다른 전극이나 라인과 중첩되는 면적보다 작을 수 있다.
따라서, 제1 가로 라인(HL1)이 주변의 다른 전극이나 라인과 형성하는 기생 커패시턴스(이하 제1 커패시턴스라고 함)는 제2 가로 라인(HL2)이 주변의 다른 전극이나 라인과 형성하는 기생 커패시턴스(이하 제2 커패시턴스)보다 크게 작을 수 있다.
제1 저항 및 제2 저항 간의 대소 관계(제1 저항 ≥ 제2 저항) 및 제1 커패시턴스 및 제2 커패시턴스 간의 대소 관계(제1 커패시턴스 ≪ 제2 커패시턴스)를 고려할 때, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하는 제1 가로 라인(HL1)의 RC(Resistance-Capacitance) 값(이하, 제1 RC 값이라고도 함)은, 제1 광학 영역(DA1) 및 제2 광학 영역(DA2)을 통과하지 않고 일반 영역에만 배치되는 제2 가로 라인(HL2)의 RC 값(이하, 제2 RC 값이라고도 함)보다 휠씬 작을 수 있다(제1 RC 값 ≪ 제2 RC 값).
제1 가로 라인(HL1)의 제1 RC 값과 제2 가로 라인(HL2)의 제2 RC 값 간의 차이(아래에서, RC 로드(RC Load) 편차라고 함)로 인해, 제1 가로 라인(HL1)을 통한 신호 전달 특성과 제2 가로 라인(HL2)을 통한 신호 전달 특성이 달라질 수 있다.
이하에서는 표시 장치(100)의 일반 영역(NA)의 단면 구조에 대한 보다 상세한 설명을 위해 도 6을 함께 참조한다.
도 6은 본 명세서의 일 실시예에 따른 일반 영역에 배치된 하나의 화소 영역의 단면 구조를 보여주는 단면도이다.
일반 영역(NA)에서, 기판(SUB) 상부에 트랜지스터층(TRL)이 배치되고, 트랜지스터층(TRL) 상부에 평탄화층(PLN)이 배치될 수 있다. 또한, 평탄화층(PLN) 상부에 발광 소자층(EDL)이 배치되고, 발광 소자층(EDL) 상부에 봉지층(ENCAP)이 배치되며, 봉지층(ENCAP) 상부에 터치 감지층(TSL)이 배치되고, 터치 감지층(TSL) 상부에 보호층(PAC)이 배치될 수 있다. 또한, 보호층(PAC) 상부에 유기물층(PCL)이 배치되고, 유기물층(PCL) 상부에 편광층(POL)이 배치될 수 있다.
기판(SUB)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 기판(SUB)은 제1 기판(110a)과 제2 기판(110b) 및 층간 절연막(110c)을 포함할 수 있다. 층간 절연막(110c)은 제1 기판(110a)과 제2 기판(110b) 사이에 배치될 수 있다. 이와 같이 기판(SUB)을 제1 기판(110a)과 제2 기판(110b) 및 층간 절연막(110c)으로 구성함으로써, 수분 침투를 방지할 수 있다. 예를 들어, 제1 기판(110a) 및 제2 기판(110b)은 폴리이미드(polyimide; PI) 기판일 수 있다.
일반 영역(NA)에서 트랜지스터층(TRL)에는, 구동 트랜지스터(Td)와 적어도 하나의 스위칭 트랜지스터(Ts) 등의 트랜지스터와 적어도 하나의 커패시터 등의 트랜지스터를 형성하기 위한 각종 패턴(131, 132, 133, 134, 231, 232, 233, 234), 각종 절연막(111a, 111b, 112, 113a, 113b, 114) 및 각종 금속 패턴(TM, GM, 135)이 배치될 수 있다.
이하, 트랜지스터층(TRL)의 적층 구조에 대하여 더욱 상세히 설명한다.
멀티 버퍼층(multi-buffer layer)(111a)이 제2 기판(110b) 위에 배치되고, 액티브 버퍼층(111b)이 멀티 버퍼층(111a) 위에 배치될 수 있다.
멀티 버퍼층(111a) 위에 금속층(135)이 배치될 수 있다.
여기서, 금속층(135)은 라이트 쉴드(light shield) 역할을 할 수 있으며, 차광층으로 지칭될 수도 있다.
금속층(135) 위에 액티브 버퍼층(111b)이 배치될 수 있다.
액티브 버퍼층(111b) 위에 구동 트랜지스터(Td)의 제1 액티브층(134)이 배치될 수 있다. 예를 들어, 제1 액티브층(134)은 다결정 실리콘(p-Si), 아몰포스 실리콘(a-Si), 또는 산화물 반도체로 형성될 수 있으나, 이에 제한되는 것은 아니다. 한편, 구동 트랜지스터(Td)는 액티브 버퍼층(111b) 상에 형성되며 제1 액티브층(134), 제1 액티브층(134)을 덮는 제1 게이트 절연막(112), 제1 게이트 절연막(112) 상에 배치된 제1 게이트 전극(131), 제1 게이트 전극(131)을 덮는 제1 층간 절연막(113a), 제1 층간 절연막(113a) 상에 배치된 제2 게이트 절연막(113b), 제2 게이트 절연막(113b) 상에 배치된 제3 층간 절연막(113c), 제3 층간 절연막(113c) 상에 배치된 제1 소스 전극(132) 및 제1 드레인 전극(133)을 포함한다.
제1 액티브층(134) 위에 제1 게이트 절연막(112)이 배치될 수 있다. 제1 게이트 절연막(112)은 산화 실리콘(SiOx), 실리콘 질화물(SiNx) 또는 이들의 복층으로 이루어질 수 있다
또한, 제1 게이트 절연막(112) 위에 구동 트랜지스터(Td)의 제1 게이트 전극(131)이 배치될 수 있다. 제1 게이트 전극(131)은 제1 게이트 절연층(112) 상에서 제1 액티브층(134)과 중첩하도록 배치된다. 제1 게이트 전극(131)은 다양한 도전성 물질, 예를 들어, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au) 또는 이들의 합금 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
구동 트랜지스터(Td)의 형성 위치와 다른 위치에서, 제1 게이트 절연막(112) 위에 게이트 물질층(GM)이 배치될 수 있다.
제1 게이트 전극(131) 및 게이트 물질층(GM) 위에 제1 층간 절연막(113a)이 배치될 수 있다. 제1 층간 절연막(113a) 위에 금속 패턴(TM)이 배치될 수 있다. 제1 층간 절연막(113a) 위에 배치된 금속 패턴(TM)을 덮으면서 제2 층간 절연막(113b)이 배치될 수 있다.
제2 층간 절연막(113b)은 제1 액티브층(134)으로부터 제2 액티브층(234)을 이격시키고, 제2 액티브층(234)을 형성할 수 있는 기반을 제공한다.
제2 층간 절연막(113b) 상에는 스위칭 트랜지스터(Ts)의 제2 액티브층(234)이 배치될 수 있다. 예를 들어, 제2 액티브층(234)은 다결정 실리콘, 아몰포스 실리콘, 또는 산화물 반도체로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 액티브층(234) 위에 제2 게이트 절연막(113c)이 배치될 수 있다. 또한, 제2 게이트 절연막(113c) 위에 스위칭 트랜지스터(Ts)의 제2 게이트 전극(231)이 배치될 수 있다. 제2 게이트 전극(231)은 제2 게이트 막(113c) 상에서 제2 액티브층(234)과 중첩하도록 배치된다.
제2 게이트 절연막(113c)은 스위칭 트랜지스터(Ts)의 제2 액티브층(234)을 덮는다. 제2 게이트 절연막(113c)은 제2 액티브층(234) 위에 형성되기 때문에 무기막으로 구현된다. 예를 들어, 제2 게이트 절연막(113c)은 산화 실리콘(SiO2), 질화 실리콘(SiNx), 또는 이들의 복층 등일 수 있다.
제2 게이트 전극(231)은 금속 물질로 구성된다. 예를 들어, 제2 게이트 전극(231)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
한편, 스위칭 트랜지스터(Ts)는 제2 층간 절연막(113b) 상에 형성되며 제2 액티브층(234), 제2 액티브층(234)을 덮는 제2 게이트 절연막(113c), 제2 게이트 절연막(113c) 상에 배치된 제2 게이트 전극(231), 제2 게이트 전극(231)을 덮는 제3 층간 절연막(113c), 제3 층간 절연막(113c) 상에 배치된 제2 소스 전극(232) 및 제2 드레인 전극(233)을 포함한다.
스위칭 트랜지스터(Ts)는 제1 층간 절연막(113a)의 하부에 위치하며 제2 액티브층(234)과 중첩하는 게이트 물질층(GM)을 더 포함한다. 게이트 물질층(GM)은 제2 액티브층(234)으로 입사되는 광을 차단하여 스위칭 트랜지스터(Ts)의 신뢰성을 확보할 수 있다. 게이트 물질층(GM)은 제1 게이트 전극(131)과 동일한 물질로 형성되며 제1 게이트 절연막(112)의 상부 표면에 형성될 수 있다. 게이트 물질층(GM)은 제2 게이트 전극(234)과 전기적으로 연결되어 듀얼 게이트를 구성할 수도 있다. 제3 층간 절연막(113d) 위에는 구동 트랜지스터(Td)의 제1 소스 전극(132) 및 제1 드레인 전극(133)과 스위칭 트랜지스터(Ts)의 제2 소스 전극(232) 및 제2 드레인 전극(233)이 배치될 수 있다.
제2 소스 전극(232) 및 제2 드레인 전극(233)은 제1 소스 전극(132) 및 제1 드레인 전극(133)과 함께 제3 층간 절연막(113d) 상에서 동일한 물질로 동시에 형성함으로써 마스크 공정 수를 줄일 수 있다.
제1 소스 전극(132) 및 제1 드레인 전극(133)은, 제3 층간 절연막(113d), 제2 게이트 절연막(113c), 제2 층간 절연막(113b), 제1 층간 절연막(113a) 및 제1 게이트 절연막(112)에 구비된 컨택 홀을 통해, 제1 액티브층(134)의 일측과 타측에 각각 연결될 수 있다.
제2 소스 전극(232) 및 제2 드레인 전극(233)은, 제3 층간 절연막(113d) 및 제2 게이트 절연막(113c)에 구비된 컨택 홀을 통해, 제2 액티브층(234)의 일측과 타측에 각각 연결될 수 있다.
제1 소스 전극(132) 및 제1 드레인 전극(133)과 제2 소스 전극(232) 및 제2 드레인 전극(233)은 다양한 도전성 물질, 예를 들어, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au) 또는 이들의 합금 등으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 제한되는 것은 아니다.
제1 액티브층(134)에서 제1 게이트 전극(131)과 중첩되는 부분은 채널 영역이다. 제1 소스 전극(132) 및 제1 드레인 전극(133) 중의 하나는 제1 액티브층(134)에서 채널 영역의 일측과 연결되고, 나머지 하나는 제1 액티브층(134)에서 채널 영역의 타측과 연결된다.제2 액티브층(234)은 제1 액티브층(134)와 동일한 형태로 구성될 수 있으며, 제2 액티브층(234)이 산화물 반도체 물질로 구현되는 경우, 불순물이 도핑되지 않은 진성의 제2 채널 영역과 불순물이 도핑되어 도체화된 제2 소스 영역 및 제2 드레인 영역을 포함한다.
제1 소스 전극(132) 및 제1 드레인 전극(133)과 제2 소스 전극(232) 및 제2 드레인 전극(233) 위에 패시베이션층(114)이 배치될 수 있다. 패시베이션층(114)은 구동 트랜지스터(Td)를 보호하기 위한 것으로, 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 복층으로 이루어질 수 있다.
한편, 제1 게이트 절연막(112) 위에 게이트 물질층(GM)과 금속 패턴(TM)을 중첩하도록 배치하여 커패시터(Cst)를 구현할 수 있다. 금속 패턴(TM)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
커패시터(Cst)는 데이터 라인(DL)을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 발광 소자(ED, 120)에 제공한다. 커패시터(Cst)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함한다. 게이트 물질층(GM)과 금속 패턴(TM) 사이에는 제1 층간 절연막(113a)이 위치한다.
커패시터(Cst) 중 게이트 물질층(GM) 또는 금속 패턴(TM)은 스위칭 트랜지스터(Ts) 제2 소스 전극(232) 또는 제2 드레인 전극(233)과 전기적으로 연결될 수 있다. 하지만, 이에 한정되지 않고 화소 구동 회로에 따라 커패시터(Cst)의 연결 관계는 바뀔 수 있다.
또한, 멀티 버퍼층(111a) 위에 금속층(135)을 게이트 물질층(GM)과 금속 패턴(TM)에 추가로 중첩하도록 배치하여 이중 커패시터(Cst)로 구성할 수도 있다.
본 명세서의 실시예에서 적어도 하나의 스위칭 트랜지스터(Ts)는 산화물 반도체를 액티브층으로 사용한다. 산화물 반도체를 액티브층으로 사용하는 트랜지스터는 누설 전류 차단 효과가 우수하고, 다결정 실리콘을 액티브층으로 사용하는 트랜지스터에 비해 상대적으로 제조 비용이 저렴하다. 따라서, 소비전력을 감소시키고 제조 비용을 낮추기 위해 본 명세서의 실시예에 따른 화소 회로는 산화물 반도체 물질을 사용한 구동 트랜지스터 또는 적어도 하나의 스위칭 트랜지스터를 포함한다.
구동 트랜지스터를 포함하여 화소 회로를 구성하는 트랜지스터 모두 산화물 반도체를 이용하여 액티브층을 구현할 수도 있고, 일부 트랜지스터만 산화물 반도체를 이용하여 구현할 수도 있다.
다만, 산화물 반도체를 이용한 트랜지스터는 신뢰성을 확보하기가 어렵고, 다결정 실리콘을 이용한 트랜지스터는 동작 속도가 빠르고 신뢰성이 우수하므로, 본 명세서의 실시예는 산화물 반도체를 이용한 트랜지스터 및 다결정 실리콘을 이용한 트랜지스터를 모두 포함한다. 다만, 이에 한정되지 않고, 설계에 따라, 산화물 반도체를 이용한 트랜지스터만을 적용하거나, 다결정 실리콘을 이용한 트랜지스터만을 적용하여 화소 회로를 구성할 수도 있다.
트랜지스터층(TRL) 상부에 평탄화층(PLN)이 위치할 수 있다.
평탄화층(PLN)은 제1 평탄화층(115a) 및 제2 평탄화층(115b)을 포함할 수 있다. 평탄화층(PLN)은 구동 트랜지스터(Td)를 보호하고 그 상부를 평탄화한다.
제1 평탄화층(115a)은 패시베이션층(114) 위에 배치될 수 있다.
제1 평탄화층(115a) 위에 연결 전극(125)이 배치될 수 있다.
연결 전극(125)은 제1 평탄화층(115a)에 구비된 컨택 홀을 통해 제1 소스 전극(132) 및 제1 드레인 전극(133) 중의 하나와 연결될 수 있다.
연결 전극(125) 위에 제2 평탄화층(115b)이 배치될 수 있다.
제2 평탄화층(115b) 상부에 발광 소자층(EDL)이 위치할 수 있다.
이하, 발광 소자층(EDL)의 적층 구조를 상세히 살펴본다.
제2 평탄화층(115b) 위에 애노드(121)가 배치될 수 있다. 이때, 애노드(121)는 제2 평탄화층(115b)에 구비된 컨택 홀을 통해 연결 전극(125)과 전기적으로 연결될 수 있다. 애노드(121)는 금속성 물질로 형성될 수 있다.
표시 장치(100)가 발광 소자(ED, 120)에서 발광된 빛이 발광 소자(ED, 120)가 배치된 기판(SUB)의 상부로 발광되는 상부 발광(top emission) 방식인 경우, 애노드(121)는 투명 도전층 및 투명 도전층 상의 반사층을 더 포함할 수 있다. 투명 도전층은, 예를 들어, ITO, IZO 등과 같은 투명 도전성 산화물로 이루어질 수 있고, 반사층은, 예를 들어, 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 등으로 이루어질 수 있다.
뱅크(116)가 애노드(121)를 덮으면서 배치될 수 있다. 뱅크(116)는 서브 화소의 발광 영역에 대응되는 부분이 오픈(open)될 수 있다. 뱅크(116)가 오픈 된 부분(이하, 오픈 영역이라 함)으로 애노드(121)의 일부가 노출될 수 있다. 이때, 뱅크(116)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx)과 같은 무기 절연 물질 또는 벤조사이클로부텐계 수지, 아크릴계 수지 또는 이미드계 수지와 같은 유기 절연 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도시하지는 않았지만, 뱅크(116) 상에는 스페이서가 더 위치할 수 있다. 스페이서는 뱅크(116)와 동일한 물질로 구성될 수 있다.
발광층(122)이 뱅크(116)의 오픈 영역과 그 주변에 배치될 수 있다. 이에 따라, 발광층(122)은 뱅크(116)의 오픈 영역을 통해 노출된 애노드(121) 위에 배치될 수 있다.
발광층(122) 위에 캐소드(123)가 배치될 수 있다.
애노드(121), 발광층(122) 및 캐소드(123)에 의해 발광 소자(ED, 120)가 형성될 수 있다. 발광층(122)은 다수의 유기막을 포함할 수 있다.
상술한 발광 소자층(EDL) 상부에 봉지층(ENCAP)이 위치할 수 있다.
봉지층(ENCAP)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 봉지층(ENCAP)은 제1 봉지층(117a), 제2 봉지층(117b) 및 제3 봉지층(117c)을 포함할 수 있다.
이때, 제1 봉지층(117a) 및 제3 봉지층(117c)은 무기막으로 구성되고, 제2 봉지층(117b)은 유기막으로 구성될 수 있다. 제1 봉지층(117a), 제2 봉지층(117b) 및 제3 봉지층(117c) 중에서 제2 봉지층(117b)이 가장 두껍고 평탄화층 역할을 수 있다.
제1 봉지층(117a)은 캐소드(123) 위에 배치되고, 발광 소자(ED, 120)와 가장 인접하게 배치될 수 있다. 제1 봉지층(117a)은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 예를 들어, 제1 봉지층(117a)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), 산화질화 실리콘(SiON) 또는 산화 알루미늄(Al2O3) 등으로 구성될 수 있다. 제1 봉지층(117a)이 저온 분위기에서 증착 되기 때문에, 증착 공정 시, 고온 분위기에 취약한 유기물을 포함하는 발광층(122)이 손상되는 것을 방지할 수 있다.
제2 봉지층(117b)은 제1 봉지층(117a)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(117b)은 제1 봉지층(117a)의 양 끝단을 노출시키도록 형성될 수 있다. 제2 봉지층(117b)은 플렉서블 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충 역할 및 평탄화 성능을 강화하는 역할을 할 수 있다.
예를 들어, 제2 봉지층(117b)은 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌, 또는 실리콘옥시카본(SiOC) 등의 유기 절연 재질로 구성될 수 있다. 예를 들어, 제2 봉지층(117b)은 잉크젯 방식을 통해 형성될 수도 있으나, 이에 제한되지 않는다.
제3 봉지층(117c)은 제2 봉지층(117b)이 형성된 기판(SUB) 상부에 제2 봉지층(117b) 및 제1 봉지층(117a) 각각의 상부면 및 측면을 덮도록 형성될 수 있다. 이때, 제3 봉지층(117c)은 외부의 수분이나 산소가 제1 봉지층(117a) 및 제2 봉지층(117b)으로 침투하는 것을 최소화하거나 차단할 수 있다. 예를 들어, 제3 봉지층(117c)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), 산화질화 실리콘(SiON), 또는 산화 알루미늄(Al2O3) 등과 같은 무기 절연 재질로 구성될 수 있다.
도시하지 않았지만, 봉지층(ENCAP) 상에는 컬러 필터가 배치될 수 있으나, 이에 제한되지 않는다.
상술한 봉지층(ENCAP) 상부에 터치 감지층(TSL)이 배치될 수 있다.
봉지층(ENCAP) 상부에 터치 버퍼막(118a)이 배치되고, 터치 버퍼막(118a) 위에 터치 라인(140)이 배치될 수 있다.
터치 라인(140)은 서로 다른 층에 위치하는 터치 센서 메탈(141)과 브릿지 메탈(142)을 포함할 수 있다. 터치 센서 메탈(141)과 브릿지 메탈(142) 사이에는 터치 층간 절연막(118b)이 배치될 수 있다.
예를 들어, 터치 센서 메탈(141)은 서로 인접하게 배치되는 제1 터치 센서 메탈, 제2 터치 센서 메탈 및 제3 터치 센서 메탈을 포함할 수 있다. 제1 터치 센서 메탈 및 제2 터치 센서 메탈은 서로 전기적으로 연결되지만, 제1 터치 센서 메탈 및 제2 터치 센서 메탈 사이에 제3 터치 센서 메탈이 있는 경우, 제1 터치 센서 메탈 및 제2 터치 센서 메탈은 다른 층에 있는 브릿지 메탈(142)을 통해 전기적으로 연결될 수 있다. 브릿지 메탈(142)은 터치 층간 절연막(118b)에 의해 제3 터치 센서 메탈과 절연될 수 있다.
터치 감지층(TSL)의 형성 시에, 공정에 이용되는 약액(현상액 또는 식각액 등) 또는 외부로부터의 수분 등이 발생할 수 있다. 터치 버퍼막(118a)을 배치하고 그 위에 터치 감지층(TSL)을 배치함으로써, 터치 감지층(TSL)의 제조 시의 약액이나 수분 등이 유기물을 포함하는 발광층(122)으로 침투하는 것을 방지해줄 수 있다. 이에 따라, 터치 버퍼막(118a)은 약액 또는 수분에 취약한 발광층(122)의 손상을 방지할 수 있다.
터치 버퍼막(118a)은 고온에 취약한 유기물을 포함하는 발광층(122)의 손상을 방지하기 위해, 일정 온도(예; 100℃이하의 저온에서 형성 가능하고 1 내지 3의 낮은 유전율을 가지는 유기 절연 재질로 형성될 수 있다. 예를 들어, 터치 버퍼막(118a)은 아크릴 계열, 에폭시 계열 또는 실록산(siloxane) 계열의 재질로 형성될 수 있다. 플렉서블 표시 장치의 휘어짐에 따라, 봉지층(ENCAP)이 손상될 수 있으며, 터치 버퍼막(118a) 상부에 위치하는 터치 센서 메탈(141)이 깨질 수 있다. 플렉서블 표시 장치가 휘어지더라도, 유기 절연 재질로 구성되어 평탄화 성능을 가지는 터치 버퍼막(118a)은, 봉지층(ENCAP)의 손상 및 터치 라인(140)을 구성하는 메탈(141, 142)의 깨짐 현상을 방지해줄 수 있다.
보호층(PAC, 119)이 터치 라인(140)을 덮도록 배치될 수 있다. 보호층(119)은 유기 절연막으로 구성될 수 있다.
보호층(119)을 덮도록 유기물층(PCL, 150)이 배치된다.
표시 장치(100)의 최상층에 유기 절연막으로 이루어진 보호층(119)만 배치될 경우, 보호층(119) 만으로는 보호층(119) 하부에 배치된 터치 감지층(TSL)에 의한 단차를 완벽히 보완하지 못하여, 사용자에게 터치 라인(140)에 기인한 얼룩이 시인되는 문제가 발생할 수 있다.
보호층(119)의 상부에 유기 절연막으로 이루어진 유기물층(150)을 추가함으로써 표시 장치(100)의 최상층에서의 단차를 방지하여 표시 장치(100)의 시인성을 개선할 수 있다.
유기물층(150)은 봉지층(ENCAP)의 제2 봉지층(117b)과 동일한 물질로 형성될 수 있으며, 예를 들어, 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌, 또는 실리콘옥시카본(SiOC) 등의 유기 절연 재질로 구성될 수 있다. 유기물층(150)은 잉크젯 방식을 통해 형성될 수도 있으나, 이에 제한되지 않는다.
유기물층(150) 상에는 편광층(POL, 160)이 배치된다.
편광층(160)은 기판(SUB)의 표시 영역(DA) 상에서 외부 광의 반사를 억제한다. 표시 장치(100)가 외부에서 사용되는 경우, 외부 자연 광이 유입되어 발광 소자의 애노드(121)에 포함된 반사층에 의해 반사되거나, 또는 발광 소자(120)의 하부에 배치된 금속으로 구성된 전극에 의해 반사될 수 있다. 이와 같이 반사된 광들에 의해 표시 장치(100)의 영상이 시인되지 않을 수 있다. 편광층(160)은 외부에서 유입된 광을 특정 방향으로 편광하며, 반사된 광이 다시 표시 장치(100)의 외부로 방출되지 못하게 한다.
도시하지 않았지만, 편광층(160) 상에는 커버 글래스가 접착층에 의해 접착될 수 있다. 접착층은 표시 장치(100)의 각 구성 요소들을 서로 접착시키는 역할을 수행할 수 있으며, 예를 들어, 감압 접착제, 광투명접착제(Optical Clear Adhesive, OCR), 광투명레진(Optical Clear Resin, OCR) 등 광학적으로 투명한 디스플레이용 접착제를 사용하여 형성될 수 있으나, 이에 제한되지 않는다.
커버 글래스는 외부 충격으로부터 표시 장치(100)의 구성요소를 보호하고 스크래치 등의 손상이 발생하는 것을 방지할 수 있다.
이하에서는, 표시 장치(100)의 제1 광학 영역(DA1)에 대한 보다 상세한 설명을 위해 도 7 및 도 8을 함께 참조한다.
도 7은 본 명세서의 일 실시예에 따른 광학 영역 내의 발광 영역 및 투과 영역의 단면 구조를 보여주는 단면도이다. 도 8a는 본 명세서의 일 실시예에 따른 투과 영역과 증착 방지층의 위치 관계를 보여주는 도면이다. 도 8b는 본 명세서의 일 실시예에 따른 투과 영역을 확대하여 보여주는 확대도이다.
이하에서는 설명의 편의를 위하여, 표시 패널(DP)에서 표시 영역(DA)이 일반 영역(NA) 및 제1 광학 영역(DA1)을 포함하는 경우(도 1a, 도 1b)를 예를 들어 설명하나, 제1 광학 영역(DA1)에 대한 설명은 제2 광학 영역(DA2)에도 동일하게 적용될 수 있다.
도 7을 참조하면, 제1 광학 영역(DA1)은 발광 영역(EA) 및 투과 영역(TA)을 포함한다.
제1 광학 영역(DA1)의 발광 영역(BA) 및 투과 영역(TA) 모두는, 기본적으로, 기판(SUB), 트랜지스터층(TRL), 평탄화층(PLN), 발광 소자층(EDL), 봉지층(ENCAP), 터치센서층(TSL), 보호층(PAC), 유기물층(PCL) 및 편광층(POL)을 포함할 수 있다.
제1 광학 영역(DA1)에 포함되는 기판(SUB), 트랜지스터층(TRL), 평탄화층(PLN), 발광 소자층(EDL), 봉지층(ENCAP), 터치센서층(TSL), 보호층(PAC), 유기물층(PCL) 및 편광층(POL)은 표시 패널(DP)의 일반 영역(NA)에 배치된 동일 참조 부호를 갖는 구성요소와 실질적으로 동일하므로 중복 설명은 생략하다.
제1 광학 영역(DA1)에서 발광 영역(EA)은 표시 패널(DP)의 일반 영역(NA)의 구조와 실질적으로 동일하므로 중복 설명은 생략한다.
이하에서는, 제1 광학 영역(DA1)에 배치된 투과 영역(TA)을 설명한다.
제1 광학 영역(DA1)의 발광 영역(EA)에 배치된 기판(SUB)과 각종 절연막(111a, 111b, 112, 113a, 113b, 114, 115a, 115b, 117a, 117b, 117c, PAC)은 제1 광학 영역(DA1)의 투과 영역(TA)에도 동일하게 배치될 수 있다.
다만, 제1 광학 영역(DA1)의 발광 영역(EA)에 배치된 절연 물질 이외에, 전기적인 특성이나 불투명한 특성을 갖는 물질층은 제1 광학 영역(DA1)의 투과 영역(TA)에는 배치되지 않을 수 있다.
본 명세서의 일 실시예에 따르면, 투과 영역(TA)의 투과율을 확보하기 위하여, 투과 영역(TA)에는 캐소드(123)가 배치되지 않는다.
이를 구현하기 위하여, 투과 영역(TA)의 발광층(122) 상에 증착 방지층(150)이 배치된다.
예를 들어, 증착 방지층(150)은 투과 영역(TA)에 대응하도록 마스크(fine metal mask, FMM)를 이용하여 증착할 수 있다. 구체적으로, 투과 영역(TA)을 노출하도록 FMM을 위치시킨 후, 증착 방지층(150)을 형성할 수 있다.
투과 영역(TA)의 발광층(122) 상에 증착 방지층(150)을 배치한 후, 캐소드(123)를 증착할 경우, 증착 방지층(150)은 그 상부에 배치된 층과의 접착력이 낮기 때문에 증착 방지층(150)이 배치된 영역에는 캐소드(123)가 증착되지 않을 수 있다.
따라서, 본 명세서의 일 실시예에 따른 투과 영역(TA)에는 캐소드(123)가 배치되지 않을 수 있다.
또한, 투과 영역(TA)에는 트랜지스터와 관련된 금속 물질층(135, 131, GM, TM, 132, 133, 125)과 반도체층(134)이 배치되지 않는다. 또한, 발광 소자(120)에 포함된 애노드(121)도 투과 영역(TA)에 배치되지 않을 수 있다. 또한, 터치 라인은 투과 영역(TA)에 배치되지 않을 수 있다.
즉, 제1 광학 영역의 투과 영역(TA)은 광학 전자 장치(170)와 중첩되기 때문에, 광학 전자 장치(170)의 정상적인 동작을 위하여 투과 영역(TA)에는 금속 전극과 같은 불투명한 구성요소를 배치하지 않음으로써 투과 영역(TA)의 투과율을 높일 수 있다.
또한, 제1 광학 영역(DA1)의 투과 영역(TA)에는 금속 전극과 같은 구성요소가 배치되지 않음에 따라, 제1 광학 영역(DA1)의 투과 영역(TA)은 평평한 층으로만 구성될 수 있다.
한편, UDC 모델 또는 UDIR 모델에서 투과 영역(TA)의 투과율을 확보하기 위해 캐소드를 제거하게 되면, UV 신뢰성이 취약해질 수 있다. 즉, UV 광의 투과에 의한 유기물질의 아웃 가스(outgassing) 발생으로 인한 발광부의 화소 수축(shrinkage) 불량이 발생할 수 있다.
이에, 본 명세서의 일 실시예에 따르면, 투과 영역(TA)의 유기물질의 일부를 제거하여 유기물질의 부피를 줄임으로써 UV 광의 투과에 의한 유기물질의 아웃 가스 발생을 억제할 수 있다.
본 명세서의 일 실시예에 따르면, 제1 광학 영역(DA1)의 투과 영역(TA)에서 발광층(122)의 하면은 평탄화층(PLN)과 접할 수 있다. 즉, 투과 영역(TA)에는 뱅크(116)가 배치되지 않을 수 있다. 이에 따라 투과 영역(TA)에 배치된 유기물질의 부피를 줄일 수 있다.
예를 들어, 투과 영역에서 뱅크와 같은 유기물질의 부피를 줄일 경우, 이후 투과 영역에 배치되는 증착 방지층은 발광층의 상부뿐만 아니라 뱅크의 측면에도 배치될 수 있다. 증착 방지층은 증착 방지층의 상부 또는 하부에 배치된 층과의 접착력이 낮기 때문에, 증착 방지층의 하부에 단차가 있을 경우, 단차에 기인하는 막들뜸이 발생할 수 있다.
이에, 본 명세서의 일 실시예에 따르면, 광학 영역(DA1)에서 증착 방지층(150)은 평평한 면에 배치될 수 있다. 즉, 본 명세서의 일 실시예에 따르면, 광학 영역(DA1)에서 증착 방지층(150)의 하부는 평평할 수 있고, 증착 방지층(150)은 뱅크(116)와 서로 중첩하지 않을 수 있다.
본 명세서의 일 실시예에 따르면, 증착 방지층(150)의 하부에는 단차가 존재하지 않기 때문에, 증착 방지층(150)의 배치에 따른 막들뜸을 예방할 수 있다.
한편, 증착 방지층(150)이 배치됨에 따라 이후 캐소드(123) 증착 시 캐소드(123)는 증착 방지층(150) 상부에는 배치되지 않게 된다. 즉, 캐소드(123)는 광학 영역(DA1)의 발광 영역(EA)에만 배치될 수 있다. 발광 영역(EA)에 배치된 캐소드(123)의 측면과 광학 영역(DA1)의 투과 영역(TA)에 배치된 증착 방지층(150)의 측면은 서로 접할 수 있으나, 이에 제한되지 않는다.
한편, 도 8a 및 도 8b를 함께 참조하면, 투과 영역(TA)의 면적과 증착 방지층(150)의 면적은 동일할 수 있다. 이때 증착 방지층(150)의 두께는 일정할 수 있다.
즉, 투과 영역(TA) 전체에 증착 방지층(150)이 배치됨으로써 투과 영역(TA)에서 캐소드(123)와 같은 불투명한 전극이 배치되지 않아, 투과율을 개선할 수 있다.
도 8a에 투과 영역(TA)이 삼각형인 구조를 도시하였으나, 본 명세서의 일 실시예에 따른 투과 영역(TA)의 형상이 이에 한정되는 것은 아니다. 예를 들어, 투과 영역(TA)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다.
이하에서는, 도 9 및 도 10을 참고하여 본 명세서의 다른 실시예에 따른 표시 장치에 대하여 설명한다.
도 9는 본 명세서의 다른 실시예에 따른 표시 장치(200)의 광학 영역(DA1) 내의 발광 영역(EA) 및 투과 영역(TA)의 단면 구조를 보여주는 단면도이다. 도 10a는 본 명세서의 다른 실시예에 따른 투과 영역(TA)과 증착 방지층(250)의 위치 관계를 보여주는 도면이다. 도 10b는 본 명세서의 다른 실시예에 따른 투과 영역(TA)을 확대하여 보여주는 확대도이다.
도 9의 표시 장치는 도 1 내지 도 8의 표시 장치와 비교하여 증착 방지층(250)을 제외한 다른 구성은 실질적으로 동일하다. 이에, 설명의 편의를 위하여 중복 설명은 생략하도록 한다.
도 9 및 도 10을 참조하면, 본 명세서의 일 실시예에 따른 증착 방지층(250)은 두께가 일정한 제1 부분(253), 및 제1 부분을 둘러싸도록 배치되고, 제1 부분보다 두께가 얇은 제2 부분(255)을 포함할 수 있다.
이때, 제1 부분(253)과 제2 부분(255)은 일체로 이루어지고, 동일 물질로 이루어질 수 있다.
예를 들어, 제2 부분(255)의 두께는 제1 부분(253)으로부터 멀어질 수록 감소할 수 있다.
구체적으로, 본 명세서의 다른 실시예에 따르면, 증착 방지층(250) 형성 시, FMM을 사용하여 증착 방지층(250)을 증착하게 된다. 이때, 공정 마진을 고려하여 FMM을 투과 영역(TA)의 평평한 면의 일부와 중첩되도록 배치하고 증착 방지층(250)을 형성할 경우, FMM에서 노출된 영역은 두께가 일정한 제1 부분(253)으로 형성되고, FMM과 중첩된 영역은 공정 마진에 의해 제1 부분(253)으로부터 멀어질수록 두께가 감소하는 제2 부분(255)으로 형성된다.
도 10a 및 도 10b를 함께 참조하면, 투과 영역(TA)의 면적은 제1 부분(253) 및 제2 부분(255)으로 구성되는 증착 방지층(250)의 면적과 동일할 수 있다. 이때 도 10a의 폭(w)은 도 10b에서 제1 부분(253)으로부터 멀어질 수록 두께가 감소하는 제2 부분(255)의 폭(w)에 대응된다.
따라서, 제2 부분(255)의 두께는 발광 영역(EA)에 인접할수록 감소하기 때문에, 본 명세서의 다른 실시예에 따른 제1 부분(253) 및 제2 부분(255)으로 구성된 증착 방지층(250)은 발광 영역(EA)에 배치된 뱅크(116) 등 단차가 형성된 부분에는 배치되지 않고, 광학 영역(DA1)의 평평한 면에만 더욱 용이하게 배치될 수 있다.
본 명세서의 다른 실시예에 따르면, 증착 방지층(250)의 배치에 따른 막 들뜸 불량을 예방하는 효과가 더욱 개선될 수 있다.
도 11은 본 명세서의 다른 실시예에 따른 플렉서블 표시 장치의 제1 광학 영역을 보여주는 평면도이다. 도 12는 도 11의 X 영역을 확대하여 보여주는 도면이다.
우선, 도 11을 참조하면, 제1 광학 영역(DA1)은 중심 영역(310)과 중심 영역(310)의 외곽에 위치하는 베젤 영역(320)을 포함할 수 있다.
제1 광학 영역(DA1)은 복수개의 가로 라인(HL)을 포함할 수 있다. 복수의 가로 라인(HL)에 의하여 베젤 영역(320)에 위치하는 트랜지스터와 중심 영역(310)에 위치하는 발광 소자들이 연결될 수 있다.
실시예에 따른 플렉서블 표시 장치(300)는 라우팅 구조(340)를 포함할 수 있다. 라우팅 구조(340)를 포함함으로써, 중심 영역(310)이 소정 영역(a)만큼 확장될 수 있다. 라우팅 구조(340)에 의해 소정 영역(a)에 위치하는 화소가 베젤 영역(320)에 위치하는 트랜지스터와 연결될 수 있기 때문이다.
라우팅 구조(340)를 포함하는 제1 광학 영역(DA1)의 구조를 구체적으로 검토하면 다음과 같다.
도 12를 참조하면, 제1 광학 영역은 중심 영역(310)과 베젤 영역(320)에 위치하는 복수의 발광 소자(ED)를 포함할 수 있다. 제1 광학 영역이 복수의 발광 소자(ED)를 포함함으로써, 제1 광학 영역이 화면을 표시할 수 있다.
제1 광학 영역은 베젤 영역(320)에 위치하는 복수의 트랜지스터(350)를 포함할 수 있다. 중심 영역(310)은 트랜지스터(350)가 위치하지 않을 수 있다. 중심 영역(310)에 트랜지스터가 위치하지 않음으로써, 중심 영역(310)이 보다 높은 투과율을 가질 수 있다.
제1 광학 영역은 복수의 행을 포함하고, 제1 행(R1) 및 제2 행(R2)을 포함할 수 있다. 제1 광학 영역에 포함되는 복수의 행은, 제1 광학 영역을 가로 방향으로 가로지르는 임의의 영역으로서, 트랜지스터(350)의 패턴에 의하여 규정될 수 있다.
플렉서블 표시 장치는, 중심 영역(310)에 위치하고 제1 행(R1)에 위치하는 발광 소자(ED) 및 베젤 영역(320)에 위치하고 제2 행(R2)에 위치하는 트랜지스터(350)를 포함할 수 있다.
플렉서블 표시 장치는, 제1 행(R1)에 위치하는 발광 소자(ED)와 제2 행(R2)에 위치하는 트랜지스터(350)를 전기적으로 연결하는 라우팅 구조(340)를 포함할 수 있다.
라우팅 구조(340)에 의하여, 서로 다른 행에 위치하는 트랜지스터(350)와 발광 소자(ED)가 연결될 수 있으므로, 발광 소자(ED)보다 많은 수의 트랜지스터(350)가 배치된 행에 위치한 트랜지스터(350)와 그 보다 많은 수의 발광 소자(ED)가 배치된 행에 위치한 발광 소자(ED)를 서로 연결할 수 있다.
중심 영역(310)이 제1 행(R1)에서 포함하는 발광 소자(ED)의 수는 중심 영역(320)이 제2 행(R2)에서 포함하는 발광 소자(ED)의 수보다 더욱 클 수 있다. 따라서, 제1 행(R1)에 포함되는 발광 소자(ED)를 구동하기 위해서는 더욱 많은 수의 트랜지스터(350)가 필요하며, 제2 행(R2)에 포함되는 발광 소자(ED)를 구동하기 위해서는 더욱 적은 수의 트랜지스터(350)가 필요하다. 따라서, 베젤 영역(320)의 제2 행(R2)에 위치하는 트랜지스터(350) 중 제2 행(R2)에 위치하는 발광 소자(ED)와 전기적으로 연결되지 않은 잉여 트랜지스터(350)가 라우팅 구조(340)에 의해 제1 행(R1)에 위치하는 발광 소자(ED)와 전기적으로 연결될 수 있다.
중심 영역(310)은, 중심 영역(310) 전체에서 단위 면적당 화소의 숫자가 실질적으로 동일할 수 있다. 단위 면적당 화소의 숫자가 실질적으로 동일하다는 것은, 예를 들면, 하나의 화소 패턴이 중심 영역(310) 전체에서 실질적으로 균일한 것을 의미할 수 있다. 따라서, 중심 영역(310)과 중첩되는 면적이 제2 행(R2) 보다 큰 제1 행(R1)에는 보다 많은 수의 발광 소자(ED)가 위치할 수 있다.
예를 들어, 베젤 영역(320)이 제1 행(R1)에서 포함하는 트랜지스터(350)의 수는 베젤 영역(320)이 제2 행(R2)에서 포함하는 트랜지스터(350)의 수와 실질적으로 동일할 수 있다. 상기 예시에서, 중심 영역(310)이 제1 행(R1)에서 포함하는 발광 소자(ED)의 수가 더욱 많고 중심 영역(310)이 제2 행(R2)에서 포함하는 발광 소자(ED)의 수가 더욱 적다면 제2 행(R2)에 포함되는 트랜지스터(350)의 일부는 제2 행(R2)에 위치하는 발광 소자(ED)와 전기적으로 연결되지 않고, 제1 행(R1)에 위치하는 발광 소자(ED)와 전기적으로 연결될 수 있다.
그리고, 베젤 영역(320)은 베젤 영역(320) 전체에서 단위 면적당 트랜지스터(350)의 숫자가 실질적으로 동일할 수 있다. 단위 면적당 트랜지스터의 패턴이 실질적으로 동일하다는 것은, 베젤 영역(320) 전체에서 하나의 트랜지스터 패턴이 실질적으로 균일한 것을 의미할 수 있다.
베젤 영역(320)이 제1 행(R1)과 중첩되는 영역의 면적은, 베젤 영역(320)이 제2 행(R2)과 중첩되는 영역의 면적과 실질적으로 동일할 수 있다. 이러한 예시에서 베젤 영역(320)의 제1 행(R1)에 위치하는 트랜지스터(350)의 수는 베젤 영역의 제2 행(R2)에 위치하는 트랜지스터(350)의 수와 실질적으로 동일할 수 있다.
베젤 영역(320)이 이와 같을 경우 베젤 영역(320)의 행에 위치하는 트랜지스터(350)의 숫자가 일정하게 유지될 수 있고, 라우팅 구조(340)에 의해 특정한 행의 잉여 트랜지스터가 다른 행의 잉여 발광 소자와 전기적으로 연결될 수 있으므로, 실시예에 따른 플렉서블 표시 장치가 비교예의 플렉서블 표시 장치보다 더욱 넓은 중심 영역(310)을 가질 수 있다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 발광 영역 및 투과 영역을 포함하는 광학 영역 및 광학 영역을 둘러싸는 일반 영역을 포함하는 표시 영역 및 비표시 영역을 포함하는 기판, 표시 영역에서 기판 상에 배치되는 평탄화층, 평탄화층 상에 배치되고, 애노드, 발광층 및 캐소드를 포함하는 복수의 발광 소자, 평탄화층 상에서 애노드의 끝단을 덮도록 배치되는 뱅크, 및 광학 영역에서 발광 영역 및 투과 영역 중 투과 영역에서 발광층 상에 배치되는 증착 방지층을 포함하고, 뱅크는 광학 영역에서 발광 영역 및 투과 영역 중 발광 영역에 배치된다.
본 명세서의 다른 특징에 따르면, 광학 영역에서 기판 하부에 배치되는 광학 전자 장치를 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 광학 영역의 투과 영역에서 증착 방지층은 평평한 면에 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 광학 영역의 투과 영역에서 발광층의 하면은 평탄화층과 접할 수 있다.
본 명세서의 다른 특징에 따르면, 광학 영역에서 증착 방지층과 뱅크는 서로 중첩하지 않을 수 있다.
본 명세서의 다른 특징에 따르면, 광학 영역의 발광 영역에 배치된 캐소드의 측면과 광학 영역의 투과 영역에 배치된 증착 방지층의 측면은 서로 접할 수 있다.
본 명세서의 다른 특징에 따르면, 증착 방지층은 두께가 일정할 수 있다.
본 명세서의 다른 특징에 따르면, 증착 방지층은, 두께가 일정한 제1 부분, 및 제1 부분을 둘러싸도록 배치되고, 제1 부분보다 두께가 얇은 제2 부분을 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제2 부분의 두께는 제1 부분으로부터 멀어질 수록 감소할 수 있다.
본 명세서의 다른 특징에 따르면, 제1 부분과 제2 부분은 일체로 이루어지고, 동일 물질로 이루어질 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110a: 제1 기판
110b: 제2 기판
110c: 층간 절연막
111a: 멀티 버퍼층
111b: 액티브 버퍼층
112: 게이트 절연막
113a: 제1 층간 절연막
113b: 제2 층간 절연막
114: 패시베이션층
115a: 제1 평탄화층
115b: 제2 평탄화층
116: 뱅크
117a: 제1 봉지층
117b: 제2 봉지층
117c: 제3 봉지층
118a: 터치 버퍼막
118b: 터치 층간 절연막
119: 보호층
120: 발광 소자
121: 애노드
122: 발광층
123: 캐소드
125: 연결 전극
131: 게이트 전극
132: 소스 전극
133: 드레인 전극
134: 액티브층
135: 금속층
150, 250: 증착 방지층
253: 제1 부분
255: 제2 부분
170: 광학 전자 장치
170a: 제1 광학 전자 장치
170b: 제2 광학 전자 장치
DA: 표시 영역
DA1: 제1 광학 영역
DA2: 제2 광학 영역
NA: 일반 영역
DP: 표시 패널
EDL: 발광 소자층
ENCAP: 봉지층
GM: 게이트 물질층
NDA: 비표시 영역
PAC: 보호층
PCL: 유기물층
PG: 서브 화소 그룹
PLN: 평탄화층
SP: 서브 화소
SUB: 기판
TA: 투과 영역
TM: 금속 패턴
TRL: 트랜지스터층
TSL: 터치 감지층

Claims (10)

  1. 발광 영역 및 투과 영역을 포함하는 광학 영역 및 상기 광학 영역을 둘러싸는 일반 영역을 포함하는 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에서 상기 기판 상에 배치되는 평탄화층;
    상기 평탄화층 상에 배치되고, 애노드, 발광층 및 캐소드를 포함하는 복수의 발광 소자;
    상기 평탄화층 상에서 애노드의 끝단을 덮도록 배치되는 뱅크; 및
    상기 광학 영역에서 상기 발광 영역 및 상기 투과 영역 중 상기 투과 영역에서 상기 발광층 상에 배치되는 증착 방지층을 포함하고,
    상기 뱅크는 상기 광학 영역에서 상기 발광 영역 및 상기 투과 영역 중 상기 발광 영역에 배치되는, 표시 장치.
  2. 제1항에 있어서,
    상기 광학 영역에서 상기 기판 하부에 배치되는 광학 전자 장치를 더 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 광학 영역의 상기 투과 영역에서 상기 증착 방지층은 평평한 면에 배치되는, 표시 장치.
  4. 제1항에 있어서,
    상기 광학 영역의 상기 투과 영역에서 상기 발광층의 하면은 상기 평탄화층과 접하는, 표시 장치.
  5. 제1항에 있어서,
    상기 광학 영역에서 상기 증착 방지층과 상기 뱅크는 서로 중첩하지 않는, 표시 장치.
  6. 제1항에 있어서,
    상기 광학 영역의 상기 발광 영역에 배치된 상기 캐소드의 측면과 상기 광학 영역의 상기 투과 영역에 배치된 상기 증착 방지층의 측면은 서로 접하는, 표시 장치.
  7. 제1항에 있어서,
    상기 증착 방지층은 두께가 일정한, 표시 장치.
  8. 제7항에 있어서,
    상기 증착 방지층은,
    두께가 일정한 제1 부분; 및
    상기 제1 부분을 둘러싸도록 배치되고, 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제2 부분의 두께는 상기 제1 부분으로부터 멀어질 수록 감소하는, 표시 장치.
  10. 제8항에 있어서,
    상기 제1 부분과 상기 제2 부분은 일체로 이루어지고, 동일 물질로 이루어지는, 표시 장치.
KR1020220190608A 2022-12-30 2022-12-30 표시 장치 KR20240107714A (ko)

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