KR20240107134A - 수평으로 한정된 채널을 갖는 반도체-초전도체 하이브리드 디바이스 형성 기법 - Google Patents
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Abstract
수평으로 한정된 채널을 갖는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법이 설명된다. 예시적인 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조를 형성하는 단계를 포함한다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하는 단계를 더 포함할 수 있다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의, 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 단계를 더 포함할 수 있으며, 여기서 좌측 게이트 및 우측 게이트 각각의 상단 표면은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋된다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하는 단계를 더 포함할 수 있다.
Description
토폴로지 나노와이어(topological nanowires)와 같은 디바이스는 현재, 웨이퍼에 형성된 초전도체를 패터닝하여 와이어를 정전기 방식으로 위에서 아래로 정의함으로써 제작된다. 초전도체의 패터닝은 나노와이어와 연관된 채널에 대한 정전기 전위를 정의한다. 그러나, 초전도체의 패터닝은 채널의 정전기 전위를 초전도체의 라인 에지 거칠기(line edge roughness: LER)에 따라 달라지게 하며, 이는 토폴로지 갭의 크기를 감소시킨다. 또한, 정전기 채널이 웨이퍼의 표면에 가깝게 형성되기 때문에, 전하 산란 효과의 영향을 받는다. 따라서, 전하 산란 효과에 덜 민감하고 또한 패터닝된 초전도체의 LER에 영향을 받지 않는 개선된 디바이스가 필요하다.
일 양상에서, 본 개시는 기판 상에 제1 절연 반도체 헤테로구조(first isolated semiconductor heterostructure) 및 제2 절연 반도체 헤테로구조를 형성하는 것을 포함하는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법에 관한 것이다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하는 단계를 더 포함할 수 있다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의, 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 것을 더 포함할 수 있으며, 여기서 좌측 게이트 및 우측 게이트 각각의 상단 표면은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋된다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하는 단계를 더 포함할 수 있다.
다른 양상에서, 본 개시는 기판 상에 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조를 형성하는 것을 포함하는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법에 관한 것이다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하고, 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의, 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 단계를 더 포함할 수 있는데, 여기서 여기서 좌측 게이트 및 우측 게이트 각각의 상단 표면은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋된다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하는 단계를 더 포함할 수 있으며, 여기서 반도체-초전도체 하이브리드 디바이스는 각각의 절연 반도체 헤테로구조와 연관된 각각의 좌측 게이트 및 우측 게이트를 통해 전기장을 적용하는 것에 응답하여 수평으로 한정된 정전기 채널을 형성하도록 구성된다.
또 다른 양상에서, 본 개시는 기판 위에 반도체 헤테로구조를 형성하는 것을 포함하는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법에 관한 것이다. 이 방법은 반도체 헤테로구조 위에 초전도 층을 형성하는 단계를 더 포함할 수 있다. 이 방법은 반도체 헤테로구조의 제1 측면 및 반도체 헤테로구조의, 제1 측면에 반대되는 제2 측면을 노출시켜, 반도체 헤테로구조의 제1 측면에 인접한 제1 게이트의 형성 및 반도체 헤테로구조의 제2 측면에 인접한 제2 게이트의 형성을 허용하는 것을 더 포함할 수 있다. 이 방법은 제1 게이트의 제1 부분 및 제2 게이트의 제2 부분을 제거하여, 제1 게이트의 제1 상단 표면 및 제2 게이트의 제2 상단 표면 각각이 반도체 헤테로구조의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 하는 단계를 더 포함할 수 있다.
이 요약은 아래의 상세 설명에 자세히 설명되어 있는 일부 개념을 간소화된 형태로 소개하기 위해 제공된다. 이 요약은 청구된 주제의 주요 특징이나 필수 기능을 식별하기 위한 것이 아니며, 청구된 주제의 범위를 제한하기 위한 목적으로 사용되지 않는다.
본 개시는 예시적인 예로서 설명되며, 첨부된 도면에 의해 제한되지 않으며, 첨부된 도면에서, 유사한 참조번호는 유사한 요소를 나타낸다. 도면의 요소는 단순성과 명확성을 위해 예시된 것이며 반드시 축척에 따라 그려진 것은 아니다.
도 1은 처리 단계에 있는 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 2는 후속 처리 단계에 있는 도 1의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 3은 후속 처리 단계에 있는 도 2의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 4는 후속 처리 단계에 있는 도 3의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 5는 후속 처리 단계에 있는 도 4의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 6은 수평으로 한정된 채널을 포함하는 도 5의 반도체-초전도체 하이브리드 디바이스를 포함하여, 본원에 설명된 예시적인 반도체-초전도체 하이브리드 디바이스의 동작을 도시한다.
도 7은 처리 단계에 있는 또 다른 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 8은 후속 처리 단계에 있는 도 7의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 9는 후속 처리 단계에 있는 도 8의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 10은 후속 처리 단계에 있는 도 9의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 11은 후속 처리 단계에 있는 도 10의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 12는 후속 처리 단계에 있는 도 11의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 13은 도 12의 예시적인 반도체-초전도체 하이브리드 디바이스의 일부분을 확대하여 보여준다.
도 14는 후속 처리 단계에 있는 도 12의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 15는 후속 처리 단계에 있는 도 14의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 16은 후속 처리 단계에 있는 도 15의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 17은 도 16의 예시적인 반도체-초전도체 하이브리드 디바이스의 일부분을 확대하여 보여준다.
도 18은 후속 처리 단계에 있는 도 16의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 19는 일 예에 따른 반도체-초전도체 하이브리드 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 20은 일 예에 따른 반도체-초전도체 하이브리드 디바이스를 형성하는 방법의 또 다른 흐름도를 도시한다.
도 1은 처리 단계에 있는 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 2는 후속 처리 단계에 있는 도 1의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 3은 후속 처리 단계에 있는 도 2의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 4는 후속 처리 단계에 있는 도 3의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 5는 후속 처리 단계에 있는 도 4의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 6은 수평으로 한정된 채널을 포함하는 도 5의 반도체-초전도체 하이브리드 디바이스를 포함하여, 본원에 설명된 예시적인 반도체-초전도체 하이브리드 디바이스의 동작을 도시한다.
도 7은 처리 단계에 있는 또 다른 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 8은 후속 처리 단계에 있는 도 7의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 9는 후속 처리 단계에 있는 도 8의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 10은 후속 처리 단계에 있는 도 9의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 11은 후속 처리 단계에 있는 도 10의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 12는 후속 처리 단계에 있는 도 11의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 13은 도 12의 예시적인 반도체-초전도체 하이브리드 디바이스의 일부분을 확대하여 보여준다.
도 14는 후속 처리 단계에 있는 도 12의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 15는 후속 처리 단계에 있는 도 14의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 16은 후속 처리 단계에 있는 도 15의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 17은 도 16의 예시적인 반도체-초전도체 하이브리드 디바이스의 일부분을 확대하여 보여준다.
도 18은 후속 처리 단계에 있는 도 16의 예시적인 반도체-초전도체 하이브리드 디바이스를 보여준다.
도 19는 일 예에 따른 반도체-초전도체 하이브리드 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 20은 일 예에 따른 반도체-초전도체 하이브리드 디바이스를 형성하는 방법의 또 다른 흐름도를 도시한다.
본 개시에 설명된 예들은 수평으로 한정된 채널을 갖는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법과 관련된다. 특정 실시예는 반도체 헤테로구조에서 정전기 채널(예를 들어, 2차원 전자 가스(2-DEG) 채널)을 수평으로 한정할 수 있는 반도체-초전도체 하이브리드 디바이스와 특정 실시예는 반도체 헤테로구조에서 정전기 채널(예를 들어, 2차원 전자 가스(2-DEG) 채널)을 수평으로 한정할 수 있는 반도체-초전도체 하이브리드 디바이스와 관련된다. 특정 예는 수평으로 한정된 정전기 채널을 사용하여 구현될 수 있는 토폴로지 나노와이어와 더 관련된다. 이러한 반도체 헤테로구조는 주기율표의 III족 및 V족의 물질을 사용하여 형성될 수 있다. 또한, 이러한 반도체 헤테로구조는 주기율표의 II족, IV족 또는 VI족의 물질을 사용하여 형성될 수도 있다. 토폴로지 나노와이어는 화학 빔 에피택시 또는 분자 빔 에피택시를 사용하여 형성된 다음 기판으로 전사되어 디바이스의 소스, 드레인 및 게이트 측면을 형성할 수 있다. 또한, 이들 물질은 선택적 영역 성장(SAG) 기술을 사용하여 토폴로지 나노와이어를 형성하는 데 사용될 수 있다.
예시적인 디바이스는 반도체 웨이퍼에 다양한 물질의 인시추 성장(in-situ growth)을 사용하여 형성될 수 있다. 예시적인 반도체 웨이퍼는 인듐 인화물(InP), 인듐 비화물(InAs), 인듐 안티몬화물(InSb), 수은 카드뮴 텔루라이드(HgCdTe), 또는 주기율표의 II족, III족, IV족, V족 및 VI족으로부터 선택된 물질의 임의의 적절한 조합, 또는 주기율표의 II족, III족, IV족, V족 및 VI족으로부터 선택된 세 가지 다른 원자의 물질로 이루어진 임의의 삼원 화합물(ternary compounds)을 사용하여 형성되는 웨이퍼를 포함한다. 예를 들어, 웨이퍼는 기판 위에 이러한 물질 조합의 에피택셜 성장에 의해 형성될 수 있다. 토폴로지 나노와이어은 초전도체-반도체 인터페이스를 형성하여 이러한 웨이퍼에 형성될 수 있다.
이러한 디바이스를 형성하는 동안, 마스크(또는 마스크들)를 사용하여 디바이스의 토폴로지 활성 영역(topologically active areas)을 정의할 수 있다. 토폴로지 활성인 영역은 양자 우물, 예컨대, InAs 양자 우물 또는 GaAs 양자 우물을 포함할 수 있다. 이러한 디바이스의 경우, 토폴로지 활성 영역(초전도 금속층(가령, 알루미늄층)을 포함)과 토폴로지 비활성 영역(금속층(가령, 알루미늄층)을 포함하지 않음) 사이의 인터페이스가 중요하다. 반도체 성장 직후에 에피택셜 성장된 알루미늄과 같은 초전도체의 인시추 증착은 초전도 갭의 품질을 향상시킨다. 하지만, 이 기술에는 추가적인 제작 문제가 있다. 예를 들어, 디바이스의 토폴로지 영역을 정의하기 위해 알루미늄은 제거되어야 한다. 알루미늄에 선택적으로 반응하는 습식 에칭 용액은 발열성이 강해 반도체를 손상시킬 수 있다. 이러한 반도체 손상은 초전도체의 라인 에지 거칠기(LER)를 증가시켜 토폴로지 갭의 크기를 감소시킨다.
또한, 에칭 단계는 토폴로지 활성 영역과 토폴로지 비활성 영역 사이의 인터페이스를 손상시킨다. 이 손상 중 일부는 디바이스의 작동을 방해할 수 있는 하전된 표면 상태에 해당한다. 이는 양자 우물이 얕은 깊이(예컨대, 표면에서 약 10nm 이내)에 형성되기 때문이다. 하전된 표면 상태는 2-DEG의 품질을 방해할 수 있다. 마찬가지로, VLS 방법을 사용하여 성장된 나노와이어와 같은 다른 구조도 손상될 수 있다.
도 1은 처리 단계에 있는 예시적인 반도체-초전도체 하이브리드 디바이스(10)의 뷰(100)를 도시한다. 이 예에서, 이 단계의 일부로서, 반도체 헤테로구조(110)가 기판(102) 상에 형성될 수 있다. 기판(102)은 인듐 인화물(InP) 기판을 포함하여 임의의 유형의 적합한 기판일 수 있다. 반도체 헤테로구조(110)는 버퍼 층(112) 및 양자 우물 층(114)을 포함할 수 있다. 반도체 헤테로구조(110)는 하나 이상의 초전도 양자 우물에 대응하는 헤테로구조의 형성을 완료하기 위해 양자 우물 층(114)의 상단에 형성된 또 다른 버퍼 층(116)을 더 포함할 수 있다. 이들 층 각각은 분자 빔 에피택시(MBE)를 사용하여 형성될 수 있다. 예를 들어, MBE 관련 공정은 진공에서 적절한 물질(예컨대, III-V 반도체 물질)의 증착을 허용하는 MBE 시스템에서 수행될 수 있다. 버퍼 층(116)은 특정 유형의 양자 우물의 형성을 완료하는 데 필요하지 않을 수 있다.
이 예에서 기판(102)은 인듐 인화물(InP) 기판일 수 있다. 버퍼 층(112)은 인듐 갈륨 비화물(InGaAs) 층일 수 있다. 양자 우물 층(114)은 인듐 비화물(InAs) 층일 수 있다. 버퍼 층(116)은 인듐 알루미늄 비화물(InAlAs) 층일 수 있다. 도 1에는 반도체-초전도체 하이브리드 디바이스(10)의 특정 개수의 층들이 특정 방식으로 배열된 것을 도시하고 있지만, 더 많거나 적은 수의 층들이 다르게 배열될 수 있다. 예를 들어, 기판(102)은 인듐 비화물, 인듐 안티몬화물, 인듐 비화물 안티몬화물 또는 이와 유사한 기판 재료를 포함할 수 있다. 또한, 각 버퍼 층은 알루미늄, 납, 니오븀, 주석, 탄탈륨 또는 바나듐을 포함하는 다른 물질을 포함할 수 있다. 또한 각 버퍼 층은 동일한 재료 세트로 구성될 필요는 없으며 서로 다른 재료를 포함할 수 있다. 일 예로, 반도체 헤테로구조는 인듐 비화물 또는 알루미늄 비화물의 제1 층, 인듐 비화물의 제2 층, 및 인듐 비화물 또는 갈륨 비화물의 제3 층을 포함할 수 있다. 또한, 도 1에는 캡핑층이 도시되어 있지 않지만, 반도체 헤테로구조(110)에 캡핑층이 형성되어 반도체 헤테로구조의 상단 표면을 산화 또는 다른 공정에 의해 발생된 변화로부터 보호할 수 있다. 이러한 캡핑층은 갈륨 비화물 층 또는 알루미늄 비화물 층일 수 있다. 반도체 헤테로구조를 보호하는 데 도움이 될 수 있는 다른 재료에는 산화 알루미늄, 니오븀 또는 기타 적절한 재료가 포함될 수 있다. 또한, 반도체-초전도체 하이브리드 디바이스(10)는 도 1에 도시된 것 이외의 추가 또는 더 적은 수의 중간층을 포함할 수 있다. 예를 들어, 반도체-초전도체 하이브리드 디바이스(10)는 일차원 나노와이어로 형성될 수 있다.
도 2는 후속 처리 단계에 있는 도 1의 예시적인 반도체-초전도체 하이브리드 디바이스(10)의 뷰(200)를 도시한다. 이 처리 단계에서, 초전도 금속층(120)은 반도체 헤테로구조(110)의 상단에 형성될 수 있다. 이 예에서, 초전도 금속층(120)은 MBE를 사용하여 증착될 수 있다. 쿠퍼 쌍의 존재와 관련된 전자 쌍의 주기성을 나타내는 임의의 초전도체가 초전도 금속층(120)을 형성하는 데 사용될 수 있다. 초전도 금속층(120)을 형성하는 데 사용될 수 있는 예시적인 물질은 납, 인듐, 주석 및 알루미늄을 포함하지만 이에 국한되지 않는다. 도 2는 반도체-초전도체 하이브리드 디바이스(10)의 특정 수의 층들이 특정 방식으로 배열된 것을 도시하고 있지만, 더 많거나 더 적은 수의 층들이 다르게 배열될 수 있다.
도 3은 후속 처리 단계에 있는 도 2의 예시적인 반도체-초전도체 하이브리드 디바이스(10)의 뷰(300)를 도시한다. 이 단계의 일부로서, 초전도 금속층(120)의 일부(302)가 선택적으로 제거될 수 있다. 이 단계는 습식 에칭 또는 건식 에칭을 사용하여 수행될 수 있다. 마스크가 토폴로지 양자 컴퓨팅 디바이스의 토폴로지 활성 영역을 정의하는 데 사용될 수 있다. 토폴로지 활성 영역에는 양자 우물, 예컨대, InAs 양자 우물 또는 GaAs 양자 우물이 포함될 수 있다. 토폴로지 양자 컴퓨팅을 위해서는, 토폴로지 활성 영역(예컨대, 금속층(알루미늄층) 포함)과 토폴로지 비활성 영역(예컨대, 금속층(알루미늄층) 미포함) 사이의 인터페이스가 중요하다. 에칭 단계는 토폴로지 활성 영역과 토폴로지 비활성 영역 사이의 인터페이스를 포함하여, 에칭 단계의 결과로서 노출되는 초전도 금속층(120)의 부분(302)의 표면(예를 들어, 304)을 손상시킬 수 있다. 이러한 손상 중 일부는 반도체-초전도체 하이브리드 디바이스(10)의 작동을 방해할 수 있는 하전된 표면 상태에 대응한다. 이는 양자 우물(또는 이와 유사한 구조)이 얕은 깊이(예컨대, 표면의 약 10nm 이내)에 형성되기 때이다. 하전된 표면 상태는 정전기 채널(예컨대, 2-DEG 채널)의 품질을 방해할 수 있다. 마찬가지로, VLS 방법이나 SAG 방법을 사용하여 성장된 나노와이어와 같은 다른 구조도 손상될 수 있다.
도 4는 후속 처리 단계에 있는 도 3의 예시적인 반도체-초전도체 하이브리드 디바이스(10)의 뷰(400)를 도시한다. 이 처리 단계에서, 반도체 헤테로구조(110)의 각 측면은 선택적으로 에칭되어 그 측면이 노출될 수 있다. 또한, 초전도 금속층(120)의 각 측면도 이 단계의 일부로서 제거될 수 있다. 이러한 물질의 선택적 제거는 습식 에칭 또는 건식 에칭을 사용하여 수행될 수 있다. 이 예에서, 이러한 물질의 선택적 제거는 폭(B) 대 깊이(A)의 비율에 의해 정의된 특정 종횡비를 갖는 반도체-초전도체 하이브리드 구조의 형성을 초래한다. 일례로, 폭(B)의 값이 100nm이고 깊이(A)의 값이 100nm라고 가정하면, 종횡비는 1이 될 수 있다. 그러나 종횡비는 1일 필요는 없으며 1보다 작거나 클 수 있다. 공정 노드 크기 및 관련 기술 제약에 따라 종횡비와 깊이(A) 및 폭(B)의 각 값이 결정될 수 있다. 이 예에서, 측면을 노출하는 목적은 반도체 헤테로구조(110)의 각 측면에 게이트가 형성될 수 있도록 하기 위한 것이다.
도 5는 후속 처리 단계에 있는 도 4의 예시적인 반도체-초전도체 하이브리드 디바이스(10)의 뷰(500)를 도시한다. 이 처리 단계에서는 두 단계가 수행될 수 있다. 첫째, 유전체 층(130)이 도 5에 도시된 바와 같이 형성될 수 있다. 둘째, 도 5에 도시된 바와 같이, 게이트(142 및 144)가 형성될 수 있다. 유전체 층(130)이 원자층 증착과 같은 기술을 사용하여 도 4의 반도체-초전도체 하이브리드 디바이스(10)의 상단 표면에 컨포멀하게 증착(또는 다른 방식으로 형성)될 수 있다. 유전체 층(130)을 형성하는 데 사용되는 재료는 산화물(예컨대, 알루미늄 산화물 또는 하프늄 산화물) 또는 질화물을 포함할 수 있다. 또한, 폴리이미드와 같은 스핀온 유전체도 유전체 층(130)을 형성하는 데 사용될 수 있다. 예시적인 유기 기반 유전체 층 재료는 수소 실세스퀴옥산(HSQ), 벤조사이클로부텐(BCB) 등을 포함할 수 있다. 이러한 재료는 경화 및 추가 처리를 필요로 할 수 있다. 게이트(142 및 144) 각각은 금 또는 티타늄 금과 같은 재료를 사용하여 형성될 수 있다. 다른 재료도 사용될 수 있다. 게이트들은 좌측 게이트(예를 들어, 게이트(142)) 및 우측 게이트(예를 들어, 게이트(144)) 각각이 반도체 헤테로구조의 선택된 표면(예를 들어, 상단 표면)에서 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 형성될 수 있다. 게이트들의 배열 및 오프셋에 관한 추가적인 상세 사항은 도 6 및 관련 설명과 관련하여 제공된다. 도 5에는 반도체-초전도체 하이브리드 디바이스(10)의 특정 수의 층이 특정 방식으로 배열된 것을 도시하고 있지만, 더 많거나 더 적은 수의 층이 다르게 배열될 수 있다.
도 6은 수평으로 한정된 채널을 포함하는 도 5의 반도체-초전도체 하이브리드 디바이스(10)를 포함하여, 본 명세서에 설명된 예시적인 반도체-초전도체 하이브리드 디바이스의 동작을 도시한다. 동작은 특히 나노와이어로 사용되는 경우, 정전기 채널의 수평적 한정 및 반도체-초전도체 하이브리드 디바이스(10)와 연관된 조정가능성 측면(tunability aspects)에서 설명된다. 뷰(610)는 반도체-초전도체 하이브리드 디바이스(10)의 측면도를 도시하고, 뷰(620)는 반도체-초전도체 하이브리드 디바이스(10)의 상부도를 도시한다. 이들 각각의 뷰는 단지 수평으로 한정된 정전기 채널을 갖는 반도체-초전도체 하이브리드 디바이스(10)의 동작을 설명하기 위해 사용될 뿐이며, 그러한 디바이스가 형성될 수 있는 다양한 방법을 제한하기 위한 것이 아니다. 앞서 설명한 바와 같이, 초전도체(예컨대, 초전도 금속층(120))의 패터닝은 채널의 정전기 전위를, 초전도체의 라인 에지 거칠기(LER)(예컨대, 도 6에 도시된 반도체 헤테로구조의 상단 표면 위에 형성된 초전도체와 관련된 LER)에 종속되게 하고, 그 결과 토폴로지 갭의 크기를 감소시킨다. 또한, 기존 디바이스에서는 정전기 채널이 웨이퍼의 표면에 가깝게 형성되기 때문에, 채널은 전하 산란 영향을 받는다. 그러나, 반도체 헤테로구조의 각 측면에 형성된 게이트(예컨대, 게이트1 및 게이트2)는 반도체 헤테로구조의 상단 표면에서 더 멀리 위치한 수평으로 한정된 정전기 채널(예컨대, 도 6에 표시된 수평으로 한정된 채널(점선))을 생성한다. 결과적으로, 이는 정전기 채널의 전자가 앞서 설명한 에칭 단계로 인해 발생하는 구조적 장애(예컨대, 상단 배리어의 두께 변화 및/또는 거칠기)로부터 멀어지게 한다. 오프셋의 결과로서의 정전기 채널의 품질 개선(예를 들어, 반도체 헤테로구조의 상단 표면으로부터 게이트1과 게이트2의 상단 표면 사이의 거리)은 디바이스의 샘플을 테스트함으로써 결정될 수 있다. 디바이스는 수평으로 한정된 정전기 채널 내에서 전자의 이동성 및 밀도 측면에서 모두 개선되는지 테스트될 수 있다. 이동성은 전자가 흩어지거나 다른 영향을 받기 전에 채널 내에서 얼마나 멀리 이동하는지와 관련이 있을 수 있다. 이 예에서 거리(D)로 표시된 오프셋의 양은 오프셋의 양이 다른 여러 묶음의 샘플을 테스트함으로써 최적될 수 있다. 대안으로, 또는 추가적으로, 채널 특성을 포함한 디바이스 동작을 시뮬레이션하여 적절한 오프셋 양을 결정할 수도 있다.
도 6을 계속 참조하여, 수평으로 한정된 채널의 각 측면에 위치한 게이트(예를 들어, 게이트1 및 게이트2)에 상이한 양의 전압을 적용하면 나노와이어의 기하학적 형상에 의해 정의된 스톱갭(stopgap)의 크기를 변경할 수 있다. 이 예에서, 게이트1은 도 5의 게이트(142)에 대응할 수 있고 게이트2는 도 5의 게이트(144)에 대응할 수 있다. (예컨대, 단자(T1 및 T2)를 통해) 게이트에 인가되는 전압은 수평으로 한정된 채널에서 전자를 이동할 수 있는 전기장을 생성한다. 한 예로, 게이트에 적용된 전압이 2볼트의 전압 차이를 생성한다고 가정하면, 나노와이어(뷰(620)에서 점선으로 표시됨)는 100nm 폭의 나노와이어일 수 있다. 다른 예로, 게이트에 적용된 전압이 4볼트의 전압 차이를 생성한다고 가정하면, 동일한 나노와이어가 50나노미터 폭의 나노와이어일 수 있다. 요약하면, 게이트(예컨대, 게이트1 및 게이트2)를 통해 적절한 전압을 적용하면 도 5의 반도체-초전도체 하이브리드 디바이스(10)의 일부로서 형성된 나노와이어의 폭을 변조할 수 있다. 또한, 앞서 설명한 바와 같이, 이러한 디바이스의 형성 동안 반도체에 손상이 발생하면 초전도체 라인 에지 거칠기(LER)가 증가하여 토폴로지 갭의 크기가 감소한다. 조정가능성을 통해, 본 명세서에서 설명하는 반도체-초전도체 하이브리드 디바이스를 제작하는 동안 공정 제약을 보다 완화할 수 있다.
여전히 도 6을 참조하면, 반도체-초전도체 하이브리드 디바이스(10)의 수평으로 한정된 정전기 채널의 각 측면에 위치한 게이트에 의해 제공되는 조정가능성은 추가적인 이점을 창출할 수 있다. 예를 들어, 반도체-초전도체 하이브리드 디바이스(10)와 연관된 토폴로지 갭의 크기는 많은 공정 및 재료 관련 측면의 함수이다. 결과적으로, 단일 서브밴드 체계(single subband regigme)는 디바이스 제조에 사용되는 재료 및 공정에 따라 디바이스마다 다를 수 있다. 그러나, 수평으로 한정된 정전기 채널의 조정가능성은 단일 서브밴드 체제에서도 필요한 토폴로지 갭을 달성하기 위해 채널을 미세 조정할 수 있도록 해준다. 또 다른 잠재적 이점은 다중 윈도우 스택 및 기타 더 복잡한 나노와이어 배열에 동일한 재료 및 공정 세트를 사용할 수 있다는 점과 연관될 수 있다. 이는 수평으로 한정된 각각의 정전기 채널과 연관된 게이트에 적절한 전압을 적용함으로써 필요한 서브밴드 체제에 맞게 각각의 나노와이어를 조정할 수 있기 때문이다. 또한, 이러한 조정가능성은 다중 서브밴드 체제에서 서브밴드 간 에너지 분리가 매우 낮은 경우에 특히 유용할 수 있다.
게이트에 대한 적절한 전압은 반도체-초전도체 하이브리드 디바이스(10)와 동일한 집적 회로의 일부로 형성된 전원 공급 그리드를 통해 게이트에 결합될 수 있다. 전원 공급 그리드는 집적 회로의 일부로 형성된 비아 또는 다른 상호 연결 구조를 통해 결합될 수 있다. 전압 자체는 집적 회로와 관련된 제어기의 일부로 포함된 전압 조정기를 사용하여 생성될 수 있다. 이러한 제어기는 나노와이어 또는 다른 유형의 토폴로지 양자 컴퓨팅 디바이스로 기능하는 반도체-초전도체 하이브리드 디바이스의 여러 인스턴스를 포함하는 집적 회로와 분리되거나 그와 통합될 수 있다.
도 7은 처리 단계에 있는 또 다른 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(700)를 도시한다. 반도체-초전도체 하이브리드 디바이스(20)는 캡핑층(212)으로 캡핑된 반도체 헤테로구조 웨이퍼(210)를 포함할 수 있다. 반도체 헤테로구조 웨이퍼(210)는 도 1과 관련하여 앞서 설명한 바와 유사한 방식으로 앞서 논의된 재료를 사용하여 형성될 수 있다. 캡핑층(212)은 반도체 헤테로구조 웨이퍼(210) 상에 형성되어, 반도체 헤테로구조의 상부 표면을 산화 또는 기타 공정에 의해 유도된 변화로부터 보호할 수 있다. 이러한 캡핑층은 갈륨 비화물 층 또는 알루미늄 비화물 층일 수 있다. 2-DEG를 보호하는 데 도움이 될 수 있는 다른 재료에는 산화 알루미늄, 니오븀 또는 기타 적절한 재료가 포함될 수 있다. 또한, 반도체-초전도체 하이브리드 디바이스(20)는 도 7에 도시된 것 이외의 추가 또는 더 적은 수의 중간층을 포함할 수 있다.
도 8은 후속 처리 단계에 있는 도 7의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(800)를 도시한다. 이 처리 상태는 반도체 헤테로구조 웨이퍼(210)의 패터닝에 대응한다. 리소그래피 기술이 원하는 패턴을 갖는 마스크를 형성하는 데 사용될 수 있고, 그 패턴은 이후 등방성 에칭(또는 구조를 형성하기 위해 재료를 제거하는 다른 유형의 기술)을 사용하여 반도체 헤테로구조 웨이퍼(210)로 전사될 수 있다. 이 예에서, 등방성 에칭 단계는 절연 반도체 헤테로구조(214, 216 및 218)를 형성할 수 있되, 캡핑층(212)은 이제 이 단계의 일부로서 형성된 절연 반도체 헤테로구조 위에만 남게 된다. 각각의 절연 반도체 헤테로구조는 도 4와 관련하여 앞서 설명한 바와 유사한 특정 종횡비를 가질 수 있다. 일 실시예에서 종횡비는 1보다 작거나 1보다 클 수 있다. 공정 노드 크기 및 관련 기술 제약 조건에 따라 종횡비가 결정될 수 있다. 이 예에서, 측면을 노출하는 목적은 절연 반도체 헤테로구조(214, 216 및 218)의 각 측면에 게이트가 형성되도록 하기 위한 것이다. 또한, 절연 반도체 헤테로구조들(214, 216, 및 218) 각각 사이의 분리는 이들 구조의 동작과 관련하여 기능적 및 전기적 분리를 보장하도록 선택될 수 있다. 도 8은 반도체-초전도체 하이브리드 디바이스(20)의 특정 수의 층들이 특정 방식으로 배열된 것을 도시하고 있지만, 더 많거나 더 적은 수의 층들이 다르게 배열될 수 있다.
도 9는 후속 처리 단계에 있는 도 8의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(900)를 도시한다. 이 처리 단계에서, 유전체 층(220)은 절연 반도체 헤테로구조(214, 216 및 218) 상에 컨포멀하게 증착될 수 있다. 이어서, 금속층(222)이 유전체 층(220)의 상단에 형성될 수 있다. 유전체 층(220)은 원자층 증착과 같은 기술을 사용하여 컨포멀하게 증착(또는 다른 방식으로 형성)될 수 있다. 유전체 층(220)을 형성하는 데 사용되는 재료는 산화물(예컨대, 알루미늄 산화물 또는 하프늄 산화물) 또는 질화물을 포함할 수 있다. 또한, 폴리이미드와 같은 스핀온 유전체도 유전체 층(220)을 형성하는 데 사용될 수 있다. 예시적인 유기 기반 유전체 층 재료는 수소 실세스퀴옥산(HSQ), 벤조사이클로부텐(BCB) 등을 포함할 수 있다. 이러한 재료는 경화 및 추가 처리를 필요로 할 수 있다. 일례로, 유전체 층(220)은 5nm 내지 10nm 사이의 범위에서 두께를 가질 수 있다.
도 9를 계속 참조하여, 금속층(222)은 원자층 증착을 사용하여 형성될 수 있다. 금속층(222)은 알루미늄, 코발트, 또는 게이트 전극으로 사용하기에 적합한 다른 금속을 포함할 수 있다. 도 9는 반도체-초전도체 하이브리드 디바이스(20)의 특정 수의 층들이 특정 방식으로 배열된 것을 도시하고 있지만, 더 많거나 더 적은 수의 층들이 다르게 배열될 수 있다.
도 10은 후속 처리 단계에 있는 도 9의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(1000)를 도시한다. 이 단계의 일부로서, 유전체 재료는 충전물(fill)(224)을 달성하기 위해 사용될 수 있다. 컨포멀 증착을 허용하는 임의의 유전체 재료(예컨대, 적합한 산화물 또는 질화물)가 충전물(224)을 생성하는 데 사용될 수 있다. 또는, 폴리이미드와 같은 유전체도 사용될 수 있다. 도 10은 특정 방식으로 배열된 반도체-초전도체 하이브리드 디바이스(20)의 특정 수의 층들을 도시하고 있지만, 더 많거나 더 적은 수의 층들이 다르게 배열될 수 있다.
도 11은 후속 처리 단계에 있는 도 10의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(1100)를 도시한다. 이 처리 단계에서, 반도체-초전도체 하이브리드 디바이스(20)와 연관된 충전물(224)은 평탄화될 수 있다. 화학적 연마, 기계적 연마, 또는 화학-기계적 연마(CMP) 중 어느 것이라도 이 단계의 일부로 사용될 수 있다. 연마 단계는 앞서 설명한 캡핑층(212)을 노출시키도록 충분한 재료를 제거하는 데 사용될 수 있다.
도 12는 후속 처리 단계에 있는 도 11의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(1200)를 나타낸다. 이 처리 단계에서, 금속층(222)의 일부가 선택적으로 에칭되어 절연 반도체 헤테로구조(214, 216 및 218) 각각의 측면을 따라 금속층(222)의 일부가 제거될 수 있다. 금속층(222)을 형성하는 데 사용되는 금속에 선택적인 에칭 화학 물질이 이 단계의 일부로 사용될 수 있다. 예를 들어, 금속층(222)이 알루미늄을 사용하여 형성된다고 가정하면, 트랜센 에칭 유형 D 에칭 화학 물질이 사용될 수 있다. 다른 예로서, 금속층(222)이 코발트를 사용하여 형성된다고 가정하면, 구연산 또는 유사한 에칭 화학 물질이 사용될 수 있다. 이 단계와 관련된 추가 세부 사항은 도 13에서 뷰(1200)의 일부(1210)를 확장된 뷰(1300)로 표시함으로써 제공된다. 도 13에 도시된 바와 같이, 금속층(222)의 일부가 제거되면 각 게이트의 상단 표면은 "선택적 에칭 이후 게이트 금속층의 최상위 레벨"로 표시된 표면과 동일해진다. 도 13의 문자 D는 "반도체 헤테로구조의 상단 표면"과 좌측 게이트 및 우측 게이트 각각의 상단 표면 사이의 오프셋 양을 나타낸다. 도 12에는 반도체-초전도체 하이브리드 디바이스(20)의 특정 개수의 층이 특정 방식으로 배열된 것을 도시하고 있지만, 그보다 더 많거나 적은 수의 층이 다르게 배열될 수 있다.
도 14는 후속 단계에 있는 도 12의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 처리의 뷰(1400)을 도시한다. 이 단계의 일부로서, 유전체 재료는 충전물(230)을 달성하기 위해 사용될 수 있다. 이 단계의 목적은 금속층(222)의 선택적 에칭에 의해 생성된 홈(grooves)이 키홀 또는 다른 유형의 에어 포켓 없이 적절하게 채워지도록 하는 것이다. 컨포멀 증착을 허용하는 임의의 유전체 재료(예컨대, 적합한 산화물 또는 질화물)를 사용하여 충전물(230)을 생성할 수 있다. 또는, 폴리이미드와 같은 유전체도 사용될 수 있다. 도 14는 특정 방식으로 배열된 반도체-초전도체 하이브리드 디바이스(20)의 특정 수의 층들을 도시하고 있지만, 더 많거나 더 적은 수의 층들이 다르게 배열될 수 있다.
도 15는 후속 처리 단계에 있는 도 14의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(1500)를 도시한다. 이 처리 단계에서, 반도체-초전도체 하이브리드 디바이스(20)와 관련된 충전물(230)은 평탄화될 수 있다. 이 단계의 일부로서 화학적 연마, 기계적 연마, 또는 화학-기계적 연마(CMP) 중 어느 것이라도 사용될 수 있다. 연마 단계는 앞서 설명한 캡핑층(212)을 노출시키도록 충분한 재료를 제거하는 데 사용될 수 있다.
도 16은 후속 처리 단계에 있는 도 15의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(1600)를 도시한다. 이 단계에서, 캡핑층(212)은 반도체-초전도체 하이브리드 디바이스(20)의 상단 표면 또는 그 부근에 있는 다른 물질을 제거하지 않고 선택적으로 제거될 수 있다. 캡핑층(212)이 비화물 캡이라고 가정하면, 열 탈착(thermal desorption)(예를 들어, 섭씨 300도 내지 섭씨 375도 사이의 온도 범위)을 사용하여 캡핑층(212)의 비화물 탈착에 영향을 줄 수 있다. 실제로, 비화물 이외의 물질이 캡핑층(212)에 사용되는 경우, 적절한 열 또는 기타 기술을 사용하여 캡핑층(212)을 선택적으로 제거할 수 있다. 도 17은 도 16의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 일부(1610)의 확장된 뷰이다.
도 18은 후속 처리 단계에 있는 도 16의 예시적인 반도체-초전도체 하이브리드 디바이스(20)의 뷰(1800)를 도시한다. 이 처리 단계에서, 초전도 금속층(240)은 도 16의 반도체-초전도체 하이브리드 디바이스(20)의 상단 표면에 걸쳐 형성될 수 있다. 쿠퍼 쌍의 존재와 관련된 전자 페어링에 대한 주기성을 나타내는 임의의 초전도체가 초전도 금속층(240)을 형성하는 데 사용될 수 있다. 초전도 금속층(240)을 형성하는 데 사용될 수 있는 예시적인 물질은 납, 인듐, 주석 및 알루미늄을 포함하지만, 이에 국한되지 않는다. 도 18은 반도체-초전도체 하이브리드 디바이스(20)의 특정 수의 층들이 특정 방식으로 배열된 것을 도시하고 있지만, 더 많거나 더 적은 수의 층들이 다르게 배열될 수 있다.
반도체-초전도체 하이브리드 디바이스(20)의 동작과 관련하여, 앞서 도 6과 관련하여 설명한 것과 유사하게, 수평으로 한정된 채널의 각 측면에 위치한 게이트에 서로 다른 양의 전압을 인가하면 나노와이어의 기하학적 형상에 의해 정의되는 스톱갭의 크기를 변경할 수 있다. 게이트(예컨대, 도 18에 표시된 게이트(게이트1 및 게이트2)에 적용되는 전압은 수평으로 한정된 채널(예컨대, 도 18에서 점선으로 표시된 "수평으로 한정된 채널")에서 전자를 이동시킬 수 있는 전기장을 생성한다. 앞에서 설명한 바와 같이, 게이트들(예를 들어, 게이트1 및 게이트2)을 통한 적절한 전압의 인가는 도 18의 반도체-초전도체 하이브리드 디바이스(20)의 일부로서 형성된 나노와이어의 폭의 변조를 허용할 수 있다. 또한, 앞서 설명한 바와 같이, 이러한 디바이스의 형성 동안 반도체에 손상이 발생하면 초전도체의 라인 에지 거칠기(LER)가 증가하여 토폴로지 갭의 크기가 감소한다. 앞서 설명한 것과 유사한 이유로, 토폴로지 갭의 크기의 조정가능성은 본 명세서에 설명된 반도체-초전도체 하이브리드 디바이스를 제조하는 동안 공정 제약이 보다 완화될 수 있도록 해준다.
또한, 앞서 도 6과 관련하여 설명한 바와 같이, 반도체-초전도체 하이브리드 디바이스(20)의 수평으로 한정된 정전기 채널의 각 측면에 위치한 게이트(예를 들어, 게이트1 및 게이트2)에 의해 제공되는 조정가능성은 추가적인 이점을 창출할 수 있다. 예를 들어, 반도체-초전도체 하이브리드 디바이스(20)와 연관된 토폴로지 갭의 크기는 많은 공정 및 재료 관련 측면의 함수이다. 결과적으로, 단일 서브밴드 체제는 디바이스 제조에 사용되는 재료 및 공정에 따라 디바이스마다 다를 수 있다. 그러나, 수평으로 한정된 정전기 채널의 조정가능성은 단일 서브밴드 체제에서도 필요한 토폴로지 갭을 달성하기 위해 채널의 미세 조정을 허용할 수 있다. 또 다른 잠재적 이점은 다중 윈도우 스택 및 기타 더 복잡한 나노와이어 배열에 동일한 재료 및 공정 세트를 사용할 수 있다는 점과 관련될 수 있다. 이는 수평으로 한정된 각각의 정전기 채널과 관련된 게이트에 적절한 전압을 적용함으로써 필요한 서브밴드 체제에 맞게 각각의 나노와이어를 조정할 수 있기 때문이다. 또한, 이러한 조정가능성은 다중 서브밴드 체제에서 서브밴드 간 에너지 분리가 매우 낮은 경우에 특히 유용할 수 있다.
앞서 설명한 바와 같이, 반도체-초전도체 하이브리드 디바이스(20)와 동일한 집적 회로의 일부로서 형성된 전원 공급 그리드를 통해 게이트에 대한 적절한 전압이 게이트에 결합될 수 있다. 전원 공급 그리드는 집적 회로의 일부로 형성된 비아 또는 다른 상호 연결 구조를 통해 결합될 수 있다. 전압 자체는 집적 회로와 관련된 제어기의 일부로 포함된 전압 조정기를 사용하여 생성될 수 있다. 이러한 제어기는 나노와이어 또는 다른 유형의 토폴로지 양자 컴퓨팅 디바이스로 기능하는 반도체-초전도체 하이브리드 디바이스의 여러 인스턴스를 포함하는 집적 회로와 분리되거나 이와 함께 통합될 수 있다. 또한, 앞서 설명한 바와 같이, 이러한 기술은 InAs 2-DEG뿐만 아니라 VLS 와이어, SAG 재료 또는 주기율표의 III-V족에서 선택된 반도체 재료 등으로 만든 임의의 기타 디바이스에도 적용될 수 있다. 반도체-초전도체 하이브리드 디바이스는 전자를 수집하기 위해 전도대 및 가전자대 오프셋을 갖는 물질을 사용하여 형성되는 것으로 설명되지만, 이러한 디바이스는 정공을 수집하기 위해 다른 물질 세트를 사용하여 형성되고 다르게 배열될 수 있다. 예를 들어, 반도체-초전도체 하이브리드 디바이스는 2-DEG 구조 대신 2차원 정공 가스(2-DHG) 구조를 포함할 수 있다.
도 19는 일 실시예에 따른 반도체-초전도체 하이브리드 디바이스를 형성하는 방법의 흐름도(1900)를 도시한다. 단계(1910)는 기판 상에 반도체 헤테로구조를 형성하는 단계를 포함할 수 있다. 일 실시예에서, 이 단계는 도 1과 관련하여 설명된 층들의 형성을 포함할 수 있다. 또한, 반도체 헤테로구조는 캡핑층을 포함할 수도 있다. 앞서 설명한 바와 같이, 반도체 헤테로구조는 인듐 비화물 또는 알루미늄 비화물의 제1 층, 인듐 비화물의 제2 층 및 인듐 비화물 또는 갈륨 비화물의 제3 층을 포함할 수 있다. 또한, 다른 재료의 조합도 사용될 수 있다. 기판은 인듐 인화물, 인듐 비화물, 인듐 비화물 안티몬화물 중 하나를 포함할 수 있다.
단계(1920)는 반도체 헤테로구조 위에 초전도 층을 형성하는 것을 포함할 수 있다. 일예에서, 이 단계는 도 2와 관련하여 앞서 설명한 공정을 포함할 수 있다. 앞서 설명한 바와 같이, 초전도 층은 납, 인듐, 주석, 또는 알루미늄 중 하나를 포함할 수 있다.
단계(1930)는 반도체 헤테로구조의 제1 측면 및 반도체 헤테로구조의, 제1 측면에 반대되는 제2 측면을 노출하여, 반도체 헤테로구조의 제1 측면에 인접한 제1 게이트의 형성 및 반도체 헤테로구조의 제2 측면에 인접한 제2 게이트의 형성을 허용하는 것을 포함할 수 있다. 도 4와 관련하여 앞서 설명한 바와 같이, 이 단계는 측면을 노출시키기 위해 특정 물질을 (예컨대, 에칭을 통해) 선택적으로 제거함으로써 수행될 수 있다. 이 예에서, 이들 물질의 선택적 제거는 폭(B) 대 깊이(A)의 비율에 의해 정의되는 특정 종횡비를 갖는 반도체-초전도체 하이브리드 구조의 형성을 초래한다.
단계(1940)는 제1 게이트의 제1 부분 및 제2 게이트의 제2 부분을 제거하여, 제1 게이트의 제1 상단 표면 및 제2 게이트의 제2 상단 표면 각각이 반도체 헤테로구조의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 하는 것을 포함할 수 있다. 도 5 및 6과 관련하여 설명한 바와 같이, 게이트의 형성은 반도체 헤테로구조의 상단 표면 또는 그 부근에서 임의의 구조적 장애로부터 일정한 거리에서 수평으로 한정된 채널이 형성되도록 하기 위해 게이트 금속층(또는 다른 게이트 관련 물질)을 선택적으로 제거하는 것을 포함할 수 있다. 일례에서, 선택된 표면은 반도체 헤테로구조의 상단 표면일 수 있다.
도 20은 일 실시예에 따른 반도체-초전도체 하이브리드 디바이스를 형성하는 방법의 또 다른 흐름도(2000)를 도시한다. 단계(2010)는 기판 상에 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조를 형성하는 단계를 포함할 수 있다. 앞서 설명한 바와 같이, 도 7 및 도 8과 관련하여, 리소그래피 기술이 원하는 패턴을 갖는 마스크를 형성하기 위해 사용될 수 있고, 이 패턴은 등방성 에칭(또는 구조를 형성하기 위해 재료를 제거하는 다른 유형의 기술)을 사용하여 도 8의 반도체 헤테로구조 웨이퍼(210)로 전사될 수 있다. 앞서 설명한 바와 같이, 등방성 에칭 단계는 절연 반도체 헤테로구조(예를 들어, 캡핑층(212)을 갖는 절연 반도체 헤테로구조(214, 216, 및 218))의 형성을 초래할 수 있다.
단계(2020)는 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하는 것을 포함할 수 있다. 좌측 게이트를 형성하는 한 가지 방법과 관련된 추가 세부 사항은 도 9와 관련하여 설명된다.
단계(2030)는 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의, 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 것을 포함할 수 있으며, 여기서, 좌측 게이트 및 우측 게이트 각각의 상단 표면은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋된다. 좌측 게이트를 형성하는 한 가지 방법과 관련된 추가 세부 사항은 도 9와 관련하여 설명된다. 실제로, 좌측 게이트와 우측 게이트는 동시에 수행되는 공정 단계를 사용하여 형성될 수 있다. 앞서 도 12 및 도 13과 관련하여 설명한 바와 같이, 금속층(222)의 일부(좌측 게이트 및 우측 게이트 각각과 연관됨)는 선택적으로 에칭되어 앞서 설명한 절연 반도체 헤테로구조(214, 216 및 218)의 각각 측면을 따라 금속층(222)의 일부를 제거할 수 있다.
단계(2040)는 제1 절연 반도체 헤테로구조체 및 제2 절연 반도체 헤테로구조체 각각 위에 초전도 층을 형성하는 것을 포함할 수 있다. 일 예에서, 이 단계는 앞서 도 18과 관련하여 설명된 바와 같이 수행될 수 있다.
결론적으로, 본 개시는 기판 위에 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조를 형성하는 단계를 포함하는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법에 관한 것이다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하는 단계를 더 포함할 수 있다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의, 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 것을 더 포함할 수 있으며, 여기서 좌측 게이트 및 우측 게이트 각각의 상단 표면은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되는 것을 더 포함할 수 있다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하는 단계를 더 포함할 수 있다.
방법의 일부로서, 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조를 형성하는 단계는 캡핑층을 갖는 반도체 헤테로구조 웨이퍼를 에칭하는 것을 포함할 수 있다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하기 전에 캡핑층을 제거하는 단계를 더 포함할 수 있다.
제1 절연 반도체 헤테로구조체 및 제2 절연 반도체 헤테로구조체 각각의 제1 측면에 인접하여 좌측 게이트를 형성하고, 제1 절연 반도체 헤테로구조체 및 제2 절연 반도체 헤테로구조체 각각의 제2 측면에 인접하여 우측 게이트를 형성하는 단계는: (1) 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 유전체 층을 형성하는 단계, (2) 유전체 층 위에 금속층을 형성하는 단계, 및 (3) 좌측 게이트 및 우측 게이트 각각이 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 금속층을 선택적으로 제거하는 단계를 포함할 수 있다.
제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각은 (1) 인듐 비화물 또는 알루미늄 비화물의 제1 층, 인듐 비화물의 제2 층 및 인듐 비화물 또는 갈륨 비화물의 제3 층, 또는 (2) 갈륨 비화물 또는 인듐 비화물의 제1 층, 수은 텔루라이드, 카드뮴 텔루라이드 또는 카드뮴 셀렌화물의 제2 층 및 카드뮴 아연 텔루라이드의 제3 층을 포함할 수 있다. 초전도 층은 납, 인듐, 주석 또는 알루미늄 중 하나를 포함할 수 있다. 기판은 인듐 인화물, 인듐 비화물, 인듐 안티몬화물 또는 인듐 비화물 안티몬화물 중 하나를 포함할 수 있다.
다른 양상에서, 본 개시는 기판 상에 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조를 형성하는 것을 포함하는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법에 관한 것이다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하고, 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의, 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 단계를 더 포함할 수 있되, 여기서 좌측 게이트 및 우측 게이트 각각의 상단 표면은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되는 단계를 더 포함할 수 있다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하는 단계를 더 포함할 수 있으며, 여기서 반도체-초전도체 하이브리드 디바이스는 각각의 절연 반도체 헤테로구조와 관련된 각각의 좌측 게이트 및 우측 게이트를 통해 전기장의 적용에 반응하여 수평으로 한정된 정전기 채널을 형성하도록 구성된다.
방법의 일부로서, 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조를 형성하는 단계는 캡핑층을 갖는 반도체 헤테로구조 웨이퍼를 에칭하는 것을 포함할 수 있다. 이 방법은 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하기 전에 캡핑층을 제거하는 단계를 더 포함할 수 있다.
제1 절연 반도체 헤테로구조체 및 제2 절연 반도체 헤테로구조체 각각의 제1 측면에 인접하여 좌측 게이트를 형성하고, 제1 절연 반도체 헤테로구조체 및 제2 절연 반도체 헤테로구조체 각각의 제2 측면에 인접하여 우측 게이트를 형성하는 단계는: (1) 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각 위에 유전체 층을 형성하는 단계, (2) 유전체 층 위에 금속층을 형성하는 단계, 및 (3) 좌측 게이트 및 우측 게이트 각각이 제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 금속층을 선택적으로 제거하는 단계를 포함할 수 있다.
제1 절연 반도체 헤테로구조 및 제2 절연 반도체 헤테로구조 각각은 (1) 인듐 비화물 또는 알루미늄 비화물의 제1 층, 인듐 비화물의 제2 층 및 인듐 비화물 또는 갈륨 비화물의 제3 층, 또는 (2) 갈륨 비화물 또는 인듐 비화물의 제1 층, 수은 텔루라이드, 카드뮴 텔루라이드 또는 카드뮴 셀렌화물의 제2 층 및 카드뮴 아연 텔루라이드의 제3 층을 포함할 수 있다. 초전도 층은 납, 인듐, 주석 또는 알루미늄 중 하나를 포함할 수 있다. 기판은 인듐 인화물, 인듐 비화물, 인듐 안티몬화물 또는 인듐 비화물 안티몬화물 중 하나를 포함할 수 있다.
또 다른 양상에서, 본 개시는 기판 위에 반도체 헤테로구조를 형성하는 것을 포함하는 반도체-초전도체 하이브리드 디바이스를 형성하는 방법에 관한 것이다. 이 방법은 반도체 헤테로구조 위에 초전도 층을 형성하는 단계를 더 포함할 수 있다. 이 방법은 반도체 헤테로구조의 제1 측면 및 반도체 헤테로구조의, 제1 측면과 반대되는 제2 측면을 노출시켜, 반도체 헤테로구조의 제1 측면에 인접한 제1 게이트의 형성 및 반도체 헤테로구조의 제2 측면에 인접한 제2 게이트의 형성을 허용하는 단계는 더 포함할 수 있다. 이 방법은 제1 게이트의 제1 부분 및 제2 게이트의 제2 부분을 제거하여, 제1 게이트의 제1 상단 표면 및 제2 게이트의 제2 상단 표면 각각이 반도체 헤테로구조의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 하는 단계를 더 포함할 수 있다.
반도체-초전도체 하이브리드 디바이스는 제1 게이트 및 제2 게이트를 통해 반도체 헤테로구조에 전기장이 인가되는 것에 반응하여 반도체 헤테로구조 내에 수평으로 한정된 정전기 채널을 형성하도록 구성될 수 있다. 미리 결정된 오프셋 양은 초전도 층과의 반도체 헤테로구조의 인터페이스와 연관된 임의의 구조적 장애의 효과를 감소시키기 위해 반도체 헤테로구조의 선택된 표면으로부터 선택된 거리에서 수평으로 한정된 정전기 채널이 형성되도록 선택될 수 있다. 인터페이스와 관련된 구조적 장애는 초전도 층과 관련된 라인 에지 거칠기(LER)를 포함할 수 있다.
수평으로 한정된 정전기 채널은 2차원 전자 가스(2-DEG) 채널 또는 2차원 정공 가스(2-DHG) 채널 중 하나를 포함할 수 있다. 이 방법은 제1 게이트에 결합된 제1 단자를 형성하고 제2 게이트에 결합된 제2 단자를 형성하여, 제1 단자에 제1 전압을 적용하고 제2 단자에 제2 전압을 적용할 수 있도록 하는 것을 더 포함할 수 있다.
본원에 도시된 방법, 모듈 및 구성요소는 단지 예시적인 것일 뿐이라는 것을 이해해야 한다. 예를 들어, 예시적인 유형의 디바이스는 반도체-초전도체 하이브리드 디바이스, 토폴로지 나노와이어 및 기타 토폴로지 양자 컴퓨팅 디바이스 등을 포함할 수 있으며, 이에 국한되지 않는다. 디바이스의 형성은 특정 전도성 유형 또는 전위의 극성과 관련하여 설명되었지만, 당업자는 전도성 유형 및 전위의 극성이 역전될 수 있음을 인식하고 있다. 또한, 본 명세서 및 청구범위에서 "전면", "후면", "상단", "하단", "위", "아래" 등의 용어는 설명 목적으로 사용되며, 반드시 가능한 유일한 상대적 위치를 설명하기 위해 사용되는 것은 아니다. 이렇게 사용된 용어는 적절한 상황에서 상호 교환이 가능하므로, 예를 들어 본 명세서에 설명된 예시는 본 명세서에 예시되거나 달리 설명된 것과는 다른 방향으로 작동할 수 있다는 것을 이해해야 한다.
또한, 추상적이지만 여전히 명확한 의미에서, 동일한 기능을 달성하기 위한 구성요소의 임의의 배열은 원하는 기능을 달성할 수 있도록 효과적으로 "연관"된다. 따라서, 본 명세서에서 특정 기능을 달성하기 위해 결합된 임의의 두 구성요소는 아키텍처 또는 중간 구성요소에 관계없이 원하는 기능을 달성할 수 있도록 서로 "연관"된 것으로 볼 수 있다. 마찬가지로, 이렇게 연관된 두 구성요소는 원하는 기능을 달성하기 위해 서로 "작동 가능하게 연결" 또는 "결합"된 것으로 볼 수도 있다.
또한, 당업자는 디바이스에 포함된 전술한 계층 또는 구성요소의 기능 사이의 경계는 단지 예시적인 것임을 인식할 것이다. 복수의 계층의 기능이 단일 계층으로 결합될 수 있고, 및/또는 단일 계층의 기능이 추가 계층들에 분산될 수 있다. 또한, 다른 실시예는 특정 계층의 복수의 인스턴스를 포함할 수 있으며, 다양한 다른 실시예에서 계층의 순서(예를 들어, 위에서 아래로 또는 아래에서 위로)가 변경될 수 있다.
본 개시는 구체적인 실시예를 제공하지만, 아래 청구범위에 명시된 바와 같은 본 개시의 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 의미로 간주되어야 하며, 그러한 모든 수정 사항은 본 개시의 범위 내에 포함되도록 의도된다. 특정 실시예와 관련하여 본 명세서에 설명된 모든 이점, 장점 또는 문제에 대한 해결책은 임의의 또는 모든 청구 범위의 중요, 요구되는 또는 필수적인 특징 또는 요소로 해석되어서는 안된다.
또한, 본 명세서에서 사용되는 "a" 또는 "an"의 용어는 하나 또는 둘 이상으로 정의된다. 또한, 청구항에서 "적어도 하나" 및 "하나 이상"과 같은 도입구를 사용하더라도, 부정관사 "a" 또는 "an"에 의한 다른 청구항 요소의 도입이 그러한 도입 청구항 요소를 포함하는 임의의 특정 청구항을 그러한 요소를 하나만 포함하는 발명으로 제한한다는 의미로 해석되어서는 안되며, 심지어 동일한 청구항이 "하나 이상" 또는 "적어도 하나"와 같은 도입구 및 부정관사 "a" 및 "an"을 포함하는 경우에도 그러하다. 정관사의 사용도 마찬가지이다.
달리 명시되지 않는 한, "제1" 및 "제2"와 같은 용어는 해당 용어가 설명하는 요소들 간을 임의로 구분하기 위해 사용된다. 따라서, 이러한 용어가 반드시 이러한 요소의 시간적 또는 기타 우선순위를 나타내는 것은 아니다.
Claims (15)
- 반도체-초전도체 하이브리드 디바이스를 형성하는 방법으로서,
기판 위에 제1 절연 반도체 헤테로구조와 제2 절연 반도체 헤테로구조를 형성하는 단계와,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하는 단계와,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조 각각의, 상기 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 단계- 상기 좌측 게이트 및 상기 우측 게이트 각각의 상단 표면은 상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋됨 -와,
상기 제1 절연 반도체 헤테로구조와 상기 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하는 단계를 포함하는,
방법. - 제1항에 있어서,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조를 형성하는 단계는 캡핑층을 갖는 반도체 헤테로구조 웨이퍼를 에칭하는 것을 포함하는,
방법. - 제2항에 있어서,
상기 제1 절연 반도체 헤테로구조체 및 상기 제2 절연 반도체 헤테로구조체 각각 위에 초전도 층을 형성하기 전에 상기 캡핑층을 제거하는 단계를 더 포함하는,
방법. - 제1항에 있어서,
상기 제1 절연 반도체 헤테로구조체 및 상기 제2 절연 반도체 헤테로구조체 각각의 상기 제1 측면에 인접하여 상기 좌측 게이트를 형성하고, 상기 제1 절연 반도체 헤테로구조체 및 상기 제2 절연 반도체 헤테로구조체 각각의 상기 제2 측면에 인접하여 상기 우측 게이트를 형성하는 것은,
상기 제1 절연 반도체 헤테로구조와 상기 제2 절연 반도체 헤테로구조 각각 위에 유전체 층을 형성하는 것과,
상기 유전체 층 위에 금속층을 형성하는 것과,
상기 금속층을 선택적으로 제거하여 상기 좌측 게이트와 상기 우측 게이트 각각이 상기 제1 절연 반도체 헤테로구조와 상기 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 상기 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 하는 것을 포함하는,
방법. - 제1항에 있어서,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조의 각각은 (1) 인듐 비화물 또는 알루미늄 비화물의 제1 층, 인듐 비화물의 제2 층 및 인듐 비화물 또는 갈륨 비화물의 제3 층, 또는 (2) 갈륨 비화물 또는 인듐 비화물의 제1 층, 수은 텔루라이드, 카드뮴 텔루라이드 또는 카드뮴 셀렌화물의 제2 층 및 카드뮴 아연 텔루라이드의 제3 층을 포함하는,
방법. - 제1항에 있어서,
상기 초전도 층은 납, 인듐, 주석 또는 알루미늄 중 하나를 포함하는,
방법. - 제1항에 있어서,
상기 기판은 인듐 인화물, 인듐 비화물, 인듐 안티몬화물 또는 인듐 비화물 안티몬화물 중 하나를 포함하는,
방법. - 반도체-초전도체 하이브리드 디바이스를 형성하는 방법으로서,
기판 위에 제1 절연 반도체 헤테로구조와 제2 절연 반도체 헤테로구조를 형성하는 단계와,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조 각각의 제1 측면에 인접하여 좌측 게이트를 형성하는 단계와,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조 각각의, 상기 제1 측면에 반대되는 제2 측면에 인접하여 우측 게이트를 형성하는 단계- 상기 좌측 게이트 및 상기 우측 게이트 각각의 상단 표면은 상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋됨 -와,
상기 제1 절연 반도체 헤테로구조와 상기 제2 절연 반도체 헤테로구조 각각 위에 초전도 층을 형성하는 단계를 포함하되, 상기 반도체-초전도체 하이브리드 디바이스는 각각의 절연 반도체 헤테로구조와 연관된 각각의 좌측 게이트 및 우측 게이트를 통해 전기장을 적용하는 것에 응답하여 수평으로 한정된 정전기 채널을 형성하도록 구성된,
방법. - 제8항에 있어서,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조를 형성하는 단계는 캡핑층을 갖는 반도체 헤테로구조 웨이퍼를 에칭하는 것을 포함하는,
방법. - 제9항에 있어서,
상기 제1 절연 반도체 헤테로구조체 및 상기 제2 절연 반도체 헤테로구조체 각각 위에 초전도 층을 형성하기 전에 상기 캡핑층을 제거하는 단계를 더 포함하는,
방법. - 제8항에 있어서,
상기 제1 절연 반도체 헤테로구조체 및 상기 제2 절연 반도체 헤테로구조체 각각의 상기 제1 측면에 인접하여 상기 좌측 게이트를 형성하고, 상기 제1 절연 반도체 헤테로구조체 및 상기 제2 절연 반도체 헤테로구조체 각각의 상기 제2 측면에 인접하여 상기 우측 게이트를 형성하는 것은,
상기 제1 절연 반도체 헤테로구조와 상기 제2 절연 반도체 헤테로구조 각각 위에 유전체 층을 형성하는 것과,
상기 유전체 층 위에 금속층을 형성하는 것과,
상기 금속층을 선택적으로 제거하여 상기 좌측 게이트와 상기 우측 게이트 각각이 상기 제1 절연 반도체 헤테로구조와 상기 제2 절연 반도체 헤테로구조 각각의 선택된 표면으로부터 상기 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 하는 것을 포함하는,
방법. - 제8항에 있어서,
상기 제1 절연 반도체 헤테로구조 및 상기 제2 절연 반도체 헤테로구조의 각각은 (1) 인듐 비화물 또는 알루미늄 비화물의 제1 층, 인듐 비화물의 제2 층 및 인듐 비화물 또는 갈륨 비화물의 제3 층, 또는 (2) 갈륨 비화물 또는 인듐 비화물의 제1 층, 수은 텔루라이드, 카드뮴 텔루라이드 또는 카드뮴 셀렌화물의 제2 층 및 카드뮴 아연 텔루라이드의 제3 층을 포함하는,
방법. - 제8항에 있어서,
상기 초전도 층은 납, 인듐, 주석 또는 알루미늄 중 하나를 포함하는,
방법. - 제8항에 있어서,
상기 기판은 인듐 인화물, 인듐 비화물, 인듐 안티몬화물 또는 인듐 비화물 안티몬화물 중 하나를 포함하는,
방법. - 반도체-초전도체 하이브리드 디바이스를 형성하는 방법으로서,
기판 위에 반도체 헤테로구조를 형성하는 단계와,
상기 반도체 헤테로구조 위에 초전도 층을 형성하는 단계와,
상기 반도체 헤테로구조의 제1 측면 및 상기 반도체 헤테로구조의, 상기 제1 측면에 반대되는 제2 측면을 노출시켜, 상기 반도체 헤테로구조의 상기 제1 측면에 인접한 제1 게이트의 형성 및 상기 반도체 헤테로구조의 상기 제2 측면에 인접한 제2 게이트의 형성을 허용하는 단계와,
상기 제1 게이트의 제1 부분 및 상기 제2 게이트의 제2 부분을 제거하여, 상기 제1 게이트의 제1 상단 표면 및 상기 제2 게이트의 제2 상단 표면 각각이 상기 반도체 헤테로구조의 선택된 표면으로부터 미리 결정된 오프셋 양만큼 수직으로 오프셋되도록 하는 단계를 포함하는,
방법.
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