KR20240093624A - 증폭기 바이어스 회로 - Google Patents

Abstract

증폭기를 위한 방법 및 장치는 각각의 바이어스 신호를 증폭기 트랜지스터에 제공하기 위해 제1 및 제2 전류 미러와 적층 구성으로 결합된 제1 및 제2 트랜지스터를 포함한다. 레퍼런스 트랜지스터는 바이어스 신호를 함께 참조하기 위해 제1 및 제2 전류 미러에 결합된다.

Description

증폭기 바이어스 회로

본 발명은 증폭기 바이어스 회로에 관한 것이다.

해당 분야에 알려진 바와 같이, 임의의 무선 주파수(RF) 트랜지스터 증폭기 설계(Radio Frequency (RF) transistor amplifier design)에 대한 고려 사항은 안정적인 DC 동작 조건(operating conditions)의 확립이다. 이러한 조건은, 예를 들어 이득(gain), 주파수 응답(frequency response), 잡음(noise), 선형성(linearity) 및 효율성(efficiency)과 같은 많은 증폭기 성능 특성에 영향을 미친다. 또한, 예를 들어 대기 드레인 전류(quiescent drain current)와 같은, DC 동작 조건은 예측 가능해야 하며 온도, 전원 공급 장치 및 프로세스 변화에 따라 변하지 않아야 한다. 전계 효과 트랜지스터(FET) 유형 증폭기에 대해 이 대기 드레인 전류(quiescent drain current)(Id)를 도 1에 도시된 바와 같이 설정하는 것은 일반적으로 트랜지스터(Q1)의 게이트에 공급되는 DC 전압 Vg를 조정하여 수행된다. 원칙적으로 Vg는 일반적인 장치의 Id 대 Vg 전달 특성으로부터 쉽게 결정될 수 있지만, 제조 공정 및 온도에 대한 FET 특성의 고유한 민감성으로 인해 고정된 Vg를 사용하는 것이 불가능하다.

해당 기술 분야에서도 알려진 바와 같이, 아날로그 회로 설계에서 일반적으로 사용되는 DC 바이어싱 요소는, 폴 알. 그레이(Paul R. Gray)와 로버트 지. 메이어(Robert G. Meyer)가 쓴 제목 " 아날로그 집적 회로의 분석(Analysis and Design of Analog Integrated Circuits)", 제3집, 뉴욕: 윌리(Wiley)(1993)의 책에 설명된 쉐인베르그(Scheinberg)가 시연한 D-모드 GaAs MESFET 연산 증폭기용 기존 전류 미러(current mirror)의 개략적 표현과 같은, 전류 미러이며, 엔 웨인베르그(N Scheinberg)의, GaAs MESFET을 사용한 고속 연산 증폭기 설계, 프로시딩, 1987 IEEE ISCAS(필라델피아)(1987년 5월)(페이지 193-198) 및 씨. 타마조우(C. Tamazou) 및 디. 해이(D. Haigh)의, "갈륨 비소 아날로그 집적 회로 설계 기법", "아날로그 IC 설계: 전류 모드 접근 방식"(편집자: 씨. 토우마조우(C. Toumazou), 에프. 제이. 릿지(F. J. Lidgey) & 디. 지. 해이(D. G. Haigh)(런던: 피터 페레그리누스 주식회사)(1990)를 참조하라. 적절한 크기로 조정하여; 즉, 트랜지스터 Q1 및 Q2의 폭에 따라 전류 미러를 사용하면 주 회로 트랜지스터 Q2에서 안정적이고 제어 가능한 전류 ID2를 설정할 수 있다. 여기서, 전류 ID2는 레퍼런스 전류(reference current) Iref를 "미러링(mirrors)"(즉, 비례)한다. 전류 미러 동작의 한 요소는 안정적인 레퍼런스 전류 Iref를 사용할 수 있다는 것이다. 전류의 이러한 관계는 다음 방정식으로 표시된다.

ID2=(Width　Q2/Width　Q1)Iref

Q1과 Q2가 동일한 칩에서 서로 근접하게 제조되는 한, 전류 간의 관계는 프로세스 변화, 특히 전압 임계값(Vt) 변화에 관계없이 유지된다는 것에 유의하라. 도 2에서 위의 회로는 고효율(high efficiency), 고전력 RF 증폭기(high powered RF amplifier)에서 드레인 전류(drain current)를 제어하기 위해 쉽게 구현될 수 있다.

도 3은 RF 증폭기 FET(들) Q2에 연결된 적절한 인덕터(inductor)와 커패시터(capacitors)를 사용한 단순화된 개략적 구현을 보여준다. 고전력 및 고효율 RF 증폭기의 필요성은 FET 소스 전위(FET source potential)가 접지 레퍼런스(ground reference)에 직접 연결되어야 한다는 것이며, 또한 도 3에서는 접지 전위에 연결된 Vss를 보여준다. 또한 Vss1은 Q1, Q2 및 Q3의 드레인이 접지 전위보다 더 양인 경우 접지 전위보다 더 음이다.

프로세스 변화(process variations)를 보상하는 바이어스 회로(bias circuit)가 없는 경우, 대기 드레인 전류(quiescent drain current) Id가 공칭 목표 값(nominal target value) 근처로 설정되도록 보장하기 위해, 바람직하게는 증폭기별로 게이트 전압 Vg를 조정하기 위한 일부 수단이 구현되어야 한다. 일반적인 구현은: 각 증폭기에 개별 Vg 전압을 외부적으로 공급하는(supplying) 것, 고정된 공급 전압(supply voltage)으로부터 여러 후보 Vg 전압을 생성하기 위해 칩에 저항기 래더 네트워크(resistor ladder network)를 추가하는(adding) 것; 부품을 여러 개의 Vg 저장소로 선별하고(screening) 나누는(dividing) 것을 포함한다. 그러나, 이러한 옵션은, 각 부품 또는 부품의 그룹이 어떻게 바이어스되어야 하는지 먼저 결정하기 위해 일정 수준의 테스트가 필요하다. 그런 다음 특정 부품이나 부품 그룹에 맞춰 조립된다. 이러한 단계에서는 제품에 상당한 시간과 비용이 추가된다. DC 바이어스 회로의 목표 중 하나는 이러한 Vg 빈(bins)의 필요성을 피하는 것이다. 이러한 유형의 회로에 대한 특허의 예는 다음과 같다: 미국 특허 등록번호 5,889,429; 6,304,130; 6,114,901; 5,793,194; 4,896,121; 7,928,804, 8,854,140이며, 이들 모두는 참고로 본 명세서에 포함된다.

적층형 트랜지스터 RF 증폭기 토폴로지(Stacked transistor RF amplifier topologies)는 일반적으로 단일 트랜지스터 방법에 비해 성능을 향상시키는 데 사용된다. 균형 잡힌 캐스코드(Balanced cascode) 및 클래식 캐스코드 적층형 트랜지스터 FET 증폭기(classic cascode stacked transistor FET amplifiers)는 적절한 RF 동작을 위해 재현 가능한 DC 드레인 전류 바이어싱 지점뿐만 아니라 트랜지스터 드레인 전체에 대한 DC 공급 전압의 적절한 분배가 필요하다.

적층형 FET 증폭기 DC 대기 전류(Stacked FET amplifier DC quiescent current) 및 전압 조건은, 일반적으로 반도체 기술의 고유한 프로세스 변화로 인해, 증폭기 바이어스별로 지속적인 수정이 필요한, 저항 분배기 네트워크(resistor divider network) 또는 조정 가능한 전원 공급 장치(tunable power supplies)에 의해 결정된다. 네트워크나 공급 전압을 지속적으로 수정할 필요 없이 DC 조건을 설정하는 것이 매우 바람직하다.

본 개시 내용의 실시예는, 프로세스에 민감하지 않은 레퍼런스 전류(reference current)가 캐스코드 적층형 FET 증폭기(cascode stacked FET amplifier)에 미러링되는 2단 공핍 모드 전류 미러(two-stage depletion mode current mirror)를 갖는 캐스코드 및 적층형 FET RF 증폭기를 위한 방법 및 장치를 제공한다. 이러한 배치를 통해 증폭기 회로용 적층의 상단 FET의 공통 게이트에 대한 소스 레퍼런스 전위(source reference potential)가 설정된다.

실시예에서, 바이어스 회로는 증폭기 대기 제어(amplifier quiescent control)를 설정하기 위해 제1 및 제2 전류 미러(second current mirrors)를 사용하는 것을 기반으로 한다. 제1 미러(first mirror)는 증폭기의 하위 또는 공통 소스 FET(common source FET)의 게이트 전극(gate electrode)에 대한 전류 제어 신호(current control signal)를 설정한다. 또한, 제1 미러의 전압 출력은 제2 미러 회로(second mirror circuit)의 공통 게이트 레퍼런스(common gate reference)에 대한 소스 전위(source potential)를 설정하기 위해 레퍼런스 FET로 이동한다. 실시예에서, 제2 미러 회로의 공통 게이트 레퍼런스 FET(common gate reference FET)는 제2 고정 전류 레퍼런스(second fixed current reference)으로부터의 드레인 전류(drain current)를 갖는다. 제2 전류 미러의 출력은 캐스코드 또는 적층형 FET 네트워크의 상단 또는 공통 게이트 FET로 이동할 수 있다.

일 측면에서, 회로는, 적층 구성(stacked configuration)으로 결합된 제1 및 제2 트랜지스터(second transistors)를 포함하는 증폭기(amplifier); 제1 바이어스 제어 신호(first bias control signal)를 제공하기 위해 제1 제어 루프(first control loop)와, 제1 트랜지스터(first transistor)의 제1 단자(first terminal)에 결합된 제1 미러 트랜지스터(first mirror transistor)를 갖는, 제1 전류 미러(first current mirror); 제2 바이어스 제어 신호(second bias control signal)를 제공하기 위해 제2 제어 루프(second control loop)와, 제2 트랜지스터(second transistor)의 제1 단자(first terminal)에 결합된 제2 미러 트랜지스터(second mirror transistor)를 갖는, 제2 전류 미러(second current mirror); 및 제1 및 제2 전류 미러에 결합된 레퍼런스 트랜지스터(reference transistor)를 포함한다.

회로는 다음 특징 중 하나 이상을 더 포함할 수 있다: 제1 전류 미러는 제1 미러 트랜지스터(first mirror transistor), 제1 고정 전류원(first fixed current source), 및 팔로워 구성(follower configuration)으로 제1 미러 트랜지스터에 결합된 제1 팔로워 트랜지스터(first follower transistor)를 포함하고, 제2 전류 미러는 제2 미러 트랜지스터(second mirror transistor), 제2 고정 전류원(second fixed current source), 및 팔로워 구성(follower configuration)으로 제2 미러 트랜지스터에 결합된 제2 팔로워 트랜지스터(second follower transistor)를 포함하고, 레퍼너스 트랜지스터(reference transistor)는 제1 미러 트랜지스터와 제2 미러 트랜지스터에 결합되고, 제1 제어 루프(first control loop)는 적어도 하나의 다이오드 또는 복수의 다이오드를 더 포함하고, 제1 전류 미러의 출력은 제2 전류 미러의 공통 게이트 레퍼런스에 대한 소스 전위를 설정하도록 구성되고, 제2 미러의 공통 게이트 레퍼런스는 제2 고정 전류원으로부터의 드레인 전류를 가지며, 증폭기는 공핍 모드 FET 증폭기(depletion mode FET amplifier)를 포함하고, 및/또는 증폭기는 RF 증폭기를 포함한다.

다른 측면에서, 방법은, 적층 구성으로 결합된 제1 및 제2 트랜지스터(second transistors)를 포함하는 증폭기(amplifier)를 채용하는 단계; 제1 바이어스 제어 신호를 제공하기 위해 제1 제어 루프와, 제1 트랜지스터의 제1 단자에 결합된 제1 미러 트랜지스터를 갖는, 제1 전류 미러(first current mirror)를 채용하는 단계; 제2 바이어스 제어 신호를 제공하기 위해 제2 제어 루프와, 제2 트랜지스터의 제1 단자에 결합된 제2 미러 트랜지스터를 갖는, 제2 전류 미러(second current mirror)를 채용하는 단계; 및 제1 및 제2 전류 미러에 결합된 레퍼런스 트랜지스터를 채용하는 단계를 포함한다.

방법은 다음 특징 중 하나 이상을 더 포함할 수 있다: 제1 전류 미러는 제1 미러 트랜지스터(first mirror transistor), 제1 고정 전류원(first fixed current source), 및 팔로워 구성(follower configuration)으로 제1 미러 트랜지스터에 결합된 제1 팔로워 트랜지스터(first follower transistor)를 포함하고, 제2 전류 미러는 제2 미러 트랜지스터(second mirror transistor), 제2 고정 전류원(second fixed current source), 및 팔로워 구성(follower configuration)으로 제2 미러 트랜지스터에 결합된 제2 팔로워 트랜지스터(second follower transistor)를 포함하고, 레퍼너스 트랜지스터(reference transistor)는 제1 미러 트랜지스터와 제2 미러 트랜지스터에 결합되고, 제1 전류 루프(first current loop)는 적어도 하나의 다이오드를 더 포함하고, 제1 전류 미러의 출력은 제2 전류 미러의 공통 게이트 레퍼런스에 대한 소스 전위를 설정하도록 구성되고, 제2 미러의 공통 게이트 레퍼런스는 제2 고정 전류원으로부터의 드레인 전류를 가지며, 증폭기는 공핍 모드 FET 증폭기를 포함하고, 및/또는 증폭기는 RF 증폭기를 포함한다.

실시예에서, 제2 소스 팔로워(second source follower)의 다이오드는 하나 또는 복수의 다이오드를 포함할 수 있다. 일부 실시예에서, 하나 이상의 다이오드는 하나 이상의 저항기로 대체될 수 있다.

추가 측면에서, 회로(circuit)는 RF 입력 신호를 수신하는 입력 단자(input terminal); RF 출력 신호를 출력하는 출력 단자(output terminal); 및 RF 입력 신호를 증폭하고 RF 출력 신호를 생성하는 수단을 포함한다.

이 개시의 전술한 특징부들, 뿐만 아니라 개시 그 자체는, 도면들의 다음의 설명으로부터 보다 완전히 이해될 수 있다:
도 1은 종래 기술의 증폭기의 회로도이고;
도 2는 종래 기술의 전류 미러 구성의 회로도이고;
도 3은 종래 기술의 증폭기 및 전류 미러 구성의 회로도이고;
도 4는 본 발명의 예시적인 실시예에 따른 증폭기 및 바이어스 회로의 회로도이고;
도 5는 종래 기술의 증폭기 바이어스 회로의 회로도이고; 및
도 6은 종래 기술의 증폭기 바이어스 회로의 회로도이다.

도 4는 입력(input)(402) 및 출력(output)(404)을 갖는 예시적인 증폭기(amplifier)(400)를 도시한다. 본 개시 내용의 예시적인 실시예는 RF 증폭기 응용 분야에 매우 적합할 수 있다. 증폭기(400)는 전압 공급 Vdd1에서 접지(ground)까지 직렬로 결합된 캐스코드/적층 배치(cascode/stacked arrangement)로 구성될 수 있는 제1 트랜지스터(first transistor)(406) 및 제2 트랜지스터(second transistor)(408)를 포함한다.

실시예에서, 제1 트랜지스터(406)는 제1 바이어스 신호(first bias signal) Vg1(410)에 의해 바이어스되고, 제2 트랜지스터(408)는 제2 바이어스 신호(second bias signal) Vg2(412)에 의해 바이어스된다. 예시된 실시예에서, 제1 및 제2 전류 미러는 제1 및 제2 트랜지스터(406, 408)에 바이어스 신호를 제공하는 데 사용된다.

제1 미러 트랜지스터(first mirror transistor)(420)는 증폭기의 제1 트랜지스터(406)에 결합되고, 제2 미러 트랜지스터(second mirror transistor)(422)는 증폭기의 제2 트랜지스터(408)에 결합된다. 제1 및 제2 미러 트랜지스터(420, 422)는, 증폭기 대기 바이어스를 설정하기 위한 바이어스 회로에 대해 아래에서 더 자세히 설명되는 바와 같이, 제1 및 제2 제어 루프를 제공한다. 제1 제어 루프(first control loop)(425)의 제1 미러 트랜지스터(420) 및 제1 고정 전류 레퍼런스(first fixed current reference)(423)는 증폭기의 제1(공통 소스 FET) 트랜지스터(406)에서 대기 상태(quiescent)를 설정한다. 제1 미러 트랜지스터(420)의 전압 출력은, 제2 미러 트랜지스터(422)의 공통 게이트 레퍼런스에 대한 소스 전위를 설정하기 위해, 레퍼런스 트랜지스터(reference transistor)(424)로 이동한다. 실시예에서, 제2 미러 트랜지스터(422)(제2 미러 회로의 공통 게이트 레퍼런스 FET)는 제2 고정 전류 레퍼런스(second fixed current reference)(426)로부터의 드레인 전류를 갖는다. 제2 전류 미러(422)의 출력은 제2 트랜지스터(408)(캐스코드/적층형 FET 네트워크의 상단 또는 공통 게이트 FET)로 갈 수 있다.

도 5는 공핍 모드 캐스코드 증폭기(depletion mode cascode amplifier)에 대한 종래 기술 회로(prior art circuit)(500)를 도시한다. 일반적으로 대기 조건(quiescent conditions)은 DC 공급 장치에서 적층형 FET Q1, Q2에 전압 Vg1 및 Vg2를 직접 적용하여 설정된다. 도 6은 Vg2 및 Vg1을 유도하기 위한 별도의 전압 분배기 회로(voltage divider circuit)를 갖는 종래 기술의 회로를 도시한다. 이러한 기존 배치에서는 고유한 프로세스 변화로 인해 Vgs2 및 Vg1을 회로별로 조정해야 한다.

대조적으로, 본 개시의 실시예는, RF 증폭기가 소신호와 대신호 동작 사이에서의 전환 시, Vg1 및 Vg2에서 대기 전압을 유지하는 바이어스 회로(bias circuit)에 대한 더 낮은 입력 임피던스를 초래하는 레퍼런스 피드백(referenced feedback)을 갖는 팔로워 네트워크(follower networks)를 갖는다. 애플리케이션이 더 높은 입력 임피던스를 원하는 경우 다이오드는 저항기로 대체될 수 있다.

도 4의 예시적인 실시예는 아래에서 더 자세히 설명된다. 예시적인 실시예에서, 전류 미러(current mirrors)(420, 422)는 포지티브 비반전 전류 미러(positive non-inverting current mirrors)이다. 제1 미러는 제1 레퍼런스 전류(first reference current) Iref(423)가 드레인에 공급되는 제1 트랜지스터 FET(first transistor FET) Q1(420)을 포함한다. FET Q1(420)은, 소스(S)와 드레인(D) 사이의 전류가 소스(S)와 드레인(D) 양단의 전압 변동에 따라 실질적으로 일정하도록, 포화 상태에 놓이게 된다. 증폭기의 제1 트랜지스터(406)는 레퍼런스 트랜지스터(424)를 통해 FET Q1(420)의 게이트 전극에 연결된 게이트 전극(G)을 갖고 제공되며, 여기서 트랜지스터 FET(406)의 드레인 전극을 통과하는 전류는 Iref(423) 값에 의해 조절될 수 있다. FET(420) 및 FET(406)는 모두 포화 상태에 놓이게 된다는 점에 유의한다.

FET(420)의 드레인 전극(drain electrode)(D)은, 도시된 바와 같이, FET(427)로 구성된 팔로워 네트워크(follower network)와 하나 이상의 직렬 결합된 다이오드(여기서는, 예를 들어, 다이오드 Dn1) 및 다른 직렬 요소(여기서는 트랜지스터 로드(transistor load)(429))를 포함하는 네트워크를 통해 게이트 전극(gate electrode)(G)에 결합된다. FET(420)의 소스 전극은 표시된 바와 같이 접지 전위(ground potential)에 결합된다. 팔로어 네트워크를 갖는 FET(420)의 게이트 전극(G)은 RF 증폭기의 공핍 모드 FET(406)의 게이트 전극에 공급되는 출력을 생성한다. FET(406)의 게이트 전극(G)은 입력 RF 신호 RFin이 공급된다. 여기서 FET(406)는 공핍 모드 FET이기 때문에, 그 게이트 전극(G)은 일반적으로 접지 전위보다 더 음의 전위에서 DC 바이어스된다는 점에 유의한다.

도시된 실시예에서, FET(420)는 도시된 바와 같이 제1 전류 레퍼런스(first current reference)(423) 및 FET(427)의 게이트 전극(G)에 결합된 드레인 전극(drain electrode)(D)을 갖는다. FET(427)의 드레인 전극(D)도 Vdd2에 연결된다. FET(420)의 게이트 전극(G)은 도시된 바와 같이 다이오드 Dn1을 통해 FET(427)의 소스 전극(source electrode)(S)에 연결된다. FET(420)의 소스 전극(S)은 접지에 연결된다. FET(420)의 게이트 전극(G)은 또한, 도시된 바와 같이, RF 차단 인덕터(RF blocking inductor) L1을 통해 증폭기 FET(406)의 게이트 전극(G)에 연결되고 전류원 부하 저항(current source load resistance)으로 연결된 FET(429a)를 통해 Vss1에 연결된다.

FET(406)의 게이트 전극(G)은, 또한 표시된 바와 같이, DC 차단 커패시터 C1을 통해 RF 입력 신호 RFin에 RF 결합된다. FET(406)의 소스 전극(S)은 접지에 연결된다. FET(406)의 드레인 전극(D)은 적층된 배치로 증폭기 FET(408)의 소스(S)에 결합된다. 표시된 것처럼, RF 차단 인덕터 L2는 DC 차단 커패시터(blocking capacitor) C2를 통해 출력 RFout에 결합된다. 예시된 실시예에서, FET는 공핍 모드 FET(D-FETS)이다.

제2 미러(second mirror)는 직렬 결합 다이오드 Dn2를 갖는 팔로워 구성에서 FET(431)의 게이트(G)에 결합된 FET(422)를 포함한다. FET(422)의 게이트 전극(G)은 또한, 도시된 바와 같이, RF 차단 인덕터(RF blocking inductor) L2를 통해 증폭기 FET(408)의 게이트 전극(G)에 연결되고 전류원 부하 저항(current source load resistance)으로 연결된 FET(429b)를 통해 Vss2에 연결된다.FET(422)의 드레인(D)은 제2 전류원(second current source)(426)에 결합된다. FET(422)의 소스(S)는 FET(424)의 드레인(D)에 연결된다. FET(424) 소스 전위(S)는 접지 레퍼런스(ground reference)이고 게이트 전위는 제1 전류 미러에 의해 설정된다. 제2 미러의 출력은 적층형 FET 증폭기의 제2 트랜지스터(408)에 바이어스 신호 Vg2(412)를 제공한다. 전술한 바와 같이, 제1 및 제2 전류 미러는 레퍼런스 FET(424)를 통해 서로 참조된다.

Vss1과 Vss2는 동일하거나 다른 레퍼런스 전위(reference potentials)에 있을 수 있다는 것이 이해된다. 레퍼런스 전위는 접지 레퍼런스보다 작을 수도 있고, 하나는 접지 레퍼런스보다 작고 다른 하나는 더 양의 전위, 즉 접지일 수 있다. 또한, 임의의 실제 개수의 다이오드가 사용될 수 있고 저항기가 팔로워 구성의 다이오드 대신에 또는 다이오드와 결합하여 사용될 수 있다는 것이 추가로 이해된다. 각각의 제어 루프를 갖는 적층형 증폭기 실시예에서는 임의의 실제 수의 트랜지스터가 사용될 수 있다는 것이 또한 이해된다.

개시의 예시적인 실시예들을 설명했으므로, 이제 그들의 개념들을 통합하는 다른 실시예들도 사용될 수 있다는 점은 당업계의 통상의 기술자에게 명백해질 것이다. 본원에서 보유된 실시예들은 개시된 실시예들로 제한되어서는 안 되고, 첨부된 청구범위의 취지 및 범위에 의해서만 제한되어야 한다. 본원에서 인용된 모든 공개공보들 및 참조들은 그들의 전체가 참조에 의해 본원에서 명시적으로 통합된다.

본원에서 설명된 상이한 실시예들의 요소들은, 위에서 구체적으로 기재되지 않은 다른 실시예들을 형성하기 위해 조합될 수 있다. 단일 실시예의 맥락에서 설명되는 다양한 요소들은, 개별적으로 또는 임의의 적절한 하위 조합으로 제공될 수도 있다. 본원에서 구체적으로 설명되지 않은 다른 실시예들도 다음의 청구항들의 범위 내에 있다.

Claims (19)

1. 회로에 있어서,
   적층 구성으로 결합된 제1 및 제2 트랜지스터를 포함하는 증폭기,
   제1 바이어스 전류를 제공하기 위해 제1 제어 루프와, 상기 제1 트랜지스터의 제1 단자에 결합된 제1 미러 트랜지스터를 갖는, 제1 전류 미러,
   제2 바이어스 전류를 제공하기 위해 제2 제어 루프와, 상기 제2 트랜지스터의 제1 단자에 결합된 제2 미러 트랜지스터를 갖는, 제2 전류 미러, 및
   상기 제1 및 제2 전류 미러에 결합된 레퍼런스 트랜지스터
   를 포함하는,
   회로.
   
2. 제1항에 있어서,
   상기 제1 전류 미러는,
   상기 제1 미러 트랜지스터, 제1 고정 전류원, 및 팔로워 구성으로 상기 제1 미러 트랜지스터에 결합된 제1 팔로워 트랜지스터
   를 포함하는,
   회로.
   
3. 제2항에 있어서,
   상기 제2 전류 미러는,
   상기 제2 미러 트랜지스터, 제2 고정 전류원, 및 팔로워 구성으로 상기 제2 미러 트랜지스터에 결합된 제2 팔로워 트랜지스터
   를 포함하는,
   회로.
   
4. 제1항에 있어서,
   상기 레퍼런스 트랜지스터는,
   상기 제1 미러 트랜지스터 및 상기 제2 미러 트랜지스터에 결합되는,
   회로.
   
5. 제1항에 있어서,
   상기 제1 전류 제어는,
   적어도 하나의 다이오드
   를 더 포함하는,
   회로.
   
6. 제1항에 있어서,
   상기 제1 전류 미러의 출력은,
   상기 제2 전류 미러의 공통 게이트 레퍼런스에 대한 소스 전위를 설정하도록 구성되는,
   회로.
   
7. 제6항에 있어서,
   상기 제2 미러의 상기 공통 게이트 레퍼런스는,
   상기 제2 고정 전류원으로부터의 드레인 전류를 갖는,
   회로.
   
8. 제1항에 있어서,
   상기 증폭기는,
   공핍 모드 FET 증폭기
   를 포함하는,
   회로.
   
9. 제1항에 있어서,
   상기 증폭기는,
   RF 증폭기
   를 포함하는,
   회로.
   
10. 방법에 있어서,
    적층 구성으로 결합된 제1 및 제2 트랜지스터를 포함하는 증폭기를 채용하는 단계,
    제1 바이어스 전류를 제공하기 위해 제1 제어 루프와, 상기 제1 트랜지스터의 제1 단자에 결합된 제1 미러 트랜지스터를 갖는, 제1 전류 미러를 채용하는 단계,
    제2 바이어스 전류를 제공하기 위해 제2 제어 루프와, 상기 제2 트랜지스터의 제1 단자에 결합된 제2 미러 트랜지스터를 갖는, 제2 전류 미러를 채용하는 단계, 및
    상기 제1 및 제2 전류 미러에 결합된 레퍼런스 트랜지스터를 채용하는 단계
    를 포함하는,
    방법.
    
11. 제10항에 있어서,
    상기 제1 전류 미러는,
    상기 제1 미러 트랜지스터, 제1 고정 전류원, 및 팔로워 구성으로 상기 제1 미러 트랜지스터에 결합된 제1 팔로워 트랜지스터
    를 포함하는,
    방법.
    
12. 제11항에 있어서,
    상기 제2 전류 미러는,
    상기 제2 미러 트랜지스터, 제2 고정 전류원, 및 팔로워 구성으로 상기 제2 미러 트랜지스터에 결합된 제2 팔로워 트랜지스터
    를 포함하는,
    방법.
    
13. 제10항에 있어서,
    상기 레퍼런스 트랜지스터는,
    상기 제1 미러 트랜지스터 및 상기 제2 미러 트랜지스터에 결합되는,
    방법.
    
14. 제10항에 있어서,
    상기 제1 제어 루프는,
    적어도 하나의 다이오드
    를 더 포함하는,
    방법.
    
15. 제10항에 있어서,
    상기 제1 전류 미러의 출력은,
    상기 제2 전류 미러의 공통 게이트 레퍼런스에 대한 소스 전위를 설정하도록 구성되는,
    방법.
    
16. 제15항에 있어서,
    상기 제2 미러의 공통 게이트 레퍼런스는,
    상기 제2 고정 전류원으로부터의 드레인 전류를 갖는,
    방법.
    
17. 제10항에 있어서,
    상기 증폭기는,
    공핍 모드 FET 증폭기
    를 포함하는,
    방법.
    
18. 제10항에 있어서,
    상기 증폭기는,
    RF 증폭기
    를 포함하는,
    방법.
    
19. 회로에 있어서,
    RF 입력 신호를 수신하는 입력 단자,
    RF 출력 신호를 출력하는 출력 단자, 및
    상기 RF 입력 신호를 증폭하고 상기 RF 출력 신호를 생성하기 위해 수단
    을 포함하는,
    회로.