KR20240092565A - 투사 디바이스 - Google Patents

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KR20240092565A
KR20240092565A KR1020230145558A KR20230145558A KR20240092565A KR 20240092565 A KR20240092565 A KR 20240092565A KR 1020230145558 A KR1020230145558 A KR 1020230145558A KR 20230145558 A KR20230145558 A KR 20230145558A KR 20240092565 A KR20240092565 A KR 20240092565A
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circuit board
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light emitting
pad
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KR1020230145558A
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치아-후이 파이
웬-시엔 청
치엔-헝 쿠오
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에이유오 코포레이션
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Abstract

디스플레이 디바이스는 회로 기판, 복수의 제1 패드, 복수의 발광 소자, 봉입층, 및 도전성 층을 포함한다. 복수의 제1 패드는 회로 기판 상에 배치된다. 회로 기판 위에 복수의 발광 소자가 배치되고, 각 발광 소자는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극의 사이에 위치된 발광 스택을 포함하며, 복수의 발광 소자의 제1 전극은 각각 복수의 발광 소자의 발광 스택과 회로 기판 사이에 배치되고, 복수의 제1 전극에 각각 전기적으로 연결된다. 회로 기판 상 및 발광 소자들의 사이에 봉입층이 배치된다. 도전성 층은 봉입층의 상부 표면에 배치되고, 제2 전극에 전기적으로 연결된다.

Description

투사 디바이스{PROJECTION DEVICE}
[관련 발명에 대한 상호 참조]
본 출원은 2022년 12월 14일에 출원된 대만 특허 출원 번호 111148023에 대한 우선권 이득을 주장한다. 상기 특허 출원 전체가 본 명세서에 참조로서 인용되고, 본 명세서의 일부로서 포함된다.
본 개시는 광학 디바이스에 관련되고, 특히 디스플레이 디바이스에 관한 것이다.
마이크로 LED 디스플레이 디바이스는 절전, 고효율, 고조도(high brightness), 및 빠른 응답 시간의 이점을 갖는다. 일반적으로 말하면, 마이크로 LED는 이들의 2개의 전극이 발광 스택의 동일한 측부 상에, 또는 상이한 측부 상에 위치된다는 점에 따라 수평(레터럴) 및 수직(버티컬) 마이크로 LED로 분류될 수 있고, 이들 중에서, 수직 마이크로 LED는 보다 양호한 방열 및 발광 효율로 인해, 미래에 주류 구조가 될 것으로 예상된다.
수직 마이크로 LED의 높이는 비교적 높고, 그 2개의 전극은 발광 스택의 상측 및 하측 측부 상에 위치되므로, 회로 기판으로의 물질 전달(mass transfer) 및 회로 기판 상의 상응하는 패드에 수직 마이크로 LED의 하부 전극을 연결시키는 것 이후에, 지형 차이(terrain difference)를 메우기 위하여 평면 층이 형성된다. 그 이후에, 상부 전극은 도전성 층을 통하여 회로 기판 상의 또 다른 패드에 연결된다. 그러나, 평면 층 또는 도전성 층의 형성 중에, 평면 층 또는 도전성 층을 패턴화하는 데 사용되는 에천트는 하부 전극과 상응하는 패드 사이의 연결을 손상시키고, 마이크로 LED 디스플레이 디바이스의 저조한 신뢰도가 야기된다.
본 개시는 향상된 신뢰도를 갖는 디스플레이 디바이스를 제공한다.
본 개시의 일 실시예는 회로 기판, 복수의 제1 패드, 복수의 발광 소자, 봉입층, 및 도전성 층을 포함하는 디스플레이 디바이스를 제공한다. 제1 패드는 회로 기판 상에 배치된다. 발광 소자는 회로 기판 위에 배치되고, 각 발광 소자는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극의 사이에 위치된 발광 스택을 포함한다. 발광 소자의 제1 전극은 각각 발광 소자의 발광 스택과 회로 기판 사이에 위치되고, 각각 제1 패드에 전기적으로 연결된다. 회로 기판 상 및 발광 소자들의 사이에 봉입층이 위치된다. 도전성 층은 봉입층의 상부 표면 상에 배치되고, 제2 전극에 전기적으로 연결된다.
본 개시의 일 실시예에서, 도전성 층은 투명한 도전성 층이다.
본 개시의 일 실시예에서, 도전성 층은 발광 소자의 제2 전극에 전기적으로 연결된다.
본 개시의 일 실시예에서, 도전성 층은 복수의 도전성 패턴을 포함하고, 도전성 패턴은 각각 발광 소자의 제2 전극에 전기적으로 연결된다.
본 개시의 일 실시예에서, 디스플레이 디바이스는 회로 기판 상에 배치되고 도전성 층에 전기적으로 연결된 제2 패드를 더 포함한다.
본 개시의 일 실시예에서, 디스플레이 디바이스는 제1 전달 라인(transfer line)을 더 포함하고, 제2 패드는 발광 소자를 등지는 회로 기판의 표면 상에 위치되고, 제1 전달 라인은 회로 기판의 제1 측부에 위치되고, 제1 전달 라인은 제2 패드 및 도전성 층에 전기적으로 연결된다.
본 개시의 일 실시예에서, 제1 전달 라인은 적어도 부분적으로 봉입층의 측면 상에 배치된다.
본 개시의 일 실시예에서, 디스플레이 디바이스는 구동 소자(driving element) 및 제2 전달 라인을 더 포함하고, 구동 소자는 발광 소자를 등지는 회로 기판의 표면 상에 위치되고, 제2 전달 라인은 회로 기판의 제2 측부 상에 위치되고, 제2 전달 라인은 구동 소자 및 제1 전극에 전기적으로 연결된다.
본 개시의 일 실시예에서, 제1 측부는 제2 측부의 반대측이거나, 또는 제2 측부에 인접한다.
본 개시의 일 실시예에서, 디스플레이 디바이스는 구동 소자 및 제2 전달 라인을 더 포함하고, 구동 소자는 발광 소자를 등지는 회로 기판의 표면 상에 위치되고, 제2 전달 라인은 회로 기판의 제1 측부에 위치되고, 제2 전달 라인은 구동 소자 및 제1 전극에 전기적으로 연결된다.
본 개시의 일 실시예에서, 제1 전달 라인은 단차형이고(stepped), 제1 전달 라인의 라인 폭은 제2 전달 라인의 라인 폭보다 크다.
본 개시의 일 실시예에서, 제1 전달 라인은 U 형상(U-shaped)이고, 제1 전달 라인의 라인 폭은 제2 전달 라인의 라인 폭과 실질적으로 동일하다.
본 개시의 일 실시예에서, 제1 전달 라인과 제2 전달 라인은 교호로 배치된다.
본 개시의 일 실시예에서, 봉입층의 상부 표면은 발광 소자의 상부 표면과 실질적으로 평면을 이룬다.
본 개시의 일 실시예에서, 봉입층은 실리콘, 실리콘 수지, 또는 에폭시 수지를 포함한다.
상기 언급한 본 개시의 피처 및 장점을 이해 가능하도록 하기 위하여, 도면을 동반하는 실시예가 이하에 상세하게 설명된다.
도 1a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(10)의 3차원 개략도이다.
도 1b는 도 1a의 단면선 A-A’를 따라 취한 단면 개략도이다.
도 2a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(20)의 부분 상면 개략도이다.
도 2b는 도 2a의 단면선 B-B’를 따라 취한 단면 개략도이다.
도 3은 본 개시의 일 실시예에 따른 디스플레이 디바이스(30)의 부분 단면 개략도이다.
도 4a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(40)의 3차원 개략도이다.
도 4b는 도 4a의 단면선 C-C’를 따라 취한 단면 개략도이다.
도 5a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(50)의 3차원 개략도이다.
도 5b는 도 5a의 단면선 D-D’를 따라 취한 단면 개략도이다.
도 6a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(60)의 3차원 개략도이다.
도 6b는 도 6a의 단면선 E-E’를 따라 취한 단면 개략도이다.
도 1a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(10)의 3차원 개략도이다. 도 1b는 도 1a의 단면선 A-A’를 따라 취한 단면 개략도이다. 도면을 더욱 간결하게 하기 위하여, 도 1a는 디스플레이 디바이스(10)의 회로 기판(110), 봉입층(140), 도전성 층(150), 제2 패드(122), 및 연결 전극(CE)을 개략적으로 도시하며, 다른 부품은 생략된다.
도 1a 및 도 1b를 참조하면, 디스플레이 디바이스(10)는 회로 기판(110), 복수의 제1 패드(121), 복수의 발광 소자(130), 봉입층(140), 및 도전성 층(150)을 포함한다. 제1 패드(121)는 회로 기판(110) 상에 배치된다. 발광 소자(130)는 회로 기판(110) 위에 배치되고, 각 발광 소자(130)는 제1 전극(131), 제2 전극(132), 및 제1 전극(131)과 제2 전극(132)의 사이에 위치된 발광 스택(133)을 포함한다. 발광 소자(130)의 제1 전극(131)은 발광 스택(133)과 회로 기판(110) 사이에 위치되고, 각각 제1 패드(121)에 전기적으로 연결된다. 회로 기판(110) 상 및 발광 소자(130)들의 사이에 봉입층(140)이 위치된다. 도전성 층(150)은 봉입층(140)의 상부 표면(140T) 상에 배치되고, 각 발광 소자(130)의 제2 전극(132)에 전기적으로 연결된다.
본 개시의 일 실시예에 따른 디스플레이 디바이스(10)에 있어서, 도전성 층(150)을 봉입층(140)의 상부 표면(140T) 상에 배치함으로써, 도전성 층(150)의 형성 중에 제1 전극(131)과 제1 패드(121) 사이의 전기적 연결이 손상되는 것을 방지할 수 있고, 이렇게 하여 디스플레이 디바이스(10)의 신뢰도를 향상시킬 수 있다. 이하에서 도 1a 및 도 1b를 참조하여, 디스플레이 디바이스(10)의 각 부품의 구현이 계속하여 설명되지만, 본 개시는 이에 한정되지는 않는다.
구체적으로, 디스플레이 디바이스(10)의 회로 기판(110)은 저판(bottom plate) 상에 배치된 구동 회로 구조체(driving circuit structure)를 포함할 수 있다. 저판은 투명한 기판일 수도 있고, 불투명한 기판일 수도 있으며, 그 재료는 석영 기판, 유리 기판, 폴리머 기판, 또는 다른 적합한 재료일 수 있다. 구동 회로 구조체는, 구동 소자, 스위칭(switching) 소자, 저장 커패시터, 파워 라인, 구동 신호 라인, 시간 순서(time sequence) 신호 라인, 전류 보상 라인, 검출 신호 라인 등과 같이, 디스플레이 디바이스(10)에 의해 요구되는 부품 또는 라인을 포함할 수 있다.
디스플레이 디바이스(10)의 제1 패드(121)의 패턴은 서로로부터 분리될 수 있다. 일부 실시예에서, 디스플레이 디바이스(10)의 제1 패드(121)는 직사각형 벌크 도전성 패턴과 같은, 벌크 도전성 패턴을 갖는다. 일부 실시예에서, 제1 패드(121)는 원형 벌크 도전성 패턴을 갖는다. 제1 패드(121)는 단층 구조 또는 다층 도전성 재료 적층 구조를 가질 수 있다. 예를 들어, 제1 패드(121)는 알루미늄, 몰리브덴, 티타늄, 구리 등의 단일 금속 층이지만, 본 개시는 이에 한정되지는 않는다. 일부 실시예에서, 제1 패드(121)는 알루미늄, 몰리브덴, 티타늄, 구리 등이 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 또는 다른 적합한 도전성 산화물과 함께 적층되는 구조를 가질 수 있다.
발광 소자(130)의 제1 전극(131) 및 제2 전극(132)은, 발광 스택(133) 내의 다른 층에 각각 전기적으로 연결될 수 있다. 예를 들어, 발광 스택(133)은 반도체 층(SL1), 반도체 층(SL2), 및 반도체 층(SL1)과 반도체 층(SL2) 사이에 개재된 발광층(EL)을 포함할 수 있다. 제1 전극(131)이 반도체 층(SL1)에 전기적으로 연결될 수 있는 한편, 제2 전극(132)은 반도체 층(SL2)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제1 전극(131) 및 제2 전극(132)은 각각 발광 스택(133)의 양측의 두 측부 상에 위치된다. 다르게 말하면, 발광 소자(130)는 수직 마이크로 LED일 수 있다. 일부 실시예에서, 발광 소자(130)의 제1 전극(131), 발광 스택(133), 및 제2 전극(132)은 수직 방향으로 배열되고 적층된다. 일부 실시예에서, 제2 전극(132)의 회로 기판(110) 상으로의 정사영은, 제1 전극(131)의 회로 기판(110) 상으로의 정사영과 오버랩된다. 일부 실시예에서, 제1 전극(131), 제2 전극(132), 및 발광 스택(133)의 회로 기판(110) 상으로의 정사영은 서로 오버랩된다.
일부 실시예에서, 발광 소자(130)는 절연층(134)을 더 포함하고, 절연층(134)은 발광 스택(133)의 측면(133S)을 덮는다. 일부 실시예에서, 절연층(134)은 발광 스택(133)의 측면(133S), 상부 표면(133T), 및 하부 표면(133B) 상에 배치된다. 일부 실시예에서, 절연층(134)은 발광 스택(133)의 모든 표면을 덮고, 개구(O1) 및 개구(O2)를 갖는다. 개구(O1)는 반도체 층(SL1)을 노출시키고, 제1 전극(131)은 개구(O1)를 통해 반도체 층(SL1)에 전기적으로 연결된다. 개구(O2)는 반도체 층(SL2)을 노출시키고, 제2 전극(132)은 개구(O2)를 통해 반도체 층(SL2)에 전기적으로 연결된다. 일부 실시예에서, 개구(O1)는 발광 스택(133)의 하부 표면(133B)에 인접하고, 개구(O2)는 발광 스택(133)의 상부 표면(133T)에 인접한다.
일부 실시예에서, 제1 전극(131) 및 제2 전극(132)의 재료는 금속, 합금, 금속 재료의 질화물, 금속 재료의 산화물, 금속 재료의 질산화물, 다른 적합한 재료, 적층된 금속 재료의 층, 및 다른 도전성 재료, 또는 다른 저저항(low-resistance) 재료를 포함한다. 일부 실시예에서, 제1 전극(131) 및 제2 전극(132)의 재료는 주석(Sn), 주석-납(SnPb) 합금, 비스무트-주석(BiSn) 합금, 및/또는 은-주석(AgSn) 합금을 포함한다. 일부 실시예에서, 제2 전극(132)의 재료는 인듐 주석 산화물(InSnO), 인듐 아연 산화물(InZnO), 알루미늄 주석 산화물(AlSnO), 알루미늄 아연 산화물(AlZnO), 인듐 갈륨 아연 산화물(InGaZnO), 나노 은(nano silver), 또는 다른 적합한 도전성 산화물을 포함한다.
일부 실시예에서, 반도체 층(SL1)은 N 타입 도핑된 반도체 층이고, N 타입 도핑된 반도체 층의 재료는, 예를 들어, N 타입 갈륨 질화물(n-GaN)이다. 다른 실시예에서, 반도체 층(SL1)은 Ⅱ-Ⅳ족 재료(예컨대, 아연 셀렌화물(ZnSe)), 또는 Ⅲ-Ⅴ족 질화물 재료(예컨대, 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN), 또는 알루미늄 인듐 갈륨 질화물(AlInGaN))를 포함할 수 있다. 일부 실시예에서, 반도체 층(SL2)은 P 타입 도핑된 반도체 층이고, P 타입 도핑된 반도체 층의 재료는, 예를 들어, P 타입 갈륨 질화물(p-GaN)이다. 다른 실시예에서, 반도체 층(SL2)은 Ⅱ-Ⅳ족 재료(예컨대, 아연 셀렌화물(ZnSe)), 또는 Ⅲ-Ⅴ족 질화물 재료(예컨대, 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN), 또는 알루미늄 인듐 갈륨 질화물(AlInGaN))를 포함할 수 있다. 일부 실시예에서, 발광층(EL)은 Ⅱ-Ⅳ족 재료(예컨대, 아연 셀렌화물(ZnSe)), 또는 Ⅲ-Ⅴ족 질화물 재료(예컨대, 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 인듐 갈륨 질화물(InGaN), 알루미늄 갈륨 질화물(AlGaN), 또는 알루미늄 인듐 갈륨 질화물(AlInGaN))를 포함할 수 있다. 일부 실시예에서, 발광층(EL)의 구조는, 예를 들어, 다중 양자 웰(multiple quantum well, MQW) 구조이다. 다중 양자 웰 구조는 교호로 적층된 인듐 갈륨 질화물(InGaN) 및 갈륨 질화물(GaN)의 층을 포함할 수 있고, 발광층(EL) 내의 인듐 또는 갈륨의 비율을 설계함으로써, 발광층(EL)의 방사 파장 범위가 조정될 수 있다.
예를 들어, 발광 소자(130)는 성장용 기판(growth substrate)(예컨대, 사파이어 기판) 상에 제조되고, 그 이후에 물질 전달 공정을 통해 회로 기판(110)으로 전달되고, 발광 소자(130)의 제1 전극(131)은 제1 패드(121) 상으로 전달될 수 있다. 일부 실시예에서, 제1 전극(131)은 제1 패드(121)와 발광 스택(133) 사이에 위치된다. 일부 실시예에서, 제1 패드(121), 제1 전극(131), 및 발광 스택(133)의 회로 기판(110) 상으로의 정사영은 서로 오버랩된다. 일부 실시예에서, 제2 전극(132)의 회로 기판(110) 상으로의 정사영은, 제1 패드(121)의 회로 기판(110) 상으로의 정사영과 오버랩된다. 일부 실시예에서, 제1 패드(121), 제1 전극(131), 발광 스택(133), 및 제2 전극(132)의 회로 기판(110) 상으로의 정사영은 서로 오버랩된다. 일부 실시예에서, 제1 전극(131)은 금속, 도전성 접착제, 또는 다른 도전성 재료(예컨대, 주석-납(SnPb) 합금, 비스무트-주석(BiSn) 합금, 은-주석(AgSn) 합금, 또는 다른 솔더(solder))를 통해 제1 패드(121)에 또한 전기적으로 연결될 수 있다.
일부 실시예에서, 디스플레이 디바이스(10)의 발광 소자(130)는 발광 소자(130A), 발광 소자(130B), 및 발광 소자(130C)를 포함하고, 회로 기판(110) 상의 발광 소자(130A), 발광 소자(130B), 및 발광 소자(130C)의 높이인 높이(Ha), 높이(Hb), 및 높이(Hc)는 서로 유사하다. 일부 실시예에서, 높이(Ha), 높이(Hb), 및 높이(Hc)는 실질적으로 서로 동일하다. 일부 실시예에서, 발광 소자(130A), 발광 소자(130B), 및 발광 소자(130C)는 모두 청색광 발광 다이오드이고, 디스플레이 디바이스(10)는 발광 소자(130B) 및 발광 소자(130C) 상에 각각 배치된 컬러 변환 층(도시되지 않음)을 더 포함한다. 컬러 변환 층은 풀컬러 디스플레이 효과를 달성하도록, 청색광 발광 다이오드에 의해 방사되는 청색광을 상이한 컬러의 광으로 변환하기 위하여 인광체 분말(phosphor powder) 또는 유사한 파장 변환 재료를 포함할 수 있다. 다른 실시예에서, 발광 소자(130A)는 청색광 발광 다이오드일 수 있고, 발광 소자(130B)는 적색광 발광 다이오드일 수 있고, 발광 소자(130C)는 녹색광 발광 다이오드일 수 있으며, 이렇게 하여 풀컬러 디스플레이 효과를 달성한다. 발광 소자(130A), 발광 소자(130B), 및 발광 소자(130C)에서 방사되는 컬러가 서로 상이할 때, 상기 언급한 컬러 변환 층은 디스플레이 디바이스(10)에서 선택적으로 생략되거나, 또는 남아있을 수 있다. 일부 실시예에서, 발광 소자(130A), 발광 소자(130B), 및 발광 소자(130C)는 모두 백색광 발광 다이오드일 수 있고, 컬러 변환 층은 풀컬러 디스플레이 효과를 달성하기 위한 컬러 필터 층일 수 있다.
디스플레이 디바이스(10)의 봉입층(140)은 회로 기판(110) 상에 위치될 수 있고, 발광 소자(130)들 사이의 공간을 충전시킬 수 있다. 일부 실시예에서, 봉입층(140)은 각 발광 소자(130)의 측면(130S)을 덮는다. 일부 실시예에서, 봉입층(140)은 각 발광 소자(130)의 측면(130S)에 물리적으로 접촉한다. 예를 들어, 발광 소자(130)의 절연층(134)은 봉입층(140)과 발광 스택(133)의 측면(133S) 사이에 위치된다. 일부 실시예에서, 봉입층(140)의 상부 표면(140T)은 발광 소자(130)의 상부 표면(130T)과 실질적으로 평면을 이룬다. 예를 들어, 봉입층(140)의 재료는 실리콘, 실리콘 수지, 또는 에폭시 수지와 같은 봉입 재료를 포함할 수 있지만, 본 개시는 이에 한정되지는 않는다.
일부 실시예에서, 디스플레이 디바이스(10)는 제2 패드(122)를 더 포함하고, 도전성 층(150)은 발광 소자(130)의 제2 전극(132)을 제2 패드(122)에 전기적으로 연결시킨다. 일부 실시예에서, 제2 패드(122)는 회로 기판(110)의 상부 표면(110T) 상에 배치된다. 일부 실시예에서, 도전성 층(150)은 봉입 층(140)의 상부 표면(140T) 상에서 연장되고, 봉입층(140)의 측면(140S)을 따라서 제2 패드(122)로 연장된다. 일부 실시예에서, 도전성 층(150)은 연속적으로 연장되는 투명한 도전성 층이고, 도전성 층(150)은 발광 소자(130)의 제2 전극(132)에 전기적으로 연결된다. 도전성 층(150)은 투명한 도전성 층일 수도 있다. 예를 들어, 도전성 층(150)의 재료는 인듐 주석 산화물(InSnO), 인듐 아연 산화물(InZnO), 알루미늄 주석 산화물(AlSnO), 알루미늄 아연 산화물(AlZnO), 인듐 갈륨 아연 산화물(InGaZnO), 나노 은(nano silver), 또는 다른 적합한 도전성 산화물을 포함한다.
일부 실시예에서, 제2 패드(122)는 공통 전극일 수 있으며, 발광 소자(130)의 제2 전극(132)은 모두 동일한 전기 퍼텐셜을 갖도록 제2 패드(122)에 전기적으로 연결된다. 일부 실시예에서, 제2 패드(122)는 단층 구조 또는 다층 도전성 재료 적층 구조를 갖는다. 예를 들어, 제2 패드(122)는 알루미늄, 몰리브덴, 티타늄, 구리 등의 단일 금속 층이지만, 본 개시는 이에 한정되지는 않는다. 일부 실시예에서, 제2 패드(122)는 알루미늄, 몰리브덴, 티타늄, 구리 등이 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 갈륨 아연 산화물(IGZO), 또는 다른 도전성 산화물과 함께 적층되는 구조를 가질 수 있다. 일부 실시예에서, 제2 패드(122)의 구조 또는 재료는 제1 패드(121)와 동일한 것일 수 있다.
일부 실시예에서, 제1 패드(121) 및 제2 패드(122)는 상이한 필름 층에 속하거나, 또는 상이한 평면 상에 위치될 수 있다. 일부 실시예에서, 제1 패드(121) 및 제2 패드(122)는 동일한 필름 층에 속하거나, 또는 동일한 평면 상에 위치될 수 있고, 제1 패드(121)의 패턴과 제2 패드(122)의 패턴은 서로로부터 분리된다. 일부 실시예에서, 제1 패드(121)와 제2 패드(122)는 상이한 전기 퍼텐셜을 가질 수 있다.
디스플레이 디바이스(10)는 이하의 단계를 통해 제조될 수 있지만, 본 개시는 이에 한정되지는 않는다. 먼저, 제1 패드(121) 및 제2 패드(122)가 회로 기판(110)의 상부 표면(110T) 상에 형성된다. 일부 실시예에서, 제1 패드(121) 및 제2 패드(122)는 동일한 공정 단계에 의해 형성될 수 있다. 일부 실시예에서, 제1 패드(121) 및 제2 패드(122)를 형성하는 공정 중에, 회로 기판(110)의 상부 표면(110T) 상에 연결 전극(CE)이 또한 형성되고, 연결 전극(CE)은 제1 패드(121)에 전기적으로 연결된다. 예를 들어, 연결 전극(CE)을 사용하여 제1 패드(121)를 디스플레이 디바이스(10)의 구동 소자 또는 제어 소자에 전기적으로 연결시킬 수 있다.
다음으로, 복수의 발광 소자(130)가 회로 기판(110) 위에 형성된다. 예를 들어, 복수의 발광 소자(130)는 물질 전달 공정에 의해 캐리어 상으로 전달될 수 있고, 그 이후에 픽업 본딩(pick-up bonding) 또는 직접 본딩(direct bonding)과 같은 방법을 사용하여, 발광 소자(130)는 각각 제1 패드(121) 상에 위치되고, 이렇게 하여 발광 소자(130)의 제1 전극(131)은 상응하는 제1 패드(121)에 오버랩된다.
다음으로, 제1 전극(131)을 제1 패드(121)에 전기적으로 연결시키기 위하여, 적외선 레이저 처리와 같은 열처리가 수행될 수 있다. 일부 실시예에서, 열처리 이후에, 제1 전극(131)과 제1 패드(121) 사이에 공융층 전기적 연결 구조체(eutectic layer electrical connection structure)가 형성된다.
다음으로, 회로 기판(110) 상 및 발광 소자(130)들의 사이에 봉입층(140)이 형성될 수 있다. 일부 실시예에서, 봉입층(140)은 압축 성형, 트랜스퍼 성형, 및 액체 봉입재 성형과 같은 공정에 의해 형성될 수 있다. 예를 들어, 적어도 제2 패드(122)의 부분 및 적어도 연결 전극(CE)의 부분을 금속 마스크를 사용하여 덮을 수 있고, 그 이후에 액체 봉입재 재료가 발광 소자(130)들 사이의 공간과 같이 회로 기판(110) 상에 분배되지만, 봉입재는 발광 소자(130)의 제2 전극(132) 상에는 분배되지 않으며, 그 이후에 봉입재를 경화하여 봉입층(140)을 형성하고, 여기서 봉입층(140)은 제1 전극(131), 제1 패드(121), 및 공융층과 같은, 그 사이의 전기적 연결 구조체를 덮는다. 이렇게 하여, 도전성 층(150)을 패턴화하기 위한 후속의 에칭 공정 중에, 봉입층(140)은 제1 전극(131), 제1 패드(121), 및 그 사이의 전기적 연결 구조체(예컨대, 앞서 언급한 공융층)가 에칭 공정에 의해 손상되는 것을 방지할 수 있다. 또한, 도 1b에 도시된 봉입층(140)은 인접한 발광 소자(130)들의 측면(130S)들 사이에만 위치되어 있지만, 본 개시는 이에 한정되지는 않는다. 일부 실시예에서, 봉입층(140)은 발광 소자(130)의 상부 표면(130T)으로 더 연장되지만, 봉입층(140)은 제2 전극(132)을 완전하게 덮지는 않는다. 다르게 말하면, 적어도 제2 전극(132)의 부분은 봉입층(140)에 의해 여전히 노출될 수 있다.
다음으로, 봉입층(140)의 상부 표면(140T), 발광 소자(130)의 제2 전극(132), 및 제2 패드(122) 상에 도전성 층(150)이 형성될 수 있고, 이렇게 하여 도전성 층(150)은 제2 전극(132)을 제2 패드(122)에 전기적으로 연결시킬 수 있다. 도전성 층(150)을 형성하는 과정에서, 도전성 층(150)이 연결 전극(CE)에 전기적으로 연결되는 것을 방지하기 위하여, 금속 마스크를 사용하여 연결 전극(CE)을 덮을 수 있다.
이하에, 본 개시의 다른 실시예를 도 2a 내지 도 6b를 참조하여 설명하며, 도 1a 및 도 1b의 실시예의 참조 번호 및 관련 내용을 사용하여 설명된다. 동일 또는 유사한 소자를 지칭하기 위하여 동일 또는 유사한 참조 번호가 사용되고, 동일한 기술 내용에 대한 설명은 생략된다. 생략된 부분의 설명을 위하여 도 1a 및 도 1b의 실시예를 참조할 수 있고, 이는 이하의 설명에서 반복되지는 않는다.
도 2a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(20)의 부분 상면 개략도이다. 일부 실시예에서, 도 2a는 도 1a의 영역(P)의 확대된 개략도이다. 도 2b는 도 2a의 단면선 B-B’를 따라 취한 단면 개략도이다. 디스플레이 디바이스(20)는 회로 기판(110), 복수의 제1 패드(121), 복수의 발광 소자(130), 봉입층(140), 및 도전성 층(250)을 포함한다. 각 발광 소자(130)는 제1 전극(131), 제2 전극(132), 발광 스택(133), 및 절연층(134)을 포함한다. 발광 스택(133)은 제1 전극(131)과 제2 전극(132)의 사이에 위치되고, 제1 전극(131)은 발광 스택(133)과 회로 기판(110)의 사이에 위치되고, 제1 전극(131)은 제1 패드(121)에 전기적으로 연결된다. 회로 기판(110) 상 및 발광 소자(130)들의 사이에 봉입층(140)이 위치된다. 도전성 층(250)은 봉입층(140) 상에 배치되고, 각 발광 소자(130)의 제2 전극(132)에 전기적으로 연결된다.
도 1a 및 도 1b에 도시된 디스플레이 디바이스(10)와 비교하여, 도 2a 및 도 2b에 도시된 디스플레이 디바이스(20)의 차이점은, 주요하게는 디스플레이 디바이스(20)의 도전성 층(250)이 복수의 도전성 패턴(252)을 포함하는 점, 및 도전성 패턴(252)이 발광 소자(130)의 제2 전극(132)에 각각 전기적으로 연결되는 점이다. 예를 들어, 도전성 패턴(252)을 포함하는 도전성 층(250)을 형성하기 위하여, 앞서 언급한 도전성 층(150)에 패턴화 공정(예컨대, 에칭 공정)이 수행될 수 있다. 봉입층(140)이 제1 전극(131)과 제1 패드(121) 사이의 전기적 연결 구조체를 덮으므로, 봉입층(140)은 도전성 층의 에칭 공정 중에, 에천트(etchant)가 제1 전극(131)과 제1 패드(121) 사이의 전기적 연결을 손상시키는 것을 방지할 수 있다.
도 3은 본 개시의 일 실시예에 따른 디스플레이 디바이스(30)의 부분 단면 개략도이다. 디스플레이 디바이스(30)는 회로 기판(110), 제1 패드(121), 발광 소자(130), 봉입층(140), 도전성 층(150), 제2 패드(322), 및 연결 전극(CE)을 포함한다. 각 발광 소자(130)는 제1 전극(131), 제2 전극(132), 발광 스택(133), 및 절연층(134)을 포함한다. 제1 전극(131)은 제1 패드(121)에 전기적으로 연결되어 있고, 제1 패드(121)는 연결 전극(CE)에 전기적으로 연결되어 있다. 회로 기판(110) 상 및 발광 소자(130)들의 사이에 봉입층(140)이 위치된다. 도전성 층(150)은 봉입층(140) 상에 배치되고, 각 발광 소자(130)의 제2 전극(132)에 전기적으로 연결된다.
도 1a 및 도 1b에 도시된 디스플레이 디바이스(10)와 비교하여, 도 3에 도시된 디스플레이 디바이스(30)의 차이점은, 주요하게는 제2 패드(322)가 발광 소자(130)를 등지는 회로 기판(110)의 하부 표면(110B) 상에 위치된다는 점, 및 디스플레이 디바이스(30)가 회로 기판(110)의 측부(S1) 상에 위치된 제1 전달 라인(R1)을 더 포함한다는 점이다. 이렇게 하여, 도전성 층(150)은 제1 전달 라인(R1)을 통해 제2 패드(322)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제1 전달 라인(R1)은 봉입 층(140)의 측면(140S) 상에 적어도 부분적으로 배치된다. 일부 실시예에서, 제2 패드(322)는 측부(S1)에 가까운 하부 표면(110B)의 측부 상에 위치된다. 일부 실시예에서, 제1 전달 라인(R1)은 U 형상의 프로파일을 갖고, 제1 전달 라인(R1)은 도전성 층(150)의 상부 표면으로부터 봉입층(140)의 측면(140S) 및 회로 기판(110)의 하부 표면(110B)을 따라 제2 패드(322)로 연장되고, 이렇게 하여 제2 전극(132)은, 도전성 층(150) 및 제1 전달 라인(R1)을 통해 제2 패드(322)에 전기적으로 연결될 수 있다.
일부 실시예에서, 디스플레이 디바이스(30)는 구동 소자(DC) 및 제2 전달 라인(R2)을 더 포함한다. 구동 소자(DC)는 발광 소자(130)를 등지는 회로 기판(110)의 하부 표면(110B) 상에 위치되고, 제2 전달 라인(R2)은 회로 기판(110)의 측부(S2) 상에 위치된다. 일부 실시예에서, 구동 소자(DC)는 측부(S2)에 가까운 하부 표면(110B)의 측부 상에 위치된다. 일부 실시예에서, 회로 기판(110)의 측부(S2)는 측부(S1)의 반대측이다. 일부 실시예에서, 회로 기판(110)의 측부(S2)는 측부(S1)에 인접한다.
예를 들어, 디스플레이 디바이스(30)는 복수의 서브 픽셀을 포함할 수 있고, 각 서브 픽셀은 제1 패드(121), 발광 소자(130), 봉입층(140), 도전성 층(150), 및 제2 패드(322)를 포함할 수 있다. 구동 소자(DC)는 각 서브 픽셀의 동작을 개별적으로 제어하기 위하여, 제1 패드(121)와 제2 패드(322)에 각각 전기적으로 연결될 수 있다. 일부 실시예에서, 복수의 제1 패드(121)는 서로 분리되고, 구동 소자(DC)에 의해 제공되는 신호를 독립적으로 수신한다. 일부 실시예에서, 디스플레이 디바이스(30)는 공통 전극으로서 단일의 제2 패드(322)를 포함할 수 있다. 일부 실시예에서, 디스플레이 디바이스(30)는 복수의 제2 패드(322)를 포함할 수 있고, 제2 패드(322)는 동작 중에, 서로 전기적으로 연결되거나 공동의 전압이 인가될 수 있다. 일부 실시예에서, 구동 소자(DC)는 회로 기판(110)에 본딩된 칩일 수도 있고, 회로 기판(110)에 직접적으로 형성된 (능동 소자, 수동 소자, 또는 그 조합을 포함하는) 회로 소자일 수도 있다.
제2 전달 라인(R2)은 U 형상의 프로파일을 갖고, 제2 전달 라인(R2)은 연결 전극(CE)의 상부 표면으로부터 회로 기판(110)의 하부 표면(110B)으로 회로 기판(110)의 측면을 따라 연장되고, 이렇게 하여 제1 전극(131)은 제1 패드(121), 연결 전극(CE), 및 제2 전달 라인(R2)을 통해 구동 소자(DC)에 전기적으로 연결될 수 있다.
일부 실시예에서, 디스플레이 디바이스(30)는, 회로 기판(110)의 하부 표면(110B) 상에 위치되는 칩 본딩 층(CB)을 더 포함하고, 구동 소자(DC)는 칩 본딩 층(CB) 상에 배치되고, 칩 본딩 층(CB)에 전기적으로 연결될 수 있다. 또한, 제2 전달 라인(R2)은 칩 본딩 층(CB)을 통해 구동 소자(DC)에 전기적으로 연결되도록, 칩 본딩 층(CB)에 추가로 전기적으로 연결될 수 있다.
도 4a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(40)의 3차원 개략도이다. 도 4b는 도 4a의 단면선 C-C’를 따라 취한 단면 개략도이다. 디스플레이 디바이스(40)는 회로 기판(110), 복수의 제1 패드(121), 복수의 발광 소자(130), 봉입층(140), 도전성 층(150), 제2 패드(322), 연결 전극(CE), 제1 전달 라인(R1), 제2 전달 라인(R2), 칩 본딩 층(CB), 및 구동 소자(DC)를 포함한다. 각 발광 소자(130)는 제1 전극(131), 제2 전극(132), 발광 스택(133), 및 절연층(134)을 포함한다. 제1 전극(131)은 제1 패드(121)에 전기적으로 연결되어 있고, 제2 전극(132)은 제2 패드(322)에 전기적으로 연결되어 있다. 회로 기판(110) 상 및 발광 소자(130)들의 사이에 봉입층(140)이 위치된다. 도전성 층(150)은 봉입층(140) 상에 배치되고, 각 발광 소자(130)의 제2 전극(132)에 전기적으로 연결된다.
도 3에 도시된 디스플레이 디바이스(30)와 비교하여 도 4a 및 도 4b에 도시된 디스플레이 디바이스(40)의 차이점은, 주요하게는 디스플레이 디바이스(40)가 절연층(460)을 더 포함하는 점, 및 절연층(460)이 발광 소자(130)의 발광 스택(133)과 회로 기판(110) 사이에 위치될 수 있다는 점이다. 또한, 절연층(460)은 복수의 개구(O3)를 가질 수 있고, 개구(O3) 내에 복수의 제1 패드(121)가 각각 배치된다.
일부 실시예에서, 절연층(460)은 각 제1 패드(121)의 부분을 덮을 수 있고, 예를 들어, 절연층(460)은 각각의 제1 패드(121)의 측부를 덮을 수 있다. 일부 실시예에서, 절연층(460)은 발광 소자(130)의 절연층(134)과 회로 기판(110) 사이에 위치될 수 있다. 일부 실시예에서, 절연층(460)은 봉입층(140)과 회로 기판(110) 사이에 위치될 수 있다. 일부 실시예에서, 발광 소자(130)의 폭(D1)은 개구(O3)의 직경(D2)보다 작지 않고, 예를 들어, 폭(D1)은 직경(D2)보다 크다. 일부 실시예에서, 발광 스택(133) 및 절연층(134)은 개구(O3)의 외부에 위치되고, 발광 스택(133) 또는 절연층(134)은 절연층(460)의 상부 표면에 부착된다.
일부 실시예에서, 디스플레이 디바이스(40)는 연결 와이어(CW)를 더 포함한다. 연결 와이어(CW)는 제2 전달 라인(R2)과 연결 전극(CE)을 전기적으로 연결시킬 수 있다. 일부 실시예에서, 디스플레이 디바이스(40)는 복수의 연결 와이어(CW) 및 복수의 제2 전달 라인(R2)을 포함하고, 복수 세트의 전달 전기 연결 구조체(RS)를 형성하기 위하여, 연결 와이어(CW)는 각각 상응하는 제2 전달 라인(R2)에 전기적으로 연결된다. 다르게 말하면, 각 세트의 전달 전기 연결 구조체(RS)는, 서로 전기적으로 연결된 연결 와이어(CW) 및 제2 전달 라인(R2)을 포함한다. 일부 실시예에서, 복수 세트의 전달 전기 연결 구조체(RS)는 서로 분리되고, 복수 세트의 전달 전기 연결 구조체(RS)는 모두 구동 소자(DC)에 전기적으로 연결된다.
도 5a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(50)의 3차원 개략도이다. 도 5b는 도 5a의 단면선 D-D’를 따라 취한 단면 개략도이다. 디스플레이 디바이스(50)는 회로 기판(110), 복수의 제1 패드(121), 복수의 발광 소자(130), 봉입층(140), 도전성 층(150), 제2 패드(322), 연결 전극(CW), 제1 전달 라인(R1), 및 제2 전달 라인(R2)을 포함한다.
도 4a 및 도 4b에 도시된 디스플레이 디바이스(40)와 비교하여, 도 5a 및 도 5b에 도시된 디스플레이 디바이스(50)의 차이점은, 주요하게는 디스플레이 디바이스(50)의 제1 전달 라인(R1) 및 제2 전달 라인(R2)이 디스플레이 디바이스(50)의 동일 측부 상에 위치되는 점이고, 이렇게 하여 복수의 디스플레이 디바이스(50)의 스플라이싱(splicing)을 용이하게 할 수 있다.
예를 들어, 본 실시예에서, 제1 전달 라인(R1) 및 제2 전달 라인(R2)은 모두 회로 기판(110)의 측부(S2) 상에 배치되고, 제1 전달 라인(R1)은 봉입층(140)의 측면(140S), 절연층(460)의 상부 표면(460T) 및 측면(460S), 및 회로 기판(110)의 측부(S2)를 따라 연장되고, 도전성 층(150)을 제2 패드(322)에 전기적으로 연결한다. 일부 실시예에서, 단차형인 제1 전달 라인(R1)의 임피던스를 더욱 감소시키기 위하여, 제1 전달 라인(R1)의 라인 폭(W1)은 제2 전달 라인(R2)의 라인 폭(W2)보다 크다. 일부 실시예에서, 디스플레이 디바이스(50)는 복수의 제1 전달 라인(R1) 및 복수의 제2 전달 라인(R2)을 포함한다. 예를 들어, 디스플레이 디바이스(50)는 2개의 제1 전달 라인(R1) 및 3개의 제2 전달 라인(R2)을 포함하고, 2개의 제1 전달 라인(R1)은 각각 3개의 제2 전달 라인(R2)의 양측에 각각 위치되지만, 본 개시는 이에 한정되지는 않는다. 일부 실시예에서, 디스플레이 디바이스(50)는 복수의 제2 패드(322)를 더 포함하고, 복수의 제1 전달 라인(R1)은 각각 제2 패드(322)에 전기적으로 연결된다.
도 6a는 본 개시의 일 실시예에 따른 디스플레이 디바이스(60)의 3차원 개략도이다. 도 6b는 도 6a의 단면선 E-E’를 따라 취한 단면 개략도이다. 디스플레이 디바이스(60)는 회로 기판(110), 복수의 제1 패드(121), 복수의 발광 소자(130), 봉입층(140), 도전성 층(150), 제2 패드(322), 연결 전극(CW), 제1 전달 라인(R1), 및 제2 전달 라인(R2)을 포함한다.
도 5a 및 도 5b에 도시된 디스플레이 디바이스(50)와 비교하여, 도 6a 및 도 6b에 도시된 디스플레이 디바이스(60)의 차이점은, 주요하게는 제1 전달 라인(R1)이 배치된 위치에서, 디스플레이 디바이스(60)의 봉입층(140) 및 도전성 층(150)은 봉입층(140)의 측면(140S)이 절연층(460)의 측면(460S) 및 회로 기판(110)의 측부(S2)와 실질적으로 평면을 이루도록 부분적으로 회로 기판(110)의 측부(S2)로 연장된다는 점이다. 제1 전달 라인(R1)은 회로 기판(110)의 상부 표면(110T) 상에 위치된 도전성 층(150)으로부터 수직 하향으로, 봉입층(140)의 측면(140S), 절연층(460)의 측면(460S), 및 회로 기판(110)의 측부(S2)를 따라 연장될 수 있다. 그 이후에, 제1 전달 라인(R1)은, 제2 패드(322)에 도전성 층(150)을 전기적으로 연결시키기 위하여, 회로 기판(110)의 하부 표면(110B)으로 연장될 수 있다. 일부 실시예에서, 제1 전달 라인(R1)은 U 형상의 프로파일을 갖고, 제1 전달 라인(R1)의 라인 폭(W1)은 제2 전달 라인(R2)의 라인 폭(W2)과 유사하다. 일부 실시예에서, 제1 전달 라인(R1)의 라인 폭(W1)은 제2 전달 라인(R2)의 라인 폭(W2)과 실질적으로 동일하다. 일부 실시예에서, 제1 전달 라인(R1)과 제2 전달 라인(R2)는 교호로 배열된다.
요약하면, 본 발명의 디스플레이 디바이스에 있어서, 제1 전극, 제1 패드, 및 그 사이의 전기적 연결 구조체는 봉입층에 의해 보호되고, 도전성 층은 봉입층의 상부 표면 상에 배치되고, 이렇게 하여 도전성 층을 형성하는 공정 중에 제1 전극, 제1 패드, 및 그 사이의 전기적 연결 구조체가 손상되는 것을 방지할 수 있고, 이로써 디스플레이 디바이스의 신뢰도를 향상시킬 수 있다.
본 개시를 상기 실시예를 참조하여 상세하게 설명하였지만, 이는 본 개시를 한정하는 것으로 의도되지는 않는다. 당업자는, 본 개시의 본질 및 범위로부터 벗어나지 않고도 변경 및 개조를 가할 수 있다는 점을 이해해야 한다. 따라서, 본 개시의 보호 범위는 이하의 청구범위에 의해 규정된다.

Claims (15)

  1. 디스플레이 디바이스로서:
    회로 기판;
    상기 회로 기판 상에 배치된 복수의 제1 패드;
    상기 회로 기판 위에 배치된 복수의 발광 소자 - 상기 발광 소자 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 위치된 발광 스택을 갖고, 상기 발광 소자의 상기 제1 전극은 상기 발광 소자의 상기 발광 스택과 상기 회로 기판 사이에 각각 위치되며, 각각 상기 제1 패드에 전기적으로 연결됨 - ;
    상기 회로 기판 상 및 상기 발광 소자들의 사이에 위치된 봉입층; 및
    상기 봉입층의 상부 표면 상에 배치되고, 상기 제2 전극에 전기적으로 연결된 도전성 층
    을 포함하는, 디스플레이 디바이스.
  2. 제1항에 있어서,
    상기 도전성 층은 투명한 도전성 층인 것인, 디스플레이 디바이스.
  3. 제1항에 있어서,
    상기 도전성 층은 상기 발광 소자의 상기 제2 전극에 전기적으로 연결된 것인, 디스플레이 디바이스.
  4. 제1항에 있어서,
    상기 도전성 층은 복수의 도전성 패턴을 포함하고, 상기 도전성 패턴은 각각 상기 발광 소자의 상기 제2 전극에 전기적으로 연결된 것인, 디스플레이 디바이스.
  5. 제1항에 있어서,
    상기 회로 기판 상에 배치되고, 상기 도전성 층에 전기적으로 연결된 제2 패드를 더 포함하는, 디스플레이 디바이스.
  6. 제5항에 있어서,
    제1 전달 라인(transfer line) - 상기 제2 패드는 상기 발광 소자를 등지는 상기 회로 기판의 표면 상에 위치되고, 상기 제1 전달 라인은 상기 회로 기판의 제1 측부에 위치되고, 상기 제1 전달 라인은 상기 제2 패드 및 상기 도전성 층에 전기적으로 연결됨 -
    을 더 포함하는, 디스플레이 디바이스.
  7. 제6항에 있어서,
    상기 제1 전달 라인은 적어도 부분적으로 상기 봉입층의 측면 상에 배치된 것인, 디스플레이 디바이스.
  8. 제6항에 있어서,
    구동 소자(driving element) 및 제2 전달 라인 - 상기 구동 소자는 상기 발광 소자를 등지는 상기 회로 기판의 표면 상에 위치되고, 상기 제2 전달 라인은 상기 회로 기판의 제2 측부 상에 위치되고, 상기 제2 전달 라인은 상기 구동 소자 및 상기 제1 전극에 전기적으로 연결됨 -
    을 더 포함하는, 디스플레이 디바이스.
  9. 제8항에 있어서,
    상기 제1 측부는 상기 제2 측부의 반대측이거나, 또는 상기 제2 측부에 인접한 것인, 디스플레이 디바이스.
  10. 제6항에 있어서,
    구동 소자 및 제2 전달 라인 - 상기 구동 소자는 상기 발광 소자를 등지는 상기 회로 기판의 상기 표면 상에 위치되고, 상기 제2 전달 라인은 상기 회로 기판의 상기 제1 측부에 위치되고, 상기 제2 전달 라인은 상기 구동 소자 및 상기 제1 전극에 전기적으로 연결됨 -
    을 더 포함하는, 디스플레이 디바이스.
  11. 제10항에 있어서,
    상기 제1 전달 라인은 단차형이고(stepped), 상기 제1 전달 라인의 라인 폭은 상기 제2 전달 라인의 라인 폭보다 큰 것인, 디스플레이 디바이스.
  12. 제10항에 있어서,
    상기 제1 전달 라인은 U 형상(U-shaped)이고, 상기 제1 전달 라인의 라인 폭은 상기 제2 전달 라인의 라인 폭과 실질적으로 동일한 것인, 디스플레이 디바이스.
  13. 제10항에 있어서,
    상기 제1 전달 라인 및 상기 제2 전달 라인은 교호로 배치된 것인, 디스플레이 디바이스.
  14. 제1항에 있어서,
    상기 봉입층의 상기 상부 표면은 상기 발광 소자의 상부 표면과 실질적으로 평면을 이루는 것인, 디스플레이 디바이스.
  15. 제1항에 있어서,
    상기 봉입층은 실리콘, 실리콘 수지, 또는 에폭시 수지를 포함하는 것인, 디스플레이 디바이스.
KR1020230145558A 2022-12-14 2023-10-27 투사 디바이스 KR20240092565A (ko)

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