KR20240090340A

KR20240090340A - 실리콘 포토닉스의 박막 광학 재료 통합을 위한 시스템 및 방법

Info

Publication number: KR20240090340A
Application number: KR1020247015129A
Authority: KR
Inventors: 핑 피우 쿠오
Original assignee: 레이던 컴퍼니
Priority date: 2021-11-30
Filing date: 2022-11-21
Publication date: 2024-06-21

Abstract

포토닉스 스택을 제조하는 방법은, 실리콘 기판(306, 366), 산화물 층(308, 368), 및 하나 이상의 액티브 장치(128, 228)를 갖는 에피택셜 실리콘 층(310, 370)을 갖는 실리콘 포토닉스 구조(302, 362)를 제공하는 단계를 포함한다. 방법은 또한 인터포저 구조(106, 206, 304, 364)를 제공하는 단계와 실리콘 포토닉스 구조 및 인터포저 구조를 부착하는 단계를 포함한다. 방법은 실리콘 포토닉스 구조로부터 실리콘 기판을 제거하는 단계 및 실리콘 포토닉스 구조로부터 산화물 층의 적어도 일부를 제거하는 단계를 더 포함한다. 또한, 방법은 실리콘 포토닉스 구조 상에 또는 내부에 박막 리튬 니오베이트 쿠폰(104, 204, 320, 380)을 배치하고 광학 재료(108, 208, 332, 392)로 박막 리튬 니오베이트 쿠폰을 캡슐화하는 단계를 포함한다.

Description

실리콘 포토닉스의 박막 광학 재료 통합을 위한 시스템 및 방법

본 개시는 일반적으로 광학 시스템( optical systems)에 관한 것이다. 보다 구체적으로, 본 공개는 실리콘 포토닉스(silicon photonics)에 박막 광학 재료(thin film optical materials)를 통합하기 위한 시스템 및 방법에 관한 것이다.

실리콘 포토닉스의 발전으로 수많은 장치가 포함된 밀리미터 규모의 광학 칩이 최초로 실현되었다. 이러한 칩은 편광 관리(polarization management), 프로그래밍 가능한 광학 필터 뱅크(programmable optical filter banks)의 관리리, 개별 광학 장치의 성능 수준에 가깝거나 그 이상의 성능 수준에서 작동하는 고속 변조기(high-speed modulators) 및 광검출기(photodetectors)와 같은 다양한 광학 기능을 지원할 수 있다. 경우에 따라 다중 도파관 시스템(multiple-waveguide systems)은 III-V 기반 레이저 및 광섬유와 같은 외부 장치와의 저손실 광학 인터페이싱(low-loss optical interfacing)을 가능하게 하는 CMOS(상보성 금속 산화물 반도체) 제조 공정 흐름에 의해 지원될 수 있다.

본 개시는 실리콘 포토닉스에 박막 광학 재료를 통합하기 위한 시스템 및 방법에 관한 것이다.

제1 실시예에서, 포토닉스 장치(photonics device)는 제1 평면(first plane)에 배치된 실리콘 도파관 구조(silicon waveguide structure)를 포함한다. 포토닉스 장치는 또한 복수의 변조기 전극(modulator electrodes)을 포함하며, 여기서 각각의 변조기 전극의 적어도 일부는 제1 평면에 배치된다. 포토닉스 장치는 제1 평면에 인접한 제2 평면(second plane)에 배치된 광학 재료(optical material)를 더 포함한다.

제2 실시예에서, 포토닉스 스택(photonics stack)은 액티브 장치(active device)를 갖고 제1 평면에 위치하는 실리콘 층(silicon layer)을 포함하며, 여기서 액티브 장치는 실리콘 층의 측면 위치에 배치된다. 포토닉스 스택은 또한 제1 평면에 인접한 제2 평면에 위치된 리튬 니오베이트 구조(lithium niobate structure)를 포함하며, 리튬 니오베이트 구조는 측면 위치에 배치된다.

제3 실시예에서, 포토닉스 스택을 제조하는 방법은, 실리콘 기판(silicon substrate), 산화물 층(oxide layer), 및 하나 이상의 액티브 장치를 갖는 에피택셜 실리콘 층(epitaxial silicon layer)을 갖는 실리콘 포토닉스 구조(active devices)를 제공하는(providing) 단계를 포함한다. 이 방법은 또한 인터포저 구조(interposer structure)를 제공하는 단계와 실리콘 포토닉스 구조 및 인터포저 구조를 부착하는(attaching) 단계를 포함한다. 방법은 실리콘 포토닉스 구조로부터 실리콘 기판을 제거하는(removing) 단계 및 실리콘 포토닉스 구조로부터 산화물 층의 적어도 일부를 제거하는 단계를 더 포함한다. 또한, 이 방법은 실리콘 포토닉스 구조 상에 또는 내부에 박막 리튬 니오베이트 쿠폰(thin film lithium niobate coupon)을 배치하는(disposing) 단계와 광학 재료로 박막 리튬 니오베이트 쿠폰(thin film lithium niobate coupon)을 캡슐화하는(encapsulating) 단계를 포함한다.

다른 기술적 특징은 다음의 도면, 설명 및 청구범위로부터 당업자에게 쉽게 명백해질 수 있다.

본 개시 내용의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 다음의 설명을 참조한다:
도 1a 및 도 1b는 본 개시에 따른 박막 포토닉스 구조를 갖는 포토닉스 장치의 예시적인 단면도를 도시한다;
도 2는 본 개시에 따른 광학-액티브 포토닉스 구조(optically-active photonics structure)를 갖는 포토닉스 장치의 예시적인 단면도를 도시한다;
도 3a 내지 3m은 본 개시에 따른 포토닉스 스택을 제조하기 위한 예시적인 기술을 도시한다;
도 4a 및 도 4b는 본 개시에 따른 포토닉스 장치의 실리콘 포토닉스 구조의 도파관 및 변조기 전극의 예시도 및 관련 세부사항을 도시한다;
도 5a 내지 5c는 본 개시에 따른 실리콘 포토닉스 변조기의 예시적인 동작 특성을 도시한다;
도 6a 내지 6e는 본 개시에 따른 예시적인 광 도파관 및 연관된 동작 특징을 도시한다; 및
도 7a 및 7b는 본 개시에 따른 실리콘 포토닉스 변조기의 예시적인 특성을 도시한다.

아래에 설명된 도 1 내지 11 및 개시의 원리를 설명하기 위해 사용된 다양한 실시예는 단지 예시일 뿐이며 어떠한 방식으로든 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 당업자는 개시의 원리가 적절하게 배치된 임의의 유형의 장치 또는 시스템에서 구현될 수 있다는 것을 이해할 것이다.

위에서 설명한 바와 같이, 실리콘 포토닉스의 발전으로 수많은 장치를 포함하는 밀리미터 규모의 광학 칩이 최초로 실현되었다. 이러한 칩은 편광 관리(polarization management), 프로그래밍 가능한 광학 필터 뱅크(programmable optical filter banks)의 관리리, 개별 광학 장치의 성능 수준에 가깝거나 그 이상의 성능 수준에서 작동하는 고속 변조기(high-speed modulators) 및 광검출기(photodetectors)와 같은 다양한 광학 기능을 지원할 수 있다. 경우에 따라 다중 도파관 시스템(multiple-waveguide systems)은 III-V 기반 레이저 및 광섬유와 같은 외부 장치와의 저손실 광학 인터페이싱(low-loss optical interfacing)을 가능하게 하는 CMOS(상보성 금속 산화물 반도체) 제조 공정 흐름에 의해 지원될 수 있다.

실리콘 포토닉스는 광파 통신(lightwave communications)(개별 디지털 트랜시버 광학(discrete digital transceiver optics)이 칩 규모의 대응 장치로 쉽게 대체됨)에서 널리 채택되었지만 마이크로파 및/또는 아날로그 애플리케이션에서 실리콘 포토닉스의 사용은 드물었다. 무엇보다도 이러한 결점(deficiency)은 실리콘 광자 트랜시버의 열악한 노이즈 지수(noise figure)(NF)로 인해 발생하며, 이는 최첨단 개별 광자 마이크로파 트랜시버(discrete photonic microwave transceivers)보다 적어도 한 자릿수 더 높은 수준으로 유지된다. 이러한 결점은 (i) 엄격한 전력 제한을 부과하는 2광자 흡수(TPA)와 (ii) 실리콘 변조기의 자유 캐리어 흡수(FCA)로 인한 과도한 손실로 인해 발생한다. 더욱이, 실리콘 변조기(silicon modulator)의 본질적인 비선형성은 제곱근 튜닝 특성(square root tuning characteristics)(위상 변이(phase shift) ψ은 V^1/2에 비례함)으로 정의되며 일반적으로 왜곡(distortions)을 억제하기 위해 변조를 크게 줄여야 하므로, 근본적으로 실리콘-기반 포토닉스 마이크로파 링크의 노이즈 지수(noise figure)가 저하된다.

실리콘 포토닉스 플랫폼에 리튬 니오베이트(LN)을 통합하면, 세라믹 재료 시스템을 통해 지원되는 선형 및 전력 확장 가능 변조와 고밀도 통합의 이점을 결합할 수 있다. 현재 리튬 니오베이트 통합 프로세스 흐름은, TFLN 기판의 제거가 뒤따를 수 있는, 플라즈마-액티브 직접 접합(plasma-activated direct bonding) 또는 폴리머-어시스트 접합을 통해 패턴화된 실리콘- 또는 실리콘 나이트라이드-온-절연체(silicon- or silicon nitride-on-insulator) (SOI 또는 SNOI) 기판의(substrate) 전면(front-side)에 박막 리튬 니오베이트(TFLN) 칩렛(thin-film lithium niobate (TFLN) chiplet)을 접합하는 단계를 포함할 수 있다. 리튬 니오베이트 필름(lithium niobate film) 위 또는 내부의 광 도파관은, 하이브리드 유도 모드(hybrid guided modes)를 형성하기 위해, 아르곤 이온 빔 밀링(argon ion beam milling)을 사용하여 부분적으로 에칭하거나 실리콘/실리콘 나이트라이드 스트립(silicon/silicon nitride strip)에 소멸적으로 커플링하여 함으로써 형성될 수 있다. 마지막으로, 금속은, 무선 주파수(RF) 전극과 선택적으로 변조기의 직류(DC) 바이어스 전극을 형성학 위해, TFLN 위에 금속을 증착하고 패턴화될 수 있다.

불행하게도, 이러한 접근 방식은 몇 가지 주요 단점을 안고 있다. 첫째, 이러한 접근법은 TFLN과 접합된 영역에 다른 광학 또는 전기 장치가 없어야 할 것을 요구할 수 있다. TFLN 층은 일반적으로 저손실 모드 전환을 위해 기본 도파관에 매우 근접해 있어야 하기 때문에(약 200나노미터 이내), 이는 현장 접촉 및 금속화를 포함할 수 있는 액티브 광자 및 전기 장치와 TFLN의 공동 배치를 배제한다. 리튬 니오베이트 변조기(lithium niobate modulators)의 크기가 수 센티미터 정도일 수 있으므로 이러한 제한은 통합 밀도에 심각한 영향을 미칠 수 있다. 또한, 낮은 국부 금속 밀도(local metal density)는 디싱(dishing) 및 불균일한 에칭 속도로 인해 불균일한 금속 시트 저항(metal sheet resistance)을 야기할 수 있다. 낮은 국부 금속 밀도는 제조 가능성에 더욱 영향을 미치며, 칩 전반에 걸친 금속 밀도의 큰 변화는 유효 열팽창 계수(effective thermal expansion coefficient)(CTE) 불일치로 인해 백엔드 라인 유전체(back-end-of-the-line dielectrics)에 심각한 응력(stress)을 유발할 수 있다. 또한, 디싱으로 인해 TFLN 접합 윈도우(onding window) 근처 영역에서 상당한 유전체 필름 및 금속 트레이스 두께 편차(thickness deviations)가 발생할 수 있으며, 이는 제조 수율에 영향을 미치고 성능을 저하시킬 수 있다. 둘째, 리튬 니오베이트에 형성된 전극과 도파관이 별도로 패터닝되기 때문에 각 포토리소그래피 단계는 높은 정밀도(예: 100나노미터 미만의 정렬 공차)로 수행되어야 한다. 정밀한 정렬(alignment)이 부족하면 변조기 암 사이에 심각한 손실이 발생하거나 상당한 변조 효율 불균형이 발생할 수 있다.

본 개시는 실리콘 포토닉스에 박막 광학 재료를 통합하기 위한 다양한 시스템 및 방법을 제공한다. 예를 들어, 본 개시 내용의 실시예는, 실리콘 포토닉스 트랜시버 및 프로세서에 비해 기능을 확보하고, 잡음 지수를 낮추고, 향상된 선형성을 제공하고, 향상된 대역폭 성능을 제공할 수 있는, 실리콘 포토닉스에서 비선형, 액티브 및/또는 발광 광학 재료(예: 니오브산리튬)의 통합을 가능하게 한다. 본 개시의 다양한 실시예에서, 여기에 개시된 시스템 및 방법은 최첨단 실리콘 포토닉스 장치의 크기, 무게 및/또는 전력(SWaP) 측정 기준을 적어도 한 자릿수만큼 줄일 수 있다. 일부 경우에, 개시된 시스템 및 방법은 실리콘 포토닉스 변조기가 300밀리와트를 초과하는 전력을 처리할 수 있게 하여 개별 광 변조기에 의해 제공되는 전력 처리 기능에 필적할 수 있다. 더욱이, 본 개시의 실시예는 고밀도 통합을 가능하게 함으로써 최첨단 실리콘 포토닉스 회로와 동등한 통합 밀도를 달성할 수 있다.

도 1a 및 도 1b는 본 개시에 따른 박막 포토닉스 구조를 갖는 포토닉스 장치(100 및 100')의 예시적인 단면도를 도시한다. 보다 구체적으로, 도 1a 및 도 1b는 박막 리튬 니오베이트(Thin Film Lithium Niobate)(TFLN) 포토닉스 구조를 갖는 실리콘 포토닉스 장치의 예시적인 단면도를 도시한다. 도 1a에 도시된 바와 같이, 포토닉스 장치(100)는 실리콘 포토닉스 구조(silicon photonics structure)(102) 및 TFLN 포토닉스 구조(TFLN silicon photonics structure)(104)를 포함할 수 있다. 그러나, 다른 실시예에서, TFLN 포토닉스 구조(104)는 광학 재료 또는 구조가 실리콘 포토닉스 구조(102)에 광학적으로 커플링되도록 다른 광학 재료 또는 구조로 대체될 수 있다. 예를 들어, 포토닉스 구조(104)의 다른 구현은 다른 비선형 광학 재료를 사용할 수 있다.

이 예에서, 실리콘 포토닉스 구조(102)는 변조기 전극(modulator electrodes)(124), 도파관(waveguides)(126) 및 하나 이상의 액티브 장치(active devices)(128)를 포함할 수 있다. 변조기 전극(124)은 실리콘 포토닉스 변조기의 전기 연결을 나타내며 하나 이상의 금속과 같은 임의의 적합한 전기 전도성 재료(들)를 사용하여 형성될 수 있다. 도파관(waveguides)(126)은 광 신호에 대한 경로를 나타내며, 결정질 실리콘(crystalline silicon), 폴리실리콘(polysilicon), 실리콘 나이트라이드(silicon nitride) 또는 실리콘 옥시나이트라이드(silicon oxynitride)와 같은 임의의 적합한 광 전달 재료(들)(optical transporting material(s))를 사용하여 형성될 수 있다. 액티브 장치(active devices)(128)는, 하나 이상의 게르마늄 기반 포토다이오드 또는 다른 적합한 반도체 장치와 같은, 실리콘 포토닉스 구조(102)에 형성된 하나 이상의 반도체 장치를 나타낸다. 각각의 액티브 장치(128)는 실리콘 포토닉스 구조(102)의 실리콘 층의 특정 측면 위치에 배치된다.

TFLN 포토닉스 구조(104)는 실리콘 포토닉스 구조(102)의 후면에 접합되거나 다른 방식으로 부착될 수 있어, 변조기 전극(124), 도파관(126) 및 TFLN 포토닉스 구조(104)에 인접한 액티브 장치(128)의 공동 배치를 가능하게 한다. 이러한 방식으로, 실리콘 포토닉스 장치와 박막 리튬 니오베이트 장치를 통합하는 현재 접근 방식에 비해 상대적으로 높은 수준의 통합 밀도를 달성할 수 있다. 실리콘 포토닉스 구조(102)에 존재하는 도파관(126)은 폴리머 유전체(polymer dielectric)(120)(이름에서 알 수 있듯이 전기 절연 폴리머를 포함함)를 통해 TFLN 포토닉스 구조(104)의 TFLN 층(114)에 광학적으로 커플링될 수 있다. TFLN 층(114)은 리튬 니오베이트을 사용하여 형성된 박막을 나타내지만, 위에서 언급한 바와 같이 다른 재료가 사용될 수도 있다. 여기서 TFLN 층(114)은 액티브 장치(들)(128)과 동일한 측면 위치(들)(lateral position(s))에 배치된다.

실리콘 포토닉스 구조(102)에 변조기 전극(124) 및 도파관(126)을 포함함으로써, 광학 모드(optical mode)(127) 및 변조 전기장(modulating electric fields)이 자가-정렬(self-aligned)될 수 있다. 이러한 자가-정렬은 TFLN 층(114)에서 변조 전기장을 생성하는 변조기 전극(124)이 도파관(126)에 근접해 있기 때문에 달성될 수 있다. TFLN 층(114)이 오정렬로 인해 시프트하더라도, 광학 모드(127) 및 변조 전기장은 여전히 정렬된 상태로 유지될 수 있다. 개시된 시스템 및 방법의 전기광학 구조(electro-optical structure)의 고유한 자가-정렬은 현재 접근 방식에 존재하는 평면 내 오정렬(in-plane misalignment)로 인한 불량(impairments)을 줄이거나 제거할 수 있다. 이는, 삽입 손실 및 변조 효율과 같은, 실리콘 포토닉스 변조기 성능이 TFLN 포토닉스 구조(104)와 연관된 정렬 공차 또는 배치에 민감하지 않게 할 수 있다. 이러한 자가-정렬은 또한 TFLN 포토닉스 구조(104)와 실리콘 포토닉스 구조(102) 사이의 상대적으로 완화된 정렬 공차(alignment tolerances)를 허용할 수 있다. 또한, 이 자가-정렬은 박막 리튬 니오베이트 장치를 실리콘 포토닉스 장치와 통합하는 현재 접근 방식에 사용되는 정밀한 정렬 공차를 줄이거 나 제거할 수 있다.

이 예에서, TFLN 포토닉스 구조(104)는 핸들 기판(handle substrate)(110) 및 절연체 층(insulator layer)(112)을 또한 포함할 수 있다. 절연체 층(112)은 산화물 또는 다른 전기 절연 재료(들)를 나타낸다. 일부 실시예에서, 절연체 층(112)은 매립 실리콘 산화물(BOX) 층(buried silicon oxide (BOX) layer)(112)을 나타낸다. 핸들 기판(110)은 절연체 층(112) 위에 위치된다. 일부 실시예에서, 핸들 기판(110)은 반투명 재료를 사용하여 형성된 것과 같은 복합 기판(composite substrate)을 나타낼 수 있다. TFLN 포토닉스 구조(104)는 캡슐화 층(encapsulating layer)(108)에 의해 캡슐화될 수 있다. 일부 실시예에서, 캡슐화 층(108)은 하나 이상의 접합 폴리머 재료를 사용하여 형성될 수 있다. 다른 실시예에서, 캡슐화 층(108)은 하나 이상의 광학 접착 재료를 사용하여 형성될 수 있다.

실리콘 포토닉스 구조(102)는 또한 임의의 적절한 전기 절연 재료(들)를 사용하여 형성될 수 있는 절연체 층(insulator layer)(116)을 포함할 수 있다. 일부 실시예에서, 절연체 층(116)은 실리콘 산화물(silicon oxide)을 사용하여 형성될 수 있다. 다양한 실시예에서, TFLN 포토닉스 구조(104)의 캡슐화 층(108)(어떤 경우에는 접합 폴리머 재료 또는 광학 접착 재료를 사용하여 형성될 수 있음)은, 실리콘 포토닉스 구조(102)의 절연 층(116)(어떤 경우에는 산화물 층을 사용하여 형성될 수 있음)의 굴절률(refractive index)과 일치하거나 또는 거의 일치하는 굴절률을 가질 수 있다. 실리콘 포토닉스 구조(102)는 또한, 광 신호를 전송하는 데 사용될 수 있는 적어도 하나의 도핑되지 않은 실리콘 도파관(118) 및 적어도 하나의 실리콘 나이트라이드(silicon/silicon nitride)(SiN) 영역(region)(122)을 포함할 수 있다.

예시된 실시예에서, 액티브 장치(128)(적어도 하나의 게르마늄 포토다이오드와 같은) 중 적어도 하나는 게르마늄(Ge) 영역(germanium (Ge) region)(130), 고도로 도핑된 n-영역(highly doped n-region)(132) 및 고도로 도핑된 p-영역(highly doped p-region)(134)을 포함할 수 있다. 영역(132 및 134)은 각각 적합한 n형 재료(들) 및 p형 재료(들)로 도핑된 반도체 기판 또는 다른 구조물의 영역을 나타낸다. 실리콘 포토닉스 구조(102)는 또한 하나 이상의 고도로 도핑된 실리콘 영역(highly doped silicon regions)(144)을 포함할 수 있다. 일부 실시예에서, 고도로 도핑된 실리콘 영역(144)은 실리사이드 영역(silicide regions)을 나타낼 수 있다. 또한, 실리콘 포토닉스 구조(102)는 상호 연결에 사용되는 다양한 금속 층(metal layers)(142)을 포함할 수 있다. 금속 층(142)은 구리 또는 알루미늄과 같은 하나 이상의 금속과 같은 임의의 적합한 재료(들)를 사용하여 형성될 수 있다. 일부 실시예에서, 인터포저 구조(interposer structure)(106)는 실리콘 포토닉스 구조(102)에 커플링될 수 있다. 인터포저 구조(106)는 실리콘 포토닉스 구조(102)(변조기 전극(124) 포함)의 다양한 전극을 솔더 범프(solder bumps)(138) 또는 다른 전기 연결부에 전기적으로 연결할 수 있는 관통 실리콘 비아(through silicon vias)(TSV)(136) 또는 다른 전기-전도성 비아(electrically-conductive vias)를 포함할 수 있다. 일부 경우에, 솔더 범프(138)는 임의의 적합한 재료(들)를 사용하여 형성될 수 있고, 포토닉스 장치(100)의 다양한 구성요소를 운반하는 데 사용될 수 있는, 모듈 기판(module substrate)(140)에 대한 전기적 및 기계적 연결을 제공할 수 있다.

도 1b에 도시된 바와 같이, 포토닉스 장치(100')는 도 1a의 포닉스 장치(100)와 유사하다. 그러나, 도 1b에서, 절연체 층(116)은 일부 실시예에서 완전히 제거될 수 있다. 이러한 특정 배치(arrangement)에서, 절연체 층(116)은 실리콘 포토닉스 구조(102)로부터 완전히 제거되어 실리콘 포닉스 구조(102)의 후면에 평탄화된 접합 또는 다른 부착 표면을 형성한다.

도 2는 본 개시에 따른 광학-액티브 포토닉스 구조를 갖는 포토닉스 장치(200)의 예시적인 단면도를 도시한다. 도 2에 도시된 바와 같이, 포토닉스 장치(200)는 포토닉스 장치(200)와 관련하여 광 이득을 제공할 수 있는 실리콘 포토닉스 구조(202) 및 광학-액티브 포토닉스 구조(optically-active photonics structure)(204)를 포함할 수 있다. 예로서, 광학-액티브 포토닉스 구조(204)는 적어도 하나의 인듐 인화물(indium phosphide)(InP) 스택(214)을 포함할 수 있다.

실리콘 포토닉스 구조(202)는 적어도 하나의 도파관(226) 및 하나 이상의 액티브 장치(active devices)(228)를 포함할 수 있다. 각각의 도파관(226)은 광 신호에 대한 경로를 나타내며, 폴리실리콘, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드와 같은 임의의 적합한 광 전달 재료(들)를 사용하여 형성될 수 있다. 액티브 장치(228)는 하나 이상의 게르마늄 기반 포토다이오드 또는 다른 적합한 반도체 장치와 같은 실리콘 포토닉스 구조(202)에 형성된 하나 이상의 반도체 장치를 나타낸다. 각각의 액티브 장치(228)는 실리콘 포토닉스 구조(202)의 실리콘 층의 특정 측면 위치에 배치된다.

광학-액티브 포토닉스 구조(optically-active photonics structure)(204)는 실리콘 포토닉스 구조(202)의 후면에 접합되거나 다른 방식으로 부착될 수 있어, 광학-액티브 포토닉스 구조(204)에 인접한 도파관(들)(226) 및 액티브 장치(228)의 공동 배치를 가능하게 한다. 이러한 방식으로, 실리콘 포토닉스 장치와 광학-액티브 포토닉스 장치를 통합하는 현재 접근 방식에 비해 상대적으로 높은 수준의 통합 밀도를 달성할 수 있다. 실리콘 포토닉스 구조(202)에 존재하는 도파관(들)(226)은, InP 스택(들)(214)에 광학적으로 커플링되어 적어도 하나의 하이브리드 InP-Si 도파관(229)을 형성할 수 있다. 실리콘 포토닉스 구조(202)에 딥-실리콘 비아(deep-silicon vias)(DSV)(224) 또는 다른 전기-전도성 비아 및 도파관(들)(226)을 포함함으로써, 광학 모드(optical mode)(227)는 이득(gain), 위상 변조(phase modulation) 또는 진폭 변조(amplitude modulation)를 수신할 수 있다.

광학-액티브 포토닉스 구조(optically-active photonics structure)(204)는 벤조사이클로부텐(benzocyclobutene)(BCB)과 같은 폴리머 층(polymer layer)(212), 및 광학-액티브 포토닉스 구조(204)에 전기적 상호연결을 제공하는 상호연결 층(interconnect layer)(205)을 포함할 수 있다. 광학-액티브 포토닉스 구조(204)는 캡슐화 층(208)에 캡슐화될 수 있다. 일부 실시예에서, 캡슐화 층(208)은 하나 이상의 접합 폴리머 재료를 사용하여 형성될 수 있다. 다른 실시예에서, 캡슐화 층(208)은 하나 이상의 광학 접착 재료를 사용하여 형성될 수 있다.

실리콘 포토닉스 구조(202)는 임의의 적절한 전기 절연 재료(들)를 사용하여 형성될 수 있는 절연체 층(insulator layer)(216)을 포함할 수 있다. 일부 실시예에서, 절연체 층(216)은 실리콘 산화물(silicon oxide)을 사용하여 형성될 수 있다. 다양한 실시예에서, 광학-액티브 포토닉스 구조(204)의 캡슐화 층(208)(어떤 경우에는 접합 폴리머 재료 또는 광학 접착 재료를 사용하여 형성될 수 있음)은, 실리콘 포토닉스 구조(202)의 절연 층(216)(어떤 경우에는 산화물 층을 사용하여 형성될 수 있음)의 굴절률(refractive index)과 일치하거나 또는 거의 일치하는 굴절률을 가질 수 있다. 실리콘 포토닉스 구조(202)는 또한, 광 신호를 전송하는 데 사용될 수 있는 적어도 하나의 도핑되지 않은 실리콘 도파관(218) 및 적어도 하나의 실리콘 나이트라이드 영역(silicon nitride region)(222)을 포함할 수 있다.

예시된 실시예에서, 액티브 장치(228)(적어도 하나의 게르마늄 포토다이오드와 같은) 중 적어도 하나는 게르마늄(Ge) 영역(germanium region)(230), 고도로 도핑된 n-영역(highly doped n-region)(232) 및 고도로 도핑된 p-영역(highly doped p-region)(234)을 포함할 수 있다. 영역(232 및 234)은 각각 적합한 n형 재료(들) 및 p형 재료(들)로 도핑된 반도체 기판 또는 다른 구조물의 영역을 나타낸다. 실리콘 포토닉스 구조(202)는 또한 하나 이상의 고도로 도핑된 실리콘 영역(highly doped silicon regions)(244)을 포함할 수 있다. 일부 실시예에서, 고도로 도핑된 실리콘 영역(244)은 실리사이드 영역(silicide regions)을 나타낼 수 있다. 또한, 실리콘 포토닉스 구조(202)는 상호 연결에 사용되는 다양한 금속 층(metal layers)(242)을 포함할 수 있다. 금속 층(242)은 구리 또는 알루미늄과 같은 하나 이상의 금속과 같은 임의의 적합한 재료(들)를 사용하여 형성될 수 있다. 일부 실시예에서, 인터포저 구조(206)는 실리콘 포토닉스 구조(202)에 커플링될 수 있다. 인터포저 구조(206)는 실리콘 포토닉스 구조(202)(딥-실리콘 비아(224) 포함)의 다양한 전극을 솔더 범프(solder bumps)(238) 또는 다른 전기 연결부에 전기적으로 연결할 수 있는 관통 실리콘 비아(236) 또는 다른 전기-전도성 비아(electrically-conductive vias)를 포함할 수 있다. 일부 경우에, 솔더 범프(238)는 임의의 적합한 재료(들)를 사용하여 형성될 수 있고, 포토닉스 장치(200)의 다양한 구성요소를 운반하는 데 사용될 수 있는, 모듈 기판(module substrate)(240)에 대한 전기적 및 기계적 연결을 제공할 수 있다.

도 1a, 1b 및 2는 포토닉스 장치(100, 100', 200)의 단면도의 예를 도시하고 있지만 도 1a, 1b 및 2에 다양한 변경이 이루어질 수 있다. 예를 들어, 각각의 포토닉스 장치(100, 100', 200)는 임의의 적합한 배치로 임의의 적합한 수의 각각의 예시된 구성요소를 포함할 수 있다. 또한, 각각의 포토닉스 장치(100, 100', 200)의 하나 이상의 구성요소는 생략될 수 있거나 특별한 필요에 따라 하나 이상의 추가 구성요소가 추가될 수 있다. 또한, 포토닉스 장치(100, 100', 200)와 그 개별 구성 요소의 다양한 크기, 모양, 치수는 필요에 따라 또는 원하는 대로 변경할 수 있다.

도 3a 내지 3m은 본 개시에 따른 포토닉스 스택을 제조하기 위한 예시적인 기술을 도시한다. 보다 구체적으로, 도 3a 내지 3f는 제1 포토닉스 스택을 제조하기 위한 예시적인 기술을 도시하고, 도 3g는 포토닉스 스택을 제조하기 위한 예시적인 방법을 도시하며, 도 3h 내지 3m은 제2 포토닉스 스택을 제조하기 위한 예시적인 기술을 도시한다.

도 3a에 도시된 바와 같이, 완전히 처리된 실리콘 포토닉스 웨이퍼(fully-processed silicon photonics wafer)(302)와 인터포저 웨이퍼(interposer wafer)(304)는 접합되거나 부착될 수 있다. 당업자에게 명백한 바와 같이, 실리콘 포토닉스 웨이퍼(302)는 제조된 후, 실리콘 포토닉스 웨이퍼(302)의 액티브 영역(들)이 인터포저 웨이퍼(304)를 향하도록(또는 그 반대로) 뒤집어질 수 있다. 실리콘 포토닉스 웨이퍼(302)는 액티브 및 패시브 장치(passive devices)를 갖는 실리콘 기판(306), 산화물 층(308)(매립 산화물 층과 같은), 및 실리콘 층(310)(에피택셜 실리콘 층과 같은)을 포함할 수 있다. 일부 실시예에서, 인터포저 웨이퍼(304)는 관통 실리콘 비아(through silicon vias)(309) 또는 다른 전기-전도성 비아(electrically-conductive vias)를 포함할 수 있다. 다른 실시예에서, 인터포저 웨이퍼(304)는 TSV를 포함하지 않을 수 있고, TSV 또는 다른 전기-전도성 비아는 실리콘 포토닉스 웨이퍼(302)에 형성될 수 있다. 인터포저 웨이퍼(304)는 기계적 지지를 제공하는 데 사용될 수 있고, 관통 실리콘 비아(309) 또는 다른 전기-전도성 비아는 실리콘 포토닉스 웨이퍼(302)의 다양한 전극을 포함하는 전기 연결에 사용될 수 있다.

도 3b에 도시된 바와 같이, 실리콘 포토닉스 웨이퍼(302)와 인터포저 웨이퍼(304)는, 기계적으로 분리 불가능하고 전기적으로 연결된 스택(312)을 형성하기 위해, 접합되거나 부착될 수 있다. 도 3b는 또한 화학 기계적 연마(chemo-mechanical polishing)(CMP) 공정(314)을 사용하는 것과 같은 방법으로 실리콘 포토닉스 웨이퍼(302)의 실리콘 기판(306)을 제거하는 것을 도시한다. 그러나, 실리콘 기판(306)을 제거하기 위해 연삭 또는 다른 적절한 프로세스와 같은 임의의 다른 적절한 프로세스가 사용될 수 있다는 점에 유의한다. 이 예시적인 실시예에서, 실리콘 기판(306)에 대한 제거 공정은 산화물 층(308)과 실리콘 기판(306) 사이의 경계면에서 멈출 수 있다.

도 3c에 도시된 바와 같이, 포토레지스트 층(photoresist layer)(316)이 증착되고 패턴화되고, 플라즈마 에칭 프로세스 또는 다른 적합한 에칭 프로세스(etch process)(318)가 산화물 층(308)에 수용 윈도우(receiving window)(319)을 열기 위해 활용된다. 에칭 프로세스(318)는 수용 윈도우(319)를 형성하기 위해 적어도 하나의 위치에서 산화물 층(308)의 적어도 일부를 제거한다. 일부 실시예에서, 에칭 프로세스(318) 후에 얇은 산화물 층(thin oxide layer)이 수용 윈도우(319)에 남아 있는데, 이는 예를 들어 약 100 나노미터 미만의 두께를 가질 수 있다. 그러나, 나머지 산화물 층의 두께에 대한 다른 값을 사용할 수 있다. 또한, 일부 실시예에서, 산화물 층(308)의 예시된 부분을 제거하는 것은 반응성 이온 에칭과 같은 우선적인 에칭 프로세스에 이어 버퍼링된 산화물 에칭 프로세스(buffered oxide etching process)에 의해 수행될 수 있다. 도 3c에 도시된 바와 같이, 포토레지스트 층(316)은 수용 윈도우(319)의 에칭 동안 구조의 나머지 부분을 마스크하는 데 사용된다.

도 3D에 도시된 바와 같이, 결과적인 포토닉스 스택(330)에 하나 이상의 TFLN 칩렛(320)을 부착하기 위한 본딩 또는 다른 부착 프로세스가 도시되어 있다. 도 3d에 도시된 바와 같이, 부착 전에, TFLN 웨이퍼는 접합 폴리머 층(bonding polymer layer)(328)으로 코팅될 수 있고 TFLN 칩렛(320)으로 다이싱될 수 있다. 일부 실시예에서, 접합 폴리머 층(328)의 두께는 예를 들어 약 40 나노미터 내지 약 100 나노미터일 수 있다. 그러나 다른 적절한 두께 값을 사용할 수 있다. 다양한 실시예에서, 접합 폴리머 층(328)은 벤조사이클로부텐과 같은 임의의 적합한 폴리머 재료(들)를 포함할 수 있다. 각각의 TFLN 칩렛(320)은 기판(322), 적어도 하나의 유전체 재료(실리콘 산화물 등)를 사용하여 형성된 유전체층(324), 박막 리튬 니오베이트층(326), 및 접합 폴리머층(328)을 포함할 수 있다. 일부 실시예에서, 각각의 TFLN 칩렛(320)은 예를 들어 약 1mm 내지 약 2mm의 길이를 가질 수 있다. 그러나, 다른 적합한 길이가 사용될 수도 있다. 도 3d에 도시된 실시예에서, TFLN 칩렛(TFLN chiplet)(320)은 선택되어 수용 윈도우(319)에 배치되고, TFLN 칩렛(320)은 후속적으로 포토닉스 스택(330)에 압축 접합되거나 다른 방식으로 부착된다. 그러나, TFLN 칩렛(320)은 직접 접합을 사용하는 것과 같은 다른 실시예에서는 접합 폴리머 층(328) 없이 포토닉스 스택(330)에 접합될 수 있다는 점에 유의한다.

이 시점에서, TFLN 칩렛(320)과 포토닉스 스택(330) 사이에는 전기적 연결이 없을 수 있다. 일부 실시예에서, 산화물의 얇은 층(예: 산화물 층(308)의 박막 부분)이 수용 윈도우(319)에 남아 있을 수 있다. 그러나, 이 산화물의 얇은 층은 이후에 인가되는 전기장에 적어도 상당한 정도로 영향을 미치지 않을 수 있다. TFLN 칩렛(320)을 포토닉스 스택(330)에 정렬하기 위한 정렬 공차는 상대적으로 완화될 수 있다. 예를 들어, 일부 실시예에서 정렬 공차는 ±5 미크론일 수 있다. 이러한 상대적으로 완화된 정렬 공차는, 개시된 시스템 및 방법에서, 변조기 전극 및 도파관이 실리콘 포토닉스 구조에 형성되어 결과적인 광학 및 전기장이 정렬되기 때문에 달성 가능하다. 이는 TFLN 칩렛(320)이 도파관에 대해 상대적으로 완화된 정렬 공차를 갖도록 허용할 수 있는데, 그 이유는 포토닉스 스택(330)에 대한 TFLN 칩렛(320)의 오정렬이 다시 적어도 임의의 상당한 정도로 광학 및 전기장의 정렬에 영향을 주지 않기 때문이다.

도 3e에 도시된 바와 같이, 수용 윈도우(319)는, 수용 윈도우(319) 및 TFLN 칩렛(320)의 측벽과 산화물 층(308) 사이의 위치를 채우는 근적외선(NIR) 투명 폴리머 또는 다른 폴리머(332)로 캡슐화된다. 일부 실시예에서, 광학 접착제로도 지칭될 수 있는 폴리머(332)의 굴절률은 산화물 층(308)의 굴절률과 일치하거나 거의 일치할 수 있다. 특정 예로서, 둘 다 약 1.4 내지 약 1.6의 굴절률을 가질 수 있다. 도 3f에 도시된 바와 같이, 솔더 범프(334)는 접합된 웨이퍼(331) 상에 형성될 수 있다. 일부 경우에, 솔더-범프 웨이퍼(solder-bumped wafer)(331)는 다이싱되거나 분할되어 모듈 기판(module substrate)(336)에 연결될 수 있다.

도 3a 내지 도 3f에 도시된 특정 단계는 본 개시에 따른 제1 실리콘 포토닉스 스택을 제조하기 위한 특정 기술을 제공한다는 것을 이해해야 한다. 그러나, 본 개시 내용의 다른 실시예에 따라 다른 단계의 시퀀스도 수행될 수 있다. 예를 들어, 본 개시 내용의 다른 실시예는 위에 설명된 단계를 다른 순서로 수행할 수 있다. 또한, 도 3a 내지 3f에 예시된 개별 단계 중 일부 또는 전부는 개별 단계(들)에 적절하게 다양한 순서로 수행될 수 있는 다수의 하위 단계를 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가 단계가 추가되거나 단계가 제거될 수 있다. 당업자는 다양한 변형, 수정 및 대안을 인식할 것이다.

도 3g에 도시된 바와 같이, 포토닉스 스택을 제조하는 방법은, 단계 340에서, 실리콘 기판, 산화물 층 및 하나 이상의 액티브 장치를 갖는 실리콘 층을 포함하는 것과 같은, 실리콘 포토닉스 구조를 제공하는 단계를 포함한다. 예를 들어, 도 1a에 도시된 바와 같이, 실리콘 포토닉스 구조(102)는, 하나 이상의 게르마늄 영역(130), 하나 이상의 고도로 도핑된 n-영역(132) 및 하나 이상의 고도로 도핑된 p-영역(134)을 갖는 하나 이상의 게르마늄 포토다이오드와 같은, 하나 이상의 액티브 장치(128)를 포함할 수 있다. 실리콘 포토닉스 구조(102)는 또한 실리사이드 영역(silicide regions)과 같은 고도로 도핑된 실리콘 영역(144)을 포함할 수 있다. 실리콘 포토닉스 구조(102)는 폴리실리콘, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 광 도파관 형성에 적합한 다른 유전체 재료(들)를 더 포함할 수 있다. 실리콘 포토닉스 구조(102)는 상호 연결에 사용되는 다양한 금속 및 전도성 박막 층을 포함할 수 있다.

인터포저 구조는 단계(342)에서 제공되고, 실리콘 포토닉스 구조는 단계(344)에서 인터포저 구조에 접합되거나 부착된다. 예를 들어, 도 1a에 도시된 바와 같이, 인터포저 구조(106)는 실리콘 포토닉스 구조(102)의 다양한 전극을 솔더 범프에 연결하는 데 사용되는 TSV(136) 또는 다른 전기-전도성 비아를 포함할 수 있다. 실리콘 기판은, 단계 346에서, 실리콘 포토닉스 구조로부터 제거되고, 단계 348에서 수용 공동(receiving cavity)을 정의하기 위해, 매립 산화물 층 또는 다른 산화물 층의 적어도 일부가 실리콘 포토닉스 구조로부터 제거된다. 일부 실시예에서, 실리콘 기판(306)의 제거는 화학적 기계적 연마 프로세스를 사용하여 수행된다. 또한, 일부 실시예에서, 매립 산화물 층 또는 다른 산화물 층(308)을 제거하는 것은 반응성 이온 에칭(reactive ion etch)에 이어 버퍼링된 산화물 에칭(buffered oxide etch)을 사용하여 수행된다.

박막 리튬 니오베이트 쿠폰(thin film lithium niobate coupon)(예: TFLN 칩렛(320))은, 단계 350에서, 수용 공동 내에 배치되고, 수용 공동은 단계 352에서 광학 접착제(optical adhesive)로 캡슐화된다. 일부 실시예에서, 박막 리튬 니오베이트 쿠폰은 매립 실리콘 산화물 층(buried silicon oxide layer)과 같은 절연체 층 및 핸들 기판(handle substrate)을 포함할 수 있다. 캡슐화 접착제(encapsulating adhesive)는 실리콘 포토닉스 구조체(102)의 절연층의 굴절률과 일치하거나 거의 일치하는 굴절률을 가질 수 있다.

도 3g에 도시된 특정 단계는, 본 개시에 따른 실리콘 포토닉스 스택을 제조하기 위한 특정 기술을 제공한다는 것을 이해해야 한다. 그러나, 본 개시 내용의 다른 실시예에 따라 다른 단계의 시퀀스도 수행될 수 있다. 예를 들어, 본 개시 내용의 다른 실시예는 위에 설명된 단계를 다른 순서로 수행할 수 있다. 또한, 도 3g에 예시된 개별 단계 중 일부 또는 전부는 개별 단계(들)에 적절하게 다양한 순서로 수행될 수 있는 다수의 하위 단계를 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가 단계가 추가되거나 단계가 제거될 수 있다. 당업자는 다양한 변형, 수정 및 대안을 인식할 것이다.

도 3h에 도시된 바와 같이, 완전히 처리된 실리콘 포토닉스 웨이퍼(silicon photonics wafer)(362)와 인터포저 웨이퍼(364)는 접합되거나 부착될 수 있다. 당업자에게 명백한 바와 같이, 실리콘 포토닉스 웨이퍼(362)는 제조된 후, 실리콘 포토닉스 웨이퍼(362)의 액티브 영역(들)이 인터포저 웨이퍼(364)를 향하도록(또는 그 반대로) 뒤집어질 수 있다. 실리콘 포토닉스 웨이퍼(362)는, 액티브 및 패시브 장치를 갖는 실리콘 기판(366), 산화물 층(368)(매립 산화물 층과 같은), 및 실리콘 층(370)(에피택셜 실리콘 층과 같은)을 포함할 수 있다. 일부 실시예에서, 인터포저 웨이퍼(364)는 관통 실리콘 비아(through silicon vias)(369) 또는 다른 전기-전도성 비아(electrically-conductive vias)를 포함할 수 있다. 다른 실시예에서, 인터포저 웨이퍼(364)는 TSV를 포함하지 않을 수 있고, TSV 또는 다른 전기-전도성 비아는 실리콘 포토닉스 웨이퍼(362)에 형성될 수 있다. 인터포저 웨이퍼(364)는 기계적 지지를 제공하는 데 사용될 수 있고, 관통 실리콘 비아(369) 또는 다른 전기-전도성 비아는 실리콘 포토닉스 웨이퍼(362)의 다양한 전극을 포함하는 전기 연결에 사용될 수 있다.

도 3l에 도시된 바와 같이, 실리콘 포토닉스 웨이퍼(362)와 인터포저 웨이퍼(364)는, 기계적으로 분리 불가능하고 전기적으로 연결된 스택(372)을 형성하기 위해, 접합되거나 부착될 수 있다. 도 3l은 또한 화학 기계적 연마(chemo-mechanical polishing)(CMP) 공정(374)을 사용하는 것과 같은 방법으로 실리콘 포토닉스 웨이퍼(362)의 실리콘 기판(366)을 제거하는 것을 도시한다. 그러나, 실리콘 기판(366)을 제거하기 위해 연삭 또는 다른 적절한 프로세스와 같은 임의의 다른 적절한 프로세스가 사용될 수 있다는 점에 유의한다. 이 예시적인 실시예에서, 실리콘 기판(366)은 프로세스(374)에 의해 제거되고, 전체 산화물 층(368)은 또한 실리콘 포토닉스 웨이퍼(362)로부터 제거될 수 있다.

도 3j에 도시된 바와 같이, 접합 폴리머 층(376)은 결과적인 포토닉스 스택(390) 상에 스핀 코팅되거나 증착될 수 있다. 도 3k에 도시된 바와 같이, 접합 폴리머 층(376)은 포토닉스 스택(390)을 박막 니오브산 리튬 칩렛(380)과 접합하거나 부착하는 데 사용될 수 있다. 일부 실시예에서, 접합 폴리머 층(376)의 두께는 예를 들어 약 40 나노미터 내지 약 100 나노미터일 수 있다. 그러나 다른 적절한 두께 값을 사용할 수 있다. 다양한 실시예에서, 접합 폴리머 층(376)은 벤조사이클로부텐과 같은 임의의 적합한 폴리머 재료(들)를 포함할 수 있다. 도 3k에서, TFLN 칩렛(380)(또는 웨이퍼)은 접합 폴리머 층(376)을 사용하여 포토닉스 스택(390)에 접합되거나 그렇지 않으면 부착될 수 있다. 그러나, TFLN 칩렛(380)은 직접 접합을 사용하는 것과 같은 다른 실시예에서는 접합 폴리머 층(376) 없이 포토닉스 스택(390)에 접합될 수 있다는 점에 유의한다. 일부 실시예에서, TFLN 칩렛(380)은, 예를 들어 약 1mm 내지 약 2mm의 길이를 가질 수 있다. 그러나, 다른 적합한 길이가 사용될 수도 있다.

도 3l에 도시된 바와 같이, 접합된 포토닉스 구조는, 근적외선 투명 폴리머 또는 다른 폴리머(392)와 같이, 캡슐화된다. 일부 실시예에서, 폴리머(392)의 굴절률은, 예를 들어 약 1.4 내지 약 1.6일 수 있다. 또한, 일부 실시예에서, 접합된 포토닉스 구조는, 예를 들어 이산화규소와 같은 무기 유전 물질을 사용하여 캡슐화될 수 있다. 도 3M에 도시된 바와 같이, 솔더 범프(394)는 접합된 웨이퍼(391) 상에 형성될 수 있다. 일부 경우에, 솔더-범프 웨이퍼(391)는 다이싱되거나 분할되고 모듈 기판(396)에 연결될 수 있다.

도 3h 내지 도 3m에 도시된 특정 단계는 본 개시에 따른 제2 실리콘 포토닉스 스택을 제조하기 위한 특정 기술을 제공한다는 것을 이해해야 한다. 그러나, 본 개시 내용의 다른 실시예에 따라 다른 단계의 시퀀스도 수행될 수 있다. 예를 들어, 본 개시 내용의 다른 실시예는 위에 설명된 단계를 다른 순서로 수행할 수 있다. 더욱이, 도 3h 내지 3m에 도시된 개별 단계 중 일부 또는 전부는 개별 단계(들)에 적절하게 다양한 순서로 수행될 수 있는 다수의 하위 단계를 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가 단계가 추가되거나 단계가 제거될 수 있다. 당업자는 다양한 변형, 수정 및 대안을 인식할 것이다.

도 3a 내지 3m은 포토닉스 스택을 제조하기 위한 기술의 예를 도시하지만, 도 3a 내지 3m에 다양한 변경이 이루어질 수 있다. 예를 들어, 각각의 포토닉스 장치는 임의의 적절한 배치로 예시된 구성요소 각각의 임의의 적절한 수를 포함할 수 있다. 또한, 각 포토닉스 장치의 하나 이상의 구성요소는 생략될 수 있거나 특정 필요에 따라 하나 이상의 추가 구성요소가 추가될 수 있다. 또한, 포토닉스 장치와 그 개별 구성 요소의 다양한 크기, 모양 및 치수는 필요에 따라 달라질 수 있다. 더불어, 각각의 포토닉스 장치를 제조하기 위해 임의의 다른 적합한 기술이 사용될 수 있다.

도 4a 및 도 4b는 본 개시에 따른 포토닉스 장치(400)의 실리콘 포토닉스 구조의 도파관 및 변조기 전극의 예시적인 도면과 관련된 세부사항을 도시한다. 도 4a에 도시된 바와 같이, 포토닉스 장치(400)는, (i) 투명 폴리머(transparent polymer)(402)에 의해 캡슐화된 TFLN 칩(412) 및 (ii) 도파관(408)을 갖는 실리콘 포토닉스 구조(404)를 포함할 수 있다. 도파관(408)은 변조기 전극(modulator electrodes)(410)에 인접해 있다. 실리콘 포토닉스 구조(404)는 또한 "금속 1" 층(418), "금속 2" 층(420) 및 "금속 3" 층(422)과 같은 다중 금속 층들(multiple metal layers)을 포함할 수 있다. 금속 층(418, 420, 422)은 상호연결을 위해 그리고 변조기 전극(410)에 전기 구동을 제공하기 위해 사용될 수 있다. 도 4a에서 볼 수 있는 바와 같이, 도파관(408)과 변조기 전극(410)의 일부는 공통 평면에 배치될 수 있고, TFLN 칩(412)은 인접한 평면에 배치될 수 있다.

변조기 전극(410)은, 도파관(408)에 매우 근접하여 있을 수 있으며, TFLN 칩(412)에 존재하는 전기장(406)을 생성하는 데 사용될 수 있다. 여기서 볼 수 있는 바와 같이, 변조기 전극(410)과 도파관(408)이 실리콘 포토닉스 구조(404)에 형성되기 때문에, 결과적인 광학 모드(optical mode)(416)와 전기장(electric field)(406)이 정렬된다. TFLN 칩(412)이 오정렬로 인해 위치(414)로 이동하는 경우, 광학 모드(416) 및 전기장(406)은 여전히 정렬된 상태를 유지할 것이다. 따라서, 개시된 시스템 및 방법의 전기광학 구조의 고유한 자가-정렬(electro-optical structure)은 현재 접근 방식에 존재하는 평면 내 오정렬로 인한 불량을 제거할 수 있다. 이러한 불량은, 예를 들어 금속 대 광학 모드 중첩 증가로 인한 손실 증가, 광학 모드 및 전기장 오정렬로 인한 유효 굴절률 변조 감소, 입력 횡전기(input transverse electric)를 변환하고 및 횡자기(TE/TM) 모드를 혼합 TE+TM 모드로 전환할 수 있는 전기장 벡터 불일치(electric field vector mismatch)로 인한 분극 및 강도 변조를 포함할 수 있다. 예를 들어, 이전 접근 방식을 사용하면, TFLN 칩과 실리콘 포토닉스 구조 사이의 0.5 마이크론의 정렬 불량은 약 2.66dB/cm의 손실을 생성할 수 있다. 대조적으로, 본 개시의 실시예를 사용하면, TFLN 칩(412)과 실리콘 포토닉스 구조(404) 사이의 0.5 미크론의 오정렬은 손실을 초래하지 않을 수 있다.

도 4b에 도시된 바와 같이, 그래프는 도 4a의 포토닉스 구조에 대한 오정렬 오프셋의 함수로서 전기장 강도(electric field strength)를 식별하는 곡선(432)을 도시한다. 여기서 볼 수 있는 바와 같이, TFLN 칩(412)이 도파관(408)의 중심에 위치되면, 이는 도 4b에서 오정렬 오프셋이 0이 되는 결과를 가져온다. 도 4b에서 볼 수 있는 바와 같이, 전기장 강도는 오정렬 오프셋이 도파관(408) 위치의 ±5 미크론 이내인 위치에서 상대적으로 높고 일정하다. 따라서, 전기장 강도는 도파관(408)의 위치 주위에서 -5 미크론에서 +5 미크론까지의 오정렬 오프셋 값에 대해 대략 140KV/m인 것으로 표시된다.

도 4a 및 4b는 포토닉스 장치(400)의 실리콘 포토닉스 구조(404)의 도파관(408) 및 변조기 전극(410)의 도면 및 관련 세부사항의 예를 도시하고 있지만, 도 4a 및 4b에 대한 다양한 변경이 이루어질 수 있다. 예를 들어, 포토닉스 장치(400)는 임의의 적절한 배치로 예시된 구성요소 각각의 임의의 적절한 수를 포함할 수 있다. 또한, 포토닉스 장치와 개별 구성 요소의 다양한 크기, 모양 및 치수는 필요에 따라 달라질 수 있다. 또한, 도 4b의 그래프는 단지 설명을 위한 것이며, 전기장 강도는 포토닉스 장치(400)의 특정 구현에 따라 쉽게 달라질 수 있다.

도 5a 내지 도 5c는 본 개시에 따른 실리콘 포토닉스 변조기의 예시적인 동작 특성을 도시한다. 보다 구체적으로, 도 5a는 1cm 변조기 암 길이에 대한 주파수의 함수로서 순방향 전압 이득 계수(S₂₁)를 플롯팅하는 그래프를 포함한다. S₂₁계수는 변조기의 전기광학 주파수 응답(electro-optic frequency response)을 나타낸다. 도 5a에서 볼 수 있듯이, S₂₁계수는 주파수 스펙트럼에 걸쳐 비교적 높은 값을 가지며, 이는 변조기의 성능에 유리하다. 도 5b는 도 5a의 변조기에 대한 주파수 함수로서 입력 포트 반사(S₁₁) 계수를 플롯팅하는 그래프를 포함한다. S₁₁계수는 변조기에 제공되는 광 신호의 입력 반사를 나타낸다. 도 5b에서 볼 수 있는 바와 같이, S₁₁계수는 주파수 스펙트럼에 걸쳐 상대적으로 낮은 값을 갖는다. S₁₁계수의 값이 상대적으로 낮으면 전력 효율성과 반사로 인한 그룹 지연 변동이 개선될 수 있다. 이 그래프는 변조기의 변조 대역폭이 최대 100GHz까지 올라갈 수 있음을 보여준다.

도 5c는 도 5a의 변조기에 대한 바이어스 전압의 함수로서 위상 변이를 나타내는 그래프를 포함한다. 도 5c에 도시된 바와 같이, 바이어스 전압이 증가함에 따라 위상 변이는 선(508)을 따라 선형적으로 증가하여, 결국 약 4V의 바이어스 전압에서 π 라디안/cm의 위상 변이에 도달한다. 바이어스 전압 관계의 함수로서의 위상 변이는 장치의 전기광학 변조 효율을 측정한 것이다. 특히, 장치는 단위 길이당 π 라디안 위상 변이에 도달하기 위해 더 낮은 전압을 사용할 수 있을 때 더 효율적이다. 도 5c에서 볼 수 있듯이, 위상 변이는 상대적으로 낮은 바이어스 전압 값에서 π 라디안/cm 값에 도달한다.

도 5a 내지 5c는 실리콘 포토닉스 변조기의 동작 특성의 예를 도시하고 있지만, 도 5a 내지 5c에는 다양한 변경이 이루어질 수 있다. 예를 들어, 도 5a 내지 도 5c에 도시된 동작 특성은 단지 예일 뿐이며 본 개시 내용을 실리콘 포토닉스 변조기의 임의의 특정 구현이나 동작 특성으로 제한하지 않는다. 특정 예로서, 실리콘 포토닉스 변조기에 대한 변조 효율의 값은 도 5c에 도시된 결과로 제한되지 않으며, 다양한 실시예에서 도 5c의 그래프에 도시된 것보다 더 나을 수 있다.

도 6a 내지 6e는 본 개시에 따른 예시적인 광 도파관(600) 및 연관된 동작 특징을 도시한다. 여기에서 광 도파관(600)은 예를 들어 실리콘 포토닉스 구조(202)와 같이 전술한 포토닉스 장치 중 하나 이상에 사용될 수 있다. 도 6a에 도시된 바와 같이, 광 도파관(600)의 평면도가 도시되어 있으며, 여기서 광 도파관(600)은 실리콘 도파관(silicon waveguide)(602), LN-Si 하이브리드 도파관(LN-Si hybrid waveguide)(604) 및 TFLN 층(TFLN layer)(606)을 포함할 수 있다. 이 예에서, 실리콘 도파관(602)은 LN-Si 하이브리드 도파관(604) 아래에 위치되고, TFLN 층(606)의 에지는 위치(position)(608)에 의해 식별된다. 예시된 실시예에서, 도파관(600)이 확장되고 줄어드는 영역에서는 4단 테이퍼형 설계가 사용된다.

도 6b는 도 6a의 도파관의 전파 단면에서의 예시적인 광학장 강도(optical field intensity)를 도시한다. 도 6b에서 볼 수 있듯이, 광학장 강도는 도 6b의 중앙 부분에서 가장 크고 도 6b의 상단 및 하단 가장자리를 따라 상당히 약하다. 도 6c는 실리콘 도파관(602)에 입력되는 광학 모드의 예시적인 단면도를 예시하고, 도 6d는 하이브리드 도파관(604)에 의해 출력되는 광학 모드의 예시적인 단면도를 도시한다. 도 6c 및 6d에 도시된 바와 같이, 본 개시의 실시예는 실리콘 도파관 모드와 하이브리드 도파관 모드 사이의 모달 불일치(modal mismatch)와 캡슐화 폴리머(약 1.44 내지 약 1.45의 굴절률 n을 갖는)와 리튬 니오베이트(굴절률 n이 약 2.2임)의 인터페이스로 인해 발생하는 굴절률 불일치(index mismatch)를 극복할 수 있다.

도 6e는 다양한 양의 도파관 오정렬에 대한 파장의 함수로서 도파관 손실을 도시한다. 도 6e에 도시된 바와 같이, 정밀하게 정렬된 도파관의 예는 공칭 경우인 곡선(614)으로 도시된다. 정밀하게 정렬된 도파관의 경우, 도파관 손실은 1500nm의 파장에서 약 0.06dB로 다양하고, 1560nm의 파장에서 약간 감소하며, 1600nm의 파장에서 약 0.07dB로 증가한다. 곡선(616)은 실리콘 도파관에 대한 TFLN 칩렛의 10 마이크론만큼(오정렬의 ±5 마이크론과 같은) 오정렬의 예를 도시한다. 곡선(614)과 곡선(616) 사이의 차이에서 알 수 있듯이, 도파관 손실의 차이는, 전체 파장 범위에 걸쳐 실리콘 도파관과 TFLN 칩렛 사이의 오정렬 값에 관계없이, 0.01dB 미만이다.

일부 실시예에서, PIN 다이오드가 실리콘 도파관(602)의 전력 처리 용량을 증가시키기 위해 실리콘 도파관(602)에 도입될 수 있다. PIN 다이오드의 도입은 개시된 시스템 및 방법을 사용하여 액티브 장치가 TFLN과 함께 배치될 수 있기 때문에 달성될 수 있는 반면, 도파관에 PIN 다이오드를 도입하는 것은 종래 기술의 사용이 금지되지 않는 다면 어렵게 된다.

도 6a 내지 6e는 광 도파관(600) 및 연관된 동작 특징의 일례를 도시하지만, 도 6a 내지 6e에 다양한 변경이 이루어질 수 있다. 예를 들어, 광 도파관(600) 및 그 개별 구성요소의 다양한 크기, 형상 및 치수는 필요에 따라 또는 원하는 대로 변할 수 있다. 또한, 도 6b 내지 도 6e에 도시된 동작 특징은 단지 예일 뿐이며 본 개시 내용을 광 도파관의 임의의 특정 구현 또는 동작 특성으로 제한하지 않는다.

도 7a 및 7b는 본 개시에 따른 실리콘 포토닉스 변조기의 예시적인 특성을 도시한다. 일부 실시예에서, 포토닉스 구조에서 다층 금속 층의 활용은 진보된 마이크로파 공학 기술을 가능하게 할 수 있다. 예를 들어, 도 7a는 도 1a에 도시된 바와 같이 구현될 수 있고 실리콘 푸시풀 변조기(silicon push-pull modulator)가 다중-층 금속 층을 활용할 수 있는, 실리콘 푸시풀 변조기에 대한 주파수의 함수로서 응답을 플롯팅하는 곡선(712)을 갖는 그래프를 도시한다.

도 7b는 도 1a의 실리콘 푸시풀 변조기에 대한 주파수의 함수로서 입력 포트 반사 계수를 플롯팅하는 곡선(714)을 갖는 그래프를 예시하며, 여기서 실리콘 푸시풀 변조기는 다시 다층 금속 층을 활용한다. 도 7a 및 7b에 도시된 바와 같이, 3dB 대역폭은 40GHz로 증가될 수 있으며, 이는 기존 기술을 사용하여 달성할 수 있는 대역폭에 비해 30% 증가를 나타낸다. 더욱이, 실리콘 포토닉스 장치의 다층 금속은 동일 평면 도파관을 따른 전기 신호 전파와 하이브리드 도파관의 광장 전파 사이의 그룹 속도 매칭(group velocity matching)에 사용되는 것이 가능하다.

도 7a 및 7b는 실리콘 포토닉스 변조기의 특성의 예를 도시하지만, 도 7a 및 7b에는 다양한 변경이 이루어질 수 있다. 예를 들어, 도 7a 및 7b에 도시된 특성은 단지 예일 뿐이며 본 개시 내용을 실리콘 포토닉스 변조기의 특정 구현이나 특성으로 제한하지 않는다.

일부 실시예에서, 실리콘 포토닉스에 비선형 광학 재료를 통합하기 위해 개시된 시스템 및 방법은 단일 모드 도파관과 변조기 하이브리드 모드 사이의 모드 불일치 손실을 크게 완화할 수 있다. 일부 경우에 이는 상당한(예: ±10미크론) 오정렬이 있는 경우에도 TFLN의 실리콘 도파관과 변조기 블록 사이의 초과 손실이 0.1dB 미만인 98% 이상의 커플링 효율을 허용할 수 있다. 더욱이, 다양한 실시예에서, 개시된 시스템 및 방법은 기존 실리콘 포토닉스 제조 흐름을 사용하여 실리콘 포토닉스에 비선형 광학 재료를 통합할 수 있으며, 이에 따라 기존 포토닉스 프로세스 개발 키트(PDK)의 재사용을 허용할 수 있다. 또한, 개시된 시스템 및 방법은 고밀도, 다기능 광자 집적 회로(PIC) 장치를 가능하게 할 수 있다. 예를 들어, 이러한 장치에는 섬유 및 레이저 인터페이스 장치, 편광 관리 장치, 비선형 손실 관리 도파관, 도파관 전환, 간섭성 수신기, 포터디텍터, 디지털 실리콘 변조기 등이 포함될 수 있지만 이에 제한되지는 않는다. 일부 실시예에서, 애플리케이션별 PIC는 0.1 cm³미만의 부피에 300개 이상의 장치를 포함할 수 있다. 이는 동일한 회로를 구현하는 개별 광학 장치의 장치 밀도 특성과 대조되며, 이는 오늘날 일반적으로 본 개시 내용의 실시예에 따라 구현된 회로에 의해 활용되는 0.1 cm³부피보다 100,000배 더 큰 공간을 차지할 수 있다. 당업자는 본 개시의 시스템 및 방법에 대한 다른 수정이 본 개시의 범위를 벗어나지 않고 실리콘 포토닉스에 박막 비선형 광학 재료의 통합을 지원하는 시스템 및 방법의 다양한 응용을 구현하기 위해 이루어질 수 있음을 인식할 것이다.

본 특허 문서 전반에 걸쳐 사용된 특정 단어 및 문구의 정의를 명시하는 것이 유리할 수 있다. "포함하다(include)" 및 "포함하다(comprise)"라는 용어와 그 파생어는 제한 없이 포함됨을 의미한다. "또는"이라는 용어는 포괄적이며, 및/또는을 의미한다. "관련된"이라는 어구 및 이의 파생어는 '포함하다, 포함되다, 상호 연결하다, 함유하다, 함유되다, 연결하다, 커플링하다, 소통하다, 협력하다, 끼우다, 병치하다, 근접하다, ~에 속박되다, 소유하다, ~의 속성을 갖다, ~와 관계를 맺다 등'을 의미한다. "적어도 하나"라는 문구는 항목들의 리스트와 함께 사용될 때 나열된 항목들 중 하나 이상의 서로 다른 조합들이 사용될 수 있으며 리스트에서 하나의 항목만 필요할 수 있음을 의미한다. 예를 들어, "다음 중 하나 이상: A, B, C"에는 다음 조합이 포함된다: A, B, C, A 및 B, A와 C, B 및 C, 및 A와 B와 C.

본 개시의 설명은 임의의 특정 요소, 단계 또는 기능이 청구 범위에 포함되어야 하는 필수 또는 중요한 요소라고 암시하는 것으로 해석되어서는 안 된다. 특허 대상의 범위는 허용된 청구범위에 의해서만 정의된다. 또한, "~를 위한 수단" 또는 "~를 위한 단계"라는 정확한 단어가 특정 청구항에 명시적으로 사용된 후 기능을 식별하는 분사구가 뒤따르지 않는 한, 첨부된 청구항 또는 청구항 요소와 관련하여 어떠한 청구항도 35 U.S.C. § 112(f)를 원용하지 않는다. 청구항 내의 "기구", "모듈", "기기", "유닛", "구성요소", "요소", "부재", "장치", "기계", "시스템", "프로세서" 또는 "제어기" 등의 용어 사용(이에 국한되지 않음)은 청구항 자체의 특징에 의해 추가로 수정되거나 강화된 관련 기술 분야의 당업자에게 알려진 구조를 지칭하는 것으로 이해되고 의도되며, 35 U.S.C. § 112(f)를 원용하는 것으로 의도되지 않는다.

본 명세서는 특정 실시예 및 일반적으로 연관된 방법을 설명했지만, 이들 실시예 및 방법의 변경 및 치환(permutation)은 당업자에게 명백할 것이다. 따라서, 실시 예들의 예시의 위의 설명은 본 개시를 정의하거나 제한하지 않는다. 다음의 청구범위에 정의된 바와 같이, 본 개시의 정신 및 범위를 벗어나지 않고 다른 변경, 대체 및 개조 또한 가능하다.

Claims

포토닉스 장치에 있어서,
제1 평면에 배치된 실리콘 도파관 구조,
복수의 변조기 전극, 및
상기 제1 평면에 인접한 제2 평면에 배치된 광학 재료
를 포함하고,
각각의 상기 변조기 전극의 적어도 일부는,
상기 제1 평면에 배치되는,
포토닉스 장치.
제1항에 있어서,
상기 광학 재료는,
비선형 광학 재료를 포함하는,
포토닉스 장치.
제2항에 있어서,
상기 비선형 광학 재료는,
리튬 니오베이트을 포함하는,
포토닉스 장치.
제1항에 있어서,
하나 이상의 액티브 장치
를 더 포함하는,
포토닉스 장치.
제4항에 있어서,
상기 하나 이상의 액티브 장치는,
하나 이상의 게르마늄 기반 다이오드를 포함하는,
포토닉스 장치.
제4항에 있어서,
상기 하나 이상의 액티브 장치는,
적어도 하나의 고도로 도핑된 n-영역과 적어도 하나의 고도로 도핑된 p-영역을 포함하는,
포토닉스 장치.
제1항에 있어서,
상기 광학 재료는,
인듐 인화물 장치의 적어도 일부를 형성하는,
포토닉스 장치.
제7항에 있어서,
하나 이상의 액티브 장치
를 더 포함하는,
포토닉스 장치.
제8항에 있어서,
상기 하나 이상의 액티브 장치는,
하나 이상의 게르마늄 기반 다이오드를 포함하는,
포토닉스 장치.
제8항에 있어서,
상기 하나 이상의 액티브 장치는,
적어도 하나의 고도로 도핑된 n-영역과 적어도 하나의 고도로 도핑된 p-영역
을 포함하는,
포토닉스 장치.
포토닉스 스택에 있어서,
액티브 장치를 포함하고 제1 평면에 위치하는 실리콘 층, 및
상기 제1 평면에 인접한 제2 평면에 위치되는 리튬 니오베이트 구조
를 포함하고,
상기 액티브 장치는,
상기 실리콘 층의 측면 위치에 배치되고,
상기 리튬 니오베이트 구조는,
상기 측면 위치에 배치되는,
포토닉스 스택.
제11항에 있어서,
상기 액티브 장치는,
게르마늄 기반 다이오드
를 포함하는,
포토닉스 스택.
제11항에 있어서,
상기 액티브 장치는,
적어도 하나의 고도로 도핑된 n-영역과 적어도 하나의 고도로 도핑된 p-영역
을 포함하는,
포토닉스 스택.
제11항에 있어서,
상기 실리콘 층은,
하나 이상의 도파관
을 더 포함하는,
포토닉스 스택.
제11항에 있어서,
상기 실리콘 층은,
하나 이상의 실리콘 나이트라이드 영역
을 더 포함하는,
포토닉스 스택.
포토닉스 스택을 제조하는 방법에 있어서,
상기 방법은,
하나 이상의 액티브 장치를 갖는 실리콘 기판, 산화물 층, 및 에피택셜 실리콘 층을 포함하는 실리콘 포토닉스 구조를 제공하는 단계,
인터포저 구조를 제공하는 단계,
상기 실리콘 포토닉스 구조와 상기 인터포저 구조를 부착하는 단계,
상기 실리콘 포토닉스 구조로부터 상기 실리콘 기판을 제거하는 단계,
상기 실리콘 포토닉스 구조로부터 상기 산화물 층의 적어도 일부를 제거하는 단계,
상기 실리콘 포토닉스 구조 위 또는 내부에 박막 리튬 니오베이트 쿠폰을 배치하는 단계, 및
광학 재료로 상기 박막 리튬 니오베이트 쿠폰을 캡슐화하는 단계
를 포함하는,
방법.
제16항에 있어서,
상기 광학 재료는,
상기 산화물 층의 굴절률과 실질적으로 일치하는 굴절률을 갖는,
방법.
제16항에 있어서,
화학적 기계적 연마를 사용하여 상기 실리콘 기판을 제거하는 단계, 및
반응성 이온 에칭에 이어 버퍼링된 산화물 에칭을 사용하여 상기 산화물 층을 제거하는 단계,
중 적어도 하나를 포함하는,
방법.
제16항에 있어서,
상기 하나 이상의 액티브 장치는,
하나 이상의 게르마늄 기반 포토다이오드, 및
적어도 하나의 고도로 도핑된 n-영역 및 적어도 하나의 고도로 도핑된 p-영역,
중 적어도 하나를 포함하는,
방법.
제16항에 있어서,
상기 에피택셜 실리콘 층은,
적어도 하나의 도파관,
적어도 하나의 실리콘 나이트라이드 영역, 및
하나 이상의 금속 상호연결 층,
중 적어도 하나를 포함하는,
방법.
제16항에 있어서,
상기 박막 리튬 니오베이트 쿠폰은,
절연층,
핸들 기판, 및
폴리머 유전체,
중 적어도 하나를 포함하는,
방법.