KR20240081399A - Bootstrapped Switch Circuit Having Dual Path and Analog-Digital Converter Including the Same - Google Patents

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KR20240081399A
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김창주
박수호
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Abstract

본 발명은 이중 경로를 가지는 부트스트랩 스위치 회로 및 그 동작 방법에 관한 것으로서, 본 발명에 따르면, 온 또는 오프하는 스위칭 동작에 따라 입력 전압이 인가되는 메인 스위치, 상기 메인 스위치가 온되는 경우에 제1 경로 및 제2 경로를 형성하는 복수 개의 트랜지스터, 일단에 연결된 상기 복수 개의 트랜지스터의 드레인 전압이 각각 충전되는 제1 및 제2 캐패시터 및 클럭 신호가 입력되고, 상기 복수 개의 트랜지스터 중에서 적어도 하나 이상에 출력 신호를 인가하는 증폭기를 포함하고, 상기 제1 경로는 상기 메인 스위치를 포함하는 스위칭 신호 경로이고, 상기 제2 경로는 상기 복수 개의 트랜지스터에서 발생하는 기생 용량을 제1 경로로부터 분리하는 경로인 부트스트랩 스위치 회로를 제공한다.The present invention relates to a bootstrap switch circuit having a dual path and a method of operating the same. According to the present invention, a main switch to which an input voltage is applied according to a switching operation of turning on or off, and a first switch when the main switch is turned on, A plurality of transistors forming a path and a second path, first and second capacitors each charged with the drain voltage of the plurality of transistors connected to one end, and a clock signal are input, and an output signal is transmitted to at least one of the plurality of transistors. It includes an amplifier that applies, wherein the first path is a switching signal path including the main switch, and the second path is a bootstrap switch that separates parasitic capacitance generated from the plurality of transistors from the first path. Provides a circuit.

Description

이중 경로를 가지는 부트스트랩 스위치 회로 및 이를 포함하는 아날로그 디지털 컨버터{Bootstrapped Switch Circuit Having Dual Path and Analog-Digital Converter Including the Same}Bootstrapped Switch Circuit Having Dual Path and Analog-Digital Converter Including the Same}

본 발명은 기생 용량(parasitic capacitance)을 분리하기 위하여 이중 경로를 가지는 부트스트랩 스위치 회로 및 이를 포함하는 아날로그 디지털 컨버터에 관한 것이다. The present invention relates to a bootstrap switch circuit having a dual path to isolate parasitic capacitance and an analog-to-digital converter including the same.

아날로그 스위치는 아날로그 디지털 컨버터, 샘플앤홀드 증폭기(SHA, Sample and Hold Amplifier), 아날로그 멀티플렉서(Multiplexer) 등 다양한 아날로그 회로에서 사용된다. 아날로그 신호를 처리하기 위하여, 아날로그 스위치의 선형성을 향상시키는 것이 매우 중요하다.Analog switches are used in various analog circuits such as analog-to-digital converters, sample and hold amplifiers (SHA), and analog multiplexers. In order to process analog signals, it is very important to improve the linearity of analog switches.

부트스트랩 스위치(Bootstrapped Switch) 회로는 아날로그 스위치 회로의 선형성을 개선하기 위해 사용되는 회로이다. 아날로그 스위치용 모스펫(MOSFET)에 있어서, 부트스트랩 회로는 모스펫의 게이트-소스 전압 VGS을 일정하게 유지시켜 온-저항(on-resistance) 변화를 최소화함으로써, 모스펫의 선형성을 향상시킨다. 그러나 모스펫 스위치가 온(on)되면, 스위치 저항 Ron이 발생하고, 스위치 저항 Ron은 게이트-소스 전압 VGS 값에 의존된다. 이에 따라, 스위치 저항 Ron은 스위치의 입력 전압에 의존되는데, 스위치의 출력 전압도 입력 전압에 의존된다. 이에 따라, 모스펫 스위치는 회로의 선형성을 감소시키는 데에 한계가 있다. 더불어, 종래의 부트스트랩 스위치 회로는 선형성을 제거하더라도 비선형 성분 및 기생 용량이 여전히 존재하는 문제가 있었다. 상술한 문제를 해결하기 위해 개선된 부트스트랩 스위치 회로가 필요한 실정이다.A bootstrapped switch circuit is a circuit used to improve the linearity of an analog switch circuit. In MOSFETs for analog switches, the bootstrap circuit maintains the gate-source voltage V GS of the MOSFET constant to minimize on-resistance changes, thereby improving the linearity of the MOSFET. However, when the MOSFET switch is turned on, a switch resistance R on occurs, and the switch resistance R on depends on the gate-source voltage V GS value. Accordingly, the switch resistance R on depends on the input voltage of the switch, and the output voltage of the switch also depends on the input voltage. Accordingly, the MOSFET switch has limitations in reducing the linearity of the circuit. In addition, the conventional bootstrap switch circuit had a problem in that nonlinear components and parasitic capacitance still existed even if linearity was removed. There is a need for an improved bootstrap switch circuit to solve the above-mentioned problems.

본 발명의 목적은 기생 용량을 분리하기 위하여 이중 경로를 가지는 부트스트랩 스위치 회로 및 이를 포함하는 아날로그 디지털 컨버터를 제공함에 있다.The purpose of the present invention is to provide a bootstrap switch circuit having a dual path to isolate parasitic capacitance and an analog-to-digital converter including the same.

본 발명에 따른 부트스트랩 스위치 회로는 스위칭 동작에 따라 입력 전압이 인가되는 메인 스위치, 상기 메인 스위치가 온되는 경우에 제1 경로 및 제2 경로를 형성하는 복수 개의 트랜지스터, 일단에 연결된 상기 복수 개의 트랜지스터의 드레인 전압이 각각 충전되는 제1 및 제2 캐패시터 및 클럭 신호가 입력되고, 상기 복수 개의 트랜지스터 중에서 적어도 하나 이상에 출력 신호를 인가하는 증폭기를 포함할 수 있고, 상기 제1 경로는 상기 메인 스위치를 포함하는 스위칭 신호 경로일 수 있고, 상기 제2 경로는 상기 복수 개의 트랜지스터에서 발생하는 기생 용량을 제1 경로로부터 분리하는 경로일 수 있다.The bootstrap switch circuit according to the present invention includes a main switch to which an input voltage is applied according to a switching operation, a plurality of transistors forming a first path and a second path when the main switch is turned on, and the plurality of transistors connected to one end of the circuit. A clock signal and first and second capacitors each charged with a drain voltage of may be input, and may include an amplifier for applying an output signal to at least one of the plurality of transistors, and the first path may include the main switch. It may be a switching signal path that includes, and the second path may be a path that separates parasitic capacitance generated from the plurality of transistors from the first path.

본 발명에 따른 아날로그 디지털 컨버터는 아날로그 신호를 수신하여 샘플앤홀드(Sample and Hold) 동작을 통해 샘플 신호를 생성하고, 부트스트랩 스위치 회로를 포함하는 샘플앤홀드 회로 및 상기 샘플앤홀드 회로로부터 생성된 샘플 신호를 디지털 신호로 변환시키는 신호 변환기를 포함할 수 있다. 그리고 상기 부트스트랩 스위치 회로는 스위칭 동작에 따라 입력 전압이 인가되는 메인 스위치, 상기 메인 스위치가 온되는 경우에 제1 경로 및 제2 경로를 형성하는 복수 개의 트랜지스터, 일단에 연결된 상기 복수 개의 트랜지스터의 드레인 전압이 각각 충전되는 제1 및 제2 캐패시터 및 클럭 신호가 입력되고, 상기 복수 개의 트랜지스터 중에서 적어도 하나 이상에 출력 신호를 인가하는 증폭기를 포함할 수 있고, 상기 제1 경로는 상기 메인 스위치를 포함하는 스위칭 신호 경로일 수 있고, 상기 제2 경로는 상기 복수 개의 트랜지스터에서 발생하는 기생 용량을 제1 경로로부터 분리하는 경로일 일 수 있다.The analog-to-digital converter according to the present invention receives an analog signal and generates a sample signal through a sample and hold operation, and includes a sample and hold circuit including a bootstrap switch circuit and a sample signal generated from the sample and hold circuit. It may include a signal converter that converts the sample signal into a digital signal. And the bootstrap switch circuit includes a main switch to which an input voltage is applied according to a switching operation, a plurality of transistors that form a first path and a second path when the main switch is turned on, and a drain of the plurality of transistors connected to one end. First and second capacitors each charged with a voltage and a clock signal are input, and may include an amplifier for applying an output signal to at least one of the plurality of transistors, and the first path includes the main switch. It may be a switching signal path, and the second path may be a path that separates parasitic capacitance generated from the plurality of transistors from the first path.

본 발명의 실시예에 따른 이중 경로를 가지는 부트스트랩 스위치 회로는 기생 용량 성분을 분리함으로써, 부트스트랩 스위치 회로가 출력하는 신호의 선형성을 향상시켜 성능을 향상킬 수 있다.The bootstrap switch circuit having a dual path according to an embodiment of the present invention can improve performance by separating parasitic capacitance components and improving the linearity of the signal output by the bootstrap switch circuit.

도 1a 내지 도 1c는 종래 기술에 따른 스위치 회로의 예시이다.
도 2는 본 발명의 실시예에 따른 부트스트랩 스위치 회로의 예시이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 부트스트랩 스위치 회로의 동작 예시이다.
도 4는 본 발명의 실시예에 따른 부트스트랩 스위치 회로의 입력 전압 및 출력 전압의 그래프이다.
도 5a 및 도 5b는 종래 기술과 본 발명의 실시예에 따른 부트스트랩 스위치 회로의 출력 신호에 대한 비교 예시이다.1A to 1C are examples of switch circuits according to the prior art.
Figure 2 is an example of a bootstrap switch circuit according to an embodiment of the present invention.
3A and 3B are examples of the operation of a bootstrap switch circuit according to an embodiment of the present invention.
Figure 4 is a graph of the input voltage and output voltage of the bootstrap switch circuit according to an embodiment of the present invention.
5A and 5B are comparative examples of output signals of a bootstrap switch circuit according to the prior art and an embodiment of the present invention.

이하에서는 본 발명의 기술사상을 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예들이 첨부된 도면을 참조하여 설명될 것이다.Hereinafter, in order to explain the technical idea of the present invention in detail so that a person skilled in the art can easily implement it, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1a 내지 도 1b는 종래 기술에 따른 CMOS 스위치 회로의 예시이다. 1A to 1B are examples of CMOS switch circuits according to the prior art.

도 1a 및 도 1b를 참조하면, CMOS(complementary metal-oxide semiconductor) 스위치(SCMOS)의 일단에는 전압 VIN이 입력되고, 타단에는 전압 VOUT이 출력된다. 그리고 전압 VOUT 출력단에 캐패시터 CH의 상단(top plate)이 연결되고, 캐패시터 CH의 하단(bottom plate)은 접지된다.Referring to FIGS. 1A and 1B , voltage V IN is input to one end of a complementary metal-oxide semiconductor (CMOS) switch (S CMOS ), and voltage V OUT is output to the other end. And the top plate of capacitor C H is connected to the voltage V OUT output terminal, and the bottom plate of capacitor C H is grounded.

CMOS 스위치(SCMOS)가 온되면, 입력 전압(VIN)이 CMOS 스위치(SCMOS)에 인가될 수 있다. 그리고 CMOS 스위치(SCMOS)가 오프되면, CMOS 스위치(SCMOS)의 출력 전압(VOUT)은 캐패시터 CH로 저장될 수 있다. 이러한 방식으로 CMOS 스위치(SCMOS)를 이용하여 샘플앤홀드 동작을 수행할 수 있다. 이때, CMOS 스위치(SCMOS)에는 저항 Ron이 발생하는데, 저항 Ron은 하기의 식으로 나타낼 수 있다.When the CMOS switch (S CMOS ) is turned on, the input voltage (V IN ) may be applied to the CMOS switch (S CMOS ). And when the CMOS switch (S CMOS ) is turned off, the output voltage (V OUT ) of the CMOS switch (S CMOS ) can be stored in the capacitor C H. In this way, sample-and-hold operation can be performed using a CMOS switch (S CMOS ). At this time, a resistance R on is generated in the CMOS switch (S CMOS ), and the resistance R on can be expressed by the following equation.

Figure pat00001
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여기에서, 저항 Ron은 CMOS 스위치(SCMOS)의 게이트-소스 전압에 의존하므로, 저항 Ron은 CMOS 스위치(SCMOS)의 입력 전압(VIN)에 의존한다. CMOS 스위치(SCMOS)의 구조는 간단하지만, 상술한 이유로 비선형성을 초래할 수 있다. 이러한 비선형성은 CMOS 스위치의 성능을 저하시킨다.Here, the resistance R on depends on the gate-source voltage of the CMOS switch (S CMOS ), and therefore the resistance R on depends on the input voltage (V IN ) of the CMOS switch (S CMOS ). Although the structure of the CMOS switch (S CMOS ) is simple, it may result in nonlinearity for the reasons described above. This nonlinearity degrades the performance of CMOS switches.

이러한 문제를 해결하기 위하여 부트스트랩 스위치를 사용함으로써, 스위치 회로의 선형성을 향상시킬 수 있다.By using a bootstrap switch to solve this problem, the linearity of the switch circuit can be improved.

도 1c는 종래의 부트스트랩 스위치 회로이다. 부트스트랩 스위치 회로는 모스펫 스위치의 게이트-소스 전압(VGS)을 드레인 전압(VDD)으로 고정시켜 스위치 회로의 선형성을 개선하는 회로이다. 종래의 부트스트랩 스위치 회로는 모스펫 스위치(MSW)의 온/오프 동작에 의해 구동될 수 있다.Figure 1C is a conventional bootstrap switch circuit. The bootstrap switch circuit is a circuit that improves the linearity of the switch circuit by fixing the gate-source voltage (V GS ) of the MOSFET switch to the drain voltage (V DD ). A conventional bootstrap switch circuit can be driven by the on/off operation of a MOSFET switch (M SW ).

도 1c를 참조하면, 모스펫 스위치(MSW)가 오프이면, 캐패시터 Cbt가 모스펫 M1의 드레인 전압(VDD)으로 충전될 수 있다. 즉, 클럭 신호(CLK)거 게이트 단자로 입력되는 모스펫 및 모스펫 M1은 온 동작일 수 있다. 이후, 모스펫 스위치(MSW)가 온이면, 모스펫 M1의 드레인 전압(VDD)으로 충전된 캐패시터 Cbt의 타단에는 입력 전압(Vin)이 인가될 수 있고, 일단에는 입력 전압(Vin)과 드레인 전압(VDD)을 합한 전압이 인가될 수 있다. 도 1c에 도시된 빨간 선이 모스펫 스위치(MSW)가 온 동작한 경우의 경로이다. 이에 따라, 모스펫 스위치(MSW)의 게이트-소스 전압(VGS)은 입력 전압(Vin)의 크기에 상관없이 드레인 전압(VDD)으로 유지될 수 있다. 게이트-소스 전압(VGS)이 드레인 전압(VDD)으로 유지됨으로써, 모스펫 스위치(MSW)의 선형성이 향상될 수 있다.Referring to FIG. 1C, when the MOSFET switch (M SW ) is off, Capacitor C bt may be charged to the drain voltage (V DD ) of the MOSFET M 1 . That is, the MOSFET and MOSFET M 1 input to the gate terminal of the clock signal (CLK) may be in an on operation. Thereafter, when the MOSFET switch (M SW ) is on, the input voltage (V in ) may be applied to the other end of the capacitor C bt charged with the drain voltage (V DD ) of the MOSFET M 1 , and the input voltage (V in ) may be applied to one end of the capacitor C bt. ) and the drain voltage (V DD ) may be applied. The red line shown in FIG. 1C is the path when the MOSFET switch (M SW ) is turned on. Accordingly, the gate-source voltage (V GS ) of the MOSFET switch (M SW ) can be maintained at the drain voltage (V DD ) regardless of the magnitude of the input voltage (V in ). By maintaining the gate-source voltage (V GS ) at the drain voltage (V DD ), the linearity of the MOSFET switch (M SW ) can be improved.

그러나 종래의 부트스트랩 스위치 회로의 선형성을 제한하는 요소는 여전히 존재할 수 있다. 예를 들어, 커패시터 Cbt의 일단의 전압인 VX에는 입력 전압(Vin)보다 더 큰 전압이 인가되므로, 모스펫 스위치(MSW)의 게이트-소스 전압(VGS)이 PMOS(P-channel Metal Oxide Semiconductor)인 M1 및 M2 각각의 바디 단자는 소스 단자와 연결되어야 한다. 이때, PMOS인 M1 및 M2의 N-웰(N-wel)l에서 기생 용량(parasitic capacitance) 성분이 발생할 수 있다. 여기에서, 모스펫 M1과 모스펫 M2에서 발생한 기생 용량은 부트스트랩 스위치 회로의 비선형(nonlinear) 성분일 수 있다. 모스펫 스위치(MSW)의 스위칭 신호 경로에 영향을 주어 부트스트랩 스위치 회로의 선형성을 제한할 수 있다. However, factors that limit the linearity of conventional bootstrap switch circuits may still exist. For example , a voltage greater than the input voltage (V in ) is applied to V The body terminals of M 1 and M 2 (Metal Oxide Semiconductor) must be connected to the source terminal. At this time, a parasitic capacitance component may occur in the N-well of PMOS M 1 and M 2 . Here, the parasitic capacitance generated from MOSFET M 1 and MOSFET M 2 may be a nonlinear component of the bootstrap switch circuit. Switching of MOSFET switch (M SW ) It can affect the signal path and limit the linearity of the bootstrap switch circuit.

종래의 부트스트랩 스위치 회로의 상술한 문제점을 해결하기 위하여, 본 발명에 따른 부트스트랩 스위치 회로(10)를 도 2의 설명에서 후술하기로 한다.In order to solve the above-mentioned problems of the conventional bootstrap switch circuit, the bootstrap switch circuit 10 according to the present invention will be described later in the description of FIG. 2.

도 2는 본 발명의 실시예에 따른 부트스트랩 스위치 회로(10)의 예시이다. Figure 2 is an example of a bootstrap switch circuit 10 according to an embodiment of the present invention.

도 2를 참조하면, 부트스트랩 스위치 회로(10)는 메인 스위치(Mmain), 복수 개의 트랜지스터, 제1 및 제2 캐패시터(C1, C2) 및 증폭기(A)를 포함한다.Referring to FIG. 2 , the bootstrap switch circuit 10 includes a main switch (M main ), a plurality of transistors, first and second capacitors (C 1 , C 2 ), and an amplifier (A).

메인 스위치(Mmain)는 온 또는 오프되는 스위칭 동작에 따라 입력 전압(Vinput)이 인가될 수 있다. 예를 들어, 메인 스위치(Mmain)는 NMOS(N-channel Metal Oxide Semiconductor) 구조일 수 있고, 소스 단자에 입력 전압(Vinput)이 인가될 있고, 드레인 단자에 샘플앤홀드용 캐패시터(CDAC)가 연결될 수 있다. 메인 스위치(Mmain)의 드레인 단자는 출력 전압(Voutput)이 출력될 수 있고, 게이트-소스 전압(VGS)은 제1 및 제2 캐패시터(C1, C2)에 충전된 전압(VDD)과 동일하게 유지할 수 있다.The main switch (M main ) may have an input voltage (V input ) applied according to the switching operation of on or off. For example, the main switch (M main ) may be an NMOS (N-channel Metal Oxide Semiconductor) structure, an input voltage (V input ) is applied to the source terminal, and a sample and hold capacitor (C DAC) is applied to the drain terminal. ) can be connected. The drain terminal of the main switch (M main ) may output an output voltage (V output ), and the gate-source voltage (V GS ) may be the voltage (V) charged in the first and second capacitors (C 1 , C 2 ). DD ) can be kept the same.

복수 개의 모스펫은 메인 스위치(Mmain)가 온되는 경우에 제1 경로 및 제2 경로를 형성할 수 있다. 여기에서, 제1 경로는 메인 스위치(Mmain)를 포함하는 스위칭 신호 경로일 수 있다. 제2 경로는 복수 개의 트랜지스터에서 발생하는 기생 용량을 제1 경로로부터 분리하는 경로일 수 있다. A plurality of MOSFETs may form a first path and a second path when the main switch (M main ) is turned on. Here, the first path may be a switching signal path including the main switch (M main ). The second path may be a path that separates parasitic capacitance generated from a plurality of transistors from the first path.

제1 경로 및 제 2경로는 도 3a 및 도 3b의 설명에서 구체적으로 후술하기로 한다.The first path and the second path will be described in detail later in the description of FIGS. 3A and 3B.

복수 개의 모스펫은 제1 내지 제9 트랜지스터를 포함한다.The plurality of MOSFETs include first to ninth transistors.

메인 스위치(Mmain), 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)는 NMOS일 수 있다.The main switch (M main ), the first transistor (M 1 ), and the fifth transistor (M 5 ) may be NMOS.

제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)는 PMOS일 수 있다. The second transistor (M 2 ), the third transistor (M 3 ), the fourth transistor (M 4 ), and the sixth transistor (M 6 ) may be PMOS.

메인 스위치(Mmain)의 게이트-소스 전압(VGS)을 제1 캐패시터(C1)의 충전 전압(VDD)보다 큰 전압이 인가될 수 있는데, 이는 부트스트랩 스위치 회로(10)의 비선형성을 향상시킬 수 있다. 그러므로 메인 스위치(Mmain)의 게이트-소스 전압(VGS)을 제1 캐패시터(C1)의 충전 전압(VDD)으로 유지하기 위하여 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제6 트랜지스터(M6) 각각의 소스 단자와 바디 단자가 연결될 수 있다. 그리고 제4 트랜지스터(M4)의 바디 단자는 제6 트랜지스터(M6)의 소스 단자에 연결될 수 있다. 이러한 연결은 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)의 N-웰에 기생 용량을 생성할 수 있다. A voltage greater than the charging voltage (V DD ) of the first capacitor (C 1 ) may be applied to the gate-source voltage (V GS ) of the main switch (M main ), which is due to the non-linearity of the bootstrap switch circuit 10 can be improved. Therefore, in order to maintain the gate-source voltage (V GS ) of the main switch (M main ) at the charging voltage (V DD ) of the first capacitor (C 1 ), the second transistor (M 2 ) and the third transistor (M 3 ) and the source terminal and body terminal of each of the sixth transistors (M 6 ) may be connected. And the body terminal of the fourth transistor (M 4 ) may be connected to the source terminal of the sixth transistor (M 6 ). This connection may create parasitic capacitance in the N-well of the second transistor (M 2 ), third transistor (M 3 ), fourth transistor (M 4 ), and sixth transistor (M 6 ).

제1 트랜지스터(M1)의 소스 단자는 메인 스위치(Mmain)의 소스 단자와 연결될 수 있고, 제1 트랜지스터(M1)의 드레인 단자는 제1 및 제2 캐패시터(C1, C2)의 타단에 연결될 수 있다. 그리고 제1 트랜지스터(M1)의 게이트 단자는 제2 및 제3 트랜지스터(M2, M3)의 게이트 단자와 제5 트랜지스터(M5)의 게이트 단자와 연결될 수 있다.The source terminal of the first transistor (M 1 ) may be connected to the source terminal of the main switch (M main ), and the drain terminal of the first transistor (M 1 ) may be connected to the first and second capacitors (C 1 and C 2 ). It can be connected to the other end. And the gate terminal of the first transistor (M 1 ) may be connected to the gate terminal of the second and third transistors (M 2 , M 3 ) and the gate terminal of the fifth transistor (M 5 ).

제2 트랜지스터(M2)의 소스 단자는 제2 캐패시터(C2)의 일단에 연결될 수 있다. 제2 트랜지스터(M2)의 드레인 단자는 전압(VDD)이 인가될 수 있고, 게이트 단자는 제3 트랜지스터(M3)의 게이트 단자 및 제1 트랜지스터(M1)의 게이트 단자와 연결될 수 있다. 제3 트랜지스터(M3)의 소스 단자는 제1 캐패시터(C1)의 일단에 연결될 수 있다. 이에 따라, 제1 및 제2 캐패시터(C1, C2) 각각에는 제2 및 제3 트랜지스터(M2, M3)의 드레인 전압(VDD)이 충전될 수 있다.The source terminal of the second transistor (M 2 ) may be connected to one end of the second capacitor (C 2 ). A voltage (V DD ) may be applied to the drain terminal of the second transistor (M 2 ), and the gate terminal may be connected to the gate terminal of the third transistor (M 3 ) and the gate terminal of the first transistor (M 1 ). . The source terminal of the third transistor (M 3 ) may be connected to one end of the first capacitor (C 1 ). Accordingly, the first and second capacitors C 1 and C 2 may be charged with the drain voltage V DD of the second and third transistors M 2 and M 3 , respectively.

제4 트랜지스터(M4)의 소스 단자는 제1 캐패시터(C1)의 일단이 연결될 수 있고, 드레인 단자는 메인 스위치(Mmain)의 게이트 단자가 연결될 수 있다. 제4 트랜지스터(M4)의 바디 단자는 제6 트랜지스터(M6)의 소스 단자가 연결될 수 있고, 게이트 단자는 증폭기(A)의 출력단이 연결될 수 있다.One end of the first capacitor C 1 may be connected to the source terminal of the fourth transistor M 4 , and the gate terminal of the main switch M main may be connected to the drain terminal. The body terminal of the fourth transistor (M 4 ) may be connected to the source terminal of the sixth transistor (M 6 ), and the gate terminal may be connected to the output terminal of the amplifier (A).

제5 트랜지스터(M5)의 소스 단자는 제1 트랜지스터(M1)의 드레인 단자가 연결될 수 있고, 드레인 단자는 제6 트랜지스터(M6)의 게이트 단자 및 증폭기(A)의 출력단이 연결될 수 있다. 제5 트랜지스터(M5)의 게이트 단자는 제1 트랜지스터(M1)의 게이트 단자와 연결될 수 있다.The source terminal of the fifth transistor (M 5 ) may be connected to the drain terminal of the first transistor (M 1 ), and the drain terminal may be connected to the gate terminal of the sixth transistor (M 6 ) and the output terminal of the amplifier (A). . The gate terminal of the fifth transistor (M 5 ) may be connected to the gate terminal of the first transistor (M 1 ).

제6 트랜지스터(M6)의 게이트 단자는 제5 트랜지스터(M5)의 드레인 단자가 연결될 수 있고, 드레인 단자는 제1 트랜지스터(M1)의 게이트 단자가 연결될 수 있다. 제6 트랜지스터(M6)의 소스 단자는 제2 캐패시터(C2)의 일단에 연결될 수 있고, 바디 단자는 소스 단자와 연결될 수 있다.The gate terminal of the sixth transistor (M 6 ) may be connected to the drain terminal of the fifth transistor (M 5 ), and the drain terminal may be connected to the gate terminal of the first transistor (M 1 ). The source terminal of the sixth transistor (M 6 ) may be connected to one end of the second capacitor (C 2 ), and the body terminal may be connected to the source terminal.

제7 내지 제9 트랜지스터(M7, M8, M9)는 메인 스위치(Mmain)가 오프되는 경우에 온될 수 있다. 그리고 증폭기(A)에 입력되는 클럭 신호(CLK)와 반대되는 위상의 클럭 신호(CLK)가 제1 내지 제3 트랜지스터(M7, M8, M9)의 게이트 단자 각각에 입력될 수 있다.The seventh to ninth transistors (M 7 , M 8 , M 9 ) may be turned on when the main switch (M main ) is turned off. Additionally, a clock signal CLK of a phase opposite to that of the clock signal CLK input to the amplifier A may be input to each of the gate terminals of the first to third transistors M 7 , M 8 , and M 9 .

제7 트랜지스터(M7)는 두 개의 NMOS으로 구성될 수 있고, 제7 트랜지스터(M7)의 일단 즉, 하나의 NMOS의 드레인 단자에 메인 스위치(Mmain)의 게이트 단자가 연결될 수 있다. 제7 트랜지스터(M7)의 타단은 접지될 수 있다.The seventh transistor M 7 may be composed of two NMOS, and the gate terminal of the main switch M main may be connected to one end of the seventh transistor M 7 , that is, the drain terminal of one NMOS. The other terminal of the seventh transistor M 7 may be grounded.

제8 트랜지스터(M8)는 두 개의 NMOS으로 구성될 수 있고, 제 제8 트랜지스터(M8)의 일단 즉, 하나의 NMOS의 드레인 단자에 제1 트랜지스터(M1)의 게이트 단자가 연결될 수 있다. 이와 동시에, 제3 및 제5 트랜지스터(M3, M5)의 게이트 단자와 제6 트랜지스터(M6)의 드레인 단자가 제8 트랜지스터(M8)의 일단에 연결될 수 있다. 제8 트랜지스터(M8)의 타단은 접지될 수 있다.The eighth transistor (M 8 ) may be composed of two NMOS, and the gate terminal of the first transistor (M 1 ) may be connected to one end of the eighth transistor (M 8 ), that is, the drain terminal of one NMOS. . At the same time, the gate terminals of the third and fifth transistors (M 3 and M 5 ) and the drain terminal of the sixth transistor (M 6 ) may be connected to one end of the eighth transistor (M 8 ). The other terminal of the eighth transistor M 8 may be grounded.

제9 트랜지스터(M9)는 하나의 NMOS로 구성될 수 있고, 게이트 단자에는 클럭 신호(CLK)가 인가될 수 있다. 제9 트랜지스터(M9)의 NMOS 드레인 단자는 제2 캐패시터(C2)의 타단이 연결될 수 있고, 소스 단자는 접지될 수 있다.The ninth transistor (M 9 ) may be composed of one NMOS, and a clock signal ( CLK ) may be applied to the gate terminal. The NMOS drain terminal of the ninth transistor (M 9 ) may be connected to the other end of the second capacitor (C 2 ), and the source terminal may be grounded.

증폭기(A)는 클럭 신호(CLK)가 입력될 수 있다. 그리고 증폭기(A)는 제4 트랜지스터(M4)의 게이트 단자, 제5 트랜지스터(M5)의 드레인 단자 및 제6 트랜지스터(M6)의 게이트 단자에 출력 신호를 인가할 수 있다.A clock signal (CLK) may be input to the amplifier (A). And the amplifier (A) can apply an output signal to the gate terminal of the fourth transistor (M 4 ), the drain terminal of the fifth transistor (M 5 ), and the gate terminal of the sixth transistor (M 6 ).

도 3a 및 도 3b는 본 발명의 실시예에 따른 부트스트랩 스위치 회로(10)의 동작 예시이다.3A and 3B are examples of operation of the bootstrap switch circuit 10 according to an embodiment of the present invention.

도 3a는 제1 경로를 설명하는 도면이다. 도 3a를 참조하면, 메인 스위치(Mmain)가 온되는 경우에, 메인 스위치(Mmain)에 입력 전압(Vinput)이 입력될 수 있고, 제1 경로로 스위칭 신호가 경유할 수 있다.Figure 3a is a diagram explaining the first path. Referring to FIG. 3A , when the main switch (M main ) is turned on, an input voltage (V input ) may be input to the main switch (M main ), and a switching signal may pass through the first path.

제1 경로는 메인 스위치(Mmain)에서 시작하여 NMOS인 제1 트랜지스터(M1), 제1 캐패시터(C1) 및 PMOS인 제4 트랜지스터(M4)를 포함하는 경로일 수 있다. 이때, 제1 경로를 통해 메인 스위치(Mmain)에 게이트-소스 전압(VGS)이 인가될 수 있다. 여기에서, 게이트-소스 전압(VGS)은 제1 및 제2 캐패시터(C1, C2)의 충전 전압(VDD)으로 유지될 수 있다. The first path may be a path starting from the main switch (M main ) and including the first transistor (M 1 ) of NMOS, the first capacitor (C 1 ), and the fourth transistor (M 4 ) of PMOS. At this time, the gate-source voltage (V GS ) may be applied to the main switch (M main ) through the first path. Here, the gate-source voltage (V GS ) may be maintained at the charging voltage (V DD ) of the first and second capacitors (C 1 , C 2 ).

일반적으로 게이트 단자에 발생하는 기생 용량은 소스 단자 또는 드레인 단자에서 발생하는 기생 용량보다 일반적으로 크다. 본 발명에 따른 부트스트랩 스위치 회로(10)는 메인 스위치(Mmain)의 게이트 단자에 연결되는 노드를 단순화하여 기생 용량의 발생을 감소시켰다. 이에 따라, 부트스트랩 스위치 회로(10)는 선형성을 향상시킬 수 있다.In general, the parasitic capacitance occurring at the gate terminal is generally larger than the parasitic capacitance occurring at the source terminal or drain terminal. The bootstrap switch circuit 10 according to the present invention reduces the occurrence of parasitic capacitance by simplifying the node connected to the gate terminal of the main switch (M main ). Accordingly, the bootstrap switch circuit 10 can improve linearity.

도 3b는 제2 경로를 설명하는 도면이다. 도 3b를 참조하면, 메인 스위치(Mmain)가 온되는 경우에, 제2 경로가 생성될 수 있고, 제2 경로는 제1 경로에서 N-웰의 기생 용량 성분들을 분리할 수 있다. Figure 3b is a diagram explaining the second path. Referring to FIG. 3B, when the main switch (M main ) is turned on, a second path may be created, and the second path may separate the parasitic capacitance components of the N-well from the first path.

제 2경로는 제2 캐패시터(C2)를 지나 PMOS인 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)를 포함하는 경로일 수 있다. 메인 스위치(Mmain)의 게이트-소스 전압(VGS)을 제1 캐패시터(C1)의 충전 전압(VDD)으로 유지하기 위하여 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제6 트랜지스터(M6) 각각의 소스 단자와 바디 단자가 연결될 수 있다. 그리고 제4 트랜지스터(M4)의 바디 단자는 제6 트랜지스터(M6)의 소스 단자에 연결될 수 있다. 이러한 연결은 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)의 N-웰에 기생 용량을 생성할 수 있다. 본 발명에 따른 부트스트랩 스위치 회로(10)는 이러한 기생 용량 성분을 분리하기 위하여 제2 경로를 생성할 수 있고, 제1 경로의 선형성을 향상시킬 수 있다.The second path passes through the second capacitor (C 2 ) and includes a PMOS second transistor (M 2 ), a third transistor (M 3 ), a fourth transistor (M 4 ), and a sixth transistor (M 6 ). It can be. In order to maintain the gate-source voltage (V GS ) of the main switch (M main ) at the charging voltage (V DD ) of the first capacitor (C 1 ), the second transistor (M 2 ), the third transistor (M 3 ), and The source terminal and body terminal of each sixth transistor (M 6 ) may be connected. And the body terminal of the fourth transistor (M 4 ) may be connected to the source terminal of the sixth transistor (M 6 ). This connection may create parasitic capacitance in the N-well of the second transistor (M 2 ), third transistor (M 3 ), fourth transistor (M 4 ), and sixth transistor (M 6 ). The bootstrap switch circuit 10 according to the present invention can generate a second path to isolate such parasitic capacitance components and improve the linearity of the first path.

상술한 바와 같이, 본 발명에 따른 부트스트랩 스위치 회로(10)는 PMOS 트랜지스터의 기생 용량 성분을 제1 경로에서 분리하므로, 부트스트랩 스위치 회로(10)의 선형성을 향상시킬 수 있다. 즉, 본 발명에 따른 부트스트랩 스위치 회로(10)는 성능을 향상시킬 수 있다.As described above, the bootstrap switch circuit 10 according to the present invention separates the parasitic capacitance component of the PMOS transistor from the first path, and thus the linearity of the bootstrap switch circuit 10 can be improved. That is, the bootstrap switch circuit 10 according to the present invention can improve performance.

도 4는 도 2의 부트스트랩 스위치 회로(10)의 입력 전압 및 출력 전압의 그래프이다.FIG. 4 is a graph of the input voltage and output voltage of the bootstrap switch circuit 10 of FIG. 2.

도 4를 참조하면, 부트스트랩 스위치 회로(10)에 인가되는 클럭 신호(CLK)가 하이(high) 레벨인 경우에는, 메인 스위치(Mmain)는 온 상태이고, 입력 전압(Vinput)을 출력단에 충전할 수 있다. 도 4의 그래프와 같이, 클럭 신호가 하이(high) 레벨인 경우에는, 출력 전압(Voutput)에 입력 전압(Vinput)이 샘플링됨을 알 수 있다. 반면에, 클럭 신호(CLK)가 로우(low) 레벨인 경우에는, 메인 스위치(Mmain)는 오프 상태이고, 입력 전압(Vinput)이 인가되지 않을 수 있다. 이에 따라, 출력 전압(Voutput)이 입력 전압(Vinput)에 상관없이 이전 출력 전압(Voutput)이 유지될 수 있음을 확인할 수 있다. 즉, 입력 신호에 대한 출력 전압(Voutput)의 그래프를 통해 본 발명에 따른 부트스트랩 스위치 회로(10)의 선형성을 향상됨을 확인할 수 있다.Referring to FIG. 4, when the clock signal (CLK) applied to the bootstrap switch circuit 10 is at a high level, the main switch (M main ) is in the on state and the input voltage (V input ) is connected to the output terminal. can be recharged. As shown in the graph of FIG. 4, when the clock signal is at a high level, it can be seen that the input voltage (V input ) is sampled to the output voltage (V output ). On the other hand, when the clock signal CLK is at a low level, the main switch M main is in an off state and the input voltage V input may not be applied. Accordingly, it can be confirmed that the previous output voltage (V output ) can be maintained regardless of the output voltage (V output ). That is, it can be seen that the linearity of the bootstrap switch circuit 10 according to the present invention is improved through a graph of the output voltage (V output ) for the input signal.

도 5a 및 도 5b는 종래 기술과 도 2의 부트스트랩 스위치 회로(10)의 출력 신호에 대한 비교 예시이다.FIGS. 5A and 5B are comparative examples of output signals of the prior art and the bootstrap switch circuit 10 of FIG. 2.

도 5a는 종래 기술과 도 2의 부트스트랩 스위치 회로(10)의 FET 스펙트럼을 비교한 그래프이다. 더불어, 종래 기술과 본 발명인 부트스트랩 스위치 회로(10)의 선형성을 비교하기 위하여 성능 지표인 SNDR(Signal-to-Noise-and-Distortion Ratio) 및 SFDR(Spurious Free Dynamic Range)를 비교하였다. SNDR 및 SFDR이 클수록 선형성이 더 좋은 것으로 판단할 수 있다. FIG. 5A is a graph comparing the FET spectrum of the bootstrap switch circuit 10 of FIG. 2 with the prior art. In addition, in order to compare the linearity of the bootstrap switch circuit 10 of the present invention with the prior art, the performance indicators SNDR (Signal-to-Noise-and-Distortion Ratio) and SFDR (Spurious Free Dynamic Range) were compared. The larger the SNDR and SFDR, the better the linearity.

도 5a를 참조하면, 종래 기술과 본 발명인 부트스트랩 스위치 회로(10)는 동일한 입력 전압을 인가하였고, 복수 개의 트랜지스터는 동일한 크기의 모스펫(NMOS, PMOS)을 사용하였다. 종래 기술과 본 발명인 부트스트랩 스위치 회로(10)에 입력 전압인 사인파 신호를 500MHz로 입력하였다. 메인 스위치(Mmain)의 크기는 4μ/0.03μ, NMOS의 크기는 0.2μ/0.03μ, PMOS의 크기는 0.36μ/0.03μ이다. Referring to FIG. 5A, the prior art and the bootstrap switch circuit 10 of the present invention applied the same input voltage, and a plurality of transistors used MOSFETs (NMOS, PMOS) of the same size. A sine wave signal, which is an input voltage, was input at 500 MHz to the bootstrap switch circuit 10 according to the prior art and the present invention. The size of the main switch (M main ) is 4μ/0.03μ, the size of NMOS is 0.2μ/0.03μ, and the size of PMOS is 0.36μ/0.03μ.

도 5a에 도시된 바와 같이, 종래 기술과 부트스트랩 스위치 회로(10)에 입력 전압의 주파수 대역 이외의 대역에서 비선형성 성분이 발생하는 것을 알 수 있다. 이때, 종래 기술에 비교하여 본 발명인 부트스트랩 스위치 회로(10)의 비선형성 성분이 적은 것을 알 수 있다. 또한, 그래프 수치의 결과와 같이, 종래 기술의 SNDR은 65.75dB이고, SFDR은 65.91dB으로 확인되었다. 본 발명인 부트스트랩 스위치 회로(10)의 SNDR은 72.62dB, SFDR은 73.09dB으로 확인되었다. 이에 따라, 종래 기술에 비교하여 본 발명인 부트스트랩 스위치 회로(10)의 선형성이 더 좋으므로, 종래 기술에 비해 성능이 향상된 것을 알 수 있었다.As shown in FIG. 5A, it can be seen that non-linearity components occur in bands other than the frequency band of the input voltage in the prior art and the bootstrap switch circuit 10. At this time, it can be seen that the non-linearity component of the bootstrap switch circuit 10 of the present invention is small compared to the prior art. In addition, as shown in the graph figures, the SNDR of the prior art was confirmed to be 65.75 dB and the SFDR was confirmed to be 65.91 dB. The SNDR of the bootstrap switch circuit 10 of the present invention was confirmed to be 72.62 dB and the SFDR was confirmed to be 73.09 dB. Accordingly, it was found that the linearity of the bootstrap switch circuit 10 of the present invention was better compared to the prior art, and thus the performance was improved compared to the prior art.

도 5b는 종래 기술과 도 2의 부트스트랩 스위치 회로(10)의 성능을 비교하기 위한 샘플 주파수-유효 비트 수(ENOB, Effective Number Of Bits) 그래프이다. FIG. 5B is a sample frequency-effective number of bits (ENOB) graph for comparing the performance of the bootstrap switch circuit 10 of FIG. 2 with the prior art.

도 5b를 참조하면, 종래 기술 및 본 발명인 부트스트랩 스위치 회로(10)의 출력 단에 300fF인 샘플앤홀드용 캐패시터(CDAC)를 연결하고, 샘플 주파수를 증가시켰다. 샘플 주파수(Fs)가 증가하여도 종래 기술에 비교하여 본 발명인 부트스트랩 스위치 회로(10)의 유효 비트 수가(ENOB) 큰 것을 확인하였다. 그리고 종래 기술의 기생 용량은 213aF로 측정되었고, 본 발명인 부트스트랩 스위치 회로(10)의 기생 용량은 161aF로 측정되었다. 즉, 종래 기술에 비교하여 본 발명인 부트스트랩 스위치 회로(10)의 기생 용량은 감소하므로, 선형성이 향상되어 종래 기술에 비해 성능이 향상된 것을 알 수 있었다.Referring to Figure 5b, a 300fF sample and hold capacitor (C DAC ) was connected to the output terminal of the bootstrap switch circuit 10 according to the prior art and the present invention, and the sample frequency was increased. It was confirmed that even when the sample frequency (Fs) increased, the effective number of bits (ENOB) of the bootstrap switch circuit 10 of the present invention was large compared to the prior art. And the parasitic capacitance of the prior art was measured at 213aF, and the parasitic capacitance of the bootstrap switch circuit 10 of the present invention was measured at 161aF. That is, compared to the prior art, the parasitic capacitance of the bootstrap switch circuit 10 of the present invention is reduced, and linearity is improved, thereby improving performance compared to the prior art.

또한, 본 발명인 부트스트랩 스위치 회로(10)를 적용하여 아날로그-디지털 컨버터를 구성할 수 있다. 아날로그-디지털 컨버터는 샘플앤홀드 회로 및 신호 변환기를 포함한다. Additionally, an analog-to-digital converter can be configured by applying the bootstrap switch circuit 10 of the present invention. Analog-to-digital converters include sample-and-hold circuits and signal converters.

샘플앤홀드 회로는 아날로그 신호를 수신하여 샘플앤홀드 동작을 통해 샘플 신호를 생성할 수 있다. 샘플앤홀드 회로는 도 2의 부트스트랩 스위치 회로(10)를 포함할 수 있다.The sample-and-hold circuit can receive an analog signal and generate a sample signal through a sample-and-hold operation. The sample and hold circuit may include the bootstrap switch circuit 10 of FIG. 2.

신호 변환기는 샘플앤홀드 회로로부터 생성된 샘플 신호를 디지털 신호로 변환시킬 수 있다. The signal converter can convert the sample signal generated from the sample and hold circuit into a digital signal.

상술한 바와 같이, 본 발명에 따른 아날로그 디지털 컨버터는 PMOS 트랜지스터의 기생 용량 성분을 제1 경로에서 분리하므로, 부트스트랩 스위치 회로(10)의 선형성을 향상시킬 수 있다. 즉, 본 발명에 따른 부트스트랩 스위치 회로(10)는 성능을 향상시킬 수 있다.As described above, the analog-to-digital converter according to the present invention separates the parasitic capacitance component of the PMOS transistor from the first path, thereby improving the linearity of the bootstrap switch circuit 10. That is, the bootstrap switch circuit 10 according to the present invention can improve performance.

상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.The above-described details are specific embodiments for carrying out the present invention. In addition to the above-described embodiments, the present invention will also include embodiments that can be simply changed or easily changed in design. In addition, the present invention will also include technologies that can be easily modified and implemented using the embodiments. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be determined by the claims and equivalents of this invention as well as the claims described later.

10 : 부트스트랩 스위치 회로10: Bootstrap switch circuit

Claims (11)

스위칭 동작에 따라 입력 전압이 인가되는 메인 스위치;
상기 메인 스위치가 온되는 경우에 제1 경로 및 제2 경로를 형성하는 복수 개의 트랜지스터;
일단에 연결된 상기 복수 개의 트랜지스터의 드레인 전압이 각각 충전되는 제1 및 제2 캐패시터; 및
클럭 신호가 입력되고, 상기 복수 개의 트랜지스터 중에서 적어도 하나 이상에 출력 신호를 인가하는 증폭기를 포함하고,
상기 제1 경로는 상기 메인 스위치를 포함하는 스위칭 신호 경로이고,
상기 제2 경로는 상기 복수 개의 트랜지스터에서 발생하는 기생 용량을 제1 경로로부터 분리하는 경로인, 부트스트랩 스위치 회로.a main switch to which an input voltage is applied according to a switching operation;
a plurality of transistors forming a first path and a second path when the main switch is turned on;
first and second capacitors each charged with drain voltages of the plurality of transistors connected to one end; and
An amplifier that receives a clock signal and applies an output signal to at least one of the plurality of transistors,
The first path is a switching signal path including the main switch,
The second path is a path that separates parasitic capacitance generated from the plurality of transistors from the first path. 제1항에 있어서,
상기 복수 개의 트랜지스터는,
일단에 상기 메인 스위치가 연결되고, 타단에 상기 제1 캐패시터가 연결되는 제1 트랜지스터;
상기 적어도 하나 이상의 캐패시터의 일단에 연결되는 제2 트랜지스터;
상기 적어도 하나 이상의 캐패시터의 일단에 연결되는 제3 트랜지스터;
일단에 상기 제3 트랜지스터의 일단과 상기 제1 캐패시터의 일단 사이의 노드에 연결되고, 타탄에 상기 메인 스위치가 연결되는 제4 트랜지스터;
상기 제1 트랜지스터의 타단에 연결되는 제5 트랜지스터;
일단에 상기 제2 트랜지스터의 일단과 상기 제2 캐패시터의 일단 사이의 노드에 연결되고, 타단에 제1 트랜지스터가 연결되는 제6 트랜지스터를 포함하는, 부트스트랩 스위치 회로.According to paragraph 1,
The plurality of transistors are:
a first transistor to which the main switch is connected to one end and the first capacitor to the other end;
a second transistor connected to one end of the at least one capacitor;
a third transistor connected to one end of the at least one capacitor;
a fourth transistor, one end of which is connected to a node between one end of the third transistor and one end of the first capacitor, and the other end of which the main switch is connected;
a fifth transistor connected to the other end of the first transistor;
A bootstrap switch circuit including a sixth transistor, one end of which is connected to a node between one end of the second transistor and one end of the second capacitor, and the other end of which is connected to the first transistor. 제2항에 있어서,
상기 제1 캐패시터는 상기 제3 트랜지스터의 드레인 전압이 충전되고,
상기 제2 캐패시터는 상기 제2 트랜지스터의 드레인 전압이 충전되는, 부트스트랩 스위치 회로.According to paragraph 2,
The first capacitor is charged with the drain voltage of the third transistor,
A bootstrap switch circuit wherein the second capacitor is charged with the drain voltage of the second transistor. 제2항에 있어서,
상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제6 트랜지스터는 PMOS(P-channel Metal Oxide Semiconductor)이고,
상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제6 트랜지스터 각각의 소스 단자와 바디 단자가 연결되어 기생 용량을 생성하고,
상기 제4 트랜지스터의 바디 단자는 상기 제6 트랜지스터의 소스 단자에 연결되어 기생 용량을 생성하는, 부트스트랩 스위치 회로.According to paragraph 2,
The second transistor, the third transistor, the fourth transistor, and the sixth transistor are PMOS (P-channel Metal Oxide Semiconductor),
The source terminal and body terminal of each of the second transistor, the third transistor, and the sixth transistor are connected to generate parasitic capacitance,
A bootstrap switch circuit wherein the body terminal of the fourth transistor is connected to the source terminal of the sixth transistor to generate parasitic capacitance. 제2항에 있어서,
상기 메인 스위치, 상기 제1 트랜지스터 및 상기 제5 트랜지스터는 NMOS(N-channel Metal Oxide Semiconductor)이고,
상기 메인 스위치의 게이트-소스 전압은 상기 제1 캐패시터의 충전 전압과 동일하게 유지되는, 부트스트랩 스위치 회로.According to paragraph 2,
The main switch, the first transistor, and the fifth transistor are NMOS (N-channel Metal Oxide Semiconductor),
A bootstrap switch circuit, wherein the gate-source voltage of the main switch is maintained equal to the charging voltage of the first capacitor. 제2항에 있어서,
상기 복수 개의 트랜지스터는,
상게 메인 스위치의 게이트 단자에 연결되는 제7 트랜지스터;
상기 제1 트랜지스터의 게이트 단자에 연결되는 제8 트랜지스터; 및
상기 제2 캐패시터의 타단에 연결되는 제9 트랜지스터를 더 포함하는, 부트스트랩 스위치 회로.According to paragraph 2,
The plurality of transistors are:
A seventh transistor connected to the gate terminal of the main switch;
an eighth transistor connected to the gate terminal of the first transistor; and
A bootstrap switch circuit further comprising a ninth transistor connected to the other end of the second capacitor. 제6항에 있어서,
상기 메인 스위치가 오프되는 경우에
상기 제7 내지 제9 트랜지스터는 온되고,
상기 제7 내지 제9 트랜지스터 각각에 상기 클럭 신호가 인가되는, 부트스트랩 스위치 회로.According to clause 6,
When the main switch is turned off
The seventh to ninth transistors are turned on,
A bootstrap switch circuit in which the clock signal is applied to each of the seventh to ninth transistors. 제2항에 있어서,
상기 제1 경로는,
상기 메인 스위치, 상기 제1 트랜지스터, 상기 제1 캐패시터 및 상기 제4 트랜지스터를 포함하는, 부트스트랩 스위치 회로.According to paragraph 2,
The first path is,
A bootstrap switch circuit comprising the main switch, the first transistor, the first capacitor, and the fourth transistor. 제2항에 있어서,
상기 제2 경로는,
상기 제2 캐패시터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제6 트랜지스터를 포함하는, 부트스트랩 스위치 회로.According to paragraph 2,
The second path is,
A bootstrap switch circuit comprising the second capacitor, the second transistor, the third transistor, the fourth transistor, and the sixth transistor. 제2항에 있어서,
상기 증폭기의 출력 신호는,
상기 제4 트랜지스터의 게이트 단자, 상기 제5 트랜지스터의 드레인 단자 및 상기 제6 트랜지스터의 게이트 단자에 인가되는, 부트스트랩 스위치 회로.According to paragraph 2,
The output signal of the amplifier is,
A bootstrap switch circuit applied to the gate terminal of the fourth transistor, the drain terminal of the fifth transistor, and the gate terminal of the sixth transistor. 아날로그 신호를 수신하여 샘플앤홀드(Sample and Hold) 동작을 통해 샘플 신호를 생성하고, 부트스트랩 스위치 회로를 포함하는 샘플앤홀드 회로; 및
상기 샘플앤홀드 회로로부터 생성된 샘플 신호를 디지털 신호로 변환시키는 신호 변환기를 포함하고,
상기 부트스트랩 스위치 회로는,
스위칭 동작에 따라 입력 전압이 인가되는 메인 스위치;
상기 메인 스위치가 온되는 경우에 제1 경로 및 제2 경로를 형성하는 복수 개의 트랜지스터;
일단에 연결된 상기 복수 개의 트랜지스터의 드레인 전압이 각각 충전되는 제1 및 제2 캐패시터; 및
클럭 신호가 입력되고, 상기 복수 개의 트랜지스터 중에서 적어도 하나 이상에 출력 신호를 인가하는 증폭기를 포함하고,
상기 제1 경로는 상기 메인 스위치를 포함하는 스위칭 신호 경로이고,
상기 제2 경로는 상기 복수 개의 트랜지스터에서 발생하는 기생 용량을 제1 경로로부터 분리하는 경로인, 아날로그 디지털 컨버터.
A sample and hold circuit that receives an analog signal and generates a sample signal through a sample and hold operation, and includes a bootstrap switch circuit; and
It includes a signal converter that converts the sample signal generated from the sample and hold circuit into a digital signal,
The bootstrap switch circuit is,
a main switch to which an input voltage is applied according to a switching operation;
a plurality of transistors forming a first path and a second path when the main switch is turned on;
first and second capacitors each charged with drain voltages of the plurality of transistors connected to one end; and
An amplifier that receives a clock signal and applies an output signal to at least one of the plurality of transistors,
The first path is a switching signal path including the main switch,
The second path is a path that separates parasitic capacitance generated from the plurality of transistors from the first path.
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