KR20240081250A - 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로 및 방법 - Google Patents

Abstract

본 발명은 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로 및 방법이 개시된다. 본 발명은 고속 유선통신용 수신기 IC의 핵심이 되는 클럭 및 데이터를 복원함에 있어서 트레이닝 데이터를 이용한 기계 학습을 기반으로 클럭 및 데이터를 복원할 수 있도록 하는 것을 특징으로 한다.

Description

기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로 및 방법{Clock and data restoration circuit and method for high-speed receiver using machine learning}

본 발명은 기계학습을 이용하여 고속 수신기용 클럭 및 데이터를 복원하는 기술에 관한 것으로, 더욱 상세하게는 고속 유선통신용 수신기 집적소자의 핵심이 되는 클럭 및 데이터를 복원함에 있어서 빅데이터를 기반으로 기계 학습을 활용하여 구현할 수 있도록 한 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로 및 방법에 관한 것이다.

최근 들어, 데이터 센터나 IoT(Internet of Things)의 출현에 힙입어 칩/칩렛 간 유선통신의 데이터 통신용량 속도가 비약적으로 높아지면서 PCIe(Peripheral Component Interconnect Express), UCIe(Universal Chiplet Interconnect Express), CXL(Compute Express Link) 등과 같은 다양한 인터페이스 표준이 채택되고 있다.

이와 같은 고속 인터페이스 설계에서 가장 중요한 부분 중에 하나는 바로 고속 수신기 집적소자(IC: Integrated Circuits)의 부속 블록인 고속 클럭 및 데이터 복원 회로를 효과적으로 구현하는 것이다. 그렇지만, 점점 더 데이터 전송률이 고속화됨에 따라 기존의 연역적인 로직 기반의 접근법을 사용한 클럭 및 데이터 복원 회로들의 경우에는 다양한 문제점을 보이고 있다. 예를 들어, 가장 대표적으로 많이 사용되고 있는 오버샘플링 기반의 클럭 및 데이터 복원 회로들은 빠른 속도로 샘플링하는 샘플러의 존재로 인하여 전력 소모가 커지고 구현도 어렵다는 단점을 지니고 있다.

이를 해결하기 위해 등장한 보레이트샘플링 기반의 클럭 및 데이터 복원 회로들은 샘플러의 속도를 낮출 수 있고 샘플러의 개수를 줄일 수 있다는 점에서는 동작전력과 구현 측면에서 장점을 갖고 있다. 하지만, 높은 채널 감쇄에 의해 신호 감쇄 및 왜곡이 큰 환경에서는 제대로 동작하지 못한다는 치명적인 단점도 갖고 있다. 더욱이, 유선통신이 고속화 될수록 채널 감쇄는 높아지기 때문에 고속 수신기 IC를 구현할 때 이러한 특징은 큰 문제점으로 작용한다.

따라서, 저전력으로 동작하면서도 고속 동작이 가능한 새로운 형태의 클럭 및 데이터 복원 회로는 차세대 I/O 인터페이스 IC를 구현하는데 있어 필수적이라고 할 수 있다.

본 발명의 목적은 고속 유선통신용 수신기 IC의 핵심이 되는 클럭 및 데이터를 복원함에 있어서 트레이닝 데이터를 이용한 기계 학습을 기반으로 클럭 및 데이터를 복원할 수 있도록 한 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로 및 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로는, 채널을 통해 공급되는 데이터를 증폭하여 출력하는 프로그래머블 이득 증폭기; 상기 프로그래머블 이득 증폭기로부터 공급되는 데이터를 등화시키는 이퀄라이저; 상기 이퀄라이저를 통해 공급되는 아날로그신호를 디지털신호로 변환하는 아날로그 디지털 변환기; 상기 아날로그 디지털 변환기로부터 공급되는 N 비트의 직렬 디지털신호를 M개의 비트를 갖는 병렬 디지털 신호로 변환하는 디시리얼라이저; 상기 디시리얼라이저의 출력 데이터를 입력 피처(Input Feature)로 하고, 머신러닝 엔진을 이용하여 상기 아날로그 디지털 변환기의 샘플링 클럭 위상을 변화시켜 파라미터 최적화를 수행하는 추론 엔진; 및 상기 디시리얼라이저를 통해 복원된 복원 데이터가 송신기로부터 상기 채널에 공급되는 송신 데이터와 얼마나 일치되는지를 나타내는 수치인 BER(Bit Error Rate)을 측정하는 트레이닝 엔진;을 포함한다.

또한, 상기 추론 엔진은 경량화된 DNN(Deep Neural Network)이나 SVM(Support Vector Machine)을 포함하는 머신러닝 엔진을 이용하는 것을 특징으로 한다.

또한, 상기 트레이닝 엔진은 BER(Bit Error Rate)을 실시간으로 측정하고, 상기 BER이 최소화되는 방향으로 상기 추론 엔진을 학습시키는 것을 특징으로 한다.

또한, 상기 트레이닝 엔진은 ASIC(Application-Specific Integrated Circuit) 내에 구현되거나 칩 외부에서 펌 웨어를 통해 구현되는 것을 특징으로 한다.

또한, 상기 아날로그 디지털 변환기는 고정된 샘플링 클럭 위상에서 구동되고, 상기 추론 엔진의 머신러닝 엔진을 통하여 나오는 최종 출력물이 복원 데이터가 되도록 동작하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 방법은, 프로그래머블 이득 증폭기가 채널을 통해 공급되는 데이터를 증폭하여 출력하는 프로그래머블 이득 증폭단계; 이퀄라이저가 상기 프로그래머블 이득 증폭기로부터 공급되는 데이터를 등화시키는 등화단계; 아날로그 디지털 변환기가 상기 이퀄라이저를 통해 공급되는 아날로그신호를 디지털신호로 변환하는 아날로그 디지털 변환단계; 디시리얼라이저가 상기 아날로그 디지털 변환기로부터 공급되는 N 비트의 직렬 디지털신호를 M개의 비트를 갖는 병렬 디지털 신호로 변환하는 디지털신호 변환단계; 추론엔진이 상기 디시리얼라이저의 출력 데이터를 입력 피처(Input Feature)로 하고, 머신러닝 엔진을 이용하여 상기 아날로그 디지털 변환기의 샘플링 클럭 위상을 변화시켜 파라미터 최적화를 수행하는 추론 단계; 및 트레이닝 엔진이 상기 디시리얼라이저를 통해 복원된 복원 데이터가 송신기로부터 상기 채널에 공급되는 송신 데이터와 얼마나 일치되는지를 나타내는 수치인 BER(Bit Error Rate)을 측정하는 트레이닝 단계;를 포함한다.

본 발명에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로 및 방법은 다음과 같은 효과가 있다.

첫째, 기존 클럭 및 데이터 복원 회로들과 다르게 연역적인 로직과 이에 기반하는 부속 회로들이 필요 없기 때문에 하드웨어나 동작 전력을 최소화할 수 있는 효과가 있다.

둘째, 신호 감쇄가 강한 고속 유선통신 상황에서 문제점을 갖고 있는 기존 고속 수신기용 클럭 및 데이터 복원 회로에 비하여 신호 감쇄가 큰 상황에서도 안정적으로 동작하는 효과가 있다.

셋째, SVM이나 경량화된 DNN을 사용하면 고속 수신기용 클럭 및 데이터 복원 회로 구조를 간소화 할 수 있고 저전력 동작에도 용이한 효과가 있다.

도 1은 본 발명의 실시예에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로의 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로의 블록도이다.
도 3은 본 발명에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원방법의 순서도이다.

이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의한다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

도 1은 본 발명의 실시예에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로의 블록도이다.

도 1을 참조하면, 본 발명에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로(100)는 프로그래머블 이득 증폭기(PGA: Programmable Gain Array)(11), 이퀄라이저(Equalizer)(12), 아날로그 디지털 변환기(13), 디시리얼라이저(DE-serializer)(14), 추론 엔진(Inference Engine)(15) 및 트레이닝 엔진(16)을 포함한다.

이와 같이 구성된 본 발명의 실시예에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로의 작용을 설명하면 다음과 같다.

프로그래머블 이득 증폭기(Programmable Gain Array)(11)는 채널(10B)을 통해 공급되는 데이터를 증폭하여 출력한다. 프로그래머블 이득 증폭기(11)는 상기 데이터의 증폭 이득을 프로그래밍할 수 있다.

이퀄라이저(12)는 상기 프로그래머블 이득 증폭기(11)로부터 공급되는 데이터가 전 주파수 영역에 걸쳐 진폭 및 위상이 균일한 특성(무왜곡전송 조건)을 갖도록 처리한다. 이를 위해 이퀄라이저(12)에는 범용적인 등화기 회로들이 포함될 수 있으며, 수신 성능을 향상시키기 위해 CTLE(Continuous-time Linear Equalizer)와 DFE(Decesion Feedback Equalizer) 등이 포함될 수 있다.

아날로그 디지털 변환기(13)는 상기 프로그래머블 이득 증폭기(11)와 이퀄라이저(12)를 통해 전처리된 아날로그신호를 N개의 비트(bit)를 갖는 S[N-1:0]의 디지털 신호로 변환한다.

디시리얼라이저(14)는 상기 아날로그 디지털 변환기(13)로부터 공급되는 N 비트의 직렬 디지털신호를 M개의 비트를 갖는 D[M-1:0]의 병렬 디지털 신호로 변환한다.

추론 엔진(15)은 상기 아날로그 디지털 변환기(13) 및 디시리얼라이저(14)를 통해 후처리된 데이터 D[M-1:0]를 입력 피처(Input Feature)로 하고, 경량화된 DNN(Deep Neural Network)이나 SVM(Support Vector Machine) 같은 머신러닝(Machine-Learning) 엔진을 이용하여 아날로그 디지털 변환기(13)를 구동하는 샘플링 클럭 위상을 변화시키는 방식으로 파라미터 최적화(Parameter Optimization)를 수행한다. 이에 따라, 추론 엔진(15)의 최종 출력물로 N-bit의 아날로그 디지털 변환기(13)를 위한 샘플링 클럭 위상(Sampling Clock Phase)을 출력할 수 있다.

특히, 추론 엔진(15)으로 하여금 다양한 신호 감쇄를 갖는 채널 환경에서 많은 양의 입력 트레이닝 데이터를 이용하여 기계 학습을 수행하게 함으로써, 기존의 연역적인 로직에 기반한 클럭 및 데이터 복원 회로 보다 좀 더 안정적으로 다양한 채널 환경에서 동작할 수 있는 클럭 및 데이터 복원 회로를 구현할 수 있다.

한편, 상기 추론 엔진(15)을 통해 출력되는 D[M-1:0]의 디지털 신호는 본 발명에 따른 고속 수신기용 클럭 및 데이터 복원 회로(100)의 최종 복원 데이터가 된다.

트레이닝 엔진(16)은 다양한 채널 환경에서 상기와 같은 경로를 통해 복원처리된 많은 양의 랜덤 입력 데이터에 대한 BER(Bit Error Rate)을 측정한다. 즉, 트레이닝 엔진(16)은 디시리얼라이저(14)를 통해 복원된 복원 데이터(Recovered Data)가 송신기(Transmitter)(10A)로부터 공급되는 송신 데이터(Transmit Data)와 얼마나 일치되는지를 나타내는 수치인 BER(Bit Error Rate)을 측정한다.

여기서, 트레이닝 엔진(16)으로 하여금 BER을 실시간으로 측정하고 BER이 최소화되는 방향으로 추론 엔진(15)을 학습시키는 것으로, 기계 학습 기반의 고속 수신기가 최종적으로 완성된다. 상기 추론 엔진(15)은 ASIC(Application Specific IC)으로 집적화할 수 있다. 그리고, 트레이닝 엔진(16)은 ASIC 내에 구현하거나 칩 외부에서 펌 웨어를 통해 구현할 수 있다.

참고로, 상기 송신기(10A)는 측정 대상의 장치(DUT: Device Under Test)일 수 있다.

한편, 도 2는 본 발명의 다른 실시예에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원 회로의 블록도이다.

도 1의 고속 수신기용 클럭 및 데이터 복원 회로(100)와 도 2의 고속 수신기용 클럭 및 데이터 복원 회로(200)를 비교해 보면 다음과 같은 차이점이 있다.

상기 설명에서와 같이, 고속 수신기용 클럭 및 데이터 복원회로(100)는 추론 엔진(15)에서 머신러닝 엔진을 이용하여 N-bit의 아날로그 디지털 변환기(13)를 구동하는 샘플링 클럭 위상을 변화시킨다.

이에 비하여, 고속 수신기용 클럭 및 데이터 복원 회로(200)에서는 아날로그 디지털 변환기(23)를 고정된 샘플링 클럭 위상(Φ)에서 구동시키면서 추론 엔진(25)의 머신러닝 엔진을 통하여 나오는 최종 출력물이 복원 데이터인 R[M-1:0]가 되도록 하는 차이점이 있다.

따라서, 고속 수신기용 클럭 및 데이터 복원 회로(200)에서는 파라미터 최적화(Parameter Optimization)를 수행하는 것이 아니라, M-bit의 출력 피처(Output Feature)를 갖는 추론 엔진(25)을 구현해야 한다.

다만, 이와 같은 경우, 고정된 샘플링 클럭 위상(Sampling Clock Phase)에 의해 어느 정도 BER이 제한될 수 있으므로 높은 신뢰성을 갖도록 수신기를 구현할 필요가 있다.

결과적으로, 상기 설명에서와 같은 구조로 기계 학습 기반의 클럭 및 데이터 복원 회로를 구현하는 경우, 기존의 연역적인 로직 기반 회로들을 사용하지 않고 간단한 구조의 DNN이나 SVM을 통해 구현이 가능하므로 고속 수신기 IC를 저전력으로 구현할 수 있다. 또한 다양한 입력 데이터를 통한 기계 학습을 통해서 신뢰성을 높일 수 있으므로 다양한 채널 환경에서도 낮은 BER 값을 갖도록 고속 수신기용 클럭 및 데이터 복원회로를 구현할 수 있다.

한편, 도 3은 본 발명에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원방법의 순서도이다.

도 3을 참조하면, 본 발명에 따른 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원방법은 프로그래머블 이득 증폭단계(S1), 등화단계(S2), 아날로그 디지털 변환단계(S3), 디지털신호 변환단계(S4), 추론 단계(S5) 및 트레이닝 단계(S6)를 포함한다.

이와 같은 본 발명의 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원방법을 도 1을 참조하여 설명하면 다음과 같다.

프로그래머블 이득 증폭단계(S1)에서, 프로그래머블 이득 증폭기(11)가 채널(10B)을 통해 공급되는 데이터를 증폭하여 출력한다.

등화단계(S2)에서, 이퀄라이저(12)가 상기 프로그래머블 이득 증폭기(11)로부터 공급되는 데이터를 등화시킨다.

아날로그 디지털 변환단계(S3)에서, 아날로그 디지털 변환기(13)가 상기 이퀄라이저(12)를 통해 공급되는 아날로그신호를 디지털신호로 변환한다.

디지털신호 변환단계(S4)에서, 디시리얼라이저(14)가 상기 아날로그 디지털 변환기(13)로부터 공급되는 N 비트의 직렬 디지털신호를 M개의 비트를 갖는 병렬 디지털 신호로 변환한다.

추론 단계(S5)에서, 추론엔진(15)이 상기 디시리얼라이저(14)의 출력 데이터를 입력 피처(Input Feature)로 하고, 머신러닝 엔진을 이용하여 상기 아날로그 디지털 변환기(13)의 샘플링 클럭 위상을 변화시켜 파라미터 최적화를 수행한다.

트레이닝 단계(S6)에서, 트레이닝 엔진(16)이 상기 디시리얼라이저(14)를 통해 복원된 복원 데이터가 송신기(10A)로부터 상기 채널(10B)에 공급되는 송신 데이터와 얼마나 일치되는지를 나타내는 수치인 BER(Bit Error Rate)을 측정한다.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 이탈함없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

10 : 송신기 11 : 프로그래머블 이득 증폭기
12 : 이퀄라이저 13 : 아날로그 디지털 변환기
14 : 디시리얼라이저 15 : 추론 엔진
16 : 트레이닝 엔진 100 : 고속 수신기용 클럭 및 데이터 복원 회로

Claims (6)

1. 채널을 통해 공급되는 데이터를 증폭하여 출력하는 프로그래머블 이득 증폭기;
   상기 프로그래머블 이득 증폭기로부터 공급되는 데이터를 등화시키는 이퀄라이저;
   상기 이퀄라이저를 통해 공급되는 아날로그신호를 디지털신호로 변환하는 아날로그 디지털 변환기;
   상기 아날로그 디지털 변환기로부터 공급되는 N 비트의 직렬 디지털신호를 M개의 비트를 갖는 병렬 디지털 신호로 변환하는 디시리얼라이저;
   상기 디시리얼라이저의 출력 데이터를 입력 피처(Input Feature)로 하고, 머신러닝 엔진을 이용하여 상기 아날로그 디지털 변환기의 샘플링 클럭 위상을 변화시켜 파라미터 최적화를 수행하는 추론 엔진; 및
   상기 디시리얼라이저를 통해 복원된 복원 데이터가 송신기로부터 상기 채널에 공급되는 송신 데이터와 얼마나 일치되는지를 나타내는 수치인 BER(Bit Error Rate)을 측정하는 트레이닝 엔진; 을 포함하는 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원회로.
2. 제1항에 있어서,
   상기 추론 엔진은,
   경량화된 DNN(Deep Neural Network)이나 SVM(Support Vector Machine)을 포함하는 머신러닝 엔진을 이용하는 것을 특징으로 하는 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원회로.
3. 제1항에 있어서,
   상기 트레이닝 엔진은,
   BER(Bit Error Rate)을 실시간으로 측정하고, 상기 BER이 최소화되는 방향으로 상기 추론 엔진을 학습시키는 것을 특징으로 하는 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원회로.
4. 제1항에 있어서,
   상기 트레이닝 엔진은
   ASIC(Application-Specific Integrated Circuit) 내에 구현되거나 칩 외부에서 펌 웨어를 통해 구현되는 것을 특징으로 하는 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원회로.
5. 제1항에 있어서,
   상기 아날로그 디지털 변환기는 고정된 샘플링 클럭 위상에서 구동되고, 상기 추론 엔진의 머신러닝 엔진을 통하여 나오는 최종 출력물이 복원 데이터가 되도록 동작하는 것을 특징으로 하는 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원회로.
6. 프로그래머블 이득 증폭기가 채널을 통해 공급되는 데이터를 증폭하여 출력하는 프로그래머블 이득 증폭단계;
   이퀄라이저가 상기 프로그래머블 이득 증폭기로부터 공급되는 데이터를 등화시키는 등화단계;
   아날로그 디지털 변환기가 상기 이퀄라이저를 통해 공급되는 아날로그신호를 디지털신호로 변환하는 아날로그 디지털 변환단계;
   디시리얼라이저가 상기 아날로그 디지털 변환기로부터 공급되는 N 비트의 직렬 디지털신호를 M개의 비트를 갖는 병렬 디지털 신호로 변환하는 디지털신호 변환단계;
   추론엔진이 상기 디시리얼라이저의 출력 데이터를 입력 피처(Input Feature)로 하고, 머신러닝 엔진을 이용하여 상기 아날로그 디지털 변환기의 샘플링 클럭 위상을 변화시켜 파라미터 최적화를 수행하는 추론 단계; 및
   트레이닝 엔진이 상기 디시리얼라이저를 통해 복원된 복원 데이터가 송신기로부터 상기 채널에 공급되는 송신 데이터와 얼마나 일치되는지를 나타내는 수치인 BER(Bit Error Rate)을 측정하는 트레이닝 단계;를 포함하는 것을 특징으로 하는 기계학습을 이용한 고속 수신기용 클럭 및 데이터 복원방법.

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