KR20240077059A - 맵 세그먼트를 로드하고 외부 장치로 전송하는 스토리지 장치 및 그 동작 방법 - Google Patents

맵 세그먼트를 로드하고 외부 장치로 전송하는 스토리지 장치 및 그 동작 방법 Download PDF

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Abstract

스토리지 장치는, 복수의 메모리 영역들 중 후보 메모리 영역들에 대한 정보를 외부 장치에 전송하기 시작한 제1 시점과 외부 장치로부터 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 수신하는 제2 시점 사이에, 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 로드할 수 있다.

Description

맵 세그먼트를 로드하고 외부 장치로 전송하는 스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF FOR LOADING MAP SEGMENTS AND TRANSMITTING THE MAP SEGMENTS TO EXTERNAL DEVICE}
본 발명의 실시예들은 맵 세그먼트를 로드하고 외부 장치로 전송하는 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터와, 스마트폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 외부 장치의 요청을 기초로 데이터를 저장하는 장치이다.
스토리지 장치는 메모리(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 컨트롤러를 더 포함할 수 있으며, 이러한 컨트롤러는 외부 장치로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 스토리지 장치에 포함된 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.
한편, 스토리지 장치는 외부 장치가 데이터를 리드하는 동작을 보다 빠르게 수행할 수 있도록 하기 위해, 외부 장치가 요청한 특정 메모리 영역에 대한 논리 주소와 물리 주소 간의 매핑 정보를 외부 장치로 전송할 수 있다.
본 발명의 실시예들은 외부 장치가 요청한 특정 메모리 영역에 대한 논리 주소와 물리 주소 간의 매핑 정보를 보다 빠르게 외부 장치로 전송할 수 있는 스토리지 장치 및 그 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 i) 복수의 메모리 영역들을 포함하는 메모리 및 ii) 복수의 메모리 영역들 중 하나 이상의 후보 메모리 영역들에 대한 정보를 외부 장치에 전송하고, 후보 메모리 영역들에 대한 정보를 외부 장치에 전송하기 시작한 제1 시점과 외부 장치로부터 복수의 메모리 영역들 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 수신하는 제2 시점 사이에, 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 로드하는 컨트롤러를 포함하는 스토리지 장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 i) 복수의 메모리 영역들 중 하나 이상의 후보 메모리 영역들에 대한 정보를 제1 시점에 외부 장치로 전송을 시작하는 단계, ii) 제1 시점 이후 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 로드하는 단계, iii) 복수의 메모리 영역들 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 제2 시점에 수신하는 단계 및 iv) 타깃 메모리 영역에 대한 맵 세그먼트를 외부 장치로 전송하는 단계를 포함하는 스토리지 장치의 동작 방법을 제공할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은 i) 복수의 메모리 영역들을 포함하는 메모리와 통신 가능한 메모리 인터페이스 ii) 호스트와 통신 가능한 호스트 인터페이스 및 iii) 복수의 메모리 영역들 중 하나 이상의 후보 메모리 영역들에 대한 정보를 지시하는 HPB 리커멘드(recommend) 커맨드를 호스트에 전송한 이후부터 복수의 메모리 영역들 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 HPB 리드 버퍼(read buffer) 커맨드를 호스트로부터 수신하기 전까지, 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 미리 로드하는 제어 회로를 포함하는 컨트롤러를 제공할 수 있다.
본 발명의 실시예들에 의하면, 외부 장치가 요청한 특정 메모리 영역에 대한 논리 주소와 물리 주소 간의 매핑 정보를 보다 빠르게 외부 장치로 전송할 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치의 개략적인 구성도이다.
도 2는 도 1의 메모리를 개략적으로 나타낸 블럭도이다.
도 3은 본 발명의 실시예들에 따른 스토리지 장치의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 스토리지 장치 및 외부 장치의 동작의 일 예를 나타낸 시퀀스 다이어그램이다.
도 5는 본 발명의 실시예들에 따른 스토리지 장치 및 외부 장치의 동작의 다른 예를 나타낸 시퀀스 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 버퍼의 구조의 일 예를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 버퍼의 구조의 다른 예를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 스토리지 장치가 복수의 맵 세그먼트를 로드하고 외부 장치로 전송하는 동작의 일 예를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 스토리지 장치가 로드된 맵 세그먼트들을 인코딩 후 외부 장치로 전송하는 동작의 일 예를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 스토리지 장치가 맵 세그먼트를 인코딩하는 동작에 사용되는 인코딩 알고리즘의 일 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 스토리지 장치가 복수의 맵 세그먼트들을 로드하고 인코딩하는 동작의 일 예를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 나타낸 도면이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 스토리지 장치(100)는 데이터를 저장하는 메모리(110)와, 메모리(110)를 제어하는 컨트롤러(120) 등을 포함할 수 있다.
메모리(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리(110)는 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리(110)는 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스할 수 있다. 즉, 메모리(110)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
예를 들면, 메모리(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작을 수행할 때, 메모리(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 수 있다. 리드 동작을 수행할 때, 메모리(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 소거 동작 시, 메모리(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
컨트롤러(120)는 메모리(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 리드 리클레임(RR, Read Reclaim) 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
컨트롤러(120)는 스토리지 장치(100)의 외부에 위치하는 장치(e.g. 호스트(HOST))의 요청에 따라 메모리(110)의 동작을 제어할 수 있다. 반면, 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리(110)의 동작을 제어할 수도 있다.
호스트(HOST)는 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, PDA(Personal Digital Assistants), 타블렛(tablet), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 인간의 제어에 따라 주행하거나 또는 자율 주행이 가능한 이동 장치(e.g. 차량, 로봇, 드론) 등일 수 있다.
호스트(HOST)는 적어도 하나의 운영 시스템(OS, operating system)을 포함할 수 있다. 운영 시스템은 호스트(HOST)의 기능 및 동작을 전반적으로 관리 및 제어할 수 있고, 호스트(HOST)와 스토리지 장치(100) 간의 상호 동작을 제공할 수 있다. 운영 시스템은 호스트(HOST)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운영 시스템으로 구분할 수 있다.
한편, 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다. 예시적으로 호스트 인터페이스(121)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, SMBus(System Management Bus) 프로토콜, I2C(Inter-Integrated Circuit) 프로토콜, I3C(Improved Inter-Integrated Circuit) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 사용하는 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리(110)와 연결되어 메모리(110)와의 통신을 위한 인터페이스를 제공할 수 있다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리(110)와 컨트롤러(120) 사이의 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 선택적으로 포함할 수 있다.
프로세서(124)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 계층(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 매핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 수 있다. 예를 들면, 프로세서(124)는 설정된 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 수 있다. 랜더마이즈된 데이터는 메모리(110)에 제공되고, 메모리(110)의 메모리 셀 어레이에 프로그램될 수 있다.
프로세서(124)는 리드 동작 시 메모리(110)로부터 수신된 데이터를 디랜더마이즈할 수 있다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리(110)로부터 수신된 데이터를 디랜더마이즈할 수 있다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 수 있다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다. 이하, 본 발명의 실시예들에서 설명하는 스토리지 장치(100)의 동작은 프로세서(124)가 해당 동작이 정의된 펌웨어를 실행하는 방식으로 구현될 수 있다.
펌웨어는 스토리지 장치(100)를 구동하기 위해서 스토리지 장치(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다. 일 예로, 펌웨어는 전술한 기능적 계층들 각각을 실행하기 위한 코드가 정의된 바이너리 데이터를 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 스토리지 장치(100)에 요구하는 논리 주소(Logical Address)와 메모리(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 계층(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 스토리지 장치(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL: Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리(110)로 전달하는 플래시 인터페이스 계층(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리(110) 또는 메모리(110) 외부에 위치하는 별도의 비휘발성 메모리(e.g. ROM, NOR Flash)에서 워킹 메모리(125)로 로드될 수 있다. 프로세서(124)는 파워 온 이후 부팅 동작을 실행할 때, 먼저 펌웨어의 전체 또는 일부를 워킹 메모리(125)에 로드할 수 있다.
프로세서(124)는 컨트롤러(120)의 제반 동작을 제어하기 위해 워킹 메모리(125)에 로딩된 펌웨어에 정의된 논리 연산을 수행할 수 있다. 프로세서(124)는 펌웨어에 정의된 논리 연산을 수행한 결과를 워킹 메모리(125)에 저장할 수 있다. 프로세서(124)는 펌웨어에 정의된 논리 연산을 수행한 결과에 따라서, 컨트롤러(120)가 커맨드 또는 신호를 생성하도록 제어할 수 있다. 프로세서(124)는 수행되어야 할 논리 연산이 정의된 펌웨어의 부분이 메모리(110)에는 저장되어 있으나 워킹 메모리(125)에 로드되어 있지 않은 경우에, 펌웨어의 해당 부분을 메모리(110)로부터 워킹 메모리(125)에 로드하기 위한 이벤트(e.g. 인터럽트)를 발생시킬 수 있다.
한편, 프로세서(124)는 펌웨어를 구동하는데 필요한 메타 데이터를 메모리(110)에서 로드할 수 있다. 메타 데이터는 메모리(110)를 관리하기 위한 데이터로서, 메모리(110)에 저장되는 유저 데이터에 대한 관리 정보를 포함할 수 있다.
한편, 펌웨어는 스토리지 장치(100)가 생산되는 중 또는 스토리지 장치(100)가 실행되는 중에 업데이트될 수 있다. 컨트롤러(120)는 스토리지 장치(100)의 외부로부터 새로운 펌웨어를 다운로드하고, 기존 펌웨어를 새로운 펌웨어로 업데이트할 수 있다.
워킹 메모리(125)는 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 타겟 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정할 수 있다. 여기서, 타겟 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리(110)로부터 리드한 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 리드 데이터들 각각에 대해 설정된 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 리드 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 리드 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 설정된 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 수 있다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 수 있다.
에러 검출 및 정정 회로(126)는 모든 리드 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 리드 데이터에 포함된 섹터가 정정 가능한 경우 다음 리드 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 리드 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
한편, 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리(110)에 대하여 더욱 상세하게 설명한다.
도 2는 도 1의 메모리(110)를 개략적으로 나타낸 블럭도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 비휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 비휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
이때, 복수의 메모리 셀 각각에 저장되는 데이터의 비트 수는 동적으로 결정될 수 있다. 예를 들어, 1비트의 데이터를 저장하는 싱글-레벨 셀이 3비트의 데이터를 저장하는 트리플-레벨 셀로 변경될 수 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3은 본 발명의 실시예들에 따른 스토리지 장치(100)의 구조를 나타낸 도면이다.
도 3을 참조하면, 스토리지 장치(100)는 메모리(110) 및 컨트롤러(120)를 포함할 수 있다. 일 예로, 스토리지 장치(100)는 UFS 장치일 수 있다.
메모리(110)는 복수의 메모리 영역들(MR)을 포함할 수 있다. 복수의 메모리 영역들(MR) 각각은 특정한 크기의 데이터를 저장할 수 있는 영역이다. 일 예로, 복수의 메모리 영역들(MR) 각각은 하나 이상의 메모리 블록들 또는 하나 이상의 페이지들일 수 있다.
컨트롤러(120)는 스토리지 장치(100)의 외부에 위치하는 외부 장치(EXT_DEVICE)와 통신할 수 있다. 일 예로, 외부 장치(EXT_DEVICE)는 UFS(Universal Flash Storage) 표준의 HPB(Host Performance Booster) 상에 정의된 HPB 호스트일 수 있다.
컨트롤러(120)는 복수의 메모리 영역들(MR) 중 하나 이상의 후보 메모리 영역들(CAND_MR)에 대한 정보를 외부 장치(EXT_DEVICE)로 전송할 수 있다.
후보 메모리 영역들(CAND_MR)은, 복수의 메모리 영역들(MR) 중에서 외부 장치(EXT_DEVICE)가 액세스할 가능성이 높은 메모리 영역들일 수 있다. 컨트롤러(120)는 일 예로 후보 메모리 영역들(CAND_MR)의 정보를 리스트로 관리할 수 있다.
컨트롤러(120)는 후보 메모리 영역들(CAND_MR)을 다양한 방법으로 결정할 수 있다.
일 예로, 컨트롤러(120)는 복수의 메모리 영역들(MR) 중에서 외부 장치(EXT_DEVICE)에 의해 자주 리드되는 메모리 영역들을 후보 메모리 영역들(CAND_MR)로 결정할 수 있다. 컨트롤러(120)는 미리 설정된 시구간 동안 외부 장치(EXT_DEVICE)에 의해 리드된 횟수가 설정된 임계 횟수 이상인 메모리 영역들을 후보 메모리 영역들(CAND_MR)로 결정할 수 있다.
다른 예로, 컨트롤러(120)는 미리 설정된 시구간 동안 외부 장치(EXT_DEVICE)에 의해 리드된 데이터의 크기가 설정된 임계 데이터 크기 이상인 메모리 영역들을 후보 메모리 영역들(CAND_MR)로 결정할 수 있다.
또 다른 예로, 컨트롤러(120)는 복수의 메모리 영역들(MR) 중에서 가장 최근에 액세스된 N개(N은 자연수)의 메모리 영역들을 후보 메모리 영역들(CAND_MR)로 결정할 수 있다.
컨트롤러(120)는 버퍼(BUF)를 포함할 수 있다. 버퍼(BUF)는 외부 장치(EXT_DEVICE)에 전송할 맵 세그먼트들(MAP_SEG)을 저장할 수 있다.
일 예로, 버퍼(BUF)는 전술한 워킹 메모리(125) 또는 워킹 메모리(125)의 일부 영역일 수 있다.
다른 예로, 버퍼(BUF)는 컨트롤러(120) 내에서 워킹 메모리(125)와 별도로 존재하는 휘발성 메모리(e.g. SRAM, DRAM)일 수 있다.
맵 세그먼트들(MAP_SEG)은 각각 특정 논리 주소 구간에 매핑되는 물리 주소 구간을 지시할 수 있다.
버퍼(BUF)에 저장되는 맵 세그먼트들(MAP_SEG)은 각각 하나 이상의 매핑 정보 피스들을 포함할 수 있다. 그리고 각 매핑 정보 피스는 하나의 논리 주소와 하나의 물리 주소 간의 매핑 관계를 지시할 수 있다.
이하, 전술한 스토리지 장치(100)와 외부 장치(EXT_DEVICE)의 동작을 시퀀스 다이어그램을 통해 설명한다.
도 4는 본 발명의 실시예들에 따른 스토리지 장치(100) 및 외부 장치(EXT_DEVICE)의 동작의 일 예를 나타낸 시퀀스 다이어그램이다.
도 4를 참조하면, 먼저 스토리지 장치(100)의 컨트롤러(120)는 복수의 메모리 영역들(MR) 중에서 하나 이상의 후보 메모리 영역들(CAND_MR)을 결정할 수 있다(S410).
컨트롤러(120)는 결정된 후보 메모리 영역들(CAND_MR)에 대한 정보를 외부 장치(EXT_DEVICE)로 전송할 수 있다(S420).
일 예로, 후보 메모리 영역들(CAND_MR)에 대한 정보는, 후보 메모리 영역들(CAND_MR)을 식별하기 위한 식별자, 후보 메모리 영역들(CAND_MR) 각각의 시작 주소 및 크기 및 후보 메모리 영역들(CAND_MR)에 리드 동작이 실행된 횟수 중 적어도 하나를 포함할 수 있다.
이후, 외부 장치(EXT_DEVICE)는 복수의 메모리 영역들(MR) 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청할 수 있다(S430).
이때, 타깃 메모리 영역은 후보 메모리 영역들(CAND_MR) 이외의 메모리 영역에서 선택될 수도 있다. 즉, 외부 장치(EXT_DEVICE)는 복수의 메모리 영역들(MR) 중에서 타깃 메모리 영역을 선택할 수도 있지만, 복수의 메모리 영역들(MR) 중에서 후보 메모리 영역들(CAND_MR)을 제외한 나머지 메모리 영역에서 타깃 메모리 영역을 선택할 수도 있다.
이후, 컨트롤러(120)는 외부 장치(EXT_DEVICE)로부터 수신한 요청을 처리하기 위해서, 타깃 메모리 영역에 대한 맵 세그먼트를 버퍼(BUF)에 로드할 수 있다(S440).
이때, 컨트롤러(120)는 타깃 메모리 영역에 대한 맵 세그먼트를 메모리(110)로부터 로드할 수도 있고, 맵 세그먼트들을 미리 캐싱하고 있는 맵 캐시로부터 로드할 수도 있다.
이후, 컨트롤러(120)는 타깃 메모리 영역에 대한 맵 세그먼트를 외부 장치(EXT_DEVICE)로 전송할 수 있다(S450).
이때, 컨트롤러(120)는 외부 장치(EXT_DEVICE)로부터 타깃 메모리 영역에 대한 맵 세그먼트를 요청받은 후에 타깃 메모리 영역에 대한 맵 세그먼트를 로드한다.
도 5는 본 발명의 실시예들에 따른 스토리지 장치(100) 및 외부 장치(EXT_DEVICE)의 동작의 다른 예를 나타낸 시퀀스 다이어그램이다.
도 5를 참조하면, 스토리지 장치(100)의 컨트롤러(120)는 복수의 메모리 영역들(MR) 중에서 하나 이상의 후보 메모리 영역들(CAND_MR)을 결정할 수 있다(S510).
컨트롤러(120)는 결정된 후보 메모리 영역들(CAND_MR)에 대한 정보를 외부 장치(EXT_DEVICE)로 전송할 수 있다(S520). 일 예로, 컨트롤러(120)는 후보 메모리 영역들(CAND_MR)에 대한 정보를 HPB 리커멘드(recommend) 커맨드를 통해 외부 장치(EXT_DEVICE)로 전송할 수 있다. 한편, 후보 메모리 영역들(CAND_MR)에 대한 정보는 힌트(hint) 정보로 호칭될 수 있다.
그리고 컨트롤러(120)는 후보 메모리 영역들(CAND_MR)에 대한 정보를 외부 장치(EXT_DEVICE)에 전송하기 시작한 시점인 제1 시점(TP1) 이후에 후보 메모리 영역들(CAND_MR)에 대한 맵 세그먼트들 중 전체 또는 일부를 버퍼(BUF)에 로드할 수 있다(S530).
즉, 컨트롤러(120)는 외부 장치(EXT_DEVICE)로부터 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 수신하기 전에, 타깃 메모리 영역으로 선정될 가능성이 있는 후보 메모리 영역들(CAND_MR)을 버퍼(BUF)에 로드할 수 있다.
이후, 외부 장치(EXT_DEVICE)는 복수의 메모리 영역들(MR) 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청할 수 있다(S540). 컨트롤러(120)는 제2 시점(TP2)에 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 외부 장치(EXT_DEVICE)로부터 수신할 수 있다. 일 예로, 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드는 HPB 리드 버퍼(read buffer) 커맨드일 수 있다.
그리고 컨트롤러(120)는 타깃 메모리 영역에 대한 맵 세그먼트를 외부 장치(EXT_DEVICE)로 전송할 수 있다(S550).
만약, 타깃 메모리 영역이 후보 메모리 영역들(CAND_MR) 중 하나일 때, 컨트롤러(120)는 외부 장치(EXT_DEVICE)로부터 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 수신하기 전에 미리 버퍼(BUF)에 타깃 메모리 영역에 대한 맵 세그먼트를 로드할 수 있다. 따라서, 컨트롤러(120)는 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 수신한 직후에 바로 타깃 메모리 영역에 대한 맵 세그먼트를 외부 장치(EXT_DEVICE)로 전송할 수 있다.
그러므로, 컨트롤러(120)는 타깃 메모리 영역에 대한 맵 세그먼트를 외부 장치(EXT_DEVICE)로 보다 빠르게 전송할 수 있다.
도 6은 본 발명의 실시예들에 따른 버퍼(BUF)의 구조의 일 예를 나타낸 도면이다.
도 6을 참조하면, 버퍼(BUF)는 복수의 버퍼 슬롯들(BUF_SLOT)을 포함할 수 있다.
도 6에서, 버퍼 슬롯들(BUF_SLOT) 각각은 하나의 맵 세그먼트(MAP_SEG)를 저장할 수 있다.
앞서 도 5에서 설명한 바와 같이, 컨트롤러(120)는 제1 시점(TP1)과 제2 시점(TP2) 사이에, 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 로드할 수 있다.
한편, 컨트롤러(120)가 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 로드하는 순서는 다양하게 결정될 수 있다.
일 예로, 컨트롤러(120)는 복수의 버퍼 슬롯들(BUF_SLOT)에 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 로드하는 순서를, 맵 세그먼트들(MAP_SEG)의 식별자에 따라 결정할 수 있다.
다른 예로, 컨트롤러(120)는 복수의 버퍼 슬롯들(BUF_SLOT)에 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 로드하는 순서를, 후보 메모리 영역들(CAND_MR)이 외부 장치(EXT_DEVICE)에 의해 액세스된 횟수에 따라 결정할 수 있다.
한편, 컨트롤러(120)가 최대 K개의 후보 메모리 영역들(CAND_MR)에 대한 정보를 전송 가능할 때, 버퍼(BUF)에 포함된 버퍼 슬롯들(BUF_SLOT)의 개수는 K보다 작을 수 있다.
일 예로, 컨트롤러(120)가 최대 8개의 후보 메모리 영역들(CAND_MR)에 대한 정보를 외부 장치(EXT_DEVICE)로 전송 가능할 경우, 버퍼 슬롯들(BUF_SLOT)의 개수는 8보다 작은 값(e.g. 4개)일 수 있다.
이 경우, K개의 후보 메모리 영역들(CAND_MR)에 대한 맵 세그먼트가 동시에 버퍼(BUF)에 로드될 수는 없다. 따라서, 특정 후보 메모리 영역에 대한 맵 세그먼트를 로드하기 위해, 버퍼(BUF)에 이미 로드된 맵 세그먼트들 중 하나가 축출(evict)될 수 있다.
도 7은 본 발명의 실시예들에 따른 버퍼(BUF)의 구조의 다른 예를 나타낸 도면이다.
도 7을 참조하면, 버퍼(BUF)는 전술한 버퍼 슬롯(BUF_SLOT) 외에 추가로 예비 버퍼 슬롯(RESV_BUF_SLOT)을 포함할 수 있다.
예비 버퍼 슬롯(RESV_BUF_SLOT)은 전술한 타깃 메모리 영역이 후보 메모리 영역들(CAND_MR)에 포함되지 않을 때, 컨트롤러(120)가 타깃 메모리 영역에 대응하는 맵 세그먼트를 로드하기 위해 사용될 수 있다.
만약 타깃 메모리 영역이 후보 메모리 영역들(CAND_MR)에 포함되지 않을 경우, 컨트롤러(120)가 타깃 메모리 영역에 대응하는 맵 세그먼트를 로드하기 위해, 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들을 버퍼(BUF)에서 탐색하여 그 중 일부를 축출해야 한다. 이 경우, 컨트롤러(120)가 타깃 메모리 영역에 대응하는 맵 세그먼트를 로드한 후 외부 장치(EXT_DEVICE)로 전송하는 시간이 지연된다.
따라서, 컨트롤러(120)는 타깃 메모리 영역이 후보 메모리 영역들(CAND_MR)에 포함되지 않을 때 발생하는 지연을 방지하기 위해, 예비 버퍼 슬롯(RESV_BUF_SLOT)을 추가로 사용할 수 있다.
도 8은 본 발명의 실시예들에 따른 스토리지 장치(100)가 복수의 맵 세그먼트들(MAP_SEG)을 로드하고 외부 장치(EXT_DEVICE)로 전송하는 동작의 일 예를 나타낸 도면이다.
도 8을 참조하면, 스토리지 장치(100)의 컨트롤러(120)는 4개의 후보 메모리 영역들(CAND_MR)에 대한 맵 세그먼트들을 로드한 후에, 로드된 맵 세그먼트들을 외부 장치(EXT_DEVICE)로 전송할 수 있다. 이때, 4개의 후보 메모리 영역들(CAND_MR)의 식별자는 각각 0, 1, 2, 3이다.
단, 본 발명의 실시예들에서 후보 메모리 영역들(CAND_MR)의 개수는 4개로 한정되지 않는다. 또한, 후보 메모리 영역들(CAND_MR)의 식별자는 0, 1, 2, 3으로 한정되지 않는다.
도 8에서, 제1 시점(TP1)에서 컨트롤러(120)는 후보 메모리 영역들(CAND_MR)에 대한 정보를 외부 장치(EXT_DEVICE)로 전송할 수 있다.
그리고 컨트롤러(120)는 후보 메모리 영역들(CAND_MR)에 대한 맵 세그먼트들(MAP_SEG)을 버퍼(BUF)에 로드할 수 있다. 먼저 컨트롤러(120)는 후보 메모리 영역 0번에 대한 맵 세그먼트를 버퍼(BUF)에 로드하고, 다음으로 후보 메모리 영역 1번에 대한 맵 세그먼트를 버퍼(BUF)에 로드하고, 다음으로 후보 메모리 영역 2번에 대한 맵 세그먼트를 버퍼(BUF)에 로드할 수 있다.
이후, 컨트롤러(120)는 후보 메모리 영역들(CAND_MR) 0, 1, 2, 3에 대한 맵 세그먼트들(MAP_SEG)을 요청하는 커맨드를 외부 장치(EXT_DEVICE)로부터 수신할 수 있다.
이때, 컨트롤러(120)는 아직 버퍼(BUF)에 로드되지 않은 후보 메모리 영역 3번에 대한 맵 세그먼트를 버퍼(BUF)에 로드하면서, 동시에 버퍼(BUF)에 이미 로드된 후보 메모리 영역 0번에 대한 맵 세그먼트를 외부 장치(EXT_DEVICE)로 전송할 수 있다.
이후, 컨트롤러(120)는 버퍼(BUF)에 로드된 후보 메모리 영역 1, 2, 3에 대한 맵 세그먼트들을 외부 장치(EXT_DEVICE)로 전송할 수 있다.
이상에서, 컨트롤러(120)가 버퍼(BUF)에 로드된 맵 세그먼트를 그대로 외부 장치(EXT_DEVICE)로 전송하는 경우를 설명하였다.
그러나, 컨트롤러(120)는 버퍼(BUF)에 로드된 맵 세그먼트를 외부 장치(EXT_DEVICE)로 전송할 때 인코딩 동작을 추가로 수행할 수 있다.
도 9는 본 발명의 실시예들에 따른 스토리지 장치(100)가 로드된 맵 세그먼트들을 인코딩 후 외부 장치로 전송하는 동작의 일 예를 나타낸 도면이다.
도 9를 참조하면, 스토리지 장치(100)의 컨트롤러(120)는 버퍼(BUF)에 포함된 복수의 버퍼 슬롯들(BUF_SLOT)에 로드된 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 설정된 인코딩 알고리즘에 따라 병렬적으로 인코딩할 수 있다.
일 예로, 컨트롤러(120)는 버퍼 슬롯들(BUF_SLOT)에 로드된 맵 세그먼트들(MAP_SEG)을 병렬적으로 인코딩하기 위해 복수의 인코딩 회로들(미도시)을 포함할 수 있다.
일 예로, 복수의 인코딩 회로들(미도시)은 프로세서(124)에 포함된 프로세서 코어들일 수 있다.
다른 예로, 복수의 인코딩 회로들(미도시)은 전술한 인코딩 알고리즘을 실행할 수 있는 별도의 회로일 수 있다.
또 다른 예로, 컨트롤러(120)는 버퍼 슬롯들(BUF_SLOT)에 로드된 맵 세그먼트(MAP_SEG)을 병렬적으로 인코딩하기 위해 복수의 인코딩 프로세스들을 생성할 수 있다. 각 인코딩 프로세스는 버퍼 슬롯들(BUF_SLOT)에 로드된 맵 세그먼트들(MAP_SEG) 중 하나를 실행할 수 있다.
도 10은 본 발명의 실시예들에 따른 스토리지 장치(100)가 맵 세그먼트(MAP_SEG)를 인코딩하는 동작에 사용되는 인코딩 알고리즘의 일 예를 나타낸 도면이다.
도 10을 참조하면, 인코딩 알고리즘은 맵 세그먼트(MAP_SEG)를 설정된 암호화 알고리즘(e.g. AES, DES, ARIA, HIGHT)에 따라 암호화할 수 있다.
그리고 인코딩 알고리즘은 암호화된 맵 세그먼트에 대한 일관성(consistency) 정보(CON_INFO)(e.g. checksum, parity, hash) 를 추가로 생성할 수 있다. 예를 들어, 일관성 정보는 체크섬(checksum), 패리티(parity), 해시(hash) 등일 수 있다.
일관성 정보(CON_INFO)는, 외부 장치(EXT_DEVICE)는 수신한 맵 세그먼트가 컨트롤러(120)에 의해 인코딩되었고 또한 전송 도중에 변조가 발생하지 않았다는 것을 판단하기 위해 사용된다.
한편, 컨트롤러(120)는 버퍼(BUF)에 포함된 복수의 버퍼 슬롯들(BUF_SLOT) 중 제1 버퍼 슬롯에 맵 세그먼트들을 로드하는 동작과, 버퍼(BUF)에 포함된 복수의 버퍼 슬롯들(BUF_SLOT) 중 제2 버퍼 슬롯에 로드된 맵 세그먼트들을 외부 장치(EXT_DEVICE)로 전송하기 위하여 인코딩하는 동작을 동시에 실행할 수 있다. 이하, 도 11에서 이에 대해 자세히 설명한다.
도 11은 본 발명의 실시예들에 따른 스토리지 장치(100)가 복수의 맵 세그먼트들(MAP_SEG)을 로드하고 인코딩하는 동작의 일 예를 나타낸 도면이다.
도 11을 참조하면, 스토리지 장치(100)의 컨트롤러(120)는 먼저 4개의 후보 메모리 영역들(CAND_MR)에 대한 맵 세그먼트들을 로드한 후에, 로드된 맵 세그먼트들을 외부 장치(EXT_DEVICE)로 전송할 수 있다. 이때, 4개의 후보 메모리 영역들(CAND_MR)의 식별자는 각각 0, 1, 2, 3이다.
도 11에서, 컨트롤러(120)는 후보 메모리 영역들(CAND_MR) 0, 1, 2, 3에 대한 정보를 외부 장치(EXT_DEVICE)로 전송할 수 있다.
그리고 컨트롤러(120)는 후보 메모리 영역들(CAND_MR) 0, 1, 2, 3에 대한 맵 세그먼트들(MAP_SEG)을 버퍼(BUF)에 로드할 수 있다. 먼저 컨트롤러(120)는 후보 메모리 영역 0번에 대한 맵 세그먼트를 버퍼(BUF)에 로드하고, 다음으로 후보 메모리 영역 1번에 대한 맵 세그먼트를 버퍼(BUF)에 로드하고, 다음으로 후보 메모리 영역 2번에 대한 맵 세그먼트를 버퍼(BUF)에 로드할 수 있다.
이후, 컨트롤러(120)는 후보 메모리 영역들(CAND_MR) 0, 1, 2, 3에 대한 맵 세그먼트들(MAP_SEG)을 요청하는 커맨드를 외부 장치(EXT_DEVICE)로부터 수신할 수 있다.
이때, 컨트롤러(120)는 아직 버퍼(BUF)에 로드되지 않은 후보 메모리 영역 3번에 대한 맵 세그먼트를 버퍼(BUF)에 로드하면서, 동시에 버퍼(BUF)에 이미 로드된 후보 메모리 영역 0번에 대한 맵 세그먼트를 인코딩할 수 있다.
이후, 컨트롤러(120)는 추가로 후보 메모리 영역들(CAND_MR) 0, 1, 2, 3에 대한 정보를 외부 장치(EXT_DEVICE)로 전송할 수 있다.
그리고 컨트롤러(120)는 후보 메모리 영역들(CAND_MR) 4, 5에 대한 맵 세그먼트들(MAP_SEG)을 버퍼(BUF)에 로드하면서, 동시에 버퍼(BUF)에 이미 로드된 후보 메모리 영역 2, 3에 대한 맵 세그먼트를 인코딩할 수 있다.
도 12는 본 발명의 실시예들에 따른 스토리지 장치(100)의 동작 방법을 나타낸 도면이다.
도 12를 참조하면, 스토리지 장치(100)의 동작 방법은, 복수의 메모리 영역들(MR) 중 하나 이상의 후보 메모리 영역들(CAND_MR)에 대한 정보를 제1 시점(TP1)에 외부 장치(EXT_DEVICE)로 전송을 시작하는 단계(S1210)를 포함할 수 있다.
그리고 스토리지 장치(100)의 동작 방법은, 제1 시점(TP1) 이후에, 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 버퍼(BUF)에 로드하는 단계(S1220)를 포함할 수 있다.
이때, 버퍼(BUF)는 복수의 버퍼 슬롯들(BUF_SLOT)을 포함할 수 있다. S1220 단계는, 복수의 버퍼 슬롯들(BUF_SLOT)에 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 로드할 수 있다.
그리고 스토리지 장치(100)의 동작 방법은, 복수의 메모리 영역들(MR) 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 제2 시점(TP2)에 수신하는 단계(S1230)를 포함할 수 있다. 이때, 제2 시점(TP2)은 제1 시점(TP1) 이후이다.
그리고 스토리지 장치(100)의 동작 방법은, 타깃 메모리 영역에 대한 맵 세그먼트를 외부 장치(EXT_DEVICE)로 전송하는 단계(S1240)를 포함할 수 있다.
한편, 스토리지 장치(100)의 동작 방법은, 복수의 버퍼 슬롯들(BUF_SLOT)에 로드된 맵 세그먼트들(MAP_SEG) 중 전체 또는 일부를 설정된 인코딩 알고리즘에 따라 병렬적으로 인코딩하는 단계를 추가로 포함할 수 있다.
이때, 인코딩 알고리즘은 일 예로 입력된 맵 세그먼트를 설정된 암호화 알고리즘에 따라 암호화하고, 암호화된 맵 세그먼트에 대한 일관성 정보를 추가로 생성하는 알고리즘일 수 있다.
한편, 복수의 버퍼 슬롯들(BUF_SLOT) 중 제1 버퍼 슬롯에 후보 메모리 영역들(CAND_MR)에 대응하는 맵 세그먼트들 중 하나를 로드하는 동작과, 복수의 버퍼 슬롯들(BUF_SLOT) 중 제2 버퍼 슬롯에 로드된 맵 세그먼트를 인코딩하는 동작은 병렬적으로 실행될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 스토리지 장치 110: 메모리
120: 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이 220: 어드레스 디코더
230: 리드 앤 라이트 회로 240: 제어 로직
250: 전압 생성 회로

Claims (15)

  1. 복수의 메모리 영역들을 포함하는 메모리; 및
    상기 복수의 메모리 영역들 중 하나 이상의 후보 메모리 영역들에 대한 정보를 외부 장치에 전송하고,
    상기 후보 메모리 영역들에 대한 정보를 상기 외부 장치에 전송하기 시작한 제1 시점과 상기 외부 장치로부터 상기 복수의 메모리 영역들 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 수신하는 제2 시점 사이에, 상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 로드하는 컨트롤러;를 포함하는 스토리지 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 복수의 메모리 영역들 중에서 i) 미리 설정된 시구간 동안 상기 외부 장치에 의해 리드된 횟수가 설정된 임계 횟수 이상인 메모리 영역들, ii) 미리 설정된 시구간 동안 외부 장치에 의해 리드된 데이터의 크기가 설정된 임계 데이터 크기 이상인 메모리 영역들 또는 iii) 가장 최근에 액세스된 N개(N은 자연수)의 메모리 영역들을 상기 후보 메모리 영역들로 결정하는 스토리지 장치.
  3. 제1항에 있어서,
    상기 버퍼는 복수의 버퍼 슬롯들을 포함하고,
    상기 컨트롤러는,
    상기 제1 시점과 상기 제2 시점 사이에, 상기 복수의 버퍼 슬롯들에 상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 로드하는 스토리지 장치.
  4. 제3항에 있어서,
    상기 컨트롤러가 상기 외부 장치에 최대 K개의 후보 메모리 영역들에 대한 정보를 전송 가능할 때, 상기 복수의 버퍼 슬롯들의 개수는 상기 K보다 작은 스토리지 장치.
  5. 제3항에 있어서,
    상기 버퍼는,
    상기 타깃 메모리 영역이 상기 하나 이상의 후보 메모리 영역에 포함되지 않을 때 상기 타깃 메모리 영역에 대응하는 맵 세그먼트를 로드하기 위해 사용되는 예비 버퍼 슬롯을 추가로 포함하는 스토리지 장치.
  6. 제3항에 있어서,
    상기 컨트롤러는,
    상기 복수의 버퍼 슬롯들에 로드된 맵 세그먼트들 중 전체 또는 일부를 설정된 인코딩 알고리즘에 따라 병렬적으로 인코딩하는 스토리지 장치.
  7. 제6항에 있어서,
    상기 인코딩 알고리즘은,
    입력된 맵 세그먼트를 설정된 암호화 알고리즘에 따라 암호화하고, 상기 암호화된 맵 세그먼트에 대한 일관성(consistency) 정보를 추가로 생성하는 알고리즘인 스토리지 장치.
  8. 제6항에 있어서,
    상기 컨트롤러는,
    상기 복수의 버퍼 슬롯들 중 제1 버퍼 슬롯에 상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 하나를 로드하는 동작과 상기 복수의 버퍼 슬롯들 중 제2 버퍼 슬롯에 로드된 맵 세그먼트를 인코딩하는 동작을 병렬적으로 실행하는 스토리지 장치.
  9. 제6항에 있어서,
    상기 컨트롤러는,
    복수의 인코딩 회로들을 포함하고,
    상기 복수의 인코딩 회로들 각각은 상기 복수의 버퍼 슬롯들에 로드된 맵 세그먼트들 중 하나를 인코딩하는 스토리지 장치.
  10. 복수의 메모리 영역들 중 하나 이상의 후보 메모리 영역들에 대한 정보를 제1 시점에 외부 장치로 전송을 시작하는 단계;
    상기 제1 시점 이후 상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 로드하는 단계;
    상기 복수의 메모리 영역들 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 커맨드를 제2 시점에 수신하는 단계; 및
    상기 타깃 메모리 영역에 대한 맵 세그먼트를 상기 외부 장치로 전송하는 단계를 포함하는 스토리지 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 버퍼는 복수의 버퍼 슬롯들을 포함하고,
    상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 로드하는 단계는,
    상기 복수의 버퍼 슬롯들에 상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 로드하는 스토리지 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 복수의 버퍼 슬롯들에 로드된 맵 세그먼트들 중 전체 또는 일부를 설정된 인코딩 알고리즘에 따라 병렬적으로 인코딩하는 단계;를 추가로 포함하는 스토리지 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 인코딩 알고리즘은,
    입력된 맵 세그먼트를 설정된 암호화 알고리즘에 따라 암호화하고, 상기 암호화된 맵 세그먼트에 대한 일관성 정보를 추가로 생성하는 알고리즘인 스토리지 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 복수의 버퍼 슬롯들 중 제1 버퍼 슬롯에 상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 하나를 로드하는 동작과 상기 복수의 버퍼 슬롯들 중 제2 버퍼 슬롯에 로드된 맵 세그먼트를 인코딩하는 동작은 병렬적으로 실행되는 스토리지 장치의 동작 방법.
  15. 복수의 메모리 영역들을 포함하는 메모리와 통신 가능한 메모리 인터페이스;
    호스트와 통신 가능한 호스트 인터페이스; 및
    상기 복수의 메모리 영역들 중 하나 이상의 후보 메모리 영역들에 대한 정보를 지시하는 HPB 리커멘드(recommend) 커맨드를 상기 호스트에 전송한 이후부터 상기 복수의 메모리 영역들 중 타깃 메모리 영역에 대한 맵 세그먼트를 요청하는 HPB 리드 버퍼(read buffer) 커맨드를 상기 호스트로부터 수신하기 전까지, 상기 후보 메모리 영역들에 대응하는 맵 세그먼트들 중 전체 또는 일부를 버퍼에 미리 로드하는 제어 회로;를 포함하는 컨트롤러.
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