KR20240074827A - 하이브리드 cmos 마이크로 led 디스플레이 레이아웃 - Google Patents

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KR20240074827A
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토니 로페즈
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루미레즈 엘엘씨
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Abstract

μLED 디스플레이 영역의 적어도 2개의 긴 측 상에, 인터리빙 콘택트 영역들, 교번하는 및 콘택트 영역들을 포함하는 CMOS 파워 플레인이 기술된다. 이러한 방식으로, 및 캐소드 전류가 μLED 디스플레이 패널의 4개의 측을 따라 균일하게 주입된다. 및 회로들 상의 큰 캐소드 전류 분배 링은 패널의 4개의 측을 따라 전류를 분배하기 위해 사용된다. 전류 분배 링은 픽셀 다이 영역을 둘러싼다. 절연된 영역이 마이크로 범프들 중 하나에 인접한 캐소드 전류 재분배 링 상에 포함될 수 있다.

Description

하이브리드 CMOS 마이크로 LED 디스플레이 레이아웃
본 개시내용의 실시예들은 일반적으로 LED(light emitting diode) 디바이스들에 관한 것이다. 더 구체적으로는, 실시예들은 마이크로 LED들의 픽셀 밝기의 개별 제어를 위한 CMOS 구동기 전자장치를 위한 레이아웃 구조에 관한 것이다.
LED(light emitting diode)는 전류가 그것을 통해 흐를 때 가시광을 방출하는 반도체 광원이다. LED들은 P형 반도체를 N형 반도체와 결합한다. LED들은 흔히 III족 화합물 반도체를 사용한다. III족 화합물 반도체는 다른 반도체들을 사용하는 디바이스들보다 더 높은 온도에서 안정적인 동작을 제공한다. III족 화합물은 통상적으로 사파이어 또는 SiC(silicon carbide)로 형성된 기판 상에 형성된다.
LED들은 많은 응용들을 위한 매력적인 광원으로서 부각되었다. 도로 표지 및 교통 신호들로부터 시작해서, LED들은 일반 조명, 자동차, 모바일 전자장치, 카메라 플래시, 디스플레이 백라이팅, 원예, 및 위생 응용들에서 현재 지배적이 되어 가고 있다. 경쟁하는 광원들과 비교하여 LED들의 통상적인 이점들은 증가된 효율성, 더 긴 수명, 및 매우 다양한 폼 팩터들에 대한 적응성이다.
고도로 콤팩트한 픽셀화된 LED(light emitting diode) 디바이스들, 예를 들어, 진보된 자동차 전방 조명을 위한 마이크로 LED들의 어레이들은 픽셀 밝기의 개별 제어를 위해 CMOS 구동기 전자장치와 하이브리드화된 모놀리식 대면적의 고전력 LED 다이를 포함할 수 있다. 선형 구동 방식들은 그러한 제어 전자장치에 대한, 특히 큰 픽셀 어레이 구성들에 대한 가장 실용적인 해결책들 중 하나이다.
이 시스템과 연관된 어려움은 전원 및 집적 회로 구동기에의 모든 픽셀 콘택트들의 인터커넥션을 위한 CMOS 라우팅과 관련된다. 비용 절감적인 해결책들은 파워 플레인(power plane)들을 위한 금속 층들의 수를 최소화해야만 한다. 그러나, 파워 플레인들을 위한 금속 층들의 수를 최소화하는 것은 전류를 균일하게 분배시키기 위한 레이아웃의 성능을 손상시킬 수 있고, 이는 과도한 전류 밀도 레벨들을 갖는 바람직하지 않은 전류 밀집 효과(current crowding effect)를 초래하여, 콘택트 인터페이스들에서의 일렉트로마이그레이션(electromigration)과 연관된 열 손실 및 신뢰성에 대한 부정적 영향을 미친다.
따라서, 하이브리드화된 LED 다이/CMOS 모놀리식 아키텍처에서 전류 분배를 최적화하는 레이아웃 아키텍처에 대한 필요가 있다.
본 개시내용의 기법들 및 실시예들은 CMOS 파워 플레인들에 관한 것이다. 하나 이상의 실시예에서, CMOS 파워 플레인은: 내측 부분 및 외측 부분을 갖는 캐소드 재분배 링 - 내측 부분은 다이 픽셀 영역의 둘레를 둘러싸고, 외측 부분은 캐소드 전류 분배 영역과 인터리빙되는 영역 공통 공급 전압 를 포함함 -; 및 다이 픽셀 영역의 둘레를 따라 캐소드 재분배 링의 내측 부분과 접촉하는 복수의 캐소드 마이크로범프(μbump)를 포함한다.
본 개시내용의 다른 실시예들은 CMOS 레이아웃들에 관한 것이다. 하나 이상의 실시예에서, CMOS 레이아웃은: 기판 상의 파워 플레인 - 파워 플레인은 파워 플레인의 적어도 2개의 측을 따라 균일하게 분산된 복수의 교번(alternating)하는 콘택트 영역 및 캐소드 콘택트 영역을 가짐-; 파워 플레인의 4개의 측을 따라 연장되는 캐소드 전류 재분배 링; 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역 각각을 복수의 픽셀의 대응하는 p 콘택트에 연결하는 복수의 캐소드 마이크로범프; 및 복수의 픽셀과 복수의 마이크로범프를 전기적으로 연결하는 공통 캐소드 그리드를 포함한다.
추가 실시예들은 CMOS 파워 플레인에 관한 것이다. 하나 이상의 실시예에서, CMOS 파워 플레인은: 내측 부분 및 외측 부분을 갖는 캐소드 재분배 링 - 내측 부분은 다이 픽셀 영역의 둘레를 둘러싸고, 외측 부분은 CMOS 파워 플레인의 제1 측, 제2 측, 제3 측, 및 제4 측을 따라 캐소드 전류 분배 영역과 인터리빙되는 영역 공통 공급 전압 를 포함함 -; 및 다이 픽셀 영역의 둘레를 따라 캐소드 재분배 링의 내측 부분과 접촉하는 복수의 캐소드 마이크로범프(μbump)를 포함한다.
추가적인 실시예들은 CMOS 레이아웃들에 관한 것이다. 하나 이상의 실시예에서, CMOS 레이아웃은: 기판 상의 파워 플레인 - 파워 플레인은 파워 플레인의 제1 측, 제2 측, 제3 측, 및 제4 측을 따라 분산된 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역을 가짐 -; 파워 플레인의 제1 측, 제2 측, 제3 측, 및 제4 측을 따라 연장되는 캐소드 전류 재분배 링; 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역 각각을 복수의 픽셀의 대응하는 p 콘택트에 연결하는 복수의 캐소드 마이크로범프; 및 복수의 픽셀과 복수의 캐소드 마이크로범프를 전기적으로 연결하는 공통 캐소드 그리드를 포함한다.
다른 실시예들은 CMOS 파워 플레인에 관한 것이다. 하나 이상의 실시예에서, CMOS 파워 플레인은: 내측 부분 및 외측 부분을 갖는 캐소드 재분배 링 - 내측 부분은 다이 픽셀 영역의 둘레를 둘러싸고, 외측 부분은 캐소드 전류 분배 영역과 인터리빙되는 영역 공통 공급 전압 를 포함함 -; 다이 픽셀 영역의 둘레를 따라 캐소드 재분배 링의 내측 부분과 접촉하는 복수의 캐소드 마이크로범프; 및 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 재분배 링 상의 절연된 영역을 포함한다.
추가적인 실시예들은 CMOS 레이아웃들에 관한 것이다. 하나 이상의 실시예에서, CMOS 레이아웃은: 기판 상의 파워 플레인 - 파워 플레인은 파워 플레인의 적어도 2개의 측을 따라 균일하게 분산된 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역을 가짐 -; 파워 플레인의 4개의 측을 따라 연장되는 캐소드 전류 재분배 링; 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역 각각을 복수의 픽셀의 대응하는 p 콘택트에 연결하는 복수의 캐소드 마이크로범프; 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 전류 재분배 링 상의 절연된 영역; 및 복수의 픽셀과 복수의 캐소드 마이크로범프를 전기적으로 연결하는 공통 캐소드 그리드를 포함한다.
위에 기재된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용에 대한 더 구체적인 설명은 실시예들을 참조할 수 있으며, 그들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하며 따라서 그것의 범위를 제한하는 것으로 간주해서는 안 된다는 점에 유의해야 한다. 본 명세서에 설명된 바와 같은 실시예들은 유사한 참조들이 유사한 요소들을 나타내는 첨부 도면들의 그림들에서 제한이 아니라 예로서 예시된다.
특허 또는 출원 파일은 컬러로 그려지는 적어도 하나의 도면을 포함한다. 컬러 도면(들)을 갖는 본 특허 또는 특허 출원 공보의 사본들은 요청 및 필요한 요금의 지불 시에 특허청에 의해 제공될 것이다.
도 1a는 하나 이상의 실시예에 따른 CMOS 파워 플레인의 CMOS 상부 층의 평면도를 예시한다.
도 1b는 하나 이상의 실시예에 따른 도 1a의 라인 A를 따라 취해진 단면도이다.
도 1c는 하나 이상의 실시예에 따른 도 1a의 라인 B를 따라 취해진 단면도이다.
도 1d는 하나 이상의 실시예에 따른 도 1a의 CMOS 파워 플레인의 CMOS 제2 전류 분배 층의 평면도를 예시한다.
도 1e는 하나 이상의 실시예에 따른, 도 1a의 CMOS 파워 플레인의 공통 캐소드의 평면도를 예시한다.
도 2a는 하나 이상의 실시예에 따른 CMOS 파워 플레인의 CMOS 상부 층의 평면도를 예시한다.
도 2b는 하나 이상의 실시예에 따른 도 2a의 CMOS 파워 플레인의 CMOS 제2 전류 분배 층의 평면도를 예시한다.
도 2c는 하나 이상의 실시예에 따른 도 2a의 CMOS 파워 플레인의 공통 캐소드의 평면도를 예시한다.
도 3a는 하나 이상의 실시예에 따른 CMOS 파워 플레인의 절연 영역을 갖는 CMOS 상부 층의 평면도를 예시한다.
도 3b는 하나 이상의 실시예에 따른 도 3a의 CMOS 파워 플레인의 영역(370)의 확대도이다.
도 4a는 하나 이상의 실시예에 따른 CMOS 파워 플레인의 전류 밀도 플롯이다.
도 4b는 하나 이상의 실시예에 따른 CMOS 파워 플레인의 전류 밀도 플롯이다.
도 5a는 하나 이상의 실시예에 따른 마이크로범프들의 전류 밀도 플롯이다.
도 5b는 하나 이상의 실시예에 따른 마이크로범프의 전류 밀도 플롯이다.
도 6은 하나 이상의 실시예의 μLED 어레이를 사용하는 시각화 시스템의 한 예의 블록도를 예시한다.
이해를 용이하게 하기 위해, 가능한 경우, 그림들에 공통인 동일한 요소들을 지정하는 데 동일한 참조 번호들이 사용되었다. 그림들은 축척에 맞게 그려지지 않았다. 예를 들어, 메사들의 높이들 및 폭들은 축척에 맞게 그려지지 않는다.
본 개시내용의 몇몇 예시적인 실시예들을 기술하기 전에, 본 개시내용이 이하의 설명에 제시된 구성 또는 공정 단계들의 상세사항들로 제한되지는 않는다는 것을 이해할 것이다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식으로 실시되거나 수행될 수 있다.
하나 이상의 실시예에 따라 본 명세서에서 사용되는 "기판"이라는 용어는 공정이 작용하는 표면 또는 표면의 일부분을 갖는 중간 또는 최종 구조를 지칭한다. 또한, 일부 실시예들에서 기판에 대한 언급은 또한, 맥락이 명확하게 달리 나타내지 않는 한, 기판의 일부분만을 지칭한다. 또한, 일부 실시예들에 따라 기판 상에 퇴적하는 것에 대한 언급은 베어 기판(bare substrate) 상에 또는 하나 이상의 층, 막, 피처, 또는 재료가 그 위에 퇴적되거나 형성된 기판 상에 퇴적하는 것을 포함한다.
하나 이상의 실시예에서, "기판"은 임의의 기판 또는 제작 공정 동안 막 처리가 수행되는 기판 상에 형성된 재료 표면을 의미한다. 예시적인 실시예들에서, 처리가 수행되는 기판 표면은, 응용에 좌우되어, 실리콘, 실리콘 산화물, SOI(silicon on insulator), 스트레인드 실리콘(strained silicon), 비정질 실리콘, 도핑된 실리콘, 탄소 도핑된 실리콘 산화물, 게르마늄, 갈륨 비화물, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, III족 질화물들(예를 들어, GaN, AlN, InN, 및 다른 합금들), 금속 합금들, 및 다른 전도성 재료들과 같은 임의의 다른 적합한 재료들을 포함한다. 기판들은, 제한 없이, LED(light emitting diode) 디바이스들을 포함한다. 일부 실시예들에서, 기판들은 기판 표면을 연마(polish), 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, 전자 빔 경화, 및/또는 베이킹하기 위해 전처리 공정에 노출된다. 기판 표면 자체에 대한 직접적인 막 처리에 더하여, 일부 실시예들에서, 개시된 막 처리 단계들 중 임의의 단계가 또한, 기판 상에 형성된 기층(underlayer)에 대해 수행되고, "기판 표면"이라는 용어는 맥락이 나타내는 바와 같이 그러한 기층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적 막/층이 기판 표면 상에 퇴적된 경우, 새롭게 퇴적된 막/층의 노출된 표면이 기판 표면이 된다.
용어 "웨이퍼" 및 "기판"은 본 개시내용에서 상호교환가능하게 사용될 것이다. 따라서, 본 명세서에서 사용되는 바와 같이, 웨이퍼는 본 명세서에 설명된 LED 디바이스들의 형성을 위한 기판의 역할을 한다.
고밀도 디스플레이 응용을 위해 또는 대면적의 중간 밀도 응용을 위해 LED들을 배치하기 위해서, LED 유닛은 100 마이크로미터 이하의 특성 치수를 갖는 것이 바람직하며, 전형적인 값들은 8 내지 25 마이크로미터 범위에 있다. 이러한 부류의 LED들은 흔히 마이크로 LED들(μLED들)이라고 지칭된다. 마이크로 LED들에 기초한 마이크로 디스플레이 기술은 여전히 상업적 배치의 초기 국면에 있지만, 특정 응용들에 대해, LCDoS(liquid crystal display on silicon) 또는 OLEDoS(organic light emitting diode on silicon) 디스플레이들과 같은 기존의 디스플레이 기술들을 천천히 대체할 것으로 예상된다. 마이크로 LED 디스플레이들을 상업화하기 위한 가장 큰 장애물들 중 하나는 픽셀화된 LED들이 백플레인에 부착되는 전달 기술이다.
본 명세서에 설명된 실시예들은 마이크로 LED들의 픽셀 밝기의 개별 제어를 위한 CMOS 구동기 전자장치를 설명한다. 하나 이상의 실시예의 CMOS 파워 플레인 레이아웃은 마이크로 LED 디스플레이 영역의 적어도 2개의 긴 측 상에서, 작은 인터리빙 콘택트 영역들, 교번하는 및 콘택트 영역들을 사용한다. 하나 이상의 실시예의 CMOS 파워 플레인 레이아웃에서, 및 캐소드 전류가 유리하게는 패널의 4개의 측을 따라 균일하게 주입된다. 추가적으로, 및 회로들 상의 큰 링이 패널의 4개의 측을 따라 전류를 분배하기 위하여 이용된다.
COS-MOS(complementary-symmetry metal-oxide-semiconductor)로도 알려진 CMOS(complementary metal-oxide-semiconductor)는 로직 기능들을 위해 p형 및 n형 MOSFET들의 상보형 및 대칭형 쌍들을 이용하는 MOSFET(metal-oxide-semiconductor field-effect transistor) 제작 공정의 한 타입이다. CMOS 기술은 IC(integrated circuit) 칩들을 구성하기 위해 사용된다. CMOS는 특정 스타일의 디지털 회로 설계 및 집적 회로들(칩들) 상에 그 회로를 구현하기 위해 사용되는 공정들의 패밀리 둘 다를 지칭한다. CMOS 회로는 저항성 부하들을 갖는 로직 패밀리들보다 더 적은 전력을 소비한다.
CMOS 전력 회로 레이아웃들은 2가지 기능을 갖는다: 각각의 CMOS 구동기 셀에 양의 전위를 인가하고 픽셀 공통 캐소드에 접지 전위를 인가한다. 이러한 목적을 위해, 2개의 상이한 회로가 필요하다: (1) 회로: LED 픽셀들의 공통 캐소드 그리드에 전기적으로 CMOS 접지 콘택트를 연결하기 위한 것임, 및 (2) 전위 회로: 각각의 CMOS 구동기 셀에 양의 전위()를 인가하기 위한 것임.
CMOS 레이아웃은 통상적으로 디지털 회로들, 소형 신호 아날로그 회로들, 및 전력 전달(power train)에 지정된 층들이 되도록 분할될 수 있다. 후자는 우선적으로 하나 또는 2개의 층, 특히 최상부 또는 최하부 층으로 축소되어, 전류 분배 및 외부 컴포넌트들, 예를 들어, LED 다이로의 인터커넥션을 용이하게 한다. 후자에 관하여, 다이 주위의 주변 링이 보통은 픽셀 공통 캐소드 그리드를 회로에 연결하기 위해 사용된다. 하나 이상의 실시예에서, 링 연결은 오믹 손실(Ohmic loss)을 감소시키기 위해 다이 영역에 가능한 한 가깝게 된다. 공통 캐소드와 접지 회로 사이의 인터커넥션은 다이 영역에 위치할 수 없는데, 그 이유는 2개의 층을 인터커넥션하는 데 필요한 최소 영역이 픽셀들 사이의 전류 제한 공간에 들어맞지 않을 수 있기 때문이다. 공통 캐소드 그리드와 파워 플레인의 인터커넥션은 픽셀 크기 (~40 x 40μm)와 유사한 크기를 갖는 마이크로범프로 이루어진다. 전체 디바이스를 통해 흐르는 전류가 매우 높고 제1 마이크로범프 행의 길이가 제한됨에 따라, 마이크로범프에서의 전류 밀도가 매우 높아서, 금속 인터커넥션의 신뢰성 실패의 위험을 증가시킨다. 따라서, 마이크로범프에서의 전류 밀도를 제한하는 것은 중요한 설계 요건이 된다.
더욱이, CMOS 파워 플레인 층들의 두께가 공정 제약들에 의해 제한된다. 예를 들어, 스퍼터링 또는 도금의 경우, CMOS 전력 선의 공정 두께는 수 마이크로미터로 제한된다. 그 결과, 확산 층의 시트 저항이 제한될 것이고, 확산 층들에서의 전기적 손실이 상당할 것이다. 이 문제를 해결하기 위해, 관통 비아들에 의해 병렬로 연결된 추가적인 전류 분배 층들이 일반적으로 사용된다.
전통적으로, CMOS 파워 플레인 레이아웃들은 전위를 위해 CMOS 백플레인의 일부를 사용하고 전위를 위해 백플레인의 또 다른 부분을 사용한다. 전통적인 CMOS 파워 플레인 레이아웃들에서, (전기 전위 를 갖는) u자형 캐소드 전기 회로가 전기 회로를 둘러싸고, 마이크로범프들과 접촉 상태에 있다. u자형 캐소드 전기 회로는 캐소드 회로의 전류 분배 영역으로서 역할을 한다. 이 구성의 문제는 캐소드 전류가 3개의 패널 측에 주입된다는 것이다. 제2 전류 분배 층 내의 전류가 측방향 에지들로 흐르도록 강제된다. 이것은 충분히 넓지 않기 때문에, 저항이 크다. 이는 공통 캐소드 마이크로범프들을 통한 불균일한 전류 분배를 유발하는 주요 문제가 된다. 이러한 종류의 CMOS 레이아웃에 의해, 전류는 다이 영역의 4개의 측을 따라 균일하게 주입되지 않는다. 그 결과, 병렬로 연결된 하나 이상의 전류 분배 층이 LED 픽셀 영역의 4개의 측 상에 균일하게 캐소드 전류를 분배하고 또한 마이크로범프 전류 밀도를 감소시키기 위해 필요하다.
그러므로, 병렬로 연결된 추가적인 층들은 다이 영역의 나머지 측을 따라 전류를 재분배할 필요가 있다. 따라서, 추가적인 층들은 오믹 손실들을 감소시키기보다는 전류를 분배하기 위해 주로 사용된다. 의 경우, 전류는 패널의 하나의 측에만 주입되어, 다이 영역의 상부 측과 하부 측 사이에 상당한 전압 강하를 야기한다. 그 결과, 다이 영역에서의 전류 분배는 균일하지 않고, 마이크로 범프에서의 전류 밀도는 매우 높다.
따라서, 도 1a 내지 도 1c를 참조하면, 하나 이상의 실시예가 작은 인터리빙 캐소드 분배 영역들, 교번하는 및 콘택트 영역들(102, 104), 및 다이 영역의 4개의 측 주위에서의 전류 분배를 위한 큰 캐소드 재분배 링(112)이 사용되는 CMOS 파워 플레인 레이아웃(100)을 제공한다. 이 레이아웃에 의해, 전류는 다이 영역의 4개의 측에 걸쳐 균일하게 분배되고, 병렬로 연결된 추가적인 전류 분배 층은 주로 오믹 손실을 감소시키기 위해 사용될 수 있다. 그 결과, 마이크로 범프들에서의 오믹 전력 손실들 및 전류 밀도들이 상당히 감소된다. 더욱이, 하나의 타입의 캐소드 마이크로범프(uBump 또는 μBump)(106)만이 필요하여, CMOS 패널 제조 공정을 단순화한다.
본 기술분야의 통상의 기술자는, 예시의 용이함을 위해, 복수의 마이크로 범프(106)가 축척에 맞게 그려지지 않았으며, 예시된 마이크로 범프들(106)이 원래 크기보다 더 크게 표현되는 것을 이해한다. 추가로, 본 기술분야의 통상의 기술자는 마이크로 범프들(106)의 몇몇 행들이 CMOS와의 공통 캐소드 인터커넥션을 위해 사용될 수 있는 것을 이해한다(도면들에 예시되지 않음). 실제로, 마이크로 범프의 최소 크기는 공정 제약들에 의해 제한된다. 하나 이상의 실시예의 하이브리드 CMOS μLED 디스플레이에 있어서, 애노드 마이크로범프의 직경은 픽셀 크기 미만이고, 캐소드 마이크로범프(106)는 애노드 마이크로범프(114)와 동일하거나 유사한 크기를 갖는다.
본 발명에 따른 인터리빙 영역들(102, 104) 및 캐소드 재분배 링(112)을 갖는 CMOS 파워 플레인(100)의 개요가 도 1a 내지 도 1e에 도시되어 있다. 도 1b 및 도 1c는 도 1a에 예시된 μLED 디스플레이 영역(100)의, 각자의, 라인 A 및 B를 따라 취해지는 단면도들(100A 및 100B)이다. 도 1a는 CMOS 상부 층의 평면도(100)이다. 도 1d는 CMOS 제2 전류 분배 층의 뷰(150)이다. 도 1e는 공통 캐소드의 뷰(155)이다.
도 1a 내지 도 1c를 참조하면, 하나 이상의 실시예에서, CMOS 파워 플레인(120)은, μLED 디스플레이 영역(100)의 적어도 2개의 긴 측(108) 상에서, 작은 인터리빙 콘택트 영역들, 교번하는 (104) 콘택트 영역들 및 (102) 콘택트 영역들을 사용한다. 본 명세서에서 사용되는 바와 같이, "인터리빙"은 (104) 콘택트 영역이 2개의 캐소드(102) 콘택트 영역에 인접하도록 (104) 및 캐소드(102) 콘택트 영역들을 산재시키는 것 및 교번시키는 것을 지칭한다. 이러한 방식으로, (104) 및 캐소드(102) 전류가 패널의 4개의 측(108, 110)을 따라 균일하게 주입된다.
하나 이상의 실시예에서, 회로 상의 큰 캐소드 재분배 링(112) 및 회로 상의 공통 공급 전압 (154)는 패널의 4개의 측(108, 110)을 따라 전류를 분배하기 위해 사용된다. 하나 이상의 실시예의 캐소드 재분배 링(112)은 완전한 링이고 u자형 링이 아니라는 점에 유의한다. 예시된 바와 같이, 디스플레이(100)의 상부 측 및 하부 측만이 전류 주입을 위해 사용된다. 하나 이상의 실시예에서, 캐소드 재분배 링(112)은 픽셀 다이 영역인, 공통 캐소드 그리드(130)를 둘러싼다. 도면의 편의를 위해, 도 1a의 공통 캐소드 그리드(130)는 캐소드 마이크로범프들(106)을 볼 수 있도록 하기 위해 캐소드 마이크로범프들(106)을 커버하는 그리드가 없도록 그려졌다는 점에 유의한다. 본 기술분야의 기술자는 도 1b 및 도 1c에 예시된 바와 같이 공통 캐소드 그리드(130)가 캐소드 마이크로범프들(106) 위로 연장될 수 있다는 것을 이해할 것이다.
픽셀 다이 영역, 공통 캐소드 그리드(130)는 도 1b 및 도 1c에 예시된 바와 같이 복수의 픽셀(116)을 포함한다. 단지 2개의 픽셀(116)이 예시되어 있지만, 본 기술분야의 통상의 기술자는 픽셀(116)의 크기 및 다이의 크기에 좌우되어 임의 수의 픽셀이 존재할 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 86개의 픽셀이 있을 수 있다. 다른 실시예들에서, 170개의 픽셀 이상이 있을 수 있다. 픽셀들(116)은 통상의 기술자에게 알려진 임의의 적합한 크기를 가질 수 있다. 일부 실시예들에서, 픽셀들(116)은 40μm 픽셀들, 또는 30μm 픽셀들, 또는 20μm 픽셀들일 수 있다.
하나 이상의 실시예에서, 인터리빙 영역들은 적어도 3개의 콘택트 영역, 교번하는 (102) 콘택트 영역들 및 (104) 콘택트 영역들로 이루어진다. 도 1a에 예시된 실시예에서, 인터리빙 영역들은 CMOS 패널(100)의 2개의 긴 측(108)을 따라 주기적으로 분포된 10개의 캐소드 콘택트(102) 및 8개의 콘택트(104) 영역으로 이루어진다. 하나 이상의 실시예에서, 교번하는 (104) 및 캐소드(102) 콘택트 영역들의 수가 더 많아질수록, 전류 분배가 더 양호해질 것이다. 따라서, 하나 이상의 실시예에서, 3개 초과 또는 5개 초과의 콘택트 영역이 사용된다. 일부 실시예들에서, 적어도 10개의 캐소드(102) 콘택트 영역 및 적어도 8개의 (104) 콘택트 영역이 있다.
하나 이상의 실시예에서, 교번하는 (104) 및 캐소드(102) 콘택트 영역들이 CMOS 패널(100)의 2개의 긴 측(108)에 위치되고 패널(100)의 2개의 짧은 측(110)에는 위치되지 않는다.
도 1b 및 도 1c를 참조하면, 각각의 픽셀(116)의 p 또는 애노드 콘택트(124)에 범프된(마이크로 범프(114)) 공통 캐소드 그리드(130) 및 CMOS 패널(120)을 갖는 아키텍처가 사용된다. 이 구성의 하나의 이점은, CMOS 레이아웃이 대칭적이고 다이 영역과 캐소드 콘택트들 사이의 경로 길이가 동일하여, 양호한 전류 주입 균일성을 제공한다는 것이다. 하나 이상의 실시예에서, 구동기 회로(140)가 각각의 픽셀에 개별적으로 제공되는 전류를 제어하기 위해 사용된다.
하나 이상의 실시예에서, 인터리빙 영역 길이는 수 백 마이크로미터와 수 밀리미터 사이에서 변할 수 있다. 하나 이상의 실시예에서, 인터리빙 영역은 대칭적일 수 있다. 다른 실시예들에서, 인터리빙 영역은 비대칭적일 수 있다. 상이한 극성을 갖는 각각의 인터리빙 영역은 몇 마이크로미터 폭의 영역에 의해 전기적으로 격리된다. 하나 이상의 실시예에서, 경로를 위한 상부 CMOS 전류 분배 층이 사용되는데, 이는 그것이 공통 캐소드 콘택트와의 인터커넥션을 단순화하기 때문이다. 일부 실시예들에서, 제2 전류 분배 층(또는 더 많은 전류 분배 층)이 경로를 위해 사용된다. 전류는 각각의 구동기 셀의 p 콘택트(124)에 연결된 제2 전류 분배 층에 도달하기 위해 콘택트 영역들 상에 위치한 전기적 비아들을 통과해 나갈 것이다. 하나 이상의 실시예에서, 다이 영역의 4개의 측을 둘러싸는 큰 캐소드 재분배 링(112)이 전류를 다이 주위에서 균일하게 분배하기 위해 이용된다.
도 1d를 참조하면, CMOS 제2 전류 분배 층(150)의 평면도가 예시되어 있다. 하나 이상의 실시예에서, 공통 공급 전압 (154)는 그리드(136)의 둘레를 둘러싸고 (104) 콘택트 영역들을 포함한다. 공통 공급 전압 (154)는 인터리빙 캐소드 전류 분배 영역들(102)을 갖는다. 하나 이상의 실시예에서, 캐소드 전류는 캐소드 전류 분배 영역(102)을 통해 진행하지 않을 것이다. 따라서, 일부 예시되지 않은 실시예들에서, 캐소드 전류 분배 영역(102)이 존재하지 않을 수 있으므로, 공통 공급 전압 (154)를 확장시킨다.
도 1e는 하나 이상의 실시예에 따른 공통 캐소드(155)를 나타낸다. 캐소드 재분배 링(112)의 외부 영역은 캐소드 마이크로범프(106)와 중첩된다. 캐소드 재분배 링(112)이 공통 캐소드 그리드(130)를 둘러싼다. 공통 캐소드 그리드(130)는 픽셀 측 상의 각각의 픽셀(116)과 접촉한다.
하나 이상의 예시되지 않은 실시예에서, 대안으로서, (공통 캐소드 대신에) 공통 애노드 및 각각의 픽셀의 n 콘택트에 범프된(bumped) CMOS 패널을 갖는 반전 아키텍처도 사용될 수 있다. 이러한 경우에, 드라이버(140)에서의 PMOS 트랜지스터 대신에 NMOS 트랜지스터가 사용될 것이다.
도 2a 내지 도 2c는, CMOS 파워 플레인 레이아웃(200)이 작은 인터리빙 캐소드 분배 영역(202, 204), 교번하는 및 콘택트 영역들(202, 204), 및 다이 영역의 4개의 측 주위에서의 전류 분배를 위한 큰 캐소드 재분배 링(212)을 갖는 대안적인 실시예를 나타낸다. 이 레이아웃에 의해, 전류는 다이 영역의 4개의 측에 걸쳐 균일하게 분배되고, 병렬로 연결된 추가적인 전류 분배 층은 주로 오믹 손실을 감소시키기 위해 사용될 수 있다. 그 결과, 마이크로 범프들에서의 오믹 전력 손실들 및 전류 밀도들이 상당히 감소된다. 또한, 하나의 타입의 캐소드 마이크로범프(uBump 또는 μBump)(206)만이 필요하여, CMOS 패널 제조 공정을 단순화한다.
도 2a는 CMOS 상부 층의 뷰(200)이다. 도 2b는 CMOS 제2 전류 분배 층의 뷰(250)이다. 도 2c는 공통 캐소드의 뷰(255)이다.
도 2a를 참조하면, 패널(200)의 모든 4개의 측이 인터리빙 콘택트 영역들을 배치하기 위해 사용될 수 있다. 하나 이상의 실시예에서, 패널의 짧은 측들(210) 상의 자유 공간은 어드레싱 회로, 구동기 컴포넌트들, 감지, 및 그와 유사한 것을 배치하기 위해 사용된다. 인터리빙 콘택트 영역들(204) 및 캐소드(202) 콘택트 영역들이 패널(200)의 4개의 측(208, 210) 주위에 배치된다.
하나 이상의 실시예에서, 및 회로들 상의 큰 캐소드 재분배 링(212)은 패널의 4개의 측(208, 210)을 따라 전류를 분배하기 위해 사용된다. 하나 이상의 실시예의 캐소드 재분배 링(212)은 완전한 링이고 u자형 링이 아니라는 점에 유의한다. 예시된 바와 같이, 디스플레이(200)의 상부 측 및 하부 측만이 전류 주입을 위해 사용된다. 하나 이상의 실시예에서, 캐소드 재분배 링(212)은 픽셀 다이 영역인 공통 캐소드 그리드(230)를 둘러싼다. 픽셀 다이 영역(230)은 복수의 픽셀(예시되지 않음)을 포함한다.
하나 이상의 실시예에서, 인터리빙 영역들은 적어도 3개의 콘택트 영역, 교번하는 (202) 콘택트 영역들 및 (204) 콘택트 영역들로 이루어진다. 도 2a에 예시된 실시예에서, 인터리빙 영역들은 CMOS 패널(200)의 4개의 측(208, 210)을 따라 주기적으로 분포된 10개의 캐소드 콘택트(202) 및 8개의 콘택트(204) 영역들로 이루어진다. 하나 이상의 실시예에서, 교번하는 (204) 및 캐소드(202) 콘택트 영역들의 수가 많을수록, 전류 분배가 더 양호해질 것이다. 따라서, 하나 이상의 실시예에서, 3개 초과 또는 5개 초과의 콘택트 영역이 사용된다. 일부 실시예들에서, 적어도 10개의 캐소드(202) 콘택트 영역 및 적어도 8개의 (204) 콘택트 영역이 있다.
하나 이상의 실시예에서, 교번하는 (204) 및 캐소드(202) 콘택트 영역들은 CMOS 패널(200)의 긴 측들(208)에 그리고 패널(200)의 2개의 짧은 측(210)을 따라 위치한다.
하나 이상의 실시예에서, 인터리빙 영역 길이는 수 백 마이크로미터와 수 밀리미터 사이에서 변할 수 있다. 하나 이상의 실시예에서, 인터리빙 영역은 대칭적일 수 있다. 다른 실시예들에서, 인터리빙 영역들은 비대칭적일 수 있다. 상이한 극성을 갖는 각각의 인터리빙 영역은 몇 마이크로미터 폭의 영역에 의해 전기적으로 격리된다. 하나 이상의 실시예에서, 경로를 위한 상부 CMOS 전류 분배 층이 사용되는데, 이는 그것이 공통 캐소드 콘택트와의 인터커넥션을 단순화하기 때문이다. 일부 실시예들에서, 제2 전류 분배 층(또는 더 많은 전류 분배 층)이 경로를 위해 사용된다. 전류는 각각의 구동기 셀의 p 콘택트에 연결된 제2 전류 분배 층에 도달하기 위해 콘택트 영역들 상에 위치한 전기적 비아들을 통과해 나갈 것이다. 하나 이상의 실시예에서, 다이 영역의 4개의 측을 둘러싸는 큰 캐소드 재분배 링(212)이 전류를 다이 주위에서 균일하게 분배하기 위해 이용된다.
도 2b를 참조하면, CMOS 제2 전류 분배 층(250)이 예시된다. 하나 이상의 실시예에서, 공통 공급 전압 (254)는 다이 영역(230)의 둘레를 둘러싸고 (204) 콘택트 영역들을 포함한다. 공통 공급 전압 (254)는 인터리빙 캐소드 전류 분배 영역들(202)을 갖는다. 하나 이상의 실시예에서, 캐소드 전류는 캐소드 전류 분배 영역(202)을 통해 진행하지 않을 것이다. 따라서, 일부 예시되지 않은 실시예들에서, 캐소드 전류 분배 영역(202)은 존재하지 않을 수 있고, 따라서 공통 공급 전압 (254)를 확장시킨다.
도 2c는 하나 이상의 실시예에 따른 공통 캐소드(255)를 예시한다. 캐소드 재분배 링(212)의 외곽 영역은 캐소드 마이크로범프(206)와 중첩된다. 캐소드 재분배 링(212)은 공통 캐소드 그리드(230)를 둘러싼다. 공통 캐소드 그리드(230)는 픽셀 측 상의 각각의 픽셀과 접촉한다.
전통적으로, CMOS 파워 플레인 레이아웃들은 최외곽 캐소드 마이크로 범프에서 매우 높은 전류 밀도를 갖는다. 이는 주로 최외곽 코너 캐소드 마이크로 범프에 전류를 제공하는 외곽 콘택트 패드에 의해 야기될 수 있다. 시간에 따른 높은 전류 밀도 및 온도는 금속간 연결의 고장 메커니즘을 가속시킬 수 있다. 균열들 또는 디라미네이션(delamination)이 하나의 캐소드 마이크로 범프에서 나타나는 경우, 전류는 마이크로 범프를 통해 흐르지 않을 것이고, 인접한 마이크로 범프의 최대 전류 밀도가 다음으로 또한 증가할 것이다.
도 3a 및 도 3b를 참조하면, 하나 이상의 실시예에서, 마이크로 범프(306)에서의 전류 밀도를 감소시키기 위한 해결책은 공통 캐소드 그리드(330)에서의 외곽 패드들과 최외곽 마이크로 범프(306x) 사이에 절연 영역들(360)을 포함시키는 것이다. 도 3b는 도 3a의 영역(370)의 확대도이다.
하나 이상의 실시예에서, 그러면 공통 캐소드 그리드(330)에서의 외곽 패드와 코너 최외곽 마이크로 범프(306x) 사이의 직류 흐름이 감소될 수 있고, 캐소드 마이크로 범프(306)에서의 전류 밀도가 그에 따라 감소될 수 있다. 하나 이상의 실시예에서, 절연된 영역들(360)은 높은 전류 밀도로 인한 최외각 코너 마이크로 범프(306x) 고장 위험의 감소를 허용한다. 절연된 영역들(360)은 전류가 최외곽 코너 마이크로 범프(306x)에 도달하는 것을 완전히 방지하지는 못할 것이다. 이 목적을 위해, 절연된 영역(360)과 최외곽 코너 캐소드 마이크로범프(306x) 사이에 적어도 10μm의 갭(345)이 있을 것이다. 적어도 2개의 마이크로 범프(306) 상에서의 전류 주입을 감소시키기 위해, 절연된 영역(360)의 길이는 적어도 80μm일 것이다. 하나 이상의 실시예에서, 절연된 영역들(360)은 양 측으로부터의 전류 주입을 감소시키기 위해 2개의 수직 에칭된 라인을 포함한다.
일부 실시예들에서, 절연된 영역들(360)은 에칭된 개구들을 포함한다. 다른 실시예들에서, 절연된 영역들(360)은 유전체 재료를 포함한다. 적합한 유전체 재료들은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlN) 및 이것들의 조합들을 포함하지만, 이에 제한되지는 않는다. 통상의 기술자는, 실리콘 산화물을 표현하기 위해 SiO와 같은 화학식들을 사용하는 것이 원소들 사이의 임의의 특정 화학량론적 관계를 함의하지는 않는다는 것을 인식할 것이다. 화학식은 단지 막의 주요 원소들을 식별한다.
가상 현실 시스템들 및 증강 현실 시스템들과 같은 시각화 시스템들은 엔터테인먼트, 교육, 의학, 및 비즈니스와 같은 분야들에서 점점 더 일반화되고 있다.
가상 현실 시스템에서, 디스플레이는 3차원 장면과 같은 장면의 뷰를 사용자에게 제시할 수 있다. 사용자는 예컨대 사용자의 머리를 재위치시킴으로써 또는 걷기에 의해 장면 내에서 이동할 수 있다. 가상 현실 시스템은 사용자의 움직임을 검출하고 움직임을 고려하기 위해 장면의 뷰를 변경할 수 있다. 예를 들어, 사용자가 사용자의 머리를 회전시킬 때, 시스템은 사용자의 시선과 일치하도록 뷰 방향들에 있어서 변하는 장면의 뷰들을 제시할 수 있다. 이러한 방식으로, 가상 현실 시스템은 3차원 장면에서 사용자의 존재를 시뮬레이션할 수 있다. 또한, 가상 현실 시스템은, 예컨대 웨어러블 위치 센서로부터 촉각적 센서 입력을 수신할 수 있고, 선택적으로 사용자에게 촉각적 피드백을 제공할 수 있다.
증강 현실 시스템에서, 디스플레이는 사용자의 주변으로부터의 요소들을 장면의 뷰에 통합시킬 수 있다. 예를 들어, 증강 현실 시스템은 사용자의 주변의 뷰에 텍스트 자막 및/또는 시각적 요소를 추가할 수 있다. 예를 들어, 소매업자는, 사용자 주변의 캡처된 이미지 위에 가구 한 점의 시각화를 통합시킴으로써, 가구 한 점이 사용자의 집의 방에서 어떻게 보이는지를 사용자에게 보여주기 위해 증강 현실 시스템을 사용할 수 있다. 사용자가 사용자의 방을 돌아다님에 따라, 시각화는 사용자의 모션을 고려하고 모션에 부합하는 방식으로 가구의 시각화를 변경한다. 예를 들어, 증강 현실 시스템은 가상 의자를 방에 위치시킬 수 있다. 사용자는 의자의 전면을 보기 위해 가상 의자 로케이션의 전면 상의 방 안에 서 있을 수 있다. 사용자는 의자의 후면을 보기 위해 가상 의자 로케이션 배후의 영역으로 방 안에서 움직일 수 있다. 이러한 방식으로, 증강 현실 시스템은 사용자의 주변의 동적 뷰에 요소들을 추가할 수 있다.
도 6은 하나 이상의 실시예의 μLED 어레이를 활용하는 시각화 시스템(10)의 한 예의 블록도를 도시한다. 시각화 시스템(10)은 헤드셋 또는 고글과 같은 웨어러블 하우징(12)을 포함할 수 있다. 하우징(12)은 아래에 상세히 설명되는 요소들을 기계적으로 지지하고 하우징할 수 있다. 일부 예들에서, 아래에 상세히 설명되는 요소들 중 하나 이상이 웨어러블 하우징(12)으로부터 분리될 수 있고 또한 무선으로 및/또는 유선 접속을 통해 웨어러블 하우징(12)에 결합가능할 수 있는 하나 이상의 추가적인 하우징에 포함될 수 있다. 예를 들어, 별도의 하우징은 예컨대 배터리, 라디오, 및 다른 요소를 포함함으로써, 웨어러블 고글의 중량을 감소시킬 수 있다. 하우징(12)은 아래에 상세히 설명되는 요소들 중 임의의 것 또는 모두에 전기적으로 전력을 공급할 수 있는 하나 이상의 배터리(14)를 포함할 수 있다. 하우징(12)은 배터리들(14)을 재충전하기 위해 벽 콘센트와 같은 외부 전원에 전기적으로 결합될 수 있는 회로를 포함할 수 있다. 하우징(12)은 WiFi와 같은 적절한 프로토콜을 통해 서버 또는 네트워크와 무선으로 통신하기 위한 하나 이상의 라디오(16)를 포함할 수 있다.
시각화 시스템(10)은 광학 센서, 오디오 센서, 촉각 센서, 열 센서, 자이로스코프 센서, 비행 시간(time-of-flight) 센서, 삼각측량 기반 센서, 및 다른 것들과 같은 하나 이상의 센서(18)를 포함할 수 있다. 일부 예들에서, 센서들 중 하나 이상은 사용자의 로케이션, 위치, 및/또는 오리엔테이션을 감지할 수 있다. 일부 예들에서, 센서들(18) 중 하나 이상은 감지된 로케이션, 위치, 및/또는 오리엔테이션에 응답하여 센서 신호를 산출할 수 있다. 센서 신호는 감지된 로케이션, 위치, 및/또는 오리엔테이션에 대응하는 센서 데이터를 포함할 수 있다. 예를 들어, 센서 데이터는 주변의 깊이 맵을 포함할 수 있다. 증강 현실 시스템과 같은 일부 예들에서, 센서들(18) 중 하나 이상은 사용자에 근접한 주변의 실시간 비디오 이미지를 캡처할 수 있다.
시각화 시스템(10)은 하나 이상의 비디오 생성 프로세서(20)를 포함할 수 있다. 하나 이상의 비디오 생성 프로세서(20)는, 서버 및/또는 저장 매체로부터, 장면에서의 객체들에 대한 위치 좌표들의 세트 또는 장면의 깊이 맵과 같은, 3차원 장면을 표현하는 장면 데이터를 수신할 수 있다. 하나 이상의 비디오 생성 프로세서(20)는 하나 이상의 센서(18)로부터 하나 이상의 센서 신호를 수신할 수 있다. 주변을 표현하는 장면 데이터 및 주변에 대한 사용자의 로케이션 및/또는 오리엔테이션을 표현하는 적어도 하나의 센서 신호에 응답하여, 하나 이상의 비디오 생성 프로세서(20)는 장면의 뷰에 대응하는 적어도 하나의 비디오 신호를 생성할 수 있다. 일부 예들에서, 하나 이상의 비디오 생성 프로세서(20)는, 사용자의 각각의 눈에 대해 하나씩, 사용자의 좌측 눈 및 우측 눈의 시점으로부터의 장면의 뷰를 제각기 표현하는 2개의 비디오 신호를 생성할 수 있다. 일부 예들에서, 하나 이상의 비디오 생성 프로세서(20)는 2개보다 많은 비디오 신호를 생성하고 이 비디오 신호들을 조합하여 양 눈에 대한 하나의 비디오 신호, 2개의 눈에 대한 2개의 비디오 신호, 또는 다른 조합들을 제공할 수 있다.
시각화 시스템(10)은 시각화 시스템(10)의 디스플레이를 위한 광을 제공할 수 있는 하나 이상의 광원(22)을 포함할 수 있다. 적합한 광원들(22)은 발광 다이오드, 모놀리식 발광 다이오드, 복수의 발광 다이오드, 발광 다이오드들의 어레이, 공통 기판 상에 배치된 발광 다이오드들의 어레이, 단일 기판 상에 배치되고 또한 개별적으로 어드레싱가능하고 제어가능한 (및/또는 그룹들 및/또는 서브세트들로 제어가능한) 발광 다이오드 요소들을 갖는 세그먼트화된 발광 다이오드, microLED(micro-light-emitting diode)들의 어레이, 및 다른 것들을 포함할 수 있다.
발광 다이오드는 백색광 발광 다이오드일 수 있다. 예를 들어, 백색광 발광 다이오드는 청색 광 또는 보라색 광과 같은 여기 광을 방출할 수 있다. 백색광 발광 다이오드는 여기 광의 일부 또는 전부를 흡수할 수 있고 또한 이에 응답하여 여기 광의 파장보다 큰 파장을 갖는 황색 광과 같은 인광체 광을 방출할 수 있는 하나 이상의 인광체(phosphor)를 포함할 수 있다.
하나 이상의 광원(22)은 상이한 컬러들 또는 파장들을 갖는 광 산출 요소들을 포함할 수 있다. 예를 들어, 광원은 적색 광을 방출할 수 있는 적색 발광 다이오드, 녹색 광을 방출할 수 있는 녹색 발광 다이오드, 및 청색 광을 방출할 수 있는 청색 발광 다이오드를 포함할 수 있다. 적색, 녹색, 및 청색 광은 전자기 스펙트럼의 가시 부분에서 시각적으로 인지할 수 있는 임의의 적절한 컬러를 산출하기 위해 특정된 비율들로 조합된다.
시각화 시스템(10)은 하나 이상의 변조기(24)를 포함할 수 있다. 변조기들(24)은 적어도 2개의 구성 중 하나로 구현될 수 있다.
제1 구성에서, 변조기들(24)은 광원들(22)을 직접 변조할 수 있는 회로를 포함할 수 있다. 예를 들어, 광원들(22)은 발광 다이오드들의 어레이를 포함할 수 있고, 변조기들(24)은 어레이 내의 각각의 발광 다이오드에게 지향되는 전력, 전압, 및/또는 전류를 직접 변조하여 변조된 광을 형성할 수 있다. 변조는 아날로그 방식 및/또는 디지털 방식으로 수행될 수 있다. 일부 예들에서, 광원들(22)은 적색 발광 다이오드들의 어레이, 녹색 발광 다이오드들의 어레이, 및 청색 발광 다이오드들의 어레이를 포함할 수 있으며, 변조기들(24)은 적색 발광 다이오드들, 녹색 발광 다이오드들, 및 청색 발광 다이오드들을 직접 변조하여, 변조된 광을 형성함으로써 특정된 이미지를 산출할 수 있다.
제2 구성에서, 변조기들(24)은 액정 패널과 같은 변조 패널을 포함할 수 있다. 광원들(22)은 변조 패널을 조명하기 위해, 균일한 조명, 또는 거의 균일한 조명을 산출할 수 있다. 변조 패널은 픽셀들을 포함할 수 있다. 각각의 픽셀은 전기적 변조 신호에 응답하여 변조 패널 영역의 각자의 부분을 선택적으로 감쇠시켜 변조된 광을 형성할 수 있다. 일부 예들에서, 변조기들(24)은 상이한 컬러들의 광을 변조할 수 있는 다중의 변조 패널을 포함할 수 있다. 예를 들어, 변조기들(24)은 적색 발광 다이오드와 같은 적색 광원으로부터의 적색 광을 감쇠시킬 수 있는 적색 변조 패널, 녹색 발광 다이오드와 같은 녹색 광원으로부터의 녹색 광을 감쇠시킬 수 있는 녹색 변조 패널, 및 청색 발광 다이오드와 같은 청색 광원으로부터의 청색 광을 감쇠시킬 수 있는 청색 변조 패널을 포함할 수 있다.
제2 구성의 일부 예들에서, 변조기들(24)은 백색 광 발광 다이오드와 같은 백색 광원으로부터 균일한 백색 광 또는 거의 균일한 백색 광을 수신할 수 있다. 변조 패널은 변조 패널의 각각의 픽셀 상에 파장 선택적 필터들을 포함할 수 있다. 패널 픽셀들은 (3개 또는 4개의 그룹과 같은) 그룹들로 배열될 수 있으며, 여기서 각각의 그룹은 컬러 이미지의 픽셀을 형성할 수 있다. 예를 들어, 각각의 그룹은 적색 컬러 필터를 갖는 패널 픽셀, 녹색 컬러 필터를 갖는 패널 픽셀, 및 청색 컬러 필터를 갖는 패널 픽셀을 포함할 수 있다. 다른 적절한 구성들이 또한 사용될 수 있다.
시각화 시스템(10)은 하나 이상의 변조 프로세서(26)를 포함할 수 있으며, 이 변조 프로세서들은 예컨대 하나 이상의 비디오 생성 프로세서(20)로부터 비디오 신호를 수신할 수 있고, 이에 응답하여 전기적 변조 신호를 산출할 수 있다. 변조기들(24)이 광원들(22)을 직접 변조하는 구성들에 대해, 전기적 변조 신호는 광원들(24)을 구동할 수 있다. 변조기들(24)이 변조 패널을 포함하는 구성들에 대해, 전기적 변조 신호는 변조 패널을 구동할 수 있다.
시각화 시스템(10)은 상이한 컬러들의 광 빔들을 조합하여 단일의 다중 컬러 빔을 형성할 수 있는 (빔 스플리터들(28)로도 알려진) 하나 이상의 빔 조합기(28)를 포함할 수 있다. 광원들(22)이 상이한 컬러들의 다중의 발광 다이오드를 포함할 수 있는 구성들에 대해, 시각화 시스템(10)은 상이한 컬러들의 광을 조합하여 단일의 다중 컬러 빔을 형성할 수 있는 하나 이상의 파장 감지 (예를 들어, 2색성) 빔 스플리터들(28)을 포함할 수 있다.
시각화 시스템(10)은 적어도 2개의 구성 중 하나에서 변조된 광을 뷰어의 눈들을 향해 지향시킬 수 있다. 제1 구성에서, 시각화 시스템(10)은 프로젝터로서 기능할 수 있으며, 변조된 광을 하나 이상의 스크린(32) 상으로 투영할 수 있는 적절한 투영 광학계(30)를 포함할 수 있다. 스크린들(32)은 사용자의 눈으로부터 적절한 거리에 위치할 수 있다. 시각화 시스템(10)은 선택적으로, 500mm, 750mm과 같은 근접 초점 거리 또는 또 다른 적절한 거리와 같은, 눈으로부터의 적절한 거리에 스크린(32)의 허상을 위치시킬 수 있는 하나 이상의 렌즈(34)를 포함할 수 있다. 일부 예들에서, 시각화 시스템(10)은 변조된 광이 사용자의 양 눈을 향해 지향될 수 있도록 단일 스크린(32)을 포함할 수 있다. 일부 예들에서, 시각화 시스템(10)은 2개의 스크린(32)을 포함할 수 있으며, 따라서 각각의 스크린(32)으로부터의 변조된 광은 사용자의 각각의 눈을 향해 지향될 수 있다. 일부 예들에서, 시각화 시스템(10)은 2개보다 많은 스크린(32)을 포함할 수 있다. 제2 구성에서, 시각화 시스템(10)은 변조된 광을 뷰어의 한쪽 눈으로 또는 양쪽 눈으로 직접 지향시킬 수 있다. 예를 들어, 투영 광학계(30)는 사용자의 눈의 망막 상에 이미지를 형성하거나, 또는 사용자의 2개의 눈의 각각의 망막 상에 이미지를 형성할 수 있다.
증강 현실 시스템들의 일부 구성들의 경우, 시각화 시스템(10)은 적어도 부분적으로 투명한 디스플레이를 포함할 수 있으며, 따라서 사용자는 디스플레이를 통해 사용자의 주변을 볼 수 있다. 이러한 구성들의 경우, 증강 현실 시스템은, 주변 환경 자체가 아니라, 주변 환경의 증강에 대응하는 변조된 광을 산출할 수 있다. 예를 들어, 의자를 보여주는 소매업자의 예에서, 증강 현실 시스템은, 의자에 대응하지만 방의 나머지에는 대응하지 않는 변조된 광을 스크린 쪽으로 또는 사용자의 눈 쪽으로 지향시킬 수 있다.
본 개시내용이 이제 다음의 예들을 참조하여 설명된다. 본 개시내용의 몇몇 예시적인 실시예들을 기술하기 전에, 본 개시내용이 이하의 설명에 제시된 구성 또는 공정 단계들의 상세사항들로 제한되지는 않는다는 것을 이해할 것이다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식으로 실시되거나 수행될 수 있다.
예들
비교예 1
2개의 전류 분배 층을 갖는 CMOS 레이아웃이 형성되었다. CMOS 레이아웃은 u자형 캐소드 링을 갖는다. CMOS 레이아웃에 대한 전류 밀도가 계산되었다. 도 4a에 예시된 바와 같이, 전류 밀도는 균일하지 않다.
예 2:
8개의 인터리빙 전류 분배 영역을 갖는 CMOS 레이아웃이 형성되었다. 8개의 인터리빙 전류 분배 영역을 갖는 CMOS 레이아웃에 대한 전류 밀도가 계산되었다. 도 4b에 예시된 바와 같이, 전류 밀도는 균일하였다.
표 1은 2개의 전류 분배 층을 갖는 비교예 1 CMOS 레이아웃과 하부 및 상부 패널 측들 상에 인터리빙 영역들을 갖고 또한 연속 전류 분배 링을 갖는 예 2 CMOS 레이아웃 사이의 전력 손실들의 비교를 도시한다. 오믹 손실은 하나 이상의 실시예의 파워 플레인 레이아웃에서 40%보다 많이 감소된다. 캐소드 마이크로 범프들을 통과해 나아가는 평균 전류 밀도도 훨씬 더 낮다.
전력 손실의 비교
설계 손실(W) 손실(W) 공통 캐소드 손실(W) 총 손실(W) 마이크로 범프 평균 J
비교예 1
 0.58 1.98 0.65 3.22 261.5
예 2 0.52 1.05 0.21 1.78 138.2
예 3:
8개의 인터리빙 전류 분배 영역을 갖는 CMOS 레이아웃이 형성되었다. 레이아웃은 외곽 패드들과 최외곽 마이크로 범프 비아들 사이에 절연 영역들을 갖지 않았다. 전류 밀도가 측정되었고 도 7a에 도시된다.
예 4:
8개의 인터리빙 전류 분배 영역을 갖는 CMOS 레이아웃이 형성되었다. 레이아웃은 외곽 패드들과 최외곽 마이크로 범프 비아들 사이에 절연 영역들을 가졌다. 전류 밀도가 측정되었다. 도 5a 및 도 5b는 외곽 콘택트 영역과 최외곽 코너 마이크로 범프 사이에 절연된 영역을 갖는 레이아웃(실시예 4)과 갖지 않는 레이아웃(실시예 3) 사이의 캐소드 마이크로 범프에서의 전류 밀도를 비교한다. 절연된 영역을 갖는 레이아웃의 최외곽 코너 캐소드 마이크로 범프에서의 전류 밀도는 30%보다 많이 감소된다.
실시예들
다양한 실시예들이 아래에 열거된다. 아래에 열거된 실시예들은 본 발명의 범위에 따라 모든 양태들 및 다른 실시예들과 조합될 수 있다는 것을 이해할 것이다.
실시예 (a). CMOS 파워 플레인으로서: 내측 부분 및 외측 부분을 갖는 캐소드 재분배 링 - 내측 부분은 다이 픽셀 영역의 둘레를 둘러싸고, 외측 부분은 캐소드 전류 분배 영역과 인터리빙되는 공통 공급 전압 를 포함함 -; 및 다이 픽셀 영역의 둘레를 따라 캐소드 재분배 링의 내측 부분과 접촉하는 복수의 캐소드 마이크로범프(μbump)를 포함한다.
실시예 (b). 실시예 (a)의 CMOS 파워 플레인에 있어서, 공통 공급 전압 및 캐소드 전류 분배 영역은 다이 픽셀 영역의 2개의 측에서 인터리빙된다.
실시예 (c). 실시예 (a) 또는 (b)의 CMOS 파워 플레인에 있어서, 공통 공급 전압 및 캐소드 전류 분배 영역은 다이 픽셀 영역의 4개의 측에서 인터리빙된다.
실시예 (d). 실시예 (a) 내지 (c)의 CMOS 파워 플레인에 있어서, 적어도 3개의 캐소드 전류 분배 영역과 인터리빙되는 적어도 3개의 공통 공급 전압 가 있다.
실시예 (e). 실시예 (a) 내지 (d)의 CMOS 파워 플레인에 있어서, 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 재분배 링 상의 절연된 영역을 추가로 포함한다.
실시예 (f). 실시예 (a) 내지 실시예 (e)의 CMOS 파워 플레인에 있어서, 절연된 영역은 에칭된 라인들을 포함한다.
실시예 (g). 실시예 (a) 내지 실시예 (f)의 CMOS 파워 플레인에 있어서, 절연된 영역은 유전체 재료를 포함한다.
실시예 (h). 실시예 (a) 내지 실시예 (g)의 CMOS 파워 플레인에 있어서, 다이 픽셀 영역에 연결된 복수의 PMOS 트랜지스터를 추가로 포함한다.
실시예 (i). 실시예 (a) 내지 실시예 (h)의 CMOS 파워 플레인에 있어서, 복수의 캐소드 마이크로범프는 공통 캐소드 그리드에 전기적으로 연결된다.
실시예 (j). 실시예 (a) 내지 실시예 (i)의 CMOS 파워 플레인에 있어서, 다이 픽셀 영역은 복수의 픽셀을 포함한다.
실시예 (k). 실시예 (a) 내지 실시예 (j)의 CMOS 파워 플레인에 있어서, 절연된 영역은 80 μm보다 큰 크기를 갖는다.
실시예 (l). CMOS 레이아웃으로서: 기판 상의 파워 플레인 - 파워 플레인은 파워 플레인의 적어도 2개의 측을 따라 균일하게 분산된 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역을 가짐 -; 파워 플레인의 4개의 측을 따라 연장되는 캐소드 전류 재분배 링; 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역 각각을 복수의 픽셀의 대응하는 p 콘택트에 연결하는 복수의 캐소드 마이크로범프; 및 복수의 픽셀과 복수의 캐소드 마이크로범프를 전기적으로 연결하는 공통 캐소드 그리드를 포함한다.
실시예 (m). 실시예 (l)의 CMOS 레이아웃에 있어서, 콘택트 영역 및 캐소드 콘택트 영역은 2개의 측에서 인터리빙된다.
실시예 (n). 실시예 (l) 또는 (m)의 CMOS 레이아웃에 있어서, 콘택트 영역 및 캐소드 콘택트 영역은 4개의 측에서 인터리빙된다.
실시예 (o). 실시예 (l) 내지 (n)의 CMOS 레이아웃에 있어서, 적어도 3개의 캐소드 콘택트 영역과 교번하는 적어도 3개의 콘택트 영역이 있다.
실시예 (p). 실시예 (l) 내지 (o)의 CMOS 레이아웃에 있어서, 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 전류 재분배 링 상의 절연된 영역을 추가로 포함한다.
실시예 (q). 실시예 (l) 내지 (p)의 CMOS 레이아웃에 있어서, 절연된 영역은 에칭된 라인들을 포함한다.
실시예 (r). 실시예 (l) 내지 실시예 (q)의 CMOS 레이아웃에 있어서, 절연된 영역은 유전체 재료를 포함한다.
실시예 (s). 실시예 (l) 내지 (r)의 CMOS 레이아웃에 있어서, 복수의 픽셀 중 적어도 하나에 병렬로 연결되는 복수의 PMOS 트랜지스터를 추가로 포함한다.
실시예 (t). 실시예 (l) 내지 (s)의 CMOS 레이아웃에 있어서, 절연된 영역은 80 μm보다 더 큰 크기를 갖는다.
실시예 (u). CMOS 파워 플레인으로서: 내측 부분과 외측 부분을 갖는 캐소드 재분배 링 - 내측 부분은 다이 픽셀 영역의 둘레를 둘러싸고, 외측 부분은 CMOS 파워 플레인의 제1 측, 제2 측, 제3 측, 및 제4 측을 따라 캐소드 전류 분배 영역과 인터리빙되는 영역 공통 공급 전압 를 포함함 -; 및 다이 픽셀 영역의 둘레를 따라 캐소드 재분배 링의 내측 부분과 접촉하는 복수의 캐소드 마이크로범프(μbump)를 포함한다.
실시예 (v). 실시예 (u)의 CMOS 파워 플레인에 있어서, 적어도 3개의 캐소드 전류 분배 영역과 인터리빙되는 적어도 3개의 공통 공급 전압 영역이 있다.
실시예 (w). 실시예 (u) 내지 (v)의 CMOS 파워 플레인에 있어서, 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 재분배 링 상의 절연된 영역을 추가로 포함한다.
실시예 (x). 실시예 (u) 내지 실시예 (w)의 CMOS 파워 플레인에 있어서, 절연된 영역은 에칭된 라인들을 포함한다.
실시예 (y). 실시예 (u) 내지 실시예 (x)의 CMOS 파워 플레인에 있어서, 절연된 영역은 유전체 재료를 포함한다.
실시예 (z). 실시예 (u) 내지 실시예 (y)의 CMOS 파워 플레인에 있어서, 다이 픽셀 영역에 연결된 복수의 PMOS 트랜지스터를 추가로 포함한다.
실시예 (aa). 실시예 (u) 내지 (z)의 CMOS 파워 플레인에 있어서, 복수의 캐소드 마이크로범프는 공통 캐소드 그리드에 전기적으로 연결된다.
실시예 (bb). 실시예 (u) 내지 (aa)의 CMOS 파워 플레인에 있어서, 다이 픽셀 영역은 복수의 픽셀을 포함한다.
실시예 (cc). 실시예 (u) 내지 실시예 (bb)의 CMOS 파워 플레인에 있어서, 절연된 영역은 80 μm 초과의 크기를 갖는다.
실시예 (dd). 실시예 (u) 내지 실시예 (cc)의 CMOS 파워 플레인에 있어서, 절연된 영역은 복수의 캐소드 마이크로 범프 중 하나로부터 적어도 10 μm 떨어져 있다.
실시예 (ee). CMOS 레이아웃으로서: 기판 상의 파워 플레인 - 파워 플레인은 파워 플레인의 제1 측, 제2 측, 제3 측, 및 제4 측을 따라 분산된 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역을 가짐 -; 파워 플레인의 제1 측, 제2 측, 제3 측, 및 제4 측을 따라 연장되는 캐소드 전류 재분배 링; 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역 각각을 복수의 픽셀의 대응하는 p 콘택트에 연결하는 복수의 캐소드 마이크로범프; 및 복수의 픽셀과 복수의 캐소드 마이크로범프를 전기적으로 연결하는 공통 캐소드 그리드를 포함한다.
실시예 (ff). 실시예 (ee)의 CMOS 레이아웃에 있어서, 적어도 3개의 캐소드 콘택트 영역과 교번하는 적어도 3개의 콘택트 영역이 있다.
실시예 (gg). 실시예 (ee) 내지 실시예 (ff)의 CMOS 레이아웃에 있어서, 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 전류 재분배 링 상의 절연된 영역을 추가로 포함한다.
실시예 (hh). 실시예 (ee) 내지 실시예 (gg)의 CMOS 레이아웃에 있어서, 절연된 영역은 에칭된 라인들을 포함한다.
실시예 (ii). 실시예 (ee) 내지 실시예 (hh)의 CMOS 레이아웃에 있어서, 복수의 픽셀 중 적어도 하나에 병렬로 연결된 복수의 PMOS 트랜지스터를 추가로 포함한다.
실시예 (jj). 실시예 (ee) 내지 실시예 (ii)의 CMOS 파워 플레인에 있어서, 절연된 영역은 80 μm 초과의 크기를 갖는다.
실시예 (kk). 실시예 (ee) 내지 실시예 (jj)의 CMOS 레이아웃에 있어서, 절연된 영역은 복수의 캐소드 마이크로범프 중 하나로부터 적어도 10 μm 떨어져 있다.
실시예 (ll). 실시예 (ee) 내지 실시예 (kk)의 CMOS 레이아웃에 있어서, 절연된 영역은 유전체 재료를 포함한다.
실시예 (mm). 실시예 (ee) 내지 실시예 (ll)의 CMOS 레이아웃에 있어서, 교번하는 콘택트 영역들 및 캐소드 콘택트 영역들은 파워 플레인의 제1 측, 제2 측, 제3 측, 및 제4 측을 따라 균일하게 분산된다.
실시예 (nn). CMOS 파워 플레인으로서: 내측 부분 및 외측 부분을 갖는 캐소드 재분배 링- 내측 부분은 다이 픽셀 영역의 둘레를 둘러싸고, 외측 부분은 캐소드 전류 분배 영역과 인터리빙되는 영역 공통 공급 전압 를 포함함 -; 다이 픽셀 영역의 둘레를 따라 캐소드 재분배 링의 내측 부분과 접촉하는 복수의 캐소드 마이크로범프; 및 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 재분배 링 상의 절연된 영역을 포함한다.
실시예 (oo). 실시예 (nn)의 CMOS 파워 플레인에 있어서, 공통 공급 전압 및 캐소드 전류 분배 영역은 다이 픽셀 영역의 2개의 측에서 인터리빙된다.
실시예 (pp). 실시예 (nn) 내지 실시예 (oo)의 CMOS 파워 플레인에 있어서, 공통 공급 전압 및 캐소드 전류 분배 영역은 다이 픽셀 영역의 4개의 측에서 인터리빙된다.
실시예 (qq). 실시예 (nn) 내지 실시예 (pp)의 CMOS 파워 플레인에 있어서, 적어도 3개의 캐소드 전류 분배 영역과 인터리빙되는 적어도 3개의 공통 공급 전압 이 있다.
실시예 (rr). 실시예 (nn) 내지 실시예 (qq)의 CMOS 파워 플레인에 있어서, 절연된 영역은 에칭된 라인들을 포함한다.
실시예 (ss). 실시예 (nn) 내지 실시예 (rr)의 CMOS 파워 플레인에 있어서, 절연된 영역은 유전체 재료를 포함한다.
실시예 (tt). 실시예 (nn) 내지 실시에 (ss)의 CMOS 파워 플레인에 있어서, 복수의 캐소드 마이크로 범프는 공통 캐소드 그리드에 전기적으로 연결된다.
실시예 (uu). 실시예 (nn) 내지 실시예 (tt)의 CMOS 파워 플레인에 있어서, 다이 픽셀 영역은 복수의 픽셀을 포함한다.
실시예 (vv). 실시예 (nn) 내지 실시예 (uu)의 CMOS 파워 플레인에 있어서, 절연된 영역은 80 μm 초과의 크기를 갖는다.
실시예 (ww). 실시예 (nn) 내지 실시예 (vv)의 CMOS 파워 플레인에 있어서, 절연된 영역은 복수의 캐소드 마이크로 범프 중 하나로부터 적어도 10 μm 떨어져 있다.
실시예 (xx). 실시예 (nn) 내지 실시예 (ww)의 CMOS 파워 플레인에 있어서, 10개의 캐소드 전류 분배 영역과 인터리빙되는 8개의 공통 공급 전압 가 있다.
실시예 (yy). CMOS 레이아웃으로서: 기판 상의 파워 플레인 - 파워 플레인은 파워 플레인의 적어도 2개의 측을 따라 균일하게 분산된 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역을 가짐 -; 파워 플레인의 4개의 측을 따라 연장되는 캐소드 전류 재분배 링; 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역 각각을 복수의 픽셀의 대응하는 p 콘택트에 연결하는 복수의 캐소드 마이크로범프; 복수의 캐소드 마이크로범프 중 하나에 인접한 캐소드 전류 재분배 링 상의 절연된 영역; 및 복수의 픽셀과 복수의 캐소드 마이크로범프를 전기적으로 연결하는 공통 캐소드 그리드를 포함한다.
실시예 (zz). 실시예 (yy)의 CMOS 레이아웃에 있어서, 콘택트 영역들 및 캐소드 콘택트 영역들은 2개의 측에서 인터리빙된다.
실시예 (aaa). 실시예 (yy) 내지 실시예 (zz)의 CMOS 레이아웃에 있어서, 콘택트 영역들 및 캐소드 콘택트 영역들은 4개의 측에서 인터리빙된다.
실시예 (bbb). 실시예 (yy) 내지 실시예 (aaa)의 CMOS 레이아웃에 있어, 적어도 3개의 캐소드 콘택트 영역과 교번하는 적어도 3개의 콘택트 영역이 있다.
실시예 (ccc). 실시예 (yy) 내지 실시예 (bbb)의 CMOS 레이아웃에 있어서, 절연된 영역은 에칭된 라인들을 포함한다.
실시예 (ddd). 실시예 (yy) 내지 실시예 (ccc)의 CMOS 레이아웃에 있어서, 절연된 영역은 유전체 재료를 포함한다.
실시예 (eee). 실시예 (yy) 내지 실시예 (ddd)의 CMOS 레이아웃에 있어서, 복수의 픽셀 중 적어도 하나에 병렬로 연결되는 복수의 PMOS 트랜지스터를 추가로 포함한다.
실시예 (fff). 실시예 (yy) 내지 실시예 (eee)의 CMOS 레이아웃에 있어서, 절연된 영역은 80 μm 초과의 크기를 갖는다.
실시예 (ggg). 실시예 (yy) 내지 실시예 (fff)의 CMOS 레이아웃에 있어서, 절연된 영역은 복수의 캐소드 마이크로 범프 중 하나로부터 적어도 10 μm 떨어져 있다.
본 명세서에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히, 다음의 청구항들의 맥락에서) 용어들("a" 및 "an" 및 "the") 및 유사한 지시대상들의 이용은, 본 명세서에서 이와 다르게 표시되거나 맥락에 의해 명확하게 모순되지 않으면, 단수 및 복수의 양자를 커버하도록 해석해야 한다. 본 명세서에서의 값들의 범위의 기재는, 본 명세서에서 이와 다르게 표시되지 않으면, 그 범위 내에 속하는 각각의 개별 값을 개별적으로 지칭하는 속기 방법의 역할을 하도록 단지 의도되고, 각각의 개별 값은 그것이 본 명세서에서 개별적으로 기재되기나 한 것처럼 명세서에 통합된다. 본 명세서에 설명된 모든 방법들은 본 명세서에서 달리 표시되거나 맥락에 의해 달리 명확히 모순되지 않는 한 임의의 적절한 순서로 수행될 수 있다. 본 명세서에 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예를 들어, "~와 같은")의 사용은 단지 재료들 및 방법들을 더 잘 설명하도록 의도되며, 달리 청구되지 않는 한, 범위에 대한 제한을 제기하지 않는다. 명세서 내의 어떠한 언어도 임의의 청구되지 않은 요소를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 나타내는 것으로 해석해서는 안 된다.
본 명세서 전체에 걸쳐 용어 제1, 제2, 제3 등에 대한 언급은 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있으며, 이러한 요소들은 이러한 용어들에 의해 제한되지 않아야 한다. 이러한 용어들은 하나의 요소를 또 다른 요소와 구별하기 위해 사용될 수 있다.
본 명세서 전체에 걸쳐 또 다른 요소 "상에" 있거나 또 다른 요소 "상으로" 연장되는 층, 영역, 또는 기판에 대한 언급은 이것이 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있거나 또는 개재 요소들이 또한 존재할 수 있다는 것을 의미한다. 요소가 또 다른 요소 "바로 위에(directly on)" 있거나 또 다른 요소 "바로 위로(directly onto)" 연장되는 것으로 언급될 때, 개재 요소들이 존재하지 않을 수 있다. 더욱이, 한 요소가 또 다른 요소에 "연결된" 또는 "결합된" 것으로 언급될 때, 그것은 다른 요소에 직접 연결 또는 결합될 수 있고 및/또는 하나 이상의 개재 요소를 통해 다른 요소에 연결 또는 결합될 수 있다. 한 요소가 또 다른 요소에 "직접 연결" 또는 "직접 결합"되는 것으로 언급될 때, 그 요소와 다른 요소 사이에는 개재 요소가 존재하지 않는다. 이러한 용어들은 도면들에 묘사된 임의의 오리엔테이션에 더하여 요소의 상이한 오리엔테이션들을 포괄하는 것을 의도한다는 것을 이해할 것이다.
"아래에(below)", "위에(above)", "상부(upper)", "하부(lower)", "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적 용어들은 도면들에서 예시된 바와 같은 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 설명하기 위하여 본 명세서에서 사용될 수 있다. 이들 용어들은 도면들에 묘사된 오리엔테이션에 더하여 디바이스의 상이한 오리엔테이션들을 포괄하고자 의도된다는 것을 이해할 것이다.
본 명세서 전체에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예" 또는 "실시예"에 대한 언급은 그 실시예와 관련하여 설명된 특정한 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서" 와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예에서, 특정의 특징들, 구조들, 재료들, 또는 특성들은 임의의 적합한 방식으로 조합된다.
본 명세서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 본 개시내용의 원리들 및 응용들을 예시할 뿐이라는 것을 이해해야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않고서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있다는 것이 본 기술분야의 통상의 기술자들에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그것들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. CMOS 파워 플레인으로서:
    내측 부분 및 외측 부분을 갖는 캐소드 재분배 링 - 상기 내측 부분은 다이 픽셀 영역의 둘레를 둘러싸고, 상기 외측 부분은 캐소드 전류 분배 영역과 인터리빙되는 공통 공급 전압 를 포함함 -; 및
    상기 다이 픽셀 영역의 둘레를 따라 상기 캐소드 재분배 링의 내측 부분과 접촉하는 복수의 캐소드 마이크로범프를 포함하는 CMOS 파워 플레인.
  2. 제1항에 있어서, 상기 공통 공급 전압 및 상기 캐소드 전류 분배 영역은 상기 다이 픽셀 영역의 2개의 측에서 인터리빙되는 CMOS 파워 플레인.
  3. 제1항에 있어서, 상기 공통 공급 전압 및 상기 캐소드 전류 분배 영역은 상기 다이 픽셀 영역의 4개의 측에서 인터리빙되는 CMOS 파워 플레인.
  4. 제1항에 있어서, 적어도 3개의 캐소드 전류 분배 영역과 인터리빙되는 적어도 3개의 공통 공급 전압 가 있는 CMOS 파워 플레인.
  5. 제1항에 있어서, 상기 복수의 캐소드 마이크로범프 중 하나에 인접한 상기 캐소드 재분배 링 상의 절연된 영역을 추가로 포함하는 CMOS 파워 플레인.
  6. 제5항에 있어서, 상기 절연된 영역은 에칭된 라인들을 포함하는 CMOS 파워 플레인.
  7. 제5항에 있어서, 상기 절연된 영역은 유전체 재료를 포함하는 CMOS 파워 플레인.
  8. 제1항에 있어서, 상기 다이 픽셀 영역에 연결된 복수의 PMOS 트랜지스터를 추가로 포함하는 CMOS 파워 플레인.
  9. 제1항에 있어서, 상기 복수의 캐소드 마이크로범프는 공통 캐소드 그리드에 전기적으로 연결되는 CMOS 파워 플레인.
  10. 제1항에 있어서, 상기 다이 픽셀 영역은 복수의 픽셀을 포함하는 CMOS 파워 플레인.
  11. 제5항에 있어서, 상기 절연된 영역은 80μm보다 큰 크기를 갖는 CMOS 파워 플레인.
  12. CMOS 레이아웃으로서:
    기판 상의 파워 플레인 - 상기 파워 플레인은 상기 파워 플레인의 적어도 2개의 측을 따라 균일하게 분산된 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역을 가짐 -;
    상기 파워 플레인의 4개의 측을 따라 연장되는 캐소드 전류 재분배 링;
    상기 복수의 교번하는 콘택트 영역 및 캐소드 콘택트 영역 각각을 복수의 픽셀의 대응하는 p 콘택트에 연결하는 복수의 캐소드 마이크로범프; 및
    상기 복수의 픽셀과 상기 복수의 캐소드 마이크로범프를 전기적으로 연결하는 공통 캐소드 그리드를 포함하는 CMOS 레이아웃.
  13. 제12항에 있어서, 상기 콘택트 영역들 및 상기 캐소드 콘택트 영역들은 2개의 측에서 인터리빙되는 CMOS 레이아웃.
  14. 제12항에 있어서, 상기 콘택트 영역들 및 상기 캐소드 콘택트 영역들은 4개의 측에서 인터리빙되는 CMOS 레이아웃.
  15. 제12항에 있어서, 적어도 3개의 캐소드 콘택트 영역과 교번하는 적어도 3개의 콘택트 영역이 있는 CMOS 레이아웃.
  16. 제12항에 있어서, 상기 복수의 캐소드 마이크로범프 중 하나에 인접한 상기 캐소드 전류 재분배 링 상의 절연된 영역을 추가로 포함하는 CMOS 레이아웃.
  17. 제16항에 있어서, 상기 절연된 영역은 에칭된 라인들을 포함하는 CMOS 레이아웃.
  18. 제17항에 있어서, 상기 절연된 영역은 유전체 재료를 포함하는 CMOS 레이아웃.
  19. 제12항에 있어서, 상기 복수의 픽셀 중 적어도 하나에 병렬로 연결된 복수의 PMOS 트랜지스터를 추가로 포함하는 CMOS 레이아웃.
  20. 제16항에 있어서, 상기 절연된 영역은 80μm보다 큰 크기를 갖는 CMOS 레이아웃.
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US8642363B2 (en) * 2009-12-09 2014-02-04 Nano And Advanced Materials Institute Limited Monolithic full-color LED micro-display on an active matrix panel manufactured using flip-chip technology
US9583466B2 (en) * 2013-12-27 2017-02-28 Apple Inc. Etch removal of current distribution layer for LED current confinement
KR102405745B1 (ko) * 2015-08-05 2022-06-03 삼성전자주식회사 반도체 장치
US11631594B2 (en) * 2019-11-19 2023-04-18 Lumileds Llc Fan out structure for light-emitting diode (LED) device and lighting system

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