KR20240068866A

KR20240068866A - 스캔 드라이버 및 표시 장치

Info

Publication number: KR20240068866A
Application number: KR1020220148690A
Authority: KR
Inventors: 김경호; 이기창
Original assignee: 삼성디스플레이 주식회사
Filing date: 2022-11-09
Publication date: 2024-05-20

Abstract

스캔 드라이버는 복수의 스테이지들을 포함한다. 각 스테이지는 입력 신호, 제1 클록 신호 및 제2 클록 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제어 회로, 제1 노드의 전압 및 제2 노드의 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로, 캐리 신호, 인에이블 신호 및 반전 인에이블 신호에 응답하여 인에이블 노드의 전압을 제어하는 인에이블 노드 제어 회로, 제2 노드의 전압 및 인에이블 노드의 전압에 응답하여 제3 노드의 전압을 제어하는 마스킹 회로, 및 제1 노드의 전압 및 제3 노드의 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함한다. 이에 따라, 스캔 드라이버의 각 스테이지는 인에이블 신호에 응답하여 스캔 신호를 선택적으로 출력할 수 있다.

Description

스캔 드라이버 및 표시 장치{SCAN DRIVER AND DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 다중 주파수 구동(Multi-Frequency Driving; MFD)을 수행하는 표시 장치에 적용될 수 있는 스캔 드라이버, 및 이를 포함하는 표시 장치에 관한 것이다.

최근, 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있고, 특히 스마트 폰, 태블릿 컴퓨터와 같은 모바일 기기에서의 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있다. 이러한 표시 장치의 전력 소모 감소를 위하여, 일반 구동 주파수보다 낮은 저 구동 주파수로 표시 패널을 구동 또는 리프레쉬하는 저주파 구동 기술이 개발되었다.

한편, 이러한 저주파 구동 기술이 적용된 종래의 표시 장치에서는, 표시 패널의 전체 영역에서 정지 영상이 표시되지 않는 경우, 즉 표시 패널의 일부 영역에서만 정지 영상이 표시되는 경우, 표시 패널의 전체 영역이 일반 구동 주파수로 구동되었다. 즉, 이 경우, 저주파 구동이 수행되지 못하고, 전력 소모가 감소되지 못하였다.

본 발명의 일 목적은 표시 패널의 각각의 영역들에 서로 다른 구동 주파수들로 스캔 신호들을 제공할 수 있는 스캔 드라이버를 제공하는 것이다.

본 발명의 다른 목적은 상기 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.

다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 입력 신호, 제1 클록 신호 및 제2 클록 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제어 회로, 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로, 상기 캐리 신호, 인에이블 신호 및 반전 인에이블 신호에 응답하여 인에이블 노드의 전압을 제어하는 인에이블 노드 제어 회로, 상기 제2 노드의 전압 및 상기 인에이블 노드의 전압에 응답하여 제3 노드의 전압을 제어하는 마스킹 회로, 및 상기 제1 노드의 전압 및 상기 제3 노드의 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함한다.

일 실시예에서, 제1 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 상기 제1 레벨을 가지는 경우, 상기 인에이블 노드 제어 회로는 상기 인에이블 노드의 전압을 제2 레벨로 제어할 수 있다. 상기 마스킹 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제2 레벨을 가지는 상기 인에이블 노드의 전압에 응답하여 상기 제3 노드의 전압을 상기 제2 레벨로 제어할 수 있다. 상기 스캔 출력 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제2 레벨을 가지는 상기 제3 노드의 전압에 응답하여 상기 제1 레벨을 가지는 상기 스캔 신호를 출력할 수 있다.

일 실시예에서, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 도중 상기 인에이블 신호가 상기 제1 레벨로부터 상기 제2 레벨로 변경되는 경우, 상기 인에이블 노드 제어 회로는 상기 제1 레벨을 가지는 상기 캐리 신호의 출력이 완료될 때까지 상기 인에이블 노드의 전압을 상기 제2 레벨로 유지할 수 있다.

일 실시예에서, 제1 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 제2 레벨을 가지는 경우, 상기 인에이블 노드 제어 회로는 상기 인에이블 노드의 전압을 상기 제1 레벨로 제어할 수 있다. 상기 마스킹 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제1 레벨을 가지는 상기 인에이블 노드의 전압에 응답하여 상기 제3 노드의 전압을 상기 제1 레벨로 제어할 수 있다. 상기 스캔 출력 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제1 레벨을 가지는 상기 제3 노드의 전압에 응답하여 상기 제1 레벨을 가지는 상기 스캔 신호를 출력하지 않을 수 있다.

일 실시예에서, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 도중 상기 인에이블 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변경되는 경우, 상기 인에이블 노드 제어 회로는 상기 제1 레벨을 가지는 상기 캐리 신호의 출력이 완료될 때까지 상기 인에이블 노드의 전압을 상기 제1 레벨로 유지할 수 있다.

일 실시예에서, 상기 인에이블 노드 제어 회로는, 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 인에이블 노드의 전압을 이전 레벨로 유지할 수 있다.

일 실시예에서, 상기 인에이블 노드 제어 회로는, 제1 레벨을 가지는 상기 캐리 신호가 출력되지 않고, 상기 인에이블 신호가 상기 제1 레벨을 가지고, 상기 반전 인에이블 신호가 제2 레벨을 가질 때, 상기 인에이블 노드의 전압을 상기 제2 레벨로 제어하고, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되지 않고, 상기 인에이블 신호가 상기 제2 레벨을 가지고, 상기 반전 인에이블 신호가 상기 제1 레벨을 가질 때, 상기 인에이블 노드의 전압을 상기 제1 레벨로 제어할 수 있다.

일 실시예에서, 상기 인에이블 노드 제어 회로는, 하이 게이트 전압 라인과 상기 인에이블 노드 사이에 직렬로 연결된 제1 및 제2 트랜지스터들, 및 상기 인에이블 노드와 로우 게이트 전압 라인 사이에 직렬로 연결된 제3 및 제4 트랜지스터들을 포함할 수 있다. 상기 제1 트랜지스터는 상기 캐리 신호에 응답하여 턴-온되고, 상기 제2 트랜지스터는 상기 인에이블 신호에 응답하여 턴-온되고, 상기 제3 트랜지스터는 상기 반전 인에이블 신호에 응답하여 턴-온되고, 상기 제4 트랜지스터는 상기 캐리 신호에 응답하여 턴-온될 수 있다.

일 실시예에서, 상기 제1 트랜지스터는 상기 캐리 신호를 수신하는 게이트, 상기 하이 게이트 전압 라인에 연결된 제1 단자, 및 제2 단자를 포함하고, 상기 제2 트랜지스터는 상기 인에이블 신호를 수신하는 게이트, 상기 제1 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 인에이블 노드에 연결된 제2 단자를 포함하고, 상기 제3 트랜지스터는 상기 반전 인에이블 신호를 수신하는 게이트, 상기 인에이블 노드에 연결된 제1 단자, 및 제2 단자를 포함하고, 상기 제4 트랜지스터는 상기 캐리 신호를 수신하는 게이트, 상기 제3 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 로우 게이트 전압 라인에 연결된 제2 단자를 포함할 수 있다.

일 실시예에서, 상기 인에이블 노드 제어 회로는, 상기 인에이블 노드와 상기 로우 게이트 전압 라인 사이에 연결된 제1 커패시터를 더 포함할 수 있다.

일 실시예에서, 상기 마스킹 회로는, 상기 인에이블 노드의 전압이 제1 레벨을 가질 때, 상기 제3 노드를 상기 제2 노드로부터 분리하고, 상기 인에이블 노드의 전압이 제2 레벨을 가질 때, 상기 제3 노드에 상기 제2 노드를 연결할 수 있다.

일 실시예에서, 상기 마스킹 회로는, 상기 인에이블 노드의 전압에 응답하여 상기 제2 노드를 상기 제3 노드에 선택적으로 연결하는 제5 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 제5 트랜지스터는 상기 인에이블 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함할 수 있다.

일 실시예에서, 상기 마스킹 회로는, 하이 게이트 전압 라인과 상기 제3 노드 사이에 연결된 제2 커패시터, 및 상기 하이 게이트 전압 라인과 상기 제3 노드 사이에 직렬로 연결된 제6 및 제7 트랜지스터들을 더 포함할 수 있다. 상기 제6 트랜지스터는 상기 캐리 신호에 응답하여 턴-온되고, 상기 제7 트랜지스터는 상기 인에이블 신호에 응답하여 턴-온될 수 있다.

일 실시예에서, 상기 제6 트랜지스터는 상기 캐리 신호를 수신하는 게이트, 상기 하이 게이트 전압 라인에 연결된 제1 단자, 및 제2 단자를 포함하고, 상기 제7 트랜지스터는 상기 인에이블 신호를 수신하는 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함할 수 있다.

일 실시예에서, 상기 캐리 출력 회로는, 상기 제2 노드에 연결된 게이트, 하이 게이트 전압 라인에 연결된 제1 단자, 및 캐리 출력 노드에 연결된 제2 단자를 포함하는 제8 트랜지스터, 및 상기 제1 노드에 연결된 게이트, 상기 캐리 출력 노드에 연결된 제1 단자, 및 로우 게이트 전압 라인에 연결된 제2 단자를 포함하는 제9 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 스캔 출력 회로는, 상기 제3 노드에 연결된 게이트, 하이 게이트 전압 라인에 연결된 제1 단자, 및 스캔 출력 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터, 및 상기 제1 노드에 연결된 게이트, 상기 스캔 출력 노드에 연결된 제1 단자, 및 로우 게이트 전압 라인에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함할 수 있다.

일 실시예에서, 상기 복수의 스테이지들 각각에 포함된 트랜지스터들은 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있다.

일 실시예에서, 상기 캐리 신호 및 상기 스캔 신호는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호들일 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 복수의 화소들 각각에 데이터 신호를 제공하는 데이터 드라이버, 상기 복수의 화소들 각각에 스캔 신호를 제공하는 스캔 드라이버, 및 상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함한다. 상기 스캔 드라이버는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 입력 신호, 제1 클록 신호 및 제2 클록 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제어 회로, 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로, 상기 캐리 신호, 인에이블 신호 및 반전 인에이블 신호에 응답하여 인에이블 노드의 전압을 제어하는 인에이블 노드 제어 회로, 상기 제2 노드의 전압 및 상기 인에이블 노드의 전압에 응답하여 제3 노드의 전압을 제어하는 마스킹 회로, 및 상기 제1 노드의 전압 및 상기 제3 노드의 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함한다.

본 발명의 실시예들에 따른 스캔 드라이버 및 표시 장치에서, 각 스테이지는 인에이블 신호에 따라 인에이블 노드의 전압을 제어하고, 캐리 신호가 출력되는 동안 인에이블 노드의 전압을 유지하는 인에이블 노드 제어 회로, 및 상기 인에이블 노드의 전압에 응답하여 제2 노드와 제3 노드를 선택적으로 연결하는 마스킹 회로를 포함할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 스캔 드라이버는 표시 패널의 각각의 영역들에 서로 다른 구동 주파수들로, 각각의 액티브 구간이 2 이상의 수평 시간들의 시간 길이를 가지는 스캔 신호들을 제공할 수 있다.

다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 스캔 드라이버를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.
도 4는 인에이블 신호가 제1 레벨을 가지는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 5는 제1 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이다.
도 6은 제2 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이다.
도 7은 제2 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.
도 8은 인에이블 신호가 제2 레벨을 가지는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 9는 제3 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이다.
도 10은 제4 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이다.
도 11은 제4 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.
도 12는 캐리 신호가 출력되는 도중 인에이블 신호가 제1 레벨로부터 제2 레벨로 변경되는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 13은 제5 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이다.
도 14는 제5 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.
도 15는 캐리 신호가 출력되는 도중 인에이블 신호가 제2 레벨로부터 제1 레벨로 변경되는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 16은 제6 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이다.
도 17은 제6 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.
도 18은 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 전자 기기의 일 예를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 스캔 드라이버를 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.

도 1을 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버(100)는 복수의 스테이지들(110, 120, 130, 140, 150, 160, …)을 포함한다.

복수의 스테이지들(110, 120, 130, 140, 150, 160, …)은 제1 클록 신호(CLK1), 제2 클록 신호(CLK2), 스캔 개시 신호(FLM) 및 인에이블 신호(EN)를 수신할 수 있다. 일 실시예에서, 복수의 스테이지들(110, 120, 130, 140, 150, 160, …)은 인에이블 신호(EN)의 반전 신호인 반전 인에이블 신호를 더욱 수신할 수 있다. 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 서로 다른 위상들을 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 서로 반대되는 위상들을 가질 수 있다.

복수의 스테이지들(110, 120, 130, 140, 150, 160, …)은 캐리 신호들(CR1, CR2, CR3, CR4, CR5, CR6, …)을 순차적으로 생성할 수 있다. 일 실시예에서, 홀수 번째 스테이지들(110, 130, 150, …)은 제2 레벨(예를 들어, 로우 레벨)을 가지는 제1 클록 신호(CLK1)에 응답하여 제1 레벨(예를 들어, 하이 레벨)을 가지는 입력 신호(예를 들어, 스캔 개시 신호(FLM) 또는 이전 캐리 신호(CR2, CR4, …)를 수신하고, 상기 제2 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 상기 제1 레벨을 가지는 캐리 신호(CR1, CR3, CR5, …)의 출력을 개시할 수 있다. 또한, 짝수 번째 스테이지들(120, 140, 160, …)은 상기 제2 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 상기 제1 레벨을 가지는 입력 신호(예를 들어, 또는 이전 캐리 신호(CR1, CR3, CR5, …)를 수신하고, 상기 제2 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 상기 제1 레벨을 가지는 캐리 신호(CR2, CR4, CR6, …)의 출력을 개시할 수 있다.

예를 들어, 도 2에 도시된 바와 같이, 제1 스테이지(STAGE1, 110)는 상기 로우 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 스캔 개시 신호(FLM)를 수신하고, 상기 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 상기 하이 레벨을 가지는 제1 캐리 신호(CR1)의 출력을 개시할 수 있다. 또한, 제2 스테이지(STAGE2, 120)는 상기 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제1 캐리 신호(CR1)를 수신하고, 상기 로우 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 상기 하이 레벨을 가지는 제2 캐리 신호(CR2)의 출력을 개시할 수 있다. 또한, 제3 스테이지(STAGE3, 130)는 상기 로우 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 제2 캐리 신호(CR2)를 수신하고, 상기 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 상기 하이 레벨을 가지는 제3 캐리 신호(CR3)의 출력을 개시할 수 있다. 또한, 제4 스테이지(STAGE4, 140)는 상기 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제3 캐리 신호(CR3)를 수신하고, 상기 로우 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 상기 하이 레벨을 가지는 제4 캐리 신호(CR4)의 출력을 개시할 수 있다. 또한, 제5 스테이지(STAGE5, 150)는 상기 로우 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 제4 캐리 신호(CR4)를 수신하고, 상기 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 상기 하이 레벨을 가지는 제5 캐리 신호(CR5)의 출력을 개시할 수 있다. 또한, 제6 스테이지(STAGE6, 160)는 상기 로우 레벨을 가지는 제2 클록 신호(CLK2)에 응답하여 제5 캐리 신호(CR5)를 수신하고, 상기 로우 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 상기 하이 레벨을 가지는 제6 캐리 신호(CR6)의 출력을 개시할 수 있다.

일 실시예에서, 도 2에 도시된 바와 같이, 각 캐리 신호(CR1, CR2, CR3, CR4, CR5, CR6, …)는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호이고, 각 캐리 신호(CR1, CR2, CR3, CR4, CR5, CR6, …)의 액티브 구간은 1 수평 시간(1H)(즉, 표시 패널의 각 화소 행에 대하여 할당된 시간)보다 긴 시간 길이, 즉 2 이상의 수평 시간들에 상응하는 시간 길이를 가질 수 있다. 따라서, 인접한 캐리 신호들(예를 들어, 제1 내지 제3 캐리 신호들(CR1, CR2, CR3))의 액티브 구간들이 시간적으로 중첩될 수 있다. 한편, 도 2에는 각 캐리 신호(CR1, CR2, CR3, CR4, CR5, CR6, …)의 액티브 구간이 3 수평 시간에 상응하는 시간 길이를 가지는 예가 도시되어 있으나, 각 캐리 신호(CR1, CR2, CR3, CR4, CR5, CR6, …)의 액티브 구간은 임의의 개수의 수평 시간들에 상응하는 시간 길이를 가질 수 있다.

복수의 스테이지들(110, 120, 130, 140, 150, 160, …)은 인에이블 신호(EN)의 레벨에 따라 스캔 신호들(SS1, SS2, SS3, SS4, SS5, SS6, …)을 선택적으로 출력할 수 있다. 일 실시예에서, 각 스테이지(예를 들어, 제1 스테이지(110))는, 제1 레벨(예를 들어, 하이 레벨)을 가지는 캐리 신호(예를 들어, 제1 캐리 신호(CR1))의 출력을 개시할 때 인에이블 신호(EN)가 상기 제1 레벨을 가지는 경우 상기 캐리 신호와 동일한 위상을 가지는 스캔 신호(예를 들어, 제1 스캔 신호(SS1))를 출력할 수 있다. 한편, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 도중, 또는 상기 제1 레벨을 가지는 상기 스캔 신호가 출력되는 도중 인에이블 신호(EN)가 상기 제1 레벨로부터 제2 레벨(예를 들어, 로우 레벨)로 변경되더라도, 상기 스테이지는 상기 제1 레벨을 가지는 상기 캐리 신호의 출력이 완료될 때까지 상기 제1 레벨을 가지는 상기 스캔 신호의 출력을 지속할 수 있다. 또한, 각 스테이지(예를 들어, 제1 스테이지(110))는, 상기 제1 레벨을 가지는 상기 캐리 신호의 출력을 개시할 때 인에이블 신호(EN)가 제2 레벨(예를 들어, 로우 레벨)을 가지는 경우 상기 제1 레벨을 가지는 상기 스캔 신호를 출력하지 않을 수 있다. 한편, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 도중 인에이블 신호(EN)가 상기 제2 레벨로부터 상기 제1 레벨로 변경되더라도, 상기 스테이지는 상기 제1 레벨을 가지는 상기 스캔 신호를 출력하지 않을 수 있다.

예를 들어, 도 2에 도시된 바와 같이, 인에이블 신호(EN)가 상기 하이 레벨을 가지는 제1 캐리 신호(CR1)의 출력이 개시될 때 및 상기 하이 레벨을 가지는 제2 캐리 신호(CR2)의 출력이 개시될 때 상기 하이 레벨을 가지는 경우, 제1 스테이지(STAGE1, 110) 및 제2 스테이지(STAGE2, 120)는 상기 하이 레벨을 가지는 제1 스캔 신호(SS1) 및 상기 하이 레벨을 가지는 제2 스캔 신호(SS2)를 순차적으로 출력할 수 있다. 한편, 제1 및 제2 캐리 신호들(CR1, CR2)이 출력되는 도중, 또는 제1 및 제2 스캔 신호들(SS1, SS2)이 출력되는 도중 인에이블 신호(EN)가 상기 하이 레벨로부터 상기 로우 레벨로 변경되더라도, 제1 스테이지(STAGE1, 110)는 상기 하이 레벨을 가지는 제1 캐리 신호(CR1)의 출력이 완료될 때까지 상기 하이 레벨을 가지는 제1 스캔 신호(SS1)의 출력을 지속하고, 제2 스테이지(STAGE2, 120)는 상기 하이 레벨을 가지는 제2 캐리 신호(CR2)의 출력이 완료될 때까지 상기 하이 레벨을 가지는 제2 스캔 신호(SS2)의 출력을 지속할 수 있다. 또한, 인에이블 신호(EN)가 상기 하이 레벨을 가지는 제3 캐리 신호(CR3)의 출력이 개시될 때 및 상기 하이 레벨을 가지는 제4 캐리 신호(CR4)의 출력이 개시될 때 상기 로우 레벨을 가지는 경우, 제3 스테이지(STAGE3, 130) 및 제4 스테이지(STAGE4, 140)는 상기 하이 레벨을 가지는 제3 스캔 신호(SS3) 및 상기 하이 레벨을 가지는 제4 스캔 신호(SS4)를 출력하지 않을 수 있다. 한편, 제3 및 제4 캐리 신호들(CR3, CR4)이 출력되는 도중 인에이블 신호(EN)가 상기 로우 레벨로부터 상기 하이 레벨로 변경되더라도, 제3 스테이지(STAGE3, 130) 및 제4 스테이지(STAGE4, 140)는 상기 하이 레벨을 가지는 제3 스캔 신호(SS3) 및 상기 하이 레벨을 가지는 제4 스캔 신호(SS4)를 출력하지 않을 수 있다. 또한, 인에이블 신호(EN)가 상기 하이 레벨을 가지는 제5 캐리 신호(CR5)의 출력이 개시될 때 및 상기 하이 레벨을 가지는 제6 캐리 신호(CR6)의 출력이 개시될 때 상기 하이 레벨을 가지는 경우, 제5 스테이지(STAGE5, 150) 및 제6 스테이지(STAGE6, 160)는 상기 하이 레벨을 가지는 제5 스캔 신호(SS5) 및 상기 하이 레벨을 가지는 제6 스캔 신호(SS6)를 순차적으로 출력할 수 있다.

또한, 일 실시예에서, 도 2에 도시된 바와 같이, 각 스캔 신호(SS1, SS2, SS3, SS4, SS5, SS6, …)는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호이고, 각 스캔 신호(SS1, SS2, SS3, SS4, SS5, SS6, …)의 액티브 구간은 1 수평 시간(1H)(즉, 표시 패널의 각 화소 행에 대하여 할당된 시간)보다 긴 시간 길이, 즉 2 이상의 수평 시간들에 상응하는 시간 길이를 가질 수 있다. 따라서, 인접한 스캔 신호들(예를 들어, 제1 및 제2 캐리 신호들(SS1, SS2))의 액티브 구간들이 시간적으로 중첩될 수 있다. 한편, 도 2에는 각 스캔 신호(SS1, SS2, SS3, SS4, SS5, SS6, …)의 액티브 구간이 3 수평 시간에 상응하는 시간 길이를 가지는 예가 도시되어 있으나, 각 스캔 신호(SS1, SS2, SS3, SS4, SS5, SS6, …)의 액티브 구간은 임의의 개수의 수평 시간들에 상응하는 시간 길이를 가질 수 있다.

상술한 바와 같이, 복수의 스테이지들(110, 120, 130, 140, 150, 160, …)이 인에이블 신호(EN)의 레벨에 따라 스캔 신호들(SS1, SS2, SS3, SS4, SS5, SS6, …)을 선택적으로 출력하므로, 본 발명의 실시예들에 따른 스캔 드라이버(100)는 표시 패널의 각각의 영역들에 서로 다른 구동 주파수들로 스캔 신호들(SS1, SS2, SS3, SS4, SS5, SS6, …)을 제공할 수 있다.

또한, 상술한 바와 같이, 상응하는 캐리 신호의 출력이 개시될 때 인에이블 신호(EN)가 상기 제1 레벨을 가지는 경우, 상기 상응하는 캐리 신호의 출력 도중 인에이블 신호(EN)가 상기 제2 레벨로 변경되더라도, 각 스테이지(110, 120, 130, 140, 150, 160, …)는 액티브 구간이 2 이상의 수평 시간들의 시간 길이를 가지는 스캔 신호를 출력할 수 있다. 또한, 상기 상응하는 캐리 신호의 출력이 개시될 때 인에이블 신호(EN)가 상기 제2 레벨을 가지는 경우, 상기 상응하는 캐리 신호의 출력 도중 인에이블 신호(EN)가 상기 제1 레벨로 변경되더라도, 각 스테이지(110, 120, 130, 140, 150, 160, …)는 상기 제1 레벨을 가지는 상기 스캔 신호를 출력하지 않을 수 있다. 이에 따라, 본 발명의 실시예들에 따른 스캔 드라이버(100)는 각각의 액티브 구간이 2 이상의 수평 시간들의 시간 길이를 가지는 스캔 신호들(SS1, SS2, SS3, SS4, SS5, SS6, …)을 선택적으로 제공할 수 있다.

도 3은 본 발명의 실시예들에 따른 스캔 드라이버에 포함된 각 스테이지를 나타내는 회로도이다.

도 3을 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지(200)는 입력 신호(FLM/PCR), 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)에 응답하여 제1 노드(Q)의 전압 및 제2 노드(QB)의 전압을 제어하는 제어 회로(210), 제1 노드(Q)의 전압 및 제2 노드(QB)의 전압에 응답하여 캐리 신호(CR)를 출력하는 캐리 출력 회로(220), 캐리 신호(CR), 인에이블 신호(EN) 및 반전 인에이블 신호(ENB)에 응답하여 인에이블 노드(EN_NODE)의 전압을 제어하는 인에이블 노드 제어 회로(230), 제2 노드(QB)의 전압 및 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)의 전압을 제어하는 마스킹 회로(240), 및 제1 노드(Q)의 전압 및 제3 노드(MQB)의 전압에 응답하여 스캔 신호(SS)를 출력하는 스캔 출력 회로(250)를 포함할 수 있다. 일 실시예에서, 각 스테이지(200)는 캐리 신호(CR)가 출력되는 캐리 출력 노드(CON)에 연결된 제6 커패시터(C6), 및/또는 스캔 신호(SS)가 출력되는 스캔 출력 노드(SON)에 연결된 제7 커패시터(도시되지 않음)를 더 포함할 수 있다.

제어 회로(210)는, 제1 레벨(예를 들어, 하이 레벨)을 가지는 입력 신호(FLM/PCR)가 수신되지 않는 경우, 제1 노드(Q)의 전압을 상기 제2 레벨(예를 들어, 로우 레벨)로 제어하고, 제2 노드(QB)의 전압을 상기 제1 레벨로 제어할 수 있다. 입력 신호(FLM/PCR)는 첫 번째 스테이지에 대하여 스캔 개시 신호(FLM)이고, 후속의 스테이지들에 대하여 이전 캐리 신호(PCR), 즉 이전 스테이지의 캐리 신호(CR)일 수 있다.

또한, 도 3 및 도 4에 도시된 바와 같이, (홀수 번째 스테이지(200)의) 제어 회로(210)는 상기 제2 레벨을 가지는 제1 클록 신호(CLK1) 및 상기 제1 레벨을 가지는 입력 신호(FLM/PCR)에 응답하여 제1 노드(Q)의 전압을 상기 제1 레벨로 제어하고, 상기 제2 레벨을 가지는 제2 클록 신호(CLK2) 및 상기 제1 레벨을 가지는 제1 노드(Q)의 전압에 응답하여 제2 노드(QB)의 전압을 상기 제2 레벨로 제어할 수 있다. 이와 달리, 제어 회로(210)가 짝수 번째 스테이지에 포함된 경우, 제어 회로(210)는 상기 제2 레벨을 가지는 제2 클록 신호(CLK2) 및 상기 제2 레벨을 가지는 입력 신호(FLM/PCR)에 응답하여 제1 노드(Q)의 전압을 상기 제1 레벨로 제어하고, 상기 제2 레벨을 가지는 제1 클록 신호(CLK1) 및 상기 제1 레벨을 가지는 제1 노드(Q)의 전압에 응답하여 제2 노드(QB)의 전압을 상기 제2 레벨로 제어할 수 있다.

제어 회로(210)는 제12 내지 제19 트랜지스터들(T12 내지 T19) 및 제3 내지 제5 커패시터들(C3 내지 C5)을 포함할 수 있다. 일 실시예에서, 제어 회로(210)는 제5 노드(N5)에 배치된 제20 트랜지스터(T20), 제1 노드(N1)에 배치된 제21 트랜지스터(T21), 및 글로벌 제어 신호(ESR)에 응답하여 제1 노드(Q)에 하이 게이트 전압(VGH)을 인가하는 제22 트랜지스터(T22)를 더 포함할 수 있다.

제12 트랜지스터(T12)는 상기 로우 레벨을 가지는 제1 클록 신호(CLK1)에 응답하여 제1 노드(Q)에 입력 신호(FLM/PCR)를 인가할 수 있다. 예를 들어, 제12 트랜지스터(T12)는 제1 클록 신호(CLK1)를 수신하는 게이트, 입력 신호(FLM/PCR)를 수신하는 제1 단자, 및 제1 노드(Q)에 연결된 제2 단자를 포함할 수 있다.

제5 커패시터(C5)는 (제21 트랜지스터(T21)를 통하여) 제1 노드(Q)에 연결된 제1 전극, 및 제4 노드(N4)에 연결된 제2 전극을 포함할 수 있다. 제13 트랜지스터(T13)는 제5 노드(N5)의 전압에 응답하여 제4 노드(N4)에 하이 게이트 전압(VGH)을 인가하고, 제14 트랜지스터(T14)는 제1 노드(Q)의 전압에 응답하여 제4 노드(N4)에 제2 클록 신호(CLK2)를 인가할 수 있다. 제5 커패시터(C5), 제13 트랜지스터(T13) 및 제14 트랜지스터(T14)에 의해, 도 4에 도시된 바와 같이, 제2 클록 신호(CLK2)가 하이 레벨(H)이 될 때, 제1 노드(Q)의 전압이 로우 레벨(L)보다 더 낮은 레벨이 될 수 있다. 예를 들어, 제13 트랜지스터(T13)는 제5 노드(N5)에 연결된 게이트, 하이 게이트 전압(VGH)을 수신하는 제1 단자, 및 제4 노드(N4)에 연결된 제2 단자를 포함하고, 제14 트랜지스터(T14)는 (제21 트랜지스터(T21)를 통하여) 제1 노드(Q)에 연결된 게이트, 제4 노드(N4)에 연결된 제1 단자, 및 제2 클록 신호(CLK2)을 수신하는 제2 단자를 포함할 수 있다.

제15 트랜지스터(T15)는 제1 노드(Q)의 전압에 응답하여 제5 노드(N5)에 제1 클록 신호(CLK1)을 인가하고, 제16 트랜지스터(T16)는 제1 클록 신호(CLK1)에 응답하여 제5 노드(N5)에 로우 게이트 전압(VGL)을 인가할 수 있다. 예를 들어, 제15 트랜지스터(T15)는 제1 노드(N1)에 연결된 게이트, 제5 노드(N5)에 연결된 제1 단자, 및 제1 클록 신호(CLK1)를 수신하는 제2 단자를 포함하고, 제16 트랜지스터(T16)는 제1 클록 신호(CLK1)를 수신하는 게이트, 제5 노드(N5)에 연결된 제1 단자, 및 로우 게이트 전압(VGL)을 수신하는 제2 단자를 포함할 수 있다.

제3 커패시터(C3)는 하이 게이트 전압(VGH)을 수신하는 제1 전극, 및 제2 노드(QB)에 연결된 제2 전극을 포함하고, 제4 커패시터(C4)는 (제20 트랜지스터(T20)를 통하여) 제5 노드(N5)에 연결된 제1 전극, 및 제6 노드(N6)에 연결된 제2 전극을 포함할 수 있다.

제17 트랜지스터(T17)는 제2 클록 신호(CLK2)에 응답하여 제2 노드(QB)와 제6 노드(N6)를 연결하고, 제18 트랜지스터(T18)는 제5 노드(N5)의 전압에 응답하여 제6 노드(N6)에 제2 클록 신호(CLK2)를 인가할 수 있다. 예를 들어, 제17 트랜지스터(T17)는 제2 클록 신호(CLK2)을 수신하는 게이트, 제2 노드(QB)에 연결된 제1 단자, 및 제6 노드(N6)에 연결된 제2 단자를 포함하고, 제18 트랜지스터(T18)는 (제20 트랜지스터(T20)를 통하여) 제5 노드(N5)에 연결된 게이트, 제6 노드(N6)에 연결된 제1 단자, 및 제2 클록 신호(CLK2)을 수신하는 제2 단자를 포함할 수 있다.

제19 트랜지스터(T19)는 제1 노드(Q)의 전압에 응답하여 제2 노드(QB)에 하이 게이트 전압(VGH)을 인가할 수 있다. 예를 들어, 제19 트랜지스터(T19)는 제1 노드(Q)에 연결된 게이트, 하이 게이트 전압(VGH)을 수신하는 제1 단자, 및 제2 노드(QB)에 연결된 제2 단자를 포함할 수 있다.

제20 트랜지스터(T20)는 제5 노드(N5)에 배치되고, 제21 트랜지스터(T21)는 제1 노드(N1)에 배치될 수 있다. 제20 트랜지스터(T20)의 게이트 및 제21 트랜지스터(T21)의 게이트는 로우 게이트 전압(VGL)을 수신할 수 있다.

제22 트랜지스터(T22)는 글로벌 제어 신호(ESR)에 응답하여 제1 노드(Q)의 전압을 상기 하이 레벨로 제어할 수 있다. 일 실시예에서, 글로벌 제어 신호(ESR)는 상기 스캔 드라이버의 복수의 스테이지들에 실질적으로 동시에 인가되고, 상기 복수의 스테이지들은 글로벌 제어 신호(ESR)에 응답하여 스캔 신호들(SS)을 실질적으로 동시에 출력할 수 있다. 예를 들어, 제22 트랜지스터(T22)는 글로벌 제어 신호(ESR)를 수신하는 게이트, 하이 게이트 전압(VGH)을 수신하는 제1 단자, 및 제1 노드(Q)에 연결된 제2 단자를 포함할 수 있다.

한편, 도 3에는 제12 내지 제22 트랜지스터들(T12 내지 T22) 및 제3 내지 제5 커패시터들(C3 내지 C5)을 포함하는 제어 회로(210)의 일 예가 도시되어 있으나, 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지(200)의 제어 회로(210)의 구성은 도 3에 도시된 예에 한정되지 않는다. 즉, 제어 회로(210)는 입력 신호(FLM/PCR), 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)에 응답하여 제1 노드(Q)의 전압 및 제2 노드(QB)의 전압을 제어하는 임의의 구성을 가질 수 있다.

캐리 출력 회로(220)는, 제1 노드(Q)의 전압이 제1 레벨(예를 들어, 하이 레벨)을 가지고, 제2 노드(QB)의 전압이 제2 레벨(예를 들어, 로우 레벨)을 가지는 동안, 상기 제1 레벨(예를 들어, 상기 하이 레벨)을 가지는 캐리 신호(CR)를 출력할 수 있다. 일 실시예에서, 캐리 출력 회로(220)는 제2 노드(QB)의 전압에 응답하여 캐리 신호(CR)로서 하이 게이트 전압(VGH)을 출력하는 제8 트랜지스터(T8), 및 제1 노드(Q)의 전압에 응답하여 캐리 신호(CR)로서 로우 게이트 전압(VGL)을 출력하는 제9 트랜지스터(T9)를 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)는 제2 노드(QB)에 연결된 게이트, 하이 게이트 전압(VGH)의 라인에 연결된 제1 단자, 및 캐리 신호(CR)가 출력되는 캐리 출력 노드(CON)에 연결된 제2 단자를 포함하고, 제9 트랜지스터(T9)는 제1 노드(Q)에 연결된 게이트, 캐리 출력 노드(CON)에 연결된 제1 단자, 및 로우 게이트 전압(VGL)의 라인에 연결된 제2 단자를 포함할 수 있다.

인에이블 노드 제어 회로(230)는, 제1 레벨(예를 들어, 하이 레벨)을 가지는 캐리 신호(CR)가 출력되지 않고, 인에이블 신호(EN)가 상기 제1 레벨을 가지고, 반전 인에이블 신호(ENB)가 제2 레벨(예를 들어, 로우 레벨)을 가질 때, 인에이블 노드(EN_NODE)의 전압을 상기 제2 레벨로 제어하고, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되지 않고, 인에이블 신호(EN)가 상기 제2 레벨을 가지고, 반전 인에이블 신호(ENB)가 상기 제1 레벨을 가질 때, 인에이블 노드(EN_NODE)의 전압을 상기 제1 레벨로 제어할 수 있다. 또한, 인에이블 노드 제어 회로(230)는, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되는 동안, 인에이블 노드(EN_NODE)의 전압을 이전 레벨로 유지할 수 있다.

일 실시예에서, 인에이블 노드 제어 회로(230)는 하이 게이트 전압(VGH)의 라인과 인에이블 노드(EN_NODE) 사이에 직렬로 연결된 제1 및 제2 트랜지스터들(T1, T2), 및 인에이블 노드(EN_NODE)와 로우 게이트 전압(VGL)의 라인 사이에 직렬로 연결된 제3 및 제4 트랜지스터들(T3, T4)을 포함할 수 있다. 제1 트랜지스터(T1)는 캐리 신호(CR)에 응답하여 턴-온되고, 제2 트랜지스터(T2)는 인에이블 신호(EN)에 응답하여 턴-온되고, 제3 트랜지스터(T3)는 반전 인에이블 신호(ENB)에 응답하여 턴-온되고, 제4 트랜지스터(T4)는 상기 캐리 신호에 응답하여 턴-온될 수 있다. 예를 들어, 제1 트랜지스터(T1)는 캐리 신호(CR)를 수신하는 게이트, 하이 게이트 전압(VGH)의 라인에 연결된 제1 단자, 및 제2 단자를 포함하고, 제2 트랜지스터(T2)는 인에이블 신호(EN)를 수신하는 게이트, 제1 트랜지스터(T1)의 상기 제2 단자에 연결된 제1 단자, 및 인에이블 노드(EN_NODE)에 연결된 제2 단자를 포함하고, 제3 트랜지스터(T3)는 반전 인에이블 신호(ENB)를 수신하는 게이트, 인에이블 노드(EN_NODE)에 연결된 제1 단자, 및 제2 단자를 포함하고, 제4 트랜지스터(T4)는 캐리 신호(CR)를 수신하는 게이트, 제3 트랜지스터(T3)의 상기 제2 단자에 연결된 제1 단자, 및 로우 게이트 전압(VGL)의 라인에 연결된 제2 단자를 포함할 수 있다.

일 실시예에서, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)와 로우 게이트 전압(VGL)의 라인 사이에 연결된 제1 커패시터(C1)를 더 포함할 수 있다. 예를 들어, 제1 커패시터(C1)는 인에이블 노드(EN_NODE)에 연결된 제1 전극, 및 로우 게이트 전압(VGL)의 라인에 연결된 제2 전극을 포함할 수 있다.

마스킹 회로(240)는 인에이블 노드(EN_NODE)의 전압이 제1 레벨(예를 들어, 하이 레벨)을 가질 때 제3 노드(MQB)를 제2 노드(QB)로부터 분리하고, 인에이블 노드(EN_NODE)의 전압이 제2 레벨(예를 들어, 로우 레벨)을 가질 때 제3 노드(MQB)에 제2 노드(QB)를 연결할 수 있다.

일 실시예에서, 마스킹 회로(240)는 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)에 제2 노드(QB)를 선택적으로 연결하는 제5 트랜지스터(T5)를 포함할 수 있다. 예를 들어, 제5 트랜지스터(T5)는 인에이블 노드(EN_NODE)에 연결된 게이트, 제2 노드(QB)에 연결된 제1 단자, 및 제3 노드(MQB)에 연결된 제2 단자를 포함할 수 있다.

또한, 일 실시예에서, 마스킹 회로(240)는 하이 게이트 전압(VGH)의 라인과 제3 노드(MQB) 사이에 연결된 제2 커패시터(C2), 및 하이 게이트 전압(VGH)의 라인과 제3 노드(MQB) 사이에 직렬로 연결된 제6 및 제7 트랜지스터들(T6, T7)을 더 포함할 수 있다. 제6 트랜지스터(T6)는 캐리 신호(CR)에 응답하여 턴-온되고, 제7 트랜지스터(T7)는 인에이블 신호(EN)에 응답하여 턴-온될 수 있다. 예를 들어, 제6 트랜지스터(T6)는 캐리 신호(CR)를 수신하는 게이트, 하이 게이트 전압(VGH)의 라인에 연결된 제1 단자, 및 제2 단자를 포함하고, 제7 트랜지스터(T7)는 인에이블 신호(EN)를 수신하는 게이트, 제6 트랜지스터(T6)의 상기 제2 단자에 연결된 제1 단자, 및 제3 노드(MQB)에 연결된 제2 단자를 포함할 수 있다.

스캔 출력 회로(250)는, 제1 노드(Q)의 전압이 제1 레벨(예를 들어, 하이 레벨)을 가지고, 제3 노드(MQB)의 전압이 제2 레벨(예를 들어, 로우 레벨)을 가지는 동안, 상기 제1 레벨(예를 들어, 상기 하이 레벨)을 가지는 스캔 신호(SS)를 출력할 수 있다. 일 실시예에서, 스캔 출력 회로(250)는 제3 노드(MQB)의 전압에 응답하여 스캔 신호(SS)로서 하이 게이트 전압(VGH)을 출력하는 제10 트랜지스터(T10), 및 제1 노드(Q)의 전압에 응답하여 스캔 신호(SS)로서 로우 게이트 전압(VGL)을 출력하는 제11 트랜지스터(T11)를 포함할 수 있다. 예를 들어, 제8 트랜지스터(T10)는 제3 노드(MQB)에 연결된 게이트, 하이 게이트 전압(VGH)의 라인에 연결된 제1 단자, 및 스캔 신호(SS)가 출력되는 스캔 출력 노드(SON)에 연결된 제2 단자를 포함하고, 제11 트랜지스터(T11)는 제1 노드(Q)에 연결된 게이트, 스캔 출력 노드(SON)에 연결된 제1 단자, 및 로우 게이트 전압(VGL)의 라인에 연결된 제2 단자를 포함할 수 있다.

일 실시예에서, 각 스테이지(200)에 포함된 제1 내지 제22 트랜지스터들(T1 내지 T22)은 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터들로 구현되나, 이에 한정되지 않는다. 다른 실시예에서, 제1 내지 제22 트랜지스터들(T1 내지 T22)의 일부 또는 전부가 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있다. 한편, 제1 내지 제22 트랜지스터들(T1 내지 T22)이 상기 PMOS 트랜지스터들로 구현되더라도, 본 발명의 실시예들에 따른 스캔 드라이버의 각 스테이지(200)는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호들인 캐리 신호(CR) 및 스캔 신호(SS)를 생성할 수 있다.

상술한 구성을 가지는 스테이지(200)에서, 제1 레벨(예를 들어, 하이 레벨)을 가지는 캐리 신호(CR)가 출력되기 전에 인에이블 신호(EN)가 상기 제1 레벨을 가지는 경우, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 제2 레벨(예를 들어, 로우 레벨)로 제어할 수 있다. 마스킹 회로(240)는, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되는 동안, 상기 제2 레벨을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)의 전압을 제2 노드(QB)의 전압의 레벨, 즉 상기 제2 레벨로 제어할 수 있다. 스캔 출력 회로(250)는, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되는 동안, 상기 제2 레벨을 가지는 제3 노드(MQB)의 전압에 응답하여 상기 제1 레벨을 가지는 스캔 신호(SS)를 출력할 수 있다. 한편, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되는 도중 인에이블 신호(EN)가 상기 제1 레벨로부터 상기 제2 레벨로 변경되더라도, 인에이블 노드 제어 회로(230)는 상기 제1 레벨을 가지는 캐리 신호(CR)의 출력이 완료될 때까지 인에이블 노드(EN_NODE)의 전압을 상기 제2 레벨로 유지할 수 있다. 이에 따라, 액티브 구간이 2 이상의 수평 시간들의 시간 길이를 가지는 스캔 신호(SS)가 정상적으로 출력될 수 있다.

또한, 스테이지(200)에서, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되기 전에 인에이블 신호(EN)가 상기 제2 레벨을 가지는 경우, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 상기 제1 레벨로 제어할 수 있다. 마스킹 회로(230)는, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되는 동안, 상기 제1 레벨을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)의 전압을 제2 노드(QB)의 전압의 레벨과 다른 상기 제1 레벨로 제어할 수 있다. 스캔 출력 회로(250)는, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되는 동안, 상기 제1 레벨을 가지는 제3 노드(MQB)의 전압에 응답하여 상기 제1 레벨을 가지는 스캔 신호(SS)를 출력하지 않을 수 있다. 한편, 상기 제1 레벨을 가지는 캐리 신호(CR)가 출력되는 도중 인에이블 신호(EN)가 상기 제2 레벨로부터 상기 제1 레벨로 변경되더라도, 인에이블 노드 제어 회로(230)는 상기 제1 레벨을 가지는 캐리 신호(CR)의 출력이 완료될 때까지 인에이블 노드(EN_NODE)의 전압을 상기 제1 레벨로 유지할 수 있다. 이에 따라, 인에이블 신호(EN)의 레벨 변경에 의해 상기 제1 레벨을 가지는 스캔 신호(SS)가 원치 않게 출력되는 것이 방지될 수 있다.

도 4는 인에이블 신호가 제1 레벨을 가지는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 5는 제1 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이고, 도 6은 제2 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이고, 도 7은 제2 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.

도 3 및 도 4를 참조하면, 하이 레벨(H)을 가지는 입력 신호(FLM/PCR)가 수신되지 않고, 하이 레벨(H)을 가지는 캐리 신호(CR)가 출력되지 않는 동안, 제어 회로(210)는 제1 노드(Q)의 전압을 로우 레벨(L)(또는 로우 레벨(L) 보다 더 낮은 레벨)로 제어하고, 제2 노드(QB)의 전압을 하이 레벨(H)로 제어할 수 있다. 로우 레벨(L)을 가지는 제1 노드(Q)의 전압에 응답하여, 캐리 출력 회로(220)는 로우 레벨(L)을 가지는 캐리 신호(CR)를 출력하고, 스캔 출력 회로(250)는 로우 레벨(L)을 가지는 스캔 신호(SS)를 출력할 수 있다.

제1 시간 구간(TP1)에서, 하이 레벨(H)을 가지는 입력 신호(FLM/PCR)가 수신되고, 제1 클록 신호(CLK1)가 로우 레벨(L)을 가질 수 있다. 제어 회로(210)는 로우 레벨(L)를 가지는 제1 클록 신호(CLK1)에 응답하여 제1 노드(Q)에 하이 레벨(H)을 가지는 입력 신호(FLM/PCR)를 인가할 수 있다. 따라서, 제1 노드(Q)의 전압은 하이 레벨(H)을 가질 수 있다.

또한, 제1 시간 구간(TP1)에서, 인에이블 신호(EN)가 하이 레벨(H)을 가지고, 반전 인에이블 신호(ENB)가 로우 레벨(L)을 가지는 경우, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 로우 레벨(L)로 제어할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 및 제4 트랜지스터들(T1, T4)은 로우 레벨(L)을 가지는 캐리 신호(CR)에 응답하여 턴-온되고, 제2 트랜지스터(T2)는 하이 레벨(H)을 가지는 인에이블 신호(EN)에 응답하여 턴-오프되며, 제3 트랜지스터(T3)는 로우 레벨(L)을 가지는 반전 인에이블 신호(ENB)에 응답하여 턴-온될 수 있다. 이에 따라, 제3 및 제4 트랜지스터들(T3, T4)는 인에이블 노드(EN_NODE)에 로우 게이트 전압(VGL)을 인가하고, 인에이블 노드(EN_NODE)의 전압은 로우 레벨(L)을 가질 수 있다.

제1 시간 구간(TP1) 후의 제2 시간 구간(TP2)에서, 제어 회로(210)는 로우 레벨(L)를 가지는 제2 클록 신호(CLK2)에 응답하여 제2 노드(QB)의 전압을 로우 레벨(L)로 제어할 수 있다. 예를 들어, 제17 및 제18 트랜지스터들(T17, T18)은 로우 레벨(L)를 가지는 제2 클록 신호(CLK2)에 응답하여 제2 노드(QB)에 로우 레벨(L)를 가지는 제2 클록 신호(CLK2)를 인가하고, 제2 노드(QB)의 전압은 로우 레벨(L)을 가질 수 있다. 캐리 출력 회로(220)는 로우 레벨(L)를 가지는 제2 노드(QB)의 전압에 응답하여 하이 레벨(H)을 가지는 캐리 신호(CR)를 출력할 수 있다.

또한, 제2 시간 구간(TP2)에서, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 로우 레벨(L)로 유지할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제1 및 제4 트랜지스터들(T1, T4)은 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제2 트랜지스터(T2)는 하이 레벨(H)을 가지는 인에이블 신호(EN)에 응답하여 턴-오프되며, 제3 트랜지스터(T3)는 로우 레벨(L)을 가지는 반전 인에이블 신호(ENB)에 응답하여 턴-온될 수 있다. 이에 따라, 인에이블 노드(EN_NODE)에 하이 게이트 전압(VGH) 및 로우 게이트 전압(VGL)이 인가되지 않고, 제1 커패시터(C1)는 인에이블 노드(EN_NODE)의 전압을 이전 레벨, 즉 로우 레벨(L)로 유지할 수 있다.

또한, 제2 시간 구간(TP2)에서, 마스킹 회로(240)는 로우 레벨(L)을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)에 제2 노드(QB)를 연결함으로써 제3 노드(MQB)의 전압을 로우 레벨(L)로 제어하고, 스캔 출력 회로(250)는 로우 레벨(L)을 가지는 제3 노드(MQB)의 전압에 응답하여 하이 레벨(H)을 가지는 스캔 신호(SS)를 출력할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제5 트랜지스터(T5)는 로우 레벨(L)을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)에 제2 노드(QB)를 연결하고, 따라서 제3 노드(MQB)의 전압은 제2 노드(QB)의 전압의 레벨, 즉 로우 레벨(L)을 가질 수 있다. 또한, 제6 트랜지스터(T6)는 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제7 트랜지스터(T7)는 하이 레벨(H)을 가지는 인에이블 신호(EN)에 응답하여 턴-오프될 수 있다. 또한, 제10 트랜지스터(T10)는 로우 레벨(L)을 가지는 제3 노드(MQB)의 전압에 응답하여 턴-온되고, 제11 트랜지스터(T11)는 하이 레벨(H)을 가지는 제1 노드(Q)의 전압에 응답하여 턴-오프될 수 있다. 제10 트랜지스터(T10)는 스캔 출력 노드(SON)에 하이 게이트 전압(VGH)을 인가하고, 따라서 스캔 출력 노드(SON)에서 하이 레벨(H)을 가지는 스캔 신호(SS)가 출력될 수 있다.

상술한 바와 같이, 하이 레벨(H)을 가지는 캐리 신호(CR)의 출력이 개시되는 시점, 즉 제1 구간(TP1)의 종료 시점 또는 제2 구간(TP2)의 시작 시점에서 인에이블 신호(EN)가 하이 레벨(H)을 가지는 경우, 스테이지(200)는 하이 레벨(H)을 가지는 스캔 신호(SS)를 출력할 수 있다.

도 8은 인에이블 신호가 제2 레벨을 가지는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 9는 제3 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이고, 도 10은 제4 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이고, 도 11은 제4 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.

도 3 및 도 8을 참조하면, 제3 시간 구간(TP3)에서, 하이 레벨(H)을 가지는 입력 신호(FLM/PCR)가 수신되고, 제1 클록 신호(CLK1)가 로우 레벨(L)을 가질 수 있다. 제어 회로(210)는 로우 레벨(L)를 가지는 제1 클록 신호(CLK1)에 응답하여 제1 노드(Q)에 하이 레벨(H)을 가지는 입력 신호(FLM/PCR)를 인가할 수 있다. 따라서, 제1 노드(Q)의 전압은 하이 레벨(H)을 가질 수 있다.

또한, 제3 시간 구간(TP3)에서, 인에이블 신호(EN)가 로우 레벨(L)을 가지고, 반전 인에이블 신호(ENB)가 하이 레벨(H)을 가지는 경우, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 로우 레벨(L)로 제어할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제1 및 제4 트랜지스터들(T1, T4)은 로우 레벨(L)을 가지는 캐리 신호(CR)에 응답하여 턴-온되고, 제2 트랜지스터(T2)는 로우 레벨(L)을 가지는 인에이블 신호(EN)에 응답하여 턴-온되며, 제3 트랜지스터(T3)는 하이 레벨(H)을 가지는 반전 인에이블 신호(ENB)에 응답하여 턴-오프될 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(T1, T2)는 인에이블 노드(EN_NODE)에 하이 게이트 전압(VGH)을 인가하고, 인에이블 노드(EN_NODE)의 전압은 하이 레벨(H)을 가질 수 있다.

제3 시간 구간(TP3) 후의 제4 시간 구간(TP4)에서, 제어 회로(210)는 로우 레벨(L)를 가지는 제2 클록 신호(CLK2)에 응답하여 제2 노드(QB)의 전압을 로우 레벨(L)로 제어할 수 있다. 캐리 출력 회로(220)는 로우 레벨(L)를 가지는 제2 노드(QB)의 전압에 응답하여 하이 레벨(H)을 가지는 캐리 신호(CR)를 출력할 수 있다.

또한, 제4 시간 구간(TP4)에서, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 하이 레벨(H)로 유지할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제1 및 제4 트랜지스터들(T1, T4)은 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제2 트랜지스터(T2)는 로우 레벨(L)을 가지는 인에이블 신호(EN)에 응답하여 턴-온되며, 제3 트랜지스터(T3)는 하이 레벨(H)을 가지는 반전 인에이블 신호(ENB)에 응답하여 턴-오프될 수 있다. 이에 따라, 인에이블 노드(EN_NODE)에 하이 게이트 전압(VGH) 및 로우 게이트 전압(VGL)이 인가되지 않고, 제1 커패시터(C1)는 인에이블 노드(EN_NODE)의 전압을 이전 레벨, 즉 하이 레벨(H)로 유지할 수 있다.

또한, 제4 시간 구간(TP4)에서, 마스킹 회로(240)는 하이 레벨(H)을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제2 노드(QB)로부터 제3 노드(MQB)를 분리시킴으로써 제3 노드(MQB)의 전압을 하이 레벨(H)로 제어하고, 스캔 출력 회로(250)는 하이 레벨(H)을 가지는 제3 노드(MQB)의 전압에 응답하여 하이 레벨(H)을 가지는 스캔 신호(SS)를 출력하지 않을 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 제5 트랜지스터(T5)는 하이 레벨(H)을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제2 노드(QB)로부터 제3 노드(MQB)를 분리시키고, 따라서 제3 노드(MQB)의 전압은 이전 레벨, 즉 하이 레벨(H)을 유지할 수 있다. 또한, 제6 트랜지스터(T6)는 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제7 트랜지스터(T7)는 로우 레벨(L)을 가지는 인에이블 신호(EN)에 응답하여 턴-온될 수 있다. 또한, 제10 트랜지스터(T10)는 하이 레벨(H)을 가지는 제3 노드(MQB)의 전압에 응답하여 턴-오프되고, 제11 트랜지스터(T11)는 하이 레벨(H)을 가지는 제1 노드(Q)의 전압에 응답하여 턴-오프될 수 있다. 따라서, 스캔 출력 노드(SON)의 전압은 이전 레벨, 즉 로우 레벨(L)로 유지되고, 스캔 출력 노드(SON)에서 하이 레벨(H)을 가지는 스캔 신호(SS)가 출력되지 않을 수 있다.

상술한 바와 같이, 하이 레벨(H)을 가지는 캐리 신호(CR)의 출력이 개시되는 시점, 즉 제3 구간(TP3)의 종료 시점 또는 제4 구간(TP4)의 시작 시점에서 인에이블 신호(EN)가 로우 레벨(L)을 가지는 경우, 스테이지(200)는 하이 레벨(H)을 가지는 스캔 신호(SS)를 출력하지 않을 수 있다.

도 12는 캐리 신호가 출력되는 도중 인에이블 신호가 제1 레벨로부터 제2 레벨로 변경되는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 13은 제5 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이고, 도 14는 제5 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.

도 12의 타이밍도는, 하이 레벨(H)을 가지는 캐리 신호(CR)가 출력되는 도중 인에이블 신호(EN)가 하이 레벨(H)로부터 로우 레벨(L)로 변경되고, 반전 인에이블 신호(ENB)가 로우 레벨(L)로부터 하이 레벨(H)로 변경된 것을 제외하고, 도 4의 타이밍도와 유사할 수 있다.

도 3 및 도 12를 참조하면, 하이 레벨(H)을 가지는 캐리 신호(CR)가 출력되고, 인에이블 신호(EN)가 로우 레벨(L)을 가지며, 반전 인에이블 신호(ENB)가 하이 레벨(H)을 가지는 제5 구간(TP5)에서, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 로우 레벨(L)로 유지할 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 제1 및 제4 트랜지스터들(T1, T4)은 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제2 트랜지스터(T2)는 로우 레벨(L)을 가지는 인에이블 신호(EN)에 응답하여 턴-온되며, 제3 트랜지스터(T3)는 하이 레벨(H)을 가지는 반전 인에이블 신호(ENB)에 응답하여 턴-오프될 수 있다. 즉, 하이 레벨(H)로부터 로우 레벨(L)로 변경된 인에이블 신호(EN)에 의해 제2 트랜지스터(T2)가 턴-온되더라도, 제1 및 제4 트랜지스터들(T1, T4)이 턴-오프되므로, 인에이블 노드(EN_NODE)에 하이 게이트 전압(VGH) 및 로우 게이트 전압(VGL)이 인가되지 않고, 제1 커패시터(C1)는 인에이블 노드(EN_NODE)의 전압을 이전 레벨, 즉 로우 레벨(L)로 유지할 수 있다.

또한, 제5 시간 구간(TP5)에서, 마스킹 회로(240)는 로우 레벨(L)을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)에 제2 노드(QB)를 연결함으로써 제3 노드(MQB)의 전압을 로우 레벨(L)로 제어하고, 스캔 출력 회로(250)는 로우 레벨(L)을 가지는 제3 노드(MQB)의 전압에 응답하여 하이 레벨(H)을 가지는 스캔 신호(SS)를 출력할 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 제5 트랜지스터(T5)는 로우 레벨(L)을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제3 노드(MQB)에 제2 노드(QB)를 연결하고, 따라서 제3 노드(MQB)의 전압은 제2 노드(QB)의 전압의 레벨, 즉 로우 레벨(L)을 가질 수 있다. 또한, 제6 트랜지스터(T6)는 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제7 트랜지스터(T7)는 로우 레벨(L)을 가지는 인에이블 신호(EN)에 응답하여 턴-온될 수 있다. 또한, 제10 트랜지스터(T10)는 로우 레벨(L)을 가지는 제3 노드(MQB)의 전압에 응답하여 턴-온되고, 제11 트랜지스터(T11)는 하이 레벨(H)을 가지는 제1 노드(Q)의 전압에 응답하여 턴-오프될 수 있다. 제10 트랜지스터(T10)는 스캔 출력 노드(SON)에 하이 게이트 전압(VGH)을 인가하고, 따라서 스캔 출력 노드(SON)에서 하이 레벨(H)을 가지는 스캔 신호(SS)가 출력될 수 있다.

상술한 바와 같이, 하이 레벨(H)을 가지는 캐리 신호(CR)가 출력되는 도중 인에이블 신호(EN)가 하이 레벨(H)로부터 로우 레벨(L)로 변경되더라도, 스테이지(200)는 하이 레벨(H)을 가지는 스캔 신호(SS)의 출력을 지속할 수 있다.

도 15는 캐리 신호가 출력되는 도중 인에이블 신호가 제2 레벨로부터 제1 레벨로 변경되는 경우에서의 도 3의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 16은 제6 시간 구간에서의 인에이블 노드 제어 회로의 동작을 설명하기 위한 회로도이고, 도 17은 제6 시간 구간에서의 마스킹 회로 및 스캔 출력 회로의 동작을 설명하기 위한 회로도이다.

도 15의 타이밍도는, 하이 레벨(H)을 가지는 캐리 신호(CR)가 출력되는 도중 인에이블 신호(EN)가 로우 레벨(L)로부터 하이 레벨(H)로 변경되고, 반전 인에이블 신호(ENB)가 하이 레벨(H)로부터 로우 레벨(L)로 변경된 것을 제외하고, 도 8의 타이밍도와 유사할 수 있다.

도 3 및 도 15를 참조하면, 하이 레벨(H)을 가지는 캐리 신호(CR)가 출력되고, 인에이블 신호(EN)가 하이 레벨(H)을 가지며, 반전 인에이블 신호(ENB)가 로우 레벨(L)을 가지는 제6 구간(TP6)에서, 인에이블 노드 제어 회로(230)는 인에이블 노드(EN_NODE)의 전압을 하이 레벨(H)로 유지할 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 제1 및 제4 트랜지스터들(T1, T4)은 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제2 트랜지스터(T2)는 하이 레벨(H)을 가지는 인에이블 신호(EN)에 응답하여 턴-오프되며, 제3 트랜지스터(T3)는 로우 레벨(L)을 가지는 반전 인에이블 신호(ENB)에 응답하여 턴-온될 수 있다. 즉, 하이 레벨(H)로부터 로우 레벨(L)로 변경된 반전 인에이블 신호(ENB)에 의해 제3 트랜지스터(T3)가 턴-온되더라도, 제1 및 제4 트랜지스터들(T1, T4)이 턴-오프되므로, 인에이블 노드(EN_NODE)에 하이 게이트 전압(VGH) 및 로우 게이트 전압(VGL)이 인가되지 않고, 제1 커패시터(C1)는 인에이블 노드(EN_NODE)의 전압을 이전 레벨, 즉 하이 레벨(H)로 유지할 수 있다.

또한, 제6 시간 구간(TP6)에서, 마스킹 회로(240)는 하이 레벨(H)을 가지는 인에이블 노드(EN_NODE)의 전압에 응답하여 제2 노드(QB)로부터 제3 노드(MQB)를 분리시킴으로써 제3 노드(MQB)의 전압을 하이 레벨(H)로 제어하고, 스캔 출력 회로(250)는 하이 레벨(H)을 가지는 제3 노드(MQB)의 전압에 응답하여 하이 레벨(H)을 가지는 스캔 신호(SS)를 출력하지 않을 수 있다. 예를 들어, 도 17에 도시된 바와 같이, 제5 트랜지스터(T5)는 하이 레벨(H)을 가지는 인에이블 노드(EN_NODE)의 전압에 제2 노드(QB)로부터 제3 노드(MQB)를 분리시키고, 따라서 제3 노드(MQB)의 전압은 이전 레벨, 즉 하이 레벨(H)을 유지할 수 있다. 또한, 제6 트랜지스터(T6)는 하이 레벨(H)을 가지는 캐리 신호(CR)에 응답하여 턴-오프되고, 제7 트랜지스터(T7)는 하이 레벨(H)을 가지는 인에이블 신호(EN)에 응답하여 턴-오프될 수 있다. 제10 트랜지스터(T10)는 하이 레벨(H)을 가지는 제3 노드(MQB)의 전압에 응답하여 턴-오프되고, 제11 트랜지스터(T11)는 하이 레벨(H)을 가지는 제1 노드(Q)의 전압에 응답하여 턴-오프될 수 있다. 따라서, 스캔 출력 노드(SON)의 전압은 이전 레벨, 즉 로우 레벨(L)로 유지되고, 스캔 출력 노드(SON)에서 하이 레벨(H)을 가지는 스캔 신호(SS)가 출력되지 않을 수 있다.

상술한 바와 같이, 하이 레벨(H)을 가지는 캐리 신호(CR)가 출력되는 도중 인에이블 신호(EN)가 로우 레벨(L)로부터 하이 레벨(H)로 변경되더라도, 스테이지(200)는 하이 레벨(H)을 가지는 스캔 신호(SS)를 출력하지 않을 수 있다.

도 18은 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이고, 도 19는 본 발명의 실시예들에 따른 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.

도 18을 참조하면, 본 발명의 실시예들에 따른 표시 장치(300)는 복수의 화소들(PX)을 포함하는 표시 패널(310), 복수의 화소들(PX)에 데이터 신호들(DS)을 제공하는 데이터 드라이버(320), 복수의 화소들(PX)에 스캔 신호들(SS)을 제공하는 스캔 드라이버(330), 및 데이터 드라이버(320) 및 스캔 드라이버(330)를 제어하는 컨트롤러(350)를 포함할 수 있다. 일 실시예에서, 표시 장치(300)는 복수의 화소들(PX)에 발광 신호들(EM)을 제공하는 발광 드라이버(340)를 더 포함할 수 있다.

표시 패널(310)은 복수의 스캔 라인들, 복수의 데이터 라인들, 및 이들에 연결된 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에서, 각 화소(PX)는 발광 소자를 포함하고, 표시 패널(310)은 발광 표시 패널일 수 있다. 다만, 표시 패널(310)은 상기 발광 표시 패널에 한정되지 않고, 임의의 적합한 표시 패널일 수 있다.

예를 들어, 도 19에 도시된 바와 같이, 각 화소(PX)는 구동 전류를 생성하는 구동 트랜지스터(PXT1), 기입 신호(GW[n])에 응답하여 데이터 신호(DS)를 구동 트랜지스터(PXT1)의 소스에 전달하는 스위칭 트랜지스터(PXT2), 보상 신호(GC)에 응답하여 구동 트랜지스터(PXT1)를 다이오드 연결시키는 보상 트랜지스터(PXT3), 스위칭 트랜지스터(PXT2) 및 상기 다이오드 연결된 구동 트랜지스터(PXT1)를 통하여 전달된 데이터 신호(DS)를 저장하는 저장 커패시터(CST), 초기화 신호(GI)에 응답하여 저장 커패시터(CST) 및 구동 트랜지스터(PXT1)의 게이트에 초기화 전압(VINIT)을 제공하는 게이트 초기화 트랜지스터(PXT4), 발광 신호(EM)에 응답하여 제1 전원 전압(ELVDD)의 라인을 구동 트랜지스터(PXT1)의 상기 소스에 연결하는 제1 발광 트랜지스터(PXT5), 발광 신호(EM)에 응답하여 구동 트랜지스터(PXT1)의 드레인을 발광 소자(EL)에 연결하는 제2 발광 트랜지스터(PXT6), 이전 기입 신호(GW[n-1])에 응답하여 발광 소자(EL)에 애노드 초기화 전압(VAINIT)을 제공하는 애노드 초기화 트랜지스터(PXT7), 및 제1 전원 전압(ELVDD)의 라인으로부터 제2 전원 전압(ELVSS)의 라인으로의 상기 구동 전류에 기초하여 발광하는 발광 소자(EL)를 포함할 수 있다. 일 실시예에서, 각 화소(PX)는 기입 신호(GW[n])의 라인과 구동 트랜지스터(PXT1)의 상기 게이트 사이에 연결된 부스트 커패시터(CBOOST), 및 바이패스 신호(GB)에 응답하여 구동 트랜지스터(PXT1)의 상기 소스에 바이어스 전압(VBIAS)를 인가하는 바이어스 트랜지스터(T8)를 더 포함할 수 있다.

일 실시예에서, 각 화소(PX)의 트랜지스터들(PXT1 내지 PXT8) 중 적어도 일부는 NMOS 트랜지스터들로 구현되고, 각 화소(PX)의 트랜지스터들(PXT1 내지 PXT8) 중 나머지 일부는 PMOS 트랜지스터들로 구현될 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 보상 트랜지스터(PXT3) 및 게이트 초기화 트랜지스터(PXT4)는 상기 NMOS 트랜지스터들로 구현되고, 나머지 트랜지스터들(PXT1, PXT2, PXT5 내지 PXT8)은 상기 PMOS 트랜지스터들로 구현될 수 있다. 다른 실시예에서, 각 화소(PX)의 트랜지스터들(PXT1 내지 PXT8)의 모두가 NMOS 트랜지스터들로 구현되거나, PMOS 트랜지스터들로 구현될 수 있다.

또한, 일 실시예에서, 발광 소자(EL)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED)일 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 예를 들어, 발광 소자(EL)는 나노 발광 다이오드(Nano light Emitting Diode; NED), 퀀텀 닷(Quantum Dot; QD) 발광 다이오드, 마이크로 발광 다이오드, 무기 발광 다이오드, 또는 다른 임의의 적합한 발광 소자일 수 있다.

한편, 도 19에는 각 화소(PX)가 8개의 트랜지스터들(PXT1 내지 PXT8) 및 2개의 커패시터들(CST, CBOOST)를 포함하는 8T2C 구조를 가지는 예가 도시되어 있으나, 본 발명의 실시예들에 따른 표시 장치(300)의 각 화소(PX)는 도 19에 도시된 상기 8T2C 구조에 한정되지 않고, 임의의 화소 구조를 가질 수 있다.

데이터 드라이버(320)는 컨트롤러(350)로부터 수신된 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 데이터 신호들(DS)을 생성하고, 상기 복수의 데이터 라인들을 통하여 복수의 화소들(PX)에 데이터 신호들(DS)을 제공할 수 있다. 일 실시예에서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 데이터 드라이버(320) 및 컨트롤러(350)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver; TED)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(320) 및 컨트롤러(350)는 각각 별개의 집적 회로들로 구현될 수 있다.

스캔 드라이버(330)는 컨트롤러(350)로부터 수신된 스캔 제어 신호에 기초하여 스캔 신호들(SS)을 생성하고, 상기 복수의 스캔 라인들을 통하여 복수의 화소들(PX)에 스캔 신호들(SS)을 제공할 수 있다. 일 실시예에서, 상기 스캔 제어 신호는 스캔 개시 신호(FLM), 제1 클록 신호(CLK1), 제2 클록 신호(CLK2) 및 인에이블 신호(EN)를 포함할 수 있으나, 이에 한정되지 않는다. 또한, 일 실시예에서, 스캔 신호(SS)는 기입 신호(GW[n]), 보상 신호(GC), 초기화 신호(GI) 및 바이패스 신호(GB)를 포함할 수 있다. 또한, 일 실시예에서, 상기 NMOS 트랜지스터들로 구현된 보상 트랜지스터(PXT3) 및 게이트 초기화 트랜지스터(PXT4)에 인가되는 보상 신호(GC) 및 초기화 신호(GI) 중 적어도 하나는 각각이 도 3에 도시된 스테이지(200)로 구현된 복수의 스테이지들에 의해 생성 및 출력될 수 있다. 또한, 일 실시예에서, 스캔 드라이버(330)는 표시 패널(310)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(330)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.

발광 드라이버(340)는 컨트롤러(350)로부터 수신된 발광 제어 신호(EMCTRL)에 기초하여 발광 신호들(EM)을 생성하고, 복수의 발광 라인들을 통하여 복수의 화소들(PX)에 발광 신호들(EM)을 제공할 수 있다. 일 실시예에서, 발광 신호들(EM)은 행 단위로 순차적으로 제공될 수 있다. 다른 실시예에서, 발광 신호들(EM)은 복수의 화소들(PX)에 대하여 실질적으로 동시에 제공되는 글로벌 신호일 수 있다. 일 실시예에서, 발광 드라이버(340)는 표시 패널(310)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 발광 드라이버(340)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.

컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; T-CON))(350)는 외부의 호스트(예를 들어, 그래픽 처리부(Graphic Processing Unit; GPU) 또는 그래픽 카드(Graphic Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(350)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL), 상기 스캔 제어 신호 및 발광 제어 신호(EMCTRL)를 생성하고, 데이터 드라이버(320)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(320)를 제어하고, 스캔 드라이버(330)에 상기 스캔 제어 신호를 제공하여 스캔 드라이버(330)를 제어하고, 발광 드라이버(440)에 발광 제어 신호(EMCTRL)를 제공하여 발광 드라이버(440)를 제어할 수 있다.

본 발명의 실시예들에 따른 표시 장치(300)는 표시 패널(310)의 복수의 패널 영역들을 복수의 (서로 다른) 구동 주파수들로 구동하는 다중 주파수 구동(Multi-Frequency Driving; MFD)을 수행할 수 있다. 이러한 다중 주파수 구동을 수행하도록, 일 실시예에서, 컨트롤러(350)는, 도 18에 도시된 바와 같이, 정지 영상 검출 블록(360), 구동 주파수 결정 블록(370) 및 스캔 드라이버 제어 블록(380)을 포함할 수 있다.

정지 영상 검출 블록(360)을 입력 영상 데이터(IDAT)를 각각이 적어도 하나의 화소 행을 포함하는 복수의 패널 영역들에 대한 복수의 패널 영역 데이터들로 구분하고, 상기 복수의 패널 영역 데이터들 각각이 정지 영상을 나타내는지 여부를 판단할 수 있다.

구동 주파수 결정 블록(370)은 상기 복수의 패널 영역 데이터들 각각이 상기 정지 영상을 나타내는지 여부에 따라 상기 복수의 패널 영역들에 대한 복수의 구동 주파수들을 결정할 수 있다. 일 실시예에서, 각 패널 영역 데이터가 동영상을 나타내는 경우, 구동 주파수 결정 블록(370)은 상기 패널 영역 데이터에 상응하는 패널 영역에 대한 구동 주파수를 일반 구동 주파수로 결정할 수 있다. 여기서, 상기 일반 구동 주파수는 표시 장치(300)의 일반 구동 시의 구동 주파수이고, 예를 들어 입력 영상 데이터(IDAT)의 입력 프레임 주파수와 동일할 수 있다. 또한, 각 패널 영역 데이터가 상기 정지 영상을 나타내는 경우, 구동 주파수 결정 블록(370)은 상기 패널 영역 데이터에 상응하는 패널 영역에 대한 구동 주파수를 상기 일반 구동 주파수보다 낮은 저 구동 주파수로 결정할 수 있다. 여기서, 상기 저 구동 주파수는 상기 일반 구동 주파수보다 낮은 임의의 주파수일 수 있다.

스캔 드라이버 제어 블록(380)은 상기 복수의 패널 영역들에 대한 상기 복수의 구동 주파수들에 기초하여 인에이블 신호(EN)를 생성할 수 있다. 일 실시예에서, 스캔 드라이버 제어 블록(380)은, 스캔 신호(SS)가 출력되어야 할 때 제1 레벨(예를 들어, 하이 레벨)을 가지고, 스캔 신호(SS)가 출력되지 않아야 할 때 제2 레벨(예를 들어, 로우 레벨)을 가지도록 인에이블 신호(EN)를 제어할 수 있다. 이에 따라, 상기 일반 구동 주파수로 구동되는 각 패널 영역에는 복수의 프레임 구간들에서 스캔 신호(SS)가 제공되나, 상기 저 구동 주파수로 구동되는 각 패널 영역에는 상기 복수의 프레임 구간들 중 적어도 일부에서 스캔 신호(SS)가 제공되지 않을 수 있다.

도 20은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.

도 20을 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.

프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.

표시 장치(1160)에서, 스캔 드라이버의 각 스테이지는 인에이블 신호에 따라 인에이블 노드의 전압을 제어하고, 캐리 신호가 출력되는 동안 인에이블 노드의 전압을 유지하는 인에이블 노드 제어 회로, 및 상기 인에이블 노드의 전압에 응답하여 제2 노드와 제3 노드를 선택적으로 연결하는 마스킹 회로를 포함할 수 있다. 이에 따라, 상기 스캔 드라이버는 표시 패널의 각각의 영역들에 서로 다른 구동 주파수들로, 각각의 액티브 구간이 2 이상의 수평 시간들의 시간 길이를 가지는 스캔 신호들을 제공할 수 있다.

실시예에 따라, 전자 기기(1100)는 디지털 TV(Digital Television), 3D TV, 휴대폰(Cellular Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Tablet Computer), VR(Virtual Reality) 기기, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.

도 21은 본 발명의 실시예들에 따른 전자 기기의 일 예를 나타내는 블록도이다.

전자 장치(2101)는 운영체제 내에서 표시 모듈(2140)을 통해서 다양한 정보를 출력한다. 프로세서(2110)가 메모리(2120)에 저장된 어플리케이션을 실행시키면, 표시 모듈(2140)은 표시 패널(2141)을 통해 어플리케이션 정보를 사용자에게 제공한다.

프로세서(2110)는 입력 모듈(2130) 또는 센서 모듈(2161)을 통해 외부 입력을 획득하고, 외부 입력에 대응하는 어플리케이션을 실행시킨다. 예를 들어, 사용자가 표시 패널(2141)에 표시된 카메라 아이콘을 선택한 경우, 프로세서(2110)는 입력 센서(2161-2)을 통해서 사용자 입력을 획득하고, 카메라 모듈(2171)을 활성화시킨다. 프로세서(2110)는 카메라 모듈(2171)을 통해 획득한 촬영 이미지에 대응하는 영상 데이터를 표시 모듈(2140)에 전달한다. 표시 모듈(2140)은 촬영 이미지에 대응하는 이미지를 표시 패널(2141)을 통해 표시할 수 있다.

또 다른 예로, 표시 모듈(2140)에서 개인 정보 인증이 실행되는 경우, 지문 센서(2161-1)는 입력된 지문 정보를 입력 데이터로서 획득한다. 프로세서(2110)는 지문 센서(2161-1)를 통해 획득한 입력 데이터를 메모리(2120)에 저장된 인증 데이터와 비교하고, 비교 결과에 따라 어플리케이션을 실행한다. 표시 모듈(2140)은 어플리케이션의 로직에 따라 실행된 정보를 표시 패널(2141)을 통해 표시할 수 있다.

또 다른 예로, 표시 모듈(2140)에 표시된 음악 스트리밍 아이콘이 선택된 경우, 프로세서(2110)는 입력 센서(2161-2)을 통해서 사용자 입력을 획득하고, 메모리(2120)에 저장된 음악 스트리밍 어플리케이션을 활성화시킨다. 음악 스트리밍 어플리케이션에서 음악 실행 명령이 입력되면 프로세서(2110)는 음향 출력 모듈(2163)을 활성화시켜 음악 실행 명령에 부합하는 음향 정보를 사용자에게 제공한다.

이상에서, 전자 장치(2101)이 동작을 간략히 설명하였다. 이하에서 전자 장치(2101)의 구성에 대해 상세히 설명한다. 후술하는 전자 장치(2101)의 구성들 중 일부는 일체화되어 하나의 구성으로 제공될 수 있고, 하나의 구성이 2 이상의 구성으로 분리되어 제공될 수도 있다.

도 21을 참조하면, 전자 장치(2101)는 네트워크(예컨대, 근거리 무선 통신 네트워크 또는 원거리 무선 통신 네트워크)를 통하여 외부 전자 장치(2102)와 통신할 수 있다. 일 실시예에 따르면, 전자 장치(2101)는 프로세서(2110), 메모리(2120), 입력 모듈(2130), 표시 모듈(2140), 전원 모듈(2150), 내장형 모듈(2160), 및 외장형 모듈(2170)을 포함할 수 있다. 일 실시예에 따르면, 전자 장치(2101)는 상술한 구성요소들 중 적어도 하나가 생략되거나, 하나 이상의 다른 구성 요소가 추가될 수 있다. 일 실시예에 따르면, 상술한 구성요소들 중 일부의 구성요소는(예컨대, 센서 모듈(2161), 안테나 모듈(2162), 또는 음향 출력 모듈(2163))은 다른 하나의 구성요소(예컨대, 표시 모듈(2140))에 통합될 수 있다.

프로세서(2110)는, 소프트웨어를 실행하여 프로세서(2110)에 연결된 전자 장치(2101)의 적어도 하나의 다른 구성요소(예컨대, 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일 실시예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(2110)는 다른 구성요소(예컨대, 입력 모듈(2130), 센서 모듈(2161) 또는 통신 모듈(2173))로부터 수신된 명령 또는 데이터를 휘발성 메모리(2121)에 저장하고, 휘발성 메모리(2121)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터는 비휘발성 메모리(2122)에 저장될 수 있다.

프로세서(2110)는 메인 프로세서(2111)와 보조 프로세서(2112)를 포함할 수 있다. 메인 프로세서(2111)는 중앙처리장치(2111-1, CPU: central processing unit) 또는 어플리케이션 프로세서(AP: application processor) 중 하나 이상을 포함할 수 있다. 메인 프로세서(2111)는 그래픽처리장치(2111-2, GPU: graphics processing unit), 커뮤니케이션 프로세서(CP: communication processor), 및 이미지 신호 프로세서(ISP: image signal processor) 중 어느 하나 이상을 더 포함할 수도 있다. 메인 프로세서(2111)는 신경망 처리 장치(2111-3, NPU: neural processing unit)을 더 포함할 수도 있다. 신경망 처리 장치(2111-3)는 인공지능 모델의 처리에 특화된 프로세서로, 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 인공지능 모델은 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다. 상술한 처리 장치(processing unit) 및 프로세서 중 적어도 두 개가 하나의 통합된 구성(예컨대, 단일 칩)으로 구현되거나, 각각이 독립된 구성(예컨대, 복수 개의 칩)으로 구현될 수 있다.

보조 프로세서(2112)는 컨트롤러를 포함할 수 있다. 상기 컨트롤러는 인터페이스 변환 회로 및 타이밍 제어 회로를 포함할 수 있다. 상기 컨트롤러는 메인 프로세서(2111)로부터 영상 신호를 수신하고, 표시 모듈(2140)과의 인터페이스 사양에 맞도록 영상 신호의 데이터 포맷을 변환하여 영상 데이터를 출력한다. 상기 컨트롤러는 표시 모듈(2140)의 구동에 필요한 각종 제어 신호를 출력할 수 있다.

보조 프로세서(2112)는 데이터 변환회로(2112-2), 감마 보정회로(2112-3), 렌더링 회로(2112-4) 등을 더 포함할 수 있다. 데이터 변환회로(2112-2)는 상기 컨트롤러로부터 영상 데이터를 수신하고, 전자 장치(2101)의 특성 또는 사용자의 설정 등에 따라 원하는 휘도로 영상이 표시되도록 영상 데이터를 보상하거나, 소비 전력의 저감 또는 잔상 보상 등을 위해 영상 데이터를 변환할 수 있다. 감마 보정회로(2112-3)는 전자 장치(2101)에 표시되는 영상이 원하는 감마 특성을 갖도록 영상 데이터 또는 감마 기준 전압 등을 변환할 수 있다. 렌더링 회로(2112-4)는 상기 컨트롤러로부터 영상 데이터를 수신하고, 전자 장치(2101)에 채용된 표시 패널(2141)의 화소 배치 등을 고려하여 영상 데이터를 렌더링할 수 있다. 데이터 변환회로(2112-2), 감마 보정회로(2112-3), 렌더링 회로(2112-4) 중 적어도 하나는 다른 구성요소(예컨대, 메인 프로세서(2111) 또는 상기 컨트롤러)에 통합될 수 있다. 데이터 변환회로(2112-2), 감마 보정회로(2112-3), 렌더링 회로(2112-4) 중 적어도 하나는 후술하는 데이터 드라이버(2143)에 통합될 수도 있다.

메모리(2120)는 전자 장치(2101)의 적어도 하나의 구성 요소(예컨대, 프로세서(2110) 또는 센서 모듈(2161))에 의해 사용되는 다양한 데이터 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 저장할 수 있다. 메모리(2120)는 휘발성 메모리(2121) 및 비휘발성 메모리(2122) 중 적어도 하나 이상을 포함할 수 있다.

입력 모듈(2130)은 전자 장치(2101)의 구성 요소(예컨대, 프로세서(2110), 센서 모듈(2161) 또는 음향 출력 모듈(2163))에 사용될 명령 또는 데이터를 전자 장치(2101)의 외부(예컨대, 사용자 또는 외부의 전자 장치(2102))로부터 수신할 수 있다.

입력 모듈(2130)은 사용자로부터 명령 또는 데이터가 입력되는 제1 입력 모듈(2131) 및 외부 전자 장치(2102)로부터 명령 또는 데이터가 입력되는 제2 입력 모듈(2132)을 포함할 수 있다. 제1 입력 모듈(2131)은 마이크, 마우스, 키보드, 키(예컨대, 버튼) 또는 펜(예컨대, 패시브 펜 또는 액티브 펜)을 포함할 수 있다. 제2 입력 모듈(2132)은 외부 전자 장치(2102)와 유선 또는 무선으로 연결할 수 있는 지정된 프로토콜을 지원할 수 있다. 일 실시예에 따르면, 제2 입력 모듈(2132)은 HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다. 제2 입력 모듈(2132)은 외부 전자 장치(2102)와 물리적으로 연결시킬 수 있는 커넥터, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예컨대, 헤드폰 커넥터)를 포함할 수 있다.

표시 모듈(2140)은 사용자에게 시각적으로 정보를 제공한다. 표시 모듈(2140)은 표시 패널(2141), 스캔 드라이버(2142), 및 데이터 드라이버(2143)을 포함할 수 있다. 표시 모듈(2140)은 표시 패널(2141)을 보호하기 위한 윈도우, 샤시, 브라켓을 더 포함할 수 있다.

표시 패널(2141)은 액정 표시 패널, 유기 발광 표시 패널, 또는 무기 발광 표시 패널을 포함할 수 있으며, 표시 패널(2141)의 종류는 특별히 제한되지 않는다. 표시 패널(2141)은 리지드 타입이거나, 롤링이 가능하거나 폴딩이 가능한 플렉서블 타입일수 있다. 표시 모듈(2140)은 표시 패널(2141)을 지지하는 서포터, 브라켓, 또는 방열부재 등을 더 포함할 수 있다.

스캔 드라이버(2142)는 구동칩으로써 표시 패널(2141)에 실장될 수 있다. 또한, 스캔 드라이버(2142)는 표시 패널(2141)에 집적화될 수 있다. 예컨대, 스캔 드라이버(2142)는 표시 패널(2141)에 내제화된 ASG(Amorphous Silicon TFT Gate driver circuit), LTPS(Low Temperature Polycrystalline Silicon) TFT Gate driver circuit 또는 OSG(Oxide Semiconductor TFT Gate driver circuit)을 포함할 수 있다. 스캔 드라이버(2142)는 상기 컨트롤러로부터 제어 신호를 수신하고, 제어 신호에 응답하여 표시 패널(2141)에 스캔 신호들을 출력한다.

표시 패널(2141)은 발광 드라이버를 더 포함할 수 있다. 발광 드라이버는 상기 컨트롤러로부터 수신한 제어 신호에 응답하여 표시 패널(2141)에 발광 신호를 출력한다. 발광 드라이버는 스캔 드라이버(2142)와 구별되어 형성되거나, 스캔 드라이버(2142)에 통합될 수 있다.

데이터 드라이버(2143)는 상기 컨트롤러로부터 제어 신호를 수신하고, 제어 신호에 응답하여 영상 데이터를 아날로그 전압(예컨대, 데이터 전압)으로 변환한 후 표시 패널(2141)에 데이터 전압들을 출력한다.

데이터 드라이버(2143)는 다른 구성요소(예컨대, 상기 컨트롤러)에 통합될 수 있다. 상술한 컨트롤러의 인터페이스 변환 회로 및 타이밍 제어 회로의 기능은 데이터 드라이버(2143)에 통합될 수도 있다.

표시 모듈(2140)은 발광 드라이버 및 전압 발생 회로 등을 더 포함할 수 있다. 전압 발생 회로는 표시 패널(2141)의 구동에 필요한 각종 전압들을 출력할 수 있다.

전원 모듈(2150)은 전자 장치(2101)의 구성 요소에 전력을 공급한다. 전원 모듈(2150)은 전원 전압을 충전하는 배터리를 포함할 수 있다. 배터리는 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다. 전원 모듈(2150)은 PMIC(power management integrated circuit)를 포함할 수 있다. PMIC는 상술한 모듈 및 후술하는 모듈 각각에 최적화된 전원을 공급한다. 전원 모듈(2150)은 배터리와 전기적으로 연결된 무선 전력 송수신 부재를 포함할 수 있다. 무선 전력 송수신 부재는 코일 형태의 복수의 안테나 방사체를 포함할 수 있다.

전자 장치(2101)는 내장형 모듈(2160)과 외장형 모듈(2170)을 더 포함할 수 있다. 내장형 모듈(2160)은 센서 모듈(2161), 안테나 모듈(2162), 및 음향 출력 모듈(2163)을 포함할 수 있다. 외장형 모듈(2170)은 카메라 모듈(2171), 라이트 모듈(2172), 및 통신 모듈(2173)을 포함할 수 있다.

센서 모듈(2161)은 사용자의 신체에 의한 입력 또는 제1 입력 모듈(2131) 중 펜에 의한 입력을 감지하고, 상기 입력에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 센서 모듈(2161)은 지문 센서(2161-1), 입력 센서(2161-2), 및 디지타이저(2161-3) 중 적어도 어느 하나 이상을 포함할 수 있다.

지문 센서(2161-1)는 사용자의 지문에 대응하는 데이터 값을 생성할 수 있다. 지문 센서(2161-1)는 광 방식 또는 정전 용량 방식의 지문 센서 중 어느 하나를 포함할 수 있다.

입력 센서(2161-2)는 사용자의 신체에 의한 입력 또는 펜에 의한 입력의 좌표 정보에 대응하는 데이터 값을 생성할 수 있다. 입력 센서(2161-2)는 입력에 의한 정전용량 변화량을 데이터 값으로 생성한다. 입력 센서(2161-2)는 패시브 펜에 의한 입력을 감지하거나, 액티브 펜과 데이터를 송수신할 수 있다.

입력 센서(2161-2)는 혈압, 수분, 또는 체지방과 같은 생체 신호를 측정할 수도 있다. 예컨대, 사용자가 센서층 또는 센싱 패널에 신체 일부를 접촉하고 일정한 시간 동안 움직이지 않는 경우, 신체 일부에 의한 전기장(electric field) 변화에 기초하여, 입력 센서(2161-2)는 생체 신호를 감지하여 하여 사용자가 원하는 정보를 표시 모듈(2140)로 출력할 수 있다.

디지타이저(2161-3)는 펜에 의한 입력의 좌표 정보에 대응하는 데이터 값을 생성할 수 있다. 디지타이저(2161-3)는 입력에 의한 전자기 변화량을 데이터 값으로 생성한다. 디지타이저(2161-3)는 패시브 펜에 의한 입력을 감지하거나, 액티브 펜과 데이터를 송수신할 수 있다.

지문 센서(2161-1), 입력 센서(2161-2), 및 디지타이저(2161-3) 중 적어도 하나는 연속 공정을 통해 표시 패널(2141) 상에 형성된 센서층으로 구현될 수도 있다. 지문 센서(2161-1), 입력 센서(2161-2), 및 디지타이저(2161-3)은 표시 패널(2141)의 상측에 배치될 수 있고, 지문 센서(2161-1), 입력 센서(2161-2), 및 디지타이저(2161-3) 중 어느 하나, 예컨대 디지타이저(2161-3)는 표시 패널(2141)의 하측에 배치될 수 있다.

지문 센서(2161-1), 입력 센서(2161-2), 및 디지타이저(2161-3) 중 적어도 2 이상은 동일한 공정을 통해서 하나의 센싱 패널로 일체화되도록 형성될 수 있다. 하나의 센싱 패널로 일체화될 경우, 센싱 패널은 표시 패널(2141)과 표시 패널(2141)의 상측에 배치되는 윈도우 사이에 배치될 수 있다. 일 실시예에 따르면, 센싱 패널은 윈도우 상에 배치될 수도 있으며, 센싱 패널의 위치는 특별히 제한되지 않는다.

지문 센서(2161-1), 입력 센서(2161-2), 및 디지타이저(2161-3) 중 적어도 하나는 표시 패널(2141)에 내장될 수 있다. 즉, 표시 패널(2141)에 포함된 소자들(예를 들어, 발광 소자, 트랜지스터 등)을 형성하는 공정을 통해 지문 센서(2161-1), 입력 센서(2161-2), 및 디지타이저(2161-3) 중 적어도 하나를 동시에 형성할 수 있다.

그밖에 센서 모듈(2161)은 전자 장치(2101)의 내부 상태 또는 외부 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 센서 모듈(2161)은 예를 들어 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 더 포함할 수 있다.

안테나 모듈(2162)은 신호 또는 전력을 외부로 송신하거나 외부로부터 수신하기 위한 하나 이상의 안테나들을 포함할 수 있다. 일 실시예에 따르면, 통신 모듈(2173)은 통신 방식에 적합한 안테나를 통하여 신호를 외부 전자 장치(2102)로 송신하거나, 외부 전자 장치(2102)로부터 수신할 수 있다. 안테나 모듈(2162)의 안테나 패턴은 표시 모듈(2140)의 하나의 구성(예컨대 표시 패널(2141)) 또는 입력 센서(2161-2) 등에 일체화될 수도 있다.

음향 출력 모듈(2163)는 음향 신호를 전자 장치(2101)의 외부로 출력하기 위한 장치로서, 예를 들면, 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용되는 스피커와 전화 수신 전용으로 사용되는 리시버를 포함할 수 있다. 일 실시예에 따르면, 리시버는 스피커와 일체 또는 별도로 형성될 수 있다. 음향 출력 모듈(2163)의 음향 출력 패턴은 표시 모듈(2140)에 일체화될 수도 있다.

카메라 모듈(2171)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시예에 따르면, 카메라 모듈(2171)은 하나 이상의 렌즈, 이미지 센서, 또는 이미지 시그널 프로세서를 포함할 수 있다. 카메라 모듈(2171)은 사용자의 유무, 사용자의 위치, 사용자의 시선 등을 측정할 수 있는 적외선 카메라를 더 포함할 수 있다.

라이트 모듈(2172)은 광을 제공할 수 있다. 라이트 모듈(2172)은 발광 다이오드 또는 제논 램프(xenon lamp)를 포함할 수 있다. 라이트 모듈(2172)은 카메라 모듈(2171)과 연동하여 동작하거나 독립적으로 동작할 수 있다.

통신 모듈(2173)은 전자 장치(2101)와 외부 전자 장치(2102) 사이의 유선 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(2173)은 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈과 같은 무선 통신 모듈과 LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈과 같은 유선 통신 모듈 중 어는 하나를 포함하거나 모두 포함할 수 있다. 통신 모듈(2173)은 블루투스, WiFi direct 또는 IrDA(infrared data association) 같은 근거리 통신 네트워크 또는 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예컨대, LAN 또는 WAN)와 같은 원거리 통신 네트워크를 통하여 외부 전자 장치(2102)와 통신할 수 있다. 상술한 여러 종류의 통신 모듈(2173)은 하나의 칩으로 구현되거나 또는 각각 별도의 칩으로 구현될 수 있다.

입력 모듈(2130), 센서 모듈(2161), 카메라 모듈(2171) 등은 프로세서(2110)와 연동하여 표시 모듈(2140)의 동작을 제어하는데 활용될 수 있다.

프로세서(2110)는 입력 모듈(2130)로부터 수신된 입력 데이터에 근거하여, 표시 모듈(2140), 음향 출력 모듈(2163), 카메라 모듈(2171), 또는 라이트 모듈(2172)에 명령 또는 데이터를 출력한다. 예컨대, 프로세서(2110)는 마우스 또는 액티브 펜 등을 통해 인가된 입력 데이터에 대응하여 영상 데이터를 생성하여 표시 모듈(2140)에 출력하거나, 입력 데이터에 대응하여 명령 데이터를 생성하여 카메라 모듈(2171) 또는 라이트 모듈(2172)에 출력할 수 있다. 프로세서(2110)는 입력 모듈(2130)로부터 일정 시간 동안 입력 데이터가 수신되지 않을 경우, 전자 장치(2101)의 동작 모드를 저전력 모드 또는 슬립 모드(sleep mode)로 전환시켜 전자 장치(2101)에서 소비되는 전력을 저감시킬 수 있다.

프로세서(2110)는 센서 모듈(2161)로부터 수신된 센싱 데이터에 근거하여, 표시 모듈(2140), 음향 출력 모듈(2163), 카메라 모듈(2171), 또는 라이트 모듈(2172)에 명령 또는 데이터를 출력한다. 예컨대, 프로세서(2110)는 지문 센서(2161-1)에 의해 인가된 인증 데이터를 메모리(2120)에 저장된 인증 데이터와 비교한 후, 비교 결과에 따라 어플리케이션을 실행할 수 있다. 프로세서(2110)는 입력 센서(2161-2) 또는 디지타이저(2161-3)에 의해 감지된 센싱 데이터에 근거하여 명령을 실행하거나 대응하는 영상 데이터를 표시 모듈(2140)에 출력할 수 있다. 센서 모듈(2161)에 온도 센서가 포함되는 경우, 프로세서(2110)는 센서 모듈(2161)로부터 측정된 온도에 대한 온도 데이터를 수신하고, 온도 데이터를 근거로 영상 데이터에 대한 휘도 보정 등을 더 실시할 수 있다.

프로세서(2110)는 카메라 모듈(2171)로부터 사용자의 유무, 사용자의 위치, 사용자의 시선 등에 대한 측정 데이터를 수신할 수 있다. 프로세서(2110)는 측정 데이터를 근거로 영상 데이터에 대한 휘도 보정 등을 더 실시할 수 있다. 예컨대, 카메라 모듈(2171)로부터의 입력을 통해 사용자의 유무를 판단한 프로세서(2110)는 데이터 변환회로(2112-2) 또는 감마 보정회로(2112-3)를 통해 휘도가 보정된 영상 데이터를 표시 모듈(2140)에 출력할 수 있다.

상기 구성 요소들 중 일부 구성 요소들은 주변 기기들간 통신 방식, 예컨대, 버스, GPIO(general purpose input/output), SPI(serial peripheral interface), MIPI(mobile industry processor interface), 또는 UPI(Ultra path interconnect) 링크를 통해 서로 연결되어 신호(예컨대, 명령 또는 데이터)를 상호간에 교환할 수 있다. 프로세서(2110)는 표시 모듈(2140)과 서로 약속된 인터페이스로 통신할 수 있으며, 예컨대, 상술한 통신 방식 중 어느 하나를 이용할 수 있고, 상술한 통신 방식에 제한되지 않는다.

본 문서에 개시된 다양한 실시예들에 따른 전자 장치(2101)는 다양한 형태의 장치가 될 수 있다. 전자 장치(2101)는, 예를 들면, 휴대용 통신 장치 (예컨대, 스마트 폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치 중 적어도 하나를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치(2101)는 전술한 기기들에 한정되지 않는다.

본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 3D TV, HMD, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

200: 스테이지
210: 제어 회로
220: 캐리 출력 회로
230: 인에이블 노드 제어 회로
240: 마스킹 회로
250: 스캔 출력 회로
300: 표시 장치
310: 표시 패널
320: 데이터 드라이버
330: 스캔 드라이버
340: 발광 드라이버
350: 컨트롤러
360: 정지 영상 검출 블록
370: 구동 주파수 결정 블록
380: 스캔 드라이버 제어 블록

Claims

복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
입력 신호, 제1 클록 신호 및 제2 클록 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제어 회로;
상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로;
상기 캐리 신호, 인에이블 신호 및 반전 인에이블 신호에 응답하여 인에이블 노드의 전압을 제어하는 인에이블 노드 제어 회로;
상기 제2 노드의 전압 및 상기 인에이블 노드의 전압에 응답하여 제3 노드의 전압을 제어하는 마스킹 회로; 및
상기 제1 노드의 전압 및 상기 제3 노드의 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함하는 스캔 드라이버.
제1 항에 있어서, 제1 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 상기 제1 레벨을 가지는 경우, 상기 인에이블 노드 제어 회로는 상기 인에이블 노드의 전압을 제2 레벨로 제어하고,
상기 마스킹 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제2 레벨을 가지는 상기 인에이블 노드의 전압에 응답하여 상기 제3 노드의 전압을 상기 제2 레벨로 제어하며,
상기 스캔 출력 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제2 레벨을 가지는 상기 제3 노드의 전압에 응답하여 상기 제1 레벨을 가지는 상기 스캔 신호를 출력하는 것을 특징으로 하는 스캔 드라이버.
제2 항에 있어서, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 도중 상기 인에이블 신호가 상기 제1 레벨로부터 상기 제2 레벨로 변경되는 경우, 상기 인에이블 노드 제어 회로는 상기 제1 레벨을 가지는 상기 캐리 신호의 출력이 완료될 때까지 상기 인에이블 노드의 전압을 상기 제2 레벨로 유지하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 제1 레벨을 가지는 상기 캐리 신호가 출력되기 전에 상기 인에이블 신호가 제2 레벨을 가지는 경우, 상기 인에이블 노드 제어 회로는 상기 인에이블 노드의 전압을 상기 제1 레벨로 제어하고,
상기 마스킹 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제1 레벨을 가지는 상기 인에이블 노드의 전압에 응답하여 상기 제3 노드의 전압을 상기 제1 레벨로 제어하며,
상기 스캔 출력 회로는, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 제1 레벨을 가지는 상기 제3 노드의 전압에 응답하여 상기 제1 레벨을 가지는 상기 스캔 신호를 출력하지 않는 것을 특징으로 하는 스캔 드라이버.
제4 항에 있어서, 상기 제1 레벨을 가지는 상기 캐리 신호가 출력되는 도중 상기 인에이블 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변경되는 경우, 상기 인에이블 노드 제어 회로는 상기 제1 레벨을 가지는 상기 캐리 신호의 출력이 완료될 때까지 상기 인에이블 노드의 전압을 상기 제1 레벨로 유지하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 인에이블 노드 제어 회로는, 제1 레벨을 가지는 상기 캐리 신호가 출력되는 동안, 상기 인에이블 노드의 전압을 이전 레벨로 유지하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 인에이블 노드 제어 회로는,
제1 레벨을 가지는 상기 캐리 신호가 출력되지 않고, 상기 인에이블 신호가 상기 제1 레벨을 가지고, 상기 반전 인에이블 신호가 제2 레벨을 가질 때, 상기 인에이블 노드의 전압을 상기 제2 레벨로 제어하고,
상기 제1 레벨을 가지는 상기 캐리 신호가 출력되지 않고, 상기 인에이블 신호가 상기 제2 레벨을 가지고, 상기 반전 인에이블 신호가 상기 제1 레벨을 가질 때, 상기 인에이블 노드의 전압을 상기 제1 레벨로 제어하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 인에이블 노드 제어 회로는,
하이 게이트 전압 라인과 상기 인에이블 노드 사이에 직렬로 연결된 제1 및 제2 트랜지스터들; 및
상기 인에이블 노드와 로우 게이트 전압 라인 사이에 직렬로 연결된 제3 및 제4 트랜지스터들을 포함하고,
상기 제1 트랜지스터는 상기 캐리 신호에 응답하여 턴-온되고,
상기 제2 트랜지스터는 상기 인에이블 신호에 응답하여 턴-온되고,
상기 제3 트랜지스터는 상기 반전 인에이블 신호에 응답하여 턴-온되고,
상기 제4 트랜지스터는 상기 캐리 신호에 응답하여 턴-온되는 것을 특징으로 하는 스캔 드라이버.
제8 항에 있어서,
상기 제1 트랜지스터는 상기 캐리 신호를 수신하는 게이트, 상기 하이 게이트 전압 라인에 연결된 제1 단자, 및 제2 단자를 포함하고,
상기 제2 트랜지스터는 상기 인에이블 신호를 수신하는 게이트, 상기 제1 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 인에이블 노드에 연결된 제2 단자를 포함하고,
상기 제3 트랜지스터는 상기 반전 인에이블 신호를 수신하는 게이트, 상기 인에이블 노드에 연결된 제1 단자, 및 제2 단자를 포함하고,
상기 제4 트랜지스터는 상기 캐리 신호를 수신하는 게이트, 상기 제3 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 로우 게이트 전압 라인에 연결된 제2 단자를 포함하는 것을 특징으로 하는 스캔 드라이버.
제8 항에 있어서, 상기 인에이블 노드 제어 회로는,
상기 인에이블 노드와 상기 로우 게이트 전압 라인 사이에 연결된 제1 커패시터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 마스킹 회로는,
상기 인에이블 노드의 전압이 제1 레벨을 가질 때, 상기 제3 노드를 상기 제2 노드로부터 분리하고,
상기 인에이블 노드의 전압이 제2 레벨을 가질 때, 상기 제3 노드에 상기 제2 노드를 연결하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 마스킹 회로는,
상기 인에이블 노드의 전압에 응답하여 상기 제2 노드를 상기 제3 노드에 선택적으로 연결하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제12 항에 있어서,
상기 제5 트랜지스터는 상기 인에이블 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 것을 특징으로 하는 스캔 드라이버.
제12 항에 있어서, 상기 마스킹 회로는,
하이 게이트 전압 라인과 상기 제3 노드 사이에 연결된 제2 커패시터; 및
상기 하이 게이트 전압 라인과 상기 제3 노드 사이에 직렬로 연결된 제6 및 제7 트랜지스터들을 더 포함하고,
상기 제6 트랜지스터는 상기 캐리 신호에 응답하여 턴-온되고,
상기 제7 트랜지스터는 상기 인에이블 신호에 응답하여 턴-온되는 것을 특징으로 하는 스캔 드라이버.
제14 항에 있어서,
상기 제6 트랜지스터는 상기 캐리 신호를 수신하는 게이트, 상기 하이 게이트 전압 라인에 연결된 제1 단자, 및 제2 단자를 포함하고,
상기 제7 트랜지스터는 상기 인에이블 신호를 수신하는 게이트, 상기 제6 트랜지스터의 상기 제2 단자에 연결된 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 캐리 출력 회로는,
상기 제2 노드에 연결된 게이트, 하이 게이트 전압 라인에 연결된 제1 단자, 및 캐리 출력 노드에 연결된 제2 단자를 포함하는 제8 트랜지스터; 및
상기 제1 노드에 연결된 게이트, 상기 캐리 출력 노드에 연결된 제1 단자, 및 로우 게이트 전압 라인에 연결된 제2 단자를 포함하는 제9 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 스캔 출력 회로는,
상기 제3 노드에 연결된 게이트, 하이 게이트 전압 라인에 연결된 제1 단자, 및 스캔 출력 노드에 연결된 제2 단자를 포함하는 제10 트랜지스터; 및
상기 제1 노드에 연결된 게이트, 상기 스캔 출력 노드에 연결된 제1 단자, 및 로우 게이트 전압 라인에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
제1 항에 있어서, 상기 복수의 스테이지들 각각에 포함된 트랜지스터들은 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터들로 구현된 것을 특징으로 하는 스캔 드라이버.
제18 항에 있어서, 상기 캐리 신호 및 상기 스캔 신호는 액티브 레벨로서 하이 레벨을 가지는 액티브 하이 신호들인 것을 특징으로 하는 스캔 드라이버.
복수의 화소들을 포함하는 표시 패널;
상기 복수의 화소들 각각에 데이터 신호를 제공하는 데이터 드라이버;
상기 복수의 화소들 각각에 스캔 신호를 제공하는 스캔 드라이버; 및
상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함하고,
상기 스캔 드라이버는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들 각각은,
입력 신호, 제1 클록 신호 및 제2 클록 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제어 회로;
상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하는 캐리 출력 회로;
상기 캐리 신호, 인에이블 신호 및 반전 인에이블 신호에 응답하여 인에이블 노드의 전압을 제어하는 인에이블 노드 제어 회로;
상기 제2 노드의 전압 및 상기 인에이블 노드의 전압에 응답하여 제3 노드의 전압을 제어하는 마스킹 회로; 및
상기 제1 노드의 전압 및 상기 제3 노드의 전압에 응답하여 스캔 신호를 출력하는 스캔 출력 회로를 포함하는 표시 장치.