KR20240067982A

KR20240067982A - 풀-업 및 풀-다운 트랜지스터들의 동적 풀-게이트 부스팅을 갖는 입출력(i/o) 회로

Info

Publication number: KR20240067982A
Application number: KR1020247015059A
Authority: KR
Inventors: 윌슨 졘보 천; 윌슨 ?캤? 천; 치우-관 탄
Original assignee: 퀄컴 인코포레이티드
Priority date: 2021-11-15
Filing date: 2022-11-01
Publication date: 2024-05-17
Also published as: CN118235328A; WO2023086243A2; WO2023086243A3; US11595042B1; TW202337138A

Abstract

본 개시내용의 일 양태는 장치에 관한 것으로서, 장치는, 출력 드라이버로서, 상기 출력 드라이버는, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET); 상부 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET); 및 출력과 하부 전압 레일 사이에서 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET를 포함하는, 상기 출력 드라이버; 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제1 프리드라이버; 및 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제2 프리드라이버를 포함한다.

Description

풀-업 및 풀-다운 트랜지스터들의 동적 풀-게이트 부스팅을 갖는 입출력(I/O) 회로

관련 출원들에 대한 상호 참조

본 특허출원은 2021년 11월 15일자 출원되고 본 출원의 양수인에게 양도된, 계류 중인 미국 정규 출원 제17/526,805호에 대한 우선권을 주장하며, 이 미국 정규 출원은 이로써 모든 적용 가능한 목적을 위해 그리고 아래에서 완전히 기재된 것처럼 본원에 참고로 명백히 포함된다.

기술분야

본 발명의 양태들은 일반적으로 입출력(I/O) 드라이버들에 관한 것으로, 특히 풀-업(pull-up) 및 풀-다운(pull-down) 트랜지스터들의 동적 풀-게이트(full-gate) 부스팅을 갖는 I/O 회로에 관한 것이다.

일반적으로 입출력(I/O) 회로는 제1 전압 도메인의 입력 신호를 변환하여 제2 전압 도메인의 출력 신호를 생성하기 위해 사용된다. 전압 도메인은 하이(high) 및 로우(low) 논리 전압 레벨들의 전압 레벨들 또는 신호의 상태들에 의해 정의된다. 입출력(I/O) 회로는 제1 전압 도메인에서 신호들을 프로세싱하도록 구성된 회로부로부터 입력 신호를 수신했을 수 있다. 입출력(I/O) 회로는 제2 전압 도메인에서 신호들을 프로세싱하도록 구성된 회로부에 출력 신호를 제공할 수 있다. 전압 레벨 시프팅은 상향일 수 있으며, 여기서 제2 전압 도메인은 제1 전압 도메인의 적어도 하나의 대응하는 논리 전압 레벨보다 높은 적어도 하나의 논리 전압 레벨을 갖는다.

다음은 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 이러한 구현들의 간단한 요약을 제시한다. 이러한 요약은 고려되는 모든 구현들의 포괄적인 개요가 아니며, 모든 구현들의 주요 또는 핵심 엘리먼트들을 식별하지도, 임의의 또는 모든 구현들의 범위를 기술하지도 않는 것으로 의도된다. 요약의 유일한 목적은 하나 이상의 구현들의 일부 개념들을 이후에 제시되는 보다 상세한 설명에 대한 서론으로서 간단한 형태로 제시하는 것이다.

본 개시내용의 일 양태는 장치에 관한 것이다. 장치는, 출력 드라이버로서, 출력 드라이버는, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET); 제1 전압 레일과 출력 사이에 상기 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET); 및 출력과 제2 전압 레일 사이에 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET를 포함하는, 상기 출력 드라이버; 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제1 프리드라이버(predriver); 및 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제2 프리드라이버를 포함한다.

본 개시내용의 다른 양태는 방법에 관한 것이다. 방법은, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하는 단계; 제1 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하는 단계로서, 제1 및 제2 제어 신호들은 출력에서의 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압들에 있고, 제1 및 제2 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제1 및 제2 제어 신호들은 출력 신호가 로우 논리 상태로부터 하이 논리 상태로 천이할 때 각각 제1 세트의 부스팅된 전압들에 있는, 상기 제2 제어 신호를 인가하는 단계; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제3 제어 신호를 인가하는 단계; 및 출력과 제2 전압 레일 사이에 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하는 단계를 포함하며, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태로부터 로우 논리 상태로 천이할 때 각각 제2 세트의 부스팅된 전압들에 있다.

본 개시내용의 다른 양태는 장치에 관한 것이다. 장치는, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하기 위한 수단; 제1 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하기 위한 수단으로서, 제1 및 제2 제어 신호들은 출력에서의 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압들에 있고, 제1 및 제2 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제1 및 제2 제어 신호들은 출력 신호가 로우 논리 상태로부터 하이 논리 상태로 천이할 때 각각 제1 세트의 부스팅된 전압들에 있는, 상기 제2 제어 신호를 인가하기 위한 수단; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제3 제어 신호를 인가하기 위한 수단; 및 출력과 제2 전압 레일 사이에 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하기 위한 수단을 포함하며, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태로부터 로우 논리 상태로 천이할 때 각각 제2 세트의 부스팅된 전압들에 있다.

본 개시내용의 다른 양태는 무선 통신 디바이스에 관한 것이다. 무선 통신 디바이스는, 적어도 하나의 안테나; 적어도 하나의 안테나에 커플링된 송수신기; 및 송수신기에 커플링된 집적 회로(IC)를 포함하고, IC는 하나 이상의 I/O 회로들 중 적어도 하나를 포함하고, I/O 회로는, 출력 드라이버로서, 출력 드라이버는, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET); 상부 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET); 및 출력과 하부 전압 레일 사이에 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET를 포함하는, 상기 출력 드라이버; 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제1 프리드라이버; 및 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제2 프리드라이버를 포함한다.

앞서 언급된 그리고 관련된 목적들의 달성을 위해, 하나 이상의 구현들은, 이하에서 충분히 설명되며 청구항들에서 특별히 지적되는 특징들을 포함한다. 아래의 설명 및 첨부된 도면들은 하나 이상의 구현들의 소정의 예시적인 양태들을 상세히 기재한다. 그러나 이러한 양태들은 다양한 구현들의 원리들이 채용될 수 있는 다양한 방식들 중 몇몇을 나타낼 뿐이며, 설명 구현들은 그러한 모든 양태들 및 그의 등가물들을 포함하는 것으로 의도된다.

도 1a는 개시내용의 일 양태에 따른 예시적인 입출력(I/O) 드라이버의 개략도를 예시한다.
도 1b는 개시내용의 다른 양태에 따른, 도 1a의 I/O 드라이버의 동작과 관련된 예시적인 신호들의 타이밍 다이어그램을 예시한다.
도 2a는 개시내용의 다른 양태에 따른 예시적인 입출력(I/O) 회로의 블록/개략도를 예시한다.
도 2b는 개시내용의 다른 양태에 따른, 도 2a의 I/O 회로의 동작과 관련된 예시적인 신호들의 타이밍 다이어그램을 예시한다.
도 3a는 개시내용의 다른 양태에 따른 다른 예시적인 입출력(I/O) 회로의 개략도를 예시한다.
도 3b는 개시내용의 다른 양태에 따른, 도 3a의 I/O 회로의 동작과 관련된 예시적인 신호들의 타이밍 다이어그램을 예시한다.
도 4는 개시내용의 다른 양태에 따른 예시적인 풀-다운 게이트 부스트 제어 회로의 블록도를 예시한다.
도 5는 본 발명의 다른 양태에 따른, 도 4의 풀-다운 게이트 부스팅 제어 회로의 예시적인 멀티-도메인 논리 회로의 개략도를 예시한다.
도 6은 개시내용의 다른 양태에 따른 예시적인 풀-업 게이트 부스트 제어 회로의 블록도를 예시한다.
도 7은 본 발명의 다른 양태에 따른, 도 6의 풀-업 게이트 부스트 제어 회로의 예시적인 멀티-도메인 논리 회로의 개략도를 예시한다.
도 8은 개시내용의 다른 양태에 따른 예시적인 제1 풀-업 프리드라이버의 개략도를 예시한다.
도 9는 개시내용의 다른 양태에 따른 예시적인 제2 풀-업 프리드라이버의 개략도를 예시한다.
도 10은 개시내용의 다른 양태에 따른 예시적인 제1 풀-다운 프리드라이버의 개략도를 예시한다.
도 11은 개시내용의 다른 양태에 따른 예시적인 제2 풀-다운 프리드라이버의 개략도를 예시한다.
도 12는 개시내용의 다른 양태에 따른, 출력 신호를 생성하기 위해 입력 신호를 전압 레벨 시프팅하는 예시적인 방법의 흐름도를 예시한다.
도 13은 개시내용의 다른 양태에 따른 예시적인 무선 통신 디바이스의 블록도를 예시한다.

첨부된 도면들과 관련하여 아래에 기재된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에서 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이런 개념들이 이런 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게는 자명할 것이다. 일부 예들에서, 주지의 구조들 및 구성요소들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.

도 1a는 개시내용의 일 양태에 따른 예시적인 입출력(I/O) 드라이버(100)의 개략도를 예시한다. I/O 드라이버(100)는 예를 들어 집적 회로(IC) 또는 시스템 온 칩(SOC)의 코어 회로로부터 입력 신호(V_IN)를 수신하도록 구성된다. 입력 신호(V_IN)는 제1 또는 코어 전압 도메인에 따라 하이 논리 전압(예컨대, 1.1V)과 로우 논리 전압(예컨대, 0.5V) 사이에서 스윙할 수 있다.

입력 신호(V_IN)의 하이 및 로우 논리 전압들에 응답하여, I/O 드라이버(100)는 출력(예컨대, 정사각형 내부의 X로 표시되는 I/O 패드)에서, 제2 또는 PX 전압 도메인에 따라 각각 하이 논리 전압(예컨대, 1.8V)과 로우 논리 전압(예컨대, 0V) 사이에서 스윙하는 출력 신호(V_OUT)를 생성한다. 아래에서 더 자세히 논의되는 바와 같이, PX 전압 도메인의 하이 및 로우 논리 전압들은 실질적으로 공급 전압 VDDPX(제1 전압 레일에 인가됨)와 공급 전압 VSSX(제2 전압 레일에 인가됨) 사이에서 스윙할 수 있다. I/O 드라이버(100)는 출력 신호(V_OUT)를 출력과 제2 전압 레일 VSSX 사이에 커플링된 부하에 제공한다. 부하는 커패시턴스(C_LOAD)를 가질 수 있다. 본 명세서에 사용되는 바와 같이, 전압 레일, 및 전압 레일에 제공되는 공급 전압은 설명의 용이성을 위해 동일한 라벨로 지칭될 수 있다. 마찬가지로, 노드, 및 노드에서의 전압은 설명의 용이성을 위해 동일한 라벨로 지칭될 수 있다.

이 예에서, I/O 드라이버(100)는 제1 전압 레일 VDDPX와 출력(V_OUT) 사이에 위치하는 풀-업 회로를 포함한다. 풀-업 회로는 제1 전압 레일 VDDPX를 출력(V_OUT)에 커플링하여, 출력 신호(V_OUT)가 실질적으로 제1 레일 전압에서 공급 전압 VDDPX(예컨대, 1.8V)와 같은 하이 논리 전압으로 천이하고 안정화되게 하도록 구성된다. 풀-업 회로는 또한 출력(V_OUT)으로부터 제1 전압 레일 VDDPX를 격리 또는 디커플링(decouple)하여, 출력 신호(V_OUT)가 제2 레일 전압(예컨대, 0V 또는 접지)으로부터 실질적으로 VSSX와 같은 로우 논리 전압으로 천이하고 안정화될 수 있게 하도록 구성된다. 이 예에서, 풀-업 회로는 한 쌍의 p-채널 금속 산화물 반도체(PMOS) 전계 효과 트랜지스터들(FET들)(이하, "PMOS FET들")(M₁₁ 및 M₁₂), 및 저항(R_P)을 포함한다. PMOS FET(M₁₁)는 출력(V_OUT)을 제1 레일 전압 VDDPX에 각각 커플링하고 그로부터 격리하기 위해 PMOS FET(M₁₁)를 턴온 및 턴오프하기 위한 제어 신호(V_{PCTL_HV})에 응답한다.

풀-업 회로의 PMOS FET(M₁₂)는 VDDPX/2(예컨대, 0.9V)로 설정될 수 있는 실질적으로 일정한 게이트 전압(V_PBIAS)으로 바이어스될 수 있다. 이와 같이 구성된 PMOS FET(M₁₂)는 PMOS FET(M₁₁)의 턴온 및 턴오프에 각각 응답하여 턴온 및 턴오프된다. 예를 들어, 제어 신호(V_{PCTL_HV})가 VDDPX/2(예컨대, 0.9V)와 같이 실질적으로 로우 논리 전압일 때, PMOS FET(M₁₁)는, 그의 게이트-대-소스 전압(V_GS)(예컨대, 1.8V-0.9V=0.9V)이 그의 임계 전압(V_T)(예컨대, 0.4V)보다 크기 때문에 턴온된다. PMOS FET(M₁₁)의 턴온은 실질적으로 VDDPX가 PMOS FET(M₁₂)의 소스에 인가되게 한다. 따라서, PMOS FET(M₁₂)는 그의 V_GS(예컨대, 1.8V-0.9V=0.9V)가 그의 임계 전압(V_T)(예컨대, 0.4V)보다 크기 때문에 턴온된다. PMOS FET들(M₁₁ 및 M₁₂) 둘 모두가 턴온되는 것은 VDDPX가 저항(R_P)을 통해 I/O 드라이버(100)의 출력(V_OUT)에 실질적으로 인가되게 하고, 이는 출력 신호(V_OUT)가 실질적으로 VDDPX(예컨대, ~ 1.8V)로 천이하고 안정화되게 한다. 저항(R_P)은 PMOS FET들(M₁₁ 및 M₁₂)을 통한 전류 흐름을 제한하여 이들 디바이스들의 오버스트레스(overstress) 또는 손상을 방지한다.

마찬가지로, 제어 신호(V_{PCTL_HV})가 실질적으로 VDDPX(예컨대, 1.8V)와 같은 하이 논리 전압에 있을 때, PMOS FET(M₁₁)는 그의 V_GS(예컨대, 1.8V-1.8V=0V)가 그의 임계 전압(V_T)(예컨대, 0.4V)보다 작기 때문에 턴오프된다. PMOS FET(M₁₁)가 턴오프되는 것은 PMOS FET(M₁₂)의 소스로부터 VDDPX를 격리시키고, 이는 PMOS FET(M₁₂)의 소스에서의 전압이 V_PBIAS를 초과하는 임계 전압보다 작은 전압(V_PI)(예컨대, <1.3V)으로 감소 및 안정화되게 한다. 따라서, PMOS FET(M₁₂)는 그의 V_GS가 그의 임계 전압(V_T)을 초과하지 않기 때문에 턴오프된다. PMOS FET들(M₁₁ 및 M₁₂) 둘 모두가 턴오프되면, 출력(V_OUT)은 VDDPX로부터 실질적으로 격리되어, 출력 신호(V_OUT)가 실질적으로 VSSX(예컨대, 0V)로 천이하고 안정화하도록 I/O 드라이버(100)의 풀-다운 회로가 이를 풀-다운할 수 있게 한다.

출력 신호(V_OUT)가 실질적으로 VSSX에 있을 때, PMOS FET(M₁₂)는 VDDPX와 VSSX 사이의 전체 전압 차이가 PMOS FET(M₁₁)에 걸쳐 인가되는 것을 방지하며, 이에 의해 디바이스(M₁₁)의 오버스트레스 또는 손상을 방지한다. 대신에, 전압 차이(VDDPX-VSSX)는 PMOS FET들(M₁₁ 및 M₁₂) 모두에 걸쳐, 비록 불균등할지라도 분할된다. 따라서, PMOS FET(M₁₂)는 PMOS FET(M₁₁)를 위한 버퍼링 디바이스로서의 역할을 한다.

I/O 드라이버(100)는 출력(V_OUT)과 제2 전압 레일 VSSX 사이에 위치하는 풀-다운 회로를 더 포함한다. 풀-다운 회로는 출력을(V_OUT) 제2 전압 레일 VSSX에 커플링하여 출력 신호(V_OUT)가 실질적으로 정상 상태의 제2 레일 전압 VSSX(예컨대, 0V 또는 접지)과 같은 로우 논리 전압으로 천이하고 안정화되게 하도록 구성된다. 풀-다운 회로는 또한 제2 전압 레일 VSSX로부터 출력(V_OUT)을 격리 또는 디커플링하여 출력 신호(V_OUT)가 실질적으로 제1 레일 전압 VDDPX와 같은 하이 논리 전압으로 천이하고 안정화되게 하도록 구성된다. 이 예에서, 풀-다운 회로는 한 쌍의 n-채널 MOS FET들(이하 "NMOS FET들")(M₁₃ 및 M₁₄), 및 저항(R_N)을 포함한다. NMOS(M₁₄)는 출력(V_OUT)을 제2 전압 레일 VSSX에 각각 커플링하고 그로부터 격리하기 위해 NMOS FET(M₁₄)를 턴온 및 턴오프하기 위한 제어 신호(V_{NCTL_LV})에 응답한다.

풀-다운 회로의 NMOS FET(M₁₃)는 실질적으로 일정한 게이트 전압(V_NBIAS)으로 바이어스될 수 있고, 이는 VDDPX/2(예컨대, 0.9V)로 설정될 수 있다. 이와 같이 구성된 NMOS FET(M₁₃)는 NMOS FET(M₁₄)의 턴온 및 턴오프에 각각 응답하여 턴온 및 턴오프된다. 예를 들어, 제어 신호(V_{NCTL_LV})가 VDDPX/2와 같은 하이 논리 전압(예컨대, 0.9V)에 있을 때, NMOS FET(M₁₄)는 그의 V_GS(예컨대, 0.9V-0V=0.9V)가 그의 임계 전압(V_T)(예컨대, 0.4V)보다 크기 때문에 턴온된다. NMOS FET(M₁₄)의 턴온은 VSSX가 실질적으로 NMOS FET(M₁₃)의 소스에 인가되게 한다. 이에 응답하여, NMOS FET(M₁₃)는 그의 V_GS(예컨대, 0.9V-0V=0.9V)가 그의 임계 전압(V_T)(예컨대, 0.4V)보다 크기 때문에 턴온된다. NMOS FET들(M₁₃ 및 M₁₄) 둘 모두가 턴온되는 것은 저항(R_N)을 통해 VSSX가 실질적으로 출력(V_OUT)에 인가되게 하고, 이는 출력 신호(V_OUT)가 실질적으로 제2 레일 전압 VSSX(예컨대, 0V)로 천이하고 안정화되게 한다. 저항(R_N)은 디바이스들(M₁₃, M₁₄)을 통한 전류 흐름을 제한하여 디바이스들의 오버스트레스 또는 손상을 방지한다.

마찬가지로, 제어 신호(V_{NCTL_LV})가 VSSX와 같은 로우 논리 전압(예컨대, 0V)에 있을 때, NMOS FET(M₁₄)는 그의 V_GS(예컨대, 0V-0V=0V)가 그의 임계 전압(V_T)(예컨대, 0.4V)보다 작기 때문에 턴오프된다. 디바이스 NMOS FET(M₁₄)가 턴오프되는 것은 NMOS FET(M₁₃)의 소스로부터 VSSX를 격리시키고, 이는 NMOS FET(M₁₃)의 소스가 V_NBIAS 미만의 임계 전압(예컨대, >0.7V)으로 감소 및 안정화되게 한다. 따라서, NMOS FET(M₁₃)는 그의 V_GS가 그의 임계 전압(V_T)을 초과하지 않기 때문에 턴오프된다. NMOS FET들(M₁₃ 및 M₁₄) 둘 모두가 턴오프되는 것은 제2 전압 레일 VSSX로부터 출력(V_OUT)을 디커플링하고, 이에 의해 풀-업 회로는 출력 신호(V_OUT)가 실질적으로 제1 레일 전압 VDDPX(예컨대, 1.8V)와 같은 하이 논리 전압으로 천이하고 안정화되게 할 수 있다.

출력 신호(V_OUT)가 VDDPX에 있을 때, NMOS FET(M₁₃)는 VDDPX와 VSSX 사이의 전체 전압 차이가 NMOS FET(M₁₄)에 걸쳐 인가되는 것을 방지하며, 이에 의해 디바이스(M₁₄)의 오버스트레스 또는 손상을 방지한다. 대신에, 전압 차이(VDDPX-VSSX)는 비록 불균등할지라도 NMOS FET들(M₁₃ 및 M₁₄)에 걸쳐 분할된다. 따라서, NMOS FET(M₁₃)는 NMOS FET(M₁₄)를 위한 완충 디바이스로서의 역할을 한다.

출력 신호(V_OUT), 제어 신호(V_{PCTL_HV}) 및 제어 신호(V_{NCTL_LV})에 관련된 각각의 논리 전압들이 서로 상이한 전압 도메인들에 있음을 유의한다. 예를 들어, V_OUT 전압 도메인에 관련된 하이 및 로우 논리 전압들은 실질적으로 VDDPX(예컨대, 1.8V)와 VSSX 사이(예컨대, 0V)(이는 본 명세서에서 PX 전압 도메인으로 지칭될 수 있음)에서 가변된다. V_{PCTL_HV} 전압 도메인에 관련된 하이 및 로우 논리 전압들은 실질적으로 VDDPX(예컨대, 1.8V)와 VSSIX(예컨대, 0.9V) 사이(이는 본 명세서에서 HV 전압 도메인으로 지칭될 수 있음)에서 가변된다. 그리고, V_{NCTL_LV} 전압 도메인에 관련된 하이 및 로우 논리 전압들은 실질적으로 VDDIX(예컨대, 0.9V)와 VSSX(예컨대, 0V) 사이(이는 본 명세서에서 LV 전압 도메인으로 지칭될 수 있음)에서 가변된다.

도 1b는 개시내용의 다른 양태에 따른, 예시적인 I/O 드라이버(100)의 동작과 관련된 예시적인 신호들의 타이밍 다이어그램을 예시한다. 타이밍 다이어그램의 가로축은 시간을 나타내며, 4개의 상태들 또는 시간 구간들로 구분된다: (1) 출력 신호(V_OUT)가 정상 상태 하이 논리 전압 VDDPX에 있을 때로서, 이는 타이밍 다이어그램의 최좌측 열 및 최우측 열에 표시됨; (2) 출력 신호(V_OUT)가 하이 논리 전압 VDDPX로부터 로우 논리 전압 VSSX로 천이할 때로서, 이는 좌측에서 두 번째 열에 표시됨; (3) 출력 신호(V_OUT)가 정상 상태 로우 논리 전압 VSSX에 있을 때로서, 이는 좌측에서 세 번째 열에 표시됨; 및 (4) 출력 신호(V_OUT)가 로우 논리 전압 VSSX로부터 하이 논리 전압 VDDPX로 천이할 때로서, 이는 좌측에서 네 번째 열에 표시됨.

타이밍 다이어그램의 세로축은 I/O 드라이버(100)의 다양한 신호들을 나타낸다. 예를 들어, 위에서 아래로 신호들은 다음과 같다: (1) PMOS FET(M₁₁)에 대한 제어 신호(V_{PCTL_HV}); (2) PMOS FET(M₁₂)에 대한 게이트 바이어스 전압(V_PBIAS); (3) PMOS FET(M₁₂)의 소스에서의 전압(V_PI); (4) I/O 드라이버(100)의 출력 신호(V_OUT); (5) NMOS FET(M₁₃)에 대한 게이트 바이어스 전압(V_NBIAS); (6) NMOS FET(M₁₃)의 소스에서의 전압(V_NI); 및 (7) NMOS FET(M₁₄)에 대한 제어 신호(V_{NCTL_LV}).

동작시, 타이밍 다이어그램의 최좌측 열에 나타낸 바와 같이 출력 신호(V_OUT)가 정상 상태 하이 논리 전압 VDDPX에 있는 상태 또는 시간 구간 동안, PMOS FET들(M₁₁ 및 M₁₂)을 모두 턴온하기 위해 각각 제어 신호(V_{PCTL_HV})는 로우 논리 전압 VSSIX(예컨대, 0.9V)에 있고, 게이트 바이어스 전압(V_PBIAS)은 일정한 VDDPX/2 전압(예컨대, 0.9V)에 있다. PMOS FET들(M₁₁ 및 M₁₂) 모두의 턴온은 실질적으로 VDDPX를 출력(V_OUT)에 인가하게 하고, 이에 의에 출력 신호(V_OUT)를 하이 논리 전압 VDDPX(예컨대, 1.8V)에서 일정하게 유지한다. 또한, PMOS FET(M₁₂)의 소스에서의 전압(V_PI)은 실질적으로 VDDPX(예컨대, 1.8V)에 있다. 또한, 이 상태 또는 시간 구간 동안 제어 신호(V_{NCTL_LV})는 로우 논리 전압 VSSX(예컨대, 0V)에 있어 NMOS FET(M₁₄)를 턴오프한다. NMOS FET(M₁₃)에 대한 게이트 바이어스 전압(V_NBIAS)은 일정한 VDDPX/2 전압(예컨대, 0.9V)에 있다. NMOS FET(M₁₄)가 턴오프된 경우, NMOS FET(M₁₃)의 소스에서의 전압(V_NI)은 V_NBIAS보다 낮은 임계 전압 미만으로, 예를 들어 >V_NBIAS-V_T(예컨대, >0.5V)로 안정화된다. 따라서, NMOS FET들(M₁₃ 및 M₁₄) 둘 모두가 턴오프되어 출력(V_OUT)을 VSSX로부터 격리 또는 디커플링한다.

좌측으로부터 두 번째 열에 나타낸 바와 같이 출력 신호(V_OUT)가 하이 논리 전압 VDDPX로부터 로우 논리 전압 VSSX로 천이하고 있는 상태 또는 시간 구간 동안, PMOS FET(M₁₁)에 대한 제어 신호(V_{PCTL_HV})는 하이 논리 전압 VDDPX(예컨대, 1.8V)로 상승하여 PMOS FET(M₁₁)를 턴오프한다. PMOS FET(M₁₂)의 게이트 바이어스 전압(V_PBIAS)은 일정한 VDDPX/2(예컨대, 0.9V)에 유지된다. 따라서, PMOS FET(M₁₂)의 소스에서의 전압(V_PI)이 V_PBIAS보다 높은 임계 전압으로, 예를 들어, <V_PBIAS+V_T(예컨대, <1.3V)로 감소 및 안정화된다. 따라서, PMOS FET들(M₁₁ 및 M₁₂) 둘 모두가 턴오프되어 출력(V_OUT)을 VDDPX로부터 격리 또는 디커플링한다. 또한, 이 상태 또는 시간 구간 동안, 제어 신호(V_{NCTL_LV})는 하이 논리 전압 VDDIX(예컨대, 0.9V)로 상승하여 NMOS FET(M₁₄)를 턴온한다. NMOS FET(M₁₄)의 턴온은 NMOS FET(M₁₃)의 소스에서의 전압(V_NI)이 실질적으로 VSSX(예컨대, 0V)로 감소되게 한다. NMOS FET(M₁₃)의 게이트 바이어스 전압(V_NBIAS)은 VDDPX/2(예컨대, 0.9V)에 유지된다. 따라서, NMOS FET(M₁₃)의 게이트-대-소스 전압(V_GS)이 그의 임계 전압(V_T)보다 크고, 이에 의해 NMOS FET(M₁₃)가 턴온되게 한다. NMOS FET들(M₁₃ 및 M₁₄) 둘 모두가 턴온되는 것은 출력 신호(V_OUT)가 실질적으로 VSSX(예컨대, 0V)로 천이하고 안정화되게 한다.

일단 전압들이 천이되면, 이들은 좌측에서 세 번째 열에 나타낸 바와 같이, 출력 신호(V_OUT)가 실질적으로 VSSX에 있는 상태 또는 시간 구간 동안 실질적으로 일정하게 유지될 것이다. 즉, 제어 신호(V_{PCTL_HV})는 하이 논리 전압 V_DDPX에 있고 바이어스 전압(V_PBIAS)은 VDDPX/2에 있으므로 디바이스들(M₁₁ 및 M₁₂)을 턴오프된 상태로 유지하여 제1 전압 레일 (V_DDPX)로부터 출력(V_OUT)을 격리 또는 디커플링한다. PMOS FET(M₁₂)의 소스에서의 전압(V_PI)은 V_PBIAS(예컨대, <1.3V)보다 높은 임계 전압(V_T) 미만에서 실질적으로 일정하게 유지된다. 제어 신호(V_{NCTL_LV})는 하이 논리 전압 VDDIX에 있고 바이어스 전압(V_NBIAS)은 일정한 VDDPX/2에 있으므로 디바이스들(M₁₄ 및 M₁₃) 모두를 턴온 상태로 유지하여 출력 신호(V_OUT)가 로우 논리 전압 VSSX에 있게 한다. 디바이스들(M₁₃ 및 M₁₄) 둘 모두가 턴온되는 것은 NMOS FET(M₁₃)의 소스에서의 전압(V_NI)이 VSSX(예컨대, 0V)에 있게 한다.

좌측으로부터 네 번째 열에 나타낸 바와 같이 출력 신호(V_OUT)가 로우 논리 전압 VSSX로부터 하이 논리 전압 VDDPX로 천이하고 있는 상태 또는 시간 구간 동안, PMOS FET(M₁₁)에 대한 제어 신호(V_{PCTL_HV})는 로우 논리 전압 VSSIX(예컨대, 0.9V)로 하강되어 PMOS FET(M₁₁)를 턴온한다. PMOS FET(M₁₂)에 대한 게이트 바이어스 전압(V_PBIAS)은 일정한 VDDPX/2(예컨대, 0.9V)에 유지된다. 따라서, PMOS FET들(M₁₁ 및 M₁₂) 둘 모두가 턴온된다. 이에 따라, 출력 신호(V_OUT)뿐만 아니라 PMOS FET(M₁₂)의 소스에서의 전압(V_PI)이 하이 논리 전압 VDDPX(예컨대, 1.8V)로 천이한다. 또한, 이 상태 또는 시간 구간 동안 제어 신호(V_{NCTL_LV})는 로우 논리 전압 VSSX(예컨대, 0V)로 하강되어 NMOS FET(M₁₄)를 턴오프한다. NMOS FET(M₁₃)의 게이트 바이어스 전압(V_NBIAS)은 일정한 VDDPX/2(예컨대, 0.9V)에 유지된다. 따라서, NMOS FET(M₁₃)의 소스에서의 전압(V_NI)은 V_NBIAS보다 낮은 임계 전압 초과로, 예를 들어 >0.5V로 증가한다. 따라서, NMOS FET(M₁₃)의 게이트-대-소스 전압(V_GS)은 그의 임계 전압(V_T)을 초과하지 않으며, 이에 의해 NMOS FET(M₁₃)가 턴오프되게 한다. NMOS FET들(M₁₃ 및 M₁₄) 둘 모두가 턴오프되는 것은 VSSX(예컨대, 0V)로부터 출력 신호(V_OUT)를 격리 또는 디커플링한다. 일단 전압들이 천이되면, 이들은 최우측 열에 나타낸 바와 같이, 출력 신호(V_OUT)가 하이 논리 전압 VDDPX에 있는 상태 또는 시간 구간 동안 실질적으로 일정하게 유지될 것이다.

I/O 드라이버(100)에는 몇 가지 문제가 있다. 예를 들어, 디바이스들(M₁₁, M₁₂, M₁₄ 및 M₁₃)이 특정 기술 노드에 따라 제조된 경우(예컨대, IC 또는 SOC의 모든 다른 비-I/O 디바이스들(예컨대, 코어 디바이스들)에 대해 동일한 기술 노드를 사용하기 위함), 이러한 디바이스들의 임의의 단자들(V_GS, V_GD 및 V_DS)에 걸친 최대 신뢰성 전압은 약 1.3V일 수 있다. 디바이스들이 신뢰할 수 있는 한계인 1.3V 이상의 전압들에 노출되고 장기간(예컨대, 수 피코초(ps) 이상)에 노출된 경우, 이러한 디바이스들에 대해 복구 가능하거나 복구 불가능한 손상이 발생할 수 있다. 이러한 손상은 네거티브 바이어스 온도 불안정성(negative bias temperature instability, NBTI) 또는 핫 캐리어 주입(hot carrier injection, HCI)에 기인할 수 있다. 그 결과, 디바이스들의 성능 및 기능이 저하되거나 완전히 실패할 수 있다.

다시 도 1b를 참조하면, 타이밍 다이어그램의 최좌측 열 및 최우측 열에 나타낸 바와 같이 출력 신호(V_OUT)가 하이 논리 전압 VDDPX에 있을 때, NMOS FET(M₁₃)의 드레인에서의 전압은 실질적으로 VDDPX(예컨대, 1.8V)에 있고, NMOS FET(M₁₃)의 소스에서의 전압은 0.5V에 있다. 따라서, NMOS FET(M₁₃)의 드레인과 소스에 걸친 전압 차이(예컨대, V_DS)는 1.3V이다. 앞에서 논의한 바와 같이, 이 디바이스가 특정 구현에 따라 제조된 경우 NMOS FET(M₁₃)에 걸친 이 1.3V의 전압 차는 곧 1.3V의 신뢰 한계를 초과할 상태이다.

또한, 좌측에서 두 번째 열에 나타낸 바와 같이, 출력 신호(V_OUT)가 VDDPX로부터 VSSX로 천이하는 상태 또는 시간 구간 동안, NMOS FET(M₁₃)의 소스에서의 전압(V_NI)은, 일반적으로 I/O 드라이버(100)의 출력(V_OUT)에 더 큰 용량성 부하(C_LOAD)가 존재하는 것에 기인하여 출력 신호(V_OUT)가 1.8V로부터 0V로 감소하는 것보다 훨씬 빠른 속도로 0.5V로부터 0V로 감소한다. 결과적으로, NMOS FET(M₁₃)의 드레인과 소스에 걸친 전압 차이(V_DS)는 VDDPX로부터 VSSX로의 출력 신호(V_OUT)의 천이 동안 약 1.5V까지 증가할 수 있으며, 디바이스가 특정 구현에 따라 제조된 경우, 신뢰 한계인 1.3V를 다시 초과할 수 있다.

마찬가지로, 좌측에서 세 번째 열에 나타낸 바와 같이, 출력 신호(V_OUT)가 로우 논리 전압 VSSX에 있을 때, PMOS FET(M₁₂)의 드레인의 전압은 실질적으로 VSSX(예컨대, 0V)에 있고, PMOS FET(M₁₂)의 소스에서의 전압은 1.3V에 있다. 따라서, PMOS FET(M₁₂)의 드레인과 소스에 걸친 전압 차이(예컨대, V_DS)는 1.3V이다. 앞에서 논의한 바와 같이, 이 디바이스가 특정 구현에 따라 제조된 경우 PMOS FET(M₁₂)에 걸친 이 1.3V의 전압 차는 곧 1.3V의 신뢰 한계를 초과할 상태이다.

또한, 마찬가지로, 좌측에서 네 번째 열에 나타낸 바와 같이, 출력 신호(V_OUT)가 VSSX로부터 VDDPX로 천이하는 상태 또는 시간 구간 동안, PMOS FET(M₁₂)의 소스에서의 전압(V_PI)은, 일반적으로 I/O 드라이버(100)의 출력(V_OUT)에 더 큰 용량성 부하(C_LOAD)가 존재하는 것에 기인하여 출력 신호(V_OUT)가 0V로부터 1.8V로 증가하는 것보다 훨씬 빠른 속도로 1.3V로부터 1.8V로 증가한다. 결과적으로, PMOS FET(M₁₂)의 드레인과 소스에 걸친 전압 차이(V_DS)는 출력 신호(V_OUT)의 VSSX로부터 VDDPX로의 천이 동안 약 1.5V까지 증가하며, 디바이스가 특정 구현에 따라 제조된 경우, 신뢰 한계인 1.3V를 다시 초과한다. 저항들(R_P 및 R_N)은 PMOS FET(M₁₂) 및 NMOS FET(M₁₃)의 V_DS의 오버슈트의 일부를 흡수하도록 제공된다. 그러나, 저항들(R_P 및 R_N)은 상당한 IC 풋프린트를 점유하고 원치 않는 전자기(EM) 에너지를 생성하기 때문에 바람직하지 않을 수 있다.

도 2a는 개시내용의 다른 양태에 따른 입출력(I/O) 회로(200)의 개략도를 예시한다. I/O 회로(200)와 I/O 드라이버(100)의 차이점들 중 하나는 PMOS FET(M₁₂) 및 NMOS FET(M₁₃)에 인가되는 게이트 전압이 일정하지 않지만, 각각 출력 신호(V_OUT)의 하이로부터 로우 논리 전압들로 그리고 로우로부터 하이 논리 전압들로의 천이들 동안 변경되거나 부스팅된다는 것이다. 이와 같이 하는 것은 출력 신호(V_OUT)의 천이들 동안 버퍼 디바이스들(M₁₂ 및 M₁₃)에 걸친 최대 전압들을 그들의 신뢰 한계들 아래로 각각 감소시키기 위함이다. 또한, I/O 회로(200)는, 출력 신호(V_OUT)가 각각 정상 상태의 하이 및 로우 논리 전압들에 있을 때, 이러한 디바이스들의 과전압을 방지하기 위해 M₁₂ 및 M₁₃의 소스들에 바이어스 전압들을 인가한다.

개요로서, I/O 회로(200)는 예를 들어 IC 또는 SOC의 코어 회로로부터 입력 전압(V_IN)을 수신하도록 구성된다. 입력 전압(V_IN)은 제1(예컨대, 코어) 전압 도메인에 따라 하이 논리 전압과 로우 논리 전압 사이에서 스윙할 수 있다. 입력 전압(V_IN)의 고전압 및 저전압에 응답하여, I/O 회로(200)는 각각 제2(예컨대, PX) 전압 도메인에 따라 하이 논리 전압과 로우 논리 전압 사이에서 스윙하는 출력 신호(V_OUT)를 생성한다. 제2 전압 도메인의 하이 및 로우 논리 전압들은 VDDPX 및 VSSX와 실질적으로 일치할 수 있다. I/O 회로(200)는 출력 신호(V_OUT)를 커패시턴스(C_LOAD)를 갖는 부하에 제공한다.

보다 구체적으로, I/O 회로(200)는, I/O 회로(200)의 제1 전압 레일 VDDPX와 출력(V_OUT) 사이에 직렬로 커플링된 PMOS FET들(M₂₁ 및 M₂₂)을 포함하는 풀-업 회로를 포함하는 출력 드라이버를 포함한다. 마찬가지로, 출력 드라이버는 출력(V_OUT)과 제2 전압 레일 VSSX 사이에 직렬로 커플링된 NMOS FET들(M₂₃ 및 M₂₄)을 포함하는 풀-다운 회로를 포함한다.

I/O 회로(200)는 입력 신호(V_IN)에 응답하여 제어 신호(V_{PCTL_HV})를 생성하도록 구성된 제1 PMOS 프리드라이버(210)를 더 포함한다. 앞서 논의한 바와 같이, V_{PCTL_HV}에 대한 HV 전압 도메인은 로우 논리 전압 VSSIX(예컨대, VDDPX/2)와 하이 논리 전압 VDDPX 사이에서 가변된다. I/O 회로(200)는 입력 신호(V_IN)에 응답하여 제어 신호(V_LV)를 생성하도록 구성된 제2 PMOS 프리드라이버(211)를 더 포함한다. V_LV에 대한 LV 전압 도메인은 로우 논리 전압 VSSX와 하이 논리 전압 VDDIX 사이에서 가변된다. 따라서, 입력 전압(V_IN)이 낮을 때 V_{PCTL_HV}는 VDDPX에 있고, V_LV는 VDDIX에 있다. 입력 전압(V_IN)이 하이일 때, V_{PCTL_HV}는 VSSIX에 있고, V_LV는 VSSX에 있다.

마찬가지로, I/O 회로(200)는 입력 신호(V_IN)에 응답하여 제어 신호(V_{NCTL_LV})를 생성하도록 구성된 제1 NMOS 프리드라이버(220)를 더 포함한다. V_{NCTL_LV}에 대한 LV 전압 도메인은 로우 논리 전압 VSSX와 하이 논리 전압 VDDIX 사이에서 가변된다. I/O 회로(200)는 입력 신호(V_IN)에 응답하여 제어 신호(V_HV)를 생성하도록 구성된 제2 NMOS 프리드라이버(221)를 더 포함한다. V_HV에 대한 HV 전압 도메인은 로우 논리 전압 VSSIX과 하이 논리 전압 VDDPX 사이에서 가변된다. 따라서, 입력 전압(V_IN)이 로우일 때 V_{NCTL_LV}는 VDDIX에 있고, V_HV는 VDDPX에 있다. 입력 전압(V_IN)이 하이일 때 V_{NCTL_LV}는 VSSX에 있고 V_{NCTL_HV}는 VSSIX에 있다.

제1 PMOS 프리드라이버(210)에 의해 생성된 제어 신호(V_{PCTL_HV})는 PMOS FET(M₂₁)의 게이트 및 V_PI 전압 생성부(214)에 인가된다. 제2 PMOS 프리드라이버(211)에 의해 생성된 제어 신호(V_LV)는 V_{PCTL_LV} 프리드라이버(212)에 인가된다. 마찬가지로, 제1 NMOS 프리드라이버(220)에 의해 생성된 제어 신호(V_{NCTL_LV})는 NMOS FET(M₂₄)의 게이트 및 V_NI 전압 생성부(224)에 인가된다. 제2 NMOS 프리드라이버(221)에 의해 생성된 제어 신호(V_HV)는 V_{NCTL_HV} 프리드라이버(222)에 인가된다. V_{PCTL_LV} 프리드라이버(212)는 V_LV 및 V_OUT에 기초하여 제어 신호(V_{PCTL_LV})를 생성하도록 구성된다. 제어 신호(V_{PCTL_LV})는 PMOS FET(M₂₂)의 게이트에 인가된다. 마찬가지로, V_{NCTL_HV} 프리드라이버(222)는 V_HV 및V_OUT에 기초하여 제어 신호(V_{NCTL_HV})를 생성하도록 구성된다. 제어 신호(V_{NCTL_HV})는 NMOS FET(M₂₃)의 게이트에 인가된다.

V_PI 전압 생성부(214)는 V_{PCTL_HV} 및 V_OUT에 기초하여 전압(V_PI)을 생성하도록 구성된다.전압(V_PI)은 PMOS FET(M₂₂)의 소스에 인가된다. 전압(V_PI)은 출력 신호(V_OUT)가 정상 상태 로우 논리 전압 VSSX에 있을 때 과전압으로부터 PMOS FET(M₂₂)를 보호한다. 예시적으로, 출력 신호(V_OUT)가 정상 상태 로우 논리 전압 VSSX(예컨대, 0V)에 있을 때, 전압(V_PI)은 실질적으로 VDDIX(예컨대, 0.9V)에 있다. 전압(V_PI)으로 인해, PMOS FET(M₂₂)의 드레인-대-소스 전압(V_DS)은, 예를 들어, 디바이스의 신뢰성 최대 전압, 예를 들어, 1.3V 미만인 0.9V이다.

마찬가지로, V_NI 전압 생성부(224)는 V_{NCTL_LV} 및 V_OUT에 기초하여 전압(V_NI)을 생성하도록 구성된다.전압(V_NI)은 NMOS FET(M₂₃)의 소스에 인가된다. 전압(V_NI)은 출력 신호(V_OUT)가 정상 상태 하이 논리 전압 VDDPX에 있을 때 과전압으로부터 NMOS FET(M₂₃)를 보호한다. 예를 들어, 출력 신호(V_OUT)가 정상 상태 하이 논리 전압 VDDPX(예컨대, 1.8V)에 있을 때, 전압(V_NI)은 실질적으로 VDDIX(예컨대, 0.9V)에 있다. 전압(V_NI)으로 인해, NMOS FET(M₂₃)의 드레인-대-소스 전압(V_DS)은, 예를 들어, 디바이스에 대한 신뢰성 최대 전압, 예를 들어, 1.3V 미만인 0.9V에 있다.

도 2b는 개시내용의 다른 양태에 따른 I/O 회로(200)의 예시적인 동작과 연관된 타이밍 다이어그램을 예시한다. 설명을 위해, VDDPX는 1.8V이고, VDDIX/VSSIX는 0.9V이며, VSSX는 0V이다. 또한, 설명을 위해, 디바이스들(M₂₁, M₂₂, M₂₂, 및 M₂₁)의 V_DS, V_GS 및 V_DG에 대한 최대 신뢰성 전압은 앞서 논의한 바와 같이 1.3V이다. 이러한 전압들 및 최대 신뢰성 전압은 I/O 회로(200)에 사용되는 디바이스들 및 애플리케이션들의 유형에 기초하여 다양한 구현들에서 상이할 수 있음이 이해되어야 한다.

도 1b의 그래프와 유사하게, 타이밍 다이어그램의 가로축은 시간을 나타내며, 4개의 상태들 또는 시간 구간들로 구분된다: (1) 출력 신호(V_OUT)가 정상 상태 하이 논리 전압 VDDPX에 있을 때로서, 이는 타이밍 다이어그램의 최좌측 열 및 최우측 열에 표시됨; (2) 출력 신호(V_OUT)가 하이 논리 전압 VDDPX로부터 로우 논리 전압 VSSX로 천이할 때로서, 이는 좌측에서 두 번째 열에 표시됨; (3) 출력 신호(V_OUT)가 정상 상태 로우 논리 전압 VSSX일 때로서, 이는 좌측에서 세 번째 열에 표시됨; 및 (4) 출력 신호(V_OUT)가 로우 논리 전압 VSSX로부터 하이 논리 전압 VDDPX로 천이할 때로서, 이는 좌측에서 네 번째 열에 표시됨.

타이밍 다이어그램의 세로축은 I/O 회로(200)의 다양한 신호들을 나타낸다. 예를 들어, 위에서 아래로 신호들은 다음과 같다: (1) PMOS FET(M₂₁)에 대한 제어 신호(V_{PCTL_HV}); (2) PMOS FET(M₂₂)에 대한 게이트 바이어스 전압(V_{PCTL_LV}); (3) 출력 신호(V_OUT); (4) NMOS FET(M₂₃)에 대한 게이트 바이어스 전압(V_{NCTL_HV}); 및 (5) NMOS FET(M₂₄)에 대한 제어 신호(V_{NCTL_LV}).

최좌측 및 최우측 열들에 의해 나타낸 바와 같이 출력 신호(V_OUT)가 하이 논리 전압 VDDPX(예컨대, 1.8V)에 있을 때, 제어 신호(V_{PCTL_HV})는 로우 논리 전압 VSSIX(예컨대, 0.9V)에 있으므로 PMOS FET(M₂₁)를 턴온하고, PMOS FET(M₂₂)의 소스에서의 전압(V_PI)은 VDDPX(예컨대, 1.8V)에 있고, 제어 신호(V_{PCTL_LV})는 비-부스팅된 전압(예컨대, 0.9V)에 있으며, 이는 PMOS FET(M₂₁)가 턴온되는 것에 응답하여 PMOS FET(M₂₂)가 턴온되게 한다. 따라서, 제1 전압 레일 VDDPX이 턴온된 PMOS FET들(M₂₁ 및 M₂₂)을 통해 출력(V_OUT)에 커플링되는 것에 기인하여 출력 신호(V_OUT)는 하이 논리 전압 VDDPX(예컨대, 1.8V)에 있다. 또한, 출력 신호(V_OUT)가 하이 논리 전압 VDDPX(예컨대, 1.8V)에 있을 때, 제어 신호(V_{NCTL_LV})는 로우 논리 전압 VSSX(예컨대, 0V)에 있으므로 NMOS FET(M₂₄)를 턴오프하고, 전압(V_NI)은 VDDIX(예컨대, 0.9V)에 있으므로 NMOS FET(M₂₃)의 V_DS를 신뢰 한계 미만으로 유지하며, 제어 신호(V_{NCTL_HV})는 비-부스팅된 전압 VSSIX(예컨대, 0.9V)에 있고, 이는 NMOS FET(M₂₃)를 턴오프한다. 따라서, 턴오프된 NMOS FET들(M₂₃ 및 M₂₄)에 기인하여 출력(V_OUT)이 제2 전압 레일 VSSX로부터 디커플링된다.

좌측에서 두 번째 열에 나타낸 바와 같이 출력 신호(V_OUT)를 하이 논리 전압 VDDPX(예컨대, 1.8V)로부터 로우 논리 전압 VSSX(예컨대, 0V)로 천이시키기 위해, 제어 신호(V_{NCTL_LV})를 로우 논리 전압 VSSX(예컨대, 0V)로부터 하이 논리 전압 VDDIX(예컨대, 0.9V)로 변경되어 NMOS FET(M₂₄)를 턴온한다. V_{NCTL_LV}가 로우로부터 하이로 변경되는 것과 동시에, 바이어스 전압(V_{NCTL_HV})은 비-부스팅된 전압(예컨대, ~VSSIX(예컨대, 0.9V))으로부터 부스팅된 전압(예컨대, VSSIX + ~0.5V=~1.4V)으로 부스팅된다. 부스트 전압은 출력 신호(V_OUT)가 초기에 하이로부터 로우로 천이될 때 NMOS FET들(M₂₃ 및 M₂₄)의 각각의 턴온 저항들이 더 균등화(예컨대, 실질적으로 동일하게)되도록 구성한다. 이 예에서, 이는 V_OUT와 VSSX 사이에 1.8V 전압 강하를 생성하며, 이는 NMOS FET들(M₂₃ 및 M₂₄)에 균등하게 배분될 것이고; 따라서 디바이스들이 각각 1.3V 신뢰 한계 미만인 실질적으로 0.9V의 전압 강하를 갖도록 한다.

출력 신호(V_OUT)가 일정 전압 레벨로 감소했을 때, 제어 신호(V_{NCTL_HV})는 비-부스팅된 전압(예컨대, ~VSSIX(0.9V))으로 돌아간다. V_{NCTL_HV}가 부스팅된 전압(예컨대, ~1.4V)에 있는 시간 구간은 NMOS FET(M₂₃)의 과전압을 방지하도록 제어되어야 한다. 예를 들어, 시간 구간이 너무 짧으면, NMOS FET(M₂₃)는 그의 V_DS가 신뢰 한계를 초과하는 것에 기인하여 과전압을 겪을 수 있다. 반면에, 시간 구간이 너무 길면, 디바이스(M₂₃)는 그의 게이트-대-소스 전압(V_GS) 및/또는 게이트-대-드레인 전압(V_GD)이 신뢰 한계를 초과하는 것에 기인하여 과전압을 겪을 수 있다.

시간 구간은 출력 신호(V_OUT)가 VDDPX로부터 VSSX로 감소하는 속도에 따라 달라진다. 그러한 속도는 I/O 회로(200)의 출력에 커플링된 용량성 부하(C_LOAD)에 따라 달라진다. 부하의 커패시턴스(C_LOAD)가 상대적으로 작으면, 출력 신호(V_OUT)가 감소하는 속도가 상대적으로 높기 때문에 시간 구간이 상대적으로 짧아야 한다. 부하의 커패시턴스(C_LOAD)가 상대적으로 크면, 출력 신호(V_OUT)가 감소하는 속도가 상대적으로 낮기 때문에 시간 구간이 상대적으로 길어야 한다. 따라서, V_{NCTL_HV} 프리드라이버(222)는 출력 신호(V_OUT)가 하이로부터 로우로 천이하는 속도에 기초하여, 부스팅된 V_{NCTL_HV} 전압을 생성한다.

나아가, 출력 신호(V_OUT)의 하이 논리 전압 VDDPX(예컨대, 1.8V)로부터 로우 논리 전압 VSSX(예컨대, 0V)로의 천이를 용이하게 하기 위해, 제어 신호(V_{PCTL_HV})는 로우 논리 전압 VSSIX(예컨대, 0.9V)로부터 하이 논리 전압 VDDPX(예컨대, 1.8V)로 변경되어 PMOS FET(M₂₁)를 턴오프한다. 출력 신호(V_OUT)가 특정 전압 레벨로 감소하는 것에 응답하여, V_PI 전압 생성부(214)는 실질적으로 VDDPX(예컨대, 0.9V)에서 전압(V_PI)을 생성한다. PMOS FET(M₂₂)의 게이트에 인가되는 제어 신호(V_{PCTL_LV})가 출력 신호(V_OUT)의 하이로부터 로우로의 천이 동안 VDDIX(예컨대, 0.9V)에서 일정하게 유지됨에 따라, PMOS FET(M₂₂)는 그의 V_GS가 실질적으로 0V에 있기 때문에 턴오프된다. 따라서, 출력 신호(V_OUT)가 하이로부터 로우로 천이하는 동안, 풀-업 회로는 턴오프된 PMOS FET들(M₂₁ 및 M₂₂)에 기인하여 출력을 제1 전압 레일 VDDPX로부터 디커플링한다.

좌측에서 세 번째 열에 나타낸 바와 같이 출력 신호(V_OUT)가 정상 상태 로우 논리 전압 VSSX(예컨대, 0V)에 있을 때, 제어 신호(V_{NCTL_LV})는 하이 논리 전압 VDDIX(예컨대, 0.9V)에 있으므로 NMOS FET(M₂₄)를 턴온된 상태에 유지하고, 제어 신호(V_{NCTL_HV})는 비-부스팅된 전압 VDDIX(예컨대, 0.9V)에 있으며, 이는 NMOS FET(M₂₃)를 턴온된 상태에 유지한다. 따라서, 출력 신호(V_OUT)는 턴온된 NMOS FET들(M₂₃ 및 M₂₄)을 통해 제2 전압 레일로부터 VSSX(0V)를 수신한다. 따라서 전압(V_NI)도 VSSX(0V)에 있다. 또한, 출력 신호(V_OUT)가 정상 상태 로우 논리 전압 VSSX(예컨대, 0V)에 있을 때, 제어 신호(V_{PCTL_HV})는 하이 논리 전압 VDDPX(예컨대, 1.8V)에 있으므로 PMOS FET(M₂₁)를 턴오프된 상태에 유지하고, 전압(V_PI)은 논의된 바와 같이 VSSIX(예컨대, 0.9V)에 있으므로 PMOS FET(M₂₂)를 과전압으로부터 보호하고, 제어 신호(V_{PCTL_HV})는 비-부스팅된 전압 VDDIX(예컨대, 0.9V)에 있고, 이는 PMOS FET(M₂₂)를 턴오프된 상태에 유지한다. 따라서, 턴오프된 PMOS FET들(M₂₁ 및 M₂₂)을 통해 I/O 회로(200)의 출력이 제1 전압 레일 VDDPX로부터 디커플링된다.

좌측에서 네 번째 열에 도시된 바와 같이, 출력 신호(V_OUT)를 로우 논리 전압 VSSX(예컨대, 0V)로부터 하이 논리 전압 VDDPX(예컨대, 1.8V)로 천이시키기 위해, 제어 신호(V_{PCTL_HV})는 하이 논리 전압 VDDPX(예컨대, 1.8V)로부터 로우 논리 전압 VSSIX(예컨대, 0.9V)로 변경되어 PMOS FET(M₂₁)를 턴온한다. V_{PCTL_HV}가 하이로부터 로우로 변경되는 것과 동시에, 제어 신호(V_{PCTL_LV})는 비-부스팅된 전압(예컨대, 0.9V)으로부터 부스팅된 전압(예컨대, ~0.4V)으로 변경된다. 이와 같이 하는 것은 출력 신호(V_OUT)가 초기에 로우로부터 하이로 천이될 때 PMOS FET들(M₂₁ 및 M₂₂)의 각각의 턴온 저항들이 더 균등화(예컨대, 실질적으로 동일하게)되도록 구성하기 위함이다. 이 예에서, 이는 VDDPX와 V_OUT 사이의 1.8V 전압 강하가 PMOS FET들(M₂₁ 및 M₂₂) 사이에서 균등하게 배분되게 하며; 따라서 디바이스들이 각각 1.3V 신뢰 한계 미만인 실질적으로 0.9V의 전압 강하를 갖도록 한다.

출력 신호(V_OUT)가 일정 전압 레벨로 상승했을 때, 제어 신호(V_{PCTL_LV})는 비-부스팅된 전압(예컨대, VDDIX(예컨대, 0.9V))으로 돌아간다. V_{PCTL_LV}가 부스팅된 전압(예컨대, ~0.4V)에 있는 시간 구간은 PMOS FET(M₂₂)의 과전압을 방지하도록 제어되어야 한다. 예를 들어, 시간 구간이 너무 짧으면, PMOS FET(M₂₂)는 그의 V_DS가 신뢰 한계를 초과하는 것에 기인하여 과전압을 겪을 수 있다. 반면에, 시간 구간이 너무 길면, 디바이스(M₂₂)는 그의 게이트-대-소스 전압(V_GS) 및/또는 게이트-대-드레인(V_GD)이 신뢰 한계를 초과하는 것에 기인하여 과전압을 겪을 수 있다.

시간 구간은 출력 신호(V_OUT)가 VSSX로부터 VDDPX로 증가하는 속도에 따라 달라진다. 그러한 속도는 I/O 회로(200)의 출력에 커플링된 용량성 부하(C_LOAD)에 따라 달라진다. 부하의 커패시턴스(C_LOAD)가 상대적으로 작으면, 출력 신호(V_OUT)가 증가하는 속도가 상대적으로 높기 때문에 시간 구간이 상대적으로 짧아야 한다. 부하의 커패시턴스(C_LOAD)가 상대적으로 크면, 출력 신호(V_OUT)가 증가하는 속도가 상대적으로 낮기 때문에 시간 구간이 상대적으로 길어야 한다. 따라서, V_{PCTL_LV} 프리드라이버(212)는 출력 신호(V_OUT)가 로우로부터 하이로 천이하는 속도에 기초하여, 부스팅된 V_{PCTL_LV} 전압을 생성한다.

나아가, 출력 신호(V_OUT)의 로우 논리 전압 VSSX(예컨대, 0V)로부터 하이 논리 전압 VDDPX(예컨대, 1.8V)로의 천이를 용이하게 하기 위해, 제어 신호(V_{NCTL_LV})는 하이 논리 전압 VDDIX(예컨대, 0.9V)로부터 로우 논리 전압 VSSX(예컨대, 0V)로 변경되어 NMOS FET(M₂₄)를 턴오프한다. 출력 신호(V_OUT)가 특정 전압 레벨로 증가하는 것에 응답하여, V_NI 전압 발생기(224)는 실질적으로 VDDIX(예컨대, 0.9V)에서 전압(V_NI)을 생성한다. NMOS FET(M₂₃)의 게이트에 인가되는 제어 신호(V_{NCTL_HV})가 출력 신호(V_OUT)의 로우로부터 하이로의 천이 동안 VSSIX(예컨대, 0.9V)에서 일정하게 유지됨에 따라, NMOS FET(M₂₃)는 그의 V_GS가 실질적으로 0V에 있기 때문에 턴오프된다. 따라서, 출력 신호(V_OUT)가 로우로부터 하이로 천이하는 동안, 풀-다운 회로는 턴오프된 NMOS FET들(M₂₁ 및 M₂₂)에 기인하여 출력을 제2 전압 레일 VSSX로부터 디커플링한다.

I/O 회로(200)에는 몇 가지 문제들이 있다. 첫째, 출력 신호(V_OUT)의 각각의 천이 동안 단지 한 번의 게이트 부스팅이 있다. 예를 들어, NMOS FET(M₂₃)는 출력 신호(V_OUT)의 하이로부터 로우로의 천이 동안 부스팅된 유일한 디바이스이고, PMOS FET(M₂₂)는 출력 신호(V_OUT)의 로우로부터 하이로의 천이 동안 부스팅된 유일한 디바이스이다. 천이 도중 하나 보다 많은 FET를 부스팅하는 것은 더 빠른 천이들을 생성하여, I/O 드라이버가 훨씬 더 빠르게 작동할 수 있게 할 것이다.

둘째, 도 2b에 도시된 바와 같이, I/O 회로(200)에서 게이트 부스팅은 천이의 지속 시간의 약 30 퍼센트(%)에 불과하다. 각각의 천이 도중 더 많은 비율의 부스팅 간격을 제공하는 것 또한 천이를 가속화하여, 역시 I/O 드라이버가 훨씬 더 빠르게 작동할 수 있게 할 것이다. 비교적 작은 부스팅 지속 시간(예컨대, 30%)의 추가적인 단점은 각각의 천이 동안 출력 임피던스가 변화한다는 것이다. 예를 들어, 부스팅 구간 동안, 출력 임피던스는 천이의 나머지 구간 또는 비-부스팅 구간 동안보다 현저히 작다. 각각의 천이 동안의 출력 임피던스의 변화는 출력 신호(V_OUT)에서 신호 무결성(SI) 문제들을 야기할 수 있다.

셋째, 풀-업 회로(예컨대, PMOS FET들(M₂₁ 및 M₂₂))와 풀-다운 회로(예컨대, NMOS FET들(M₂₃ 및 M₂₄))는 상이한 도메인 신호들에 의해 구동된다. 예컨대, 풀-업 회로의 PMOS FET들(M₂₁ 및 M₂₂)은 각각 HV 및 LV 전압 도메인들에 있는 제어 신호들(V_{PCTL_HV} 및 V_{PCTL_LV})에 의해 구동된다. 마찬가지로, 풀-다운 회로의 NMOS FET들(M₂₃ 및 M₂₄)은 각각 HV 및 LV 전압 도메인에 있는 제어 신호들(V_{NCTL_HV} 및 V_{NCTL_LV})에 의해 구동된다. HV 및 LV 도메인 신호들이 상이한 전송 경로들을 통해 전파되기 때문에 이러한 신호들 간에 지연 불일치가 발생할 수 있고, 이는 동작에 악영향을 미칠 수 있고(예컨대, 출력 신호(V_OUT)에서 듀티 사이클 왜곡을 발생시킴) 신뢰성에 악영향을 미칠 수 있다(예컨대, FET들이 과전압 스트레스 또는 손상을 겪게 함). 일례로, 로우로부터 하이로의 천이 동안, V_{PCTL_HV}의 상승 에지가 V_{PCTL_LV}의 하강 에지보다 먼저 도달하면, 과전압으로 인해 PMOS FET(M₂₂)는 스트레스를 받거나 손상될 수 있고, 또는 V_{PCTL_LV}의 하강 에지 이후에 V_{PCTL_HV}의 상승 에지가 도달하면 과전압에 의해 PMOS FET(M₂₁)가 스트레스를 받거나 손상될 수 있다. 동일한 악영향들이 하이로부터 로우로의 천이 동안 NMOS FET들(M₂₃ 및 M₂₄)에 적용된다.

도 3a는 개시내용의 다른 양태에 따른 다른 예시적인 입출력(I/O) 회로(300)의 개략도를 예시한다. 요약하면, I/O 회로(300)는 상승 천이 및 하강 천이 동안 각각 I/O 회로(300)의 풀-업 및 풀-다운 회로들의 FET들 둘 모두 또는 전부를 부스팅하는 하나 이상의 프리드라이버들을 채용한다. 이는 더 빠른 천이들을 허용하며, 이는 I/O 회로(300)의 속도를 향상시킨다.

또한, 하나 이상의 프리드라이버들은 천이 간격의 더 긴 비율(예컨대, 80%) 동안 풀-업 및 풀-다운 회로들의 FET들 둘 모두 또는 전부를 부스팅한다. 다시, 이는 또한 I/O 회로(300)의 더 빠른 천이들 및 더 높은 속도 성능을 허용한다. 또한, 보다 긴 천이 중 부스팅 간격은 출력 임피던스 변화의 영향들을 감소시키며, 이에 의해, 출력 신호(V_OUT)의 신호 무결성(SI) 열화를 감소시킨다.

또한 풀-업 회로에 대한 제어 신호들(V_{PCTL_HV} 및 V_{NCTL_LV}) 또는 풀-다운 회로에 대한 제어 신호들(V_{NCTL_HV} 및 V_{NCTL_LV})의 생성은 단일 도메인 신호에 응답하며, 이는 앞서 논의된 바와 같이, 출력 신호(V_OUT)의 듀티 사이클 왜곡 및 과전압 스트레스 또는 출력 드라이버의 FET들에 대한 손상을 유발할 수 있는 신호들 간의 지연 불일치를 방지하거나 감소시킨다. 또한, 천이들을 담당하는 프리드라이버들이 이미 더 높은 전류 부하들을 처리하도록 구성될 수 있는 VDDPX 전압 레일만을 사용하도록 구현함으로써 중간 전압 레일 VDDIX 또는 VSSIX에 대한 전류 부하 요구가 감소된다.

특히, I/O 회로(300)는 전압 레벨 시프터(310), 게이트 부스트 제어 회로(320), 정상 상태 프리드라이버(330), 천이 프리드라이버(340), 출력 드라이버(350) 및 전압 도메인 분할기(360)를 포함한다. 전압 레벨 시프터(310)는 입력 신호(V_IN)를 수신하도록 구성되며, 입력 신호(V_IN)는, CX 도메인으로 본 명세서에 지칭될 수 있는, IC 또는 SOC 코어 전압 도메인에 있을 수 있으며, 여기서 전압은 VDDCX의 논리 하이(예컨대, 1.1V)와 VSSCX의 논리 로우(예컨대, 0.5V) 사이에서 가변한다. 전압 레벨 시프터(310)는 입력 신호(V_IN)를 전압 레벨 시프트하여 HV 및 LV 전압 도메인들에서 각각 입력 신호들(V_{IN_HV} 및 V_{IN_LV})을 생성하도록 구성된다. 입력 신호(V_{IN_HV})는 하이 논리 전압 VDDPX(예컨대, 1.8V)과 로우 논리 전압 VSSIX(예컨대, 0.9V) 사이에서 스윙할 수 있고, 입력 신호(V_{IN_LV})는 하이 논리 전압 VDDIX(예컨대, 0.9V)과 로우 논리 전압 VSSX(예컨대, 0V) 사이에서 스윙할 수 있다.

게이트 부스트 제어 회로(320)는 풀-업 회로의 PMOS FET들(M₂₁ 및 M₂₂) 및 출력 드라이버(350)의 풀-다운 회로의 NMOS FET들(M₂₃ 및 M₂₄)의 게이트 부스팅을 각각 인에이블하기 위한 게이트 부스팅 인에이블 신호들(V_{TR_LV} 및 V_{TF_HV})을 생성하도록 구성된다. 표시된 바와 같이, 출력 드라이버(350)는 I/O 회로(200)의 출력 드라이버 별로 구성될 수 있다. 게이트 부스트 제어 회로(320)는 전압 도메인 분할기(360)에 의해 출력 신호(V_OUT)의 PX 전압 도메인을 분할함으로써 생성된 입력 신호들(V_{IN_HV} 및 V_{IN_LV}) 및 출력 전압 신호들(V_{OUT_HV} 및 V_{OUT_LV})에 기초하여 게이트 부스팅 인에이블 신호들(V_{TR_LV} 및 V_{TF_HV})을 생성하도록 구성된다. 아래첨자들이 나타내는 바와 같이, 출력 신호(V_{OUT_HV})는 HV 전압 도메인에 있고, 출력 신호(V_{OUT_LV})는 LV 전압 도메인에 있다. 본 명세서에서 더 상세히 논의되는 바와 같이, 연관된 신호들(V_{IN_HV} 및 V_{IN_LV})을 통한 입력 신호(V_IN)는 게이트 부스팅 구간의 시작을 개시하고, 연관된 신호들(V_{OUT_HV} 및 V_{OUT_LV})을 통한 출력 신호(V_OUT)는 게이트 부스팅 구간을 종료한다.

정상 상태 프리드라이버(330)는 정상 상태 구간들 동안 출력 드라이버(350)의 PMOS FET들(M₂₁ 및 M₂₂) 및 NMOS FET들(M₂₃ 및 M₂₄)에 대한 제어 신호들(V_{PCTL_HV}, V_{PCTL_LV}, V_{NCTL_HV}, 및 V_{NCTL_LV})을 각각 생성하도록 구성된다. 정상 상태 구간은 출력 신호(V_OUT)가 하나의 논리 레벨 또는 상태로부터 다른 논리 레벨 또는 상태로 천이하지 않는 시간 구간이다. 본 명세서에서 더 자세히 논의되는 바와 같이, 정상 상태 프리드라이버(330)는 입력 신호들(V_{IN_HV} 및 V_{IN_LV}) 및 게이트 부스팅 인에이블 신호들(V_{TR_LV} 및 V_{TF_HV})에 기초하여 제어 신호들(V_{PCTL_HV}, V_{PCTL_LV}, V_{NCTL_HV}, 및 V_{NCTL_LV})을 생성한다.

도 3b의 타이밍 다이어그램을 참조하면, 출력 신호(V_OUT)가 정상 상태 하이 논리 전압 VDDPX(예컨대, 1.8V)에 있을 때, 정상 상태 프리드라이버(330)는 로우 논리 전압 VSSIX(예컨대, 0.9V), 비-부스팅된 전압(예컨대, 0.9V), 비-부스팅된 전압(예컨대, 0.9V), 및 로우 논리 VSSX(예컨대, 0V)에서 각각 제어 신호들(V_{PCTL_HV}, V_{PCTL_LV}, V_{NCTL_HV}, 및 V_{NCTL_LV})을 생성한다. 이러한 전압 레벨들은 출력 신호(V_OUT)가 VDDPX(예컨대, 1.8V)에서 실질적으로 안정하게 유지되도록 PMOS FET들(M₂₁ 및 M₂₂)을 턴온하고 NMOS FET들(M₂₃ 및 M₂₄)을 턴오프한다. VDDPX 정상 상태 구간 동안, 게이트 부스트 제어 회로(320)는 LV 및 HV 전압 도메인들에 있고, 그들의 디어서트(deassert)된 로우 VSSX(예컨대, 0V) 및 하이 논리 상태들 VDDPX(예컨대, 1.8V)에서 상승 및 하강 천이들에 관련된 게이트 부스팅 인에이블 신호들(V_{TR_LV} 및 V_{TF_HV})을 각각 생성한다는 것에 유의한다.

출력 신호(V_OUT)가 정상 상태 논리 저전압 VSSX(예컨대, 0V)에 있을 때, 정상 상태 프리드라이버(330)는 하이 논리 전압 VDDPX(예컨대, 1.8V), 비-부스팅된 전압(예컨대, 0.9V), 비-부스팅된 전압(예컨대, 0.9V) 및 하이 논리 전압 VDDIX(예컨대, 0.9V)에서 제어 신호들(V_{PCTL_HV}, V_{PCTL_LV}, V_{NCTL_HV}, 및 V_{NCTL_LV})을 생성한다. 이러한 전압 레벨들은 출력 신호(V_OUT)가 VSSX(예컨대, 0V)에서 실질적으로 정상 상태로 유지되도록 PMOS FET들(M₂₁ 및 M₂₂)을 턴오프하고 NMOS FET들(M₂₃ 및 M₂₄)을 턴온한다. 마찬가지로, VSSX 정상 상태 구간 동안, 게이트 부스트 제어 회로(320)는 각각의 디어서트된 로우 VSSX(예컨대, 0V) 및 하이 VDDPX(예컨대, 1.8V) 논리 상태들에서 게이트 부스팅 인에이블 신호들(V_{TR_LV} 및 V_{TF_HV})을 생성한다.

천이 프리드라이버(340)는 천이 구간들 동안 출력 드라이버(350)의 PMOS FET들(M₂₁ 및 M₂₂) 및 NMOS FET들(M₂₃ 및 M₂₄)에 대한 제어 신호들(V_{PCTL_HV}, V_{PCTL_LV}, V_{NCTL_HV} 및 V_{NCTL_LV})을 각각 생성하도록 구성된다. 천이 구간은 출력 신호(V_OUT)가 하나의 논리 레벨 또는 상태로부터 다른 논리 레벨 또는 상태로 천이하고 있는 시간 구간이다. 본 명세서에서 더 상세하게 논의되는 바와 같이, 천이 프리드라이버(340)는 게이트 부스팅 인에이블 신호들(V_{TR_LV} 및 V_{TF_HV})에 기초하여 제어 신호들(V_{PCTL_HV}, V_{PCTL_LV}, V_{NCTL_HV} 및 V_{NCTL_LV})을 생성한다.

도 3b의 타이밍 다이어그램을 참조하면, 로우 논리 전압들로 변경되는 입력 신호들(V_{IN_HV} 및 V_{IN_LV})에 의해 나타낸 바와 같이 출력 신호(V_OUT)가 하이 논리 전압 VDDPX(예컨대, 1.8V)로부터 로우 논리 전압 VSSX(예컨대, 0V)로 천이될 때, 게이트 부스트 제어 회로(320)는 그의 어서트된 로우 논리 상태 VSSIX(예컨대, 0.9V)에서 게이트 부스팅 인에이블 신호(V_{TF_HV})를 생성하고, 그의 디어서트된 로우 논리 상태 VSSX(예컨대, 0V)에서 게이트 부스팅 인에이블 신호(V_{TR_LV})를 유지한다. 디어서트된 게이트 부스팅 인에이블 신호(V_{TR_LV})에 응답하여, 정상 상태 프리드라이버(330)는 하이 논리 전압 VDDPX(예컨대, 1.8V) 및 비-부스팅된 전압(예컨대, 0.9V)에서 제어 신호들(V_{PCTL_HV} 및 V_{PCTL_LV})을 각각 생성한다. 이러한 전압 레벨들은 PMOS FET들(M₂₁ 및 M₂₂)을 턴오프한다.

어서트된 게이트 부스팅 인에이블 신호(V_{TF_HV})에 응답하여, 천이 프리드라이버(340)는 부스팅된 전압 레벨들(예컨대, ~1.4V)에서 제어 신호들(V_{NCTL_HV} 및 V_{NCTL_LV})을 생성한다. 이들 전압 레벨들에서의 제어 신호들은 NMOS FET들(M₂₃ 및 M₂₄)을 턴온하여, 그들의 턴온 저항이 NMOS FET들(M₂₃ 및 M₂₄)이 출력 신호(V_OUT)의 정상 상태 로우 논리 상태 VSSX 동안 0.9V로 구동될 때 턴온 저항보다 작게 된다. 출력 신호(V_OUT)는 NMOS FET들(M₂₃ 및 M₂₄)의 게이트 부스팅 때문에, VDDPX(예컨대, 1.8V)로부터 VSSX(예컨대, 0V)로 빠르게 천이된다. 출력 신호(V_OUT)의 하이로부터 로우로의 천이의 약 80%에서, 게이트 부스트 제어 회로(320)는 게이트 부스팅 인에이블 신호(V_{TF_HV})를 디어서트한다(예컨대, VDDPX(예컨대, 1.8V)로 되돌림). 이에 응답하여, 천이 프리드라이버(340)는 V_{NCTL_HV} 및 V_{NCTL_LV} 신호들의 제어를 정상 상태 프리드라이버(330)로 넘겨주고, 정상 상태 프리드라이버는 이들의 상태들을 각각 비-부스팅된 전압 레벨들 VDDIX 및 VSSIX(예컨대, 둘 모두 0.9V)로 변경한다.

하이 논리 전압으로 변경되는 입력 신호들(V_{IN_HV} 및 V_{IN_LV})에 의해 나타낸 바와 같이, 출력 신호(V_OUT)가 로우 논리 전압 VSSX(예컨대, 0V)로부터 하이 논리 전압 VDDPX(예컨대, 1.8V)로 천이될 때, 게이트 부스트 제어 회로(320)는 그의 어서트된 로우 논리 상태 VDDIX(예컨대, 0.9V)에서 게이트 부스팅 인에이블 신호(V_{TR_LV})를 생성하고, 그의 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)에서 게이트 부스팅 인에이블 신호(V_{TF_HV})를 유지한다. 디어서트된 게이트 부스팅 인에이블 신호(V_{TF_HV})에 응답하여, 정상 상태 프리드라이버(330)는 비-부스팅된 전압(예컨대, 0.9V) 및 로우 논리 전압 VSSX(예컨대, 0V)에서 제어 신호들(V_{NCTL_HV} 및 V_{NCTL_LV})을 각각 생성한다. 이러한 전압 레벨들에서의 제어 신호들은 NMOS FET들(M₂₃ 및 M₂₄)을 턴오프한다.

어서트된 게이트 부스팅 인에이블 신호(V_{TR_LV})에 응답하여, 천이 프리드라이버(340)는 부스팅된 전압 레벨들(예컨대, ~0.4V)에서 제어 신호들(V_{PCTL_HV} 및 V_{PCTL_LV})을 생성한다. 이러한 전압 레벨들은 PMOS FET들(M₂₁ 및 M₂₂)을 턴온하여, 그들의 턴온 저항이 PMOS FET들(M₂₁ 및 M₂₂)이 출력 신호(V_OUT)의 정상 상태 로우 논리 상태 VSSX 동안 비-부스팅된 전압, 예컨대, 0.9V로 구동될 때 턴온 저항보다 작게 된다. 출력 신호(V_OUT)는 PMOS FET들(M₂₁ 및 M₂₂)의 게이트 부스팅 때문에, VSSX(예컨대, 0V)로부터 VDDPX(예컨대, 1.8V)로 빠르게 천이된다. 출력 신호(V_OUT)의 로우로부터 하이로의 천이의 약 80%에서, 게이트 부스트 제어 회로(320)는 게이트 부스팅 인에이블 신호(V_{TR_LV})를 디어서트한다(예컨대, 이를 VSSX(예컨대, 0V)로 되돌림). 이에 응답하여, 천이 프리드라이버(340)는 V_{PCTL_HV} 및 V_{PCTL_LV} 신호들의 제어를 정상 상태 프리드라이버(330)로 넘겨주고, 정상 상태 프리드라이버는 그들의 상태들을 각각 비-부스팅된 전압 레벨들 VSSIX 및 VDDIX(예컨대, 둘 모두 0.9V)로 변경한다.

도 4는 개시내용의 다른 양태에 따른 예시적인 풀-다운 게이트 부스트 제어 회로(400)의 블록도를 예시한다. 풀-다운 게이트 부스트 제어 회로(400)는 앞서 논의된 게이트 부스트 제어 회로(320)의 풀-다운 측 또는 일부의 예시적인 세부 구현일 수 있다. 즉, 게이트 부스트 제어 회로(400)는 입력 신호들(V_{IN_HV} 및 V_{IN_LV}) 및 출력 신호들(V_{OUT_HV} 및 V_{OUT_LV})에 기초하여 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 생성하도록 구성된다. 앞서 논의한 바와 같이, 풀-다운 게이트 부스트 제어 회로(400)는 출력 신호(V_OUT)의 하강 천이 구간(예컨대, 그의 80%) 동안 어서트된 로우 논리 전압 VDDIX(예컨대, 0.9V)에서, 그리고 정상 상태 및 상승 천이 구간들 동안 디어서트된 하이 논리 전압 VDDPX(예컨대, 1.8V)에서 게이트 부스팅 인에이블 신호(V_{TF_HV})를 생성한다.

특히, 풀-다운 게이트 부스트 제어 회로(400)는 제1 및 제2 인버터들(405, 410), 히스테리시스 논리 디바이스(420), 제1 멀티-도메인 논리 회로(430), 제2 멀티-도메인 논리 회로(440), 및 논리 게이트(450)(예컨대, NAND 게이트)를 포함한다. 멀티-도메인 논리 회로는 상이한 전압 도메인들(예컨대, HV 및 LV 전압 도메인들)의 신호들에 대해 동작하는 논리 회로이다. 제1 인버터(405)는 LV 전압 도메인에서 입력 신호(V_{IN_LV})를 수신하고 반전시켜 LV 전압 도메인에서도 상보적 입력 신호를 생성하도록 구성된다. 제2 인버터(410)는 HV 전압 도메인에서 출력 신호(V_{OUT_HV})를 수신하고 반전시켜 HV 전압 도메인에서도 상보적 출력 신호를 생성하도록 구성된다.

제1 멀티-도메인 논리 회로(430)는 HV 전압 도메인에서 입력 신호(V_{IN_HV}) 및 상보적 입력 신호를 수신하고, HV 전압 도메인에서 풀-다운 게이트 부스팅 개시 신호(V_{TF1_HV})를 생성하도록 구성된다. 제2 멀티-도메인 논리 회로(440)는 LV 전압 도메인에서 상보적 출력 신호 및 출력 신호(V_{OUT_LV})를 수신하고, 그로부터 HV 전압 도메인에서 풀-다운 게이트 부스팅 종료 신호(V_{TF2_HV})를 생성하도록 구성된다. 제2 멀티-도메인 논리 회로(440)는 히스테리시스 논리 디바이스(420)를 통해 출력 신호(V_{OUT_LV})를 수신하도록 구성될 수 있다. 히스테리시스 논리 디바이스(420)는 2개의 스위칭 임계값들을 갖는다: 상위 임계값으로서, 상기 상위 임계값은 신호(V_{OUT_LV})가 상위 임계값을 초과하여 상승 시에 히스테리시스 논리 디바이스(420)는 하이 논리 전압을 생성하고, 및 하위 임계값으로서, 상기 하위 임계값은 신호(V_{OUT_LV})가 하위 임계값 미만으로 하강 시에 히스테리시스 논리 디바이스(420)는 로우 논리 전압을 생성한다. 이와 같이 하여 풀-다운 게이트 부스팅 종료 신호(V_{TF2_HV})가 V_{OUT_LV}의 로우 전압에 응답하여 변화한다. 이는 게이트 부스팅 구간의 종료를 지연시키는 효과가 있다. NAND 게이트(450)는 게이트 부스팅 개시 및 종료 신호들(V_{TF1_HV} 및 V_{TF2_HV})을 논리적으로 NAND 처리하여 HV 전압 도메인에서 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 생성한다.

앞서 논의된 바와 같이, 입력 신호(V_IN)는 풀-다운 게이트 부스팅 구간을 개시하고, 출력 신호(V_OUT)는 풀-다운 게이트 부스팅 구간을 종료한다. 하강 천이 전에, 입력 및 출력 신호들(V_IN 및 V_OUT)은 하이 논리 정상 상태들에 있다. 입력 신호(V_IN)가 논리적으로 하이인 것에 응답하여, 전압 레벨 시프터(310)는 각각 논리적으로 하이인 VDDPX(예컨대, 1.8V) 및 VDDIX(예컨대, 0.9V)의 입력 신호들(V_{IN_HV} 및 V_{IN_LV})을 생성한다. 마찬가지로, 출력 신호(V_OUT)가 논리적으로 하이인 것에 응답하여, 전압 도메인 분할기(460)는 논리적으로 하이인 VDDPX(예컨대, 1.8V) 및 VDDIX(예컨대, 0.9V)의 출력 신호들(V_{OUT_HV} 및 V_{OUT_LV})을 생성한다.

현재 구현에서, 제1 멀티-도메인 논리 회로(430)는 신호(V_{IN_HV})를 반전시켜 풀-다운 게이트 부스팅 개시 신호(V_{TF1_HV})를 생성한다. 신호(V_{IN_HV})가 논리적으로 하이이므로, 풀-다운 게이트 부스팅 개시 신호(V_{TF1_HV})는 논리적으로 로우이다. 마찬가지로, 제2 멀티-도메인 논리 회로(440)는 신호 를 반전시켜 풀-다운 게이트 부스팅 종료 신호(V_{TF2_HV})를 생성한다. 신호가 논리적으로 로우이므로 풀-다운 게이트 부스팅 종료 신호(V_{TF2_HV})는 논리적으로 하이이다. NAND 게이트(450)가 논리적 로우 및 하이 입력 신호들(V_{TF1_HV} 및 V_{TF2_HV})을 가짐에 따라, NAND 게이트(450)는 출력 신호(V_OUT)가 정상 상태 하이 VDDPX에 있기 때문에, 그의 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)에서 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 생성한다.

이어서 입력 신호(V_IN)가 로우 논리 상태로 천이될 때, 전압 레벨 시프터(310)는 논리적으로 로우인 VSSIX(예컨대, 0.9V) 및 논리적으로 하이인 VDDIX(예컨대, 0.9V) 상태들에서 각각 입력 신호들(V_{IN_HV} 및 )을 생성한다. 이에 응답하여, 제1 멀티-도메인 논리 회로(430)는 로우 논리 신호(V_{IN_HV})를 반전시켜 풀-다운 게이트 부스팅 개시 신호(V_{TF1_HV})를 어서트된 하이 논리 전압 VDDPX(예컨대, 1.8V)로서 생성한다. 이제 NAND 게이트(450)가 논리적으로 하이 입력 신호들(V_{TF1_HV} 및 V_{TF2_HV})을 가짐에 따라, NAND 게이트(450)는 풀-다운 게이트 부스팅 구간을 개시하기 위해, 어서트된 로우 논리 레벨 VSSIX(예컨대, 0.9V)에서 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 생성한다. 전술한 바와 같이, 입력 신호(V_IN)가 로우 논리 상태로 천이하는 것에 응답하여 풀-다운 게이트 부스팅 구간이 개시된다.

출력 신호(V_OUT)가 실질적으로 로우 논리 상태로 천이될 때, 전압 도메인 분할기(360)는 논리 로우 상태들 VSSIX(예컨대, 0.9V) 및 VSSX(예컨대, 0V)에서 출력 신호들(V_{OUT_HV} 및 V_{OUT_LV})을 각각 생성한다. 이에 응답하여, 제2 멀티-도메인 논리 회로(440)는 하이 논리 신호를 반전시켜 풀-다운 게이트 부스팅 종료 신호(V_{TF2_HV})를 어서트된 로우 논리 전압 VSSIX(예컨대, 0.9V)로서 생성한다. 이제 NAND 게이트(450)가 논리적으로 하이 및 로우 입력 신호들(V_{TF1_HV} 및 V_{TF2_HV})을 가짐에 따라, NAND 게이트(450)는 풀-다운 게이트 부스팅 구간을 종료하기 위해, 그의 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)에서 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 생성한다. 전술한 바와 같이, 출력 신호(V_OUT)가 로우 논리 상태로 천이하는 것에 응답하여 풀-다운 게이트 부스팅 구간이 종료된다.

도 5는 개시내용의 다른 양태에 따른 예시적인 멀티-도메인 논리 회로(500)의 블록도를 예시한다. 멀티-도메인 논리 회로(500)는 제1 FET(M₅₁) 및 제2 FET(M₅₂)를 포함하는 인버터(510)를 포함한다. 제1 FET(M₅₁)는 PMOS FET로서 구현될 수 있고, 제2 FET(M₅₂)는 NMOS FET로서 구현될 수 있다. 멀티-도메인 논리 회로(500)는 PMOS FET로서 구현될 수 있는 제3 FET(M₅₃)를 더 포함한다. 인버터(510) 및 PMOS FET(M₅₃)는 상부 전압 레일 VDDPX와 하부 전압 레일 VSSIX(예컨대, HV 전압 도메인과 연관됨) 사이에 직렬로 커플링된다.

PMOS FET(M₅₃)는 신호(V2_LV)를 수신하도록 구성된 게이트를 포함한다. 풀-다운 게이트 부스트 제어 회로(400)를 참조하면, 신호(V2_LV)는 멀티-도메인 논리 회로(500)가 제1 멀티-도메인 논리 회로(430)에 대응하는 경우 상보적 입력 신호일 수 있고, 또는 멀티-도메인 논리 회로(500)가 제2 멀티-도메인 논리 회로(440)에 대응하는 경우 출력 신호(V_{OUT_LV})일 수 있다.

PMOS FET(M₅₁) 및 NMOS FET(M₅₂)는 각각의 게이트들을 포함하고, 그 각각의 게이트들은 함께 커플링되어 인버터(510)의 입력을 형성하고, 상보적 신호를 수신하도록 구성된다. 풀-다운 게이트 부스트 제어 회로(400)를 참조하면, 상보적 신호는 멀티-도메인 논리 회로(500)가 제1 멀티-도메인 논리 회로(430)에 대응하는 경우 입력 신호(V_{IN_HV})가 될 수 있고, 또는 멀티-도메인 논리 회로(500)가 제2 멀티-도메인 논리 회로(440)에 대응하는 경우 상보적 출력 기반 신호가 될 수 있다.

PMOS FET(M₅₁) 및 NMOS FET(M₅₂)는 각각의 드레인들을 포함하고, 그 각각의 드레인들은 함께 커플링되어 인버터(510)의 출력을 형성하고, 출력 신호(V_{OUT_HV})를 생성하도록 구성된다. 풀-다운 게이트 부스트 제어 회로(400)를 참조하면, 출력 신호(V_{OUT_HV})는 멀티-도메인 논리 회로(500)가 제1 멀티-도메인 논리 회로(430)에 대응하는 경우 풀-다운 게이트 부스팅 개시 신호(V_{TF1_HV})일 수 있고, 또는 멀티-도메인 논리 회로(500)가 제2 멀티-도메인 논리 회로(440)에 대응하는 경우 풀-다운 게이트 부스팅 종료 신호(V_{TF2_HV})일 수 있다. 멀티-도메인 논리 회로(500)는 V_{OUT_HV}의 논리 상태를 래치(latch)하도록 구성된 래치(520)(예컨대, 교차 커플링된 인버터들)를 선택적으로 포함할 수 있다.

도 6은 개시내용의 다른 양태에 따른 예시적인 풀-업 게이트 부스트 제어 회로(600)의 블록도를 예시한다. 풀-업 게이트 부스트 제어 회로(600)는 앞서 논의된 게이트 부스트 제어 회로(320)의 풀-업 측 또는 일부의 예시적인 세부 구현일 수 있다. 즉, 풀-업 게이트 부스트 제어 회로(600)는 입력 신호들(V_{IN_HV} 및 V_{IN_LV}) 및 출력 신호들(V_{OUT_HV} 및 V_{OUT_LV})에 기초하여 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 생성하도록 구성된다. 앞서 논의한 바와 같이, 풀-업 게이트 부스트 제어 회로(600)는 출력 신호(V_OUT)의 상승 천이 구간(예컨대, 그의 80%) 동안 어서트된 하이 논리 전압 VDDPX(예컨대, 1.8V)에서, 그리고 정상 상태 및 하강 천이 구간들 동안 디어서트된 로우 논리 전압 VSSIX(예컨대, 0.9V)에서 게이트 부스팅 인에이블 신호(V_{TR_LV})를 생성한다.

특히, 풀-업 게이트 부스트 제어 회로(600)는 제1 및 제2 인버터들(605 및 610), 히스테리시스 논리 디바이스(620), 제1 멀티-도메인 논리 회로(630), 제2 멀티-도메인 논리 회로(640), 및 논리 게이트(650)(예컨대, AND 게이트)를 포함한다. 제1 인버터(605)는 입력 신호(V_{IN_LV})를 수신하고 반전시켜 상보적 입력 신호를 생성하도록 구성된다. 제2 인버터(610)는 출력 신호(V_{OUT_HV})를 수신하고 반전시켜 상보적 출력 신호를 생성하도록 구성된다.

제1 멀티-도메인 논리 회로(630)는 입력 신호(V_{IN_HV}) 및 상보적 입력 신호를 수신하고, LV 전압 도메인에서 풀-업 게이트 부스팅 개시 신호(V_{TR1_LV})를 생성하도록 구성된다. 제2 멀티-도메인 논리 회로(640)는 상보적 출력 신호 및 출력 신호(V_{OUT_LV})를 수신하고, 그로부터 LV 전압 도메인에서 풀-업 게이트 부스팅 종료 신호(V_{TR2_LV})를 생성하도록 구성된다. 제2 멀티-도메인 논리 회로(640)는 히스테리시스 논리 디바이스(620)를 통해 상보적 출력 신호를 수신하도록 구성될 수 있다. 마찬가지로, 히스테리시스 논리 디바이스(620)는 2개의 스위칭 임계값들을 갖는다: 상위 임계값으로서, 상기 상위 임계값은, 신호가 상위 임계값을 초과하여 상승 시에 히스테리시스 논리 디바이스(620)는 하이 논리 전압을 생성하고, 및 하위 임계값으로서, 상기 하위 임계값은, 신호가 하위 임계값 미만으로 하강 시에 히스테리시스 논리 디바이스(620)가 로우 논리 전압을 생성한다. 이와 같이 하여 풀-업 게이트 부스팅 종료 신호(V_{TR2_LV})가 의 더 높은 전압에 응답하여 변화한다. 이는 게이트 부스팅 구간의 종료를 지연시키는 효과가 있다. AND 게이트(650)는 게이트 부스팅 개시 및 종료 신호들(V_{TR1_LV} 및 V_{TR2_LV})을 논리적으로 AND 처리하여 LV 전압 도메인에서 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 생성한다.

앞서 논의된 바와 같이, 입력 신호(V_IN)는 풀-업 게이트 부스팅 구간을 개시하고, 출력 신호(V_OUT)는 풀-업 게이트 부스팅 구간을 종료한다. 상승 천이 전에, 입력 및 출력 신호들(V_IN 및 V_OUT)은 로우 논리 정상 상태들에 있다. 입력 신호(V_IN)가 논리적으로 로우인 것에 응답하여, 전압 레벨 시프터(310)는 각각 논리적으로 로우인 VSSIX(예컨대, 0.9V) 및 VSSX(예컨대, 0V)의 입력 신호들(V_{IN_HV} 및 V_{IN_LV})을 생성한다. 마찬가지로, 출력 신호(V_OUT)가 논리적으로 로우인 것에 응답하여, 전압 도메인 분할기(460)는 논리적으로 로우인 VSSIX(예컨대, 0.9V) 및 VSSX(예컨대, 0V)의 출력 신호들(V_{OUT_HV} 및 V_{OUT_LV})을 생성한다.

제1 멀티-도메인 논리 회로(630)는 신호를 반전시켜 풀-업 게이트 부스팅 개시 신호(V_{TR1_LV})를 생성한다. 신호가 논리적으로 하이이므로, 풀-업 게이트 부스팅 개시 신호(V_{TR1_LV})는 논리적으로 로우이다. 마찬가지로, 제2 멀티-도메인 논리 회로(640)는 신호(V_{OUT_LV})를 반전시켜 풀-업 게이트 부스팅 종료 신호(V_{TR2_LV})를 생성한다. 신호(V_{OUT_LV})가 논리적으로 로우이므로, 풀-업 게이트 부스팅 종료 신호(V_{TR2_LV})는 논리적으로 하이이다. AND 게이트(650)가 논리적으로 로우 및 하이 입력 신호들(V_{TR1_LV} 및 V_{TR2_LV})을 가짐에 따라, AND 게이트(650)는 출력 신호(V_OUT)가 정상 상태 로우 VSSX에 있기 때문에, 그의 디어서트된 로우 논리 상태 VSSX(예컨대, 0V)에서 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 생성한다.

이어서 입력 신호(V_IN)가 하이 논리 상태로 천이될 때, 전압 레벨 시프터(310)는 논리 하이 VDDPX(예컨대, 1.8V) 및 논리 로우 VSSX(예컨대, 0V) 상태들에서 각각 입력 신호들(V_{IN_HV} 및 )을 생성한다. 이에 응답하여, 제1 멀티-도메인 논리 회로(630)는 로우 논리 신호를 반전시켜 풀-업 게이트 부스팅 개시 신호(V_{TR1_LV})를 어서트된 하이 논리 전압 VDDIX(예컨대, 0.9V)로서 생성한다. 이제 AND 게이트(650)가 논리적으로 하이 입력 신호들(V_{TR1_LV} 및 V_{TR2_LV})을 가짐에 따라, AND 게이트(650)는 풀-업 게이트 부스팅 구간을 개시하기 위해, 어서트된 하이 논리 레벨 VDDIX(예컨대, 0.9V)에서 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 생성한다. 전술한 바와 같이, 입력 신호(V_IN)가 하이 논리 상태로 천이하는 것에 응답하여 풀-업 게이트 부스팅 구간이 개시된다.

출력 신호(V_OUT)가 실질적으로 하이 논리 상태로 천이될 때, 전압 도메인 분할기(360)는 하이 논리 상태들 VDDPX(예컨대, 1.8V) 및 VDDIX(예컨대, 0.9V)에서 출력 신호들(V_{OUT_HV} 및 V_{OUT_LV})을 각각 생성한다. 이에 응답하여, 제2 멀티-도메인 논리 회로(640)는 하이 논리 신호(V_{OUT_LV})를 반전시켜 풀-업 게이트 부스팅 종료 신호(V_{TR2_LV})를 어서트된 하이 논리 전압 VDDIX(예컨대, 0.9V)로서 생성한다. 이제 AND 게이트(650)가 논리적으로 하이 및 로우 입력 신호들(V_{TR1_LV} 및 V_{TR2_LV})을 가짐에 따라, AND 게이트(650)는 풀-업 게이트 부스팅 구간을 종료하기 위해, 그의 디어서트된 로우 논리 상태 VSSX(예컨대, 0V)에서 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 생성한다. 전술한 바와 같이, 출력 신호(V_OUT)가 하이 논리 상태로 천이하는 것에 응답하여 풀-업 게이트 부스팅 구간이 종료된다.

도 7은 개시내용의 다른 양태에 따른 예시적인 멀티-도메인 논리 회로(700)의 블록도를 예시한다. 멀티-도메인 논리 회로(700)는 NMOS FET로서 구현될 수 있는 제1 FET(M₇₁)를 포함한다. 멀티-도메인 논리 회로(700)는 제2 FET(M₇₂) 및 제3 FET(M₇₃)를 포함하는 인버터(710)를 더 포함한다. 제2 FET(M₇₂)는 PMOS FET로 구현될 수 있고, 제3 FET(M₇₃)는 NMOS FET로 구현될 수 있다. NMOS FET(M₇₁) 및 인버터(710)는 상부 전압 레일 VDDIX 및 하부 전압 레일 VSSX(예컨대, LV 전압 도메인과 연관됨) 사이에 직렬로 커플링된다.

NMOS FET(M₇₁)는 신호(V1_HV)를 수신하도록 구성된 게이트를 포함한다. 풀-업 게이트 부스트 제어 회로(600)를 참조하면, 신호(V1_HV)는 멀티-도메인 논리 회로(700)가 제1 멀티-도메인 논리 회로(630)에 대응하는 경우 입력 신호(V_{IN_HV})일 수 있고, 멀티-도메인 논리 회로(700)가 제2 멀티-도메인 논리 회로(640)에 대응하는 경우 출력 신호일 수 있다.

PMOS FET(M₇₂) 및 NMOS FET(M₇₃)는, 서로 커플링되어 인버터(710)의 입력을 형성하고, 상보적 신호를 수신하도록 구성된 각각의 게이트들을 포함한다. 풀-업 게이트 부스트 제어 회로(600)를 참조하면, 상보적 신호는 멀티-도메인 논리 회로(700)가 제1 멀티-도메인 논리 회로(630)에 대응하는 경우 상보적 입력 신호일 수 있고, 또는 멀티-도메인 논리 회로(700)가 제2 멀티-도메인 논리 회로(640)에 대응하는 경우 출력 신호(V_{OUT_LV})일 수 있다.

PMOS FET(M₇₂) 및 NMOS FET(M₇₃)는 각각의 드레인들을 포함하고, 그 각각의 드레인들은 함께 커플링되어 인버터(710)의 출력을 형성하고, 출력 신호(V_{OUT_LV})를 생성하도록 구성된다. 풀-업 게이트 부스트 제어 회로(600)를 참조하면, 출력 신호(V_{OUT_LV})는 멀티-도메인 논리 회로(700)가 제1 멀티-도메인 논리 회로(630)에 대응하는 경우 풀-업 게이트 부스팅 개시 신호(V_{TR1_LV})일 수 있고, 멀티-도메인 논리 회로(700)가 제2 멀티-도메인 논리 회로(640)에 대응하는 경우 풀-업 게이트 부스팅 종료 신호(V_{TR2_LV})일 수 있다. 멀티-도메인 논리 회로(700)는 V_{OUT_LV}의 논리 상태를 래치하도록 구성된 래치(720)(예컨대, 교차 커플링된 인버터)를 선택적으로 포함할 수 있다.

도 8은 개시내용의 다른 양태에 따른 예시적인 제1 풀-업 프리드라이버(800)의 개략도를 예시한다. 제1 풀-업 프리드라이버(800)는 출력 드라이버(350)의 PMOS FET(M₂₁)에 대한 제어 신호(V_{PCTL_HV})를 생성하는 정상 상태 및 천이 프리드라이버들(330 및 340)의 부분일 수 있다. 제1 풀-업 프리드라이버(800)는 제1 정상 상태 풀-업 프리드라이버(810) 및 제1 풀-업 천이 프리드라이버(830)를 포함한다.

제1 정상 상태 풀-업 프리드라이버(810)는 HV 전압 도메인과 연관된 상부 전압 레일 VDDPX 및 하부 전압 레일 VSSIX 사이에 PMOS FET(M₈₃)와 직렬로 커플링된 인버터(820)를 포함한다. 인버터(820)는 PMOS FET(M₈₁) 및 NMOS FET(M₈₂)를 차례로 포함한다. PMOS FET(M₈₁) 및 NMOS FET(M₈₂)는 함께 커플링되어 인버터(820)의 입력을 형성하는 게이트들을 포함한다. 인버터(820)의 입력은 HV 전압 도메인에서 입력 신호(V_{IN_HV})를 수신하도록 구성된다. PMOS FET(M₈₁) 및 NMOS FET(M₈₂)는 드레인들을 포함하고, 그 드레인들은 함께 커플링되어, 제1 풀-업 프리드라이버(800)의 출력으로서도 기능하고 PMOS FET(M₂₁)의 게이트에 커플링되는 인버터(820)의 출력을 형성한다. 정상 상태 하이 및 로우, 및 출력 신호(V_OUT)의 하강 천이 동안, 인버터(820)는 출력 드라이버(350)의 PMOS FET(M₂₁)에 대한 제어 신호(V_{PCTL_HV})를 생성하도록 구성된다. PMOS FET(M₈₃)는 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 수신하도록 구성된 게이트를 포함한다.

제1 풀-업 천이 프리드라이버(830)는 상부 전압 레일 VDDPX와 제1 풀-업 프리드라이버(800)의 출력 사이에 커플링된 NMOS FET(M₈₄)를 포함한다. 제1 풀-업 천이 프리드라이버(830)는 다이오드-연결된 NMOS FET(M₈₅), NMOS FET(M₈₆), 및 제1 풀-업 프리드라이버(800)의 출력과 하부 전압 레일 VSSX 사이에 직렬로 커플링된 다른 NMOS FET(M₈₇)를 더 포함한다. NMOS FET(M₈₄)는 바이어스 전압 VSSIX(예컨대, 0.9V)을 수신하도록 구성된 게이트를 포함한다. NMOS FET(M₈₅)는 그의 드레인과 게이트가 함께 커플링되어 있기 때문에 다이오드-연결되어 있다. NMOS FET(M₈₆)는 바이어스 전압 VDDIX(예컨대, 0.9V)을 수신하도록 구성된 게이트를 포함한다. NMOS FET(M₈₇)는 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 수신하도록 구성된 게이트를 포함한다.

도 3b를 더 참조하면, 제1 풀-업 프리드라이버(800)의 동작은 다음과 같다: 출력 신호(V_OUT)가 정상 상태 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있을 때, 제어 신호(V_{PCTL_HV})는 로우 논리 상태 VSSIX(예컨대, 0.9V)에 있다. 출력 신호(V_OUT)가 정상 상태 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있을 때, 입력 신호(V_{IN_HV})는 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있고, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 디어서트된 로우 논리 상태 VSSX(예컨대, 0V)에 있다. 이와 같이, PMOS FET(M₈₃)가 턴온되어 인버터(820)를 인에이블하고, 인버터(820)는 입력 신호(V_{IN_HV})의 하이 논리 상태 VDDPX(예컨대, 1.8V)를 반전시켜 로우 논리 상태 VSSIX(예컨대, 0.9V)에서 제어 신호(V_{PCTL_HV})를 생성한다. 이러한 정상 상태 동안, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})의 로우 논리 상태 VSSX(예컨대, 0V)가 NMOS FET(M₈₇)를 턴오프된 상태로 유지하기 때문에 제1 풀-업 천이 프리드라이버(830)는 디스에이블된다.

출력 신호(V_OUT)가 정상 상태 로우 논리 상태 VSSX(예컨대, 0V)에 있을 때, 제어 신호(V_{PCTL_HV})는 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있다. 출력 신호(V_OUT)가 정상 상태 로우 논리 상태 VSSX(예컨대, 0V)에 있을 때, 입력 신호(V_{IN_HV})는 로우 논리 상태 VSSX(예컨대, 0V)에 있고, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 디어서트된 로우 논리 상태 VSSX(예컨대, 0V)에 있다. 이와 같이, PMOS FET(M₈₃)가 턴온되어 인버터(820)를 인에이블하고, 인버터(820)는 입력 신호(V_{IN_HV})의 로우 논리 상태 VSSX(예컨대, 0V)를 반전시켜 하이 논리 상태 VDDPX(예컨대, 1.8V)에서 제어 신호(V_{PCTL_HV})를 생성한다. 마찬가지로, 이러한 정상 상태 동안, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})의 로우 논리 상태 VSSX(예컨대, 0V)가 NMOS FET(M₈₇)를 턴오프된 상태로 유지하기 때문에 제1 풀-업 천이 프리드라이버(830)는 디스에이블된다.

출력 신호(V_OUT)가 하이 논리 상태 VDDPX(예컨대, 1.8V)로부터 로우 논리 상태 VSSX(예컨대, 0V)로 천이할 때, 제어 신호(V_{PCTL_HV})는 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있다. 출력 신호(V_OUT)가 로우 논리 상태 VSSX(예컨대, 0V)로 천이할 때, 입력 신호(V_{IN_HV})는 로우 논리 상태 VSSX(예컨대, 0.9V)에 있고, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 디어서트된 로우 논리 상태 VSSX(예컨대, 0V)에 있다. 이와 같이, PMOS FET(M₈₃)가 턴온되어 인버터(820)를 인에이블하고, 인버터(820)는 입력 신호(V_{IN_HV})의 로우 논리 상태 VSSX(예컨대, 0V)를 반전시켜 하이 논리 상태 VDDPX(예컨대, 1.8V)에서 제어 신호(V_{PCTL_HV})를 생성한다. 이러한 하이로부터 로우로의 천이 구간 동안, 제1 풀-업 천이 프리드라이버(830)는 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})의 로우 논리 상태 VSSX(예컨대, 0V)가 NMOS FET(M₈₇)를 턴오프된 상태로 유지하기 때문에 디스에이블된다.

제어 신호(V_{PCTL_HV})는 출력 신호(V_OUT)가 로우 논리 상태 VSSX(예컨대, 0V)로부터 하이 논리 상태 VDDPX(예컨대, 1.8V)로 천이할 때 부스팅된 상태(예컨대, ~0.4V)에 있다. 출력 신호(V_OUT)가 하이 논리 상태 VDDPX(예컨대, 1.8V)로 천이할 때, 입력 신호(V_{IN_HV})는 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있고, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 어서트된 하이 논리 상태 VDDIX(예컨대, 0.9V)에 있다. 이와 같이, PMOS FET(M₈₃)는 턴오프되어 제1 정상 상태 풀-업 프리드라이버(810)를 디스에이블한다. 인에이블된 하이 논리 상태 VDDIX(예컨대, 0.9V)에 있는 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 NMOS FET(M₈₇)를 턴온하여 VDDPX와 VSSX 사이의 전류 경로를 생성한다. NMOS FET(M₈₇)의 턴온은 또한 NMOS FET(M₈₆)가 턴온되게 한다. 따라서, 다이오드-연결된 NMOS FET(M₈₅)는 제1 풀-업 프리드라이버(800)의 출력과 하부 전압 레일 VSSX 사이에 커플링되고, 이에 의해 제어 신호(V_{PCTL_HV})를 약 0.4V의 부스팅된 전압 레벨에서 생성한다(예컨대, 다이오드-연결된 NMOS FET(M₈₅)에 걸친 전압 강하). 상단의 NMOS FET(M₈₄)는 VDDPX와 VSSX 사이의 전류를 제한하도록 구성된다.

도 9는 개시내용의 다른 양태에 따른 예시적인 제2 풀-업 프리드라이버(900)의 개략도를 예시한다. 제2 풀-업 프리드라이버(900)는 출력 드라이버(350)의 PMOS FET(M₂₂)에 대한 제어 신호(V_{PCTL_LV})를 생성하는 정상 상태 및 천이 프리드라이버들(330 및 340)의 부분일 수 있다. 제2 풀-업 프리드라이버(900)는 제2 정상 상태 풀-업 프리드라이버(910) 및 제2 풀-업 천이 프리드라이버(930)를 포함한다.

제2 정상 상태 풀-업 프리드라이버(910)는 바이어스 전압 VDDIX(예컨대, 0.9V)를 수신하도록 구성된 소스, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 수신하도록 구성된 게이트, 및 출력 드라이버(350)의 PMOS FET(M₂₂)에 대한 제어 신호(V_{PCTL_LV})를 생성하기 위해 제2 풀-업 프리드라이버(900)의 출력으로서 기능하는 드레인(제2 풀-업 프리드라이버(900)의 출력이 PMOS FET(M₂₂)의 게이트에 커플링됨)을 포함하는 PMOS FET(M₉₁)를 포함한다.

제2 풀-업 천이 프리드라이버(930)는 상부 전압 레일 VDDPX와 제2 풀-업 프리드라이버(900)의 출력 사이에 커플링되는 NMOS FET(M₉₂)를 포함한다. 제2 풀-업 천이 프리드라이버(930)는 제2 풀-업 프리드라이버(900)의 출력과 하부 전압 레일 VSSX 사이에 NMOS FET(M₉₄)와 직렬로 커플링된 다이오드-연결된 NMOS FET(M₉₃)를 더 포함한다. NMOS FET(M₉₂)는 바이어스 전압 VSSIX(예컨대, 0.9V)를 수신하도록 구성된 게이트를 포함한다. NMOS FET(M₉₃)는 그의 드레인과 게이트가 함께 커플링되어 있기 때문에 다이오드-연결되어 있다. NMOS FET(M₉₄)는 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})를 수신하도록 구성된 게이트를 포함한다.

도 3b를 더 참조하면, 제2 풀-업 프리드라이버(900)의 동작은 다음과 같다: 출력 신호(V_OUT)가 정상 상태 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있거나, 정상 상태 로우 논리 상태 VSSX(예컨대, 0V)에 있거나, 또는 하이로부터 로우로 천이되고 있는 경우, 제어 신호(V_{PCTL_LV})는 비-부스팅된 상태(예컨대, 0.9V)에 있다. 출력 신호(V_OUT)가 상술한 상태들에 있을 때 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 디어서트된 로우 논리 상태 VSSX(예컨대, 0V)에 있다. 이와 같이, PMOS FET(M₉₁)는 턴온되어 그의 소스 전압 VDDIX(예컨대, 0.9V)를 제어 신호(V_{PCTL_LV})로서 출력한다. 이러한 상태들 동안, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})의 로우 논리 상태 VSSX(예컨대, 0V)가 NMOS FET(M₉₄)를 턴오프된 상태로 유지하기 때문에 제2 풀-업 천이 프리드라이버(930)는 디스에이블된다.

제어 신호(V_{PCTL_LV})는 출력 신호(V_OUT)가 로우 논리 상태 VSSX(예컨대, 0V)로부터 하이 논리 상태 VDDPX(예컨대, 1.8V)로 천이할 때 부스팅된 상태(예컨대, ~0.4V)에 있다. 출력 신호(V_OUT)가 하이 논리 상태 VDDPX(예컨대, 1.8V)로 천이할 때, 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 어서트된 하이 논리 상태 VDDIX(예컨대, 0.9V)에 있다. 이와 같이, PMOS FET(M₉₁)가 턴오프되어 제2 정상 상태 풀-업 프리드라이버(910)를 디스에이블한다. 어서트된 하이 논리 상태 VDDIX(예컨대, 0.9V)에 있는 풀-업 게이트 부스팅 인에이블 신호(V_{TR_LV})는 NMOS FET(M₉₄)를 턴온하여 VDDPX와 VSSX 사이의 전류 경로를 생성한다. 따라서, 다이오드-연결된 NMOS FET(M₉₃)는 제2 풀-업 프리드라이버(900)의 출력과 하부 전압 레일 VSSX 사이에 커플링되고, 이에 의해 제어 신호(V_{PCTL_LV})를 ~0.4V의 부스팅된 전압 레벨에서 생성한다(예컨대, 다이오드-연결된 NMOS FET(M₉₃)에 걸친 전압 강하). 상단의 NMOS FET(M₉₂)는 VDDPX와 VSSX 사이의 전류를 제한하도록 구성된다.

도 10은 개시내용의 다른 양태에 따른 예시적인 제1 풀-다운 프리드라이버(1000)의 개략도를 예시한다. 제1 풀-다운 프리드라이버(1000)는 출력 드라이버(350)의 NMOS FET(M₂₄)에 대한 제어 신호(V_{NCTL_LV})를 생성하는 정상 상태 및 천이 프리드라이버들(330 및 340)의 부분일 수 있다. 제1 풀-다운 프리드라이버(1000)는 제1 정상 상태 풀-다운 프리드라이버(1010) 및 제1 풀-다운 천이 프리드라이버(1030)를 포함한다.

제1 정상 상태 풀-다운 프리드라이버(1010)는 LV 전압 도메인과 연관된 상부 전압 레일 VDDIX 및 하부 전압 레일 VSSX 사이의 인버터(1020)와 직렬로 커플링된 NMOS FET(M₁₀₁)를 포함한다. NMOS FET(M₁₀₁)는 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 수신하도록 구성된 게이트를 포함한다. 인버터(1020)는 PMOS FET(M₁₀₂) 및 NMOS FET(M₁₀₃)를 차례로 포함한다. PMOS FET(M₁₀₂) 및 NMOS FET(M₁₀₃)는 함께 커플링되어 인버터(1020)의 입력을 형성하는 게이트들을 포함한다. 인버터(1020)의 입력은 LV 전압 도메인에서 입력 신호(V_{IN_LV})를 수신하도록 구성된다. PMOS FET(M₁₀₂) 및 NMOS FET(M₁₀₃)는 드레인들을 포함하고, 그 드레인들은 함께 커플링되어, 제1 풀-다운 프리드라이버(1000)의 출력으로서도 기능하고 NMOS FET(M₂₄)의 게이트에 커플링되는 인버터(1020)의 출력을 형성한다. 정상 상태 하이 및 로우, 및 출력 신호(V_OUT)의 상승 천이 동안, 인버터(1020)는 출력 드라이버(350)의 NMOS FET(M₂₄)에 대한 제어 신호(V_{NCTL_LV})를 생성하도록 구성된다.

제1 풀-다운 천이 프리드라이버(1030)는 상부 전압 레일 VDDPX와 제1 풀-다운 프리드라이버(1000)의 출력 사이에 직렬로 커플링된 제1 PMOS FET(M₁₀₄), 제2 PMOS FET(M₁₀₅), 및 다이오드-연결된 PMOS FET(M₁₀₆)를 포함한다. 제1 풀-다운 천이 프리드라이버(1030)는 제1 풀-다운 프리드라이버(1000)의 출력과 하부 전압 레일 VSSX 사이에 커플링된 제3 PMOS FET(M₁₀₇)를 더 포함한다. PMOS FET(M₁₀₄)는 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 수신하도록 구성된 게이트를 포함한다. PMOS FET(M₁₀₅)는 바이어스 전압 VSSIX(예컨대, 0.9V)를 수신하도록 구성된 게이트를 포함한다. PMOS FET(M₁₀₆)는 그의 드레인과 게이트가 함께 커플링되어 있기 때문에 다이오드-연결되어 있다. PMOS FET(M₁₀₇)는 바이어스 전압 VDDIX(예컨대, 0.9V)을 수신하도록 구성된 게이트를 포함한다.

도 3b를 더 참조하면, 제1 풀-다운 프리드라이버(1000)의 동작은 다음과 같다: 출력 신호(V_OUT)가 정상 상태 로우 논리 상태 VSSX(예컨대, 0V)에 있을 때, 제어 신호(V_{NCTL_LV})는 하이 논리 상태 VDDIX(예컨대, 0.9V)에 있다. 출력 신호(V_OUT)가 정상 상태 로우 논리 상태 VSSX(예컨대, 0V)에 있을 때, 입력 신호(V_{IN_LV})는 로우 논리 상태 VSSX(예컨대, 0V)에 있고, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있다. 이와 같이, NMOS FET(M₁₀₁)가 턴온되어 인버터(1020)를 인에이블하고, 인버터(1020)는 입력 신호(V_{IN_LV})의 로우 논리 상태 VSSX(예컨대, 0V)를 반전시켜 하이 논리 상태 VDDIX(예컨대, 0.9V)에서 제어 신호(V_{NCTL_LV})를 생성한다. 이러한 정상 상태 동안, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})의 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)가 PMOS FET(M₁₀₄)를 턴오프된 상태로 유지하기 때문에 제1 풀-다운 천이 프리드라이버(1030)는 디스에이블된다.

출력 신호(V_OUT)가 정상 상태 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있을 때, 제어 신호(V_{NCTL_LV})는 로우 논리 상태 VSSX(예컨대, 0V)에 있다. 출력 신호(V_OUT)가 정상 상태 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있을 때, 입력 신호(V_{IN_LV})는 하이 논리 상태 VDDIX(예컨대, 0.9V)에 있고, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있다. 이와 같이, NMOS FET(M₁₀₁)가 턴온되어 인버터(1020)를 인에이블하고, 인버터(1020)는 입력 신호(V_{IN_LV})의 하이 논리 상태 VDDIX(예컨대, 0.9V)를 반전시켜 로우 논리 상태 VSSX(예컨대, 0V)에서 제어 신호(V_{NCTL_LV})를 생성한다. 마찬가지로, 이러한 정상 상태 동안, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})의 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)가 PMOS FET(M₁₀₄)를 턴오프된 상태로 유지하기 때문에 제1 풀-다운 천이 프리드라이버(1030)는 디스에이블된다.

제어 신호(V_{NCTL_LV})는, 출력 신호(V_OUT)가 로우 논리 상태 VSSX(예컨대, 0V)로부터 하이 논리 상태 VDDPX(예컨대, 1.8V)로 천이할 때 로우 논리 상태 VSSX(예컨대, 0V)에 있다. 출력 신호(V_OUT)가 하이 논리 상태 VDDPX(예컨대, 1.8V)로 천이할 때, 입력 신호(V_{IN_LV})는 하이 논리 상태 VDDIX(예컨대, 0.9V)에 있고, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있다. 이와 같이, NMOS FET(M₁₀₁)가 턴온되어 인버터(1020)를 인에이블하고, 인버터(1020)는 입력 신호(V_{IN_LV})의 하이 논리 상태 VDDIX(예컨대, 0.9V)를 반전시켜 로우 논리 상태 VSSX(예컨대, 0V)에서 제어 신호(V_{NCTL_LV})를 생성한다. 이러한 로우로부터 하이로의 천이 구간 동안, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})의 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)가 NMOS FET(M₁₀₄)를 턴오프된 상태로 유지하기 때문에 제1 풀-다운 천이 프리드라이버(1030)는 디스에이블된다.

제어 신호(V_{NCTL_LV})는 출력 신호(V_OUT)가 하이 논리 상태 VDDPX(예컨대, 1.8V)로부터 로우 논리 상태 VSSX(예컨대, 0V)로 천이할 때 부스팅된 상태(예컨대, ~1.4V)에 있다. 출력 신호(V_OUT)가 로우 논리 상태 VSSX(예컨대, 0V)로 천이할 때, 입력 신호(V_{IN_LV})는 로우 논리 상태 VSSX(예컨대, 0V)에 있고, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 어서트된 로우 논리 상태 VSSIX(예컨대, 0.9V)에 있다. 이와 같이, NMOS FET(M₁₀₁)는 턴오프되어 제1 정상 상태 풀-다운 프리드라이버(1010)를 디스에이블한다. 어서트된 로우 논리 상태 VSSIX(예컨대, 0.9V)에 있는 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 PMOS FET(M₁₀₄)를 턴온하여 VDDPX와 VSSX 사이의 전류 경로를 생성한다. PMOS FET(M₁₀₄)의 턴온은 또한 PMOS FET(M₁₀₅)가 턴온되게 한다. 따라서 다이오드-연결된 PMOS FET(M₁₀₆)는 상부 전압 레일 VDDPX와 제1 풀-다운 프리드라이버(1000)의 출력 사이에 커플링되고, 이에 의해 제어 신호(V_{NCTL_LV})를 약 ~1.4V의 부스팅된 전압 레벨에서 생성한다(예컨대, VDDPX 미만의 다이오드 전압 강하(예컨대, 1.8V)). 하단의 PMOS FET(M₁₀₇)는 VDDPX와 VSSX 사이의 전류를 제한하도록 구성된다.

도 11은 개시내용의 다른 양태에 따른 예시적인 제2 풀-다운 프리드라이버(1100)의 개략도를 예시한다. 제2 풀-다운 프리드라이버(1100)는 출력 드라이버(350)의 NMOS FET(M₂₃)에 대한 제어 신호(V_{NCTL_HV})를 생성하는 정상 상태 및 천이 프리드라이버들(330 및 340)의 부분일 수 있다. 제2 풀-다운 프리드라이버(1100)는 제2 정상 상태 풀-다운 프리드라이버(1110) 및 제2 풀-다운 천이 프리드라이버(1130)를 포함한다.

제2 정상 상태 풀-다운 프리드라이버(1110)는 바이어스 전압 VSSIX(예컨대, 0.9V)를 수신하도록 구성된 드레인, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 수신하도록 구성된 게이트, 및 출력 드라이버(350)의 NMOS FET(M₂₃)에 대한 제어 신호(V_{NCTL_HV})를 생성하기 위한 제2 풀-다운 프리드라이버(1100)의 출력으로서 기능하는 드레인(제2 풀-다운 프리드라이버(1100)의 출력이 NMOS FET(M₂₃)의 게이트에 커플링됨)을 포함하는 NMOS FET(M₁₂₁)를 포함한다.

제2 풀-다운 천이 프리드라이버(1130)는 상부 전압 레일 VDDPX와 제2 풀-다운 프리드라이버(1100)의 출력 사이에 다이오드-연결된 PMOS FET(M₁₂₃)와 직렬로 커플링된 PMOS FET(M₁₂₂)를 포함한다. 제2 풀-다운 천이 프리드라이버(1130)는 제2 풀-다운 프리드라이버(1100)의 출력과 하부 전압 레일 VSSX 사이에 커플링된 PMOS FET(M₁₂₄)를 더 포함한다. PMOS FET(M₁₂₂)는 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})를 수신하도록 구성된 게이트를 포함한다. PMOS FET(M₁₂₃)는 그의 드레인과 게이트가 함께 커플링되어 있기 때문에 다이오드-연결되어 있다. PMOS FET(M₁₂₄)는 LV 전압 도메인의 하이 논리 전압 VDDIX(예컨대, 0.9V)를 수신하도록 구성된 게이트를 포함한다.

도 3b를 더 참조하면, 제2 풀-다운 프리드라이버(1100)의 동작은 다음과 같다: 출력 신호(V_OUT)가 하이 및 로우 정상 상태들 VDDPX(예컨대, 1.8V) 및 VSSX(예컨대, 0V)에 있거나 로우로부터 하이로 천이되고 있는 경우, 제어 신호(V_{NCTL_HV})는 비-부스팅된 상태(예컨대, 0.9V)에 있다. 출력 신호(V_OUT)가 상술한 상태들에 있을 때 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)에 있다. 이와 같이, NMOS FET(M₁₂₁)는 턴온되어 그의 드레인 전압 VSSIX(예컨대, 0.9V)를 제어 신호(V_{NCTL_HV})로서 출력한다. 이러한 상태들 동안, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})의 디어서트된 하이 논리 상태 VDDPX(예컨대, 1.8V)가 PMOS FET(M₁₂₂)를 턴오프된 상태로 유지하기 때문에 제2 풀-다운 천이 프리드라이버(1130)는 디스에이블된다.

제어 신호(V_{NCTL_HV})는 출력 신호(V_OUT)가 하이 논리 상태 VDDPX(예컨대, 1.8V)로부터 로우 논리 상태 VSSX(예컨대, 0V)로 천이할 때 부스팅된 상태(예컨대, ~1.4V)에 있다. 출력 신호(V_OUT)가 로우 논리 상태 VSSX(예컨대, 0V)로 천이할 때, 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 어서트된 로우 논리 상태 VSSIX(예컨대, 0.9V)에 있다. 이와 같이, NMOS FET(M₁₂₁)는 턴오프되어 제2 정상 상태 풀-다운 프리드라이버(1110)를 디스에이블한다. 어서트된 로우 논리 상태 VSSIX(예컨대, 0.9V)에 있는 풀-다운 게이트 부스팅 인에이블 신호(V_{TF_HV})는 PMOS FET(M₁₂₂)를 턴온하여 VDDPX와 VSSX 사이의 전류 경로를 생성한다. 따라서 다이오드-연결된 PMOS FET(M₁₂₃)는 상부 전압 레일 VDDPX와 제2 풀-다운 프리드라이버(1100)의 출력 사이에 커플링되고, 이에 의해 제어 신호(V_{NCTL_HV})를 ~1.4V의 부스팅된 전압 레벨에서 생성한다(예컨대, VDDPX 미만의 다이오드 전압 강하). 하단의 PMOS FET(M₁₂₄)는 VDDPX와 VSSX 사이의 전류를 제한하도록 구성된다.

도 12는 본 개시내용의 다른 양태에 따른, 출력 신호를 생성하기 위해 입력 신호를 전압 레벨 시프팅하는 예시적인 방법(1200)의 흐름도를 예시한다. 방법은, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하는 단계를 포함한다(블록(1210)). 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하기 위한 수단의 예들은 본 명세서에 기술된 풀-업 정상 상태 또는 천이 프리드라이버들 중 임의의 것을 포함한다.

방법(1200)은, 제1 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하는 단계를 더 포함하며, 제1 및 제2 제어 신호들은 출력에서의 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압들에 있고, 제1 및 제2 제어 신호들은 출력 신호가 로우 논리 상태에 있을 때 로우 논리 전압에 있고, 제1 및 제2 제어 신호들은 출력 신호가 로우 논리 상태로부터 하이 논리 상태로 천이할 때 각각 제1 세트의 부스팅된 전압들에 있다(블록(1220)). 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하기 위한 수단의 예들은 본 명세서에 기술된 풀-업 정상 상태 또는 천이 프리드라이버들 중 임의의 것을 포함한다.

방법(1200)은 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제3 제어 신호를 인가하는 단계를 추가로 포함한다(블록(1230)). 제3 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제1 제어 신호를 인가하기 위한 수단의 예들은 본 명세서에 기술된 풀-다운 정상 상태 또는 천이 프리드라이버들 중 임의의 것을 포함한다.

또한, 방법(1200)은, 출력과 제2 전압 레일 사이에 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하는 단계를 포함하며, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태로부터 로우 논리 상태로 천이할 때 각각 제2 세트의 부스팅된 전압들에 있다(블록(1240)). 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하기 위한 수단의 예들은 본 명세서에 기술된 풀-다운 정상 상태 또는 천이 프리드라이버들 중 임의의 것을 포함한다.

도 13은 개시내용의 다른 양태에 따른 예시적인 무선 통신 디바이스(1300)의 블록도를 예시한다. 무선 통신 디바이스(1300)는 적어도 하나의 안테나(1360)(예컨대, 적어도 하나의 안테나 어레이), 적어도 하나의 안테나(1360)에 커플링된 송수신기(1350), 및 송수신기에 커플링된 집적 회로(IC) 또는 시스템 온 칩(SOC)(1310)을 포함한다. IC 또는 SOC(1310)는 차례로, 하나 이상의 신호 처리 코어들(1320) 및 하나 이상의 입출력(I/O) 회로들(1330)을 포함한다. 하나 이상의 I/O 회로(1330)는 본 명세서에 기술된 I/O 회로들 중 임의의 것에 따라 구현될 수 있다.

신호 송신 애플리케이션에 따라, 하나 이상의 신호 프로세싱 코어들(1320)은 제1 전압 도메인(예컨대, CX 전압 도메인) 내의 송신 기저대역(BB) 신호를 프로세싱하도록 구성될 수 있다. 하나 이상의 I/O 회로들(1330)은 송신 기저대역(BB) 신호를 제2 전압 도메인(예컨대, PX 전압 도메인)으로 상향 전압 레벨 시프팅하도록 구성될 수 있다. 제2 전압 도메인 내의 송신 기저대역(BB) 신호는 송수신기(1350)에 제공되며, 송수신기(1350)는 송신 기저대역(BB) 신호에 기초하여 송신 라디오 주파수(RF) 신호를 생성하도록 구성된다. 송신 RF 신호는 하나 이상의 원격 무선 디바이스들로의 무선 송신을 위해 적어도 하나의 안테나(1360)에 제공된다.

본 명세서에 기술된 인버터들 및 논리 게이트들(예컨대, AND, NAND 등)은 트랜지스터들의 상이한 구성들 및/또는 논리 게이트들의 상이한 조합으로 구현될 수 있음이 이해되어야 한다. 예를 들어, 인버터는 NAND 게이트를 사용하여 구현될 수 있다.

아래에서는 본 개시내용의 양태의 개요가 제공된다:

양태 1: 장치로서, 출력 드라이버로서, 상기 출력 드라이버는, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET); 제1 전압 레일과 출력 사이에 상기 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET); 및 출력과 제2 전압 레일 사이에서 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET를 포함하는, 상기 출력 드라이버; 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제1 프리(pre)드라이버; 및 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제2 프리드라이버를 포함하는, 장치.

양태 2: 양태 1에 있어서, 제1 프리드라이버는 제1 PMOS FET의 게이트에 커플링된 풀-업 프리드라이버를 포함하는, 장치.

양태 3: 양태 2에 있어서, 풀-업 프리드라이버는, 입력 신호를 수신하도록 구성된 입력, 및 제1 PMOS FET의 게이트에 커플링된 출력을 포함하는 인버터; 및 제1 전압 레일과 제3 전압 레일 사이에 인버터와 직렬로 커플링된 제3 PMOS FET를 포함하며, 제3 PMOS FET는 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성되는, 장치.

양태 4: 양태 1 내지 양태 3 중 어느 하나에 있어서, 제2 프리드라이버는 제1 PMOS FET의 게이트에 커플링된 풀-업 프리드라이버를 포함하는, 장치.

양태 5: 양태 4에 있어서, 풀-업 프리드라이버는, 제1 전압 레일과 제1 PMOS FET의 게이트 사이에 커플링된 제3 NMOS FET로서, 상기 제3 NMOS FET는 제1 바이어스 전압을 수신하도록 구성된 게이트를 포함하는, 상기 제3 NMOS FET; 다이오드-연결된 NMOS FET; 제2 바이어스 전압을 수신하도록 구성된 게이트를 포함하는 제4 NMOS FET; 및 제1 PMOS FET의 게이트와 제2 전압 레일 사이에 다이오드-연결된 NMOS FET 및 제4 NMOS FET와 직렬로 커플링된 제5 NMOS FET를 포함하며, 제5 NMOS FET는 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는, 장치.

양태 6: 양태 1 내지 양태 5 중 어느 하나에 있어서, 제1 프리드라이버는 제2 PMOS FET의 게이트에 커플링된 풀-업 프리드라이버를 포함하는, 장치.

양태 7: 양태 6에 있어서, 풀-업 프리드라이버는 바이어스 전압을 수신하도록 구성된 소스, 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트, 및 제2 PMOS FET의 게이트에 커플링된 드레인을 포함하는 제3 PMOS FET를 포함하는, 장치.

양태 8: 양태 1 내지 양태 7 중 어느 하나에 있어서, 제2 프리드라이버는 제2 PMOS FET의 게이트에 커플링된 풀-업 프리드라이버를 포함하는, 장치.

양태 9: 양태 8에 있어서, 풀-업 프리드라이버는, 제1 전압 레일과 제2 PMOS FET의 게이트 사이에 커플링된 제3 NMOS FET로서, 상기 제3 NMOS FET는 바이어스 전압을 수신하도록 구성된 게이트를 포함하는, 상기 제3 NMOS FET; 다이오드-연결된 NMOS FET; 및 제2 PMOS FET의 게이트와 제2 전압 레일 사이에 다이오드-연결된 NMOS FET와 직렬로 커플링된 제4 NMOS FET를 포함하며, 제4 NMOS FET는 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는, 장치.

양태 10: 양태 1 내지 양태 9 중 어느 하나에 있어서, 제1 프리드라이버는 제2 NMOS FET의 게이트에 커플링된 풀-다운 프리드라이버를 포함하는, 장치.

양태 11: 양태 10에 있어서, 풀-다운 프리드라이버는, 풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는 제3 NMOS FET; 및 제3 전압 레일과 제2 전압 레일 사이에 제3 NMOS FET와 직렬로 커플링된 인버터를 포함하며, 인버터는 입력 신호를 수신하도록 구성된 입력, 및 제2 NMOS FET의 게이트에 커플링된 출력을 포함하는, 장치.

양태 12: 양태 1 내지 양태 11 중 어느 하나에 있어서, 제2 프리드라이버는 제2 NMOS FET의 게이트에 커플링된 풀-다운 프리드라이버를 포함하는, 장치.

양태 13: 양태 12에 있어서, 풀-다운 프리드라이버는, 풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는 제3 PMOS FET; 제1 바이어스 전압을 수신하도록 구성된 게이트를 포함하는 제4 PMOS FET; 제1 전압 레일과 제2 NMOS FET의 게이트 사이에 직렬로 커플링된 다이오드-연결된 PMOS FET; 및 제2 바이어스 전압을 수신하도록 구성된 게이트를 포함하는 제4 PMOS FET를 포함하는, 장치.

양태 14: 양태 1 내지 양태 13 중 어느 하나에 있어서, 제1 프리드라이버는 제1 NMOS FET의 게이트에 커플링된 풀-다운 프리드라이버를 포함하는, 장치.

양태 15: 양태 14에 있어서, 풀-다운 프리드라이버는 바이어스 전압을 수신하도록 구성된 드레인, 풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트, 및 제1 NMOS FET의 게이트에 커플링된 드레인을 포함하는 제3 NMOS FET를 포함하는, 장치.

양태 16: 양태 1 내지 양태 15 중 어느 하나에 있어서, 제2 프리드라이버는 제1 NMOS FET의 게이트에 커플링된 풀-다운 프리드라이버를 포함하는, 장치.

양태 17: 양태 16에 있어서, 풀-다운 프리드라이버는, 풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는 제3 PMOS FET; 제1 전압 레일과 제1 NMOS FET의 게이트 사이에 제3 PMOS FET와 직렬로 커플링된 다이오드-연결된 PMOS FET; 및 제1 NMOS FET의 게이트와 제2 전압 레일 사이에 커플링된 제4 PMOS FET를 포함하며, 제4 PMOS FET는 바이어스 전압을 수신하도록 구성된 게이트를 포함하는, 장치.

양태 18: 양태 1 내지 양태 17 중 어느 한 양태에 있어서, 제1 프리드라이버 및 제2 프리드라이버에 커플링되는 게이트 부스트 제어 회로를 더 포함하는, 장치.

양태 19: 양태 18에 있어서, 게이트 부스트 제어 회로는 풀-업 게이트 부스트 제어 회로를 포함하는, 장치.

양태 20: 양태 19에 있어서, 풀-업 게이트 부스트 제어 회로는, 제1 전압 도메인에서 입력 신호 및 제2 전압 도메인에서 상보적 입력 신호를 각각 수신하도록 구성된 제1 및 제2 입력들, 및 제2 전압 도메인에서 풀-업 게이트 부스팅 개시 신호를 생성하도록 구성된 제1 출력을 포함하는 제1 멀티-도메인 논리 회로; 제1 전압 도메인에서 상보적 출력 신호 및 제2 전압 도메인에서 출력 신호를 각각 수신하도록 구성된 제3 및 제4 입력들, 및 제2 전압 도메인에서 풀-업 게이트 부스팅 종료 신호를 생성하도록 구성된 제2 출력을 포함하는 제2 멀티-도메인 논리 회로; 및 풀-업 게이트 부스팅 개시 신호 및 풀-업 게이트 종료 신호를 각각 수신하도록 구성된 제5 및 제6 입력들, 및 제2 전압 도메인에서 풀-업 게이트 부스팅 인에이블 신호를 생성하도록 구성된 제3 출력을 포함하는 논리 게이트를 포함하며, 제3 출력은 제1 프리드라이버 및 제2 프리드라이버에 커플링되는, 장치.

양태 21: 양태 20에 있어서, 제1 멀티-도메인 논리 회로는, 입력 신호를 수신하도록 구성된 게이트를 포함하는 제3 NMOS FET; 및 제3 전압 레일과 제2 전압 레일 사이에 제3 NMOS FET와 직렬로 커플링된 인버터를 포함하며, 인버터는 상보적 입력 신호를 수신하도록 구성된 입력, 및 풀-업 게이트 부스팅 개시 신호를 생성하도록 구성된 출력을 포함하는, 장치.

양태 22: 양태 20 또는 양태 21에 있어서, 제2 멀티-도메인 논리 회로는, 상보적 출력 신호를 수신하도록 구성된 게이트를 포함하는 제3 NMOS FET; 및 제3 전압 레일과 제2 전압 레일 사이에 제3 NMOS FET와 직렬로 커플링된 인버터를 포함하며, 인버터는 입력 신호를 수신하도록 구성된 입력, 및 풀-업 게이트 부스팅 종료 신호를 생성하도록 구성된 출력을 포함하는, 장치.

양태 23: 양태 18 내지 양태 22 중 어느 하나에 있어서, 게이트 부스트 제어 회로는 풀-다운 게이트 부스트 제어 회로를 포함하는, 장치.

양태 24: 양태 23에 있어서, 풀-다운 게이트 부스트 제어 회로는, 제1 전압 도메인에서 입력 신호 및 제2 전압 도메인에서 상보적 입력 신호를 각각 수신하도록 구성된 제1 및 제2 입력들, 및 제1 전압 도메인에서 풀-다운 게이트 부스팅 개시 신호를 생성하도록 구성된 제1 출력을 포함하는 제1 멀티-도메인 논리 회로; 제1 전압 도메인에서 상보적 출력 신호 및 제2 전압 도메인에서 출력 신호를 각각 수신하도록 구성된 제3 및 제4 입력들, 및 제1 전압 도메인에서 풀-다운 게이트 부스팅 종료 신호를 생성하도록 구성된 제2 출력을 포함하는 제2 멀티-도메인 논리 회로; 및 풀-다운 게이트 부스팅 개시 신호 및 풀-다운 게이트 종료 신호를 각각 수신하도록 구성된 제5 및 제6 입력들, 및 제1 전압 도메인에서 풀-다운 게이트 부스팅 인에이블 신호를 생성하도록 구성된 제3 출력을 포함하는 논리 게이트를 포함하며, 제3 출력은 제1 프리드라이버 및 제2 프리드라이버에 커플링되는, 장치.

양태 25: 양태 24에 있어서, 제1 멀티-도메인 논리 회로는, 입력 신호를 수신하도록 구성된 입력 및 풀-다운 게이트 부스팅 개시 신호를 생성하도록 구성된 출력을 포함하는 인버터; 및 제1 전압 레일과 제3 전압 레일 사이에 인버터와 직렬로 커플링된 제3 PMOS FET를 포함하며, 제3 PMOS FET는 상보적 입력 신호를 수신하도록 구성된 게이트를 포함하는, 장치.

양태 26: 양태 24 또는 양태 25에 있어서, 제2 멀티-도메인 논리 회로는, 상보적 출력 신호를 수신하도록 구성된 입력 및 풀-다운 게이트 부스팅 종료 신호를 생성하도록 구성된 출력을 포함하는 인버터; 및 제1 전압 레일과 제3 전압 레일 사이에 인버터와 직렬로 커플링된 제3 PMOS FET를 포함하며, 제3 PMOS FET는 출력 신호를 수신하도록 구성된 게이트를 포함하는, 장치.

양상 27: 방법으로서, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하는 단계; 제1 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하는 단계로서, 제1 및 제2 제어 신호들은 출력에서의 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압들에 있고, 제1 및 제2 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제1 및 제2 제어 신호들은 출력 신호가 로우 논리 상태로부터 하이 논리 상태로 천이할 때 각각 제1 세트의 부스팅된 전압들에 있는, 상기 제2 제어 신호를 인가하는 단계; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제3 제어 신호를 인가하는 단계; 및 출력과 제2 전압 레일 사이에서 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하는 단계를 포함하며, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태로부터 로우 논리 상태로 천이할 때 각각 제2 세트의 부스팅된 전압들에 있는, 방법.

양태 28: 양태 27에 있어서, 입력 신호에 기초하여 부스팅된 전압들의 제1 및 제2 세트들을 개시하는 단계; 및 출력 신호에 기초하여 부스팅된 전압들의 제1 및 제2 세트들을 종료하는 단계를 더 포함하는, 방법.

양태 29: 장치로서, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하기 위한 수단; 제1 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하기 위한 수단으로서, 제1 및 제2 제어 신호들은 출력에서의 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압들에 있고, 제1 및 제2 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제1 및 제2 제어 신호들은 출력 신호가 로우 논리 상태로부터 하이 논리 상태로 천이할 때 각각 제1 세트의 부스팅된 전압들에 있는, 상기 제2 제어 신호를 인가하기 위한 수단; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제3 제어 신호를 인가하기 위한 수단; 및 출력과 제2 전압 레일 사이에서 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하기 위한 수단을 포함하며, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압에 있고, 제3 및 제4 제어 신호들은 출력 신호가 하이 논리 상태로부터 로우 논리 상태로 천이할 때 각각 제2 세트의 부스팅된 전압들에 있는, 장치.

양태 30: 무선 통신 디바이스로서, 적어도 하나의 안테나; 적어도 하나의 안테나에 커플링된 송수신기; 및 하나 이상의 입출력(I/O) 회로들을 포함하는 집적 회로(IC)를 포함하며, 하나 이상의 I/O 회로들 중 적어도 하나는 출력 드라이버로서, 상기 출력 드라이버는, 제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET); 상부 전압 레일과 출력 사이에 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET; 제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET); 및 출력과 하부 전압 레일 사이에서 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET를 포함하는, 상기 출력 드라이버; 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제1 프리드라이버; 및 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제2 프리드라이버를 포함하는, 무선 통신 디바이스.

개시내용의 이전 설명은 임의의 당업자가 개시내용을 사용하거나 또는 실시할 수 있도록 제공된다. 본 개시내용에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본원에서 정의된 일반적인 원리들은 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에서 설명된 예들로 제한되도록 의도되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims

장치로서,
출력 드라이버로서, 상기 출력 드라이버는,
제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET);
제1 전압 레일과 출력 사이에 상기 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET;
제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET); 및
상기 출력과 제2 전압 레일 사이에 상기 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET를 포함하는, 상기 출력 드라이버;
상기 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제1 프리드라이버(predriver); 및
상기 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 상기 게이트들에 커플링된 제2 프리드라이버를 포함하는, 장치.
제1항에 있어서, 상기 제1 프리드라이버는 상기 제1 PMOS FET의 상기 게이트에 커플링된 풀-업(pull-up) 프리드라이버를 포함하는, 장치.
제2항에 있어서, 상기 풀-업 프리드라이버는,
입력 신호를 수신하도록 구성된 입력, 및 상기 제1 PMOS FET의 상기 게이트에 커플링된 출력을 포함하는 인버터; 및
상기 제1 전압 레일과 제3 전압 레일 사이에 상기 인버터와 직렬로 커플링된 제3 PMOS FET를 포함하며, 상기 제3 PMOS FET는 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성되는, 장치.
제1항에 있어서, 상기 제2 프리드라이버는 상기 제1 PMOS FET의 상기 게이트에 커플링된 풀-업 프리드라이버를 포함하는, 장치.
제4항에 있어서, 상기 풀-업 프리드라이버는,
상기 제1 전압 레일과 상기 제1 PMOS FET의 상기 게이트 사이에 커플링된 제3 NMOS FET로서, 상기 제3 NMOS FET는 제1 바이어스 전압을 수신하도록 구성된 게이트를 포함하는, 상기 제3 NMOS FET;
다이오드-연결된 NMOS FET;
제2 바이어스 전압을 수신하도록 구성된 게이트를 포함하는 제4 NMOS FET; 및
상기 제1 PMOS FET의 상기 게이트와 상기 제2 전압 레일 사이에 상기 다이오드-연결된 NMOS FET 및 상기 제4 NMOS FET와 직렬로 커플링된 제5 NMOS FET를 포함하며, 상기 제5 NMOS FET는 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는, 장치.
제1항에 있어서, 상기 제1 프리드라이버는 상기 제2 PMOS FET의 상기 게이트에 커플링된 풀-업 프리드라이버를 포함하는, 장치.
제6항에 있어서, 상기 풀-업 프리드라이버는 바이어스 전압을 수신하도록 구성된 소스, 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트, 및 상기 제2 PMOS FET의 상기 게이트에 커플링된 드레인을 포함하는 제3 PMOS FET를 포함하는, 장치.
제1항에 있어서, 상기 제2 프리드라이버는 상기 제2 PMOS FET의 상기 게이트에 커플링된 풀-업 프리드라이버를 포함하는, 장치.
제8항에 있어서, 상기 풀-업 프리드라이버는,
상기 제1 전압 레일과 상기 제2 PMOS FET의 상기 게이트 사이에 커플링된 제3 NMOS FET로서, 상기 제3 NMOS FET는 바이어스 전압을 수신하도록 구성된 게이트를 포함하는, 상기 제3 NMOS FET;
다이오드-연결된 NMOS FET; 및
상기 제2 PMOS FET의 상기 게이트와 상기 제2 전압 레일 사이에 상기 다이오드-연결된 NMOS FET와 직렬로 커플링된 제4 NMOS FET를 포함하며, 상기 제4 NMOS FET는 풀-업 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는, 장치.
제1항에 있어서, 상기 제1 프리드라이버는 상기 제2 NMOS FET의 상기 게이트에 커플링된 풀-다운(pull-down) 프리드라이버를 포함하는, 장치.
제10항에 있어서, 상기 풀-다운 프리드라이버는,
풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는 제3 NMOS FET; 및
제3 전압 레일과 상기 제2 전압 레일 사이에 상기 제3 NMOS FET와 직렬로 커플링된 인버터를 포함하며, 상기 인버터는 입력 신호를 수신하도록 구성된 입력, 및 상기 제2 NMOS FET의 상기 게이트에 커플링된 출력을 포함하는, 장치.
제1항에 있어서, 상기 제2 프리드라이버는 상기 제2 NMOS FET의 상기 게이트에 커플링된 풀-다운 프리드라이버를 포함하는, 장치.
제12항에 있어서, 상기 풀-다운 프리드라이버는,
풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는 제3 PMOS FET;
제1 바이어스 전압을 수신하도록 구성된 게이트를 포함하는 제4 PMOS FET;
상기 제1 전압 레일과 상기 제2 NMOS FET의 상기 게이트 사이에 직렬로 커플링된 다이오드-연결된 PMOS FET; 및
제2 바이어스 전압을 수신하도록 구성된 게이트를 포함하는 제4 PMOS FET를 포함하는, 장치.
제1항에 있어서, 상기 제1 프리드라이버는 상기 제1 NMOS FET의 상기 게이트에 커플링된 풀-다운 프리드라이버를 포함하는, 장치.
제14항에 있어서, 상기 풀-다운 프리드라이버는 바이어스 전압을 수신하도록 구성된 드레인, 풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트, 및 상기 제1 NMOS FET의 상기 게이트에 커플링된 드레인을 포함하는 제3 NMOS FET를 포함하는, 장치.
제1항에 있어서, 상기 제2 프리드라이버는 상기 제1 NMOS FET의 상기 게이트에 커플링된 풀-다운 프리드라이버를 포함하는, 장치.
제16항에 있어서, 상기 풀-다운 프리드라이버는, 풀-다운 게이트 부스팅 인에이블 신호를 수신하도록 구성된 게이트를 포함하는 제3 PMOS FET;
상기 제1 전압 레일과 상기 제1 NMOS FET의 상기 게이트 사이에 상기 제3 PMOS FET와 직렬로 커플링된 다이오드-연결된 PMOS FET; 및
상기 제1 NMOS FET의 상기 게이트와 상기 제2 전압 레일 사이에 커플링된 제4 PMOS FET를 포함하며, 상기 제4 PMOS FET는 바이어스 전압을 수신하도록 구성된 게이트를 포함하는, 장치.
제1항에 있어서, 상기 제1 프리드라이버 및 상기 제2 프리드라이버에 커플링된 게이트 부스트 제어 회로를 더 포함하는, 장치.
제18항에 있어서, 상기 게이트 부스트 제어 회로는 풀-업 게이트 부스트 제어 회로를 포함하는, 장치.
제19항에 있어서, 상기 풀-업 게이트 부스트 제어 회로는,
제1 전압 도메인에서 입력 신호 및 제2 전압 도메인에서 상보적 입력 신호를 각각 수신하도록 구성된 제1 및 제2 입력들, 및 상기 제2 전압 도메인에서 풀-업 게이트 부스팅 개시 신호를 생성하도록 구성된 제1 출력을 포함하는 제1 멀티-도메인 논리 회로;
상기 제1 전압 도메인에서 상보적 출력 신호 및 상기 제2 전압 도메인에서 출력 신호를 각각 수신하도록 구성된 제3 및 제4 입력들, 및 상기 제2 전압 도메인에서 풀-업 게이트 부스팅 종료 신호를 생성하도록 구성된 제2 출력을 포함하는 제2 멀티-도메인 논리 회로; 및
상기 풀-업 게이트 부스팅 개시 신호 및 상기 풀-업 게이트 종료 신호를 각각 수신하도록 구성된 제5 및 제6 입력들, 및 상기 제2 전압 도메인에서 풀-업 게이트 부스팅 인에이블 신호를 생성하도록 구성된 제3 출력을 포함하는 논리 게이트를 포함하며, 상기 제3 출력은 상기 제1 프리드라이버 및 상기 제2 프리드라이버에 커플링되는, 장치.
제20항에 있어서, 상기 제1 멀티-도메인 논리 회로는,
상기 입력 신호를 수신하도록 구성된 게이트를 포함하는 제3 NMOS FET; 및
제3 전압 레일과 상기 제2 전압 레일 사이에 상기 제3 NMOS FET와 직렬로 커플링된 인버터를 포함하며, 상기 인버터는 상기 상보적 입력 신호를 수신하도록 구성된 입력, 및 상기 풀-업 게이트 부스팅 개시 신호를 생성하도록 구성된 출력을 포함하는, 장치.
제20항에 있어서, 상기 제2 멀티-도메인 논리 회로는,
상기 상보적 출력 신호를 수신하도록 구성된 게이트를 포함하는 제3 NMOS FET; 및
제3 전압 레일과 상기 제2 전압 레일 사이에 상기 제3 NMOS FET와 직렬로 커플링된 인버터를 포함하며, 상기 인버터는 상기 입력 신호를 수신하도록 구성된 입력, 및 상기 풀-업 게이트 부스팅 종료 신호를 생성하도록 구성된 출력을 포함하는, 장치.
제18항에 있어서, 상기 게이트 부스트 제어 회로는 풀-다운 게이트 부스트 제어 회로를 포함하는, 장치.
제23항에 있어서, 상기 풀-다운 게이트 부스트 제어 회로는,
제1 전압 도메인에서 입력 신호 및 제2 전압 도메인에서 상보적 입력 신호를 각각 수신하도록 구성된 제1 및 제2 입력들, 및 상기 제1 전압 도메인에서 풀-다운 게이트 부스팅 개시 신호를 생성하도록 구성된 제1 출력을 포함하는 제1 멀티-도메인 논리 회로;
상기 제1 전압 도메인에서 상보적 출력 신호 및 상기 제2 전압 도메인에서 출력 신호를 각각 수신하도록 구성된 제3 및 제4 입력들, 및 상기 제1 전압 도메인에서 풀-다운 게이트 부스팅 종료 신호를 생성하도록 구성된 제2 출력을 포함하는 제2 멀티-도메인 논리 회로; 및
상기 풀-다운 게이트 부스팅 개시 신호 및 상기 풀-다운 게이트 종료 신호를 각각 수신하도록 구성된 제5 및 제6 입력들, 및 상기 제1 전압 도메인에서 풀-다운 게이트 부스팅 인에이블 신호를 생성하도록 구성된 제3 출력을 포함하는 논리 게이트를 포함하며, 상기 제3 출력은 상기 제1 프리드라이버 및 상기 제2 프리드라이버에 커플링되는, 장치.
제24항에 있어서, 상기 제1 멀티-도메인 논리 회로는,
상기 입력 신호를 수신하도록 구성된 입력 및 상기 풀-다운 게이트 부스팅 개시 신호를 생성하도록 구성된 출력을 포함하는 인버터; 및
상기 제1 전압 레일과 제3 전압 레일 사이에 상기 인버터와 직렬로 커플링된 제3 PMOS FET를 포함하며, 상기 제3 PMOS FET는 상기 상보적 입력 신호를 수신하도록 구성된 게이트를 포함하는, 장치.
제24항에 있어서, 상기 제2 멀티-도메인 논리 회로는,
상기 상보적 출력 신호를 수신하도록 구성된 입력 및 상기 풀-다운 게이트 부스팅 종료 신호를 생성하도록 구성된 출력을 포함하는 인버터; 및
상기 제1 전압 레일과 제3 전압 레일 사이에 상기 인버터와 직렬로 커플링된 제3 PMOS FET를 포함하며, 상기 제3 PMOS FET는 상기 출력 신호를 수신하도록 구성된 게이트를 포함하는, 장치.
방법으로서,
제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하는 단계;
제1 전압 레일과 출력 사이에 상기 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하는 단계로서, 상기 제1 및 제2 제어 신호들은 상기 출력에서의 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압들에 있고, 상기 제1 및 제2 제어 신호들은 상기 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 상기 제1 및 제2 제어 신호들은 상기 출력 신호가 상기 로우 논리 상태로부터 상기 하이 논리 상태로 천이할 때 각각 제1 세트의 부스팅된 전압들에 있는, 상기 제2 제어 신호를 인가하는 단계;
제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제3 제어 신호를 인가하는 단계; 및
상기 출력과 제2 전압 레일 사이에 상기 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하는 단계를 포함하며, 상기 제3 및 제4 제어 신호들은 상기 출력 신호가 상기 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 상기 제3 및 제4 제어 신호들은 상기 출력 신호가 상기 로우 논리 상태에 있을 때 하이 논리 전압에 있고, 상기 제3 및 제4 제어 신호들은 상기 출력 신호가 상기 하이 논리 상태로부터 상기 로우 논리 상태로 천이할 때 각각 제2 세트의 부스팅된 전압들에 있는, 방법.
제27항에 있어서,
입력 신호에 기초하여 상기 제1 및 제2 세트들의 부스팅된 전압들을 개시하는 단계; 및
상기 출력 신호에 기초하여 상기 제1 및 제2 세트들의 부스팅된 전압들을 종료하는 단계를 더 포함하는, 방법.
장치로서,
제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)의 게이트에 제1 제어 신호를 인가하기 위한 수단;
제1 전압 레일과 출력 사이에 상기 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET의 게이트에 제2 제어 신호를 인가하기 위한 수단으로서, 상기 제1 및 제2 제어 신호들은 상기 출력에서의 출력 신호가 로우 논리 상태에 있을 때 하이 논리 전압들에 있고, 상기 제1 및 제2 제어 신호들은 상기 출력 신호가 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 상기 제1 및 제2 제어 신호들은 상기 출력 신호가 상기 로우 논리 상태로부터 상기 하이 논리 상태로 천이할 때 각각 제1 세트의 부스팅된 전압들에 있는, 상기 제2 제어 신호를 인가하기 위한 수단;
제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)의 게이트에 제3 제어 신호를 인가하기 위한 수단; 및
상기 출력과 제2 전압 레일 사이에 상기 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET의 게이트에 제4 제어 신호를 인가하기 위한 수단을 포함하며, 상기 제3 및 제4 제어 신호들은 상기 출력 신호가 상기 하이 논리 상태에 있을 때 로우 논리 전압에 있고, 상기 제3 및 제4 제어 신호들은 상기 출력 신호가 상기 로우 논리 상태에 있을 때 하이 논리 전압에 있고, 상기 제3 및 제4 제어 신호들은 상기 출력 신호가 상기 하이 논리 상태로부터 상기 로우 논리 상태로 천이할 때 각각 제2 세트의 부스팅된 전압들에 있는, 장치.
무선 통신 디바이스로서,
적어도 하나의 안테나;
상기 적어도 하나의 안테나에 커플링된 송수신기; 및
상기 송수신기에 커플링된 집적 회로(IC)를 포함하며, 상기 IC는 하나 이상의 입출력(I/O) 회로들을 포함하고, 상기 하나 이상의 입출력(I/O) 회로들은,
출력 드라이버로서, 상기 출력 드라이버는,
제1 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET);
상부 전압 레일과 출력 사이에 상기 제1 PMOS FET와 직렬로 커플링된 제2 PMOS FET;
제1 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET); 및
상기 출력과 하부 전압 레일 사이에 상기 제1 NMOS FET와 직렬로 커플링된 제2 NMOS FET를 포함하는, 상기 출력 드라이버;
상기 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 게이트들에 커플링된 제1 프리드라이버; 및
상기 제1 및 제2 PMOS FET들 및 제1 및 제2 NMOS FET들의 상기 게이트들에 커플링된 제2 프리드라이버를 포함하는, 무선 통신 디바이스.