KR20240065625A - 표시패널 - Google Patents
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Abstract
본 발명의 표시패널은, 트랜지스터, 발광 소자, 제1 개구부가 정의된 절연층, 상기 절연층에 의해 일부가 접촉하며 커버되고 상기 발광 소자와 상기 트랜지스터를 전기적으로 연결하는 연결 배선을 포함한다. 상기 연결 배선은, 상기 발광 소자에 연결되고 배선 개구부가 정의된 제1 접속부, 상기 트랜지스터에 연결되는 제2 접속부, 및 상기 제1 접속부로부터 상기 제2 접속부까지 연장되는 연결부를 포함한다. 상기 배선 개구부를 정의하는 상기 연결 배선의 내측면은 상기 제1 개구부와 중첩하는 오픈부 및 상기 절연층에 의해 커버되는 커버부를 포함한다.
Description
본 발명은 표시패널에 관한 것으로, 상세하게는 전기전 신뢰도가 개선되고, 고해상도 구현이 용이한 표시패널에 관한 것이다.
텔레비전, 휴대 전화, 태블릿, 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자장치들은 영상을 표시하기 위한 표시패널을 구비한다.
표시패널은 발광 소자 및 발광 소자의 구동을 위한 화소 구동부를 포함한다. 발광 소자들이 화소 구동부에 의해 제어되는 전기적 특성에 따라 광을 방출하여 영상을 생성한다. 표시패널의 신뢰도를 개선시키기 위해 발광 소자 및 화소 구동부의 연결에 대한 연구가 진행되고 있다.
본 발명의 일 목적은, 전기적 신뢰도가 개선된 표시패널을 제공하는 것이다.
본 발명의 일 목적은, 고해상도 구현이 용이한 표시패널을 제공하는 것이다.
본 발명에 따른 표시패널은, 트랜지스터; 상기 트랜지스터 상에 배치된 발광 소자; 상기 트랜지스터 상에 배치되고, 제1 개구부가 정의된 절연층; 상기 절연층에 의해 일부가 커버되고, 상기 발광 소자와 상기 트랜지스터를 전기적으로 연결하는 연결 배선을 포함한다. 상기 연결 배선은, 상기 발광 소자에 연결되고, 제2 개구부가 정의된 제1 접속부; 상기 트랜지스터에 연결되는 제2 접속부; 및 상기 제1 접속부로부터 상기 제2 접속부까지 연장되는 연결부를 포함하고, 상기 제2 개구부를 정의하는 상기 연결 배선의 내측면은 상기 제1 개구부와 중첩하는 제1 부분 및 상기 절연층에 의해 커버되는 제2 부분을 포함한다.
평면 상에서, 상기 제1 부분은 상기 제2 부분보다 상기 제1 개구부의 중심에 더 인접한 것을 특징으로 할 수 있다.
평면 상에서, 상기 제1 부분 및 상기 제2 부분 각각은 곡선 형상을 갖고, 상기 제1 부분의 곡률 중심은 상기 제1 접속부의 내측에 정의되며, 상기 제2 부분의 곡률 중심은 상기 제1 접속부의 외측에 정의되는 것을 특징으로 할 수 있다.
평면 상에서, 상기 제1 부분 및 상기 제2 부분 각각은 직선 형상을 갖고, 상기 제1 부분은 상기 제1 부분의 중앙 부분으로 갈수록 상기 제1 개구부의 중심에 가까워지고, 상기 제2 부분은 상기 제2 부분의 중앙 부분으로 갈수록 상기 제1 개구부의 중심과 멀어지는 것을 특징으로 할 수 있다.
상기 제1 부분 및 상기 제2 부분 각각은 복수 개이며, 상기 제1 부분들 및 상기 제2 부분들은 서로 교번하여 배열되는 것을 특징으로 할 수 있다.
상기 제1 개구부는 평면 상에서 원 형상인 것을 특징으로 할 수 있다.
상기 연결 배선은 제1 층 및 상기 제1 층의 하부에 배치된 제2 층을 포함하고, 상기 제1 부분에서, 상기 제1 층의 내측면은 상기 제2 층의 내측면보다 돌출되어 팁부를 형성하며, 상기 제2 부분에서, 상기 제1 층의 내측면 및 상기 제2 층의 내측면은 서로 정렬되는 것을 특징으로 할 수 있다.
상기 발광 소자는, 제1 전극, 상기 제1 전극 상에 배치되는 제2 전극, 및 상기 제1 및 제2 전극들 사이에 배치된 발광층을 포함하고, 상기 제2 전극은 상기 제1 부분에서의 상기 제2 층의 내측면에 접속되는 것을 특징으로 할 수 있다.
상기 표시패널은, 상기 제1 전극의 일부를 노출시키는 제3 개구부 및 상기 제1 개구부와 중첩하는 제4 개구부가 정의되고, 상기 절연층 상에 배치된 화소 정의막; 및 상기 화소 정의막 상에 배치된 세퍼레이터(separator)를 더 포함하는 것을 특징으로 할 수 있다.
상기 표시패널은 상기 제1 개구부로부터 노출된 상기 연결 배선을 커버하는 캡핑 패턴을 더 포함하고, 상기 캡핑 패턴은 상기 제1 부분과 접촉하고, 상기 제2 부분과 이격된 것을 특징으로 할 수 있다.
본 발명에 따른 표시패널은, 트랜지스터; 상기 트랜지스터 상에 배치된 발광 소자; 상기 트랜지스터 상에 배치되고, 제1 개구부가 정의된 절연층; 상기 절연층에 의해 일부가 커버되고, 상기 발광 소자와 상기 트랜지스터를 전기적으로 연결하는 연결 배선을 포함한다. 상기 연결 배선은, 일 방향으로 연장되는 제1 부분 및 상기 제1 부분으로부터 상기 일 방향과 교차하는 제1 교차 방향으로 연장되는 제2 부분을 포함하고 상기 발광 소자에 연결되는 제1 접속부; 상기 트랜지스터에 연결되는 제2 접속부; 및 상기 제1 접속부로부터 상기 제2 접속부까지 연장되는 연결부를 포함한다. 상기 일 방향을 따라 연장되는 상기 제1 부분의 제1 측면 및 상기 제1 교차 방향을 따라 연장되는 상기 제2 부분의 제2 측면 중 적어도 하나는 상기 제1 개구부와 중첩한다.
상기 제1 측면 및 상기 제2 측면이 이루는 각도는 180도 미만인 것을 특징으로 할 수 있다.
상기 연결 배선은 상기 제2 부분으로부터 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 연장되고, 상기 제1 부분과 상기 제1 교차 방향에서 마주하는 제3 부분을 더 포함하고, 상기 제1 측면의 적어도 일부, 상기 제2 측면, 및 상기 제3 측면의 적어도 일부가 상기 제1 개구부와 중첩하는 것을 특징으로 할 수 있다.
상기 연결 배선은 상기 제2 부분으로부터 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 연장되고, 상기 제1 부분과 상기 제1 교차 방향에서 마주하는 제3 부분을 더 포함하고, 상기 제1 측면의 적어도 일부 및 상기 제3 측면의 적어도 일부가 상기 제1 개구부와 중첩하고, 상기 제2 측면은 상기 제1 개구부와 비-중첩하는 것을 특징으로 할 수 있다.
상기 제1 개구부와 중첩하는 상기 제1 측면은 교번하여 배열되는 오목부들 및 볼록부들을 포함하고, 상기 오목부들 각각은 상기 제1 부분의 외측에 배치된 곡률 중심이 정의되는 곡률을 갖고, 상기 볼록부들 각각은 상기 제1 부분의 내측에 배치된 곡률 중심이 정의되는 곡률을 갖는 것을 특징으로 할 수 있다.
상기 제1 측면은 상기 절연층에 의해 커버되는 더미부를 더 포함하고, 상기 더미부의 형상은 상기 오목부들 또는 볼록부들의 일부분의 형상에 대응되는 것을 특징으로 할 수 있다.
상기 제1 개구부와 중첩하는 상기 제1 측면은 교번하여 배열되는 오목부들 및 볼록부들을 포함하고, 평면 상에서, 상기 오목부들 및 상기 볼록부들 각각은 직선 형상을 갖고, 상기 오목부들 각각의 중심은 상기 볼록부들 각각의 중심은 상기 일 방향으로 연장된 가상의 직선으로부터 서로 반대 방향으로 이격되어 배치된 것을 특징으로 할 수 있다.
상기 연결 배선은 제1 층 및 상기 제1 층의 하부에 배치된 제2 층을 포함하고, 상기 제1 및 제2 측면들 중 상기 제1 개구부와 중첩하는 부분에서, 상기 제1 층의 측면은 상기 제2 층의 측면보다 돌출되어 팁부를 형성하는 것을 특징으로 할 수 있다.
상기 발광 소자는, 제1 전극, 상기 제1 전극 상에 배치되는 제2 전극, 및 상기 제1 및 제2 전극들 사이에 배치된 발광층을 포함하고, 상기 제1 및 제2 측면들 중 상기 제1 개구부와 중첩하는 부분에서, 상기 제2 전극은 상기 제2 층의 측면에 접속되는 것을 특징으로 할 수 있다.
상기 표시패널은, 상기 제1 전극의 일부를 노출시키는 발광 개구부 및 상기 제1 개구부와 중첩하는 제2 개구부가 정의되고, 상기 절연층 상에 배치된 화소 정의막; 및 상기 화소 정의막 상에 배치된 세퍼레이터(separator)를 더 포함하는 것을 특징으로 할 수 있다.
본 발명에 따르면, 화소의 화소 구동부와 발광 소자를 전기적으로 연결하는 연결 배선을 제공함에 있어서, 캐소드와 연결 배선 간의 접속 면적을 늘릴 수 있고, 전압 강하 현상을 방지할 수 있다. 또한, 본 발명에 따르면, 절연층의 개구 형성 공정 과정 중, 공정 오차가 발생하더라도, 캐소드와 연결 배선 간의 접속 면적을 확보할 수 있다. 이에 따라, 전기적 신뢰도가 개선된 표시패널을 제공할 수 있다. 충분한 캐소드와 연결 배선 간의 접속 면적을 제공함과 동시에, 절연층의 개구 면적을 최소화할 수 있어, 고해상도 구현이 용이한 표시패널을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 화소의 등가 회로도들이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시패널의 평면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도들이다.
도 5는 도 4b의 AA' 영역을 확대한 본 발명의 일 실시예에 따른 표시영역의 일부 영역의 평면도이다.
도 6a는 도 4b의 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다.
도 6b는 도 6a의 BB' 영역을 확대한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다.
도 6c는 도 6b의 CC' 영역을 확대한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 화소의 등가 회로도들이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시패널의 평면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도들이다.
도 5는 도 4b의 AA' 영역을 확대한 본 발명의 일 실시예에 따른 표시영역의 일부 영역의 평면도이다.
도 6a는 도 4b의 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다.
도 6b는 도 6a의 BB' 영역을 확대한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다.
도 6c는 도 6b의 CC' 영역을 확대한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다.
또한, "아래에", "하측에", "상에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 블록도이다.
도 1을 참조하면, 표시장치(DD)는 타이밍 제어부(TC), 패널 드라이버, 및 표시패널(DP)을 포함한다. 본 실시예에서 표시패널(DP)은 발광형 표시패널로 설명된다. 발광형 표시패널은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널을 포함할 수 있다. 패널 드라이버는 스캔 구동부(SDC), 발광 구동부(EDC) 및 데이터 구동부(DDC)를 포함할 수 있다.
표시패널(DP)은 스캔 라인들(GWL1~GWLn, GCL1~GCLn, GIL1~GILn, GBL1~GBLn, GRL1~GRLn), 발광 라인들(ESL1~ESLn), 및 데이터 라인들(DL1~DLm)을 포함한다. 표시패널(DP)은 스캔 라인들(GWL1~GWLn, GCL1~GCLn, GIL1~GILn, GBL1~GBLn, GRL1~GRLn), 발광 라인들(ESL1~ESLn), 및 데이터 라인들(DL1~DLm)에 연결되는 복수의 화소들을 포함할 수 있다. (단, m, n은 1보다 큰 정수)
예를 들어, 제i 수평 라인(또는, 제i 화소행) 및 제j 수직 라인(또는, 제j 화소열)에 위치하는 화소(PXij, 단, i, j는 1보다 큰 정수)는 i번째 제1 스캔 라인(GWLi), i번째 제2 스캔 라인(GCLi), i번째 제3 스캔 라인(GILi), i번째 제4 스캔 라인(GBLi), i번째 제5 스캔 라인(GRLi), j번째 데이터 라인(DLj), 및 i번째 발광 라인(ESLi)에 연결될 수 있다.
화소(PXij)는 복수의 트랜지스터 및 복수의 커패시터들을 포함할 수 있다. 화소(PXij)는 전원 공급부(PWS)를 통해 제1 전원 전압(또는 제1 구동 전압, VDD), 제2 전원 전압(또는 제2 구동 전압, VSS), 제3 전원 전압(또는 기준 전압, VREF), 제4 전원 전압(또는 제1 초기화 전압, VINT1), 제5 전원 전압(또는 제2 초기화 전압, VINT2), 및 제6 전원 전압(또는 보상 전압, VCOMP)을 공급받을 수 있다.
제1 전원 전압(VDD) 및 제2 전원 전압(VSS)은 발광 소자에서 전류가 흐를 수 있도록 그 전압 값이 설정된다. 예를 들어, 제1 전원 전압(VDD)은 제2 전원 전압(VSS)보다 높은 전압으로 설정될 수 있다.
제3 전원 전압(VREF)은 화소(PXij)에 포함된 구동 트랜지스터(drving transistor)의 게이트를 초기화하기 위한 전압일 수 있다. 제3 전원 전압(VREF)은 데이터 신호와의 전압차를 이용하여 소정의 계조를 구현하는데 이용될 수 있다. 이를 위하여, 제3 전원 전압(VREF)은 데이터 신호의 전압 범위 내의 소정 전압으로 설정될 수 있다.
제4 전원 전압(VINT1)은 화소(PXij)에 포함된 스토리지 커패시터(storage capacitor)를 초기화하기 위한 전압일 수 있다. 제4 전원 전압(VINT1)은 제3 전원 전압(VREF)보다 낮은 전압으로 설정될 수 있다. 예를 들어, 제4 전원 전압(VINT1)은 제3 전원 전압(VREF)과 구동 트랜지스터의 문턱 전압(threshold voltage, Vth) 사이의 차이보다 낮은 전압으로 설정될 수 있다. 예를 들어, 제4 전원 전압(VINT1)은 4V이상 12V이하로 설정될 수 있다. 제4 전원 전압(VINT1)을 4V이상의 전위로 설정하는 경우, N-타입 트랜지스터의 특성 극복에 용이할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다.
제5 전원 전압(VINT2)은 직류 전압으로 설정될 수 있다. 제5 전원 전압(VINT2)은 화소(PXij)에 포함된 발광 소자의 캐소드를 초기화하기 위한 전압일 수 있다.
제6 전원 전압(VCOMP)은 구동 트랜지스터의 문턱 전압 보상 시 구동 트랜지스터로 소정의 전류를 공급할 수 있다.
제5 및 제6 전원 전압들(VINT2, VCOMP) 각각은 제1 전원 전압(VDD)이나 제4 전원 전압(VINT1)보다 낮은 전압으로 설정되거나 제3 전원 전압(VREF)과 유사 또는 동일한 전압으로 설정될 수 있으나, 이에 한정되지 않고 제5 및 제6 전원 전압들(VINT2, VCOMP) 각각은 제1 전원 전압(VDD)과 유사 또는 동일한 전압으로 설정될 수도 있다.
한편, 도 1에서는 전원 공급부(PWS)에서 제1 내지 제6 전원 전압들(VDD, VSS, VREF, VINT1, VINT2, VCOMP)이 모두 공급되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)은 화소(PXij)의 구조와 무관하게 모두 공급되며, 제3 전원 전압(VREF), 제4 전원 전압(VINT), 제5 전원 전압(VINT2), 및 제6 전원 전압(VCOMP) 중 적어도 하나의 전압은 화소(PXij)의 구조에 대응하여 공급되지 않을 수도 있다.
본 발명의 실시예에서는 화소(PXij)의 회로 구조에 대응하여 화소(PXij)에 연결되는 신호선들은 다양하게 설정될 수 있다.
스캔 구동부(SDC)는 타이밍 제어부(TC)로부터 제1 제어 신호(SCS)를 수신하고, 제1 제어 신호(SCS)에 기초하여 제1 스캔 라인들(GWL1~GWLn), 제2 스캔 라인들(GCL1~GCLn), 제3 스캔 라인들(GIL1~GILn), 제4 스캔 라인들(GBL1~GBLn), 및 제5 스캔 라인들(GRL1~GRLn) 각각으로 스캔 신호를 공급할 수 있다.
스캔 신호는 스캔 신호를 공급받는 트랜지스터들이 턴-온될 수 있도록 게이트 온 전압으로 설정될 수 있다.
예를 들어, PMOS(P-channel metal oxide semiconductor) 트랜지스터에 공급되는 주사 신호는 논리 로우 레벨로 설정될 수 있고, NMOS(N-channel metal oxide semiconductor) 트랜지스터에 공급되는 주사 신호는 논리 하이 레벨로 설정될 수 있다. 이하, “주사 신호가 공급된다”의 의미는, 주사 신호가 이에 의해 제어되는 트랜지스터를 턴-온 시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
도 1에서는 설명의 편의를 위해, 스캔 구동부(SDC)가 단일 구성인 것으로 도시 되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라 제1 스캔 라인들(GWL1~GWLn), 제2 스캔 라인들(GCL1~GCLn), 제3 스캔 라인들(GIL1~GILn), 제4 스캔 라인들(GBL1~GBLn), 및 제5 스캔 라인들(GRL1~GRLn) 각각으로 스캔 신호를 공급하기 위하여 복수의 스캔 구동부들이 포함될 수 있다.
발광 구동부(EDC)는 제2 제어 신호(ECS)에 기초하여 발광 라인들(ESL1~ESLn)로 발광 신호를 공급할 수 있다. 예를 들어, 발광 신호는 발광 라인들(ESL1~ESLn)로 순차적으로 공급될 수 있다.
본 발명의 발광 라인들(ESL1~ESLn)에 연결된 트랜지스터들은 NMOS 트랜지스터로 구성된다. 이때, 발광 라인들(ESL1~ESLn)로 공급되는 발광 신호는 게이트 오프 전압(예를 들어, 논리 하이 레벨)으로 설정될 수 있다. 발광 신호를 수신하는 트랜지스터들은 발광 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온 상태로 설정될 수 있다.
제2 제어 신호(ECS)는 발광 시작 신호 및 클럭 신호들을 포함하고, 발광 구동부(EDC)는 클럭 신호들을 이용하여 펄스 형태의 발광 시작 신호를 순차적으로 쉬프트 하여 펄스 형태의 발광 신호를 순차적으로 생성 및 출력하는 쉬프트 레지스터로 구현될 수 있다.
데이터 구동부(DDC)는 타이밍 제어부(TC)로부터 제3 제어 신호(DCS) 및 영상 데이터(RGB)를 수신할 수 있다. 데이터 구동부(DDC)는 디지털 형식의 영상 데이터(RGB)를 아날로그 데이터 신호(즉, 데이터 신호)로 변환할 수 있다. 데이터 구동부(DDC)는 제3 제어 신호(DCS)에 대응하여 데이터 라인들(DL1~DLm)로 데이터 신호를 공급할 수 있다.
제3 제어 신호(DCS)는 유효 데이터 신호의 출력을 지시하는 데이터 인에이블 신호, 수평 시작 신호, 데이터 클럭 신호등을 포함할 수 있다. 예를 들어, 데이터 구동부(DDC)는 데이터 클럭 신호에 동기하여 수평 시작 신호를 쉬프트시켜 샘플링 신호를 생성하는 쉬프트 레지스터, 샘플링 신호에 응답하여 영상 데이터(RGB)를 래치하는 래치, 래치된 영상 데이터(예를 들어, 디지털 형태의 데이터)를 아날로그 형태의 데이터 신호들로 변환하는 디지털-아날로그 컨버터(또는, 디코더), 및 데이터 신호들을 데이터 라인들(DL1~DLm)에 출력하는 버퍼들(또는, 증폭기들)을 포함할 수 있다.
전원 공급부(PWS)는 화소(PXij)의 구동을 위한 제1 전원 전압(VDD), 제2 전원 전압(VSS), 및 제3 전원 전압(VREF)을 표시패널(DP)로 공급할 수 있다. 또한, 전원 공급부(PWS)는 제4 전원 전압(VINT1), 제5 전원 전압(VINT2), 및 제6 전원 전압(VCOMP) 중 적어도 하나의 전압을 표시패널(DP)로 공급할 수 있다.
일례로, 전원 공급부(PWS)는 제1 전원 전압(VDD), 제2 전원 전압(VSS), 제3 전원 전압(VREF), 제4 전원 전압(VINT1), 제5 전원 전압(VINT2), 및 제6 전원 전압(VCOMP) 각각을 도시되지 않은 제1 전원 라인(VDL, 도 2a 참조), 제2 전원 라인(VSL, 도 2a 참조), 제3 전원 라인(또는 기준 전원 라인, VRL, 도 2a 참조), 제4 전원 라인(또는 제1 초기화 전원 라인, VIL1, 도 2a 참조), 제5 전원 라인(또는 제2 초기화 전원 라인, VIL2, 도 2a 참조), 및 제6 전원 라인(또는 보상 라인, VCL, 도 2a 참조)을 경유하여 표시패널(DP)로 공급할 수 있다.
전원 공급부(PWS)는 전원 관리 직접 회로(Power management IC: PMIC)로 구현될 수 있으나, 이에 한정되지 않는다.
타이밍 제어부(TC)는 입력 영상 데이터(IRGB), 동기 신호(Sync, 예를 들어, 수직 동기 신호, 수평 동기 신호, 등), 데이터 인에이블 신호(DE) 및 클럭 신호 등에 기초하여, 제1 제어 신호(SCS), 제2 제어 신호(ECS), 제3 제어 신호(DCS), 및 제4 제어 신호(PCS)를 생성할 수 있다. 제1 제어 신호(SCS)는 스캔 구동부(SDC)로 공급되고, 제2 제어 신호(ECS)는 발광 구동부(EDC)로 공급되며, 제3 제어 신호(DCS)는 데이터 구동부(DDC)로 공급되고, 제4 제어 신호(PCS)는 전원 공급부(PWS)로 공급될 수 있다. 타이밍 제어부(TC)는 표시패널(DP) 내 화소(PXij)의 배열에 대응하여 입력 영상 데이터(IRGB)를 재정렬하여 영상 데이터(RGB)(또는, 프레임 데이터)를 생성할 수 있다.
한편, 스캔 구동부(SDC), 발광 구동부(EDC), 데이터 구동부(DDC), 전원 공급부(PWS), 및 타이밍 제어부(TC) 중 적어도 하나는 표시패널(DP)에 형성되거나, 직접 회로로 구현되어 표시패널(DP)에 연결될 수 있다. 또한, 스캔 구동부(SDC), 발광 구동부(EDC), 데이터 구동부(DDC), 전원 공급부(PWS), 및 타이밍 제어부(TC) 중 적어도 2개는 하나의 직접회로로 구현될 수도 있다. 예를 들어, 데이터 구동부(DDC) 및 타이밍 제어부(TC)는 하나의 직접 회로로 구현될 수도 있다.
이상에서, 도 1을 참조하여 일 실시예에 따른 표시장치(DD)를 설명하였으나, 본 발명의 표시장치는 이에 제한되지 않는다. 화소의 구성에 따라 신호 라인들이 더 추가되거나, 생략될 수 있다. 또한, 하나의 화소와 신호 라인들의 연결관계도 변경될 수 있다. 신호 라인들 중 어느 하나가 생략되는 경우 다른 신호 라인이 생략된 신호 라인을 대체할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 화소의 등가 회로도들이다. 도 2a 및 도 2b에는 i번째 제1 스캔 라인(GWLi, 이하 제1 스캔 라인)에 연결되고 j번째 데이터 라인(DLj, 이하 데이터 라인)에 연결된 화소(PXij, PXij-1)의 등가 회로도들을 예시적으로 도시하였다.
도 2a에 도시된 바와 같이, 화소(PXij)는 발광 소자(LD) 및 화소 구동부(PC)를 포함한다. 발광 소자(LD)는 제1 구동 전압 라인(VDL)과 화소 구동부(PC)에 접속된다.
화소 구동부(PC)는 복수의 스캔 라인들(GWLi, GCLi, GILi, GBLi, GRLi), 데이터 라인(DLj), 발광 라인(ESLi), 및 복수의 전원 전압 라인들(VDL, VSL, VIL1, VIL2, VRL, VCL)에 연결될 수 있다. 화소 구동부(PC)는 제1 내지 제8 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다. 이하 제1 내지 제8 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8) 각각이 모두 N-타입인 경우를 예로 들어 설명한다. 다만, 본 발명은 이에 제한되지 않고, 제1 내지 제8 트랜지스터들(T1~T8) 중에서 일부는 N-타입 트랜지스터이고, 나머지들은 P-타입 트랜지스터일 수도 있고, 제1 내지 제8 트랜지스터들(T1~T8) 각각이 P-타입 트랜지스터일 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
제1 트랜지스터(T1)의 게이트는 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제2 노드(N2)에 연결되고 제2 전극은 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 구동 전압 라인(VDL)으로부터 발광 소자(LD)를 경유하여 제2 구동 전압 라인(VSL)으로 흐르는 구동 전류(ILD)를 제어할 수 있다. 이때, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)에 비해 높은 전위를 갖는 전압으로 설정될 수 있다.
본 명세서에서 “트랜지스터와 신호라인 또는 트랜지스터와 트랜지스터 사이에 전기적으로 연결된다”는 것은 “트랜지스터의 소스, 드레인, 게이트가 신호 라인과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것”을 의미한다.
제2 트랜지스터(T2)는 제1 스캔 라인(GWLi)에 연결된 게이트, 데이터 라인(DLj)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 스캔 라인(GWLi)을 통해 전달되는 기입 스캔 신호(GW)에 응답하여 제1 노드(N1)에 데이터 신호(DATA)를 공급할 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 제1 스캔 라인(GWLi)으로 기입 스캔 신호(GW)가 공급될 때 턴-온 되어 데이터 라인(DLj)과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 노드(N1)와 기준 전압 라인(VRL) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 제1 전극은 기준 전압 라인(VRL)을 통해 기준 전압(VREF)을 수신하고, 제3 트랜지스터(T3)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 본 실시예에서 제3 트랜지스터(T3)의 게이트는 i번째 제5 스캔 라인(GRLi, 이하 제5 스캔 라인)을 통해 리셋 스캔 신호(GR)를 수신할 수 있다. 제3 트랜지스터(T3)는 제5 스캔 라인(GRLi)에 리셋 스캔 신호(GR)가 공급되면 턴-온 되어 제1 노드(N1)에 기준 전압(VREF)을 제공할 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)와 제1 초기화 전압 라인(VIL1) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 전극은 제3 노드(N3)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 제1 초기화 전압(VINT1)을 제공하는 제1 초기화 전압 라인(VIL1)에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트는 i번째 제3 스캔 라인(GILi, 이하 제3 스캔 라인)을 통해 초기화 스캔 신호(GI)를 수신할 수 있다. 제4 트랜지스터(T4)는 제3 스캔 라인(GILi)으로 초기화 스캔 신호(GI)가 공급될 때 턴-온 되어 제1 초기화 전압(VINT1)을 제3 노드(N3)로 공급할 수 있다.
제5 트랜지스터(T5)는 보상 전압 라인(VCL)과 제2 노드(N2) 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 제1 전극은 보상 전압 라인(VCL)을 통해 보상 전압(VCOMP)을 수신하고, 제5 트랜지스터(T5)의 제2 전극은 제2 노드(N2)에 접속되어 제1 트랜지스터(T1)의 제1 전극과 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)의 게이트는 i번째 제2 스캔 라인(GCLi, 이하 제2 스캔 라인)을 통해 보상 스캔 신호(GC)를 수신할 수 있다. 제5 트랜지스터(T5)는 제2 스캔 라인(GCLi)에 보상 스캔 신호(GC)가 공급되면 턴-온 되어 제2 노드(N2)에 보상 전압(VCOMP)을 제공할 수 있고, 보상 구간 동안 제1 트랜지스터(T1)의 문턱 전압(Vth, threshold voltage)이 보상될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD) 사이에 연결될 수 있다. 구체적으로, 제6 트랜지스터(T6)의 게이트는 i번째 발광 라인(ESLi, 이하 발광 라인)을 통해 발광 신호(EM)를 수신할 수 있다. 제6 트랜지스터(T6)의 제1 전극은 제4 노드(N4)를 통해 발광 소자(LD)의 캐소드에 연결되고, 제6 트랜지스터(T6)의 제2 전극은 제2 노드(N2)를 통해 제1 트랜지스터(T1)의 제1 전극과 연결될 수 있다. 제6 트랜지스터(T6)는 제1 발광 제어 트랜지스터로 지칭될 수 있다. 제6 트랜지스터(T6)는 발광 라인(ESLi)에 발광 신호(EM)가 공급되면, 턴-온 되어 발광 소자(LD)와 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
제7 트랜지스터(T7)는 제2 구동 전압 라인(VSL)과 제3 노드(N3) 사이에 연결될 수 있다. 제7 트랜지스터(T7)의 제1 전극은 제3 노드(N3)를 통해 제1 트랜지스터(T1)의 제2 전극과 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제2 구동 전압 라인(VSL)을 통해 제2 구동 전압(VSS)을 수신할 수 있다. 제7 트랜지스터(T7)의 게이트는 발광 라인(ESLi)에 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)는 제2 발광 제어 트랜지스터로 지칭될 수 있다. 제7 트랜지스터(T7)는 발광 라인(ESLi)에 발광 신호(EM)가 공급되면, 턴-온 되어 제1 트랜지스터(T1)의 제1 전극과 제2 구동 전압 라인(VSL)을 전기적으로 연결한다.
한편, 본 실시예에서, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 동일한 발광 라인(ESLi)에 연결되어 동일한 발광 신호(EM)를 통해 턴-온되는 것으로 도시되었으나, 이는 예시적으로 도시한 것이고, 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 서로 구별되는 다른 신호들에 의해 독립적으로 턴-온될 수도 있다. 또한, 본 발명의 일 실시예에 따른 화소 구동부(PC)에 있어서, 제6 트랜지스터(T6)와 제7 트랜지스터(T7) 중 어느 하나는 생략될 수도 있다.
제8 트랜지스터(T8)는 제2 초기화 전압 라인(VIL2)과 제4 노드(N4) 사이에 연결될 수 있다. 즉, 제8 트랜지스터(T8)는 i번째 제4 스캔 라인(GBLi, 이하 제4 스캔 라인)에 연결된 게이트, 제2 초기화 라인(VIL2)에 연결된 제1 전극, 및 제4 노드(N4)에 연결된 제2 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 제2 초기화 트랜지스터로 지칭될 수 있다. 제8 트랜지스터(T8)는 제4 스캔 라인(GBLi)을 통해 전달되는 블랙 스캔 신호(GB)에 응답하여 발광 소자(LD)의 캐소드와 대응되는 제4 노드(N4)에 제2 초기화 전압(VINT2)을 공급할 수 있다. 발광 소자(LD)의 캐소드는 제2 초기화 전압(VINT2)에 의해 초기화될 수 있다.
한편, 본 실시예에서 제2 내지 제8 트랜지스터들(T2, T3, T4, T5, T6, T7, T8) 중 일부는 동일한 스캔 신호를 통해 동시에 턴-온 될 수 있다. 예를 들어, 제8 트랜지스터(T8)와 제5 트랜지스터(T5)는 동일한 스캔 신호를 통해 동시에 턴-온 될 수 있다. 예를 들어, 제8 트랜지스터(T8)와 제5 트랜지스터(T5)는 동일한 보상 스캔 신호(GC)에 의해 동작될 수 있다. 제8 트랜지스터(T8)와 제5 트랜지스터(T5)는 동일한 보상 스캔 신호(GC)에 의해 온/오프 되므로, 제8 트랜지스터(T8)와 제5 트랜지스터(T5)는 동시에 온/오프될 수 있다. 이 경우, 제2 스캔 라인(GCLi)과 제4 스캔 라인(GBLi)은 실질적으로 단일의 스캔 라인으로 제공될 수도 있다. 이에 따라, 발광 소자(LD)의 캐소드 초기화와 제1 트랜지스터(T1)의 문턱 전압 보상이 동일한 타이밍에 이루어질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 어느 하나의 실시예로 한정되지 않는다.
또한, 본 발명에 따르면, 발광 소자(LD)의 캐소드 초기화와 제1 트랜지스터(T1)의 문턱 전압 보상이 동일한 전원 전압의 인가로 이루어질 수 있다. 예를 들어, 보상 전압 라인(VCL)과 제2 초기화 전압 라인(VIL2)이 실질적으로 단일의 전원 전압 라인으로 제공될 수 있다. 이 경우, 하나의 전원 전압으로 캐소드 초기화 동작과 구동 트랜지스터의 보상 동작이 진행될 수 있어, 구동부 설계가 단순화될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에서, 어느 하나의 실시예로 한정되지 않는다.
제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3) 사이에 배치될 수 있다. 제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3)의 차전압을 저장할 수 있다. 제1 커패시터(C1)는 스토리지 커패시터로 지칭될 수 있다.
제2 커패시터(C2)는 제3 노드(N3)와 제2 구동 전압 라인(VSL) 사이에 배치될 수 있다. 즉, 제2 커패시터(C2)의 일 전극은 제2 구동 전압(VSS)을 공급 받는 제2 구동 전압 라인(VSL)에 연결되고 제2 커패시터(C2)의 타 전극은 제3 노드(N3)에 연결될 수 있다. 제2 커패시터(C2)는 제2 전원 전압(VSS)과 제3 노드(N3) 사이의 전압차에 대응하는 전하를 저장할 수 있다. 제2 커패시터(C2)는 홀드 커패시터로 지칭될 수 있다. 제2 커패시터(C2)는 제1 커패시터(C1)와 비교하여 높은 저장 용량을 가질 수 있다. 이에 따라, 제2 커패시터(C2)는 제1 노드(N1)의 전압 변화에 대응하여 제3 노드(N3)의 전압 변화를 최소화할 수 있다.
본 실시예에서, 발광 소자(LD)는 제4 노드(N4)를 통해 화소 구동부(PC)와 연결될 수 있다. 발광 소자(LD)는 제1 구동 전압 라인(VDL)에 연결된 애노드와 이에 대향되는 캐소드를 포함할 수 있다. 본 실시예에서, 발광 소자(LD)는 캐소드를 통해 화소 구동부(PC)와 연결될 수 있다. 즉, 본 발명에 따른 화소(PXij)에 있어서, 발광 소자(LD)와 화소 구동부(PC)가 연결되는 접속 노드는 제4 노드(N4)일 수 있고, 제4 노드(N4)는 제6 트랜지스터(T6)의 제1 전극과 발광 소자(LD)의 캐소드 사이의 접속 노드와 대응될 수 있다.
이에 따라, 제4 노드(N4) 전위는 실질적으로 발광 소자(LD)의 캐소드 전위와 대응될 수 있다. 즉, 발광 소자(LD)의 애노드는 제1 구동 전압 라인(VDL)에 연결되어 정전압인 제1 구동 전압(VDD)이 인가되고, 캐소드 전위는 제6 트랜지스터(T6)를 통해 제1 트랜지스터(T1)에 전기적으로 연결되어 제어될 수 있다. 즉, 제1 트랜지스터(T1)의 소스에 대응되는 제2 노드(N2)의 전위가 발광 소자(LD)의 특성에 의해 직접적인 영향을 받지 않을 수 있다. 따라서, 발광 소자(LD)의 수명 등으로 인해 발광 소자(LD)의 특성 저하가 발생되더라도 화소 구동부(PC)를 구성하는 트랜지스터들, 특히 구동 트랜지스터의 게이트-소스 전압(Vgs)에 미치는 영향이 감소될 수 있다. 즉, 발광 소자(LD)의 열화에 따른 전류량의 변화 폭이 감소될 수 있어, 사용 시간 증가에 따른 표시패널(DP, 도 1 참조)의 잔상 불량이 감소되고 수명이 향상될 수 있다.
또는, 도 2b에 도시된 바와 같이, 화소(PXij-1)는 2 개의 트랜지스터들(T1, T2) 및 1 개의 커패시터(C1)를 포함하는 화소 구동부(PC-1)를 포함할 수도 있다. 화소 구동부(PC-1)는 발광 소자(LD), 제1 스캔 라인(GWLi), 데이터 라인(DLj), 및 제2 구동 전압 라인(VSL)에 연결될 수 있다. 도 2b에 도시된 화소 구동부(PC-1)는 도 2a에 도시된 화소 구동부(PC)에서 제3 내지 제8 트랜지스터들(T3~T8)과 1 개의 커패시터(C2)가 생략된 것과 대응될 수 있다.
제1 및 제2 트랜지스터들(T1, T2) 각각은 N-타입 또는 P-타입일 수 있다. 본 실시예에서, 제1 및 제2 트랜지스터들(T1, T2) 각각은 N-타입 트랜지스터인 경우로 예시적으로 설명한다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트, 제2 노드(N2)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제2 노드(N2)는 제1 구동 전압 라인(VDL) 측에 접속되는 노드일 수 있고, 제3 노드(N3)는 제2 구동 전압 라인(VSL) 측에 접속되는 노드일 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)를 통해 발광 소자(LD)에 연결되고 제3 노드(N3)를 통해 제2 구동 전압 라인(VSL)에 연결된다. 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(GWLi)을 통해 스캔 신호(GW)를 수신하는 게이트, 데이터 라인(DLj)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 스캔 라인(GWLi)을 통해 전달되는 기입 스캔 신호(GW)에 응답하여 제1 노드(N1)에 데이터 신호(DATA)를 공급할 수 있다.
커패시터(C1)는 제1 노드(N1)에 연결된 전극과 제3 노드(N3)에 연결된 전극을 포함할 수 있다. 커패시터(C1)는 제1 노드(N1)에 전달된 데이터 신호(DATA)를 저장할 수 있다.
발광 소자(LD)는 애노드와 캐소드를 포함할 수 있다. 본 실시예에서, 발광 소자(LD)의 애노드는 제1 구동 전압 라인(VDL)과 연결되고, 캐소드는 제2 노드(N2)를 통해 화소 구동부(PC-1)와 연결된다. 본 실시예에서, 발광 소자(LD)의 캐소드는 제1 트랜지스터(T1)와 연결될 수 있다. 발광 소자(LD)는 화소 구동부(PC-1)의 제1 트랜지스터(T1)에 흐르는 전류량에 대응하여 발광할 수 있다.
발광 소자(LD)의 캐소드와 화소 구동부(PC-1)가 접속되는 제2 노드(N2)는 제1 트랜지스터(T1)의 드레인과 대응될 수 있다. 발광 소자(LD)는 제2 노드(N2)를 통해 화소 구동부(PC-1)와 연결될 수 있다. 즉, 도 2b에 도시된 화소(PXij-1)에 있어서, 발광 소자(LD)와 화소 구동부(PC-1)가 연결되는 접속 노드는 제2 노드(N2)일 수 있고, 제2 노드(N2)는 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LD)의 캐소드 사이의 접속 노드와 대응될 수 있다.
즉, 본 발명의 표시패널(DP, 도 1 참조)은 구동 트랜지스터가 N-타입 트랜지스터일 경우, 발광 소자(LD)에 의한 제1 트랜지스터(T1)의 게이트-소스 전압의 변화를 방지할 수 있다. 이에 따라, 발광 소자(LD)의 열화에 따른 전류량의 변화 폭이 감소될 수 있어, 사용 시간 증가에 따른 표시패널의 잔상 불량이 감소되고 수명이 향상될 수 있다.
한편, 도 2a 및 도 2b에는 본 발명의 일 실시예에 따른 화소 구동부들(PC, PC-1)에 대한 회로를 도시한 것이고 본 발명의 일 실시예에 따른 표시패널은 발광 소자(LD)의 캐소드와 연결되는 회로라면 트랜지스터들의 수나 배치 관계, 커패시터의 수나 배치 관계는 다양하게 설계될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시패널들을 간략히 도시한 평면도들이다. 도 3a 및 도 3b 각각에는 일부 구성들을 생략하여 도시하였고, 설명의 편의 상 표시패널(DP)에 실장된 일부 구성들을 함께 도시하였다. 이하, 도 3a 및 도 3b를 참조하여 본 발명에 대해 설명한다. 도 3a를 참조하면, 일 실시예의 표시패널(DP)은 표시영역(DA) 및 주변영역(NDA)으로 구분될 수 있다. 표시영역(DA)은 복수의 발광부들(EP)을 포함할 수 있다.
발광부들(EP)은 화소들(PXij, 도 1 참조)에 의해 각각 발광되는 영역들일 수 있다. 구체적으로, 발광부들(EP) 각각은 후술하는 발광 개구부(OP-PDL, 도 6a 참조)와 대응될 수 있다.
주변영역(NDA)은 표시영역(DA)에 인접하여 배치될 수 있다. 본 실시예에서, 주변영역(NDA)은 표시영역(DA)의 가장자리를 에워싸는 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고 주변영역(NDA)은 표시영역(DA)의 일측에 배치되거나, 또는 생략될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 스캔 구동부(SDC) 및 데이터 구동부(DDC)는 표시패널(DP)에 실장될 수 있다. 일 실시예에서, 스캔 구동부(SDC)는 표시영역(DA)에 배치되고, 데이터 구동부(DDC)는 주변영역(NDA)에 배치될 수 있다. 스캔 구동부(SDC)는 표시영역(DA)에 배치된 복수의 발광부들(EP) 중 적어도 일부와 평면상에서 중첩할 수 있다. 스캔 구동부(SDC)가 표시영역(DA)에 배치되는 경우, 스캔 구동부가 주변영역에 배치되는 경우 대비, 주변영역(NDA)의 면적이 감소할 수 있고 내로우 베젤(narrow bezel)을 가진 표시장치(DD, 도 1 참조)를 용이하게 구현할 수 있다. 다만, 이에 한정되는 것은 아니며, 스캔 구동부(SDC)는 주변영역(NDA)에 배치될 수도 있다.
한편, 도 3a에 도시된 것과 달리 스캔 구동부(SDC)는 서로 구분되는 2 개의 부분들로 제공될 수도 있다. 2 개의 스캔 구동부(SDC)는 표시영역(DA)의 중심을 사이에 두고 좌우로 이격되어 배치될 수 있다. 또는, 스캔 구동부(SDC)는 2 개 이상의 더 많은 수로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 도 3a는 표시장치(DD, 도 1 참조)의 일 예를 도시한 것이고, 데이터 구동부(DDC)는 표시영역(DA)에 배치될 수도 있다. 이때, 표시영역(DA)에 배치된 발광부들(EP) 중 일부는 데이터 구동부(DDC)와 평면상에서 중첩될 수도 있다.
데이터 구동부(DDC)는 표시패널(DP)로부터 독립된 별도의 구동칩 형태로 제공되어 표시패널(DP)에 연결될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 데이터 구동부(DDC)는 표시패널(DP)을 구성하도록 스캔 구동부(SDC)와 동일 공정에서 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
또는 도 3b에 도시된 것과 같이, 표시장치(DD, 도 1 참조)는 제1 방향(DR1)에서 더 긴 장변을 포함하는 표시패널(DP)을 포함할 수도 있다. 본 실시예에서, 표시장치(DD, 도 1 참조)는 복수의 스캔 구동부들(SDC1, SDC2)을 포함할 수 있다. 스캔 구동부들(SDC1, SDC2)은 제1 방향(DR1)에서 서로 이격되어 배치된 제1 스캔 구동부(SDC1) 및 제2 스캔 구동부(SDC2)를 포함하는 것으로 예시적으로 도시되었다.
제1 스캔 구동부(SDC1)는 스캔 라인들(GL1~GLn) 중 일부와 연결되고 제2 스캔 구동부(SDC2)는 스캔 라인들(GL1~GLn) 중 다른 일부와 연결될 수 있다. 예를 들어, 제1 스캔 구동부(SDC1)는 스캔 라인들(GL1~GLn) 중 홀수 번째 스캔 라인들에 연결되고 제2 스캔 구동부(SDC2)는 스캔 라인들(GL1~GLn) 중 짝수 번째 스캔 라인들에 연결될 수 있다.
도 3b에는 용이한 설명을 위해 데이터 라인들(DL1~DLm)의 패드들(PD)을 도시하였다. 패드들(PD)은 데이터 라인들(DL1~DLm)의 끝단 들에 정의될 수 있다. 데이터 라인들(DL1~DLm)은 패드들(PD)을 통해 데이터 구동부(DDC, 도 3a 참조)에 접속될 수 있다.
본 발명에 따르면, 패드들(PD)은 주변영역(NDA) 중 표시영역(DA)을 사이에 두고 이격되는 위치에 분할되어 배열될 수 있다. 예를 들어, 패드들(PD) 중 일부는 상측, 즉 스캔 라인들(GL1~GLn) 중 첫 번째 스캔 라인(GL1)에 인접하는 측에 배치되고, 패드들(PD) 중 다른 일부는 하측, 즉 스캔 라인들(GL1~GLn) 중 마지막 번째 스캔 라인(GLn)에 인접하는 측에 배치될 수 있다. 본 실시예에서, 패드들(PD) 중 홀수 번째 데이터 라인들에 연결된 패드들은 상 측에 배치되고, 패드들(PD) 중 짝수 번째 데이터 라인들에 연결된 패드들은 하 측에 배치될 수 있다. 도시되지 않았으나, 데이터 구동부는 상 측에 배치된 패드들(PD)과 접속되는 3 개의 상 측 데이터 구동부들과 하 측에 배치된 패드들(PD)과 접속되는 3 개의 하 측 데이터 구동부들을 포함할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 패드들(PD)은 상 측과 하 측에 각각 제공되는 2 개의 데이터 구동부들을 통해 접속될 수도 있다. 또는 본 발명의 일 실시예에 따른 패드들(PD)은 어느 일 측에 배치되어 단일의 데이터 구동부에 접속될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도들이다. 도 5는 도 4b의 AA' 영역을 확대한 본 발명의 일 실시예에 따른 표시영역의 일부 영역의 평면도이다.
도 4a에는 2행 2열의 발광 유닛들(UT11, UT12, UT21, UT22)을 도시하였다. 제1 행 발광부들(Rk)은 제1 행 제1 열 발광 유닛(UT11)과 제1 행 제2 열 발광 유닛(UT12)을 구성하는 발광부들을 포함하고, 제2 행 발광부들(Rk+1)은 제2 행 제1 열 발광 유닛(UT21)과 제2 행 제2 열 발광 유닛(UT22)을 구성하는 발광부들을 포함한다. 도 4a 내지 도 4c에는 표시패널(DP, 도 1 참조)의 구성들 중 세퍼레이터(SPR), 세퍼레이터(SPR)에 의해 구획되는 영역 내에 배치된 복수의 발광부들(EP1, EP2, EP3), 연결 배선들(CN1, CN2, CN3), 애노드(EL1, 또는 제1 전극), 캐소드들(EL2_1, EL2_2, EL2_3, 또는 제2 전극들)을 도시하였다.
상술한 바와 같이, 발광부들(EP1, EP2, EP3) 각각은 후술하는 발광 개구부(OP-PDL, 도 6a 참조)와 대응될 수 있으며, 상술한 발광 소자(LD, 도 2a 또는 도 2b 참조)에 의해 발광되는 광이 표시되는 영역들일 수 있고, 표시패널(DP, 도 1 참조)에서 표시되는 영상을 구성하는 유닛에 대응될 수 있다.
발광부들(EP1, EP2, EP3)은 제1 발광부(EP1), 제2 발광부(EP2), 및 제3 발광부(EP3)를 포함할 수 있다. 제1 발광부(EP1), 제2 발광부(EP2), 및 제3 발광부(EP3)는 서로 상이한 색의 광들을 표시할 수 있다. 예를 들어, 제1 발광부(EP1)는 적색 광을 표시하고, 제2 발광부(EP2)는 녹색 광을 표시하고, 제3 발광부(EP3)는 청색 광을 표시할 수 있으나, 색의 조합이 이에 한정되는 것은 아니다.
한편, 발광부들(EP1, EP2, EP3) 중 제3 발광부(EP3)는 제2 방향(DR2)에서 서로 이격된 2 개의 서브 발광부들(EP31, EP32)을 포함할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제3 발광부(EP3)는 다른 발광부들(EP1, EP2)처럼 일체의 형상을 가진 1 개의 패턴으로 제공될 수도 있고, 다른 발광부들(EP1, EP2) 중 적어도 어느 하나가 서브 발광부들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 제1 행 발광부들(Rk)은 제1 행 제1 열 발광 유닛(UT11)과 제1 행 제2 열 발광 유닛(UT12)이 반복 배열된 형태의 발광부들로 구성될 수 있다. 제2 행 발광부들(Rk+1)은 제1 행 제2 열 발광 유닛(UT12)이 제1 방향(DR1)과 나란한 축에 대하여 선대칭된 형상 및 배열을 가진 발광부들로 구성된다. 이에 따라, 제1 행 제1 열 발광 유닛(UT11)과 제1 행 제2 열 발광 유닛(UT12)을 구성하는 발광부들 및 연결 배선의 접속부들이 제1 방향(DR1)에 나란한 축에 대하여 선대칭된 형상 및 배열 형태가 제2 행 제1 열 발광 유닛(UT21)과 제2 행 제2 열 발광 유닛(UT22)을 구성하는 발광부들 및 연결 배선의 접속부들과 대응될 수 있다.
이하, 제1 행 제1 열 발광 유닛(UT11)에 대해 설명한다. 도 4b에는 용이한 설명을 위해 복수의 캐소드들(EL2_1, EL2_2, EL2_3), 복수의 화소 구동부들(PC1, PC2, PC3), 복수의 연결 배선들(CN1, CN2, CN3)을 도시하였다. 캐소드들(EL2_1, EL2_2, EL2_3)은 세퍼레이터(SPR)에 의해 서로 구분될 수 있다. 본 실시예에서, 하나의 발광 유닛(예를 들어, 제1 행 제1 열 발광 유닛(UT11))은 3 개의 발광부들(EP1, EP2, EP3)을 포함한다. 이에 따라, 하나의 발광 유닛은 3 개의 캐소드들(EL2_1, EL2_2, EL2_3, 이하 제1 내지 제3 캐소드들), 3 개의 화소 구동부들(PC1, PC2, PC3, 이하 제1 내지 제3 화소 구동부들), 및 3개의 연결 배선들(CN1, CN2, CN3)을 포함할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 발광 유닛(UT11, UT12, UT21, UT22)의 개수 및 배열은 다양하게 설계될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
제1 내지 제3 화소 구동부들(PC1, PC2, PC3)은 각각 제1 내지 제3 발광부들(EP1, EP2, EP3)을 구성하는 발광 소자들에 각각 연결된다. 본 명세서에서 "연결된다"는 물리적으로 직접 접촉하여 연결된 경우뿐만 아니라 전기적으로 연결된 경우도 포함한다.
제1 내지 제3 화소 구동부들(PC1, PC2, PC3)은 제1 방향(DR1)을 따라 순차적으로 배치될 수 있다. 한편, 제1 내지 제3 화소 구동부들(PC1, PC2, PC3)의 배치 위치는 제1 내지 제3 발광부들(EP1, EP2, EP3)의 위치나 형상과 독립적으로 설계될 수 있다.
예를 들어, 제1 내지 제3 화소 구동부들(PC1, PC2, PC3)은 세퍼레이터(SPR)에 의해 구획되는 영역, 즉 제1 내지 제3 캐소드들(EL2_1, EL2_2, EL2_3)이 배치된 위치와 상이한 위치에 배치되거나, 제1 내지 제3 캐소드들(EL2_1, EL2_2, EL2_3)의 형상과 상이한 형상의 면적을 갖도록 설계될 수 있다. 또는, 제1 내지 제3 화소 구동부들(PC1, PC2, PC3)은 제1 내지 제3 발광부들(EP1, EP2, EP3)이 존재하는 위치에 각각 중첩하도록 배치되고 세퍼레이터(SPR)에 의해 구획되는 영역, 예를 들어 제1 내지 제3 캐소드들(EL2_1, EL2_2, EL2_3)과 유사한 형태의 면적을 갖는 형상으로 설계될 수도 있다.
본 실시예에서, 제1 내지 제3 화소 구동부들(PC1, PC2, PC3) 각각은 직사각형 형상으로 도시되고, 제1 내지 제3 발광부들(EP1, EP2, EP3) 각각은 상이한 형태로 배열되고, 제1 내지 제3 캐소드들(EL2_1, EL2_2, EL2_3)은 제1 내지 제3 발광부들(EP1, EP2, EP3)과 중첩하는 위치에 배치되되 비정형 형상으로 도시되었다.
이에 따라, 도 4a에 도시된 바와 같이, 제1 화소 구동부(PC1)는 제1 발광부(EP1), 제2 발광부(EP2), 및 인접하는 다른 발광 유닛과도 부분적으로 중첩하는 위치에 배치될 수 있다. 제2 화소 구동부(PC2)는 제1 발광부(EP1), 제2 발광부(EP1), 및 제3 발광부(EP3)와 중첩하는 위치에 배치될 수 있다. 제3 화소 구동부(PC3)는 제3 발광부(EP3)와 중첩하는 위치에 배치될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 내지 제3 화소 구동부들(PC1, PC2, PC3)의 위치는 제1 내지 제3 발광부들(EP1, EP2, EP3)로부터 독립적으로 다양한 형태 및 배열로 설계될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
연결 배선들(CN)은 복수로 제공되어 서로 이격되어 배치될 수 있다. 연결 배선들(CN)은 각각 화소 구동부들(PC1, PC2, PC3)와 발광 소자들을 연결한다. 구체적으로, 연결 배선들(CN) 각각은 발광 소자(LD)가 화소 구동부(PC)에 연결된 노드(도 2a의 N4 또는 도 2b의 N2 참조)와 대응될 수 있다.
연결 배선들(CN) 각각은 제1 접속부(이하, 발광 접속부(ECP)), 제2 접속부(이하, 구동 접속부(DCP)), 및 연결부(CNP)를 포함할 수 있다. 발광 접속부들(ECP) 각각은 대응되는 연결부(CNP)의 일단에 연결되고, 구동 접속부들(DCP) 각각은 연결부(CNP)의 타단에 연결될 수 있다.
구동 접속부(DCP)는 연결 배선(CN) 중 대응되는 화소 구동부(PC1, PC2, 또는, PC3)와 접속되는 부분을 제공할 수 있다. 본 실시예에서, 구동 접속부(DCP)는 화소 구동부(PC1, PC2, 또는, PC3)를 구성하는 트랜지스터의 일 전극과 접속된다. 구체적으로, 구동 접속부(DCP)는 도 2a에 도시된 제6 트랜지스터(T6)의 드레인이나 도 2b에 도시된 제1 트랜지스터(T1)의 드레인에 접속될 수 있다. 이에 따라, 구동 접속부(DCP)의 위치는 대응되는 화소 구동부(PC1, PC2, 또는, PC3) 중 연결 배선(CN)과 물리적으로 연결되는 트랜지스터(도 6a의 TR 참조)의 위치와 대응될 수 있다.
발광 접속부(ECP)는 연결 배선(CN) 중 대응되는 발광 소자와 접속되는 부분을 제공할 수 있다. 본 실시예에서, 발광 접속부(ECP)는 대응되는 발광 소자의 캐소드(E2_1, E2_2, 또는, E2_3)와 접속될 수 있다.
하나의 발광 유닛은 제1 내지 제3 연결 배선들(CN1, CN2, CN3)을 포함한다. 제1 연결 배선(CN1)은 제1 발광부(EP1)를 형성하는 발광 소자와 제1 화소 구동부(PC1)를 연결하고, 제2 연결 배선(CN2)은 제2 발광부(EP2)를 형성하는 발광 소자와 제2 화소 구동부(PC2)를 연결하고, 제3 연결 배선(CN3)은 제3 발광부(EP3)를 형성하는 발광 소자와 제3 화소 구동부(PC3)를 연결할 수 있다.
구체적으로, 제1 내지 제3 연결 배선들(CN1, CN2, CN3)은 제1 내지 제3 캐소드들(EL2_1, EL2_2, EL2_3)과 제1 내지 제3 화소 구동부들(PC1, PC2, PC3)을 각각 연결할 수 있다.
제1 연결 배선(CN1)은 제1 캐소드(EL2_1)와 접속된 제1 발광 접속부(ECP1), 제1 화소 구동부(PC1)와 접속된 제1 구동 접속부(DCP1), 및 제1 발광 접속부(ECP1)로부터 제1 구동 접속부(DCP1)까지 연장되는 제1 연결부(CNP1)를 포함할 수 있다.
제2 연결 배선(CN2)은 제2 캐소드(EL2_2)와 접속된 제2 발광 접속부(ECP2), 제2 화소 구동부(PC2)와 접속된 제2 구동 접속부(DCP2), 및 제2 발광 접속부(ECP2)로부터 제2 구동 접속부(DCP2)까지 연장되는 제2 연결부(CNP2)를 포함할 수 있다.
제3 연결 배선(CN3)은 제3 캐소드(EL2_3)와 접속된 제3 발광 접속부(ECP3), 제3 화소 구동부(PC3)와 접속된 제3 구동 접속부(DCP3), 및 제3 발광 접속부(ECP3)로부터 제3 구동 접속부(DCP3)까지 연장되는 제3 연결부(CNP3)를 포함할 수 있다.
제1 내지 제3 구동 접속부들(DCP1, DCP2, DCP3)은 제1 방향(DR1)을 따라 정렬될 수 있다. 상술한 바와 같이, 제1 내지 제3 구동 접속부들(DCP1, DCP2, DCP3)은 각각 제1 내지 제3 화소 구동부들(PC1, PC2, PC3)을 구성하는 접속 트랜지스터들, 예를 들어, 도 2a의 제6 트랜지스터(T6) 또는 도 2b의 제1 트랜지스터(T1)의 위치와 대응될 수 있다. 본 발명에 따르면, 화소 구동부를 발광부의 형상이나 크기, 발광 색에 관계없이 모든 화소들에 대해 동일하게 설계함으로써, 공정이 단순화되고 비용이 절감될 수 있다.
본 실시예에서, 제1 내지 제3 발광 접속부들(ECP1, ECP2, ECP3)은 발광부들(EP1, EP2, EP3)과 평면상에서 비-중첩하는 위치에 정의될 수 있다. 발광 접속부들(ECP1, ECP2, ECP3) 각각은 발광 소자가 접속되는 부분 및 팁부가 정의되는 부분을 포함하므로, 제공된 광이 표시되는 영역에 대응되는 발광 개구부(OP-PDL, 도 6a 참조)와 비-중첩하는 위치에 제공된다. 즉, 발광 접속부들(ECP1, ECP2, ECP3)은 캐소드들(EL2_1, EL2_2, EL2_3) 각각에 있어서, 발광부들(EP1, EP2, EP3)로부터 이격된 위치에 배치될 수 있으며, 캐소드들(EL2_1, EL2_2, EL2_3)은 발광 접속부들(ECP1, ECP2, ECP3)이 배치된 위치에서 연결 배선들(CN1, CN2, CN3)과 접속하기 위해 평면상에서 발광부들(EP1, EP2, EP3)로부터 돌출된 일부 영역들을 포함할 수 있다.
예를 들어, 제1 캐소드(EL2_1)는 제1 발광 접속부(ECP1)가 배치된 위치에서 제1 연결 배선(CN1)과 접속하기 위해 제1 발광부(EP1)와 비 중첩하는 위치에 제1 발광부(EP1)로부터 돌출된 형상의 돌출부를 포함한다. 발광 접속부(ECP1)는 돌출부에 제공될 수 있다. 이에 따라, 제1 발광부(EP1)의 발광 면적을 감소시키지 않으면서 제1 연결 배선(CN1)과 접속될 수 있는 제1 발광 접속부(ECP1)가 제공될 수 있다.
제1 화소 구동부(PC1), 특히 트랜지스터와 접속하는 위치가 되는 제1 구동 접속부(DCP1)는 평면상에서 제1 발광부(EP1)와 비-중첩하는 위치에 정의될 수 있다. 본 실시예에 따르면, 제1 발광부(EP1)에는 제1 연결 배선(CN1)이 배치됨으로써, 이격된 제1 캐소드(EL2_1)와 제1 화소 구동부(PC1)가 용이하게 접속될 수 있다.
제3 화소 구동부(PC3), 특히 트랜지스터와 접속하는 위치가 되는 제3 구동 접속부(DCP3)는 평면상에서 제3 발광 접속부(ECP3)와 비-중첩하는 위치에 정의되고 제3 발광부(EP3)와 중첩하는 위치에 배치될 수 있다. 본 실시예에 따르면, 제3 연결 배선(CN3)을 통해 제3 캐소드(EL2_3)와 제3 화소 구동부(PC3)가 접속됨으로써, 제3 구동 접속부(DCP3)의 위치가 제3 발광부(ECP3)와 평면상에서 중첩되더라도 제3 화소 구동부(PC3)와 제3 캐소드(EL2_3) 사이의 접속이 용이하게 이루어질 수 있다. 이에 따라, 제3 화소 구동부(PC3)의 설계에 제3 발광부(EP3)의 위치나 형상에 따른 제약이 감소될 수 있고, 회로 설계의 자유도가 향상될 수 있다.
제1 내지 제3 연결부들(CNP1, CNP2, CNP3)의 연장 방향 및/또는 형상은 이에 한정되는 것은 아니다. 발광 접속부들(ECP1, ECP2, ECP3)로부터 구동 접속부들(DCP1, DCP2, DCP3)까지 연장되어 발광 접속부들(ECP1, ECP2, ECP3) 및 구동 접속부들(DCP1, DCP2, DCP3)을 연결시킬 수 있는 경로를 제공할 수 있다면, 제1 내지 제3 연결부들(CNP1, CNP2, CNP3)의 연장 방향 및/또는 형상은 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 제2 행 발광부들(Rk+1)은 제1 행 발광 유닛들(UT11, UT12)이 제1 방향(DR1)과 나란한 축에 대하여 선대칭된 형상 및 배열을 가진 발광부들로 구성된다. 이때, 제1 행 발광 유닛들(UT11, UT12)의 관계로 인해, 제2 행 발광 유닛들(UT21, UT22)은 실질적으로 제1 행 발광 유닛들(UT11, UT12)이 제1 방향(DR1)으로 쉬프트된 형태의 발광부들로 구성될 수 있다. 즉, 제2 행 제1 열 발광 유닛(UT21)은 제1 행 제2 열 발광 유닛(UT12)과 동일한 형상의 발광부들로 구성되고, 제2 행 제2 열 발광 유닛(UT22)은 제1 행 제2 열 발광 유닛(UT12)과 동일한 형상의 발광부들로 구성될 수 있다.
본 실시예에 따르면, 연결 배선들(CN)은 제1 그룹 연결 배선들(CN1a, CN2a, CN3a) 및 제2 그룹 연결 배선들(CN1b, CN2b, CN3b)을 포함한 것으로 볼 수 있으며, 제1 행 제1 열 발광 유닛(UT11)에 배치되는 연결 배선들 및 제2 행 제2 열 발광 유닛(UT22)에 배치되는 연결 배선들은 제1 그룹 연결 배선들(CN1a, CN2a, CN3a)의 형상 및 배열 형태를 가질 수 있고, 제1 행 제2 열 발광 유닛(UT12)에 배치되는 연결 배선들 및 제2 행 제1 열 발광 유닛(UT21)에 배치되는 연결 배선들은 제2 그룹 연결 배선들(CN1b, CN2b, CN3b)의 형상 및 배열 형태를 가질 수 있다.
제1 그룹의 제1 연결 배선(CN1a)은 제1-1 발광 접속부(ECP1a), 제1-1 구동 접속부(DCP1a), 및 제1-1 연결부(CNP1a)를 포함하고, 제1 그룹의 제2 연결 배선(CN2a)은 제2-1 발광 접속부(ECP2a), 제2-1 구동 접속부(DCP2a), 및 제2-1 연결부(CNP2a)를 포함하며, 제1 그룹의 제3 연결 배선(CN3a)은 제3-1 발광 접속부(ECP3a), 제3-1 구동 접속부(DCP3a), 및 제3-1 연결부(CNP3a)를 포함할 수 있다.
제2 그룹의 제1 연결 배선(CN1b)은 제1-2 발광 접속부(ECP1b), 제1-2 구동 접속부(DCP1b), 및 제1-2 연결부(CNP1b)를 포함하고, 제2 그룹의 제2 연결 배선(CN2b)은 제2-2 발광 접속부(ECP2b), 제2-2 구동 접속부(DCP2b), 및 제2-2 연결부(CNP2b)를 포함하며, 제2 그룹의 제3 연결 배선(CN3b)은 제3-2 발광 접속부(ECP3b), 제3-2 구동 접속부(DCP3b), 및 제3-2 연결부(CNP3b)를 포함할 수 있다.
제1-1 발광 접속부(ECP1a), 제3-1 발광 접속부(ECP3a), 및 제1-2 발광 접속부(ECP1b)는 서로 인접하며 제1 방향(DR1)으로 배열될 수 있다. 평면 상에서, 제3-1 발광 접속부(ECP3a)는 대응되는 제3 발광부(EP3)로부터 제2 방향(DR2)으로 이격될 수 있다. 평면 상에서, 제1-1 발광 접속부(ECP1a)는 제3-1 발광 접속부(ECP3a) 및 대응되는 제1 발광부(EP1) 사이에 배치되고, 제2-1 발광 접속부(ECP2a)는 제3-1 발광 접속부(ECP3a) 및 대응되는 제1 발광부(EP1) 사이에 배치될 수 있다.
제2-2 발광 접속부(ECP2b), 제3-2 발광 접속부(ECP3b), 및 제2-1 발광 접속부(ECP2a)는 서로 인접하며 제1 방향(DR1)으로 배열될 수 있다. 평면 상에서, 제3-2 발광 접속부(ECP3b)는 대응되는 제3 발광부(EP3)로부터 제2 방향(DR2)의 반대 방향으로 이격될 수 있다. 평면 상에서, 제2-2 발광 접속부(ECP2b)는 제3-2 발광 접속부(ECP3b) 및 대응되는 제2 발광부(EP2) 사이에 배치되고, 제2-1 발광 접속부(ECP2a)는 제3-2 발광 접속부(ECP3b) 및 대응되는 제2 발광부(EP2) 사이에 배치될 수 있다.
한편, 도 4c를 참조하면, 본 발명의 일 실시예에 따른 애노드(EL1)는 복수의 발광부들(EP1, EP2, EP3)에 공통으로 제공될 수 있다. 즉, 애노드(E1)는 일체의 형상으로 제공되어 발광부들(EP1, EP2, EP3)이나 세퍼레이터(SPR)와 중첩하여 배치될 수 있다. 애노드(EL1)에는 제1 전원 전압(VDD, 도 2a 참조)이 인가되고 모든 발광부들(EP1, EP2, EP3)에 공통된 전압이 제공될 수 있다. 애노드(EL1)는 주변 영역(NDA, 도 3 참조)에서 제1 전원 전압(VSS, 도 2a 참조)을 제공하는 제1 전원 라인(PL1, 도 2a 참조)과 접속되거나, 표시 영역(DA, 도 3a 참조)에서 제1 전원 라인(PL1, 도 2a 참조)과 접속될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 본 실시예에 따른 애노드(EL1)에는 복수의 개구부들(OP-EL1)이 정의될 수 있다. 개구부들(OP-EL1)은 애노드(EL1)를 관통하여 정의된다. 개구부들(OP-EL1)은 발광부들(EP1, EP2, EP3)과는 비 중첩하는 위치에 배치될 수 있으며, 대체로 세퍼레이터(SPR)와 중첩하는 위치에 정의될 수 있다. 개구부들(OP-EL1)은 애노드(EL1) 하측에 배치되는 유기층, 예를 들어 후술하는 제6 절연층(60, 도 6a 참조)으로부터 발생되는 가스 등의 배출을 용이하게 한다. 이에 따라, 유기층으로부터 배출되는 가스로 인한 발광 소자의 열화 문제가 개선될 수 있다.
본 발명에 따르면, 대응하는 화소 구동부의 접속 트랜지스터와 캐소드가 평면상에서 중첩하는 발광부들과 달리, 화소 구동부의 접속 트랜지스터와 비 중첩하는 형상을 가진 캐소드를 포함하는 발광부들도 연결 배선을 더 포함함으로써, 화소 구동부에 용이하게 접속될 수 있다. 본 발명에 따르면, 연결 배선을 더 포함함으로써, 발광부들의 설계를 변경하지 않고 캐소드 형상만을 변경하여 화소 구동부에 안정적으로 접속될 수 있다. 이에 따라, 발광부들의 배열이나 형상이 화소 구동부와의 접속에 미치는 영향이 감소될 수 있어, 화소 구동부의 설계 자유도가 향상되고 발광부의 개구율 저하를 방지할 수 있다.
도 5는 어느 하나의 연결 배선(CN) 중 발광 접속부(ECP)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시한 것이다. 도 5에 도시한 발광 접속부(ECP) 및 연결부(CNP)는 각각 도 4b의 제2-2 발광 접속부(ECP2b) 및 제2-2 연결부(CNP2b)에 대응될 수 있다. 도 5의 발광 접속부(ECP) 및 연결부(CNP)에 대한 설명은 도 4b의 나머지 발광 접속부들 및 나머지 연결부들에도 동일하게 적용될 수 있다.
도 5를 참조하면, 본 실시예에 따른 발광 접속부(ECP)에는 배선 개구부(OP-CN)가 정의될 수 있다. 발광 접속부(ECP)는 배선 개구부(OP-CN)를 정의하는 내측면(IS) 및 이에 대향되는 외측면(OS)을 포함할 수 있다.
일 실시예에서, 발광 접속부(ECP)의 외측면(OS)은 평면 상에서 원 형상일 수 있다. 다만, 외측면(OS)의 형상은 이에 한정되는 것은 아니며, 다각 형상일 수도 있다.
발광 접속부(ECP)의 내측면(IS)은 오픈부들(OA, 또는 제1 부분들) 및 커버부들(CA, 또는 제2 부분들)을 포함할 수 있다. 도 5에는 내측면(IS) 중 오픈부들(OA)을 비교적 두꺼운 선으로 표현하였다. 오픈부들(OA)과 커버부들(CA)는 교번하여 배열될 수 있다. 오픈부들(OA)과 커버부들(CA)는 원 형상의 가상의 선을 따라 배열된 것일 수 있다.
본 실시예에서, 오픈부들(OA) 및 커버부들(CA) 각각은 곡률을 가질 수 있다. 오픈부들(OA) 각각은 곡률 중심(CC1)이 발광 접속부(ECP)의 내측에 정의되는 곡률을 가질 수 있다. 커버부들(CA) 각각은 곡률 중심(CC2)이 발광 접속부(ECP)의 외측(또는, 배선 개구부(OP-CN)의 내측)에 정의되는 곡률을 가질 수 있다.
도 5에는 연결 배선(CN)의 상측에 배치되는 절연층(60)을 함께 도시하였다. 본 실시예에서, 절연층(60)에는 제1 개구부(OP1)가 정의될 수 있다. 제1 개구부(OP1)는 평면 상에서 원 형상일 수 있다.
본 실시예에 따르면, 오픈부들(OA)은 제1 개구부(OP1)에 중첩할 수 있고, 제1 개구부(OP1)에 의해 절연층(60)으로부터 노출될 수 있다. 커버부들(CA)은 절연층(60)과 중첩할 수 있다. 즉, 커버부들(CA)은 절연층(60)에 의해 커버될 수 있다.
오픈부들(OA) 및 커버부들(CA)는 제1 개구부(OP1)의 경계를 따라 교번하여 배열될 수 있다. 평면 상에서, 오픈부들(OA)은 제1 개구부(OP1)의 경계를 기준으로 내측에 배치되며, 커버부들(CA)은 제1 개구부(OP1)의 경계를 기준으로 외측에 배치되는 것으로 볼 수 있고, 오픈부들(OA)은 커버부들(CA)보다 제1 개구부(OP1)의 중심(C-OP1)에 더 인접할 수 있다.
한편, 제1 개구부(OP1)의 평면 상에서의 형상은 어느 하나의 실시예로 한정되는 것은 아니며, 발광 접속부(ECP)에 교번하여 배열되는 오픈부들(OA) 및 커버부들(CA)을 제공할 수 있다면 제1 개구부(OP1)는 평면 상에서 다각 형상일 수도 있다. 도 5에 도시된 것과 같이, 연결부(CNP)는 대응되는 발광 접속부(ECP)로부터 연장될 수 있다. 다시 말해, 발광 접속부(ECP)는 연결부(CNP)의 일 단에 연결될 수 있다.
도 6a는 도 4b의 I-I'을 따라 절단한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다. 도 6b는 도 6a의 BB' 영역을 확대한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다. 도 6c는 도 6b의 CC' 영역을 확대한 본 발명의 일 실시예에 따른 표시패널의 일부 영역을 확대한 단면도이다. 도 7은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다.
도 6a를 참조하면, 일 실시예의 표시패널(DP)은 베이스층(BS), 베이스층(BS) 상에 배치된 복수의 절연층들(10, 20, 30, 40, 50, 60, PDL, SPR), 절연층들 사이에 배치된 복수의 도전 패턴들 및 반도체 패턴들을 포함할 수 있다. 도전 패턴들과 반도체 패턴들은 절연층들(10, 20, 30, 40, 50, 60, PDL, SPR) 사이에 배치되며, 화소 구동부(PC), 연결 배선(CN), 및 발광 소자(LD)를 구성할 수 있다. 도 6a에는 용이한 설명을 위해 하나의 발광부 및 하나의 연결 배선이 배치된 영역 중 어느 일 영역의 단면을 도시하였다.
베이스층(BS)은 화소 구동부(PC)가 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(BS)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(BS)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(BS)은 무기층, 유기층 또는 복합재료층일 수도 있다.
베이스층(BS)은 다층구조를 가질 수 있다. 베이스층(BS)은 제1 고분자 수지층, 상기 제1 고분자 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 고분자 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 고분자 수지층은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 고분자 수지층은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 퍼릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~계" 수지는 "~~"의 작용기를 포함하는 것을 의미한다.
베이스층(BS) 상에 배치되는 절연층들이나 도전층들 및 반도체층들 각각은 코팅 및 증착 등의 방식으로 형성될 수 있다. 이후, 복수 회의 포토리소그래피 공정들을 통해 유기층, 무기층, 반도체층, 및 도전층이 선택적으로 패터닝되어 절연층에 홀이 형성되거나, 반도체 패턴, 도전 패턴, 및 신호 라인 등이 형성될 수 있다.
표시패널(DP)은 베이스층(BS) 상에 순차적으로 적층된 제1 내지 제6 절연층들(10, 20, 30, 40, 50, 60) 및 화소 구동부(PC)를 포함할 수 있다. 도 5에는 화소 구동부(PC) 중 하나의 트랜지스터(TR)와 2 개의 커패시터들(C1, C2)을 도시하였다. 트랜지스터(TR)는 연결 배선(CN)을 통해 발광 소자(LD)에 접속되는 트랜지스터, 즉 발광소자(LD)의 캐소드(EL2)와 대응되는 노드(도 2a의 N4 또는 도 2b의 N2)에 접속되는 접속 트랜지스터와 대응되고, 구체적으로 도 2a의 제6 트랜지스터(T6)나 도 2b의 제1 트랜지스터(T1)와 대응될 수 있다. 한편, 도시되지 않았으나, 화소 구동부(PC)를 구성하는 다른 트랜지스터들은 도 6a에 도시된 트랜지스터(TR, 이하 접속 트랜지스터)와 동일한 구조를 가질 수 있다. 다만, 이는 예시적으로 설명한 것이고 화소 구동부(PC)를 구성하는 다른 트랜지스터들은 상이한 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 절연층(10)은 베이스층(BS) 상에 배치될 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층으로 도시되었다. 한편, 후술하는 절연층들은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 제1 절연층(10)은 하부 도전층(BML)을 커버하는 것일 수 있다. 즉, 표시패널은 접속 트랜지스터(TR)의 하부에 접속 트랜지스터(TR)에 중첩하게 배치된 하부 도전층(BML)을 더 포함할 수 있다. 하부 도전층(BML)은 베이스층(BS)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 접속 트랜지스터(TR)에 영향을 미치는 것을 차단할 수 있다. 또한, 하부 도전층(BML)은 하부 도전층(BML) 하부에서 접속 트랜지스터(TR)로 입사하는 광을 차단할 수 있다. 하부 도전층(BML)과 베이스층(BS) 사이에는 무기 배리어층 및 버퍼층 중 적어도 하나가 더 배치될 수도 있다.
하부 도전층(BML)은 반사형 금속을 포함할 수 있다. 예를 들어, 하부 도전층(BML)은 티타늄(Ti), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 및 구리(Cu) 등을 포함할 수 있다.
일 실시예에서, 하부 도전층(BML)은 소스 전극 패턴(W1)을 통해 트랜지스터(TR)의 소스와 연결될 수 있다. 이 경우, 하부 도전층(BML)은 트랜지스터(TR)의 소스와 동기화될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 하부 도전층(BML)은 트랜지스터(TR)의 게이트에 접속되어 게이트와 동기화될 수도 있다. 또는, 하부 도전층(BML)은 다른 전극에 연결되어 독립적으로 정전압 또는 펄스 신호를 인가 받을 수 있다. 또는, 하부 도전층(BML)은 다른 도전 패턴으로부터 고립된(isolated) 형태로 구비될 수도 있다. 본 발명의 일 실시예에 따른 하부 도전층(BML)은 다양한 실시 형태로 제공될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
접속 트랜지스터(TR)는 제1 절연층(10) 상에 배치된다. 접속 트랜지스터(TR)는 반도체 패턴(SP)과 게이트 전극(GE)을 포함할 수 있다. 반도체 패턴(SP)은 제1 절연층(10) 상에 배치될 수 있다. 반도체 패턴(SP)은 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 갈륨 아연 산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 다결정실리콘을 포함할 수도 있다.
제2 절연층(20)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴(SP)을 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
반도체 패턴(SP)은 전도성 정도에 따라 구분되는 소스 영역(SR), 드레인 영역(DR), 및 채널 영역(CR, 또는 액티브)을 포함할 수 있다. 채널 영역(CR)은 평면상에서 게이트 전극(GE)과 중첩하는 부분일 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 채널 영역(CR)을 사이에 두고 이격된 부분일 수 있다. 반도체 패턴(SP)이 산화물 반도체인 경우, 소스 영역(SR)과 드레인 영역(DR) 각각은 환원된 영역일 수 있다. 이에 따라, 소스 영역(SR)과 드레인 영역(DR)은 채널 영역(CR)에 비해 상대적으로 높은 환원 금속 함유율을 가진다. 또는, 반도체 패턴(SP)이 다결정 실리콘인 경우, 소스 영역(SR)과 드레인 영역(DR) 각각은 높은 농도로 도핑된 영역일 수 있다.
소스 영역(SR)과 드레인 영역(DR)은 채널 영역(CR)에 비해 상대적으로 높은 전도성을 가질 수 있다. 소스 영역(SR)은 접속 트랜지스터(TR)의 소스 전극과 대응되고 드레인 영역(DR)은 접속 트랜지스터(TR)의 드레인 전극과 대응될 수 있다.
도 6a에 도시된 바와 같이, 접속 트랜지스터(TR)는 소스 영역(SR)과 드레인 영역(DR)에 각각 접속된 별도의 소스 전극 패턴(W1)과 드레인 전극 패턴(W2)을 더 포함할 수 있다. 소스 전극 패턴(W1)과 반도체 패턴(SP)의 소스 영역(SR)은 접속 트랜지스터(TR)의 소스로 기능할 수 있다. 드레인 전극 패턴(W2)과 반도체 패턴(SP)의 드레인 영역(DR)은 접속 트랜지스터(TR)의 드레인으로 기능할 수 있다. 소스 전극 패턴(W1)과 드레인 전극 패턴(W2)은 각각 화소 구동부(PC)를 구성하는 라인들 중 하나와 일체로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
게이트 전극(GE)은 제2 절연층(20) 상에 배치된다. 게이트 전극(GE)은 접속 트랜지스터(TR)의 게이트에 대응될 수 있다. 게이트 전극(GE)은 반도체 패턴(SP) 상에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 게이트 전극(GE)은 반도체 패턴(SP) 하측에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
게이트 전극(GE)은 티타늄(Ti), 은(Ag), 몰리브데늄(Mo), 알루미늄(Al), 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 또는 이들의 합금 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
복수의 도전 패턴들(W1, W2, CPE1, CPE2, CPE3) 중 제1 커패시터 전극(CPE1)과 제2 커패시터 전극(CPE2)은 제1 커패시터(C1)를 구성한다. 제1 커패시터 전극(CPE1)과 제2 커패시터 전극(CPE2)은 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 이격될 수 있다.
본 발명의 일 실시예에서, 제1 커패시터 전극(CPE1)과 하부 도전층(BML)은 일체의 형상을 가질 수도 있다. 또한, 제2 커패시터 전극(CPE2)과 게이트 전극(GE)은 일체의 형상을 가질 수도 있다.
제3 절연층(30) 상에는 제3 커패시터 전극(CPE3)이 배치될 수 있다. 제3 커패시터 전극(CPE3)은 제3 절연층(30)을 사이에 두고 제2 커패시터 전극(CPE2)과 이격되며 평면상에서 중첩할 수 있다. 제3 커패시터 전극(CPE3)은 제2 커패시터 전극(CPE2)과 제2 커패시터(C2)를 구성할 수 있다.
제3 커패시터 전극(CPE3) 상에는 제4 절연층(40)이 배치될 수 있다.
제4 절연층(40) 상에는 상술한 소스 전극 패턴(W1) 및 드레인 전극 패턴(W2)이 배치될 수 있다. 본 실시예에서, 소스 전극 패턴(W1)은 제1 컨택홀(CNT1)을 통해서 반도체 패턴(SP)의 소스 영역(SR)에 연결될 수 있다. 드레인 전극 패턴(W2)은 제2 컨택홀(CNT2)을 통해서 반도체 패턴(SP)의 드레인 영역(DR)에 연결될 수 있다.
소스 전극 패턴(W1) 및 드레인 전극 패턴(W2) 상에는 제5 절연층(50) 및 제6 절연층(60)이 배치될 수 있다. 제6 절연층(60)은 도 5에서 상술한 절연층(60)에 대응될 수 있다.
제5 절연층(50) 및 제6 절연층(60) 각각은 유기층일 수 있다. 예를 들어, 제5 절연층(50) 및 제6 절연층(60) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제5 절연층(50) 및 제6 절연층(60) 사이에는 연결 배선(CN)이 배치된다. 연결 배선(CN)은 구동 접속부(DCP), 발광 접속부(ECP), 및 연결부(CNP)를 포함할 수 있다. 도 6a에는 용이한 설명을 위해 구동 접속부(DCP)와 발광 접속부(ECP)를 도시하고, 연결부(CNP)의 일부분은 생략하여 도시하였다.
구동 접속부(DCP)는 연결 배선(CN) 중 화소 구동부(PC)와 접속 되는 부분을 포함할 수 있다. 구동 접속부(DCP)는 실질적으로 접속 트랜지스터(TR)와 접속되는 부분을 포함한 것일 수 있다. 본 실시예에서, 구동 접속부(DCP)는 제5 절연층(50)을 관통하여 드레인 전극 패턴(W2)에 접속될 수 있고, 드레인 전극 패턴(W2)을 통해 반도체 패턴(SP)의 드레인 영역(DR)에 접속될 수 있다.
발광 접속부(ECP)는 연결 배선(CN) 중 발광 소자(LD)와 접속되는 부분을 포함할 수 있다. 발광 접속부(ECP)는 제1 개구부(OP1)가 정의된 제6 절연층(60)으로부터 노출될 수 있고, 제2 전극(EL2)이 직접 접속되는 부분을 포함할 수 있다. 발광 접속부(ECP)에서 제2 전극(EL2)의 접속 형태에 관한 자세한 설명은 후술한다.
제6 절연층(60) 상에는 화소 정의막(PDL) 및 발광 소자(LD)가 배치된다.
화소 정의막(PDL)은 유기층일 수 있다. 예를 들어, 화소 정의막(PDL)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
일 실시예에서, 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)에는 발광 개구부(OP-PDL, 청구항의 제3 개구부)가 정의될 수 있다. 발광 개구부(OP-PDL)는 복수로 제공되어 발광 소자들마다 대응되어 배치될 수 있다. 발광 개구부(OP-PDL)는 발광 소자(LD)의 모든 구성요소들과 중첩할 수 있으며, 실질적으로 발광 소자(LD)에 의해 발광되는 광이 표시되는 영역일 수 있다. 이에 따라, 상술한 발광부(EP, 도 3a 참조)의 형상은 실질적으로 발광 개구부(OP-PDL)의 평면상에서의 형상과 대응될 수 있다.
본 실시예에서, 제6 절연층(60)에는 연결 배선(CN)의 일부를 노출시키는 제1 개구부(OP1)가 정의되고, 화소 정의막(PDL)에는 제1 개구부(OP1)와 대응되며 발광 개구부(OP-PDL)와 이격된 제2 개구부(OP2, 청구항의 제4 개구부)가 정의될 수 있다. 제1 개구부(OP1)는 연결 배선(CN)의 일부를 노출시킴으로써, 발광 소자가 연결 배선(CN)에 접속될 수 있는 부분을 제공할 수 있다.
일 실시예에서, 복수의 도전 패턴들은 캡핑 패턴(CPP)을 더 포함할 수 있다. 캡핑 패턴(CPP)은 제6 절연층(60)으로부터 노출된 연결 배선(CN) 및 화소 정의막(PDL)으로부터 노출된 제6 절연층(60)을 커버하며 배치될 수 있다. 캡핑 패턴(CPP)의 끝단 부분은 화소 정의막(PDL)에 의해 커버될 수 있다.
발광 소자(LD)는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
발광 소자(LD)는 제1 전극(EL1), 중간층(ML), 및 제2 전극(EL2)을 포함할 수 있다. 제1 전극(EL1)은 반 투과성, 투과성, 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 제1 전극(EL1)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 파라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 갈륨 아연 산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제1 전극(EL1)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
본 실시예에서 제1 전극(EL1)은 발광 소자(LD)의 애노드(anode)일 수 있다. 즉, 제1 전극(EL1)은 제1 전원 전압 라인(PL1, 도 2a 참조)과 접속될 수 있고 제1 전원 전압(VDD, 도 2a 참조)을 수신할 수 있다. 제1 전극(EL1)은 표시 영역(DA, 도 3a 참조) 내에서 제1 전원 라인(PL1, 도 2a 참조)과 접속되거나, 주변 영역(NDA, 도 3a 참조)에서 제1 전원 라인(PL1, 도 2a 참조)과 접속될 수 있다. 후자의 경우, 제1 전원 라인(PL1, 도 2a 참조)은 주변 영역(NDA, 도 3a 참조)에 배치되고 제1 전극(EL1)은 주변 영역(NDA, 도 3a 참조)까지 연장된 형상을 가질 수 있다.
본 실시예에서, 제1 전극(EL1)은 발광 개구부(OP-PDL)에 중첩하고 세퍼레이터(SPR)에 비 중첩하는 것으로 도시되었으나, 이에 한정되지 않는다. 상술한 바와 같이 각 화소의 제1 전극들이 일체로 형성될 수 있고, 도 4c에 도시된 것처럼 일부 영역에서 개구들이 정의된 메쉬 형상을 가질 수도 있다. 즉, 복수의 발광 소자들 각각의 제1 전극(EL1)에 동일한 제1 전원 전압(VDD, 도 2a 참조)이 인가될 수 있다면 제1 전극(EL1)의 형상은 다양하게 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
중간층(ML)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 본 실시예에서, 중간층(ML)은 적어도 하나의 발광층(EML)을 포함할 수 있다. 본 실시예에서, 중간층(ML)은 발광층(EML) 및 기능층(FNL)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 기능층(FNL)은 복수의 층들로 제공되거나, 발광층(EML)을 사이에 두고 이격된 2 이상의 층들로 제공될 수 있다. 또는, 발명의 일 실시예에서, 기능층(FNL)은 생략될 수도 있다.
발광층(EML)은 제1 전극(EL1)과 제2 전극(EL2) 사이의 전위차에 대응하는 에너지를 흡수하여 발광할 수 있다. 발광층(EML)은 유기 발광 물질을 포함하는 실시예로 도시되었으나, 이에 한정되지 않고 발광층(EML)은 무기 발광 물질을 포함하거나, 유기 발광 물질과 무기 발광 물질의 혼합층으로 제공될 수도 있다.
발광층(EML)은 발광 개구부(OP-PDL)와 중첩하여 배치될 수 있다. 본 실시예에서, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EML)이 발광부들(EP, 도 3a 참조) 각각에 분리되어 형성된 경우, 발광층(EML)은 블루, 레드, 그린 중 적어도 어느 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EML)은 인접하는 발광부들(EP, 도 3a 참조)에 공통으로 제공된 일체의 형상을 가질 수도 있다. 이 경우, 발광층(EML)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
기능층(FNL)은 발광층(EML) 상에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 기능층(FNL)은 발광층(EML)과 제1 전극(EL1) 사이에 배치되거나, 복수로 제공되어 발광층(EML)과 제1 전극(EL1) 사이 및 발광층(EML)과 제2 전극(EL2) 사이에 각각 배치될 수도 있다.
기능층(FNL)은 전하의 이동을 제어할 수 있다. 기능층(FNL)은 정공 주입/수송 물질 또는 전자 주입/수송 물질을 포함할 수 있다. 기능층(FNL)은 전자 저지층, 정공 수송층, 정공 주입층, 정공 저지층, 전자 수송층, 전자 주입층, 및 전하 생성층 중 적어도 하나를 포함할 수 있다. 도 6a에서는 기능층(FNL)의 일 예시로 발광층(EML)과 제2 전극(EL2) 사이에 전자 수송층을 도시하였으나, 이에 제한되지 않고 제1 전극(EL1)과 발광층(EML) 사이 또는 제2 전극(EL2)과 발광층(EML) 사이에 배치되어 전하 이동을 제어할 수 있다면 다양한 예시를 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 전극(EL2)은 중간층(ML) 상에 배치될 수 있다. 제2 전극(EL2)은 상술한 바와 같이, 도 2a의 제4 노드(N4) 또는 도 2b의 제2 노드(N2)를 통해 화소 구동부(PC)와 접속된다. 본 실시예에서, 제2 전극(EL2)은 연결 배선(CN)을 통해 접속 트랜지스터(TR)와 전기적으로 연결될 수 있다.
본 실시예에서, 표시패널(DP)은 세퍼레이터(SPR)를 포함할 수 있다. 세퍼레이터(SPR)는 화소 정의막(PDL) 상에 배치될 수 있다. 제2 전극(EL2) 및 중간층(ML)은 오픈 마스크를 이용하여 복수의 발광부들에 공통으로 형성될 수 있다. 이때, 제2 전극(EL2)과 중간층(ML)은 세퍼레이터(SPR)에 의해 분할될 수 있다. 상술한 바와 같이, 세퍼레이터(SPR)는 각 발광부들(EP, 도 3a 참조)마다 독립되도록 각 발광부들(EP, 도 3a 참조)에 대해 폐라인 형상을 가질 수 있으며, 이에 따라, 제2 전극(EL2)은 각 발광부들(EP1, EP2, EP3, 도 4a 참조)마다 분할된 형상을 가질 수 있다. 즉, 제2 전극(EL2)은 인접하는 화소들마다 전기적으로 독립될 수 있다.
세퍼레이터(SPR) 상에는 분할 패턴들(UP1, UP2)이 배치될 수 있다. 분할 패턴들(UP1, UP2)은 제1 분할 패턴(UP1) 및 제2 분할 패턴(UP2)을 포함할 수 있다.
제1 분할 패턴(UP1)은 중간층(ML)과 동일 물질을 포함할 수 있다. 즉, 제1 분할 패턴(UP1)은 중간층(ML)을 공통적으로 형성할 때, 세퍼레이터(SPR)에 의해 중간층(ML)으로부터 분리된 잔여물에 해당할 수 있다.
제2 분할 패턴(UP2)은 제2 전극(EL2)과 동일 물질을 포함할 수 있다. 즉, 제2 분할 패턴(UP2)은 제2 전극(EL2)을 공통적으로 형성할 때, 세퍼레이터(SPR)에 의해 제2 전극(EL2)으로부터 분리된 잔여물에 해당할 수 있다.
이하, 도 6a 내지 6c를 함께 참조하여 연결 배선(CN)에 대해 자세히 설명한다.
연결 배선(CN)은 3층 구조를 가질 수 있다. 구체적으로, 연결 배선(CN)은 제1 층(L1), 제1 층(L1)의 하부에 배치된 제2 층(L2), 및 제2 층(L2)의 하부에 배치된 제3 층(L3)을 포함할 수 있다. 즉, 제3 층(L3), 제2 층(L2), 및 제1 층(L1)이 순차적으로 적층될 수 있다.
제1 층(L1)은 제2 층(L2)에 비해 상대적으로 얇은 두께를 가질 수 있다. 제1 층(L1)은 제2 층(L2) 대비 식각률(etch rate)이 낮은 물질을 포함할 수 있다. 예를 들어, 제1 층(L1)은 티타늄(Ti)을 포함할 수 있다.
제2 층(L2)은 제1 층(L1)과 상이한 물질을 포함한다. 제2 층(L2)은 도전성이 높은 물질을 포함할 수 있다. 예를 들어, 제2 층(L2)은 알루미늄(Al)을 포함할 수 있다.
제3 층(L3)은 제2 층(L2)과 상이한 물질을 포함한다. 제3 층(L3)은 제2 층(L2) 대비 식각률(etch rate)이 낮은 물질을 포함할 수 있다. 예를 들어, 제3 층(L3)은 티타늄(Ti)을 포함할 수 있다.
본 실시예에서, 연결 배선(CN)에는 배선 개구부(OP-CN, 청구항의 제2 개구부)가 정의될 수 있고, 배선 개구부(OP-CN)를 정의하는 연결 배선(CN)의 내측면(IS)은 오픈부들(OA) 및 커버부들(CA)을 포함할 수 있다. 도 6a 내지 도 6c에는 하나의 오픈부(OA)에 대한 단면 및 하나의 커버부(CA)에 대한 단면이 도시되었다.
배선 개구부(OP-CN)를 정의하는 발광 접속부(ECP)의 내측면(IS, 도 5 참조)은 제1 층(L1)의 내측면(IS_L1), 제2 층(L2)의 내측면(IS_L2), 및 제3 층(L3)의 내측면(IS_L3)을 포함할 수 있다. 따라서, 본 실시예에서, 오픈부(OA)는 제1 층(L1)의 내측면(IS_L1)의 일부, 제2 층(L2)의 내측면(IS_L2)의 일부, 및 제3 층(L3)의 내측면(IS_L3)의 일부로 이루어질 수 있고, 커버부(CA)는 제1 층(L1)의 내측면(IS_L1)의 나머지 일부, 제2 층(L2)의 내측면(IS_L2)의 나머지 일부, 및 제3 층(L3)의 내측면(IS_L3)의 나머지 일부로 이루어질 수 있다.
오픈부(OA)에는 팁부(TP)가 형성될 수 있다. 오픈부(OA)에서, 제2 층(L2)의 내측면(IS_L2)은 제1 층(L1)의 내측면(IS_L1)보다 내측에 배치될 수 있다. 다시 말해, 오픈부(OA)에서, 제1 층(L1)의 내측면(IS_L1)은 제2 층(L2) 내측면(IS_L2)으로부터 외측으로 돌출될 수 있다. 단면 상에서, 오픈부(OA)에서의 제1 층(L1)의 내측면(IS_L1)은 오픈부(OA)에서의 제2 층(L2)의 내측면(IS_L2)보다 배선 개구부(OP-CN)의 중심에 인접할 수 있다. 즉, 오픈부(OP)에서, 제2 층(L2)의 내측면(IS_L2)은 제1 층(L1)의 내측면(IS_L1)에 비해 내측에 배치되어 언더컷 형상 또는 오버행 구조를 가질 수 있다. 제1 층(L1) 중 제2 층(L2)에 비해 돌출된 부분은 팁부(TP)가 될 수 있다.
또한, 오픈부(OA)에서, 제2 층(L2)의 내측면(IS_L2)은 제3 층(L3)의 내측면(IS_L3)보다 내측에 배치될 수 있으며, 제3 층(L3)의 내측면(IS_L3)은 제2 층(L2)의 내측면(IS_L2)으로부터 외측으로 돌출될 수 있다.
연결 배선(CN)의 일부는 제6 절연층(60) 및 화소 정의막(PDL)으로부터 노출될 수 있다. 구체적으로, 제6 절연층(60)에 정의된 제1 개구부(OP1) 및 화소 정의막(PDL)에 정의된 제2 개구부(OP2)에 의해, 오픈부들(OA) 및 이에 인접한 연결 배선(CN)의 상면 일부(즉, 제1 층(L1)의 상면 일부)는 제6 절연층(60) 및 화소 정의막(PDL)으로부터 노출될 수 있다.
커버부(CA)에는 팁부가 형성되지 않을 수 있다. 즉, 커버부(CA)에서, 제1 층(L1)의 내측면(IS_L1), 제2 층(L2)의 내측면(IS_L2), 및 제3 층(L3)의 내측면(IS_L3)은 실질적으로 정렬될 수 있다.
커버부(CA)는 제6 절연층(60)에 의해 커버될 수 있다. 커버부(CA)에서, 제1 층(L1)의 내측면(IS_L1), 제2 층(L2)의 내측면(IS_L2), 및 제3 층(L3)의 내측면(IS_L3) 각각은 제6 절연층(60)과 접촉하며 제6 절연층(60)에 의해 커버될 수 있다. 이에 따라, 커버부(CA)는 제6 절연층(60) 및 화소 정의막(PDL)으로부터 노출되지 않을 수 있다.
일 실시예에서, 캡핑 패턴(CPP)은 제1 개구부(OP1)에 의해 노출된 연결 배선(CN)의 일부 및 제5 절연층(50)의 일부를 커버할 수 있다. 또한, 캡핑 패턴(CPP)은 제2 개구부(OP2)에 의해 노출된 제6 절연층(60)의 일부를 커버할 수 있다. 캡핑 패턴(CPP)의 끝단 부분은 화소 정의막(PDL)에 의해 커버될 수 있다.
캡핑 패턴(CPP)은 연결 배선(CN)을 커버함으로써, 제1 개구부(OP1)의 형성 및 연결 배선(CN)의 팁부(TP) 형성 공정 이후에 진행되는 제1 전극(EL1)의 패터닝 공정 과정에서, 연결 배선(CN)에 포함된 금속 물질(예를 들어, 제2 층(L2)의 금속 물질)이 식각액에 용해되는 것을 방지할 수 있다. 이에 따라, 본 실시예에 따른 표시패널(DP)은 캡핑 패턴(CPP)을 포함함으로써, 연결 배선(CN)에 포함된 금속 물질에 의해 제1 전극(EL1)에 포함된 금속 물질이 석출되는 현상을 방지할 수 있다.
캡핑 패턴(CPP)은 제5 절연층(50)의 상면을 따라 형성된 일단(CPN1)과 팁부(TP)가 형성된 제1 층(L1)의 상면에 형성된 타단(CPN2)을 포함할 수 있다. 즉, 캡핑 패턴(CPP)은 제6 절연층(60)으로부터 노출된 연결 배선(CN) 상에 배치되는 부분에서 단절된 부분을 포함할 수 있다. 캡핑 패턴(CPP)의 일단(CPN1)은 노출된 제2 층(L2)의 내측면(IS_L2)에 접촉하고, 타단(CPN2)은 제1 층(L1)의 끝단에 접촉할 수 있다. 한편, 캡핑 패턴(CPP)은 팁부(TP)에 의해 일부에서 단절된 부분을 포함하나, 전체적으로는 일체의 형상으로 구성된 것일 수 있다.
제2 전극(EL2)은 제1 개구부(OP1) 및 제2 개구부(OP2)의 내측에 배치되는 부분을 포함할 수 있다. 본 실시예에서, 제2 전극(EL2)의 일부는 화소 정의막(PDL)으로부터 노출된 캡핑 패턴(CPP) 상에 배치될 수 있다. 제2 전극(EL2)은 노출된 제2 층(L2)의 내측면(IS_L2)에 인접하게 형성된 일단(EN1)과 팁부(TP)가 형성된 제1 층(L1)의 상면에 인접하게 형성된 타단(EN2)를 포함할 수 있다. 즉, 제2 전극(EL2)은 제6 절연층(60)으로부터 노출된 연결 배선(CN) 상에 배치되는 부분에서 단절된 부분을 포함할 수 있다. 제2 전극(EL2)의 일단(EN1)은 노출된 제2 층(L2)의 내측면(IS_L2)에 접촉하는 캡핑 패턴(CPP)에 접촉함에 따라, 제2 전극(EL2)은 도전 패턴에 대응되는 캡핑 패턴(CPP)을 통해 연결 배선(CN)에 접속될 수 있다.
중간층(ML)도 제1 개구부(OP1) 및 제2 개구부(OP2)의 내측에 배치되며, 팁부(TP)를 기준으로 두 부분으로 단절된 부분을 포함할 수 있다. 본 실시예에서, 중간층(ML)은 화소 정의막(PDL)으로부터 노출된 캡핑 패턴(CPP)과 접촉할 수 있다. 중간층(ML)은 노출된 제2 층(L2)의 내측면(IS_L2)에 인접하게 형성된 일단(MN1)과 팁부(TP)가 형성된 제1 층(L1)의 상면에 인접하게 형성된 타단(MN2)을 포함할 수 있다. 즉, 중간층(ML)은 제6 절연층(60)으로부터 노출된 연결 배선(CN) 상에 배치되는 부분에서 단절된 부분을 포함할 수 있다.
한편, 제2 전극(EL2) 및 중간층(ML) 각각은 팁부(TP)에 의해 일부에서 단절된 부분을 포함하나, 전체적으로는 일체의 형상으로 구성된 것일 수 있다.
본 실시예에서, 제2 전극(EL2)의 증착 물질과 중간층(ML)의 증착 물질 간의 증착 각도 차이에 의해, 제2 전극(EL2)은 노출된 제2 층(L2)의 내측면(IS_L2)과 접촉하는 캡핑 패턴(CPP) 중 중간층(ML)에 의해 노출된 부분과 접촉할 수 있다.
한편, 실시예에 따라 캡핑 패턴(CPP)은 생략될 수도 있다. 이때, 중간층(ML)이 제1 개구부(OP1)에 의해 노출된 연결 배선(CN)의 일부 및 제5 절연층(50)의 상면의 일부와 제2 개구부(OP2)에 의해 노출된 제6 절연층(60)의 일부에 접촉될 수 있다. 또한, 제2 전극(EL2)은 노출된 제2 층(L2)의 내측면(IS_L2) 중 중간층(ML)으로부터 노출된 부분에 직접 접촉되어, 발광 접속부(ECP)에 접속될 수 있다.
본 발명에 따르면, 표시패널(EP)은 연결 배선(CN)을 포함함으로써, 제2 전극(EL2)과 접속 트랜지스터(TR) 사이의 전기적 접속을 용이하게 할 수 있다. 또한, 본 발명에 따르면, 연결 배선(CN)에 팁부(TP)를 형성함으로써, 중간층(ML)에 대한 별도의 패터닝 공정 없이 연결 배선(CN) 또는 캡핑 패턴(CPP)을 부분적으로 노출시킬 수 있다. 또한, 제2 전극(EL2)은 증착 각도의 제어를 통해 노출된 연결 배선(CN) 또는 캡핑 패턴(CPP)에 접촉시킬 수 있다. 따라서, 화소 구동부(PC)와 접속되는 제2 전극(EL2)이 제1 전극(EL1)의 형성 이후에 형성되더라도 화소 구동부(PC)와 접속될 수 있는 표시패널(DP)이 용이하게 구현될 수 있다.
도 7에는 연결 배선(CN) 중 일 발광 접속부(ECP)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시하였으며, 도 7의 연결 배선(CN)의 일부는 도 5의 연결 배선(CN)의 일부와 대응될 수 있다. 도 7에는 연결 배선(CN)과 제6 절연층(60), 화소 정의막(PDL), 및 캡핑 패턴(CPP)의 관계를 도시하였다.
도 7을 참조하면, 오픈부들(OA) 및 커버부들(CA)이 교번하여 배열될 수 있다. 오픈부들(OA) 각각은 제1 개구부(OP1)와 중첩하여 제6 절연층(60)으로부터 노출되며 팁부가 형성되는 반면, 커버부들(CA) 각각은 제6 절연층(60)에 의해 커버되며 팁부가 형성되지 않을 수 있다. 따라서, 팁부(TP, 도 6c 참조)가 형성된 부분들과 팁부가 형성되지 않은 부분들이 교대로 배치될 수 있다.
제2 개구부(OP2)는 평면 상에서 제1 개구부(OP1)와 중첩할 수 있다. 제2 개구부(OP2)의 평면적은 제1 개구부(OP1)의 평면적보다 크거나 동일할 수 있다. 일 실시예에서, 제2 개구부(OP2)는 평면 상에서 원 형상일 수 있다.
캡핑 패턴(CPP)은 제2 개구부(OP2) 전체와 중첩할 수 있다. 캡핑 패턴(CPP)의 평면적은 제2 개구부(OP2)의 평면적보다 클 수 있다. 캡핑 패턴(CPP)의 끝단은 모두 화소 정의막(PDL)에 의해 커버될 수 있다.
본 실시예에서, 캡핑 패턴(CPP)은 평면 상에서 원 형상일 수 있다. 다만, 캡핑 패턴(CPP)의 평면 상에서의 형상은 제1 개구부(OP1)의 형상 및 제1 접속부의 외측면(OS)의 형상 등에 따라 달라질 수 있다.
본 실시예에 따르면, 발광 접속부(ECP)에 정의된 배선 개구부(OP-CN)를 통해 제2 전극(EL2, 도 6a 참조)의 접속 영역을 확보할 수 있다. 따라서, 일 방향으로 연장된 단일 면을 통해 제2 전극(EL2, 도 6a 참조)이 접속되는 비교예 대비, 평면 상에서 폐-라인 형상인 배선 개구부(OP-CN)를 정의하는 내측면(IS)을 통해 제2 전극(EL2, 도 6a 참조)이 접속되는 본 실시예의 경우, 동일 평면적의 제1 개구부(OP1) 내에서 제2 전극(EL2, 도 6a 참조)이 발광 접속부(ECP)에 접속되는 면적을 늘릴 수 있다. 따라서, 제2 전극(EL2, 도 6a 참조)의 접속 저항을 감소시킬 수 있고, 제2 전극(EL2, 도 6a 참조)에서의 전압 강하 발생을 줄일 수 있다. 이를 통해, 전기적 신뢰도가 개선된 표시패널(DP, 도 1 참조)을 제공할 수 있다.
또는, 상술한 비교예 대비 본 실시예에서, 제2 전극(EL2, 도 6a 참조)의 접속 면적을 일정 수준으로 확보하기 위해 요구되는 제1 개구부의(OP1) 평면적이 더 작을 수 있다. 따라서, 제1 개구부(OP1)의 평면적, 캡핑 패턴(CPP)의 평면적, 및 제2 개구부(OP2)의 평면적을 줄일 수 있어, 발광부들(EP, 도 3 참조)이 배치될 수 있는 면적이 늘어날 수 있다. 이를 통해, 고해상도 구현이 용이한 표시패널(DP, 도 1 참조)을 제공할 수 있다.
또한, 본 실시예에 따르면, 오픈부들(OA)과 역곡률을 갖는 커버부들(CA)을 제공함으로써, 제1 개구부(OP1)의 형성 공정 과정에서 공정 오차가 발생하여, 제1 개구부(OP1)의 위치가 기-설정된 위치와 다소 차이가 존재하더라도, 커버부들(CA)을 통해 제2 전극(EL2, 도 6a 참조)의 접속 면적을 보상할 수 있다. 이때, 공정 오차에 의해 커버부들(CA) 중 제6 절연층(60)에 의해 노출된 부분에는 팁부(TP, 도 6c 참조)가 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다. 도 8에는 어느 하나의 연결 배선(CN-1) 및 제6 절연층(60)을 도시하였고, 연결 배선(CN-1) 중 발광 접속부(ECP-1)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시하였다. 도 4a 내지 도 7에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 8을 참조하면, 본 실시예에 따른 발광 접속부(ECP-1)에는 배선 개구부(OP-CN1)가 정의될 수 있다. 배선 개구부(OP-CN1)를 정의하는 연결 배선(CN-1)의 내측면(IS-1)은 오픈부들(OA-1) 및 커버부들(CA-1)을 포함하며, 오픈부들(OA-1) 및 커버부들(CA-1)은 원 형상의 가상의 선을 따라 교번하여 배열될 수 있다.
본 실시예에서, 오픈부들(OA-1) 및 커버부들(CA-1)은 평면 상에서 직선으로만 구성될 수 있다. 구체적으로, 오픈부들(OA-1) 및 커버부들(CA-1)은 평면 상에서 직선으로 구성된 지그재그 형상을 가질 수 있다.
예룰 들어, 오픈부들(OA-1) 및 커버부들(CA-1) 각각은 V자 형상을 가질 수 있다. 오픈부들(OA-1)의 V자 형상에서의 꼭지점(E1, 또는 중심)은 제1 개구부(OP1)의 중심(C-OP1)에 가까워지는 방향을 가리킬 수 있다. 커버부들(CA-1)의 V자 형상에서의 꼭지점(E2, 또는 중심)은 제1 개구부(OP1)의 중심(C-OP1)과 멀어지는 방향을 가리킬 수 있다.
오픈부들(OA-1)은 제1 개구부(OP1)에 중첩하여 제6 절연층(60)으로부터 노출되고, 커버부들(CA-1)은 제6 절연층(60)에 의해 커버될 수 있다. 오픈부들(OA-1) 각각은 V자 형상에서의 꼭지점(E1)(또는, 오픈부들(OA-1) 각각의 중앙 부분)에 인접할수록 제1 개구부(OP1)의 중심(C-OP1)에 가까워지며, 커버부들(CA-1)은 V자 형상에서의 꼭지점(E2)(또는, 커버부들(CA-1) 각각의 중앙 부분)에 인접할수록 제1 개구부(OP1)의 중심(C-OP1)으로부터 멀어질 수 있다.
오픈부들(OA-1)에는 팁부(TP, 도 6c 참조)가 형성되어, 오픈부들(OA-1)에서 제2 전극(EL2, 도 6c 참조)이 연결 배선(CN-1)의 내측면(IS-1)에 접속될 수 있다. 커버부들(CA-1)에는 팁부가 형성되지 않음에 따라, 제2 전극(EL2, 도 6a 참조)이 발광부(EP1, EP2, EP3, 도 4a 참조)와 중첩하는 영역, 즉, 발광 개구부(OP-PDL, 도 6a 참조)까지 연장될 수 있는 통로를 제공할 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도둘이다. 도 9a 및 도 9b에는 어느 하나의 연결 배선(CN-A) 중 발광 접속부(ECP-A)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시하였다. 도 9a에서는 연결 배선(CN-A)과 제6 절연층(60)을 함께 도시하였고, 도 9b에는 연결 배선(CN-A)과 제6 절연층(60), 화소 정의막(PDL), 및 캡핑 패턴(CPP')을 함께 도시하여, 구성들 간의 평면 상에서의 배치 관계를 나타내었다. 도 1 내지 도 7에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 9a를 참조하면, 본 실시예에 따른 발광 접속부(ECP-A)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 일 방향에서 연장되고, 제2 부분(P2)은 제1 부분(P1)의 끝단 부분으로부터 일 방향과 교차하는 제1 교차 방향에서 연장될 수 있다. 도 9a에는 일 방향이 제1 방향(DR1)에 대응되고, 제1 교차 방향이 제2 방향(DR2)에 대응되는 것을 예시적으로 도시한 것으로, 일 방향 및 제1 교차 방향이 이루는 각도는 어느 하나의 실시예로 한정되는 것은 아니다. 이하, 일 방향이 제1 방향(DR1)에 대응되고, 제1 교차 방향이 제2 방향(DR2)에 대응되는 것을 기준으로 설명한다.
제1 방향(DR1)을 따라 연장되는 제1 부분(P1)의 측면들 중 제2 부분(P2)에 인접한 측면을 제1 측면(IS1)으로 지칭할 수 있다. 제2 방향(DR2)을 따라 연장되는 제2 부분(P2)의 측면들 중 제1 측면(IS1)의 일단으로부터 연장된 측면을 제2 측면(IS2)으로 지칭할 수 있다. 제1 측면(IS1) 및 제2 측면(IS2)이 이루는 각도(θ)는 180도 미만일 수 있다.
본 실시예에서, 제1 측면(IS1)은 제1 오픈부(OA1) 및 제1 커버부(CA1)을 포함할 수 있다.
본 실시예에서는, 제1 오픈부(OA1)는 제6 절연층(60)에 정의된 제1 개구부(OP1')와 중첩하며, 제6 절연층(60)으로부터 노출된 부분으로 정의될 수 있다. 제1 오픈부(OA1)는 팁부(TP, 도 6c 참조)가 형성된 부분일 수 있다. 또한, 제1 커버부(CA1)는 제6 절연층(60)에 의해 커버되는 부분으로 정의될 수 있다. 제1 커버부(CA1)는 팁부가 형성되지 않은 부분일 수 있다. 제1 오픈부(OA1)의 단면 상에서의 형상은 도 6a 내지 도 6c에서 상술한 오픈부(OA, 도 6a 참조)의 형상과 대응되고, 제1 커버부(CA1)의 단면 상에서의 형상은 도 6a 내지 도 6c에서 상술한 커버부(CA, 도 6a 참조)의 형상과 대응될 수 있다.
제1 오픈부(OA1)의 일단은 제2 측면(IS2)과 연결되고, 제1 커버부(CA1)는 제2 측면(IS2)과 이격된 제1 오픈부(OA1)의 타단으로부터 연장될 수 있다. 제1 커버부(CA1)는 제1 측면(IS1) 중 제1 오픈부(OA1)을 제외한 나머지 부분일 수 있다.
한편, 실시예에 따라, 제1 커버부(CA1)는 생략될 수 있고, 제1 측면(IS1)은 제1 오픈부(OA1)으로만 이루어질 수도 있다. 이때, 제1 측면(IS1) 전체가 제6 절연층(60)으로부터 노출되며, 제1 측면(IS1) 전체에 팁부(TP, 도 6c 참조)가 형성될 수 있다.
본 실시예에서, 제2 측면(IS2)은 제2 오픈부(OA2) 및 제2 커버부(CA2)을 포함할 수 있다.
본 실시예에서는, 제2 오픈부(OA2)는 제6 절연층(60)에 정의된 제1 개구부(OP1')와 중첩하며, 제6 절연층(60)으로부터 노출된 부분으로 정의될 수 있다. 제2 오픈부(OA2)는 팁부(TP, 도 6c 참조)가 형성된 부분일 수 있다. 또한, 제2 커버부(CA2)는 제6 절연층(60)에 의해 커버되는 부분이며, 팁부가 형성되지 않은 부분일 수 있다. 즉, 제2 오픈부(OA2)의 단면 상에서의 형상은 도 6a 내지 도 6c에서 상술한 오픈부(OA, 도 6a 참조)의 형상과 대응되고, 제2 커버부(CA2)의 단면 상에서의 형상은 도 6a 내지 도 6c에서 상술한 커버부(CA, 도 6a 참조)의 형상과 대응될 수 있다.
제2 오픈부(OA2)의 일단은 제1 오픈부(OA1)과 연결되고, 제2 커버부(CA2)는 제1 오픈부(OA1)과 이격된 제2 오픈부(OA2)의 타단으로부터 연장될 수 있다. 제2 커버부(CA2)는 제2 측면(IS2) 중 제2 오픈부(OA2)을 제외한 나머지 부분일 수 있다.
한편, 실시예에 따라, 제2 커버부(CA2)는 생략될 수 있고, 제2 측면(IS2)은 제2 오픈부(OA2)으로만 이루어질 수도 있다. 이때, 제2 측면(IS2) 전체는 제6 절연층(60)으로부터 노출되며 제2 측면(IS2) 전체에 팁부(TP, 도 6c 참조)가 형성될 수 있다.
본 실시예에 따르면, 제1 및 제2 오픈부들(OA1, OA2)에 팁부(TP, 도 6c 참조)가 형성됨에 따라, 제2 전극(EL2, 도 6a 참조)이 연결 배선(CN-A)의 제1 측면(IS1)의 적어도 일부 및 제2 측면(IS2)의 적어도 일부에 접속될 수 있다. 제1 및 제2 커버부들(CA1, CA2)에는 팁부가 형성되지 않음에 따라, 제2 전극(EL2, 도 6a 참조)이 발광 개구부(OP-PDL, 도 6a 참조)까지 연장될 수 있는 통로를 제공할 수 있다.
제1 측면(IS1)을 제외한 제1 부분(P1)의 다른 측면들 및 제2 측면(IS2)을 제외한 제2 부분(P2)의 다른 측면들은 모두 제6 절연층(60)에 의해 커버될 수 있다.
본 실시예에서, 연결부(CNP)는 제1 측면(IS1)에 대향되는 제1 부분(P1)의 제1 대향 측면(IS1_F)으로부터 연장될 수 있다. 다만, 이에 한정되는 것은 아니며, 연결부(CNP)는 제2 방향(DR2)으로 연장된 제1 부분(P1)의 측면들 중 어느 하나로부터 연장될 수도 있다. 또는, 제2 측면(IS2)에 대향되는 제2 부분(P2)의 제2 대향 측면(IS2_F)으로부터 연장될 수도 있고, 제1 방향(DR1)으로 연장된 제2 부분(P2)의 측면들 중 어느 하나로로부터 연장될 수도 있다.
본 실시예에서, 제1 개구부(OP1')는 평면 상에서 사각 형상일 수 있다. 예를 들어, 제1 개구부(OP1')의 경계는 제1 방향(DR1)으로 연장된 변들 및 제2 방향(DR2)으로 연장된 변들을 포함할 수 있다.
도 9b를 참조하면, 화소 정의막(PDL)의 제2 개구부(OP2')는 제1 개구부(OP1') 전체와 중첩할 수 있다. 제2 개구부(OP2')의 평면적은 제1 개구부(OP1')의 평면적보다 크거나 동일할 수 있다. 이에 따라, 제1 및 제2 오픈부들(OA1, OA2)은 제2 개구부(OP2')에 의해 화소 정의막(PDL)으로부터 노출될 수 있다.
본 실시예에서, 제2 개구부(OP2')는 평면 상에서 사각 형상일 수 있다. 예를 들어, 제2 개구부(OP2')의 경계는 제1 방향(DR1)으로 연장된 변들 및 제2 방향(DR2)으로 연장된 변들로 이루어질 수 있다.
캡핑 패턴(CPP')은 제2 개구부(OP2')보다 큰 평면적을 가지며, 제2 개구부(OP2') 전체와 중첩할 수 있다. 캡핑 패턴(CPP')의 끝단 부분은 모두 화소 정의막(PDL)에 의해 커버될 수 있다.
본 실시예에서, 캡핑 패턴(CPP')은 평면 상에서 사각 형상일 수 있다. 예를 들어, 캡핑 패턴(CPP')은 제1 방향(DR1)으로 연장된 변들 및 제2 방향(DR2)으로 연장된 변들로 이루어질 수 있다.
한편, 제1 개구부(OP1')의 평면 상에서의 형상, 제2 개구부(OP2')의 평면 상에서의 형상, 및 캡핑 패턴(CPP')의 평만 상에서의 형상은 발광 소자가 접속될 수 있는 부분을 제공할 수 있다면 어느 하나의 실시예로 한정되는 것은 아니다.
본 실시예에 따르면, 제1 방향(DR1)으로 연장된 제1 오픈부(OA1) 및 이로부터 제2 방향(DR2)으로 연장된 제2 오픈부(OA2)는 제2 전극(EL2, 도 6a 참조)이 접속될 수 있는 측면을 제공함으로써, 제2 전극(EL2, 도 6a 참조)은 대응되는 제1 개구부(OP1') 내에서 발광 접속부(ECP-A)의 절곡된(또는, 서로 다른 방향을 따라 연장되는) 두 면들을 통해 접속될 수 있다. 이에 따라, 일 방향으로 연장된 단일 면을 통해 제2 전극이 접속되는 비교예 대비, 절곡된 두 면들을 통해 제2 전극(EL2, 도 6a 참조)이 접속되는 본 실시예의 경우, 동일 평면적의 제1 개구부(OP1') 내에서 제2 전극(EL2, 도 6a 참조)이 발광 접속부(ECP-A)에 접속되는 면적을 늘릴 수 있다. 따라서, 제2 전극(EL2, 도 6a 참조)의 접속 저항을 감소시킬 수 있고, 제2 전극(EL2, 도 6a 참조)에서의 전압 강하 발생을 줄일 수 있다. 이를 통해, 전기적 신뢰도가 개선된 표시패널(DP, 도 1 참조)을 제공할 수 있다.
또는, 상술한 비교예 대비 본 실시예에서, 제2 전극(EL2, 도 6a 참조)의 접속 면적을 일정 수준으로 확보하기 위해 요구되는 제1 개구부의(OP1') 평면적이 더 작을 수 있다. 따라서, 제1 개구부(OP1')의 평면적, 캡핑 패턴(CPP')의 평면적, 및 제2 개구부(OP2')의 평면적을 줄일 수 있어, 발광부들(EP, 도 3 참조)이 배치될 수 있는 면적이 늘어날 수 있다. 이를 통해, 고해상도 구현이 용이한 표시패널(DP, 도 1 참조)을 제공할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다. 도 10에는 어느 하나의 연결 배선(CN-B) 및 제6 절연층(60)을 도시하였고, 연결 배선(CN-B) 중 발광 접속부(ECP-B)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시하였다. 도 1 내지 도 9b에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 10을 참조하면, 본 실시예에 따른 발광 접속부(ECP-B)는 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3)을 포함할 수 있다.
제1 부분(P1)은 일 방향으로 연장되고, 제2 부분(P2)은 제1 부분(P1)의 끝단 부분으로부터 일 방향과 교차하는 제1 교차 방향으로 연장될 수 있다. 본 실시예에서, 발광 접속부(ECP-B)는 제3 부분(P3)을 더 포함할 수 있고, 제3 부분(P3)은 제1 부분(P1)과 이격된 제2 부분(P2)의 끝단 부분으로부터 제1 교차 방향과 교차하는 제2 교차 방향으로 연장될 수 있다. 제3 부분(P3)은 제1 부분(P1)과 마주할 수 있다.
도 10에는 일 방향 및 제2 교차 방향 각각이 제1 방향(DR1)에 대응되고, 제1 교차 방향이 제2 방향(DR2)에 대응되는 것을 예시적으로 도시한 것으로, 일 방향과 제1 및 제2 교차 방향들이 이루는 각도는 어느 하나의 실시예로 한정되는 것은 아니다. 이하, 일 방향 및 제2 교차 방향 각각이 제1 방향(DR1)에 대응되고, 교차 방향이 제2 방향(DR2)에 대응되는 것을 기준으로 설명한다.
제1 방향(DR1)을 따라 연장되는 제1 부분(P1)의 측면들 중 제2 부분(P2)에 인접한 측면을 제1 측면(IS1)으로 지칭하고, 제2 방향(DR2)을 따라 연장되는 제2 부분(P2)의 측면들 중 제1 측면(IS1)의 일단으로부터 연장된 측면을 제2 측면(IS2)으로 지칭할 수 있다. 제1 방향(DR1)을 따라 연장되는 제3 부분(P3)의 측면들 중 제2 부분(P2)에 인접한 측면, 즉, 제2 측면(IS2)으로부터 연장된 측면을 제3 측면(IS3)으로 지칭할 수 있다. 제1 측면(IS1) 및 제2 측면(IS2)이 이루는 각도(θ1) 및 제2 측면(IS2) 및 제3 측면(IS3)이 이루는 각도(θ2) 각각은 180도 미만일 수 있다.
제1 측면(IS1)은 제1 오픈부(OA1) 및 제1 커버부(CA1)을 포함할 수 있고, 제1 오픈부(OA1) 및 제1 커버부(CA1)는 도 9a에서 상술한 설명이 동일하게 적용될 수 있다.
본 실시예에서, 제2 측면(IS2)은 제2 오픈부(OA2)만을 포함할 수 있다. 즉, 제2 측면(IS2) 전체는 제1 개구부(OP1')와 중첩하며, 제6 절연층(60)으로부터 노출될 수 있다. 제2 측면(IS2) 전체에는 팁부(TP, 도 6c 참조)가 형성될 수 있다. 제2 측면(IS2)의 단면 상에서의 형상은 도 6a에 도시한 오픈부(OA)의 형상과 대응될 수 있다.
제3 측면(IS3)은 제3 오픈부(OA3) 및 제3 커버부(CA3)을 포함할 수 있다.
본 실시예에서는, 제3 오픈부(OA3)는 제6 절연층(60)에 정의된 제1 개구부(OP1')와 중첩하며, 제6 절연층(60)으로부터 노출된 부분으로 정의될 수 있다. 제3 오픈부(OA3)는 팁부(TP, 도 6c 참조)가 형성된 부분일 수 있다. 또한, 제3 커버부(CA3)는 제6 절연층(60)에 의해 커버되는 부분으로 정의될 수 있다. 제3 커버부(CA3)는 팁부가 형성되지 않은 부분일 수 있다. 즉, 제3 오픈부(OA3)의 단면 상에서의 형상은 도 6a에 도시한 오픈부(OA)의 형상과 대응되고, 제3 커버부(CA3)의 단면 상에서의 형상은 도 6a에 도시한 커버부(CA)의 형상과 대응될 수 있다.
제3 오픈부(OA3)의 일단은 제2 오픈부(OA2)과 연결되고, 제3 커버부(CA3)는 제2 오픈부(OA2)과 이격된 제3 오픈부(OA3)의 타단으로부터 연장될 수 있다. 제3 오픈부(OA3)는 제1 오픈부(OA1)와 이격된 제2 오픈부(OA2)의 타단으로부터 연장될 수 있다.
한편, 실시예에 따라, 제3 커버부(CA3)는 생략될 수 있고, 제3 측면(IS3)은 제3 오픈부(OA3)으로만 이루어질 수도 있다. 이때, 제3 측면(IS3) 전체는 제6 절연층(60)으로부터 노출되며, 제3 측면(IS3) 전체에 팁부(TP, 도 6c 참조)가 형성될 수 있다.
본 실시예에 따르면, 제2 전극(EL2, 도 6a 참조)은 대응되는 제1 개구부(OP1') 내에서 발광 접속부(ECP-B)의 절곡된 세 면들을 통해 접속될 수 있다. 이에 따라, 일정 수준의 평면적을 갖는 제1 개구부(OP1') 내에서 제2 전극(EL2, 도 6a 참조)이 발광 접속부(ECP-B)에 접속되는 면적을 늘릴 수 있고, 전기적 신뢰도가 개선된 표시패널(DP, 도 1 참조)을 제공할 수 있다.
또는, 요구되는 제2 전극(EL2, 도 6a 참조)의 접속 면적을 확보하면서, 제1 개구부(OP1')의 평면적, 캡핑 패턴(CPP', 도 9b 참조)의 평면적, 및 제2 개구부(OP2', 도 9b 참조)의 평면적을 줄일 수 있고, 이를 통해, 고해상도 구현이 용이한 표시패널(DP, 도 1 참조)을 제공할 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다. 도 11에는 어느 하나의 연결 배선(CN-C) 및 제6 절연층(60)을 도시하였고, 연결 배선(CN-C) 중 발광 접속부(ECP-C)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시하였다. 도 1 내지 도 10에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 11을 참조하면, 본 실시예에 따른 발광 접속부(ECP-C)는 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3)을 포함할 수 있다. 제1 내지 제3 부분들(P1, P2, P3)에 대한 설명은 도 10에서 상술한 내용이 동일하게 적용될 수 있다.
제1 부분(P1)의 제1 측면(IS1)은 제1 오픈부(OA1) 및 제1 커버부(CA1)을 포함할 수 있다. 제1 오픈부(OA1)는 제6 절연층(60)에 정의된 제1 개구부(OP1')와 중첩하며, 제6 절연층(60)으로부터 노출된 부분으로 정의될 수 있다. 제1 오픈부(OA1)는 팁부(TP, 도 6c 참조)가 형성된 부분일 수 있다. 제3 커버부(CA3)는 제6 절연층(60)에 의해 커버되는 부분으로 정의되며, 팁부가 형성되지 않은 부분일 수 있다.
본 실시예에서, 제1 커버부(CA1)는 제1 서브부(S1) 및 제2 서브부(S2)을 포함할 수 있다. 제1 서브부(S1) 및 제2 서브부(S2)는 제1 오픈부(OA1)를 사이에 두고 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 서브부(S1)는 제2 부분(P2)의 제2 측면(IS2)에 인접한 부분일 수 있다.
본 실시예에서, 제2 부분(P2)의 제2 측면(IS2)은 제2 커버부(CA2)만을 포함할 수 있다. 즉, 제2 측면(IS2) 전체는 제6 절연층(60)에 의해 커버되며, 제2 측면(IS2) 전체에는 팁부가 형성되지 않을 수 있다. 제2 커버부(CA2)는 제1 오픈부(OA1)과 이격된 제1 서브부(S1)의 일단으로부터 연장된 부분일 수 있다.
제3 부분(P3)의 제3 측면(IS3)은 제3 오픈부(OA3) 및 제3 커버부(CA3)를 포함할 수 있다. 제3 오픈부(OA3)는 제6 절연층(60)에 정의된 제1 개구부(OP1')와 중첩하며, 제6 절연층(60)으로부터 노출된 부분으로 정의될 수 있다. 제3 오픈부(OA3)는 팁부(TP, 도 6c 참조)가 형성된 부분일 수 있다. 제3 커버부(CA3)는 제6 절연층(60)에 의해 커버되는 부분으로 정의되며, 팁부가 형성되지 않은 부분일 수 있다.
본 실시예에서, 제3 커버부(CA3)는 제3 서브부(S3) 및 제4 서브부(S4)를 포함할 수 있다. 제3 서브부(S3) 및 제4 서브부(S4)는 제3 오픈부(OA3)를 사이에 두고 서로 제1 방향(DR1)으로 이격될 수 있다. 제3 서브부(S3)는 제2 부분(P2)의 제2 측면(IS2)에 인접한 부분일 수 있다.
일 실시예에서, 제3 오픈부(OA3)는 제1 오픈부(OA1)와 제2 방향(DR2)에서 마주할 수 있다. 또한, 제3 및 제4 서브부들(S3, S4)은 각각 제1 및 제2 서브부들(S1, S2)과 제2 방향(DR2)에서 마주할 수 있다.
즉, 본 실시예에 따르면, 제2 전극(EL2, 도 6a 참조)은 대응되는 제1 개구부(OP1') 내에서 서로 마주하는 두 면들을 통해 발광 접속부(ECP-C)에 접속될 수 있다. 이에 따라, 일정 수준의 평면적을 갖는 제1 개구부(OP1') 내에서 제2 전극(EL2, 도 6a 참조)이 발광 접속부(ECP-B)에 접속되는 면적을 늘릴 수 있고, 전기적 신뢰도가 개선된 표시패널(DP, 도 1 참조)을 제공할 수 있다.
또는, 요구되는 제2 전극(EL2, 도 6a 참조)의 접속 면적을 확보하면서, 제1 개구부(OP1')의 평면적, 캡핑 패턴(CPP', 도 9b 참조)의 평면적, 및 제2 개구부(OP2', 도 9b 참조)의 평면적을 줄일 수 있고, 이를 통해, 고해상도 구현이 용이한 표시패널(DP, 도 1 참조)을 제공할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다. 도 12에는 어느 하나의 연결 배선(CN-D) 및 제6 절연층(60)을 도시하였고, 연결 배선(CN-D) 중 발광 접속부(ECP-D)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시하였다. 도 1 내지 도 11에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 12를 참조하면, 본 실시예에 따른 발광 접속부(ECP-D)는 제1 부분(P1), 제2 부분(P2), 및 제3 부분(P3)을 포함할 수 있다. 제1 내지 제3 부분들(P1, P2, P3)에 대한 설명은 도 10에서 상술한 내용이 동일하게 적용될 수 있다.
제1 측면(IS1)은 제1 부분(P1)의 연장 방향, 즉, 제1 방향(DR1)을 따라 연장될 수 있다. 제2 측면(IS2)은 제2 부분(P2)의 연장 방향, 즉, 제2 방향(DR2)을 따라 연장될 수 있다. 제3 측면(IS3)은 제3 부분(P3)의 연장 방향, 즉, 제1 방향(DR1)을 따라 연장될 수 있다.
본 실시예에서, 제1 측면(IS1)은 제1 오픈부(OA1) 및 제1 커버부(CA1)을 포함할 수 있다. 제1 오픈부(OA1) 및 제1 커버부(CA1)에 대한 설명은 도 10에서 상술한 내용이 유사하게 적용될 수 있다.
본 실시예에 따른 제1 오픈부(OA1)는 제1 오목부들(A1) 및 제1 볼록부들(B1)을 포함할 수 있다. 제1 오목부들(A1) 및 제1 볼록부들(B1)은 제1 방향(DR1)을 따라 교번하여 배열될 수 있다.
본 실시예에서, 제1 오목부들(A1) 및 제1 볼록부들(B1) 각각은 곡률을 가질 수 있다. 예를 들어, 제1 오목부들(A1) 및 제1 볼록부들(B1)은 평면 상에서 곡선으로 구성될 수 있다. 제1 오목부들(A1) 각각은 곡률 중심이 발광 접속부(ECP-D)의 외측에 정의되는 곡률을 가질 수 있다. 제1 볼록부들(B1) 각각은 곡률 중심이 발광 접속부(ECP-D)의 내측에 정의되는 곡률을 가질 수 있다. 따라서, 제1 방향(DR1)으로 연장된 가상의 직선(L)을 기준으로, 제1 오목부들(A1)은 가상의 직선(L)으로부터 함몰된 형상을 이룰 수 있고, 제1 볼록부들(B1)은 가상의 직선(L)으로부터 돌출된 형상을 이룰 수 있다.
본 실시예에 따른 제1 커버부(CA1)는 제1 더미부(D1) 및 제1 평탄부(F1)을 포함할 수 있다.
제1 더미부(D1)는 제1 오픈부(OA1)과 인접한 부분일 수 있다. 일 실시예에서, 제1 더미부(D1)는 제1 오목부(A1) 및 제1 볼록부(B1) 중 어느 하나와 대응되는 곡률을 가질 수 있다. 예를 들어, 제1 커버부(CA1)과 인접한 제1 오픈부(OA1)의 일단 부분에서 제1 오목부(A1)이 배치된 경우, 제1 더미부(D1)는 제1 볼록부(B1)과 대응되는 곡률을 가질 수 있다.
도 12에는 제1 더미부(D1)가 일정한 곡률을 갖는 것을 예시적으로 도시하였으나, 제1 더미부(D1)는 제1 볼록부(B1)에 대응되는 곡률을 가지는 부분 (이하, 제1 더미 볼록부) 및 제1 오목부(A1)에 대응되는 곡률을 가지는 부분 (이하, 제1 더미 오목부)을 모두 포함할 수도 있다. 또는, 제1 더미 볼록부 및 제1 더미 오목부 각각은 복수 개로 제공되어, 제1 더미 볼록부들 및 제1 더미 오목부들은 교번하여 배열될 수도 있다. 즉, 제1 더미부(D1)의 형상은 제1 오픈부(OA1)의 일부분에서의 형상에 대응될 수 있다.
제1 평탄부(F1)는 제1 커버부(CA1) 중 제1 더미부(D1)를 제외한 부분일 수 있다. 제1 평탄부(F1)는 곡률을 가지지 않을 수 있고, 제1 방향(DR1)으로 연장되는 평면으로 이루어질 수 있다.
한편, 실시예에 따라, 제1 평탄부(F1)가 생략되어 제1 더미부(D1)만 포함할 수 있고, 또는, 제1 더미부(D1)가 생략되어 제1 평탄부(F1)만 포함할 수 있다.
본 실시예에서, 제2 부분(P2)의 제2 측면(IS2)은 제2 오픈부(OA2)만을 포함할 수 있다. 제2 오픈부(OA2)에 대한 설명은 도 10에서 상술한 내용이 유사하게 적용될 수 있다.
본 실시예에 따른 제2 오픈부(OA2)는 제2 오목부들(A2) 및 제2 볼록부들(B2)을 포함할 수 있다. 제2 오목부들(A2) 및 제2 볼록부들(B2)은 제2 방향(DR2)을 따라 교번하여 배열될 수 있다.
제2 오목부들(A2) 및 제2 볼록부들(B2) 각각은 곡률을 가질 수 있다. 예를 들어, 제2 오목부들(A2) 및 제2 볼록부들(B2)은 평면 상에서 곡선으로 구성될 수 있다. 제2 오목부들(A2) 각각은 곡률 중심이 발광 접속부(ECP-D)의 외측에 정의되는 곡률을 가질 수 있다. 제2 볼록부들(B2) 각각은 곡률 중심이 발광 접속부(ECP-D)의 내측에 정의되는 곡률을 가질 수 있다.
본 실시예에서, 제3 부분(P3)의 제3 측면(IS3)은 제3 오픈부(OA3) 및 제3 커버부(CA3)를 포함할 수 있다. 제3 오픈부(OA3) 및 제3 커버부(CA3)에 대한 설명은 도 10에서 상술한 내용이 유사하게 적용될 수 있다.
본 실시예에 따른 제3 오픈부(OA3)는 제3 오목부들(A3) 및 제3 볼록부들(B3)을 포함할 수 있다. 제3 오목부들(A3) 및 제3 볼록부들(B3)은 제1 방향(DR1)을 따라 교번하여 배열될 수 있다.
제3 오목부들(A3) 및 제3 볼록부들(B3) 각각은 곡률을 가질 수 있다. 예를 들어, 제3 오목부들(A3) 및 제3 볼록부들(B3)은 평면 상에서 곡선으로 구성될 수 있다. 제3 오목부들(A3) 각각은 곡률 중심이 발광 접속부(ECP-D)의 외측에 정의되는 곡률을 가질 수 있다. 제3 볼록부들(B3) 각각은 곡률 중심이 발광 접속부(ECP-D)의 내측에 정의되는 곡률을 가질 수 있다.
본 실시예에 따른 제3 커버부(CA3)는 제2 더미부(D2) 및 제2 평탄부(F2)를 포함할 수 있다.
제2 더미부(D2)는 제3 오픈부(OA3)과 인접한 부분일 수 있다. 일 실시예에서, 제2 더미부(D2)는 제3 오목부(A3) 및 제3 볼록부(B3) 중 어느 하나와 대응되는 곡률을 가질 수 있다. 예를 들어, 제3 커버부(CA3)와 인접한 제3 오픈부(OA3)의 일단 부분에서 제3 오목부(A3)이 배치된 경우, 제2 더미부(D2)는 제3 볼록부(B3)과 대응되는 곡률을 가질 수 있다.
도 12에는 제2 더미부(D2)가 일정한 곡률을 갖는 것을 예시적으로 도시하였으나, 제2 더미부(D2)는 제3 볼록부(B3)에 대응되는 곡률을 가지는 부분(이하, 제2 더미 볼록부) 및 제3 오목부(A3)에 대응되는 곡률을 가지는 부분(이하, 제2 더미 오목부)을 모두 포함할 수도 있다. 또는, 제2 더미 볼록부 및 제2 더미 오목부 각각은 복수 개로 제공되어, 제2 더미 볼록부들 및 제2 더미 오목부들은 교번하여 배열될 수도 있다. 즉, 제2 더미부(D2)의 형상은 제3 오픈부(OA3)의 일부분의 형상에 대응될 수 있다.
제2 평탄부(F2)은 제3 커버부(CA3) 중 제2 더미부(D2)을 제외한 부분일 수 있다. 제2 평탄부(F2)은 곡률을 가지지 않을 수 있고, 제1 방향(DR1)으로 연장되는 평면으로 이루어질 수 있다.
한편, 실시예에 따라, 제2 평탄부(F2)가 생략되어 제2 더미부(D2)만 포함할 수 있고, 또는, 제2 더미부(D2)가 생략되어 제2 평탄부(F2)만 포함할 수 있다.
본 실시예에 따르면, 제1 내지 제3 오목부들(A1, A2, A3) 및 제1 내지 제3 볼록부들(B1, B2, B3)을 제공함으로써, 일 방향으로 연장되어 평탄한 면을 제공하는 경우 대비, 동일 수준의 제1 개구부(OP1')의 평면적 내에서 제2 전극(EL2, 도 6a 참조)의 접속 면적을 늘릴 수 있다. 이에 따라, 제2 전극(EL2, 도 6a 참조)의 전압 강하 발생을 더 줄일 수 있다.
본 실시예에 따르면, 제1 및 제2 더미부들(D1, D2)을 제공함으로써, 제1 개구부(OP1')의 형성 공정 과정에서 공정 오차가 발생하여, 제1 개구부(OP1')의 위치가 기-설정된 위치와 다소 차이가 존재(예를 들어, 제1 방향(DR1)으로 쉬프트된 경우)하더라도, 제1 및 제2 더미부들(D1, D2)을 통해 제2 전극(EL2, 도 6a 참조)의 접속 면적을 보상할 수 있다.
한편, 실시예에 따라, 도 9a에 상술한 바와 같이, 발광 접속부(ECP)는 제1 및 제2 부분들(P1, P2)만 포함할 수 있고, 이때, 오목부들 및 볼록부들은 제1 및 제2 오픈부들(OA1, OA2)에 적용되며, 더미부들 및 평탄부는 제1 및 제2 커버부들(CA1, CA2)에 적용될 수 있다.
또한, 실시예에 따라, 도 11에 상술한 바와 같이, 제2 측면(IS2)은 제2 커버부(CA2)만 포함할 수 있고, 이때, 제2 커버부(CA2)는 제2 방향(DR2)으로 연장되는 평면으로 이루어진 평탄부에 대응될 수 있고, 제2 오목부들(A2) 및 제2 볼록부들(B2)에 관한 설명은 적용되지 않을 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시영역의 일부 영역을 확대한 평면도이다. 도 13에는 어느 하나의 연결 배선(CN-E) 및 제6 절연층(60)을 도시하였고, 연결 배선(CN-E) 중 발광 접속부(ECP-E)와 이에 인접한 연결부(CNP)의 일부를 확대하여 도시하였다. 도 12에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 13을 참조하면, 본 실시예에서, 제1 내지 제3 오목부들(A1, A2, A3) 및 제1 내지 제3 볼록부들(B1, B2, B3)은 평면 상에서 직선으로만 구성될 수 있다. 구체적으로, 제1 내지 제3 오목부들(A1, A2, A3) 및 제1 내지 제3 볼록부들(B1, B2, B3)은 평면 상에서 직선으로 구성된 지그재그 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 오목부들(A1, A2, A3) 및 제1 내지 제3 볼록부들(B1, B2, B3) 각각은 V자 형상을 가질 수 있다.
제1 오목부(A1)의 V자 형상의 꼭지점과 제1 볼록부(B1)의 V자 형상의 꼭지점은 제1 방향(DR1)으로 연장된 가상의 직선(L)으로부터 서로 반대 방향으로 이격되어 배치될 수 있다. 다시 말해, 제1 방향(DR1)으로 연장된 가상의 직선(L)을 기준으로, 제1 오목부들(A1)은 가상의 직선(L)으로부터 함몰된 형상을 이룰 수 있고, 제1 볼록부들(B1)은 가상의 직선(L)으로부터 돌출된 형상을 이룰 수 있다. 이에 관한 설명은 제2 및 제3 오목부들(A2, A3) 및 제2 및 제3 볼록부들(B2, B3)에도 유사하게 적용될 수 있다.
제1 및 제2 더미부들(D1, D2)은 평면 상에서 직선으로만 구성될 수 있다. 예를 들어, 제1 및 제2 더미부들(D1, D2) 각각은 V자 형상을 가질 수 있다. 제1 더미부(D1)는 제1 오목부(A1) 및 제1 볼록부(B1) 중 어느 하나에 대응되는 V자 형상을 가질 수 있다. 실시예에 따라, 제1 더미부(D1)는 제1 오목부(A1)의 V자 형상 및 제1 볼록부(B1)의 V자 형상이 배열된 형태로 제공될 수도 있다. 즉, 제1 더미부(D1)의 형상은 제1 오픈부(OA1)의 일부분의 형상에 대응될 수 있다. 제1 더미부(D1)에 관한 설명은 제2 더미부(D2)에도 동일하게 적용될 수 있다.
본 실시예에 따르면, 제1 내지 제3 오목부들(A1, A2, A3) 및 제1 내지 제3 볼록부들(B1, B2, B3)을 제공함으로써, 제2 전극(EL2, 도 6a 참조)의 접속 면적을 늘릴 수 있어, 제2 전극(EL2, 도 6a 참조)의 전압 강하 발생을 더 줄일 수 있다.
본 실시예에 따르면, 제1 및 제2 더미부들(D1, D2)을 제공함으로써, 제1 개구부(OP1)의 형성 공정 과정에서 공정 오차가 발생되더라도, 요구되는 제2 전극(EL2, 도 6a 참조)의 접속 면적을 확보할 수 있다.
한편, 본 발명의 다른 일 실시예에 따르면, 평면 상에서 제1 내지 제3 오목부들(A1, A2, A3) 및 제1 내지 제3 볼록부들(B1, B2, B3) 중 일부는 직선으로 구성되고, 다른 일부는 곡선으로 구성될 수 있다. 또한, 평면 상에서 제1 및 제2 더미부들(D1, D2) 중 어느 하나는 직선으로 구성되고 다른 하나는 곡선으로 구성될 수 있다. 또는, 평면 상에서 제1 내지 제3 오목부들(A1, A2, A3) 및 제1 내지 제3 볼록부들(B1, B2, B3)이 직선으로 구성되고 제1 및 제2 더미부들(D1, D2)이 곡선으로 구성될 수도 있고, 그 반대일 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범상에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DP: 표시패널
CN: 연결 배선
ECP: 제1 접속부, 발광 접속부 DCP: 제2 접속부, 구동 접속부
CNP; 연결부 OA: 오픈부
CA: 커버부 P1: 제1 부분
P2: 제2 부분 TP: 팁부
SPR: 세퍼레이터
ECP: 제1 접속부, 발광 접속부 DCP: 제2 접속부, 구동 접속부
CNP; 연결부 OA: 오픈부
CA: 커버부 P1: 제1 부분
P2: 제2 부분 TP: 팁부
SPR: 세퍼레이터
Claims (20)
- 트랜지스터;
상기 트랜지스터 상에 배치된 발광 소자;
상기 트랜지스터 상에 배치되고, 제1 개구부가 정의된 절연층;
상기 절연층에 의해 일부가 커버되고, 상기 발광 소자와 상기 트랜지스터를 전기적으로 연결하는 연결 배선을 포함하고,
상기 연결 배선은,
상기 발광 소자에 연결되고, 제2 개구부가 정의된 제1 접속부;
상기 트랜지스터에 연결되는 제2 접속부; 및
상기 제1 접속부로부터 상기 제2 접속부까지 연장되는 연결부를 포함하고,
상기 제2 개구부를 정의하는 상기 연결 배선의 내측면은 상기 제1 개구부와 중첩하는 제1 부분 및 상기 절연층에 의해 커버되는 제2 부분을 포함하는 표시패널. - 제1 항에 있어서,
평면 상에서, 상기 제1 부분은 상기 제2 부분보다 상기 제1 개구부의 중심에 더 인접한 표시패널. - 제1 항에 있어서,
평면 상에서, 상기 제1 부분 및 상기 제2 부분 각각은 곡선 형상을 갖고,
상기 제1 부분의 곡률 중심은 상기 제1 접속부의 내측에 정의되며,
상기 제2 부분의 곡률 중심은 상기 제1 접속부의 외측에 정의되는 표시패널. - 제1 항에 있어서,
평면 상에서, 상기 제1 부분 및 상기 제2 부분 각각은 직선 형상을 갖고,
상기 제1 부분은 상기 제1 부분의 중앙 부분으로 갈수록 상기 제1 개구부의 중심에 가까워지고, 상기 제2 부분은 상기 제2 부분의 중앙 부분으로 갈수록 상기 제1 개구부의 중심과 멀어지는 표시패널. - 제1 항에 있어서,
상기 제1 부분 및 상기 제2 부분 각각은 복수 개이며,
상기 제1 부분들 및 상기 제2 부분들은 서로 교번하여 배열되는 표시패널. - 제1 항에 있어서,
상기 제1 개구부는 평면 상에서 원 형상인 표시패널. - 제1 항에 있어서,
상기 연결 배선은 제1 층 및 상기 제1 층의 하부에 배치된 제2 층을 포함하고,
상기 제1 부분에서, 상기 제1 층의 내측면은 상기 제2 층의 내측면보다 돌출되어 팁부를 형성하며,
상기 제2 부분에서, 상기 제1 층의 내측면 및 상기 제2 층의 내측면은 서로 정렬되는 표시패널. - 제7 항에 있어서,
상기 발광 소자는,
제1 전극, 상기 제1 전극 상에 배치되는 제2 전극, 및 상기 제1 및 제2 전극들 사이에 배치된 발광층을 포함하고,
상기 제2 전극은 상기 제1 부분에서의 상기 제2 층의 내측면에 접속되는 표시패널. - 제8 항에 있어서,
상기 제1 전극의 일부를 노출시키는 제3 개구부 및 상기 제1 개구부와 중첩하는 제4 개구부가 정의되고, 상기 절연층 상에 배치된 화소 정의막; 및
상기 화소 정의막 상에 배치된 세퍼레이터(separator)를 더 포함하는 표시패널. - 제1 항에 있어서,
상기 제1 개구부로부터 노출된 상기 연결 배선을 커버하는 캡핑 패턴을 더 포함하고,
상기 캡핑 패턴은 상기 제1 부분과 접촉하고, 상기 제2 부분과 이격된 표시패널. - 트랜지스터;
상기 트랜지스터 상에 배치된 발광 소자;
상기 트랜지스터 상에 배치되고, 제1 개구부가 정의된 절연층;
상기 절연층에 의해 일부가 커버되고, 상기 발광 소자와 상기 트랜지스터를 전기적으로 연결하는 연결 배선을 포함하고,
상기 연결 배선은,
일 방향으로 연장되는 제1 부분 및 상기 제1 부분으로부터 상기 일 방향과 교차하는 제1 교차 방향으로 연장되는 제2 부분을 포함하고, 상기 발광 소자에 연결되는 제1 접속부;
상기 트랜지스터에 연결되는 제2 접속부; 및
상기 제1 접속부로부터 상기 제2 접속부까지 연장되는 연결부를 포함하고,
상기 일 방향을 따라 연장되는 상기 제1 부분의 제1 측면 및 상기 제1 교차 방향을 따라 연장되는 상기 제2 부분의 제2 측면 중 적어도 하나는 상기 제1 개구부와 중첩하는 표시패널. - 제11 항에 있어서,
상기 제1 측면 및 상기 제2 측면이 이루는 각도는 180도 미만인 표시패널. - 제11 항에 있어서,
상기 연결 배선은 상기 제2 부분으로부터 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 연장되고, 상기 제1 부분과 상기 제1 교차 방향에서 마주하는 제3 부분을 더 포함하고,
상기 제1 측면의 적어도 일부, 상기 제2 측면, 및 상기 제3 측면의 적어도 일부가 상기 제1 개구부와 중첩하는 표시패널. - 제11 항에 있어서,
상기 연결 배선은 상기 제2 부분으로부터 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 연장되고, 상기 제1 부분과 상기 제1 교차 방향에서 마주하는 제3 부분을 더 포함하고,
상기 제1 측면의 적어도 일부 및 상기 제3 측면의 적어도 일부가 상기 제1 개구부와 중첩하고, 상기 제2 측면은 상기 제1 개구부와 비-중첩하는 표시패널. - 제11 항에 있어서,
상기 제1 개구부와 중첩하는 상기 제1 측면은 교번하여 배열되는 오목부들 및 볼록부들을 포함하고,
상기 오목부들 각각은 상기 제1 부분의 외측에 배치된 곡률 중심이 정의되는 곡률을 갖고,
상기 볼록부들 각각은 상기 제1 부분의 내측에 배치된 곡률 중심이 정의되는 곡률을 갖는 표시패널. - 제15 항에 있어서,
상기 제1 측면은 상기 절연층에 의해 커버되는 더미부를 더 포함하고,
상기 더미부의 형상은 상기 오목부들 또는 볼록부들의 일부분의 형상에 대응되는 표시패널. - 제11 항에 있어서,
상기 제1 개구부와 중첩하는 상기 제1 측면은 교번하여 배열되는 오목부들 및 볼록부들을 포함하고,
평면 상에서, 상기 오목부들 및 상기 볼록부들 각각은 직선 형상을 갖고, 상기 오목부들 각각의 중심은 상기 볼록부들 각각의 중심은 상기 일 방향으로 연장된 가상의 직선으로부터 서로 반대 방향으로 이격되어 배치된 표시패널. - 제11 항에 있어서,
상기 연결 배선은 제1 층 및 상기 제1 층의 하부에 배치된 제2 층을 포함하고,
상기 제1 및 제2 측면들 중 상기 제1 개구부와 중첩하는 부분에서, 상기 제1 층의 측면은 상기 제2 층의 측면보다 돌출되어 팁부를 형성하는 표시패널. - 제18 항에 있어서,
상기 발광 소자는,
제1 전극, 상기 제1 전극 상에 배치되는 제2 전극, 및 상기 제1 및 제2 전극들 사이에 배치된 발광층을 포함하고,
상기 제1 및 제2 측면들 중 상기 제1 개구부와 중첩하는 부분에서, 상기 제2 전극은 상기 제2 층의 측면에 접속되는 표시패널. - 제19 항에 있어서,
상기 제1 전극의 일부를 노출시키는 발광 개구부 및 상기 제1 개구부와 중첩하는 제2 개구부가 정의되고, 상기 절연층 상에 배치된 화소 정의막; 및
상기 화소 정의막 상에 배치된 세퍼레이터(separator)를 더 포함하는 표시패널.
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