KR20240064469A - 태스크 매니저 및 그의 태스크 디펜던시 체크 방법 - Google Patents

태스크 매니저 및 그의 태스크 디펜던시 체크 방법 Download PDF

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KR20240064469A
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matrix
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신원규
지미옥
김홍윤
김진석
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Abstract

본 발명은 태스크 매니저 및 그의 태스크 디펜던시 체크 방법을 개시한다. 상기 태스크 매니저는, 서로 다른 제1 타입의 태스크 및 제2 타입의 제2 태스크를 수신하는 태스크 버퍼, 상기 태스크 버퍼로부터 상기 제1 태스크에 대한 제1 태스크 디스크립터를 수신하는 제1_1 큐, 상기 태스크 버퍼로부터 상기 제2 태스크에 대한 제2 태스크 디스크립터를 수신하는 제1_2 큐, 상기 제1 및 상기 제2 태스크 디스크립터의 디펜던시를 체크하는 디펜던시 체커, 상기 디펜던시 체커로부터 상기 제1 태스크 디스크립터를 수신하는 제2_1 큐 및 상기 디펜던시 체커로부터 상기 제2 태스크 디스크립터를 수신하는 제2_2 큐를 포함하고, 상기 디펜던시 체커는 디펜던시 매트릭스를 포함하고, 상기 디펜던시 매트릭스는, 상기 제1 및 제2 타입에 각각 대응하는 제1 및 제2 행과, 상기 제1 및 제2 타입에 각각 대응하는 제1 및 제2 열을 포함한다.

Description

태스크 매니저 및 그의 태스크 디펜던시 체크 방법{Task Manager and Method for Checking task dependency thereof}
본 발명은 태스크 매니저 및 그의 태스크 디펜던시 체크 방법에 관한 것이다. 구체적으로, 본 발명은 태스크의 디펜던시를 자가 체크하여 효율성을 향상시킨 태스크 매니저 및 그의 태스크 디펜던시 체크 방법에 관한 것이다.
지난 몇년간, 인공지능(Artificial Intelligence) 기술은 4차 산업혁명의 핵심 기술로 전세계적으로 가장 유망한 기술로 거론되고 있다. 이러한 인공지능 기술의 가장 큰 문제는 컴퓨팅 성능이다. 인간의 학습능력과 추론능력, 지각능력, 자연언어의 이행능력 등을 실현해내는 인공지능 기술은 많은 데이터를 빠르게 처리하는 것이 가장 중요하다.
초기 인공지능의 딥러닝 학습과 추론에는 기성 컴퓨터의 중앙 처리 장치(CPU; Central processing unit)나 그래픽 처리 장치(GPU; Graphics Processing Unit)가 쓰였지만, 높은 워크 로드를 가지는 딥러닝 학습 및 추론의 작업에는 한계가 있어 구조적으로 딥러닝 작업에 특화된 신경망 처리 장치(NPU; Neural Processing Unit)가 각광받고 있다.
이러한 신경망 처리 장치는 내부에 복수의 연산 장치를 가지고 있고, 각각의 연산 장치가 병렬적으로 동작하여 연산 효율을 높일 수 있다. 이때, 각각의 연산 장치로 태스크를 분배하고 관리하는 방식이 중요할 수 있다. 복수의 태스크는 서로 디펜던시를 가질 수 있고, 이러한 디펜던시의 체크는 태스크의 수행에 있어서 필수적인 부분이다. 이러한 디펜던시의 체크를 수행하는 방식에 대한 다양한 방식이 존재할 수 있다.
등록특허공보 제10-2258566호
본 발명의 과제는, 태스크 디펜던시를 효율적으로 체크하는 태스크 매니저를 제공하는 것이다.
본 발명의 다른 과제는, 태스크 디펜던시를 효율적으로 체크하는 태스크 매니저의 태스크 디펜던시 체크 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 태스크 매니저는, 서로 다른 제1 타입의 제1 태스크 및 제2 타입의 제2 태스크를 수신하는 태스크 버퍼, 상기 태스크 버퍼로부터 상기 제1 태스크에 대한 제1 태스크 디스크립터를 수신하는 제1_1 큐, 상기 태스크 버퍼로부터 상기 제2 태스크에 대한 제2 태스크 디스크립터를 수신하는 제1_2 큐, 상기 제1 및 상기 제2 태스크 디스크립터의 디펜던시를 체크하는 디펜던시 체커, 상기 디펜던시 체커로부터 상기 제1 태스크 디스크립터를 수신하는 제2_1 큐 및 상기 디펜던시 체커로부터 상기 제2 태스크 디스크립터를 수신하는 제2_2 큐를 포함하고, 상기 디펜던시 체커는 디펜던시 매트릭스를 포함하고, 상기 디펜던시 매트릭스는, 상기 제1 및 제2 타입에 각각 대응하는 제1 및 제2 행과, 상기 제1 및 제2 타입에 각각 대응하는 제1 및 제2 열을 포함한다.
또한, 상기 디펜던시 매트릭스의 행의 수는 상기 디펜던시 매트릭스의 열의 수보다 적을 수 있다.
또한, 상기 디펜던시 매트릭스는, 제1 필드 영역과, 상기 제1 필드 영역의 엘리먼트들의 오어(OR) 썸으로 산출된 오어(OR) 썸 영역을 포함할 수 있다.
또한, 상기 디펜던시 체커는, 상기 제1 필드 영역의 각 행의 엘리먼트를 오어(OR) 썸하여 상기 오어(OR) 썸 영역에 저장하는 오어(OR) 썸 로직을 포함할 수 있다.
또한, 상기 오어(OR) 썸 영역은, 상기 제1 필드 영역의 제1 행의 엘리먼트들을 오어(OR) 썸한 제1 오어(OR) 썸 엘리먼트와, 상기 제1 필드 영역의 제2 행의 엘리먼트들을 오어(OR) 썸한 제2 오어(OR) 썸 엘리먼트를 포함할 수 있다.
또한, 상기 오어(OR) 썸 영역은, 하나의 열(column)일 수 있다.
또한, 상기 디펜던시 매트릭스는, 제1 필드 영역과, 상기 제1 필드 영역의 디펜던시 업데이트 요청이 카운팅된 제1 디펜던시 카운터 영역을 포함할 수 있다.
또한, 상기 디펜던시 체커는, 상기 제1 필드 영역의 업데이트 리퀘스트를 카운팅하여 상기 제1 디펜던시 카운터 영역에 저장하는 디펜던시 카운터 업데이트 로직을 포함할 수 있다.
또한, 상기 제1 디펜던시 카운터 영역의 엘리먼트는 2비트 이상일 수 있다.
또한, 상기 제1 필드 영역의 엘리먼트는 2비트 이상일 수 있다.
또한, 상기 제1 디펜던시 카운터 영역의 엘리먼트의 비트 수와 상기 제1 필드 영역의 엘리먼트의 비트 수는 서로 동일할 수 있다.
또한, 상기 제1 필드 영역은 외부 뉴럴 코어와의 디펜던시에 대한 디펜던시 세트 코드를 수신할 수 있다.
또한, 상기 디펜던시 매트릭스는, 제1 논 뉴럴 코어 모듈과의 디펜던시에 대한 제1 논 뉴럴 코어 디펜던시 세트 코드를 카운팅하는 제2 디펜던시 카운터 영역을 더 포함할 수 있다.
또한, 상기 디펜던시 매트릭스는, 제2 논 뉴럴 코어 모듈과의 디펜던시에 대한 제2 논 뉴럴 코어 디펜던시 세트 코드를 카운팅하는 제3 디펜던시 카운터 영역을 더 포함할 수 있다.
또한, 상기 디펜던시 체커에서 상기 디펜던시 매트릭스는 1개일 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 태스크 매니저의 태스크 디펜던시 체크 방법은, 디펜던시 세트 코드를 수신하고, 상기 디펜던시 세트 코드에 따라 디펜던시 매트릭스를 저장하고, 태스크 디스크립터의 디펜던시 체크 코드와 상기 디펜던시 매트릭스의 대응 로우를 비교하고, 상기 디펜던시 체크 코드와 상기 대응 로우가 동일하면 상기 대응 로우를 클리어하고, 상기 태스크 디스크립터를 전송하는 것을 포함한다.
또한, 상기 디펜던시 세트 코드를 수신하는 것은, 상기 태스크 디스크립터를 체크아웃하고, 상기 태스크 디스크립터에 대한 상기 디펜던시 세트 코드를 생성하는 것을 포함할 수 있다.
또한, 상기 디펜던시 매트릭스의 대응 로우의 타입은, 컴퓨테이션, 마이크로 DMA, LP 마이크로 DMA, ST 마이크로 DMA 및 프리 프로세싱 중 적어도 하나일 수 있다.
또한, 상기 디펜던시 매트릭스를 저장하는 것은, 상기 디펜던시 세트 코드에 따라 필드 영역에 값을 저장하고, 상기 필드 영역의 엘리먼트들을 오어(OR) 썸하여 제1 오어(OR) 썸 컬럼을 저장하는 것을 포함할 수 있다.
또한, 상기 디펜던시 매트릭스를 저장하는 것은, 상기 디펜던시 세트 코드에 따라 필드 영역에 값을 저장하고, 상기 디펜던시 세트 코드의 누적 카운팅을 통해 디펜던시 카운터 컬럼을 업데이트하는 것을 포함할 수 있다.
본 발명의 태스크 매니저 및 그의 태스크 디펜던시 체크 방법은, 태스크 매니저가 커맨드 프로세서에 보고 없이 스스로 태스크 사이의 디펜던시를 체크하여 처리할 수 있다.
이에 따라, 커맨드 프로세서와 태스크 매니저 사이의 트래픽을 최소화하여 장치 전체의 처리 속도와 효율을 극대화할 수 있다.
또한, 싱글모드를 통해서 오어(OR) 형식의 디펜던시도 구현할 수 있다.
나아가, 카운터 구성을 통해서 단일 그룹으로도 다양한 모듈의 디펜던시를 모두 처리할 수 있다.
상술한 내용과 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 5는 도 1의 뉴럴 프로세싱 장치의 제어 신호의 흐름을 설명하기 위한 블록도이다.
도 6은 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 계층적 구조를 설명하기 위한 도면이다.
도 8은 도 6의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 9는 도 8의 LSU을 세부적으로 설명하기 위한 블록도이다.
도 10은 도 8의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 11은 도 8의 L0 메모리를 세부적으로 설명하기 위한 블록도이다.
도 12는 도 11의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 13은 도 1의 뉴럴 프로세싱 장치의 데이터와 제어 신호의 흐름을 설명하기 위한 블록도이다.
도 14는 도 13의 커맨드 프로세서와 태스크 매니저의 관계를 설명하기 위한 블록도이다.
도 15는 도 8의 태스크 매니저의 구조를 세부적으로 설명하기 위한 블록도이다.
도 16은 도 15의 테이블 패시지를 세부적으로 설명하기 위한 블록도이다.
도 17은 도 15의 태스크 패시지를 세부적으로 설명하기 위한 블록도이다.
도 18은 도 17의 디펜던시 체커의 내부에 저장된 제1 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 19는 도 17의 디펜던시 체커의 내부에 저장된 제1 싱글모드 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 20은 도 17의 디펜던시 체커의 내부에 저장된 제1 카운터 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 21은 도 17의 디펜던시 체커의 내부에 저장된 제2 카운터 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 22는 도 15의 던 패시지를 세부적으로 설명하기 위한 블록도이다.
도 23은 도 22의 리포트 매니징 모듈을 세부적으로 설명하기 위한 블록도이다.
도 24는 도 15의 코어 글로벌과 태스크 프로세싱 유닛이 교환하는 데이터를 설명하기 위한 도면이다.
도 25는 제1 큐, 제2 큐 및 체크인 버퍼에 저장되는 태스크 디스크립터의 타입을 설명하기 위한 도면이다.
도 26은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 디펜던시 체커의 내부에 저장된 제2 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 27 내지 도 30은 제2 디펜던시 매트릭스의 동작을 설명하기 위한 예시도이다.
도 31은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 제1 큐, 제2 큐 및 체크인 버퍼를 설명하기 위한 도면이다.
도 32는 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 제1 큐, 제2 큐 및 체크인 버퍼를 설명하기 위한 도면이다.
도 33은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 디펜던시 체커의 내부에 저장된 제2 싱글모드 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 34는 도 1의 뉴럴 프로세싱 장치의 구조를 세부적으로 설명하기 위한 블록도이다.
도 35는 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서와 태스크 매니저의 계층적 구조를 설명하기 위한 도면이다.
도 36은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서 및 태스크 매니저들의 계층 구조를 설명하기 위한 도면이다.
도 37은 도 1의 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 38은 도 1의 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 39는 도 37의 A부분을 확대한 블록도이다.
도 40은 도 39의 제1 메모리 뱅크를 세부적으로 설명하기 위한 도면이다.
도 41은 도 1의 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 42는 도 1의 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 43은 도 1의 뉴럴 프로세싱 장치의 뉴럴 네트워크의 학습 및 추론 동작을 설명하기 위한 개념도이다.
도 44는 본 발명의 몇몇 실시예들에 따른 태스크 매니저의 태스크 디펜던시 체크 방법을 설명하기 위한 순서도이다.
도 45는 도 44의 디펜던시 세트 코드를 수신하는 단계를 세부적으로 설명하기 위한 순서도이다.
도 46은 도 44의 디펜던시 매트릭스를 저장하는 단계를 세부적으로 설명하기 위한 순서도이다.
도 47은 본 발명의 몇몇 실시예들에 따른 태스크 매니저의 태스크 디펜던시 체크 방법을 설명하기 위한 순서도이다.
본 명세서 및 특허청구범위에서 사용된 용어나 단어는 일반적이거나 사전적인 의미로 한정하여 해석되어서는 아니된다. 발명자가 그 자신의 발명을 최선의 방법으로 설명하기 위해 용어나 단어의 개념을 정의할 수 있다는 원칙에 따라, 본 발명의 기술적 사상과 부합하는 의미와 개념으로 해석되어야 한다. 또한, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명이 실현되는 하나의 실시예에 불과하고, 본 발명의 기술적 사상을 전부 대변하는 것이 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 및 응용 가능한 예들이 있을 수 있음을 이해하여야 한다.
본 명세서 및 특허청구범위에서 사용된 제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. '및/또는' 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서 및 특허청구범위에서 사용된 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호 간 모순되지 않는 범위 내에서 공유될 수 있다.
이하, 도 1 내지 도 43을 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 제1 뉴럴 프로세싱 장치(1), 제2 뉴럴 프로세싱 장치(2) 및 외부 인터페이스(3)를 포함할 수 있다.
제1 뉴럴 프로세싱 장치(1)는 인공 신경망을 이용하여 연산을 수행하는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1)는 예를 들어, 딥 러닝(deep learning) 연산 작업을 수행하는 것에 특화된 장치일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제2 뉴럴 프로세싱 장치(2)는 제1 뉴럴 프로세싱 장치(1)와 동일 내지 유사한 구성을 가지는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 서로 외부 인터페이스(3)를 통해서 연결되어 데이터 및 제어 신호를 공유할 수 있다.
도 1에서는 2개의 뉴럴 프로세싱 장치를 도시하였지만, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)이 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 3개 이상의 뉴럴 프로세싱 장치가 외부 인터페이스(3)를 통해서 서로 연결될 수도 있다. 또한, 반대로, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 하나의 뉴럴 프로세싱 장치만을 포함할 수도 있다.
이때, 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 각각 뉴럴 프로세싱 장치가 아닌 다른 프로세싱 장치일 수도 있다. 즉, 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 각각 그래픽 프로세싱 장치(GPU, graphics processing unit), 중앙 처리 장치(CPU, central processing unit) 및 그 외의 다른 종류의 프로세싱 장치일 수도 있다. 이하에서는 편의상 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)가 뉴럴 프로세싱 장치인 것으로 설명한다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 제1 뉴럴 프로세싱 장치(1)는 뉴럴 코어 SoC(10), CPU(20), 오프 칩 메모리(30), 제1 비휘발성 메모리 인터페이스(40), 제1 휘발성 메모리 인터페이스(50), 제2 비휘발성 메모리 인터페이스(60), 제2 휘발성 메모리 인터페이스(70) 및 컨트롤 인터페이스(CIF)(80)를 포함할 수 있다.
뉴럴 코어 SoC(10)는 시스템 온 칩(System on Chip) 장치일 수 있다. 뉴럴 코어 SoC(10)는 인공지능 연산 유닛으로 가속기(Accelerator)일 수 있다. 뉴럴 코어 SoC(10)는 예를 들어, GPU(graphics processing unit), FPGA(field programmable gate array) 및 ASIC(application-specific integrated circuit) 중 어느 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
뉴럴 코어 SoC(10)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 유닛들과 데이터를 교환할 수 있다. 또한, 뉴럴 코어 SoC(10)는 제1 비휘발성 메모리 인터페이스(40) 및 제1 휘발성 메모리 인터페이스(50)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
CPU(20)는 제1 뉴럴 프로세싱 장치(1)의 시스템을 통제하고 프로그램의 연산을 실행하는 제어장치일 수 있다. CPU(20)는 범용 연산 유닛으로서 딥러닝에 많이 사용되는 병렬 단순 연산을 수행하기에는 효율이 낮을 수 있다. 따라서, 뉴럴 코어 SoC(10)가 딥러닝 추론 및 학습 작업에 연산을 수행하여 높은 효율을 가질 수 있다.
CPU(20)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 유닛들과 데이터를 교환할 수 있다. 또한, CPU(20)는 제2 비휘발성 메모리 인터페이스(60) 및 제2 휘발성 메모리 인터페이스(70)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
CPU(20)는 또한, 커맨드를 통해서 뉴럴 코어 SoC(10)에 태스크를 전달할 수 있다. 이때, CPU(20)는 뉴럴 코어 SoC(10)에 지시를 주는 일종의 호스트(Host)일 수 있다. 즉, 뉴럴 코어 SoC(10)는 CPU(20)의 지시에 따라서 딥러닝 작업 등 병렬 연산 작업을 효율적으로 수행할 수 있다.
오프 칩 메모리(30)는 뉴럴 코어 SoC(10)의 칩 외부에 배치된 메모리일 수 있다. 오프 칩 메모리(30)는 비휘발성 메모리(31) 및 휘발성 메모리(32)를 포함할 수 있다.
비휘발성 메모리(31)는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 메모리일 수 있다. 비휘발성 메모리(31)는 예를 들어, ROM(Read-Only Memory), PROM(Programmable Read-Only Memory), EAROM(Erasable Alterable ROM), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory)(예를 들어, 낸드 플래시 메모리(NAND Flash memory), 노어 플래시 메모리(NOR Flash memory)), UVEPROM(Ultra-Violet Erasable Programmable Read-Only Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory), SONOS(silicon-oxide-nitride-oxide-silicon), RRAM(Resistive Random Access Memory), NRAM(Nanotube Random Access Memory), 마그네틱 컴퓨터 기억 장치(예를 들면, 하드 디스크, 디스켓 드라이브, 마그네틱 테이프), 광디스크 드라이브 및 3D 크로스포인트 메모리(3D XPoint memory) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
휘발성 메모리(32)는 비휘발성 메모리(31)와 달리, 저장된 정보를 유지하기 위해서 전력을 지속적으로 필요로 하는 메모리일 수 있다. 휘발성 메모리(32)는 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR SDRAM(Double Data Rate SDRAM) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 비휘발성 메모리 인터페이스(40) 및 제2 비휘발성 메모리 인터페이스(60)는 각각 예를 들어, PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment) 및 PCIe(PCI Express) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 휘발성 메모리 인터페이스(50) 및 제2 휘발성 메모리 인터페이스(70)는 각각 예를 들어, SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quad Data Rate), 및 XDR(eXtreme Data Rate, Octal Data Rate) 중 적어도 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
컨트롤 인터페이스(80)는 CPU(20)와 뉴럴 코어 SoC(10) 사이의 제어 신호를 전달하기 위한 인터페이스일 수 있다. 컨트롤 인터페이스(80)는 CPU(20)의 커맨드를 전송하고, 이에 대한 뉴럴 코어 SoC(10)의 응답을 전송할 수 있다. 컨트롤 인터페이스(80)는 예를 들어, PCIe(PCI Express)일 수 있으나, 이에 제한되는 것은 아니다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 2 및 도 3을 참조하면, 뉴럴 코어 SoC(10)는 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(Direct Memory Access)(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 글로벌 인터커넥션(6000)을 포함할 수 있다.
뉴럴 프로세서(1000)는 연산 작업을 직접 수행하는 연산 유닛일 수 있다. 뉴럴 프로세서(1000)가 복수인 경우 연산 작업은 각각의 뉴럴 프로세서(1000)로 할당될 수 있다. 각각의 뉴럴 프로세서(1000)는 글로벌 인터커넥션(6000)을 통해서 서로 연결될 수 있다.
공유 메모리(2000)는 여러 뉴럴 프로세서(1000)에 의해서 공유되는 메모리일 수 있다. 공유 메모리(2000)는 각각의 뉴럴 프로세서(1000)의 데이터를 저장할 수 있다. 또한, 공유 메모리(2000)는 오프 칩 메모리(30)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 프로세서(1000)로 전달할 수 있다. 반대로, 공유 메모리(2000)는 뉴럴 프로세서(1000)로부터 데이터를 수신하여 일시적으로 저장하고 도 2의 오프 칩 메모리(30)로 전달할 수도 있다.
공유 메모리(2000)는 상대적으로 속도가 빠른 메모리가 필요할 수 있다. 이에 따라서, 공유 메모리(2000)는 예를 들어, SRAM을 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 공유 메모리(2000)는 DRAM을 포함할 수도 있다.
공유 메모리(2000)는 SoC 레벨 즉, L2(level 2)에 해당하는 메모리일 수 있다. 따라서, 공유 메모리(2000)는 L2 공유 메모리라 정의할 수도 있다.
DMA(3000)는 CPU(20) 또는 뉴럴 프로세서(1000)가 데이터의 입출력을 제어할 필요없이 직접 데이터의 이동을 제어할 수 있다. 이에 따라서, DMA(3000)가 메모리 사이의 데이터 이동을 제어하여 CPU(20) 또는 뉴럴 프로세서(1000)의 인터럽트의 횟수를 최소화시킬 수 있다.
DMA(3000)는 공유 메모리(2000)와 오프 칩 메모리(30) 사이의 데이터 이동을 제어할 수 있다. DMA(3000)의 권한을 통해서 비휘발성 메모리 컨트롤러(4000) 및 휘발성 메모리 컨트롤러(5000)가 데이터를 이동을 수행할 수 있다.
비휘발성 메모리 컨트롤러(4000)는 비휘발성 메모리(31)에 리드(read) 또는 라이트(write) 작업을 제어할 수 있다. 비휘발성 메모리 컨트롤러(4000)는 제1 비휘발성 메모리 인터페이스(40)를 통해서 비휘발성 메모리(31)를 제어할 수 있다.
휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)에 리드 또는 라이트 작업을 제어할 수 있다. 또한, 휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)의 리프레쉬 작업을 수행할 수 있다. 휘발성 메모리 컨트롤러(5000)는 제1 휘발성 메모리 인터페이스(50)를 통해서 휘발성 메모리(32)를 제어할 수 있다.
커맨드 프로세서(7000)는 컨트롤 인터페이스(80)와 연결될 수 있다. 커맨드 프로세서(7000)는 컨트롤 인터페이스(80)를 통해서 CPU(20)로부터 제어 신호를 수신할 수 있다. 커맨드 프로세서(7000)는 CPU(20)로부터 받은 제어 신호를 통해서 태스크를 생성하고, 이를 각각의 뉴럴 프로세서(1000)로 전달할 수 있다. 또한, 커맨드 프로세서(7000)는 각각의 뉴럴 프로세서(1000)로부터 태스크에 대한 완료 리포트를 수신할 수 있다.
글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 커맨드 프로세서(7000) 및 휘발성 메모리 컨트롤러(5000)를 서로 연결할 수 있다. 또한, 외부 인터페이스(3)도 글로벌 인터커넥션(6000)에 연결될 수 있다. 글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 외부 인터페이스(3) 사이의 데이터가 이동하는 경로일 수 있다.
글로벌 인터커넥션(6000)은 데이터뿐만 아니라 제어 신호 및 동기화를 위한 신호를 전송할 수 있다. 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호를 전송하고 수신할 수 있다. 이에 따라서, 커맨드 프로세서(7000)에 의해서 발생하는 동기화 신호의 전송에 따른 레이턴시를 최소화할 수 있다.
즉, 뉴럴 프로세서(1000)가 복수일 때, 어느 뉴럴 프로세서(1000)의 작업이 종료되어야 다음 뉴럴 프로세서(1000)가 새로운 작업을 시작할 수 있는 개별 작업의 디펜던시가 존재할 수 있다. 이러한 개별 작업의 종료와 시작은 동기화 신호를 통해서 확인할 수 있는데, 기존의 기술은 이러한 동기화 신호의 수신과 새로운 작업의 시작 지시는 모두 커맨드 프로세서(7000) 또는 호스트 즉, CPU(20)가 전담하여 수행하였다.
그러나, 뉴럴 프로세서(1000)의 숫자가 늘어나고, 작업의 디펜던시가 복잡하게 설계되면 될수록 이러한 동기화 신호의 수는 기하급수적으로 늘어나서, 각각의 동기화 신호에 따른 레이턴시가 작업의 효율을 크게 낮출 수 있다.
따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 커맨드 프로세서(7000) 대신 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호의 일부를 작업의 디펜던시에 따라 다른 뉴럴 프로세서(1000)로 전송할 수 있다. 이 경우 커맨드 프로세서(7000)에 의해서 관리되는 방식에 비해서 병렬적으로 여러 뉴럴 프로세서(1000)가 동기화 작업을 수행할 수 있어 동기화에 따른 레이턴시를 최소화할 수 있다.
또한, 커맨드 프로세서(7000)가 작업 디펜던시에 따른 뉴럴 프로세서(1000)들의 작업 스케쥴링을 수행해야 하는데 이러한 스케쥴링의 오버헤드도 뉴럴 프로세서(1000)의 개수가 늘어나면 늘어날수록 크게 늘어날 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 스케쥴링 작업도 개별 뉴럴 프로세서(1000)에 의해서 일부 진행되어 그에 따른 스케쥴링 부담도 줄어들어 장치의 성능이 향상될 수 있다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 4를 참조하면, 글로벌 인터커넥션(6000)은 데이터 채널(6100), 컨트롤 채널(6200) 및 L2 싱크 채널(6300)을 포함할 수 있다.
데이터 채널(6100)은 데이터를 전송하는 전용 채널일 수 있다. 데이터 채널(6100)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 데이터를 교환할 수 있다.
컨트롤 채널(6200)은 제어 신호를 전송하는 전용 채널일 수 있다. 컨트롤 채널(6200)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 외부 인터페이스(3)가 서로 제어 신호를 교환할 수 있다. 특히, 커맨드 프로세서(7000)는 각각의 뉴럴 프로세서(1000)로 여러가지 제어 신호를 전달할 수 있다.
L2 싱크 채널(6300)은 동기화 신호를 전송하는 전용 채널일 수 있다. L2 싱크 채널(6300)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 외부 인터페이스(3)가 서로 동기화 신호를 교환할 수 있다.
L2 싱크 채널(6300)은 글로벌 인터커넥션(6000) 내부에 전용 채널로 설정되어 다른 채널과 겹치지 않고 동기화 신호를 빠르게 전송할 수 있다. 이에 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 새로운 와이어링 작업이 필요하지 않고 기존에 사용되는 글로벌 인터커넥션(6000)을 이용하여 동기화 작업을 원활하게 진행할 수 있다.
도 5는 도 1의 뉴럴 프로세싱 장치의 제어 신호의 흐름을 설명하기 위한 블록도이다.
도 5를 참조하면, CPU(20)는 컨트롤 인터페이스(80)를 통해서 커맨드 프로세서(7000)로 제어 신호를 전달할 수 있다. 이때, 제어 신호는 연산 작업이나 데이터 로드/스토어 작업 등 각각의 오퍼레이션을 수행하도록 지시하는 신호일 수 있다.
커맨드 프로세서(7000)는 제어 신호를 받아 컨트롤 채널(6200)을 통해서 적어도 하나의 뉴럴 프로세서(1000)에게 제어 신호를 전달할 수 있다. 각각의 제어 신호는 각각의 태스크로서 뉴럴 프로세서(1000)에 저장될 수 있다.
도 6은 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 3 내지 도 6을 참조하면, 뉴럴 프로세서(1000)는 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), L1 LSU(700), 태스크 매니저(600), 코어 글로벌(500), 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 포함할 수 있다.
적어도 하나의 뉴럴 코어(100)는 뉴럴 프로세서(1000)의 작업을 분담하여 수행할 수 있다. 뉴럴 코어(100)는 예를 들어, 8개일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 3 및 도 5에서는 여러 개의 뉴럴 코어(100)가 뉴럴 프로세서(1000)에 포함되는 것으로 도시하였지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 뉴럴 코어(100) 1개만으로 뉴럴 프로세서(1000)가 구성될 수 있다.
뉴럴 코어(100)는 코어 글로벌(500)로부터 태스크 정보를 수신하고, 태스크 정보에 따른 태스크를 수행할 수 있다. 이때, 태스크는 제어 신호에 의해서 정의될 수 있고, 태스크는 연산 오퍼레이션 및 메모리 오퍼레이션 중 어느 하나일 수 있다. 메모리 오퍼레이션은 예를 들어, 마이크로 DMA(μDMA), LP 마이크로 DMA(Low Priority μDMA), 스토어μDMA(STμDMA) 및 프리 프로세싱 작업 중 적어도 하나를 포함할 수 있다.
L1 공유 메모리(400)는 뉴럴 프로세서(1000) 내에서 각각의 뉴럴 코어(100)들이 공유하는 메모리일 수 있다. L1 공유 메모리(400)는 각각의 뉴럴 코어(100)의 데이터를 저장할 수 있다. 또한, L1 공유 메모리(400)는 도 4의 공유 메모리(2000)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 코어(100)로 전달할 수 있다. 반대로, L1 공유 메모리(400)는 뉴럴 코어(100)로부터 데이터를 수신하여 일시적으로 저장하고 도 3의 공유 메모리(2000)로 전달할 수도 있다.
L1 공유 메모리(400)는 뉴럴 프로세서 레벨, 즉, L1(level 1)에 해당하는 메모리일 수 있다. L2 공유 메모리 즉, 공유 메모리(2000)는 뉴럴 프로세서(1000)에 의해서 공유되고, L1 공유 메모리(400)는 뉴럴 코어(100)에 의해서 공유될 수 있다.
L1 LSU(700)는 글로벌 인터커넥션(6000)을 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. L1 LSU(700)는 L1 공유 메모리(400)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 L1 LSU(700)는 글로벌 인터커넥션(6000)을 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다. 또한, L1 LSU(700)는 뉴럴 코어(100) 각각에 대해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전달하고, 수신할 수 있다.
뉴럴 코어(100)는 코어 글로벌(500)로부터 태스크 정보를 수신하고, 태스크 정보에 따른 태스크를 수행할 수 있다. 이때, 태스크는 컴퓨테이션 작업(연산 작업) 또는 메모리 오퍼레이션과 관련된 작업일 수 있다. 태스크는 제어 신호에 의해서 정의될 수 있다. 태스크 정보는 태스크에 대한 정보로서, 태스크의 타입, 태스크의 형태, 태스크의 추가 정보 등에 대한 정보일 수 있다.
뉴럴 코어(100)는 태스크의 수행이 완료되는 완료 신호를 코어 글로벌(500)로 전달할 수 있다
태스크 매니저(600)는 컨트롤 인터커넥션(CI)으로부터 태스크를 수신할 수 있다. 이때, 컨트롤 인터커넥션(CI)은 커맨드 프로세서(7000)로부터 태스크를 전달하는 전송 인터페이스의 총칭일 수 있다. 즉, 컨트롤 인터커넥션(CI)은 컨트롤 채널(6200) 및 로컬 인터커넥션(200)을 포함할 수 있다.
태스크 매니저(600)는 태스크를 수신하여 태스크 정보를 생성하고, 코어 글로벌(500)로 전송할 수 있다. 또한, 태스크 매니저(600)는 코어 글로벌(500)을 통해서 완료 신호를 수신하고, 이에 따른 완료 리포트를 생성하여 컨트롤 인터커넥션(CI)을 통해서 커맨드 프로세서(7000)로 전달할 수 있다.
코어 글로벌(500)은 뉴럴 코어(100) 내에 하드웨어 적으로 연결된 와이어 구조일 수 있다. 코어 글로벌(500)은 도시되지는 않았지만, 뉴럴 코어(100), L1 공유 메모리(400), L1 LSU(700) 및 태스크 매니저(600)를 모두 연결하는 구조일 수 있다. 이에 따라서, 로컬 인터커넥션(200) 및 L1 싱크 패스(300)도 코어 글로벌(500)에 포함될 수도 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
코어 글로벌(500)은 태스크 매니저(600)로부터 태스크 정보를 수신하여 뉴럴 코어(100)로 전달하고, 그에 대한 완료 신호를 뉴럴 코어(100)로부터 전달받을 수 있다. 이어서, 코어 글로벌(500)은 완료 신호를 태스크 매니저(600)로 전달할 수 있다.
로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), L1 LSU(700), 코어 글로벌(500) 및 태스크 매니저(600)를 서로 연결할 수 있다. 로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), L1 LSU(700), 코어 글로벌(500) 및 태스크 매니저(600) 사이의 데이터가 이동하는 경로일 수 있다. 로컬 인터커넥션(200)은 도 3의 글로벌 인터커넥션(6000)과 연결되어 데이터를 전송할 수 있다.
L1 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), L1 LSU(700), 코어 글로벌(500) 및 태스크 매니저(600)를 서로 연결할 수 있다. L1 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), L1 LSU(700), 코어 글로벌(500) 및 태스크 매니저(600)의 동기화 신호가 이동하는 경로일 수 있다.
L1 싱크 패스(300)는 로컬 인터커넥션(200)과 물리적으로 별도로 형성될 수 있다. 로컬 인터커넥션(200)의 경우 글로벌 인터커넥션(6000)과 달리 내부에 충분한 채널이 형성되지 않을 수 있다. 이러한 경우에는 L1 싱크 패스(300)가 별도의 형성되어 동기화 신호의 전송을 빠르고 지체없이 수행할 수 있다. L1 싱크 패스(300)는 글로벌 인터커넥션(6000)의 L2 싱크 채널(6300)에 비해서 한단계 낮은 레벨에서 수행되는 동기화에 사용될 수 있다.
도 7은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 계층적 구조를 설명하기 위한 도면이다.
도 7을 참조하면, 뉴럴 코어 SoC(10)는 적어도 하나의 뉴럴 프로세서(1000)를 포함할 수 있다. 각각의 뉴럴 프로세서(1000)는 글로벌 인터커넥션(6000)을 통해서 서로 데이터를 전송할 수 있다.
뉴럴 프로세서(1000)는 각각 적어도 하나의 뉴럴 코어(100)를 포함할 수 있다. 뉴럴 코어(100)는 딥러닝 연산 작업에 최적화된 프로세싱 단위 유닛일 수 있다. 뉴럴 코어(100)는 딥러닝 연산 작업의 하나의 오퍼레이션에 대응하는 프로세싱 단위 유닛일 수 있다. 즉, 딥러닝 연산 작업은 여러 오퍼레이션의 순차적 또는 병렬적 결합으로 표현 가능할 수 있다. 뉴럴 코어(100)는 각각 하나의 오퍼레이션을 처리할 수 있는 프로세싱 단위 유닛으로서 컴파일러 입장에서 스케쥴링에 고려할 수 있는 최소한의 연산 단위일 수 있다.
본 실시예에 따른 뉴럴 프로세싱 장치는 컴파일러 스케쥴링 입장에서 고려되는 최소한의 연산 단위와 하드웨어 프로세싱 단위 유닛의 스케일을 동일하게 구성하여 빠르고 효율적인 스케쥴링 및 연산 작업의 수행을 도모할 수 있다.
즉, 연산 작업에 비해서 하드웨어의 분할할 수 있는 프로세싱 단위 유닛이 지나치게 크다면 프로세싱 단위 유닛의 구동에서 연산 작업의 비효율이 발생할 수 있다. 반대로, 컴파일러의 스케쥴링 최소 단위인 오퍼레이션보다 더 작은 단위의 프로세싱 유닛을 매번 스케쥴링하는 것은 스케쥴링의 비효율이 발생할 수 있고, 하드웨어 설계 비용이 높아질 수 있어 적절하지 않다.
따라서, 본 실시예는 컴파일러의 스케쥴링 단위와 하드웨어 프로세싱 단위의 스케일을 유사하게 조율하여 빠른 연산 작업의 스케쥴링과 하드웨어 리소스의 낭비없이 효율적인 연산 작업 수행을 동시에 충족시킬 수 있다.
도 8은 도 6의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 8을 참조하면, 뉴럴 코어(100)는 L0 메모리(120), 웨이트 버퍼(130), 액티베이션 LSU(140), 액티베이션 버퍼(150) 및 프로세싱 유닛(160), 태스크 매니저(600) 및 코어 글로벌(500)을 포함할 수 있다.
LSU(110)는 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. LSU(110)는 L0 메모리(120)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 LSU(110)는 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다.
구체적으로, 마이크로 DMA 작업은 뉴럴 코어(100)가 공유 메모리(2000) 또는 오프 칩 메모리(30)에서 L0 메모리(120)로 프로그램 또는 데이터를 로드하는 작업일 수 있다. LP 마이크로 DMA 작업은 일반적인 마이크로 DMA 작업과 달리 현재 프로그램 또는 데이터가 아닌 이후에 사용할 프로그램 또는 데이터에 대한 로드 작업일 수 있다. 이러한 작업은 낮은 우선 순위를 가지고 있기에, 마이크로 DMA 작업과 달리 식별될 수 있다. ST 마이크로 DMA 작업은 뉴럴 코어(100)의 L0 메모리(120)에서 공유 메모리(2000) 또는 오프 칩 메모리(30)로 데이터를 저장하는 스토어 작업일 수 있다. 프리 프로세싱 작업은 CPU(20)에서 대량의 룩업 테이블과 같은 데이터를 미리 로드하는 작업을 포함할 수 있다.
도 9는 도 8의 LSU을 세부적으로 설명하기 위한 블록도이다.
도 9를 참조하면, LSU(110)는 로컬 메모리 로드 유닛(111a), 로컬 메모리 스토어 유닛(111b), 뉴럴 코어 로드 유닛(112a), 뉴럴 코어 스토어 유닛(112b), 로드 버퍼(LB), 스토어 버퍼(SB), 로드 엔진(113a), 스토어 엔진(113b) 및 변환 색인 버퍼(114)를 포함할 수 있다.
로컬 메모리 로드 유닛(111a)은 L0 메모리(120)에 대한 로드 인스트럭션을 페치(fetch)하고, 로드 인스트럭션을 이슈(issue)할 수 있다. 로컬 메모리 로드 유닛(111a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 로컬 메모리 스토어 유닛(111b)은 L0 메모리(120)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 로컬 메모리 스토어 유닛(111b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
뉴럴 코어 로드 유닛(112a)은 뉴럴 코어(100)에 대한 로드 인스트럭션을 페치하고, 로드 인스트럭션을 이슈할 수 있다. 뉴럴 코어 로드 유닛(112a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 뉴럴 코어 스토어 유닛(112b)은 뉴럴 코어(100)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 뉴럴 코어 스토어 유닛(112b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
로드 엔진(113a)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)을 통해서 데이터를 불러올 수 있다. 이때, 로드 엔진(113a)은 변환 색인 버퍼(114)에서 최근에 사용된 로지컬 어드레스와 피지컬 어드레스의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 로드 엔진(113a)의 로지컬 어드레스가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
스토어 엔진(113b)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)을 통해서 데이터를 불러올 수 있다. 이때, 스토어 엔진(113b)은 변환 색인 버퍼(114)에서 최근에 사용된 로지컬 어드레스와 피지컬 어드레스의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 스토어 엔진(113b)의 로지컬 어드레스가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
로드 엔진(113a) 및 스토어 엔진(113b)은 L1 싱크 패스(300)로 동기화 신호를 보낼 수 있다. 이때, 동기화 신호는 작업이 종료되었다는 의미를 가질 수 있다.
다시, 도 8을 참조하면, L0 메모리(120)는 뉴럴 코어(100) 내부에 위치한 메모리로서, 뉴럴 코어(100)가 작업에 필요한 모든 입력 데이터를 외부로부터 수신하여 임시로 저장할 수 있다. 또한, L0 메모리(120)는 뉴럴 코어(100)에 의해서 연산된 출력 데이터를 외부로 전송하기 위해서 일시적으로 저장할 수 있다.
L0 메모리(120)는 액티베이션 LSU(140)에 의해서 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전송하고, 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. L0 메모리(120)는 액티베이션 LSU(140) 외에도, 프로세싱 유닛(160)과 직접 데이터를 송수신할 수 있다. 즉, L0 메모리(120)는 PE 어레이(163) 및 벡터 유닛(164) 각각과 데이터를 주고받을 수 있다. L0 메모리(120)는 뉴럴 코어 레벨에 해당하는 메모리일 수 있다. 이때, L0 메모리(120)는 뉴럴 코어의 전용(private) 메모리일 수 있다.
L0 메모리(120)는 데이터 패스(Data Path)를 통해 액티베이션이나 웨이트 같은 데이터를 전송할 수 있다. L0 메모리(120)는 별도의 전용 패스인 L0 싱크 패스(L0 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다. L0 메모리(120)는 예를 들어, LSU(110), 웨이트 버퍼(130), 액티베이션 LSU(140) 및 프로세싱 유닛(160)과 L0 싱크 패스(L0 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다.
웨이트 버퍼(130)는 웨이트(Weight)를 L0 메모리(120)로부터 수신할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 프로세싱 유닛(160)으로 전달할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 전달하기 전에 일시적으로 웨이트(Weight)를 저장할 수 있다.
인풋 액티베이션(Act_In) 및 아웃풋 액티베이션(Act_Out)은 신경망 네트워크의 레이어의 입력값과 출력값을 의미할 수 있다. 이때, 신경망 네트워크의 레이어가 복수인 경우 이전 레이어의 출력값이 다음 레이어의 입력값이 되므로 이전 레이어의 아웃풋 액티베이션(Act_Out)이 다음 레이어의 인풋 액티베이션(Act_In)으로 활용될 수 있다.
웨이트(Weight)는 각 레이어에서 입력되는 입력 액티베이션(Act_In)과 곱해지는 파라미터를 의미할 수 있다. 웨이트(Weight)는 딥 러닝 학습 단계에서 조절되어 확정되고, 추론 단계에서는 고정된 값을 통해서 아웃풋 액티베이션(Act_Out)을 도출하기 위해서 사용될 수 있다.
액티베이션 LSU(140)은 L0 메모리(120)로부터 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전달하고, 액티베이션 버퍼(150)로부터 아웃풋 액티베이션(Act_Out)을 상기 온 칩 버퍼로 전달할 수 있다. 즉, 액티베이션 LSU(140)은 액티베이션의 로드 작업과 스토어 작업을 모두 수행할 수 있다.
액티베이션 버퍼(150)는 프로세싱 유닛(160)으로 인풋 액티베이션(Act_In)을 제공하고, 프로세싱 유닛(160)으로부터 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. 액티베이션 버퍼(150)는 인풋 액티베이션(Act_In)과 아웃풋 액티베이션(Act_Out)을 일시적으로 저장할 수 있다.
액티베이션 버퍼(150)는 연산량이 많은 프로세싱 유닛(160), 특히, PE 어레이(163)에 빠르게 액티베이션을 제공하고, 빠르게 액티베이션을 수신하여 뉴럴 코어(100)의 연산 속도를 높일 수 있다.
프로세싱 유닛(160)은 연산을 수행하는 모듈일 수 있다. 프로세싱 유닛(160)은 1차원 연산뿐만 아니라 2차원 매트릭스 연산 즉, 컨볼루션 연산을 수행할 수 있다. 프로세싱 유닛(160)은 인풋 액티베이션(Act_In)을 수신하여 웨이트와 곱한 뒤 이를 더하여 아웃풋 액티베이션(Act_Out)을 생성할 수 있다.
도 10은 도 8의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 8 및 도 10을 참조하면, 프로세싱 유닛(160)은 PE 어레이(163), 벡터 유닛(164), 컬럼 레지스터(161) 및 로우 레지스터(162)를 포함할 수 있다.
PE 어레이(163)는 인풋 액티베이션(Act_In) 및 웨이트(Weight)를 수신하여 곱셈을 수행할 수 있다. 이때, 인풋 액티베이션(Act_In)과 웨이트(Weight)는 각각 매트릭스 형태로 컨볼루션을 통해서 연산될 수 있다. 이를 통해서, PE 어레이(163)는 아웃풋 액티베이션(Act_Out)을 생성할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. PE 어레이(163)는 아웃풋 액티베이션(Act_Out)외의 다른 종류의 출력도 얼마든지 생성할 수 있다.
PE 어레이(163)는 적어도 하나의 프로세싱 엘리먼트(163_1)를 포함할 수 있다. 프로세싱 엘리먼트(163_1)는 서로 정렬되어 각각 하나의 인풋 액티베이션(Act_In)과 하나의 웨이트(Weight)에 대한 곱셈을 수행할 수 있다.
PE 어레이(163)는 각각의 곱셈에 대한 값을 합한 부분합을 생성할 수 있다. 이러한 부분합은 아웃풋 액티베이션(Act_Out)으로 활용될 수 있다. PE 어레이(163)는 이차원 매트릭스 곱셈을 수행하므로 이차원 매트릭스 연산 유닛(2D matrix compute unit)으로 지칭될 수도 있다.
벡터 유닛(164)은 1차원 연산을 수행할 수 있다. 벡터 유닛(164)은 PE 어레이(163)와 함께 딥러닝 연산을 수행할 수 있다. 이를 통해서 프로세싱 유닛(160)은 필요한 연산에 특화될 수 있다. 즉, 뉴럴 코어(100)는 대량의 2차원 매트릭스 곱셈과 1차원 연산을 수행하는 연산 모듈이 각각 있어 효율적으로 딥러닝 작업을 수행할 수 있다.
컬럼 레지스터(161)는 제1 입력(I1)을 수신할 수 있다. 컬럼 레지스터(161)는 제1 입력(I1)을 수신하고 이를 분할하여 PE 어레이(163)의 각 열(column)에 제공할 수 있다.
로우 레지스터(162)는 제2 입력(I2)을 수신할 수 있다. 로우 레지스터(162)는 제2 입력(I2)을 수신하고 이를 분할하여 PE 어레이(163)의 각 행(row)에 제공할 수 있다.
제1 입력(I1)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight)일 수 있다. 제2 입력(I2)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight) 중 제1 입력(I1)이 아닌 값일 수 있다. 또는, 제1 입력(I1) 및 제2 입력(I2)은 인풋 액티베이션(Act_In) 및 웨이트(Weight) 외의 값이 될 수도 있다.
도 11은 도 8의 L0 메모리를 세부적으로 설명하기 위한 블록도이다.
도 11을 참조하면, L0 메모리(120)는 스케쥴러(121) 및 적어도 하나의 로컬 메모리 뱅크(122)를 포함할 수 있다.
데이터가 L0 메모리(120)로 저장될 때, 스케쥴러(121)는 로드 엔진(113a)으로부터 데이터를 수신할 수 있다. 이때, 데이터는 라운드 로빈(round robin) 방식으로 로컬 메모리 뱅크(122)를 할당받을 수 있다. 이에 따라서, 데이터는 적어도 하나의 로컬 메모리 뱅크(122) 중 어느 하나에 저장될 수 있다.
반대로, 데이터가 L0 메모리(120)에서 로드될 때, 스케쥴러(121)는 로컬 메모리 뱅크(122)로부터 데이터를 수신하여 스토어 엔진(113b)으로 전달될 수 있다. 스토어 엔진(113b)은 로컬 인터커넥션(200)을 통해서 외부로 데이터를 저장시킬 수 있다.
도 12는 도 11의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 12를 참조하면, 로컬 메모리 뱅크(122)는 로컬 메모리 뱅크 컨트롤러(122_1) 및 로컬 메모리 뱅크 셀 어레이(122_2)를 포함할 수 있다.
로컬 메모리 뱅크 컨트롤러(122_1)는 로컬 메모리 뱅크(122)에 저장되는 데이터의 어드레스를 통해서 리드 및 라이트 동작을 관리할 수 있다. 즉, 로컬 메모리 뱅크 컨트롤러(122_1)는 데이터의 입출력을 전체적으로 관리할 수 있다.
로컬 메모리 뱅크 셀 어레이(122_2)는 데이터가 직접 저장되는 셀이 행과 열을 맞춰 정렬된 구조일 수 있다. 로컬 메모리 뱅크 셀 어레이(122_2)는 로컬 메모리 뱅크 컨트롤러(122_1)에 의해서 제어될 수 있다.
도 13은 도 1의 뉴럴 프로세싱 장치의 데이터와 제어 신호의 흐름을 설명하기 위한 블록도이고, 도 14는 도 13의 커맨드 프로세서와 태스크 매니저의 관계를 설명하기 위한 블록도이다.
도 13 및 도 14를 참조하면, 각각의 뉴럴 프로세서(1000)는 내부에 각각 태스크 매니저(600) 및 L1 LSU(700)를 포함할 수 있다. 태스크 매니저(600)들은 컨트롤 인터커넥션(CI)을 통해서 커맨드 프로세서(7000)와 제어 신호 및 그 응답을 교환할 수 있다.
이에 반해서, L1 LSU(700)는 데이터 인터커넥션 및 메모리(DIM)를 통해서 데이터를 교환할 수 있다. 데이터 인터커넥션 및 메모리(DIM)는 데이터를 전송하기 위한 인터커넥션과 데이터가 공유되는 메모리를 포함할 수 있다. 구체적으로, 데이터 인터커넥션 및 메모리(DIM)는 로컬 인터커넥션(200) 및 데이터 채널(6100)을 포함할 수 있다. 또한, 데이터 인터커넥션 및 메모리(DIM)는 L1 공유 메모리(400), 공유 메모리(2000) 및 휘발성 메모리(32)를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
태스크 매니저(600)는 커맨드 프로세서(7000)에 의해서 제어될 수 있다. 즉, 커맨드 프로세서(7000)는 태스크 매니저(600)로 제어 신호를 통해 태스크를 전달하고, 태스크 매니저(600)는 태스크의 완료 리포트를 커맨드 프로세서(7000)로 전달할 수 있다. 태스크 매니저(600)는 뉴럴 코어(100)에 포함되어 뉴럴 프로세서(1000)에 적어도 하나의 태스크 매니저(600)가 포함될 수 있다. 또한, 뉴럴 프로세서(1000)가 복수인 경우 태스크 매니저(600)의 숫자는 더 많아질 수 있다. 이러한 복수의 태스크 매니저(600)는 모두 커맨드 프로세서(7000)에 의해서 제어될 수 있다.
도 15는 도 8의 태스크 매니저의 구조를 세부적으로 설명하기 위한 블록도이다.
도 8, 도 9 및 도 15를 참조하면, 태스크 매니저(600)는 테이블 패시지(610), 태스크 패시지(620) 및 던 패시지(630)를 포함할 수 있다.
테이블 패시지(610)는 피지컬 어드레스와 로지컬 어드레스의 매칭 테이블을 업데이트 시키는 테이블 업데이트 리퀘스트를 컨트롤 채널(6200)로부터 수신하여 코어 글로벌(500)로 전달할 수 있다. 이때, 테이블 업데이트 리퀘스트는 커맨드 프로세서(7000)로부터 컨트롤 채널(6200)을 통해서 전달될 수 있다.
태스크 패시지(620)는 태스크를 컨트롤 채널(6200)로부터 수신하고, 이에 따른 태스크 정보를 생성하여 코어 글로벌(500)로 전송할 있다. 이때, 태스크는 커맨드 프로세서(7000)로부터 컨트롤 채널(6200)을 통해서 전달될 수 있다. 코어 글로벌(500)은 태스크 정보를 뉴럴 코어(100)로 전달하고, 뉴럴 코어(100)는 이를 수행하여 완료 신호를 다시 코어 글로벌(500)로 전달할 수 있다. 코어 글로벌(500) 완료 신호를 던 패시지(630)로 전달할 수 있다.
던 패시지(630)는 완료 신호를 수신하여 태스크의 완료 리포트(DNrp)를 생성할 수 있다. 던 패시지(630)는 완료 리포트(DNrp)를 컨트롤 채널(6200)을 통해서 커맨드 프로세서(7000)로 전송할 수 있다.
또한, 테이블 패시지(610)의 테이블 업데이트 리퀘스트(TURQ)는 코어 글로벌(500)을 통해서 뉴럴 코어(100)로 전달될 수 있다. 이때, 뉴럴 코어(100) 내부의 변환 색인 버퍼(114)의 테이블이 업데이트될 수 있다.
도 16은 도 15의 테이블 패시지를 세부적으로 설명하기 위한 블록도이다.
도 16을 참조하면, 테이블 패시지(610)는 테이블 버퍼(611) 및 제1 내지 제m 업데이트 리퀘스트 큐(611a1~611am)를 포함할 수 있다.
테이블 버퍼(611)는 피지컬 어드레스와 로지컬 어드레스가 매칭된 테이블 업데이트 리퀘스트(TURQ)가 커맨드 프로세서(7000)로부터 전송되어 저장될 수 있다. 코어 글로벌(500)이 이러한 테이블 업데이트 리퀘스트(TURQ)를 페칭하면 각각의 테이블 업데이트 리퀘스트(TURQ)가 제1 내지 제m 업데이트 리퀘스트 큐(611a1~611am)에 저장될 수 있다.
각각의 제1 내지 제m 업데이트 리퀘스트 큐(611a1~611am)는 서로 다른 타입의 테이블 업데이트 리퀘스트(TURQ)가 저장될 수 있다. 예를 들어, 서로 다른 타입의 테이블 업데이트 리퀘스트(TURQ)눈 뉴럴 코어 TLB 업데이트 리퀘스트, 마이크로 DMA TLB 업데이트 리퀘스트, LP 마이크로 DMA TLB 업데이트 리퀘스트 및 ST 마이크로 DMA TLB 업데이트 리퀘스트 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 또는 각각의 제1 내지 제m 업데이트 리퀘스트 큐(611a1~611am)는 서로 같은 타입의 테이블 업데이트 리퀘스트(TURQ)가 저장될 수도 있다.
또한, 제1 내지 제m 업데이트 리퀘스트 큐(611a1~611am)는 각각 제너럴 큐 즉, 여러가지 타입의 리퀘스트를 모두 수용하는 큐일 수 있다. 이에 따라서, 제1 내지 제m 업데이트 리퀘스트 큐(611a1~611am) 각각이 타입과 무관하게 리퀘스트를 수용할 수 있다.
각각의 제1 내지 제m 업데이트 리퀘스트 큐(611a1~611am)는 테이블 업데이트 리퀘스트(TURQ)를 코어 글로벌(500)로 전송할 수 있다.
도 17은 도 15의 태스크 패시지를 세부적으로 설명하기 위한 블록도이다.
도 17을 참조하면, 태스크 패시지(620)는 태스크 버퍼(621), 제1 큐(Q1), 디펜던시 체커(DPc), 제2 큐(Q2) 및 런타임 핸들(RH)을 포함할 수 있다.
태스크 버퍼(621)는 커맨드 프로세서(7000)로부터 전송된 제어 신호에 따른 태스크(Task)를 저장할 수 있다. 태스크 버퍼(621)는 코어 글로벌(500)의 태스크 페칭 동작에 의해서 태스크(Task)를 태스크 디스크립터 형태로 제1 큐(Q1)에 저장할 수 있다. 즉, 태스크 패시지(620)는 태스크(Task)에 대응하는 태스크 디스크립터를 생성하여 제1 큐(Q1)에 저장할 수 있다.
태스크 버퍼(621)는 태스크 디스크립터를 제1 큐(Q1)로 전송하고, 트랜스퍼 던 리포트(TRrp)를 생성할 수 있다. 태스크 버퍼(621)는 트랜스퍼 던 리포트(TRrp)를 던 패시지(630)로 전송할 수 있다. 트랜스퍼 던 리포트(TRrp)는 제1 큐(Q1)로 전송한 태스크에 대한 리포트일 수 있다.
제1 큐(Q1)는 태스크 디스크립터의 타입에 따라서 태스크 디스크립터를 나누어 저장할 수 있다. 도 17에서는 n개의 제1 큐(Q1)가 도시되어 있다. 이때, n는 자연수일 수 있다. 즉, 제1 큐(Q1)는 적어도 하나일 수 있다.
이때, 제1 큐(Q1)는 제1_1 내지 제1_n 큐(Q1_1~Q1_n)를 포함할 수 있다. 제1_1 큐(Q1_1)는 제1 태스크 디스크립터(Tsk_d1)를 저장하고, 제1_2 큐(Q1_2)는 제2 태스크 디스크립터(Tsk_d2)를 저장할 수 있다. 제1_n 큐(Q1_n)는 제n 태스크 디스크립터(Tsk_dn)를 저장할 수 있다.
제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)는 서로 다른 타입일 수도 있고, 서로 동일한 타입일 수도 있다. 또는 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn) 중 일부는 서로 동일한 타입이고, 일부는 서로 다른 타입일 수도 있다.
디펜던시 체커(DPc)는 디펜던시 업데이트 요청(DFURQ)을 수신할 수 있다. 디펜던시 업데이트 요청(DFURQ)은 특정 태스크 사이의 정의된 디펜던시에 따라 완료된 태스크가 발생함에 따라 디펜던시의 변동을 알려줄 수 있다. 즉, 각각의 태스크 디스크립터는 어떤 태스크에 대한 디펜던시가 있는지에 대한 디펜던시 필드를 포함할 수 있다. 이때, 디펜던시 필드에 포함된 태스크가 완료되면 그 디펜던시 필드에서 추가되는 형식으로 업데이트가 되어야 한다. 따라서, 디펜던시 업데이트 요청(DFURQ)은 태스크 디스크립터의 디펜던시 필드에 대한 업데이트 리퀘스트를 포함할 수 있다.
도 18은 도 17의 디펜던시 체커의 내부에 저장된 제1 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 18을 참조하면, 제1 디펜던시 체커(DPc1)는 도 17의 디펜던시 체커(DPc)의 일 실시예일 수 있다. 제1 디펜던시 체커(DPc1)는 내부에 제1 디펜던시 매트릭스(DPmx1)를 포함할 수 있다. 제1 디펜던시 매트릭스(DPmx1)는 정사각형 행렬일 수 있다. 제1 디펜던시 매트릭스(DPmx1)는 복수의 행과 복수의 열을 포함할 수 있고, 도 18에서는 예시적으로 4 X 4 매트릭스를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 제1 디펜던시 매트릭스(DPmx1)의 행과 열의 개수는 5개 이상일 수도 있고, 3개 이하일 수도 있다. 이때, 제1 디펜던시 매트릭스(DPmx1)의 행과 열의 개수는 각각 n개일 수 있다. 즉, 제1 큐(Q1), 제2 큐(Q2) 및 던 패시지(630)의 체크인 버퍼의 개수와 제1 디펜던시 매트릭스(DPmx1)의 행과 열 각각의 개수가 모두 동일할 수 있다.
제1 디펜던시 매트릭스(DPmx1)의 각 열은 디펜던시 업데이트 요청(DFURQ)에 의해서 생성된 제1 내지 제4 디펜던시 세트 코드(DFURQ1~DFURQ4)를 통해서 업데이트될 수 있다. 즉, 제1 디펜던시 체커(DPc1)는 디펜던시 업데이트 요청(DFURQ)을 통해서 디펜던시 세트 코드(DFURQ1~DFURQ4)를 생성할 수 있다.
즉, 제1 디펜던시 매트릭스(DPmx1)의 제1 내지 제4 열은 각각 제1 내지 제4 디펜던시 세트 코드(DFURQ1~DFURQ4)의 값과 동일하게 업데이트될 수 있다.
예를 들어, 제1 디펜던시 매트릭스(DPmx1)의 제1 디펜던시 세트 코드가 “1001”인 경우, e11은 1, e12는 0, e13은 0, e14는 1일 수 있다. 유사하게 다른 엘리먼트도 제2 내지 제4 디펜던시 세트 코드(DFURQ2~DFURQ4)에 의해서 업데이트될 수 있다.
제1 디펜던시 매트릭스(DPmx1)는 이렇게 업데이트된 후에 제1 내지 제4 디펜던시 체크 코드(chk1~chk4)와 비교될 수 있다. 즉, 제1 디펜던시 체커(DPc1)는 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 수신하고, 각각의 태스크 디스크립터에 따라 디펜던시 체크 코드를 생성할 수 있다. 디펜던시 체크 코드는 제1 디펜던시 매트릭스(DPmx1)의 각각의 행에 대응될 수 있다.
즉, 제1 내지 제4 디펜던시 체크 코드(chk1~chk4)는 각각 제1 디펜던시 매트릭스(DPmx1)의 제1 내지 제4 행에 대응될 수 있다. 예를 들어, 제1 디펜던시 체크 코드(chk1)는 제1 행이 대응 로우(row)고, 제4 디펜던시 체크 코드(chk4)는 제4 행이 대응 로우일 수 있다. 따라서, 제1 내지 제4 디펜던시 체크 코드(chk1~chk4)는 각각 제1 디펜던시 매트릭스(DPmx1)의 제1 내지 제4 행과 비교될 수 있다. 제1 디펜던시 체커(DPc1)는 예를 들어, 제1 디펜던시 체크 코드(chk1)와 제1 디펜던시 매트릭스(DPmx1)의 제1 행(e11, e21, e31, e41)이 동일한 경우 제1 태스크 디스크립터(Tsk_d1)를 전송하여 체크인하고, 제1 디펜던시 매트릭스(DPmx1)의 제1 행을 클리어할 수 있다. 이때, 클리어란, 제1 디펜던시 매트릭스(DPmx1)의 제1 행의 데이터를 모두 제거하는 것을 의미할 수 있다. 체크인된 태스크 디스크립터는 제2 큐(Q2)로 전송될 수 있다.
이때, 제1 디펜던시 매트릭스(DPmx1)의 제1 행의 데이터는 제1 내지 제4 디펜던시 세트 코드(DFURQ1~DFURQ4)에 의해서 업데이트된 값일 수 있다. 제1 내지 제4 디펜던시 세트 코드(DFURQ1~DFURQ4)는 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)의 각각의 디스크립터가 체크아웃될 때 제1 디펜던시 체커(DPc1)로 전달될 수 있다. 이에 따라서, 제1 내지 제4 디펜던시 세트 코드(DFURQ1~DFURQ4)는 디펜던시 관계가 있는 다음 태스크 디스크립터가 무엇인지 제1 디펜던시 매트릭스(DPmx1)를 세팅할 수 있다.
만일, 제1 디펜던시 체크 코드(chk1)와 제1 디펜던시 매트릭스(DPmx1)의 제1 행(e11, e21, e31, e41)이 동일하지 않은 경우, 제1 디펜던시 체커(DPc1)는 추가 업데이트에 의해서 제1 디펜던시 체크 코드(chk1)와 제1 디펜던시 매트릭스(DPmx1)의 제1 행(e11, e21, e31, e41)이 동일할 때까지 제1 태스크 디스크립터(Tsk_d1)를 제2 큐(Q2)에 전달하지 않을 수 있다.
다시, 도 17을 참조하면, 디펜던시 체커(DPc)는 위의 방식에 따라, 순차적으로 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 제2 큐(Q2)로 전송할 수 있다.
이때, 제2 큐(Q2)는 제2_1 내지 제2_n 큐(Q2_1~Q2_n)를 포함할 수 있다. 제2_1 큐(Q2_1)는 제1 태스크 디스크립터(Tsk_d1)를 저장하고, 제2_2 큐(Q2_2)는 제2 태스크 디스크립터(Tsk_d2)를 저장할 수 있다. 제2_n 큐(Q2_n)는 제n 태스크 디스크립터(Tsk_dn)를 저장할 수 있다. 제2 큐(Q2)의 개수는 제1 큐(Q1)의 개수와 동일할 수 있다.
제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)는 또한 대기 항목을 포함할 수 있다. 대기 항목은 소프트웨어에 의해서 지정된 항목일 수 있다. 대기 항목이 설정된 태스크 디스크립터는 미리 주어진 지시에 따라서 바로 전달되는 대신 특정 조건의 만족 여부에 따라서 일단 대기하였다가 순차적으로 전달될 수 있다.
런타임 핸들(RH)은 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn) 각각 중 필요한 정보를 추출하여 제1 내지 제n 태스크 정보(Tsk_d1'~Tsk_dn')를 생성할 수 있다. 런타임 핸들(RH)은 제1 내지 제n 태스크 정보(Tsk_d1'~Tsk_dn')를 코어 글로벌(500)로 전달할 수 있다. 이때, 제1 내지 제n 태스크 정보(Tsk_d1'~Tsk_dn')는 각각 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)에 대응할 수 있다. 이때, 제1 내지 제n 태스크 정보(Tsk_d1'~Tsk_dn') 각각은 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)와 동일할 수도 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
런타임 핸들(RH)은 체크인 데이터(ChI)를 던 패시지(630)로 전송할 수 있다. 체크인 데이터(ChI)는 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 포함할 수 있다. 체크인 데이터(ChI)는 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)에 대응하는 제1 내지 제n 태스크 정보(Tsk_d1'~Tsk_dn')가 동작으로 위해서 태스크 패시지(620)를 떠나 코어 글로벌(500)로 전달됨을 던 패시지(630)로 알려줄 수 있다.
도 19는 도 17의 디펜던시 체커의 내부에 저장된 제1 싱글모드 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 19를 참조하면, 제2 디펜던시 체커(DPc2)는 도 17의 디펜던시 체커(DPc)의 일 실시예일 수 있다. 제2 디펜던시 체커(DPc2)는 제1 싱글모드 디펜던시 매트릭스(DPmx1_s) 및 오어(OR) 썸 로직(Osl)을 포함할 수 있다.
제1 싱글모드 디펜던시 매트릭스(DPmx1_s)는 도 18의 제1 디펜던시 매트릭스(DPmx1)의 싱글모드를 구현할 수 있다. 싱글모드란, 둘 이상의 태스크 디스크립터에 오어(OR) 형태로 디펜던시가 있는 경우를 표시할 수 있는 모드를 의미할 수 있다.
구체적으로, 제1 싱글모드 디펜던시 매트릭스(DPmx1_s)는 제1 필드 영역(Rfield1) 및 제1 오어(OR) 썸 영역(OR_sum1)을 포함할 수 있다. 제1 필드 영역(Rfield1)은 도 18의 제1 디펜던시 매트릭스(DPmx1)와 동일할 수 있다. 즉, 제1 필드 영역(Rfield1)은 정사각형 행렬의 형태를 가질 수 있다. 제1 필드 영역(Rfield1)은 각각의 태스크 디스크립터 사이의 1:1 디펜던시를 표시할 수 있는 영역을 의미할 수 있다.
제1 오어(OR) 썸 영역(OR_sum1)은 제1 필드 영역(Rfield1)의 측면에 컬럼 형태로 존재할 수 있다. 이에 따라서, 제1 싱글모드 디펜던시 매트릭스(DPmx1_s)는 행의 수보다 열의 수가 1개 더 많을 수 있다. 이에 따라, 제1 오어(OR) 썸 영역(OR_sum1)에 의해서 제1 싱글모드 디펜던시 매트릭스(DPmx1_s)는 정사각형이 아닌 직사각형 행렬일 수 있다.
제1 오어(OR) 썸 영역(OR_sum1)은 제1 필드 영역(Rfield1)의 엘리먼트들의 오어(OR) 썸에 의해서 생성될 수 있다. 구체적으로, 제1 필드 영역(Rfield1)의 제1 행의 4개의 엘리먼트의 오어(OR) 썸은 제1 오어(OR) 썸 영역(OR_sum1)의 제1 행의 제1 오어(OR) 썸 엘리먼트(e51)가 될 수 있다. 마찬가지로, 제2 내지 제4 행의 제2 내지 제4 오어(OR) 썸 엘리먼트(e52~e54)는 각각 제2 내지 제4 행의 결과 값일 수 있다.
오어(OR) 썸 로직(Osl)은 제1 필드 영역(Rfield1)의 엘리먼트의 값을 이용하여 제1 오어(OR) 썸 영역(OR_sum1)의 값을 계산할 수 있다. 오어(OR) 썸 로직(Osl)은 상술하였듯이, 각 행 별로 오어(OR) 썸을 수행하여 제1 오어(OR) 썸 영역(OR_sum1)에 저장할 수 있다.
제1 싱글모드 디펜던시 매트릭스(DPmx1_s)가 만일 제1 오어(OR) 썸 영역(OR_sum1)에 '0'이 저장된 경우 도 18의 제1 디펜던시 매트릭스(DPmx1)와 동일하게 동작할 수 있다. 그러나, 제1 싱글모드 디펜던시 매트릭스(DPmx1_s)가 만일 제1 오어(OR) 썸 영역(OR_sum1)에 '1'이 저장된 경우, 그 '1'이 저장된 행에 대응되는 태스크 디스크립터는 다른 4개의 태스크 디스크립터 중 어느 하나라도 체크아웃되면 바로 디펜던시가 충족되어 클리어될 수 있다.
즉, 제1 싱글모드 디펜던시 매트릭스(DPmx1_s)는 2개 이상의 태스크와 오어(OR) 형태로 디펜던시를 가지는 태스크의 수행을 구현할 수 있어 더욱 명확하고 유용한 디펜던시 체크가 가능할 수 있다.
도 20은 도 17의 디펜던시 체커의 내부에 저장된 제1 카운터 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 20을 참조하면, 제3 디펜던시 체커(DPc3)는 도 17의 디펜던시 체커(DPc)의 일 실시예일 수 있다. 제3 디펜던시 체커(DPc3)는 제1 카운터 디펜던시 매트릭스(DPmx1_cnt1) 및 디펜던시 카운터 업데이트 로직(dcul)을 포함할 수 있다.
제1 카운터 디펜던시 매트릭스(DPmx1_cnt1)는 제1 필드 영역(Rfield1) 및 제1 디펜던시 카운터 영역(dcnt1)을 포함할 수 있다. 제1 필드 영역(Rfield1)은 도 18의 제1 디펜던시 매트릭스(DPmx1)와 동일할 수 있다. 즉, 제1 필드 영역(Rfield1)은 정사각형 행렬의 형태를 가질 수 있다.
또는, 제1 카운터 디펜던시 매트릭스(DPmx1_cnt1)의 제1 필드 영역(Rfield1)은 제1 디펜던시 매트릭스(DPmx1)보다 더 큰 비트 수를 가질 수 있다. 즉, 제1 디펜던시 매트릭스(DPmx1)가 예를 들어 1비트로 구현이 가능했다면, 제1 카운터 디펜던시 매트릭스(DPmx1_cnt1)의 제1 필드 영역(Rfield1)은 2비트 이상으로 구현이 가능할 수 있다. 예를 들어, 제1 카운터 디펜던시 매트릭스(DPmx1_cnt1)의 제1 필드 영역(Rfield1)은 2비트 이상으로 구성될 수 있다. 이때, 더 많은 비트 수는 여러 개의 디펜던시 세트 코드의 누적된 데이터를 기록할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 디펜던시 카운터 영역(dcnt1)은 제1 필드 영역(Rfield1)의 측면에 컬럼 형태로 존재할 수 있다. 이에 따라서, 제1 카운터 디펜던시 매트릭스(DPmx1_cnt1)는 행의 수보다 열의 수가 1개 더 많을 수 있다. 이에 따라, 제1 디펜던시 카운터 영역(dcnt1)에 의해서 제1 카운터 디펜던시 매트릭스(DPmx1_cnt1)는 정사각형이 아닌 직사각형 행렬일 수 있다.
제1 디펜던시 카운터 영역(dcnt1)은 제1 필드 영역(Rfield1)의 엘리먼트들에 기록되는 디펜던시 세트 코드들의 개수를 카운팅하여 생성될 수 있다. 구체적으로, 제1 필드 영역(Rfield1)의 제1 행의 디펜던시 세트 코드의 인가 수는 제1 디펜던시 카운터 영역(dcnt1)의 제1 행의 엘리먼트(e51)가 될 수 있다. 마찬가지로, 제2 내지 제4 행의 엘리먼트(e52~e54)는 각각 제2 내지 제4 행의 디펜던시 세트 코드의 카운팅 결과 값일 수 있다.
디펜던시 카운터 업데이트 로직(dcul)은 제1 필드 영역(Rfield1)의 디펜던시 세트 코드가 인가된 횟수를 카운팅하여 제1 디펜던시 카운터 영역(dcnt1)의 값을 계산할 수 있다. 디펜던시 카운터 업데이트 로직(dcul)은 상술하였듯이, 각 행 별로 카운팅을 수행하여 제1 디펜던시 카운터 영역(dcnt1)에 저장할 수 있다. 제1 디펜던시 카운터 영역(dcnt1)의 엘리먼트들은 2 비트 이상일 수 있다. 예를 들어, 제1 디펜던시 카운터 영역(dcnt1)의 엘리먼트들은 4비트일 수 있다. 이를 통해서, 카운팅에 필요한 비트 수를 확보할 수 있다. 이때, 제1 디펜던시 카운터 영역(dcnt1)의 엘리먼트의 비트 수는 제1 필드 영역(Rfield1)의 엘리먼트의 비트 수와 동일할 수 있다.
제1 디펜던시 카운터 영역(dcnt1)은 서로 다른 외부의 뉴럴 코어에 의한 동일한 타입의 디펜던시 세트 코드가 인가되는 것을 구현하기 위해서 존재할 수 있다. 즉, 예를 들어, 어느 뉴럴 코어의 태스크와 다른 뉴럴 코어의 태스크가 동일하다면, 먼저의 태스크의 수행이 종료 전까지는 뒤의 태스크가 전혀 수행되지 못하고 대기하여야 할 수 있다.
그러나, 제1 디펜던시 카운터 영역(dcnt1)이 카운팅을 하는 경우에는 첫번째 태스크의 종료 전에도 순차적으로 두번째 태스크의 수행 예약 동작이 가능하게 되어 장치의 전체적인 속도와 바틀넥 구간을 최소화할 수 있다. 특히, 이는 단일 그룹의 디펜던시 매트릭스만으로 가능하므로 하드웨어 리소스의 이용도 최소화할 수 있다.
따라서, 제1 내지 제4 디펜던시 체크 코드(chk1~chk4)는 각각 현재 카운터 값보다 작은 숫자로 인가되어 카운터를 1개씩 줄이고, 카운터 값이 0이 되면 대기할 수 있다.
도 21은 도 17의 디펜던시 체커의 내부에 저장된 제2 카운터 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 21을 참조하면, 제3 디펜던시 체커(DPc3)는 제2 카운터 디펜던시 매트릭스(DPmx1_cnt2)를 포함할 수 있다. 이때, 제2 카운터 디펜던시 매트릭스(DPmx1_cnt2)는 제1 필드 영역(Rfield1), 제1 디펜던시 카운터 영역(dcnt1), 제2 디펜던시 카운터 영역(dcnt2) 및 제3 디펜던시 카운터 영역(dcnt3)을 포함할 수 있다.
이때, 제2 카운터 디펜던시 매트릭스(DPmx1_cnt2)의 제1 필드 영역(Rfield1) 및 제1 디펜던시 카운터 영역(dcnt1)은 도 20의 제1 카운터 디펜던시 매트릭스(DPmx1_cnt1)와 동일할 수 있다. 제2 카운터 디펜던시 매트릭스(DPmx1_cnt2)는 추가적으로 제2 디펜던시 카운터 영역(dcnt2) 및 제3 디펜던시 카운터 영역(dcnt3)을 포함할 수 있다. 이때, 도 21에서는 2개의 디펜던시 카운터 영역 추가적으로 포함되었지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 1개 또는 3개 이상의 디펜던시 카운터 영역이 추가적으로 포함될 수도 있다.
제2 디펜던시 카운터 영역(dcnt2) 및 제3 디펜던시 카운터 영역(dcnt3)은 각각 논 뉴럴 코어 모듈로부터 각각 제1 논 뉴럴 코어 디펜던시 세트 코드(nNC1) 및 제2 논 뉴럴 코어 디펜던시 세트 코드(nNC2)를 수신하여 저장할 수 있다. 논 뉴럴 코어 모듈이란, 태스크 매니저의 외부의 뉴럴 코어가 아닌 다른 모듈을 의미할 수 있다. 예를 들어, 논 뉴럴 코어 모듈은, DMA와 같은 모듈일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
본 실시예는 외부의 뉴럴 코어뿐만 아니라 논 뉴럴 코어에 대한 디펜던시도 해결할 수 있게 디펜던시 매트릭스를 구현하여 다양한 방식의 디펜던시를 태스크 매니저 내부에서 바로 해결할 수 있게 할 수 있다.
제2 디펜던시 카운터 영역(dcnt2) 및 제3 디펜던시 카운터 영역(dcnt3)은 또한 카운터 형식으로 수행되어 다양한 주체의 동일한 타입의 태스크를 지연없이 바로바로 처리할 수 있다.
도 22는 도 15의 던 패시지를 세부적으로 설명하기 위한 블록도이다.
도 22를 참조하면, 던 패시지(630)는 체크인 버퍼(Cib), 디펜던시 세터(DPs), 타임아웃 모니터(ToM), 이벤트 모니터(EM) 및 리포트 매니징 모듈(631)을 포함할 수 있다.
체크인 버퍼(Cib)는 체크인 데이터(ChI)를 수신할 수 있다. 체크인 버퍼(Cib)는 제1 내지 제n 체크인 버퍼(Cib_1~Cib_n)를 포함할 수 있다. 체크인 버퍼(Cib)는 체크인 데이터(ChI)에 저장된 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 저장할 수 있다. 제1 내지 제n 체크인 버퍼(Cib_1~Cib_n)는 각각 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 저장할 수 있다. 체크인 버퍼(Cib)는 이를 통해서 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)의 체크인을 수행할 수 있다.
즉, 제1 체크인 버퍼(Cib_1)는 제1 태스크 디스크립터(Tsk_d1)를 저장하고, 제2 체크인 버퍼(Cib_2)는 제2 태스크 디스크립터(Tsk_d2)를 저장할 수 있다. 제n 체크인 버퍼(Cib_n)는 제n 태스크 디스크립터(Tsk_dn)를 저장할 수 있다. 체크인 버퍼(Cib)의 개수는 제1 큐(Q1)의 개수 및 제2 큐(Q2)의 개수와 동일할 수 있다.
체크인 버퍼(Cib)는 코어 글로벌(500)로부터 완료 신호를 수신할 수 있다. 이때, 완료 신호는 제1 내지 제n 완료 신호(Tsk_d1d~Tsk_dnd)를 포함할 수 있다. 제1 내지 제n 완료 신호(Tsk_d1d~Tsk_dnd)는 각각 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn) 각각에 대한 완료 신호일 수 있다. 제1 내지 제n 완료 신호(Tsk_d1d~Tsk_dnd)는 각각 제1 내지 제n 체크인 버퍼(Cib_1~Cib_n)로 수신될 수 있다. 즉, 제1 체크인 버퍼(Cib_1)는 제1 완료 신호(Tsk_d1d)를 수신하고, 제2 체크인 버퍼(Cib_2)는 제2 완료 신호(Tsk_d2d)를 수신할 수 있다. 제n 체크인 버퍼(Cib_n)는 제n 완료 신호(Tsk_dnd)를 수신할 수 있다.
디펜던시 세터(DPs)는 체크인 버퍼(Cib)로부터 완료 신호를 수신하여 디펜던시 업데이트 요청(DFURQ)을 생성할 수 있다. 즉, 어떤 태스크 디스크립터에 대응하는 태스크가 완료되었는지에 따라 디펜던시 세터(DPs)가 디펜던시 업데이트 요청(DFURQ)을 생성할 수 있다. 디펜던시 세터(DPs)는 디펜던시 업데이트 요청(DFURQ)을 태스크 패시지(620)로 전송할 수 있다.
이때, 디펜던시 업데이트 요청(DFURQ)은 상술한 도 18의 디펜던시 세트 코드(DFURQ1~DFURQ4)에 대한 내용을 포함할 수 있다. 즉, 디펜던시 업데이트 요청(DFURQ)은 현재 체크아웃되는 태스크 디스크립터의 디펜던시 정보를 포함할 수 있다. 즉, 디펜던시 업데이트 요청(DFURQ)은 현재 체크아웃되는 태스크 디스크립터에 의해서 디펜던시의 제한이 없어져 실행될 수 있는 태스크 디스크립터가 무엇인지에 대한 정보를 포함할 수 있다.
디펜던시 세터(DPs)는 완료 신호에 따라서, 각각의 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 체크아웃시킬 수 있다. 이에 따라서, 디펜던시 세터(DPs)는 어떤 태스크가 완료되어 체크아웃되었는지에 대한 체크아웃 리포트(COrp)를 생성할 수 있다. 디펜던시 세터(DPs)는 체크아웃 리포트(COrp)를 리포트 매니징 모듈(631)로 전송할 수 있다.
디펜던시 세터(DPs)가 디펜던시 업데이트 요청(DFURQ)을 태스크 패시지(620)에 전송함에 따라 태스크 패시지(620)의 디펜던시 체커(DPc)는 각각의 태스크 디스크립터의 디펜던시에 따른 순차적 전송이 가능할 수 있다.
본 실시예는 디펜던시에 따른 처리를 커맨드 프로세서(7000)가 전담하여 진행하지 않고, 태스크 매니저(600)가 디펜던시 체킹 및 세팅을 직접 수행할 수 있도록 하여 커맨드 프로세서(7000)와의 소통에 드는 오버헤드를 최소화시킬 수 있다. 이에 따라, 본 실시예에 따른 뉴럴 프로세싱 장치(1)의 성능 및 속도가 비약적으로 향상될 수 있다.
타임아웃 모니터(ToM)는 체크인 버퍼(Cib)로부터 타임아웃 디텍션 신호(TOdec)를 수신할 수 있다. 타임아웃 디텍션 신호(TOdec)는 체크인 시점부터 체크아웃 시점까지의 시간이 미리 설정된 시간보다 넘어섰는지에 대한 신호일 수 있다. 타임아웃 모니터(ToM)는 타임아웃 디텍션 신호(TOdec)에 따라 타임아웃 리포트(TOrp)를 생성할 수 있다. 타임아웃 모니터(ToM)는 타임아웃 리포트(TOrp)를 리포트 매니징 모듈(631)로 전송할 수 있다.
타임아웃 모니터(ToM)는 각각의 태스크 디스크립터의 체크인 및 체크아웃을 판단하여 체크인된 태스크 디스크립터가 체크아웃되지 않는 오류를 커맨드 프로세서(7000)가 파악할 수 있게 할 수 있다. 이를 통해서, 데이터의 손실을 방지하고, 디펜던시에 따른 지연의 장기화를 차단할 수 있다.
본 실시예에서, 하드웨어 또는 소프트웨어의 에러, 로그 관련 이벤트 및 디스크립터 없이 수행되는 태스크 중 적어도 하나에 따른 이벤트가 발생할 수 있다. 본 발명의 실시예가 이에 한정되는 것은 아니다. 이벤트 모니터(EM)는 이러한 이벤트 발생 여부를 감지할 수 있으며, 이벤트 감지 신호에 따라 이벤트 리포트(Erp)를 생성할 수 있다. 생성된 이벤트 리포트(Erp)는 리포트 매니징 모듈(631)에 제공될 수 있다.
리포트 매니징 모듈(631)은 트랜스퍼 던 리포트(TRrp), 이벤트 리포트(Erp), 체크아웃 리포트(COrp) 및 타임아웃 리포트(TOrp) 중 적어도 하나를 수신하여 완료 리포트(DNrp)를 생성할 수 있다. 이때, 이벤트 리포트(Erp)는 뉴럴 프로세서(1000) 내부의 이벤트를 감지하여 생성될 수 있다. 이벤트는 예를 들어, 하드웨어 또는 소프트웨어의 에러, 로그 관련 이벤트 및 디스크립터 없이 수행되는 태스크 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
완료 리포트(DNrp)는 태스크의 수행여부, 타임아웃 여부 등을 종합적으로 보고할 수 있게 작성될 수 있다. 리포트 매니징 모듈(631)은 완료 리포트(DNrp)를 커맨드 프로세서(7000)로 보고할 수 있다.
도 23은 도 22의 리포트 매니징 모듈을 세부적으로 설명하기 위한 블록도이다.
도 23을 참조하면, 리포트 매니징 모듈(631)은 트랜스퍼 던 리포트 큐(TQ), 이벤트 리포트 큐(EQ), 체크아웃 리포트 큐(CQ), 타임아웃 리포트 큐(TOQ) 및 리포팅 매니저(RM)를 포함할 수 있다.
트랜스퍼 던 리포트 큐(TQ)는 트랜스퍼 던 리포트(TRrp)를 수신하고, 리포팅 매니저(RM)에게 전달할 수 있다. 이벤트 리포트 큐(EQ)는 이벤트 리포트(Erp)를 수신하고, 리포팅 매니저(RM)에게 전달할 수 있다. 체크아웃 리포트 큐(CQ)는 체크아웃 리포트(COrp)를 수신하고, 리포팅 매니저(RM)에게 전달할 수 있다. 또한, 타임아웃 리포트 큐(TOQ)는 타임아웃 리포트(TOrp)를 수신하고, 리포팅 매니저(RM)에게 전달할 수 있다.
리포팅 매니저(RM)는 트랜스퍼 던 리포트(TRrp), 이벤트 리포트(Erp), 체크아웃 리포트(COrp) 및 타임아웃 리포트(TOrp) 중 적어도 하나를 수신하고, 이를 통해서 완료 리포트(DNrp)를 생성할 수 있다. 리포팅 매니저(RM)는 완료 리포트(DNrp)를 커맨드 프로세서(7000)로 전달할 수 있다.
도 24는 도 15의 코어 글로벌과 태스크 프로세싱 유닛이 교환하는 데이터를 설명하기 위한 도면이다.
도 24를 참조하면, 코어 글로벌(500)은 테이블 업데이트 리퀘스트(TURQ)를 수신하여 뉴럴 코어(100)의 LSU(110)로 전달할 수 있다. 또한, 코어 글로벌(500)은 태스크 정보(Tsk_d')를 수신하여 뉴럴 코어(100)로 전달할 수 있다.
태스크 프로세싱 유닛(190)은 태스크를 수행하고 완료 신호를 생성할 수 있다. LSU(110) 또는 프로세싱 유닛(160)은 완료 신호를 코어 글로벌(500)로 전달할 수 있다. 코어 글로벌(500)은 시그널 스케쥴러(sgn_sch)를 포함할 수 있다. 시그널 스케쥴러(sgn_sch)는 완료 신호를 수신하고, 완료 신호의 전송을 스케쥴링하여 던 패시지(630)로 전송할 수 있다.
도 25는 제1 큐, 제2 큐 및 체크인 버퍼에 저장되는 태스크 디스크립터의 타입을 설명하기 위한 도면이다.
도 25를 참조하면, 제1 큐(Q1)의 제1_1 내지 제1_4 큐(Q1_1~Q1_4), 제2 큐(Q2)의 제2_1 내지 제2_4 큐(Q2_1~Q2_4) 및 체크인 버퍼(Cib)의 제1 내지 제4 체크인 버퍼(Cib_1~Cib_4)는 각각 특정한 타입의 태스크 디스크립터를 저장할 수 있다. 제1_1 내지 제1_4 큐(Q1_1~Q1_4), 제2_1 내지 제2_4 큐(Q2_1~Q2_4) 및 제1 내지 제4 체크인 버퍼(Cib_1~Cib_4)는 각기 서로 다른 타입의 태스크 디스크립터를 저장할 수 있다.
예를 들어, 제1_1 큐(Q1_1), 제2_1 큐(Q2_1) 및 제1 체크인 버퍼(Cib_1)는 컴퓨테이션에 대한 태스크 디스크립터를 저장하고, 제1_2 큐(Q1_2), 제2_2 큐(Q2_2) 및 제2 체크인 버퍼(Cib_2)는 마이크로 DMA에 대한 태스크 디스크립터를 저장할 수 있다. 또한, 제1_3 큐(Q1_3), 제2_3 큐(Q2_3) 및 제3 체크인 버퍼(Cib_3)는 LP 마이크로 DMA에 대한 태스크 디스크립터를 저장하고, 제1_4 큐(Q1_4), 제2_4 큐(Q2_4) 및 제4 체크인 버퍼(Cib_4)는 ST 마이크로 DMA에 대한 태스크 디스크립터를 저장할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 26은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 디펜던시 체커의 내부에 저장된 제2 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 26을 참조하면, 디펜던시 체커(DPc)의 내부에 저장되는 제2 디펜던시 매트릭스(DPmx2)는 제1 내지 제4 열이 각각 태스크 디스크립터의 타입에 대응될 수 있다. 예를 들어, 제2 디펜던시 매트릭스(DPmx2)는 제1 내지 제4 열은 컴퓨테이션, 마이크로 DMA, LP 마이크로 DMA 및 ST 마이크로 DMA에 각각 대응될 수 있다. 또한, 제2 디펜던시 매트릭스(DPmx2)는 제1 내지 제4 행은 각각 컴퓨테이션, 마이크로 DMA, LP 마이크로 DMA 및 ST 마이크로 DMA에 대응될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 태스크 디스크립터의 타입은 프리 프로세싱을 더 포함할 수도 있고, 컴퓨테이션이 세부적인 컴퓨테이션으로 분화되어 태스크 디스크립터의 타입으로 정의될 수 있다.
제2 디펜던시 매트릭스(DPmx2)의 제1 열은 컴퓨테이션 세트 코드(COMP_s)에 의해서 업데이트될 수 있다. 제2 디펜던시 매트릭스(DPmx2)의 제2 열은 마이크로 DMA 세트 코드(μDMA_s)에 의해서 업데이트될 수 있다. 제2 디펜던시 매트릭스(DPmx2)의 제3 열은 마이크로 LP 마이크로 DMA 세트 코드(LPμDMA_s)에 의해서 업데이트될 수 있다. 제2 디펜던시 매트릭스(DPmx2)의 제4 열은 마이크로 ST 마이크로 DMA 세트 코드(STμDMA_s)에 의해서 업데이트될 수 있다.
또한, 제2 디펜던시 매트릭스(DPmx2)의 제1 행은 컴퓨테이션 체크 코드(COMP_c)와 비교되고, 제2 행은 마이크로 DMA 세트 코드(μDMA_c)와 비교되고, 제3 행은 LP 마이크로 DMA 세트 코드(LPμDMA_c)와 비교되고, 제4 행은 ST 마이크로 DMA 세트 코드(STμDMA_c)와 비교될 수 있다.
따라서, 제2 디펜던시 매트릭스(DPmx2)는 제1 열이 CC, CU, CL, CS를 포함할 수 있다. 이때, CC는 컴퓨테이션에서 컴퓨테이션으로의 디펜던시를 의미하고, CU는 컴퓨테이션에서 마이크로 DMA로의 디펜던시를 의미할 수 있다. 유사하게, CL은 컴퓨테이션에서 LP 마이크로 DMA로의 디펜던시를 의미하고, CS는 컴퓨테이션에서 ST 마이크로 DMA로의 디펜던시를 의미할 수 있다. 즉, 각 열에 대응하는 타입의 태스크에서 각 항에 대응하는 타입의 태스크로의 디펜던시가 제2 디펜던시 매트릭스(DPmx2)의 각 엘리먼트를 의미할 수 있다.
도 27 내지 도 30은 제2 디펜던시 매트릭스의 동작을 설명하기 위한 예시도이다.
도 26 및 도 27을 참조하면, 제2 디펜던시 매트릭스(DPmx2)의 다른 엘리먼트는 모두 “0”이고, UC에 “1”이 기록된 경우(“1”을 표시 신호로 정의할 때), 마이크로 DMA 태스크 디스크립터(Tsk_d_u)에서 컴퓨테이션 태스크 디스크립터(Tsk_d_c)로 디펜던시가 설정됨을 의미할 수 있다.
도 26 및 도 28을 참조하면, 제2 디펜던시 매트릭스(DPmx2)의 다른 엘리먼트는 모두 “0”이고, UC 및 LC에 “1”이 기록된 경우(“1”을 표시 신호로 정의할 때), 마이크로 DMA 태스크 디스크립터(Tsk_d_u) 및 LP 마이크로 DMA 태스크 디스크립터(TSK_D_L)에서 컴퓨테이션 태스크 디스크립터(Tsk_d_c)로 디펜던시가 설정됨을 의미할 수 있다. 이는, 컴퓨테이션 태스크 디스크립터(Tsk_d_c)가 전달되기 위해서는 마이크로 DMA 태스크 디스크립터(Tsk_d_u) 및 LP 마이크로 DMA 태스크 디스크립터(TSK_D_L) 모두가 체크아웃되어야 함을 의미할 수 있다.
도 26 및 도 29를 참조하면, 제2 디펜던시 매트릭스(DPmx2)의 다른 엘리먼트는 모두 “0”이고, CS, CL 및 CU에 “1”이 기록된 경우(“1”을 표시 신호로 정의할 때), 컴퓨테이션 태스크 디스크립터(Tsk_d_c)에서 마이크로 DMA 태스크 디스크립터(Tsk_d_u), LP 마이크로 DMA 태스크 디스크립터(Tsk_d_l) 및 ST 마이크로 DMA 태스크 디스크립터(Tsk_d_s)로 디펜던시가 설정됨을 의미할 수 있다. 이는, 마이크로 DMA 태스크 디스크립터(Tsk_d_u), LP 마이크로 DMA 태스크 디스크립터(Tsk_d_l) 및 ST 마이크로 DMA 태스크 디스크립터(Tsk_d_s)가 각각 전달되기 위해서는 컴퓨테이션 태스크 디스크립터(Tsk_d_c)가 체크아웃되어야 함을 의미할 수 있다.
도 26 및 도 30을 참조하면, 제2 디펜던시 매트릭스(DPmx2)의 모든 엘리먼트가 “1”인 경우(“1”을 표시 신호로 정의할 때), 4가지 타입을 모두 포함하는 1차 태스크 디스크립터(Tsk_d_1) 모두로부터 4가지 타입을 모두 포함하는 2차 태스크 디스크립터(Tsk_d_2) 각각으로 디펜던시가 설정됨을 의미할 수 있다. 즉, 2차 태스크 디스크립터(Tsk_d_2) 각각이 전달되기 위해서는 1차 태스크 디스크립터(Tsk_d_1) 모두가 체크아웃되어야 함을 의미할 수 있다.
본 실시예는 이를 통해서 태스크 매니저(600)가 커맨드 프로세서(7000)와의 추가적인 데이터 교환 없이 빠르게 각각의 태스크들의 디펜던시를 체크하여 처리할 수 있다. 이를 통해서 태스크 처리의 속도가 향상되고, 태스크 사이의 순차적인 처리가 원활하게 수행될 수 있다.
도 31은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 제1 큐, 제2 큐 및 체크인 버퍼를 설명하기 위한 도면이다.
도 31을 참조하면, 제1 큐(Q1)의 제1_1 내지 제1_4 큐(Q1_1~Q1_4), 제2 큐(Q2)의 제2_1 내지 제2_4 큐(Q2_1~Q2_4) 및 체크인 버퍼(Cib)의 제1 내지 제4 체크인 버퍼(Cib_1~Cib_4)는 각각 특정한 타입의 태스크 디스크립터를 저장할 수 있다. 제1_1 내지 제1_4 큐(Q1_1~Q1_4), 제2_1 내지 제2_4 큐(Q2_1~Q2_4) 및 제1 내지 제4 체크인 버퍼(Cib_1~Cib_4)는 서로 동일한 타입의 태스크 디스크립터를 저장할 수 있다.
예를 들어, 제1_1 큐(Q1_1), 제2_1 큐(Q2_1) 및 제1 체크인 버퍼(Cib_1)는 제1 컴퓨테이션에 대한 태스크 디스크립터를 저장하고, 제1_2 큐(Q1_2), 제2_2 큐(Q2_2) 및 제2 체크인 버퍼(Cib_2)는 제2 컴퓨테이션에 대한 태스크 디스크립터를 저장할 수 있다. 또한, 제1_3 큐(Q1_3), 제2_3 큐(Q2_3) 및 제3 체크인 버퍼(Cib_3)는 제3 컴퓨테이션에 대한 태스크 디스크립터를 저장하고, 제1_4 큐(Q1_4), 제2_4 큐(Q2_4) 및 제4 체크인 버퍼(Cib_4)는 제4 컴퓨테이션에 대한 태스크 디스크립터를 저장할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
이때, 제1 내지 제4 컴퓨테이션은 완전히 동일한 컴퓨테이션일 수도 있고, 서로 동일한 타입이지만 세부적으로 다른 종류의 컴퓨테이션일 수도 있다.
도 32는 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 제1 큐, 제2 큐 및 체크인 버퍼를 설명하기 위한 도면이다.
도 32를 참조하면, 제1 큐(Q1)의 제1_1 내지 제1_4 큐(Q1_1~Q1_4), 제2 큐(Q2)의 제2_1 내지 제2_4 큐(Q2_1~Q2_4) 및 체크인 버퍼(Cib)의 제1 내지 제4 체크인 버퍼(Cib_1~Cib_4)는 각각 여러 타입의 태스크 디스크립터를 저장할 수 있다. 제1_1 내지 제1_4 큐(Q1_1~Q1_4), 제2_1 내지 제2_4 큐(Q2_1~Q2_4) 및 제1 내지 제4 체크인 버퍼(Cib_1~Cib_4)는 서로 다른 타입의 태스크 디스크립터를 저장할 수도 있고, 서로 같은 타입의 태스크 디스크립터를 저장할 수도 있다.
도 33은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 디펜던시 체커의 내부에 저장된 제2 싱글모드 디펜던시 매트릭스를 설명하기 위한 도면이다.
도 33을 참조하면, 제2 싱글모드 디펜던시 매트릭스(DPmx2_s)는 제2 필드 영역(Rfield2) 및 제2 오어(OR) 썸 영역(OR_sum2)을 포함할 수 있다. 이때, 제2 필드 영역(Rfield2)은 도 26의 제2 디펜던시 매트릭스(DPmx2)와 동일할 수 있다.
제2 오어(OR) 썸 영역(OR_sum2)은 제2 필드 영역(Rfield2)의 각 행의 오어(OR) 썸을 통해서 저장될 수 있다. 즉, 제5 열의 OS는 오어(OR) 썸에서 ST 마이크로 DMA로의 디펜던시를 의미할 수 있다. 즉, 컴퓨테이션, 마이크로 DMA, LP 마이크로 DMA 및 ST 마이크로 DMA 중 어느 하나라도 체크아웃되면 ST 마이크로 DMA의 디펜던시는 해제될 수 있다. 유사하게, OL, OU 및 OC는 각각 모든 타입의 태스크에서 각각 LP 마이크로 DMA, 마이크로 DMA 및 컴퓨테이션으로의 디펜던시를 의미할 수 있다. 제2 오어(OR) 썸 영역(OR_sum2)은 오어(OR) 썸 로직(Osl)에 의해서 생성될 수 있다.
도 34는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 구조를 세부적으로 설명하기 위한 블록도이다.
도 34를 참조하면, 뉴럴 코어(101)는 뉴럴 코어(100)와 달리 CGRA 구조일 수 있다. 뉴럴 코어(101)는 인스트럭션 메모리(111_1), CGRA L0 메모리(111_2), PE 어레이(111_3) 및 LSU(Load/Store Unit)(111_4)를 포함할 수 있다.
인스트럭션 메모리(111_1)는 인스트럭션을 수신하여 저장할 수 있다. 인스트럭션 메모리(111_1)는 인스트럭션을 내부에 순차적으로 저장하고, 저장된 인스트럭션을 PE 어레이(111_3)로 제공할 수 있다. 이때, 인스트럭션은 각 PE 어레이(111_3)에 포함된 프로세싱 엘리먼트(111_3a)의 동작을 지시할 수 있다.
CGRA L0 메모리(111_2)는 뉴럴 코어(101) 내부에 위치한 메모리로서, 뉴럴 코어(101)가 작업에 필요한 모든 입력 데이터를 외부로부터 수신하여 임시로 저장할 수 있다. 또한, CGRA L0 메모리(111_2)는 뉴럴 코어(101)에 의해서 연산된 출력 데이터를 외부로 전송하기 위해서 일시적으로 저장할 수 있다. CGRA L0 메모리(111_2)는 뉴럴 코어(101)의 캐시 메모리 역할을 수행할 수 있다.
CGRA L0 메모리(111_2)는 PE 어레이(111_3)와 데이터를 송수신할 수 있다. CGRA L0 메모리(111_2)는 L1 보다 낮은 L0(level 0)에 해당하는 메모리일 수 있다. 이때, L0 메모리는 공유되지 않는 뉴럴 코어(101)의 전용(private) 메모리일 수 있다. CGRA L0 메모리(111_2)는 액티베이션이나 웨이트 같은 데이터와 프로그램 등을 PE 어레이(111_3)로 전송할 수 있다.
PE 어레이(111_3)는 연산을 수행하는 모듈일 수 있다. PE 어레이(111_3)는 1차원 연산뿐만 아니라 2차원 이상의 매트릭스/텐서 연산도 수행할 수 있다. PE 어레이(111_3)는 내부에 복수의 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)를 포함할 수 있다.
프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 행과 열로 정렬될 수 있다. 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 m 열로 정렬될 수 있다. 또한, 프로세싱 엘리먼트(111_3a)는 n 행으로 정렬되고, 특정 프로세싱 엘리먼트(111_3b)는 l행으로 정렬될 수 있다. 이에 따라서, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 (n+l)행과 m열로 정렬될 수 있다.
LSU(111_4)는 로컬 인터커넥션(200)을 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. LSU(111_4)은 CGRA L0 메모리(111_2)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 LSU(111_4)는 로컬 인터커넥션(200)을 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다.
뉴럴 코어(101)는 CGRA(Coarse Grained Reconfigurable Architecture) 구조를 가질 수 있다. 이에 따라서, 뉴럴 코어(101)는 PE 어레이(111_3)의 각각의 프로세싱 엘리먼트(111_3a)와 특정 프로세싱 엘리먼트(111_3b)가 각각 CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4) 중 적어도 하나와 연결될 수 있다. 즉, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4)의 전부와 연결되어야 하는 것은 아니고 일부와 연결될 수도 있다.
또한, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 서로 다른 종류의 프로세싱 소자일 수 있다. 이에 따라서, CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4) 중 프로세싱 엘리먼트(111_3a)와 연결되는 소자와 특정 프로세싱 엘리먼트(111_3b)와 연결되는 소자는 서로 다를 수 있다.
CGRA 구조를 가지는 본 발명의 뉴럴 코어(101)는 높은 수준의 병렬 연산이 가능하고, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b) 사이의 직접적인 데이터 교환이 가능하므로 전력 소모가 낮을 수 있다. 또한, 2개 이상의 종류의 프로세싱 엘리먼트(111_3a)를 포함하여 다양한 연산 작업에 따른 최적화도 가능할 수 있다.
예를 들어, 프로세싱 엘리먼트(111_3a)가 2차원 연산을 수행하는 프로세싱 엘리먼트인 경우 특정 프로세싱 엘리먼트(111_3b)는 1차원 연산을 수행하는 프로세싱 엘리먼트일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 35는 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서와 태스크 매니저의 계층적 구조를 설명하기 위한 도면이고, 도 36은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서 및 태스크 매니저들의 계층 구조를 설명하기 위한 도면이다.
도 35 및 도 36을 참조하면, 태스크 매니저(600)의 수가 많아지면 커맨드 프로세서(7000)가 모든 태스크 매니저(600)를 관리하기 어려울 수 있다. 이에 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치(1)는 마스터 태스크 매니저(170M)가 복수의 태스크 매니저(600)를 관리하고, 커맨드 프로세서(7000)가 마스터 태스크 매니저(170M)를 관리하는 하이라키 구조를 가질 수 있다.
또한, 도 36을 참조하면, 마스터 태스크 매니저(600M)의 아래 레벨도 여러가지로 세분화될 수 있다. 예를 들어 제1 서브 태스크 매니저(600s1)과 제2 서브 태스크 매니저(600s2)가 각각의 계층을 이룰 수 있다. 즉, 하나의 제1 서브 태스크 매니저(600s1)가 적어도 하나의 제2 서브 태스크 매니저(600s2)를 관리하고, 하나의 마스터 태스크 매니저(600M)가 적어도 하나의 제1 서브 태스크 매니저(600s1)를 관리할 수 있다. 추가적으로, 제2 서브 태스크 매니저(600s2)의 하위에도 여러 개의 계층이 추가될 수 있다.
즉, 도 35 및 도 36에서는 태스크 매니저(600), 마스터 태스크 매니저(170M) 및 커맨드 프로세서(7000)의 3개 레벨이 도시되었지만, 레벨의 개수는 4개 이상일 수 있다. 즉, 태스크 매니저(600)의 개수에 따라 하이라키 구조의 뎁스는 얼마든지 달라질 수 있다.
도 37은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 37을 참조하면, 뉴럴 코어 SoC(10)은 제1 내지 제8 프로세싱 유닛(160a~160h) 및 온 칩 메모리(OCM)를 포함할 수 있다. 도 20에서는 예시적으로 8개의 프로세싱 유닛을 도시하였으나, 이는 예시에 불과하고 프로세싱 유닛의 개수는 얼마든지 달라질 수 있다.
온 칩 메모리(OCM)는 제1 내지 제8 L0 메모리(120a~120h) 및 공유 메모리(2000)를 포함할 수 있다.
제1 내지 제8 L0 메모리(120a~120h)는 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 전용 메모리로 사용될 수 있다. 즉, 제1 내지 제8 프로세싱 유닛(160a~160h)과 제1 내지 제8 L0 메모리(120a~120h)는 서로 1:1로 대응될 수 있다.
공유 메모리(2000)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 포함할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 프로세싱 유닛(160a~160h) 및 제1 내지 제8 L0 메모리(120a~120h)에 각각 대응할 수 있다. 즉, 메모리 유닛의 개수는 프로세싱 유닛 및 L0 메모리의 개수와 동일한 8개일 수 있다.
공유 메모리(2000)는 2가지 종류의 온 칩 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 L0 메모리 형식 또는 글로벌 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 하나의 하드웨어로 2가지의 논리적인(logical) 메모리를 구현할 수 있다.
공유 메모리(2000)가 L0 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 내지 제8 L0 메모리(120a~120h)와 같이 제1 내지 제8 프로세싱 유닛(160a~160h) 각각의 전용 메모리(private memory)로 동작할 수 있다. L0 메모리는 글로벌 메모리에 비해서 상대적으로 고속의 클럭으로 동작할 수 있고, 공유 메모리(2000)도 L0 메모리 형식으로 동작할 때 상대적으로 더 빠른 클럭을 사용할 수 있다.
공유 메모리(2000)가 글로벌 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)이 서로 같이 사용하는 공용 메모리(common memory)로 동작할 수 있다. 이때, 공유 메모리(2000)는 제1 내지 제8 프로세싱 유닛(160a~160h)뿐만 아니라 제1 내지 제8 L0 메모리(120a~120h)에 의해서도 공유될 수 있다.
글로벌 메모리는 일반적으로 L0 메모리에 비해서 낮은 클럭을 사용할 수 있으나, 이에 제한되는 것은 아니다. 공유 메모리(2000)가 글로벌 메모리 형식으로 동작할 때는, 제1 내지 제8 프로세싱 유닛(160a~160h)이 공유 메모리(2000)를 공유할 수 있다. 이때, 공유 메모리(2000)는 도 2의 휘발성 메모리(32)와 글로벌 인터커넥션(6000)을 통해서 연결되고, 휘발성 메모리(32)의 버퍼로 동작할 수도 있다.
공유 메모리(2000)는 적어도 일부가 L0 메모리 형식으로 동작하고, 나머지가 글로벌 메모리 형식으로 동작할 수 있다. 즉, 공유 메모리(2000) 전체가 L0 메모리 형식으로 동작할 수도 있고, 공유 메모리(2000) 전체가 글로벌 메모리 형식으로 동작할 수도 있다. 또는, 공유 메모리(2000)의 일부가 L0 메모리 형식으로 동작하고, 나머지 일부가 글로벌 메모리 형식으로 동작할 수 있다.
도 38은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 37 및 도 38을 참조하면, 제1, 제3, 제5 및 제7 프로세싱 유닛(100a, 100c, 100e, 100g) 각각의 제1, 제3, 제5 및 제7 전용 영역(AE1, AE3, AE5, AE7)은 각각 제1, 제3, 제5 및 제7 L0 메모리(120a, 120c, 120e, 120g)만을 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 프로세싱 유닛(100b, 100d, 100f, 100h) 각각의 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 각각 제2, 제4, 제6 및 제8 L0 메모리(120b, 120d, 120f, 120h)를 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 제2, 제4, 제6 및 제8 메모리 유닛(2100b, 2100d, 2100f, 2100h)을 포함할 수 있다. 공유 메모리(2000)의 제1, 제3, 제5 및 제7 메모리 유닛(2100a, 2100c, 2100e, 2100g)은 공용 영역(AC)으로 활용될 수 있다.
공용 영역(AC)은 제1 내지 제8 프로세싱 유닛(160a~160h)에 의해서 공유되는 메모리일 수 있다. 제2 전용 영역(AE2)은 제2 L0 메모리(120b)와 제2 메모리 유닛(2100b)을 포함할 수 있다. 제2 전용 영역(AE2)은 하드웨어적으로 분리된 제2 L0 메모리(120b)와 제2 메모리 유닛(210b)이 같은 방식으로 동작하여 논리적으로 하나의 L0 메모리로 동작하는 영역일 수 있다. 제4, 제6 및 제8 전용 영역(AE4, AE6, AE8)도 제2 전용 영역(AE2)과 같은 방식으로 동작할 수 있다.
본 실시예에 따른 공유 메모리(2000)는 각 뉴럴 코어에 대응하는 영역을 최적화된 비율의 논리적인 L0 메모리와 논리적인 글로벌 메모리로 전환하여 사용할 수 있다. 공유 메모리(2000)는 이러한 비율의 조정을 런 타임(Run time)에서 수행할 수 있다.
즉, 각 뉴럴 코어는 서로 동일한 작업을 하는 경우도 있지만, 서로 상이한 작업을 하는 경우도 있을 수 있다. 이 경우 각 뉴럴 코어가 하는 작업에 필요한 L0 메모리의 용량과 글로벌 메모리의 용량은 매번 다를 수밖에 없다. 이에 따라서, 기존의 온 칩 메모리와 같이 L0 메모리와 공유 메모리의 구성 비율이 고정적으로 설정되는 경우에는 각 뉴럴 코어에게 할당되는 연산 작업에 따른 비효율이 발생할 수 있다.
따라서, 본 실시예에 따른 뉴럴 프로세싱 장치의 공유 메모리(2000)는 런 타임 중에 연산 작업에 따라서 최적의 L0 메모리 및 글로벌 메모리의 비율을 설정할 수 있고, 연산의 효율성 및 속도를 향상시킬 수 있다.
도 39는 도 37의 A부분을 확대한 블록도이다.
도 37 및 도 39를 참조하면, 공유 메모리(2000)는 제1 L0 메모리 컨트롤러(122_1a), 제2 L0 메모리 컨트롤러(122_1b), 제5 L0 메모리 컨트롤러(122_1e), 제6 L0 메모리 컨트롤러(122_1f), 제1 내지 제8 메모리 유닛(2100a~2100h) 및 글로벌 컨트롤러(2200)를 포함할 수 있다. 도시되지 않은 다른 L0 메모리 컨트롤러도 본 실시예에 포함될 수 있으나 편의상 설명을 생략한다.
제1 L0 메모리 컨트롤러(122_1a)는 제1 L0 메모리(120a)를 제어할 수 있다. 또한, 제1 L0 메모리 컨트롤러(122_1a)는 제1 메모리 유닛(2100a)을 제어할 수 있다. 구체적으로, 제1 메모리 유닛(2100a)이 논리적인 L0 메모리 형식으로 구현될 때, 제1 L0 메모리 컨트롤러(122_1a)에 의한 제어가 제1 메모리 유닛(2100a)에 수행될 수 있다.
제2 L0 메모리 컨트롤러(122_1b)는 제2 L0 메모리(120b)를 제어할 수 있다. 또한, 제2 L0 메모리 컨트롤러(122_1b)는 제2 메모리 유닛(2100b)을 제어할 수 있다. 즉, 제2 메모리 유닛(2100b)이 논리적인 L0 메모리 형식으로 구현될 때, 제1 L0 메모리 컨트롤러(122_1a)에 의한 제어가 제2 메모리 유닛(2100b)에 수행될 수 있다.
제5 L0 메모리 컨트롤러(122_1e)는 제5 L0 메모리(120e)를 제어할 수 있다. 또한, 제5 L0 메모리 컨트롤러(122_1e)는 제5 메모리 유닛(2100e)을 제어할 수 있다. 즉, 제5 메모리 유닛(2100e)이 논리적인 L0 메모리 형식으로 구현될 때, 제5 L0 메모리 컨트롤러(122_1e)에 의한 제어가 제5 메모리 유닛(2100e)에 수행될 수 있다.
제6 L0 메모리 컨트롤러(122_1f)는 제6 L0 메모리(120f)를 제어할 수 있다. 또한, 제6 L0 메모리 컨트롤러(122_1f)는 제6 메모리 유닛(2100f)을 제어할 수 있다. 즉, 제6 메모리 유닛(2100f)이 논리적인 L0 메모리 형식으로 구현될 때, 제6 L0 메모리 컨트롤러(122_1f)에 의한 제어가 제6 메모리 유닛(2100f)에 수행될 수 있다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 모두 제어할 수 있다. 구체적으로, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)이 각각 논리적으로 글로벌 메모리 형식으로 동작할 때(즉, 논리적으로 L0 메모리 형식으로 동작하지 않을 때), 제1 메모리 유닛(2100a) 내지 제8 메모리 유닛(2100h)을 제어할 수 있다.
즉, 제1 내지 제8 메모리 유닛(2100a~2100h)은 논리적으로 어떤 형식의 메모리로 구현되느냐에 따라서 제1 내지 제8 L0 메모리 컨트롤러(122_1a~122_1h)에 의해 각각 제어되거나 글로벌 컨트롤러(2200)에 의해서 제어될 수 있다.
제1, 제2, 제5 및 제6 L0 메모리 컨트롤러(122_1a, 122_1b, 122_1e, 122_1f)를 포함하는 L0 메모리 컨트롤러가 각각 제1 내지 제8 메모리 유닛(2100a~2100h)을 제어하는 경우, 제1 내지 제8 L0 메모리 컨트롤러(122_1a~141h)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 제1 내지 제8 L0 메모리(120a~120h)와 동일하게 제어하므로, 제1 내지 제8 프로세싱 유닛(160a~160h)의 전용 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 프로세싱 유닛(160a~160h)의 클럭 주파수와 대응하는 클럭 주파수로 동작할 수 있다.
제1 L0 메모리 컨트롤러(122_1a), 제2 L0 메모리 컨트롤러(122_1b), 제5 L0 메모리 컨트롤러(122_1e) 및 제6 L0 메모리 컨트롤러(122_1f)를 포함하는 L0 메모리 컨트롤러는 각각 도 8의 LSU(110)을 포함할 수 있다.
글로벌 컨트롤러(2200)가 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나를 각각 제어하는 경우, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 글로벌 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나는 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 클럭 주파수와는 무관한 클럭 주파수로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 도 3의 글로벌 인터커넥션(6000)과 연결할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 글로벌 컨트롤러(2200)에 의해서 도 1의 오프 칩 메모리(30)와 데이터를 교환하거나, 제1 내지 제8 L0 메모리(120a~120h) 와 각각 데이터를 교환할 수 있다.
제1 내지 제8 메모리 유닛(2100a~2100h)은 각각 적어도 하나의 메모리 뱅크를 포함할 수 있다. 제1 메모리 유닛(2100a)은 적어도 하나의 제1 메모리 뱅크(2110a)를 포함할 수 있다. 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a)을 특정한 크기로 나눈 영역일 수 있다. 각각의 제1 메모리 뱅크(2110a)는 모두 동일한 크기의 메모리 소자일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 39에서는 4개의 메모리 뱅크가 하나의 메모리 유닛에 포함되는 것으로 도시되었다.
유사하게 제2, 제5 및 제6 메모리 유닛(2100b, 2100e, 2100f)는 각각 적어도 하나의 제2, 제5 및 제6 메모리 뱅크(2110b, 2110e, 2110f)를 포함할 수 있다.
이하 제1 메모리 뱅크(2110a) 및 제5 메모리 뱅크(2110e)를 기준으로 설명하고, 이는 제2 및 제6 메모리 뱅크(2110b, 2110f)를 포함한 다른 메모리 뱅크와 동일할 수 있다.
제1 메모리 뱅크(2110a)는 각각 논리적으로 L0 메모리 형식으로 동작하거나 논리적으로 글로벌 메모리 형식으로 동작할 수 있다. 이때, 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a) 내의 다른 메모리 뱅크와 독립적으로 동작할 수도 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
각 메모리 뱅크별로 독립적으로 동작하는 경우, 제1 메모리 유닛(2100a)은 제1 L0 메모리(120a)와 동일한 방식으로 동작하는 제1 영역과, 제1 L0 메모리(120a)와 다른 방식으로 동작하는 제2 영역을 포함할 수 있다. 이때, 제1 영역과 제2 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
마찬가지로, 제2 메모리 유닛(2100b)은 제2 L0 메모리(120b)와 동일한 방식으로 동작하는 제3 영역과, 제2 L0 메모리(120b)와 다른 방식으로 동작하는 제4 영역을 포함할 수 있다. 이때, 제3 영역과 제4 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
이때, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 상이할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 따라서, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 동일할 수도 있다. 즉, 각 메모리 유닛에서의 메모리 구성 비율을 얼마든지 달라질 수 있다.
일반적으로 기존의 시스템 온 칩의 경우에는 고속의 L0 메모리를 제외한 온 칩 메모리를 고밀도 저전력 SRAM으로 구성하는 경우가 많았다. 이는 필요한 용량 대비 칩의 면적과 사용 전력에서 SRAM이 높은 효율을 가지기 때문이다. 그러나, 기존의 온 칩 메모리는 미리 결정된 L0 메모리의 용량보다 더 많은 데이터가 빠르게 필요한 작업의 경우에는 처리 속도가 크게 느려질 수밖에 없었고, 글로벌 메모리의 필요가 크지 않은 경우에도 남아있는 글로벌 메모리를 활용할 방안이 전혀 없어 비효율이 발생하였다.
이에 반해서, 본 발명의 몇몇 실시예에 따른 공유 메모리(2000)는 경우에 따라서 각각 2개의 컨트롤러 중 어느 하나에 의해서 선택적으로 제어될 수 있다. 이때, 공유 메모리(2000)가 전체적으로 2개의 컨트롤러 중 정해진 어느 하나에 의해서만 제어되는 것은 아니고, 메모리 유닛 단위 또는 메모리 뱅크 단위로 독립적으로 제어될 수 있다.
이를 통해서, 본 실시예에 따른 공유 메모리(2000)는 연산 작업에 따른 최적의 메모리 구성 비율을 런 타임 중에 획득하여 더 빠르고 효율적인 연산작업을 수행할 수 있다. 인공지능에 특화된 프로세싱 유닛의 경우 특정 어플리케이션 단위로 L0 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 나아가, 동일한 어플리케이션이라도 딥러닝 네트워크를 사용하는 경우 각 층(layer) 별로 L0 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 본 실시예에 따른 공유 메모리(2000)는 각 층에 따른 연산 단계의 변화에도 메모리의 구성 비율이 런 타임 중에 변화될 수 있어 빠르고 효율적인 딥러닝 작업이 가능할 수 있다.
도 40은 도 39의 제1 메모리 뱅크를 세부적으로 설명하기 위한 도면이다. 도 40은 제1 메모리 뱅크(2110a)에 대해서 도시하였지만, 다른 메모리 뱅크도 제1 메모리 뱅크(2110a)와 동일한 구조일 수 있다.
도 40을 참조하면, 제1 메모리 뱅크(2110a)는 셀 어레이(Ca), 뱅크 컨트롤러(Bc), 제1 경로 유닛(P1) 및 제2 경로 유닛(P2)을 포함할 수 있다.
셀 어레이(Ca)는 내부에 복수의 메모리 소자(Cell)를 포함할 수 있다. 셀 어레이(Ca)는 복수의 메모리 소자가 격자 구조로 정렬되어 배치될 수 있다. 셀 어레이(Ca)는 예를 들어, SRAM(Static Random Access Memory) 셀 어레이일 수 있다.
뱅크 컨트롤러(Bc)는 셀 어레이(Ca)를 제어할 수 있다. 뱅크 컨트롤러(Bc)는 셀 어레이(Ca)가 L0 메모리 형식으로 동작할지, 아니면 글로벌 메모리 형식으로 동작할 지를 결정하고 그에 따라 셀 어레이(Ca)를 제어할 수 있다.
구체적으로, 뱅크 컨트롤러(Bc)는 런 타임 중에 제1 경로 유닛(P1) 방향으로 데이터를 송수신할지, 제2 경로 유닛(P2) 방향으로 데이터를 송수신할지를 결정할 수 있다. 뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)에 따라 데이터의 송수신 방향을 결정할 수 있다.
경로 컨트롤 신호(Spc)는 미리 설계된 장치 드라이버나 컴파일러에 의해서 생성될 수 있다. 경로 컨트롤 신호(Spc)는 연산 작업의 특성에 따라서 생성될 수 있다. 또는, 경로 컨트롤 신호(Spc)는 사용자로부터 수신된 입력에 의해서 생성될 수 있다. 즉, 사용자가 가장 최적의 메모리 구성 비율을 선택하기 위해서 경로 컨트롤 신호(Spc)에 대한 입력을 직접 인가할 수 있다.
뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)를 통해서 셀 어레이(Ca)에 저장된 데이터들의 송수신되는 경로를 결정할 수 있다. 뱅크 컨트롤러(Bc)가 데이터들이 송수신되는 경로를 결정하는 것에 따라 데이터들의 교환 인터페이스가 달라질 수 있다. 즉, 뱅크 컨트롤러(Bc)가 제1 경로 유닛(P1)과 데이터를 교환하는 경우 제1 인터페이스를 이용할 수 있고, 제2 경로 유닛(P2)과 데이터를 교환하는 경우 제2 인터페이스를 이용할 수 있다. 이때, 제1 인터페이스와 제2 인터페이스는 서로 다를 수 있다.
또한, 데이터가 저장되는 어드레스 체계도 달라질 수 있다. 즉, 특정 인터페이스를 선택하면 그에 대응하는 어드레스 체계로 리드 및 라이트 동작이 수행될 수 있다.
뱅크 컨트롤러(Bc)는 특정 클럭 주파수로 동작할 수 있다. 예를 들어, 셀 어레이(Ca)가 SRAM 셀 어레이인 경우에는 일반적인 SRAM의 동작 클럭 주파수로 뱅크 컨트롤러(Bc)가 동작할 수 있다.
제1 경로 유닛(P1)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제1 경로 유닛(P1)은 셀 어레이(Ca)의 데이터를 제1 프로세싱 유닛(100a)과 직접 교환할 수 있다. 이때, “직접”이란 글로벌 인터커넥션(6000)을 거치지 않고 서로 교환됨을 의미할 수 있다. 즉, 제1 프로세싱 유닛(100a)은 제1 L0 메모리(120a)와 직접 데이터를 교환할 수 있고, 제1 프로세싱 유닛(100a)은 공유 메모리(2000)가 논리적으로 L0 메모리 형식으로 구현되었을 때 제1 경로 유닛(P1)을 통해서 데이터를 교환할 수 있다. 제1 경로 유닛(P1)은 도 40의 제1 L0 메모리 컨트롤러(122_1a) 및 제2 L0 메모리 컨트롤러(122_1b)를 포함한 L0 메모리 컨트롤러를 포함할 수 있다.
제1 경로 유닛(P1)은 멀티 사이클 싱크 패스(Multi-Cycle Sync-Path)를 구성할 수 있다. 즉, 제1 경로 유닛(P1)의 동작 클럭 주파수는 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일할 수 있다. 제1 L0 메모리(120a)는 제1 프로세싱 유닛(100a)의 동작과 같은 속도로 빠르게 데이터를 교환하기 위해서 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 빠르게 데이터를 교환할 수 있다. 제1 경로 유닛(P1)도 동일하게 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제1 경로 유닛(P1)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수의 배수(倍數)일 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제1 경로 유닛(P1) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 따로 필요하지 않고, 이에 따라서 데이터 전송의 지연(delay)이 발생하지 않을 수 있다. 이에 따라서, 더 빠르고 효율적인 데이터 교환이 가능할 수 있다.
도 40에서는 예시적으로, 제1 경로 유닛(P1)의 동작 클럭 주파수는 1.5GHz일 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 2배의 주파수일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니고 뱅크 컨트롤러(Bc)의 클럭 주파수의 정수배로 제1 경로 유닛(P1)이 동작하는 경우라면 얼마든지 가능할 수 있다.
제2 경로 유닛(P2)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제2 경로 유닛(P2)은 셀 어레이(Ca)의 데이터를 제1 프로세싱 유닛(100a)과 직접 교환하지 않고, 글로벌 인터커넥션(6000)을 통해서 교환할 수 있다. 즉, 제1 프로세싱 유닛(100a)은 글로벌 인터커넥션(6000) 및 제2 경로 유닛(P2)을 통해서 셀 어레이(Ca)와 데이터를 교환할 수 있다. 이때, 셀 어레이(Ca)는 단순히 제1 프로세싱 유닛(100a)뿐만 아니라 다른 뉴럴 코어와도 데이터를 교환할 수 있다.
즉, 제2 경로 유닛(P2)은 제1 메모리 뱅크(2110a)가 논리적으로 글로벌 메모리 형식으로 구현되었을 때 셀 어레이(Ca)와 모든 뉴럴 코어와의 데이터 교환 경로일 수 있다. 제2 경로 유닛(P2)은 도 39의 글로벌 컨트롤러(2200)를 포함할 수 있다.
제2 경로 유닛(P2)은 어싱크 패스(Async-Path)를 구성할 수 있다. 제2 경로 유닛(P2)의 동작 클럭 주파수는 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일할 수 있다. 제2 경로 유닛(P2)도 동일하게 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 서로 동기화되지 않을 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제2 경로 유닛(P2) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 필요할 수 있다. 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 제2 경로 유닛(P2)의 동작 클럭 주파수를 서로 동기화 시키지 않는 경우에는 클럭 도메인의 설계의 자유도가 높아질 수 있다. 따라서, 하드웨어 설계의 난이도가 낮아져 더욱 용이하게 하드웨어 동작을 도출할 수 있다.
뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우와 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우에 서로 다른 어드레스 체계를 이용할 수 있다. 즉, 뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서는 제1 어드레스 체계를 이용하고, 제2 경로 유닛(P2)을 통해서는 제2 어드레스 체계를 이용할 수 있다. 이때, 제1 어드레스 체계와 제2 어드레스 체계는 서로 다를 수 있다.
뱅크 컨트롤러(Bc)는 반드시 메모리 뱅크별로 존재할 필요는 없다. 즉, 뱅크 컨트롤러(Bc)는 스케쥴링을 위한 부분이 아니라 신호를 전달하는 역할을 하므로, 2개의 포트를 가지는 각각의 메모리 뱅크에 필수적인 부분은 아니다. 따라서, 하나의 뱅크 컨트롤러(Bc)가 여러 메모리 뱅크를 제어할 수 있다. 여러 메모리 뱅크는 뱅크 컨트롤러(Bc)에 의해 제어되더라도 독립적으로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
물론, 뱅크 컨트롤러(Bc)는 각 메모리 뱅크별로 존재할 수도 있다. 이 경우, 뱅크 컨트롤러(Bc)가 각각의 메모리 뱅크를 개별적으로 제어할 수 있다.
도 39 및 도 40을 참조하면, 제1 메모리 유닛(210a)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제1 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 유사하게, 제2 메모리 유닛(210b)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제3 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 이때, 제1 어드레스 체계와 제3 어드레스 체계는 서로 동일할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 어드레스 체계와 제3 어드레스 체계는 각각 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)에 각각 전용으로 사용될 수 있다. 제2 어드레스 체계는 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)에 공용으로 적용될 수 있다.
도 40에서는 예시적으로, 제2 경로 유닛(P2)의 동작 클럭 주파수는 1GHz로 동작할 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 동작 클럭 주파수와 동기화 되지 않은 주파수일 수 있다. 즉, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수에 전혀 종속되지 않고 자유롭게 설정될 수 있다.
일반적인 글로벌 메모리는 느린 SRAM(예를 들어, 750MHz)과 그보다 빠른 글로벌 인터커넥션(예를 들어, 1GHz)를 이용하여 CDC 작업에 따른 지연이 발생할 수밖에 없었다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 CDC 작업에 따른 지연을 회피할 수 있다.
또한, 일반적인 글로벌 메모리는 복수의 뉴럴 코어가 하나의 글로벌 인터커넥션(6000)을 이용하므로 데이터 전송량이 동시에 발생하였을 때 전체적인 처리 속도의 저하가 쉽게 발생할 수 있다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 글로벌 컨트롤러(2200)에 몰리는 데이터 처리량을 적절하게 분산하는 효과도 얻을 수 있다.
도 41은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 41을 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조는 DL 프레임워크(10000), 컴파일러 스택(20000) 및 백엔드 모듈(30000)을 포함할 수 있다.
DL 프레임워크(10000)는 사용자가 사용하는 딥러닝 모델 네트워크에 대한 프레임워크를 의미할 수 있다. 예를 들어, 텐서플로우나 파이토치와 같은 프로그램을 이용하여 학습이 완료된 뉴럴 네트워크가 생성될 수 있다.
컴파일러 스택(20000)은 어댑테이션 레이어(21000), 컴퓨트 라이브러리(22000), 프론트엔드 컴파일러(23000), 백엔드 컴파일러(24000) 및 런타임 드라이버(25000)를 포함할 수 있다.
어댑테이션 레이어(21000)는 DL 프레임워크(10000)에 접하는 레이어일 수 있다. 어댑테이션 레이어(21000)는 DL 프레임워크(10000)에서 생성된 유저의 신경망 모델을 양자화시키고 그래프 수정을 할 수 있다. 또한, 어댑테이션 레이어(21000)는 모델의 타입을 필요한 타입으로 변환시킬 수 있다.
프론트엔드 컴파일러(23000)는 어댑테이션 레이어(21000)에서 전달받은 다양한 신경망 모델 및 그래프를 일정한 중간 표현(intermediate representation, IR)으로 변환해줄 수 있다. 변환된 IR은 추후 백엔드 컴파일러(24000)에서 다루기 쉬운 미리 설정된 표현일 수 있다.
이러한, 프론트엔드 컴파일러(23000)의 IR은 그래프 차원에서 미리 할 수 있는 최적화가 수행될 수 있다. 또한, 프론트엔드 컴파일러(23000)는 하드웨어에 최적화된 레이아웃으로 변환시키는 작업을 통해서 최종적으로 IR을 생성할 수 있다.
벡엔드 컴파일러(24000)는 프론트엔드 컴파일러(23000)에서 변환된 IR을 최적화하고 바이너리 파일로 변환하여 런타임 드라이버가 사용할 수 있게 한다. 백엔드 컴파일러(24000)는 하드웨어의 세부 사항에 맞는 스케일로 잡(job)을 분할하여 최적화된 코드를 생성할 수 있다.
컴퓨트 라이브러리(22000)는 여러가지 오퍼레이션 중에 하드웨어에 적합한 형태로 설계된 템플릿 오퍼레이션을 저장할 수 있다. 컴퓨트 라이브러리(22000)는 하드웨어가 필요한 여러 템플릿 오퍼레이션을 벡엔드 컴파일러(24000)에 제공하여 최적화된 코드가 생성될 수 있게 한다.
런타임 드라이버(25000)는 구동 중에 계속해서 모니터링을 수행하여 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크 장치의 구동을 수행할 수 있다. 구체적으로, 뉴럴 네트워크 장치의 인터페이스의 실행을 담당할 수 있다.
백엔드 모듈(30000)은 ASIC(Application Specific Integrated Circuit)(31000), FPGA(Field programmable gate array)(32000) 및 C-model(33000)을 포함할 수 있다. ASIC(31000)은 미리 결정된 설계 방식에 따라 결정되는 하드웨어 칩을 의미할 수 있다. FPGA(32000)는 프로그래밍이 가능한 하드웨어 칩일 수 있다. C-model(33000)은 소프트웨어 상에 하드웨어를 모사하여 구현한 모델을 의미할 수 있다.
백엔드 모듈(30000)은 컴파일러 스택(20000)을 통해서 생성된 바이너리 코드를 이용하여 다양한 작업을 수행하고 결과를 도출할 수 있다.
도 42는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 42를 참조하면, 인공신경망 모델(40000)은, 기계학습 모델의 일 예로서, 기계학습(Machine Learning) 기술과 인지과학에서, 생물학적 신경망의 구조에 기초하여 구현된 통계학적 학습 알고리즘 또는 그 알고리즘을 실행하는 구조이다.
인공신경망 모델(40000)은, 생물학적 신경망에서와 같이 시냅스의 결합으로 네트워크를 형성한 인공 뉴런인 노드(Node)들이 시냅스의 웨이트를 반복적으로 조정하여, 특정 입력에 대응한 올바른 출력과 추론된 출력 사이의 오차가 감소되도록 학습함으로써, 문제 해결 능력을 가지는 기계학습 모델을 나타낼 수 있다. 예를 들어, 인공신경망 모델(40000)은 기계 학습, 딥러닝 등의 인공지능 학습법에 사용되는 임의의 확률 모델, 뉴럴 네트워크 모델 등을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 이러한 인공신경망 모델(40000)의 형태를 구현하여 연산을 수행할 수 있다. 예를 들어, 인공신경망 모델(40000)은 입력 영상을 수신하고, 입력 영상에 포함된 대상의 적어도 일부에 대한 정보를 출력할 수 있다.
인공신경망 모델(40000)은 다층의 노드들과 이들 사이의 연결로 구성된 다층 퍼셉트론(MLP: multilayer perceptron)으로 구현된다. 본 실시예에 따른 인공신경망 모델(40000)은 MLP를 포함하는 다양한 인공신경망 모델 구조들 중의 하나를 이용하여 구현될 수 있다. 도 42에 도시된 바와 같이, 인공신경망 모델(40000)은, 외부로부터 입력 신호 또는 데이터(40100)를 수신하는 입력층(41000), 입력 데이터에 대응한 출력 신호 또는 데이터(40200)를 출력하는 출력층(44000), 입력층(41000)과 출력층(44000) 사이에 위치하며 입력층(41000)으로부터 신호를 받아 특성을 추출하여 출력층(44000)으로 전달하는 n개(여기서, n은 양의 정수)의 은닉층(42000 내지 43000)으로 구성된다. 여기서, 출력층(44000)은 은닉층(42000 내지 43000)으로부터 신호를 받아 외부로 출력한다.
인공신경망 모델(40000)의 학습 방법에는, 교사 신호(정답)의 입력에 의해서 문제의 해결에 최적화되도록 학습하는 지도 학습(Supervised Learning) 방법과, 교사 신호를 필요로 하지 않는 비지도 학습(Unsupervised Learning) 방법이 있다.
뉴럴 프로세싱 장치는 인공신경망 모델(40000)을 학습시키기 위한 학습 데이터를 시뮬레이션을 통해 직접 생성할 수 있다. 이와 같이, 인공신경망 모델(40000)의 입력층(41000)과 출력층(44000)에 복수의 입력변수와 대응되는 복수의 출력변수가 각각 매칭되고, 입력층(41000), 은닉층(42000 내지 43000) 및 출력층(44000)에 포함된 노드들 사이의 시냅스 값이 조정됨으로써, 특정 입력에 대응한 올바른 출력이 추출될 수 있도록 학습될 수 있다. 이러한 학습 과정을 통해, 인공신경망 모델(40000)의 입력변수에 숨겨져 있는 특성을 파악할 수 있고, 입력변수에 기초하여 계산된 출력변수와 목표 출력 간의 오차가 줄어들도록 인공신경망 모델(40000)의 노드들 사이의 시냅스 값(또는 웨이트)을 조정할 수 있다.
도 43은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 네트워크의 학습 및 추론 동작을 설명하기 위한 개념도이다.
도 43을 참조하면, 학습 과정(Training Phase)에서는 다수의 학습 자료(TD)들이 인공신경망 모델(NN)로 포워딩되고, 다시 백워딩되는 과정을 거칠 수 있다. 이를 통해서 인공신경망 모델(NN)의 각 노드의 웨이트와 바이어스들이 조율되고 이를 통해서 점점 더욱 정확한 결과를 도출할 수 있게 학습이 수행될 수 있다. 이렇게 학습 과정(Training Phase)을 통해서 인공신경망 모델(NN)은 학습된 신경망 모델(NN_T)로 변환될 수 있다.
추론 과정(Inference Phase)에서는 새로운 데이터(ND)가 다시 학습된 신경망 모델(NN_T)로 입력될 수 있다. 학습된 신경망 모델(NN_T)은 새로운 데이터(ND)를 입력으로 하여 이미 학습된 웨이트와 바이어스를 통해서 결과 데이터(RD)를 도출할 수 있다. 이러한 결과 데이터(RD)는 학습 과정(Training Phase)에서 어떤 학습 자료(TD)로 학습하였는지와, 얼마나 많은 학습 자료(TD)를 이용하였는지가 중요할 수 있다.
이하, 도 17 내지 도 22, 도 44 내지 도 46을 참조하여, 본 발명의 몇몇 실시예들에 따른 태스크 매니저의 태스크 디펜던시 체크 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나, 간략히 한다.
도 44는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 태스크 디펜던시 체크 방법을 설명하기 위한 순서도이고, 도 45는 도 44의 디펜던시 세트 코드를 수신하는 단계를 세부적으로 설명하기 위한 순서도이다. 도 46은 도 44의 디펜던시 매트릭스를 저장하는 단계를 세부적으로 설명하기 위한 순서도이다.
도 44를 참조하면, 디펜던시 세트 코드를 수신한다(S100).
세부적으로, 도 45를 참조하면, 태스크 디스크립터를 체크아웃한다(S110). 이어서,
구체적으로, 도 22를 참조하면, 디펜던시 세터(DPs)는 또한 완료 신호에 따라서, 각각의 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 체크아웃시킬 수 있다. 이에 따라서, 디펜던시 세터(DPs)는 어떤 태스크가 완료되어 체크아웃되었는지에 대한 체크아웃 리포트(COrp)를 생성할 수 있다.
다시, 도 45를 참조하면, 디펜던시 세트 코드를 생성한다(S120).
구체적으로, 도 18 및 도 22를 참조하면, 디펜던시 세터(DPs)는 체크인 버퍼(Cib)로부터 완료 신호를 수신하여 디펜던시 업데이트 요청(DFURQ)을 생성할 수 있다. 즉, 어떤 태스크 디스크립터에 대응하는 태스크가 완료되었는지에 따라 디펜던시 세터(DPs)가 디펜던시 업데이트 요청(DFURQ)을 생성할 수 있다.
이때, 디펜던시 업데이트 요청(DFURQ)은 상술한 디펜던시 세트 코드에 대한 내용을 포함할 수 있다. 즉, 디펜던시 업데이트 요청(DFURQ)은 현재 체크아웃되는 태스크 디스크립터의 디펜던시 정보를 포함할 수 있다. 즉, 디펜던시 업데이트 요청(DFURQ)은 현재 체크아웃되는 태스크 디스크립터에 의해서 디펜던시의 제한이 없어져 실행될 수 있는 태스크 디스크립터가 무엇인지에 대한 정보를 포함할 수 있다.
디펜던시 체커(DPc)는 디펜던시 업데이트 요청(DFURQ)을 통해서 디펜던시 세트 코드(DFURQ1~DFURQ4)를 생성할 수 있다.
다시, 도 45를 참조하면, 디펜던시 세트 코드를 전송한다(S130).
구체적으로, 도 22를 참조하면, 디펜던시 세터(DPs)는 디펜던시 업데이트 요청(DFURQ)을 태스크 패시지(620)로 전송할 수 있다.
다시, 도 45를 참조하면, 디펜던시 세트 코드를 수신한다(S140).
구체적으로, 도 17을 참조하면, 디펜던시 체커(DPc)는 디펜던시 업데이트 요청(DFURQ)을 수신할 수 있다. 디펜던시 업데이트 요청(DFURQ)은 특정 태스크 사이의 정의된 디펜던시에 따라 완료된 태스크가 발생함에 따라 디펜던시의 변동을 알려줄 수 있다.
다시, 도 44을 참조하면, 디펜던시 세트 코드에 따라 디펜던시 매트릭스를 저장한다(S200).
구체적으로, 도 18을 참조하면, 제1 디펜던시 매트릭스(DPmx1)의 각 열은 디펜던시 업데이트 요청(DFURQ)에 의해서 생성된 제1 내지 제4 디펜던시 세트 코드(DFURQ1~DFURQ4)를 통해서 업데이트될 수 있다.
세부적으로, 도 46을 참조하면, 디펜던시 세트 코드를 따라 필드 영역을 저장한다(S210).
구체적으로, 도 19를 참조하면, 제1 필드 영역(Rfield1)은 도 18의 제1 디펜던시 매트릭스(DPmx1)와 동일할 수 있다. 즉, 제1 필드 영역(Rfield1)은 정사각형 행렬의 형태를 가질 수 있다.
다시, 도 46을 참조하면, 필드 영역의 엘리먼트를 오어(OR) 썸하여 제1 오어(OR) 썸 컬럼을 저장한다(S220).
구체적으로, 도 19를 참조하면, 제1 오어(OR) 썸 영역(OR_sum1)은 제1 필드 영역(Rfield1)의 엘리먼트들의 오어(OR) 썸에 의해서 생성될 수 있다. 구체적으로, 제1 필드 영역(Rfield1)의 제1 행의 4개의 엘리먼트의 오어(OR) 썸은 제1 오어(OR) 썸 영역(OR_sum1)의 제1 행의 엘리먼트(e51)가 될 수 있다. 마찬가지로, 제2 내지 제4 행의 엘리먼트(e52~e54)는 각각 제2 내지 제4 행의 오어(OR) 썸 결과 값일 수 있다.
오어(OR) 썸 로직(Osl)은 제1 필드 영역(Rfield1)의 엘리먼트의 값을 이용하여 제1 오어(OR) 썸 영역(OR_sum1)의 값을 계산할 수 있다. 오어(OR) 썸 로직(Osl)은 상술하였듯이, 각 행 별로 오어(OR) 썸을 수행하여 제1 오어(OR) 썸 영역(OR_sum1)에 저장할 수 있다.
다시, 도 44를 참조하면, 디펜던시 체크 코드와 디펜던시 매트릭스의 대응 로우가 동일한지를 판단한다(S300). 만약 동일한 경우 디펜던시 매트릭스의 대응 로우를 클리어하고(S400), 태스크 디스크립터를 전송한다(S500). 그렇지 않은 경우 다시 S100 및 S200 단계를 기다린다.
구체적으로, 도 18을 참조하면, 제1 디펜던시 매트릭스(DPmx1)는 이렇게 업데이트된 후에 제1 내지 제4 디펜던시 체크 코드(chk1~chk4)와 비교될 수 있다. 즉, 디펜던시 체커(DPc)는 제1 내지 제n 태스크 디스크립터(Tsk_d1~Tsk_dn)를 수신하고, 각각의 태스크 디스크립터에 따라 디펜던시 체크 코드를 생성할 수 있다. 디펜던시 체크 코드는 제1 디펜던시 매트릭스(DPmx1)의 각각의 행에 대응될 수 있다.
즉, 제1 내지 제4 디펜던시 체크 코드(chk1~chk4)는 각각 제1 디펜던시 매트릭스(DPmx1)의 제1 내지 제4 행에 대응될 수 있다. 따라서, 제1 내지 제4 디펜던시 체크 코드(chk1~chk4)는 각각 제1 디펜던시 매트릭스(DPmx1)의 제1 내지 제4 행과 비교될 수 있다. 디펜던시 체커(DPc)는 예를 들어, 제1 디펜던시 체크 코드(chk1)와 제1 디펜던시 매트릭스(DPmx1)의 제1 행(e11, e21, e31, e41)이 동일한 경우 제1 태스크 디스크립터(Tsk_d1)를 체크인하고, 제1 디펜던시 매트릭스(DPmx1)의 제1 행을 클리어할 수 있다. 이때, 클리어란, 제1 디펜던시 매트릭스(DPmx1)의 제1 행의 데이터를 모두 제거하는 것을 의미할 수 있다. 체크인된 태스크 디스크립터는 제2 큐(Q2)로 전송될 수 있다.
이하, 도 44 및 도 47을 참조하여, 본 발명의 몇몇 실시예들에 따른 태스크 매니저의 태스크 디펜던시 체크 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나, 간략히 한다.
도 47은 본 발명의 몇몇 실시예들에 따른 태스크 매니저의 태스크 디펜던시 체크 방법을 설명하기 위한 순서도이다. 도 48은 도 44의 S200 단계를 세부적으로 설명한 도면이다.
도 47의 S210 단계는 도 46의 S210 단계와 동일할 수 있다. 이어서, 디펜던시 세트 코드의 누적 카운팅을 통해 디펜던시 카운터 컬럼을 업데이트 한다(S220a).
구체적으로, 도 20을 참조하면, 제1 디펜던시 카운터 영역(dcnt1)은 제1 필드 영역(Rfield1)의 엘리먼트들에 기록되는 디펜던시 세트 코드들의 개수를 카운팅하여 생성될 수 있다. 구체적으로, 제1 필드 영역(Rfield1)의 제1 행의 디펜던시 세트 코드의 인가 수는 제1 디펜던시 카운터 영역(dcnt1)의 제1 행의 엘리먼트(e51)가 될 수 있다. 마찬가지로, 제2 내지 제4 행의 엘리먼트(e52~e54)는 각각 제2 내지 제4 행의 디펜던시 세트 코드의 카운팅 결과 값일 수 있다.
디펜던시 카운터 업데이트 로직(dcul)은 제1 필드 영역(Rfield1)의 디펜던시 세트 코드가 인가된 횟수를 카운팅하여 제1 디펜던시 카운터 영역(dcnt1)의 값을 계산할 수 있다. 디펜던시 카운터 업데이트 로직(dcul)은 상술하였듯이, 각 행 별로 카운팅을 수행하여 제1 디펜던시 카운터 영역(dcnt1)에 저장할 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서로 다른 제1 타입의 제1 태스크 및 제2 타입의 제2 태스크를 수신하는 태스크 버퍼;
    상기 태스크 버퍼로부터 상기 제1 태스크에 대한 제1 태스크 디스크립터를 수신하는 제1_1 큐;
    상기 태스크 버퍼로부터 상기 제2 태스크에 대한 제2 태스크 디스크립터를 수신하는 제1_2 큐;
    상기 제1 및 상기 제2 태스크 디스크립터의 디펜던시를 체크하는 디펜던시 체커;
    상기 디펜던시 체커로부터 상기 제1 태스크 디스크립터를 수신하는 제2_1 큐; 및
    상기 디펜던시 체커로부터 상기 제2 태스크 디스크립터를 수신하는 제2_2 큐를 포함하고,
    상기 디펜던시 체커는 디펜던시 매트릭스를 포함하고,
    상기 디펜던시 매트릭스는,
    상기 제1 및 제2 타입에 각각 대응하는 제1 및 제2 행과,
    상기 제1 및 제2 타입에 각각 대응하는 제1 및 제2 열을 포함하는,
    태스크 매니저.
  2. 제1 항에 있어서,
    상기 디펜던시 매트릭스의 행의 수는 상기 디펜던시 매트릭스의 열의 수보다 적은,
    태스크 매니저.
  3. 제1 항에 있어서,
    상기 디펜던시 매트릭스는,
    제1 필드 영역과,
    상기 제1 필드 영역의 엘리먼트들의 오어(OR) 썸으로 산출된 오어(OR) 썸 영역을 포함하는,
    태스크 매니저.
  4. 제3 항에 있어서,
    상기 디펜던시 체커는,
    상기 제1 필드 영역의 각 행의 엘리먼트를 오어(OR) 썸하여 상기 오어(OR) 썸 영역에 저장하는 오어(OR) 썸 로직을 포함하는,
    태스크 매니저.
  5. 제4 항에 있어서,
    상기 오어(OR) 썸 영역은,
    상기 제1 필드 영역의 제1 행의 엘리먼트들을 오어(OR) 썸한 제1 오어(OR) 썸 엘리먼트와,
    상기 제1 필드 영역의 제2 행의 엘리먼트들을 오어(OR) 썸한 제2 오어(OR) 썸 엘리먼트를 포함하는,
    태스크 매니저.
  6. 제4 항에 있어서,
    상기 오어(OR) 썸 영역은, 하나의 열(column)인,
    태스크 매니저.
  7. 제1 항에 있어서,
    상기 디펜던시 매트릭스는,
    제1 필드 영역과,
    상기 제1 필드 영역의 디펜던시 업데이트 요청이 카운팅된 제1 디펜던시 카운터 영역을 포함하는,
    태스크 매니저.
  8. 제7 항에 있어서,
    상기 디펜던시 체커는,
    상기 제1 필드 영역의 업데이트 리퀘스트를 카운팅하여 상기 제1 디펜던시 카운터 영역에 저장하는 디펜던시 카운터 업데이트 로직을 포함하는,
    태스크 매니저.
  9. 제8 항에 있어서,
    상기 제1 디펜던시 카운터 영역의 엘리먼트는 2비트 이상인,
    태스크 매니저.
  10. 제9 항에 있어서,
    상기 제1 필드 영역의 엘리먼트는 2비트 이상인,
    태스크 매니저.
  11. 제10 항에 있어서,
    상기 제1 디펜던시 카운터 영역의 엘리먼트의 비트 수와 상기 제1 필드 영역의 엘리먼트의 비트 수는 서로 동일한,
    태스크 매니저.
  12. 제7 항에 있어서,
    상기 제1 필드 영역은 외부 뉴럴 코어와의 디펜던시에 대한 디펜던시 세트 코드를 수신하는,
    태스크 매니저.
  13. 제12 항에 있어서,
    상기 디펜던시 매트릭스는, 제1 논 뉴럴 코어 모듈과의 디펜던시에 대한 전송된 제1 논 뉴럴 코어 디펜던시 세트 코드를 카운팅하는 제2 디펜던시 카운터 영역을 더 포함하는,
    태스크 매니저.
  14. 제13 항에 있어서,
    상기 디펜던시 매트릭스는, 제2 논 뉴럴 코어 모듈과의 디펜던시에 대한 제2 논 뉴럴 코어 디펜던시 세트 코드를 카운팅하는 제3 디펜던시 카운터 영역을 더 포함하는,
    태스크 매니저.
  15. 제1 항에 있어서,
    상기 디펜던시 체커에서 상기 디펜던시 매트릭스는 1개인,
    태스크 매니저.
  16. 디펜던시 세트 코드를 수신하고,
    상기 디펜던시 세트 코드에 따라 디펜던시 매트릭스를 저장하고,
    태스크 디스크립터의 디펜던시 체크 코드와 상기 디펜던시 매트릭스의 대응 로우를 비교하고,
    상기 디펜던시 체크 코드와 상기 대응 로우가 동일하면 상기 대응 로우를 클리어하고,
    상기 태스크 디스크립터를 전송하는 것을 포함하는,
    태스크 매니저의 태스크 디펜던시 체크 방법.
  17. 제16 항에 있어서,
    상기 디펜던시 세트 코드를 수신하는 것은,
    상기 태스크 디스크립터를 체크아웃하고,
    상기 태스크 디스크립터에 대한 상기 디펜던시 세트 코드를 생성하는 것을 포함하는,
    태스크 매니저의 태스크 디펜던시 체크 방법.
  18. 제17 항에 있어서,
    상기 디펜던시 매트릭스의 대응 로우의 타입은, 컴퓨테이션, 마이크로 DMA, LP 마이크로 DMA, ST 마이크로 DMA 및 프리 프로세싱 중 적어도 하나인,
    태스크 매니저의 태스크 디펜던시 체크 방법.
  19. 제16 항에 있어서,
    상기 디펜던시 매트릭스를 저장하는 것은,
    상기 디펜던시 세트 코드에 따라 필드 영역에 값을 저장하고,
    상기 필드 영역의 엘리먼트들을 오어(OR) 썸하여 제1 오어(OR) 썸 컬럼을 저장하는 것을 포함하는,
    태스크 매니저의 태스크 디펜던시 체크 방법.
  20. 제16 항에 있어서,
    상기 디펜던시 매트릭스를 저장하는 것은,
    상기 디펜던시 세트 코드에 따라 필드 영역을 저장하고,
    상기 디펜던시 세트 코드의 누적 카운팅을 통해 디펜던시 카운터 컬럼을 업데이트하는 것을 포함하는,
    태스크 매니저의 태스크 디펜던시 체크 방법.
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