KR20240060240A - 적층형 이미지 센서 - Google Patents

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KR20240060240A
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floating diffusion
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semiconductor substrate
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KR1020220141616A
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조동석
박종은
강정순
박균하
이귀덕
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삼성전자주식회사
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Abstract

예시적인 실시예에 따른 적층형 이미지 센서가 개시된다. 상기 센서는, 상부에 컬러 필터 어레이 및 마이크로 렌즈가 배치되며, 광전 변환 영역 및 상기 광전 변환 영역에서 전송되는 전하를 저장하는 플로팅 디퓨전 영역을 포함하는 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 배치되며, 상기 광전 변환 영역 내의 전하를 전송하기 위한 전송 트랜지스터의 게이트를 포함하는 제1 절연층; 상기 제1 절연층의 하부에 배치되며, 제1 도전형으로 도핑되는 제2 반도체 기판; 및 상기 제2 반도체 기판의 하부에 배치되며, 플로팅 디퓨전 노드의 메탈 패드 및 소스 팔로워 트랜지스터의 게이트를 포함하는 제2 절연층;을 포함하고, 상기 플로팅 디퓨전 영역과, 상기 플로팅 디퓨전 노드의 메탈 패드는 상기 제1 절연층과, 상기 제2 반도체 기판을 관통하는 딥 컨택을 통해 전기적으로 연결되며, 상기 제2 반도체 기판은 상기 딥 컨택을 둘러싸는 웰 영역;을 더 포함하는 적층형 이미지 센서를 더 포함할 수 있다.

Description

적층형 이미지 센서{STACKED IMAGE SENSOR}
본 개시는 적층형 씨모스 이미지 센서에 관한 것이다.
일반적으로 씨모스 이미지 센서(CMOS Image Sensor: CIS)는 픽셀 영역과 로직 영역을 포함할 수 있다. 픽셀 영역에는 복수 개의 픽셀들이 2차원 어레이 구조로 배열되고, 픽셀들을 구성하는 단위 픽셀은 하나의 포토다이오드와 픽셀 트랜지스터들을 포함할 수 있다. 픽셀 트랜지스터들은 예컨대, 전송(Transfer) 트랜지스터, 리셋(Reset) 트랜지스터, 소스 팔로워(Source Follower) 트랜지스터, 및 선택(Selection) 트랜지스터를 포함할 수 있다. 로직 영역에는 픽셀 영역으로부터의 픽셀 신호들을 처리하기 위한 로직 소자들이 배치될 수 있다. 최근에 픽셀 영역과 로직 영역을 각각의 칩에 형성하고, 2개의 칩 또는 그 이상을 적층한 구조의 CIS가 개발되고 있다. 적층 구조의 CIS는, 픽셀 영역에서 픽셀들의 수의 극대화를 통한 고화질 구현과 로직 영역에서 로직 소자들의 성능의 최적화에 기여할 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는, 높은 컨버전 게인을 확보할 수 있는 이미지 센서를 제안하고자 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서가 개시된다.
상기 이미지 센서는, 상부에 컬러 필터 어레이 및 마이크로 렌즈가 배치되며, 광전 변환 영역 및 상기 광전 변환 영역에서 전송되는 전하를 저장하는 플로팅 디퓨전 영역을 포함하는 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 배치되며, 상기 광전 변환 영역 내의 전하를 전송하기 위한 전송 트랜지스터의 게이트를 포함하는 제1 절연층; 상기 제1 절연층의 하부에 배치되며, 제1 도전형으로 도핑되는 제2 반도체 기판; 및 상기 제2 반도체 기판의 하부에 배치되며, 플로팅 디퓨전 노드의 메탈 패드 및 소스 팔로워 트랜지스터의 게이트를 포함하는 제2 절연층;을 포함하고, 상기 플로팅 디퓨전 영역과, 상기 플로팅 디퓨전 노드의 메탈 패드는 상기 제1 절연층과, 상기 제2 반도체 기판을 관통하는 딥 컨택을 통해 전기적으로 연결되며, 상기 제2 반도체 기판은 상기 딥 컨택을 둘러싸는 웰 영역;을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서가 개시된다.
상기 이미지 센서는, 다수의 픽셀들이 2차원 어레이 구조로 상부 영역에 배치되고, 제1 절연층이 하부 영역에 배치된 제1 반도체 칩; 적어도 하나의 트랜지스터를 포함하며, 상기 다수의 픽셀들에 의한 픽셀 신호를 출력하고, 제2 절연층이 하부 영역에 배치된 제2 반도체 칩; 및 상기 픽셀 신호를 처리하는 회로를 포함하는 제3 반도체 칩;을 포함하고, 상기 제1 반도체 칩과, 상기 제2 반도체 칩은 수직한 방향으로 연장하는 딥 컨택을 통해 전기적으로 연결되며, 상기 딥 컨택을 둘러싸는 제1 불순물로 도핑된 제1 웰 영역은, 상기 적어도 하나의 트랜지스터의 소스 영역과 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서가 개시된다.
상기 이미지 센서는, 복수의 픽셀들이 배열된 픽셀 어레이; 상기 픽셀 어레이로 부스팅 신호를 제공하는 로우 드라이버; 상기 로우 드라이버에 의해 선택된 로우 라인의 픽셀들로부터 출력된 픽셀 신호를 리드아웃(Read out)하는 리드아웃 회로를 포함하고, 상기 복수의 픽셀들 각각은, 포토 다이오드; 상기 포토 다이오드에 연결되는 전송 트랜지스터; 상기 포토 다이오드에서 생성된 전하를 축적하는 플로팅 디퓨전 노드; 상기 전송 트랜지스터의 출력단에 연결되는 딥 컨택 커패시터; 및 일 단이 픽셀 전압과 연결되고, 게이트가 상기 플로팅 디퓨전 노드와 연결되며, 소스가 상기 딥 컨택 커패시터에 연결되는 소스 팔로워 트랜지스터;를 포함할 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서에 의하면, 적층형 이미지 센서의 서로 다른 층 사이를 연결하는 딥 컨택의 커패시턴스를 감소시킬 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서에 의하면, 높은 컨버전 게인을 획득할 수 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시 예들에 대한 기재로부터 본 개시의 예시적 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시 예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따른 이미지 센서의 픽셀의 회로도이다.
도 3은 본 개시의 예시적인 실시예에 따른 이미지 센서의 적층 구조를 나타내는 사시도이다.
도 4는 본 개시의 예시적인 실시예에 따른 이미지 센서의 단면도이다.
도 5는 본 개시의 예시적인 실시예에 따른 이미지 센서의 적층 구조를 나타내는 사시도이다.
도 6은 본 개시의 예시적인 실시예에 따른 이미지 센서의 단면도이다.
도 7a, 도 7b 및 도 7c는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도와, 그에 대응하는 단면도 및 사시도를 각각 설명하기 위한 도면이다.
도 8a 및 도 8b는 기존의 예시적인 실시예에 따른 픽셀의 회로도와, 본 개시의 예시적인 실시예에 따른 픽셀의 회로도를 비교하기 위한 도면이다.
이하, 본 개시의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적인 실시예에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 램프 신호 생성기(130), 카운팅 코드 생성기(140), 아날로그-디지털 변환 회로(150)(이하, ADC 회로라고 지칭 함), 데이터 출력 회로(180), 타이밍 컨트롤러(190)를 포함할 수 있다. ADC 회로(150) 및 데이터 출력 회로(180)를 포함하는 구성은 리드아웃 회로로 지칭 될 수 있다.
픽셀 어레이(110)는 복수의 로우 라인(RL), 복수의 컬럼 라인(CL) 및 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX)은 복수의 로우 라인(RL) 및 복수의 컬럼 라인(CL)과 접속되며, 행열로 배열될 수 있다. 복수의 픽셀(PX)은 APS(active pixel sensor)일 수 있다.
복수의 픽셀(PX) 각각은 적어도 하나의 광전 변환 소자를 포함할 수 있으며, 픽셀(PX)은 광전 변환 소자를 이용하여 빛을 감지하고, 감지된 빛에 따른 전기적 신호인 이미지 신호를 출력할 수 있다. 예컨대, 광전 변환 소자는 포토(photo) 다이오드, 포토 트랜지스터, 포토 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다. 본 개시에서, 광전 변환 소자는 포토 다이오드인 것을 가정하여 설명하도록 한다.
한편, 각 픽셀(PX)의 상부, 또는 인접한 픽셀(PX)들로 구성되는 픽셀 그룹들 각각의 상부에 집광을 위한 마이크로 렌즈가 배치될 수 있다. 복수의 픽셀(PX)들 각각은 마이크로 렌즈를 통해 수신된 빛으로부터 특정 스펙트럼 영역의 빛을 감지할 수 있다. 예를 들어, 픽셀 어레이(110)는 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하는 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.
복수의 픽셀(PX)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 컬러 필터가 배치될 수 있다. 그러나, 이에 제한되는 것은 아니며, 픽셀 어레이(110)는 레드, 그린 및 블루 외에 다른 스펙트럼 영역의 빛을 전기 신호로 변환하는 픽셀들을 포함할 수 있다.
일 실시예에 있어서, 픽셀(PX)은 멀티-레이어 구조를 가질 수 있다. 멀티-레이어 구조의 픽셀(PX)은 서로 다른 스펙트럼 영역의 빛을 전기 신호로 변환하는 적층된 복수의 광전 변환 소자들을 포함하며, 복수의 광전 변환 소자들로부터 서로 다른 색상에 대응하는 전기 신호들이 생성될 수 있다. 다시 말해서, 하나의 픽셀(PX)에서 복수의 색에 대응하는 전기 신호들이 출력될 수 있다.
각각의 픽셀(PX)에서 포토 다이오드와 같은 광전 변환 소자가 생성한 전하는 플로팅 디퓨전 노드에 축적될 수 있고, 플로팅 디퓨전 노드에 축적된 전하는 전압으로 변환될 수 있다. 이때, 플로팅 디퓨전 노드에 축적된 전하가 전압으로 변환되는 비율을 컨버전 게인(conversion gain)이라 지칭할 수 있다. 컨버전 게인은 플로팅 디퓨전 노드의 커패시턴스에 따라 가변될 수 있다.
본 개시의 예시적인 실시예에 따른 이미지 센서(100)는 적층형 이미지 센서일 수 있다. 본 개시의 예시적인 실시예에 따른 이미지 센서(100)는 적층형 이미지 센서로 제공되어, 서로 다른 층에 포함된 구성요소들을 전기적으로 연결하는 딥 컨택(Deep contact; DCC)을 포함할 수 있다. 일 예시에 따르면, 딥 컨택에 의한 커패시터는 플로팅 디퓨전 노드와 연결될 수 있다. 본 개시의 예시적인 실시예에 따른 이미지 센서(100)는 딥 컨택의 커패시턴스를 줄이는 것을 통해, 플로팅 디퓨전 노드의 커패시턴스를 감소시킬 수 있고, 이에 따라 컨버전 게인을 증가시킬 수 있는 구조에 대해서 개시한다. 이에 대한 상세한 설명은 후술한다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 로우 드라이버(120)는 타이밍 컨트롤러(190)로부터 수신되는 행 제어 신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어 신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 예컨대, 로우 드라이버(120)는 복수의 행 중 하나를 선택하는 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 선택 신호에 의해 선택되는 행(row)으로부터 픽셀 신호, 예컨대 픽셀 전압을 출력할 수 있다. 픽셀 신호는 리셋 신호와 이미지 신호를 포함할 수 있다. 로우 드라이버(120)는 픽셀 신호를 출력하기 위한 제어 신호들을 픽셀 어레이(110)에 전송할 수 있으며, 픽셀(PX)은 제어 신호들에 응답하여 동작함으로써, 픽셀 신호를 출력할 수 있다.
램프 신호 생성기(130)는 타이밍 컨트롤러(190)의 제어에 따라 소정의 기울기로 레벨이 상승 또는 하강하는 램프 신호(예컨대 램프 전압)를 생성할 수 있다. 램프 신호(RAMP)는 ADC 회로(150)에 구비되는 복수의 CDS 회로(160)에 각각 제공될 수 있다.
카운팅 코드 생성기(140)는 타이밍 컨트롤러(190)의 제어에 따라 카운팅 코드(CCD)를 생성할 수 있다. 카운팅 코드(CCD)는 복수의 카운터 회로(170) 각각에 제공될 수 있다. 일부 실시예에서, 카운팅 코드 생성기(140)는 그레이 코드 생성기로 구현될 수 있다. 카운팅 코드 생성기(140)는 설정된 비트 수에 따른 해상도를 가지는 복수의 코드 값들을 카운팅 코드(CCD)로서 생성할 수 있다. 예컨대, 10-비트(bit) 코드가 설정된 경우, 카운팅 코드 생성기(140)는 순차적으로 증가 또는 감소하는 1024개의 코드 값을 포함하는 카운팅 코드(CCD)를 생성할 수 있다.
ADC 회로(150)는 복수의 CDS 회로(160)(Correlated Double Sampling 회로) 및 복수의 카운터 회로(170)를 포함할 수 있다. ADC 회로(150)는 픽셀 어레이(110)로부터 입력되는 픽셀 신호(예컨대 픽셀 전압)를 디지털 신호인 픽셀 값으로 변환할 수 있다. 복수의 컬럼 라인(CL) 각각을 통해 수신되는 각 픽셀 신호는 CDS 회로(160) 및 카운터 회로(170)에 의하여, 디지털 신호인 픽셀 값으로 변환될 수 있다.
CDS 회로(160)는 컬럼 라인(CL)을 통해 수신되는 픽셀 신호, 예컨대 픽셀 전압을 램프 신호(RAMP)와 비교하고, 비교 결과를 비교 결과 신호로서 출력할 수 있다. CDS 회로(160)는 램프 신호(RAMP)의 레벨과 픽셀 신호의 레벨이 동일할 때, 제1 레벨(예컨대 로직 하이)에서 제2 레벨(예컨대 로직 로우)로 천이하는 비교 신호를 출력할 수 있다. 비교 신호의 레벨이 천이되는 시점은 픽셀 신호의 레벨에 따라 결정될 수 있다.
CDS 회로(160)는 상관 이중 샘플링(Correlated Double Sampling; CDS) 방식에 따라 픽셀(PX)로부터 제공되는 픽셀 신호를 샘플링 할 수 있다. CDS 회로(160)는 픽셀 신호로서 수신되는 리셋 신호를 샘플링 하고 리셋 신호를 램프 신호(RAMP)와 비교하여 리셋 신호에 따른 비교 신호를 생성할 수 있다. 이후 CDS 회로는, 리셋 신호에 상관된(correlated) 이미지 신호를 샘플링 하고, 이미지 신호와 램프 신호(RAMP)를 비교하여 이미지 신호에 따른 비교 신호를 생성할 수 있다.
카운터 회로(170)는 CDS 회로(160)로부터 출력되는 비교 결과 신호의 레벨 천이 시점을 카운트하고, 카운트 값을 출력할 수 있다. 일부 실시 예에서, 카운터 회로(170)는 래치 회로 및 연산 회로를 포함할 수 있다. 래치 회로는 카운팅 코드 생성기(140)로부터의 카운팅 코드(CCD) 및 CDS 회로(160)로부터의 비교 신호를 수신하고, 비교 신호의 레벨이 천이되는 시점에 카운팅 코드(CCD)의 코드 값을 래치 할 수 있다. 래치 회로는 리셋 신호에 대응하는 코드 값, 예컨대 리셋 값 및 이미지 신호에 대응하는 코드 값, 예컨대 이미지 신호 값 각각을 래치할 수 있다. 연산 회로는 리셋 값과 이미지 신호 값을 연산하여, 픽셀(PX)의 리셋 레벨이 제거된 이미지 신호 값을 생성 할 수 있다. 카운터 회로(170)는 리셋 레벨이 제거된 이미지 신호 값을 픽셀 값으로서 출력할 수 있다.
데이터 출력 회로(180)는 ADC 회로(150)로부터 출력된 픽셀 값을 임시 저장한 후 출력할 수 있다. 데이터 출력 회로(180)는 복수의 컬럼 메모리(181) 및 컬럼 디코더(182)를 포함할 수 있다. 컬럼 메모리(181)는 카운터 회로(170)로부터 수신되는 픽셀 값을 저장한다. 일부 실시예에서, 복수의 컬럼 메모리(181) 각각은 카운터 회로(170)에 구비될 수도 있다. 복수의 컬럼 메모리(181)에 저장된 복수의 픽셀 값은 컬럼 디코더(182)의 제어 하에 이미지 데이터(IDT)로서 출력될 수 있다.
타이밍 컨트롤러(190)는 로우 드라이버(120), 램프 신호 생성기(130), 카운팅 코드 생성기(140), ADC 회로(150), 및 데이터 출력 회로(180) 각각에 제어 신호를 출력하여, 로우 드라이버(120), 램프 신호 생성기(130), 카운팅 코드 생성기(140), ADC 회로(150), 및 데이터 출력 회로(180)의 동작 또는 타이밍을 제어할 수 있다.
이미지 센서(100)와 연결되는 프로세서(1200)는 이미지 데이터에 대하여 노이즈 저감 처리, 게인 조정, 파형 정형화 처리, 보간 처리, 화이트밸런스 처리, 감마 처리, 에지 강조 처리, 비닝 등을 수행할 수 있다. 일부 실시 예에서, 프로세서(1200)는 이미지 센서(100)의 내부에 구비될 수도 있다.
도 2는 본 개시의 예시적인 실시예에 따른 이미지 센서의 픽셀의 회로도이다.
도 2를 참조하면, 픽셀(PX)은 포토 다이오드(PD)를 포함할 수 있다. 픽셀(PX)은 복수의 트랜지스터들, 예컨대 전송 트랜지스터(TX), DCG 트랜지스터(DCG), 리셋 트랜지스터(RG), 소스 팔로워 트랜지스터(SF), 선택 트랜지스터(SEL) 및 딥 컨택 커패시터(DCC cap)를 포함할 수 있다. 픽셀(PX)에는 제어신호들(TS, RS, DCS, SES)이 인가될 수 있으며, 상기 제어신호들 중 적어도 일부는 로우 드라이버(120)에서 생성될 수 있다.
포토 다이오드(PD)는 광의 세기에 따라 가변되는 광 전하를 생성할 수 있다. 예를 들어, 포토 다이오드(PD)는 입사된 광량에 비례하여 전하, 즉, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다.
픽셀(PX)은 전송 트랜지스터(TX)를 포함할 수 있다. 전송 트랜지스터(TX)의 일 단은 포토 다이오드(PD)와 연결되고, 타 단은 플로팅 디퓨전 노드(FD)에 연결될 수 있다. 전송 트랜지스터(TX)는 로우 드라이버(120)로부터 수신된 전송 제어신호(TS)에 응답하여 턴-온 또는 턴-오프될 수 있다. 그에 따라, 전송 트랜지스터(TX)는 포토 다이오드(PD)에서 생성된 광 전하를 플로팅 디퓨전 노드(FD)로 전송할 수 있다. 플로팅 디퓨전 노드(FD)는 포토 다이오드(PD)에서 생성된 광 전하를 전송 트랜지스터(TX)가 활성화 되는 시간 동안 축적할 수 있다.
픽셀(PX)은 리셋 트랜지스터(RG)를 포함할 수 있다. 리셋 트랜지스터(RG)는 플로팅 디퓨전 노드(FD)에 축적된 전하를 리셋시킬 수 있다. 리셋 트랜지스터(RG)의 일 단은 픽셀 전압(VPIX)이 인가될 수 있고, 타 단은 DCG 트랜지스터(DCG)에 연결될 수 있다. 다른 실시 예에서, 리셋 트랜지스터(RG)의 일 단에 픽셀 전압(VPIX)이 아닌 다른 전압이 인가될 수도 있다. 리셋 트랜지스터(RG)는 로우 드라이버(120)로부터 수신된 리셋 제어신호(RS)에 응답하여 턴-온 또는 턴-오프될 수 있다. 그에 따라, 플로팅 디퓨전 노드(FD)에 축적된 전하가 배출되어 플로팅 디퓨전 노드(FD)가 리셋될 수 있다.
픽셀(PX)은 DCG 트랜지스터(DCG)를 포함할 수 있다. DCG 트랜지스터(DCG)의 일 단은 플로팅 디퓨전 노드(FD)에 연결될 수 있고, 타 단은 리셋 트랜지스터(RG)에 연결될 수 있다. DCG 트랜지스터(DCG)는 로우 드라이버(120)로부터 수신된 DCG 신호(DCS)에 응답하여 턴-온 또는 턴-오프될 수 있다. DCG 트랜지스터(DCG)는 로우 드라이버(120)로부터 수신된 DCG 신호(DCS)에 응답하여 컨버전 게인을 가변할 수 있다. 일 예시에 따르면, 고조도 모드에서는 DCG 트랜지스터(DCG)는 턴온 되고, 저조도 모드에서는 DCG 트랜지스터(DCG)는 턴오프 될 수 있다.
리셋 신호(RS) 및 DCG 신호(DCS)가 활성화되면, 리셋 트랜지스터(RG) 및 DCG 트랜지스터(DCG)가 턴온(Turn-on)된다. 그에 따라, 전원 전압(VPIX)이 플로팅 디퓨전 노드(FD)로 전달될 수 있다. 플로팅 디퓨전 노드(FD)에 집적된 전하는 전원 전압 (VPIX) 단으로 드레인되고, 플로팅 디퓨전 노드(FD)의 전압은 전원 전압(VPIX) 레벨로 리셋될 수 있다.
픽셀(PX)은 소스 팔로워 트랜지스터(SF)를 포함할 수 있다. 소스 팔로워 트랜지스터(SF)의 일 단은 선택 트랜지스터(SEL)에 연결되고, 타 단에 픽셀 전압(VPIX)이 인가될 수 있다. 소스 팔로워 트랜지스터(SF)의 게이트 단에는 플로팅 디퓨전 노드(FD)가 연결될 수 있다. 소스 팔로워 트랜지스터(SF)는 플로팅 디퓨전 노드(FD)에 대한 소스 팔로워 증폭기(Source Follower Amplifier) 역할을 제공할 수 있다. 소스 팔로워 트랜지스터(SF)는 플로팅 디퓨전 노드(FD)의 전기적 퍼텐셜의 변화를 증폭하고, 이를 선택 트랜지스터(SEL)를 경유하여 컬럼 라인으로 전달할 수 있다. 소스 팔로워 트랜지스터(SF)는 플로팅 디퓨전 노드들(FD)에 축적된 전하에 대응하는 전압을 픽셀 신호로서 출력할 수 있다.
픽셀(PX)은 선택 트랜지스터(SEL)를 포함할 수 있다. 선택 트랜지스터(SEL)의 일 단은 소스 팔로워 트랜지스터(SF)에 연결되고, 타 단은 컬럼 라인(CL)에 연결될 수 있다. 선택 트랜지스터(SEL)는 로우 드라이버(120)로부터 수신된 선택 신호(SES)에 응답하여 턴-온 또는 턴-오프될 수 있다. 리드아웃 동작에서 선택 트랜지스터(SEL)가 턴-온되면, 컬럼 라인(CL)으로 리셋 동작에 대응하는 리셋 신호 또는 전하 축적 동작에 대응하는 이미지 신호를 포함하는 픽셀 신호가 출력될 수 있다.
딥 컨택 커패시터(DCC cap)의 일 단은 전송 트랜지스터(TX)의 출력 단에 연결될 수 있고, 타 단은 소스 팔로워 트랜지스터(SF)의 소스 단에 연결될 수 있다. 딥 컨택 커패시터(DCC cap)에 의한 커패시턴스는, 전송 트랜지스터(TX)와 소스 팔로워 트랜지스터(SF)가 서로 다른 층에 형성되는 경우, 이를 연결하기 위한 딥 컨택 영역에 의해 발생하는 커패시턴스일 수 있다. 일 실시예에 따르면, 플로팅 디퓨전 노드(FD)의 커패시턴스가 증가하면 컨버전 게인은 감소하고, 플로팅 디퓨전 노드(FD)의 커패시턴스가 감소하면 컨버전 게인은 증가할 수 있다. 딥 컨택 커패시터(DCC cap)의 타 단이 소스 팔로워 트랜지스터(SF)의 소스에 연결되는 것을 통해, 플로팅 디퓨전 노드(FD)의 커패시턴스를 감소시킬 수 있다.
도 3은 본 개시의 예시적인 실시예에 따른 이미지 센서의 적층 구조를 나타내는 사시도이다.
도 3은, 본 개시의 예시적인 실시예에 따른 적층형 이미지 센서(200)를 보여주되, 제1 반도체 칩(210)과 제2 반도체 칩(220), 제3 반도체 칩(230)을 분리하여 보여주는 분리 사시도이다. 이미지 센서(200)는, 제1 반도체 칩(210), 제2 반도체 칩(220), 제3 반도체 칩(230)을 포함할 수 있다. 이미지 센서(200)는 3개의 반도체 칩(210, 220, 230)을 접합시켜 구성된 3차원 구조일 수 있다. 일 예시에 따르면, 제1 반도체 칩(210), 제2 반도체 칩(220) 및 제3 반도체 칩(230)은 순서대로 적층될 수 있다.
제1 반도체 칩(210)은, 광전 변환을 수행함과 함께 신호 전하를 출력하는 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들은, 제1 반도체 칩(210)의 반도체 기판 내에 행렬형상으로 배열될 수 있다. 일 예시에 따르면, 제1 반도체 칩(210)은 픽셀 어레이에 포함된 픽셀 회로의 일부를 포함할 수 있다.
도 3에는 도시되지 않았으나, 제1 반도체 칩(210)이 포함하는 제1 반도체 기판(211)의 상부 쪽에 컬러 필터들과 마이크로 렌즈들이 형성될 수 있다. 픽셀들이 형성된 제1 반도체 기판(211)을 기준으로 컬러 필터들과 마이크로 렌즈들이 제1 절연층(214)에 대하여 반대 방향에 형성된 구조를 BSI(Back Side Illumination) 구조라고 한다. 반대로, 제1 반도체 기판(211)을 기준으로 컬러 필터들과 마이크로 렌즈들이 제1 절연층(214)과 동일한 방향에 형성된 구조, 즉 제1 절연층(214) 상에 컬러 필터들과 마이크로 렌즈들이 형성된 구조를 FSI(Front Side Illumination) 구조라고 한다.
제2 반도체 칩(220)은, 상기 복수의 픽셀들에 의한 픽셀 신호를 출력할 수 있는 신호 처리 회로를 포함할 수 있다. 일 예시에 따르면, 신호 처리 회로는, 픽셀 신호로부터 출력된 신호 전하에 의거하는 픽셀 신호를 출력할 수 있다. 일 예시에 따르면, 신호 처리 회로는 리드아웃 회로를 포함할 수 있다. 일 예시에 따르면, 신호 처리 회로는 픽셀 어레이에 포함된 픽셀 회로의 나머지 일부를 포함할 수도 있다.
제3 반도체 칩(230)은, 제2 반도체 칩(220)에 의해 출력된 픽셀 신호를 처리하는 로직 소자를 포함할 수 있다. 일 예시에 따르면, 로직 소자는 도 1의 프로세서를 포함할 수 있다.
그러나, 이는 일 예시에 불과하며, 제2 반도체 칩(220)과 제3 반도체 칩(230)이 포함할 수 있는 소자 혹은 회로들은 변경될 수 있다.
도 4는 본 개시의 예시적인 실시예에 따른 이미지 센서의 단면도이다. 도 4는 도 3의 실시예에 따른 이미지 센서를 I-I'로 자른 단면도이다.
도 4를 참조하면, 제1 반도체 칩(210), 제2 반도체 칩(220), 제3 반도체 칩(230)이 순차적으로 적층된 이미지 센서(200)의 단면도가 개시된다.
제1 반도체 칩(210)은, 제1 반도체 기판(211)과, 제1 반도체 기판(211)의 하부에 배치된 제1 절연층(214)을 포함할 수 있다. 제2 반도체 칩(220)은 제2 반도체 기판(221)과, 제2 반도체 기판(221)의 하부에 배치된 제2 절연층(222)을 포함할 수 있다. 제3 반도체 칩(230)은 제3 반도체 기판(232)과, 제3 반도체 기판(232)의 상부에 배치된 제3 절연층(231)을 포함할 수 있다. 제1 반도체 칩(210)과 제2 반도체 칩(220)의 사이에는 층간 절연막(240)이 배치될 수 있다. 본 개시에서, 제1 반도체 기판(211), 제2 반도체 기판(221), 제3 반도체 기판(232)은 실리콘과 같은 반도체를 포함하는 기판일 수 있다. 일 예시에 따르면, 제1 반도체 기판(211), 제2 반도체 기판(221), 제3 반도체 기판(232)은 예를 들면 실리콘 단결정 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 본 개시에서, 제1 절연층(214), 제2 절연층(222), 제3 절연층(231), 층간 절연막(240)은 예를 들면 실리콘 산화막, 실리콘 산화질화막, 실리콘 질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
도 4를 참조하면, 제1 반도체 기판(211)의 상부에 컬러 필터(CF)와 마이크로 렌즈(ML)가 배치될 수 있다. 제1 반도체 기판(211)은 포토 다이오드에 대응하는 광전 변환 영역(PD, 212)을 포함할 수 있다. 제1 반도체 기판(211)은 다른 픽셀 영역과 분리할 수 있는 DTI 구조물(213)을 포함할 수 있다.
제1 반도체 기판(211)의 하부에는 제1 절연층(214)이 배치될 수 있다. 제1 절연층(214)은 전송 트랜지스터(215, TX)를 포함할 수 있다. 제1 절연층(214)에는 전송 트랜지스터(215)의 게이트가 형성될 수 있다. 제1 반도체 기판(211)에는, 전송 트랜지스터(215)의 액티브 영역(215a, 215b)이 형성될 수 있다. 제1 반도체 기판(211)에는, 광전 변환 영역(212)으로부터 전송된 전하를 축적하는 플로팅 디퓨전 영역(FDA; Floating Diffusion Area, 216)이 포함될 수 있다.
도 2의 회로도를 잠시 참조하면, 전송 트랜지스터(215)는 광전 변환 영역(212)으로부터 생성된 전하를 플로팅 디퓨전 노드(FD)로 전달하여야 하며, 플로팅 디퓨전 노드(FD)는 소스 팔로워 트랜지스터(SF)의 게이트와 연결된다. 일 예시에 따른 이미지 센서(200)에서, 광전 변환 영역(212)으로부터 생성된 전하를 저장하는 플로팅 디퓨전 영역(FDA)은 제1 반도체 기판(211)에 형성될 수 있고, 이를 소스 팔로워 트랜지스터(SF)의 게이트와 연결하기 위해, 플로팅 디퓨전 노드(FD, 223)에 대응하는 메탈 패드가 제2 반도체 칩(220)에 포함될 수 있다.
본 개시의 단면도에서는, 도 2의 플로팅 디퓨전 노드(FD)에 대응하는 메탈 패드를 FD의 기호로 표시할 수 있다. 이하에서, 단면도를 설명할 때, “플로팅 디퓨전 노드에 대응하는 메탈 패드”는 “플로팅 디퓨전 노드(FD)”와 혼용되어 기재될 수 있다.
도 4를 다시 참조하면, 플로팅 디퓨전 노드(223)는 제2 반도체 칩(220)에 포함될 수 있다. 이미지 센서(200)는, 서로 다른 층에 위치한 플로팅 디퓨전 노드(223)와 플로팅 디퓨전 영역(FDA)을 연결하기 위한 딥 컨택(DCC)을 더 포함할 수 있다.
도 4를 참조하면, 딥 컨택(DCC)은 플로팅 디퓨전 영역(FDA)으로부터 제3 방향, 즉 Z축 방향의 수직으로 연장하는 수직 컨택일 수 있다. 딥 컨택(DCC)은 제1 절연층(214), 층간 절연막(240), 제2 반도체 기판(221) 및 제2 절연층(222)을 관통할 수 있다.
제2 반도체 기판(221)은 딥 컨택(DCC)을 감싸는 웰 영역(WR; Well Region)을 더 포함할 수 있다. 일 예시에 따르면, 웰 영역(WR)은 제2 반도체 기판(221)과 다른 타입의 불순물로 도핑된 영역일 수 있다. 일 예시에 따르면, 웰 영역(WR)은 n 타입의 불순물로 도핑된 영역일 수 있다. 제2 반도체 기판(221)은 p 타입의 불순물로 도핑된 영역일 수 있다. 다른 일 예시에 따르면, 웰 영역(WR)은 도전성의 재질을 갖는 영역일 수 있다. 일 예시에 따르면, 웰 영역(WR)은 소스 팔로워 트랜지스터(SF)의 소스와 전기적으로 연결될 수 있는 소재로 제공될 수 있다.
제2 절연층(222)은 소스 팔로워 트랜지스터(224) 및 플로팅 디퓨전 노드(FD)를 포함할 수 있다. 일 예시에 따르면, 소스 팔로워 트랜지스터(224)의 게이트는 제2 절연층(222)에 형성되고, 소스 팔로워 트랜지스터(224)의 액티브 영역(224a, 224b)은 제2 반도체 기판(221)에 형성될 수 있다. 일 예시에 따르면, 소스 팔로워 트랜지스터(224)의 소스 영역(224a)은 딥 컨택(DCC)을 감싸는 웰 영역(WR)과 전기적으로 연결될 수 있다.
도 4를 참조하면, 제2 절연층(222)은 웰 영역(WR)에서 수직으로 연장하는 제1 수직 컨택(VC1), 소스 팔로워 트랜지스터(224)의 소스 영역(224a)에서 수직으로 연장하는 제2 수직 컨택(VC2) 및 제1 수직 컨택(VC1)과 제2 수직 컨택(VC2)을 제1 방향, 즉 X축 방향에서 연결하는 메탈 패드(225)를 더 포함할 수 있다.
플로팅 디퓨전 노드(223)는 소스 팔로워 트랜지스터(224)의 게이트와 제3 수직 컨택(VC3) 및 메탈 패드(226)를 통해 전기적으로 연결될 수 있다.
제2 절연층(222)은 추가 메탈 패드(276, 228) 및 추가 수직 콘택들(VC4, VC5)을 포함할 수 있다. 추가 수직 콘택들(VC4, VC5)은 추가 메탈 패드(276, 228)을 전기적으로 연결할 수 있다. 서로 다른 위치의 수직 콘택들은, 메탈 패드들을 매개로 하여 상하로 연결될 수 있다.
제3 반도체 칩(230)은 제3 반도체 기판(232) 및 제3 절연층(231)을 포함할 수 있다. 제2 절연층(222)과 제3 절연층(231)은 메탈 본딩을 통해 전기적으로 연결될 수 있다. 제2 절연층(222)과 제3 절연층(231)은 각각의 절연층들이 포함한 메탈 패드(228, 233)들의 본딩에 의해 전기적으로 연결될 수 있다. 제3 절연층(231)은 메탈 패드들(234, 235) 및 수직 컨택들(VC6, VC7, VC8)을 포함할 수 있으며, 복수의 트랜지스터(236, 237)들을 포함할 수 있다.
도 4의 일 실시 예에 따르면, 제1 반도체 칩(210)에 픽셀(PX)의 전송 트랜지스터(TX)가 포함되는 일 예시가 도시되며, 제2 반도체 칩(220)에 픽셀(PX)의 소스 팔로워 트랜지스터(SF) 및 플로팅 디퓨전 노드(FD)의 메탈 패드가 포함되는 일 예시가 도시되었다. 설명의 편의를 위해, 픽셀(PX)의 소스 팔로워 트랜지스터(SF) 및 플로팅 디퓨전 노드(FD)를 제외한 나머지 트랜지스터들은 도면에서 생략되었다. 일 예시에 따르면, 픽셀(PX)에 포함된 나머지 트랜지스터들, 예를 들면 선택 트랜지스터(SEL), 리셋 트랜지스터(RG), DCG 트랜지스터(DCG) 등은 제2 반도체 칩(220)에 포함될 수 있다. 일 예시에 따르면, 도 1에 도시된 리드아웃 회로는 제2 반도체 칩(220) 또는 제3 반도체 칩(230)에 포함될 수 있다. 일 예시에 따르면, 도 1에 도시된 프로세서(1200)와 관련된 회로는 제3 반도체 칩(230)에 포함될 수 있다.
도 5는 본 개시의 예시적인 실시예에 따른 이미지 센서의 적층 구조를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 따른 적층형 씨모스 이미지 센서(300)를 보여주되, 픽셀들이 배치된 제1 반도체 칩(310)과 로직 소자들이 배치된 제2 반도체 칩(320)을 분리하여 보여주는 분리 사시도이다. 본 실시예의 적층형 이미지 센서(300)는 제1 반도체 칩(310)과 제2 반도체 칩(320)을 포함하고, 제2 반도체 칩(320) 상에 제1 반도체 칩(310)이 적층된 구조를 가질 수 있다.
제1 반도체 칩(310)은 픽셀 영역(PA)과 픽셀 주변 영역(PEp)을 포함할 수 있다. 픽셀 영역(PA)은 제1 반도체 칩(310)의 중앙 영역에 배치되고, 다수의 픽셀들이 2차원 어레이 구조로 배치될 수 있다. 픽셀 주변 영역(PEp)은 픽셀 영역(PA)을 둘러싸는 구조로 픽셀 영역(PA)의 외곽에 배치되고 제2 반도체 칩(320)과의 전기적 연결을 위한 배선들이 배치될 수 있다.
제3 방향(z 방향)에 따른 수직 구조로 볼 때, 제1 반도체 칩(310)의 상부 쪽에 제1 반도체 기판(311)이 위치하고 하부 쪽에 제1 절연층(314)이 위치할 수 있다. 제1 반도체 기판(311)에는 픽셀들이 형성될 수 있다.
한편, 도 5의 적층형 이미지 센서(300)의 구조에서, 픽셀 주변 영역(PEp)이 제1 반도체 칩(310)의 4면의 외곽 부분 모두에 배치되고 있는데, 픽셀 주변 영역(PEp)의 구조가 그에 한정되는 것은 아니다. 예컨대, 제1 반도체 칩(310)의 4면 중 적어도 한 면의 외곽 부분에는 픽셀 주변 영역(PEp)이 형성되지 않을 수도 있다.
제2 반도체 칩(320)은 로직 영역(LA)과 로직 주변 영역(PEl)을 포함할 수 있다. 로직 영역(LA)은 제2 반도체 칩(320)의 중앙 영역에 배치되고, 다수의 로직 소자들이 배치될 수 있다. 로직 소자들은 제1 반도체 칩(310)의 픽셀들로부터의 픽셀 신호들을 처리하기 위한 다양한 회로들을 포함할 수 있다. 예컨대, 로직 소자들은 아날로그 신호 처리 회로, ADC(Analog-to-Digital Converter) 회로, 이미지 신호 처리 회로, 및 제어 회로 등을 포함할 수 있다. 물론, 로직 소자들에 포함되는 회로들이 상기 예시된 회로들에 한정되는 것은 아니다. 로직 주변 영역(PEl)은 로직 영역(LA)을 둘러싸는 구조로 로직 영역(LA)의 외곽에 배치되고 제1 반도체 칩(310)과의 전기적 연결을 위한 배선들이 배치될 수 있다. 로직 주변 영역(PEl) 역시 제2 반도체 칩(320)의 4면 외곽 부분 모두에 배치되고 있으나, 그에 한정되지 않고, 제2 반도체 칩(320)의 4면 중 적어도 한 면의 외곽 부분에는 로직 주변 영역(PEl)이 형성되지 않을 수 있다.
도 6은 본 개시의 예시적인 실시예에 따른 이미지 센서의 단면도이다. 도 6은 도 5의 실시예에 따른 이미지 센서를 II-II'로 자른 단면도이다.
도 6을 참조하면, 제1 반도체 칩(310), 제2 반도체 칩(320)이 순차적으로 적층된 이미지 센서(300)의 단면도가 개시된다. 제1 반도체 칩(310)은 제1 반도체 기판(311)과, 제1 반도체 기판(311)의 하부에 배치된 제1 절연층(314)을 포함할 수 있다. 제2 반도체 칩(320)은, 제2 반도체 기판(321)과, 제2 반도체 기판(321)의 하부에 배치된 제2 절연층(322)을 포함할 수 있다. 제1 반도체 칩(310)과 제2 반도체 칩(320)의 사이에는 층간 절연막(330)이 배치될 수 있다.
도 6을 참조하면, 제1 반도체 기판(311)의 상부에 컬러 필터(CF)와 마이크로 렌즈(ML)가 배치될 수 있다. 제1 반도체 기판(311)은 포토 다이오드에 대응하는 광전 변환 영역(PD, 312)을 포함할 수 있다. 제1 반도체 기판(311)은 다른 픽셀 영역과 분리할 수 있는 DTI 구조물(313)을 포함할 수 있다.
제1 반도체 기판(311)의 하부에는 제1 절연층(314)이 배치될 수 있다. 제1 절연층(314)은 전송 트랜지스터(315, TX)를 포함할 수 있다. 제1 절연층(314)에는 전송 트랜지스터(315)의 게이트가 형성될 수 있다. 제1 반도체 기판(311)에는, 전송 트랜지스터(315)의 액티브 영역(315a, 315b)이 형성될 수 있다. 제1 반도체 기판(311)은 플로팅 디퓨전 영역(316, FDA)를 포함할 수 있다.
도 2를 참조하면, 플로팅 디퓨전 영역(316)은 소스 팔로워 트랜지스터(323, SF)의 게이트와 연결되어야 한다. 이를 위해, 플로팅 디퓨전 영역(316)은 제1 절연층(314), 층간 절연막(330), 제2 반도체 기판(321), 제2 절연층(322)을 관통하는 딥 컨택(DCC')에 연결될 수 있다.
딥 컨택(DCC')은 제1 절연층(314), 층간 절연막(330), 제2 반도체 기판(321), 제2 절연층(322)을 관통하는 수직 컨택일 수 있다. 딥 컨택(DCC')은 제1 반도체 기판(311)에 위치한 플로팅 디퓨전 영역(316)과, 제2 절연층(322)에 위치한 플로팅 디퓨전 노드(324)를 연결하는 수직 컨택일 수 있다. 플로팅 디퓨전 노드(324)는 제1 반도체 칩(310)에 형성된 플로팅 디퓨전 영역(316)과 연결하기 위한, 제2 절연층(322)에 배치된 플로팅 디퓨전 노드(FD)의 메탈 패드일 수 있다. 일 예시에 따르면, 딥 컨택(DCC')은 웰 영역(WR')으로 둘러싸인 구조일 수 있다. 웰 영역(WR')은 제2 반도체 기판(321)에 포함된 구조일 수 있다. 웰 영역(WR')은 제2 반도체 기판(321)과 동일한 높이로 제공될 수 있다. 웰 영역(WR')의 특징부는 도 4에서 도시한 웰 영역(WR)과 동일하므로, 설명을 생략한다.
제2 절연층(322)은 로직 소자들 및 픽셀 회로의 일부 트랜지스터를 포함할 수 있다. 도 6에서는 설명의 편의를 위해, 소스 팔로워 트랜지스터(323) 및 추가 트랜지스터(G3) 만을 도시하였다.
도 6을 참조하면, 소스 팔로워 트랜지스터(323)의 액티브 영역(323a, 323b)은 제2 반도체 기판(321)에 형성될 수 있다. 소스 팔로워 트랜지스터(323)의 소스 영역(324a)은 웰 영역(WR')과 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(323)의 소스 영역(324a)은 웰 영역(WR')과 제1 수직 컨택(V3'), 제2 수직 컨택(V4') 및 메탈 패드(236)를 통해 전기적으로 연결될 수 있다.
소스 팔로워 트랜지스터(323)의 게이트는, 플로팅 디퓨전 노드(324)와 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(323)의 게이트는, 플로팅 디퓨전 노드(324)와 수직 컨택(V5', V7') 및 메탈 패드(237)를 통해 연결될 수 있다.
그 밖에도, 제2 절연층(322)은 추가 트랜지스터(G3), 복수의 수직 콘택들(V1', V2', V6') 및 복수의 메탈 패드들(326, 328, 329)을 포함할 수 있다.
도 3 및 도 4에서는 3-스택 적층형 이미지 센서의 일 예시를 설명하였으며, 도 5 및 도 6에서는 2-스택 적층형 이미지 센서의 일 예시를 설명하였다. 그러나, 이는 일 예시에 불과할 뿐 본 개시에 따른 적층형 이미지 센서는 도 3 내지 도 6에 도시된 바에 한정되지 아니할 수 있다. 도 4 및 도 6의 단면도에서, 적층형 이미지 센서의 각각의 반도체 칩들이 포함하고 있는 일부 구성요소들은 생략되어 도시되었음을 유의하여야 한다.
도 7a, 도 7b 및 도 7c는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도와, 그에 대응하는 단면도 및 사시도를 각각 설명하기 위한 도면이다.
도 7a를 참조하면, 본 개시의 예시적인 실시예에 따른 픽셀의 회로도가 도시된다. 도 7a에서, 도 2에서 설명한 바와 중복되는 설명은 생략한다.
도 7a를 참조하면, 픽셀에 포함된 포토 다이오드(PD)와, 전송 트랜지스터(TX)는 제1 영역에 배치될 수 있다. 제1 영역은, 라인(line)을 기준으로 위쪽 영역을 의미할 수 있다. 도 7a를 참조하면, 픽셀에 포함된 DCG 트랜지스터(DCG), 리셋 트랜지스터(RG), 소스 팔로워 트랜지스터(SF), 선택 트랜지스터(SEL)는 제2 영역에 배치될 수 있다. 제2 영역은, 라인(line)을 기준으로 아래쪽 영역을 의미할 수 있다. 일 예시에 따르면, 제1 영역과 제2 영역은 서로 다른 칩 영역일 수 있다. 일 예시에 따르면, 제1 영역은 제1 반도체 칩에 대응할 수 있다. 일 예시에 따르면, 제2 영역은 제2 반도체 칩에 대응할 수 있다. 도 7a에서, 소스 팔로워 트랜지스터(SF)의 소스 영역에 딥 컨택 커패시터(DCC cap)가 연결되는 부분에 대해, A라고 표시하였다. A 부분에 대응하는 단면도인 A'이 도 7b에 도시된다.
도 7b를 참조하면, 도 7a에 도시된 회로도에 대응하는 단면도가 도시된다.
도 7a 및 도 7b에 도시된 라인(line)을 기준으로 하여, 위쪽 영역이 제1 영역, 아래쪽 영역이 제2 영역일 수 있다.
일 예시에 따르면, 제1 영역(410)과 제2 영역(420) 사이에는 층간 절연막(430)이 배치될 수 있다. 도시된 바에 따르면, 제1 영역(410)의 하부는 절연층에 해당하며, 제2 영역(420)의 상부는 반도체 기판일 수 있다. 제1 영역(410)과 제2 영역(420)을 용이하게 연결하기 위해, 제1 영역(410)과 제2 영역(420) 사이에 층간 절연막(430)이 배치될 수 있다. 제1 영역(410)과 층간 절연막(430)은 메탈-투-메탈(metal-to-metal) 본딩(C2C)을 통해 이루어질 수 있다. 여기서, 메탈은, 예컨대, 구리(Cu)일 수 있다. 그러나 메탈이 Cu에 한정되는 것은 아니다. 이를 통해, 제1 영역(410)과 제2 영역(420)은 전기적으로 연결될 수 있다. 이를 통해, 제1 영역(410)에서의 플로팅 디퓨전 영역(미도시)이 제2 영역(420)의 플로팅 디퓨전 노드(FD)의 메탈 패드로 전달될 수 있다. 이는 수직으로 연장되는 딥 컨택(DCC)을 통해 연결될 수 있다.
일 예시에 따르면, 도 7a의 딥 컨택 커패시터(DCC cap)는, 도 7b의 수직으로 연장되는 딥 컨택(DCC) 및 딥 컨택(DCC)을 감싸는 웰 영역(WR)에 의한 커패시터일 수 있다. 일 예시에 따르면, 딥 컨택 영역(DCA)은 딥 컨택(DCC)과 웰 영역(WR)을 포함하는 개념일 수 있다.
도 7b의 A' 부분을 참조하면, 소스 팔로워 트랜지스터(SF)의 소스(SF source)가 딥 컨택 영역(DCA) 중 웰 영역(WR)과 연결되는 일 예시가 도시된다. 일 예시에 따르면, 소스 팔로워 트랜지스터(SF)의 소스(SF source)은 웰 영역(WR)과 수직 컨택(VC1)을 통해 연결될 수 있다.
도 7b의 일 예시에 따르면, 웰 영역(WR)에 소스 팔로워 트랜지스터(SF)의 소스(SF source)와 연결되기 위한 추가 도핑 영역(N+)이 포함될 수도 있다.
도 7c는 도 7b의 B 부분의 단면도에 대응하는 사시도인 B'이 도시된다.
도 7c를 참조하면, 원통형의 딥 컨택(DCC)과, 딥 컨택(DCC)을 감싸는 원통형의 웰 영역(WR), 그리고 웰 영역(WR)을 감싸는 제2 반도체 기판(421)이 도시된다. 일 예시에 따르면, 딥 컨택(DCC)의 지름은 R1일 수 있다. 웰 영역(WR)의 지름은 D1일 수 있다. 제2 반도체 기판(421)의 지름은 D2일 수 있다. 일 예시에 따르면, R1 < D1 < D2의 조건을 만족할 수 있다. 웰 영역(WR)에는 소스 팔로워 트랜지스터의 소스와 연결하기 위한 n+ 도핑 영역이 더 포함될 수 있다.
일 예시에 따르면, 웰 영역(WR) 전체가 n 타입의 불순물 영역일 수 있다. 다른 일 예시에 따르면, 웰 영역(WR) 중 소스 팔로워 트랜지스터의 소스(SF source)와 연결되는 일부 영역(N+)만 n 타입의 불순물로 도핑될 수도 있다.
일 예시에 따르면, 웰 영역(WR)과 제2 반도체 기판(421)은 같은 높이를 가질 수 있다. 일 예시에 따르면, 웰 영역(WR)은 제2 반도체 기판(421) 내에서 딥 컨택(DCC)의 모든 접촉면을 감싸도록 제공될 수 있다.
도 8a 및 도 8b는 기존의 예시적인 실시예에 따른 픽셀의 회로도와, 본 개시의 예시적인 실시예에 따른 픽셀의 회로도를 비교하기 위한 도면이다.
도 8a는 기존의 예시적인 실시예에 따른 픽셀의 회로도 중 일부일 수 있다. 도 8a를 참조하면, 메탈 본딩(C2C) 아래에 위치한 플로팅 디퓨전 노드(FD)와, 소스 팔로워 트랜지스터(SF)의 회로도가 도시된다. 플로팅 디퓨전 노드(FD)는 딥 컨택에 의한 딥 컨택 커패시터(DCC cap)에 의해, 높은 커패시턴스를 가질 수 있다. 기존의 예시적인 실시예에 따르면 딥 컨택에 의한 딥 컨택 커패시터(DCC cap)는 p 타입의 웰 영역과 인접할 수 있다. 이와 같은 경우, 플로팅 디퓨전 노드(FD)의 전압이 변화되더라도, 인접한 P-타입의 웰 영역에 의해 소스 팔로워 트랜지스터에 인가되는 전압은 고정될 수 있다. 또한, 커패시턴스는 여전히 큰 값을 유지하여, 컨버전 게인에 악영향이 있을 수 있다.
도 8b는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도 중 일부일 수 있다. 도 8b를 참조하면, 플로팅 디퓨전 노드(FD)에 연결된 딥 컨택 커패시터(DCC cap)는 소스 팔로워 트랜지스터(SF)의 소스에 연결될 수 있다. 일 예시에 따르면, 딥 컨택 커패시터(DCC cap)를 둘러싸는 n 타입의 웰 영역이 소스 팔로워 트랜지스터(SF)의 소스에 연결될 수 있다. 본 개시에 따르면, 플로팅 디퓨전 노드(FD)의 전압이 변화되는 경우, 딥 컨택을 둘러싸는 n 타입의 웰에 의해 전압이 변화할 수 있고, 이에 의해 소스 팔로워의 게인이 줄어들게 되어, 커패시턴스가 감소할 수 있다.
본 개시는 적층형 씨모스 이미지 센서에서, 딥 컨택의 커패시턴스 감소를 통해 컨버전 게인을 향상시킬 수 있다. 일 예시에 따르면, 적층형 씨모스 이미지 센서는 3-스택(3-stack) 구조일 수 있다. 다른 일 예시에 따르면, 적층형 씨모스 이미지 센서는 2-스택(2-stack) 구조일 수 있다.
본 개시의 예시적인 실시예에 따른 이미지 센서의 딥 컨택의 주변 실리콘은 소스 팔로워 트랜지스터의 소스와 연결될 수 있다. 본 개시의 일 실시예에 따르면, 딥 컨택을 둘러싸고 있는 실리콘을 제1 도전형으로 형성한 후에, 제1 도전형의 실리콘을 소스 팔로워 트랜지스터의 소스에 연결할 수 있다. 일 예시에 따르면, 제1 도전형은 n형일 수 있다. 이를 통해, 밀러 효과가 발생하여, 딥 컨택 커패시턴스를 90% 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 상부에 컬러 필터 어레이 및 마이크로 렌즈가 배치되며, 광전 변환 영역 및 상기 광전 변환 영역에서 전송되는 전하를 저장하는 플로팅 디퓨전 영역을 포함하는 제1 반도체 기판;
    상기 제1 반도체 기판의 하부에 배치되며, 상기 광전 변환 영역 내의 전하를 전송하기 위한 전송 트랜지스터의 게이트를 포함하는 제1 절연층;
    상기 제1 절연층의 하부에 배치되며, 제1 도전형으로 도핑되는 제2 반도체 기판; 및
    상기 제2 반도체 기판의 하부에 배치되며, 플로팅 디퓨전 노드의 메탈 패드 및 소스 팔로워 트랜지스터의 게이트를 포함하는 제2 절연층;을 포함하고,
    상기 플로팅 디퓨전 영역과, 상기 플로팅 디퓨전 노드의 메탈 패드는 상기 제1 절연층과, 상기 제2 반도체 기판을 관통하는 딥 컨택을 통해 전기적으로 연결되며,
    상기 제2 반도체 기판은 상기 딥 컨택을 둘러싸는 웰 영역;을 더 포함하는 적층형 이미지 센서.
  2. 제1항에 있어서,
    상기 웰 영역은, 제2 도전형으로 도핑된 적층형 이미지 센서.
  3. 제2항에 있어서,
    상기 제2 도전형은 N 형인 적층형 이미지 센서.
  4. 제1항에 있어서,
    상기 웰 영역은 상기 플로팅 디퓨전 노드를 게이트 단으로 입력받는 소스 팔로워 트랜지스터의 소스 영역과 전기적으로 연결되는 적층형 이미지 센서.
  5. 제4항에 있어서,
    상기 제2 절연층은,
    상기 웰 영역에 수직한 제1 수직 콘택;
    상기 소스 영역에 수직한 제2 수직 콘택; 및
    상기 제1 수직 콘택과 상기 제2 수직 콘택을 연결하는 메탈 패드;를 더 포함하는 적층형 이미지 센서.
  6. 제1항에 있어서,
    상기 웰 영역은 도전성을 가지는 재질로 제공되는 적층형 이미지 센서.
  7. 다수의 픽셀들이 2차원 어레이 구조로 상부 영역에 배치되고, 제1 절연층이 하부 영역에 배치된 제1 반도체 칩;
    적어도 하나의 트랜지스터를 포함하며, 상기 다수의 픽셀들에 의한 픽셀 신호를 출력하고, 제2 절연층이 하부 영역에 배치된 제2 반도체 칩; 및
    상기 픽셀 신호를 처리하는 회로를 포함하는 제3 반도체 칩;을 포함하고,
    상기 제1 반도체 칩과, 상기 제2 반도체 칩은 수직한 방향으로 연장하는 딥 컨택을 통해 전기적으로 연결되며,
    상기 딥 컨택을 둘러싸며, 상기 제2 반도체 칩 내에서 제1 불순물로 도핑된 제1 웰 영역은, 상기 적어도 하나의 트랜지스터의 소스 영역과 전기적으로 연결되는 적층형 이미지 센서.
  8. 제7항에 있어서,
    상기 제2 반도체 칩은 제2 불순물로 도핑되며, 상기 제1 웰 영역을 둘러싸는 제2 웰 영역;을 더 포함하고,
    상기 제1 웰 영역과 상기 제2 웰 영역은 같은 높이로 제공되는 적층형 이미지 센서.
  9. 제7항에 있어서,
    상기 제1 웰 영역은, 소스 팔로워 트랜지스터의 소스 영역과 전기적으로 연결되는 적층형 이미지 센서.
  10. 제8항에 있어서,
    상기 제1 불순물은 N-타입 불순물이고, 상기 제2 불순물은 P-타입 불순물인 적층형 이미지 센서.
  11. 복수의 픽셀들이 배열된 픽셀 어레이;
    상기 픽셀 어레이로 부스팅 신호를 제공하는 로우 드라이버;
    상기 로우 드라이버에 의해 선택된 로우 라인의 픽셀들로부터 출력된 픽셀 신호를 리드아웃(Read out)하는 리드아웃 회로를 포함하고,
    상기 복수의 픽셀들 각각은,
    포토 다이오드;
    상기 포토 다이오드에 연결되는 전송 트랜지스터;
    상기 포토 다이오드에서 생성된 전하를 축적하는 플로팅 디퓨전 노드;
    상기 전송 트랜지스터의 출력단에 연결되는 딥 컨택 커패시터; 및
    일 단이 픽셀 전압과 연결되고, 게이트가 상기 플로팅 디퓨전 노드와 연결되며, 소스가 상기 딥 컨택 커패시터에 연결되는 소스 팔로워 트랜지스터; 를 포함하는 적층형 이미지 센서.
  12. 제11항에 있어서,
    상기 전송 트랜지스터는 제1 영역에 배치되며,
    상기 소스 팔로워 트랜지스터는 제2 영역에 배치되고,
    상기 제1 영역은 상기 제2 영역의 상부에 배치되는 적층형 이미지 센서.
  13. 제12항에 있어서,
    상기 플로팅 디퓨전 노드에 대응하는 플로팅 디퓨전 영역은 상기 제1 영역에 배치되며, 상기 플로팅 디퓨전 영역과 전기적으로 연결하기 위한 플로팅 디퓨전 노드의 메탈 패드는 상기 제2 영역에 배치되는 적층형 이미지 센서.
  14. 제12항에 있어서,
    상기 딥 컨택 커패시터는, 상기 제1 영역과 상기 제2 영역을 수직으로 연결하는 딥 컨택 영역에 의한 커패시터인 적층형 이미지 센서.
  15. 제14항에 있어서,
    상기 딥 컨택 영역은,
    상기 제2 영역을 관통하며, 수직으로 연장하는 딥 컨택; 및
    상기 딥 컨택을 둘러싸는 웰 영역;을 더 포함하는 적층형 이미지 센서.
  16. 제15항에 있어서,
    상기 소스 팔로워 트랜지스터의 소스는, 상기 웰 영역과 전기적으로 연결되는 적층형 이미지 센서
  17. 제16항에 있어서,
    상기 웰 영역은, 상기 제2 영역이 도핑된 불순물과 상이한 불순물로 도핑된 적층형 이미지 센서.
  18. 제16항에 있어서,
    상기 웰 영역은, n형 불순물로 도핑되며, 상기 제2 영역은 p형 불순물로 도핑되는 적층형 이미지 센서.
  19. 제16항에 있어서,
    상기 웰 영역은, 도전형의 재질로 제공되며, 상기 제2 영역은 P형 불순물로 도핑되는 적층형 이미지 센서.
  20. 제16항에 있어서,
    상기 웰 영역과 상기 제2 영역은 같은 높이로 제공되는 적층형 이미지 센서.
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