KR20240058679A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20240058679A
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최창민
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박준택
이륭빈
임준희
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 기판 상에 게이트 및 소스/드레인 영역을 포함하는 트랜지스터가 형성되는 단계; 게이트 상에 식각 정지층이 형성되는 단계; 식각 정지층 상에 제1 절연층이 형성되는 단계; 제1 절연층 및 식각 정지층 사이의 식각 선택비를 이용하여 제1 절연층을 식각함으로써, 식각 정지층에 인접하게 에어갭이 형성되는 단계; 제1 절연층 상에 제2 절연층이 형성되는 단계; 및 식각 정지층, 제1 절연층 및 상기 제2 절연층을 관통하는 콘택이 형성되는 단계를 포함하되, 에어갭은 식각 정지층 및 콘택 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and manufacturing method for the same}
본 발명의 기술적 사상은 반도체 장치 및 이의 제조 방법에 관한 것이다. 더 구체적으로는 게이트와 콘택 사이에 에어갭이 형성되는 반도체 장치 및 이의 제조 방법에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
또한, 반도체 장치의 데이터의 전송 스피드는 DC 및 AC 특성에 의해서 결정되는 AC 특성을 개선하기 위해서는 기생 커패시턴스를 최소화할 필요가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 게이트와 콘택 사이에 에어갭을 형성함으로써 기생 커패시턴스(parasitic capacitance)를 최소화 하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판 상에 게이트 및 소스/드레인 영역을 포함하는 트랜지스터가 형성되는 단계; 게이트 상에 식각 정지층이 형성되는 단계; 식각 정지층 상에 제1 절연층이 형성되는 단계; 제1 절연층 및 식각 정지층 사이의 식각 선택비를 이용하여 제1 절연층을 식각함으로써, 식각 정지층에 인접하게 에어갭이 형성되는 단계; 제1 절연층 상에 제2 절연층이 형성되는 단계; 및 식각 정지층, 제1 절연층 및 상기 제2 절연층을 관통하는 콘택이 형성되는 단계를 포함하되, 에어갭은 식각 정지층 및 콘택 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 활성 영역을 갖는 기판; 기판 상에 배치된 트랜지스터로써, 기판 상에 배치된 하나 이상의 게이트 및 게이트의 양 측에 배치되는 하나 이상의 소스/드레인 영역을 포함하는 트랜지스터; 게이트 상에 형성된 식각 정지층; 식각 정지층 상에 형성된 절연층; 소스/드레인 영역 상에 배치되되, 식각 정지층 및 절연층을 관통하도록 형성된 콘택; 및 식각 정지층 및 콘택 사이에 형성되되, 식각 정지층의 측벽의 적어도 일부와 접촉하도록 형성된 에어갭을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 게이트와 콘택 사이에 에어갭을 형성함으로써, 기생 커패시턴스를 최소화하여 AC 특성을 개선할 수 있는 효과가 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 4는 도 3의 A1-A1' 선을 따른 단면도이다.
도 5는 도 4의 CX 부분을 확대한 단면도이다.
도 6a 내지 도 6e는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7g는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8h는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 비트라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀은 각각 플래시 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 상기 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트라인(BL: BL1, BL2, ??, BLm), 복수의 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트라인(BL: BL1, BL2, ??, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 2에는 복수의 메모리 셀 스트링(MS)이 각각 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트라인(BL: BL1, BL2, ??, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn)에 연결될 수 있다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 구체적으로, 도 3은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이고, 도 4는 도 3의 A1-A1' 선을 따른 단면도들이고, 도 5는 도 4의 CX 부분을 확대한 단면도이다.
도 3 내지 도 5를 함께 참조하면, 반도체 장치(100)는 기판(110) 상에 수평적으로 배열된 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MCR)은 도 2를 참조로 설명된 방식으로 구동하는 수직 채널 구조 NAND 타입의 메모리 셀 어레이(MCA)가 형성되는 영역일 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 형성되는 메모리 셀 어레이(MCA)와 주변 회로 영역(PERI)과의 전기적 연결을 위한 패드부(PAD)가 형성되는 영역일 수 있다.
또한, 본 발명의 다른 실시예의 따른 반도체 장치(100)는 COP(Cell On Peri) 구조를 가질 수 있다. 주변회로 영역(PERI)은 하부 기판(미도시) 상에 형성될 수 있다. 하부 기판은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 본 실시예의 반도체 장치(100)에서, 하부 기판은, 예컨대, 단결정 실리콘 웨이퍼를 기반으로 형성될 수 있다. 하부 기판에는 n형 불순물이 도핑된 n웰 영역과 p형 불순물이 도핑된 p웰 영역이 형성되고, n웰 영역과 p웰 영역에는 소자 분리층에 의해 활성 영역들이 정의될 수 있다.
주변 회로 영역(PERI)에서, 기판(110) 상에 주변 회로 트랜지스터(190TR) 및 주변 회로 콘택(190MC)이 배치될 수 있다. 기판(110)에는 소자 분리막(112)에 의해 활성 영역(AC)이 정의될 수 있고, 주변 회로 트랜지스터(190TR)는 활성 영역(AC) 상에 배치될 수 있다. 도 3에는 1개의 주변 회로 트랜지스터(190TR)가 도시되었으나, 이는 예시적인 것으로, 반도체 장치(100)는 활성 영역(AC) 상에 형성되는 복수개의 주변 회로 트랜지스터(190TR)를 포함할 수 있다. 주변 회로 트랜지스터(190TR)는 주변 회로 게이트(190G)와, 주변 회로 게이트(190G)의 양 측의 기판(110) 일부분에 배치되는 소스/드레인 영역(110SD)을 포함할 수 있다. 복수의 주변 회로 콘택(190MC)은 주변 회로 게이트(190G) 및 소스/드레인 영역(110SD) 상에 배치될 수 있다. 예를 들면, 복수의 주변 회로 콘택(190MC) 중 일부개는 주변 회로 게이트(190G)에 연결될 수 있고, 다른 일부개는 소스/드레인 영역(110SD)에 연결될 수 있다.
기판(110)은 IV족 반도체 물질, III-V족 반도체 물질 또는 II-VI족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 IV족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 상기 III-V족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 II-VI족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 일부 실시 예에서, 기판(110)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다. 다른 일부 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110) 상에는 제1 게이트 스택(GS1)이 기판(110)의 상면에 평행한 제1 수평 방향(X 방향) 및 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향)으로 연장될 수 있다. 제1 게이트 스택(GS1)은 복수의 제1 게이트 전극(130) 및 복수의 제1 층간 절연층(140)을 포함할 수 있고, 복수의 제1 게이트 전극(130)과 복수의 제1 층간 절연층(140)은 기판(110)의 상면에 수직한 수직 방향(Z 방향)을 따라 교대로 배치될 수 있다.
도 4는 하나의 게이트 스택을 포함하는 반도체 장치(100)를 도시하고 있으나, 본 발명의 다른 실시예에 따른 반도체 장치(100)는, 멀티-스택(multi-stack) 공정을 통해 형성될 수 있다. 즉, 본 실시예의 반도체 장치(100)는 멀티-스택 구조를 가질 수 있다. 여기서, 멀티-스택 공정은, 반도체 장치(100)의 층수가 증가하면서 수직 방향의 높이가 높아짐에 따라, 기판까지 관통하는 채널 홀들을 한 번에 형성하기가 점점 어려워지고, 그에 따라, 몰드 구조체를 2번 이상 나누어 형성하고, 또한, 채널 홀들도 각 몰드 구조체에 나누어 형성하는 공정을 의미할 수 있다.
멀티-스택 구조를 가지는 반도체 장치(100)의 셀 영역(MCR)은 제1 전극 구조체 및 제2 전극 구조체를 포함할 수 있다. 제1 전극 구조체는 제1 수직 채널층, 제1 게이트 전극 및 제1 층간 절연층을 포함할 수 있다. 제2 전극 구조체는 제1 전극 구조체 상에 적층되고, 제2 수직 채널층, 제2 게이트 전극 및 제2 층간 절연층을 포함할 수 있다.
제1 수직 채널층과 제2 수직 채널층 각각은 반도체층 및 데이터 저장층을 포함할 수 있다. 반도체층은 실린더 형태를 가지며 내부가 매립 절연층으로 채워진 구조를 가질 수 있다. 또한, 실시예에 따라, 반도체층은 기둥 형태를 가지며 매립 절연층은 존재하지 않을 수도 있다. 데이터 저장층은 Z 방향으로 연장되고, 반도체층의 측벽을 둘러쌀 수 있다. 그에 따라, 데이터 저장층은 게이트 전극 및 반도체층 사이와, 층간 절연층 및 반도체층 사이에 배치될 수 있다. 데이터 저장층은 하나의 박막 또는 복수의 박막들로 구성될 수 있다.
도 5를 참조하면, 본 발명의 예시적인 실시예들에 따른 반도체 장치(100)는 활성 영역을 갖는 기판(110) 상에 배치된 주변 회로 트랜지스터(190TR)를 포함할 수 있다. 주변 회로 트랜지스터(190TR)는 주변 회로 게이트(190G) 및 주변 회로 게이트(190G)의 양 측에 배치되는 소스/드레인 영역(110SD)을 포함할 수 있다.
주변 회로 게이트(190G) 상에는 식각 정지층(190S)이 증착될 수 있다. 주변 회로 게이트(190G)는 실리콘 층, 게이트 전극 및 게이트 유전체 등을 포함할 수 있다. 이때, 식각 정지층(190S)은 실리콘 질화물(SiN)일 수 있다. 식각 정지층(190S)은 주변 회로 게이트(190G)의 상단부를 덮는 구조로 형성될 수 있다. 식각 정지층(190S)은 주변 회로 게이트(190G)를 덮는 구조로 볼록한 형상으로 형성될 수 있으나, 이에 제한되지 않는다.
식각 정지층(190S) 상에는 제1 절연층(190D)이 증착될 수 있다. 이때 제1 절연층(190D)은 ILD(interlayer dielectric)로써 전기적 격리 수단으로, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 방법으로 형성될 수 있다. 제1 절연층(190D)은 실리콘 산화물 및 실리콘 질화물 등을 포함할 수 있다.
복수의 주변 회로 콘택(190MC)은 주변 회로 게이트(190G) 및 소스/드레인 영역(110SD) 상에 배치될 수 있다. 주변 회로 콘택(190MC)은 소스/드레인(110SD) 영역 상에 배치되되, 제1 절연층(190D) 및 식각 정지층(190S)을 관통하도록 형성될 수 있다.
식각 정지층(190S) 및 주변 회로 콘택(190MC) 사이에 에어갭(air gap, 190A)이 형성될 수 있다. 에어갭(190A)은 식각 정지층(190C)의 측벽의 적어도 일부와 접촉하도록 형성될 수 있다. 식각 정지층(190S) 및 주변 회로 콘택(190MC) 사이에 에어갭(190A)이 형성됨으로써 본 발명의 예시적인 실시예들에 따른 반도체 장치(100)는 기생 커패시턴스(parasitic capacitance)를 감소시켜 AC 특성을 개선할 수 있는 효과가 있다.
도 5를 참조하면, 에어갭(190A)의 상단은 식각 정지층(190S)의 상단 이내로 형성될 수 있다. 즉, 에어갭(190A)의 상단은 식각 정지층(190S) 상단과 높이가 동일하거나 낮도록 형성될 수 있다. 도 5에서는 에어갭(190A)이 기둥 형상을 하도록 도시되어 있으나, 이에 한정되지 않고 식각 방법 및 필요성 등에 따라 에어갭(190A)의 형상은 조절될 수 있다.
도 6a 내지 도 6e는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6e를 참조하면, 활성 영역을 갖는 기판(110) 상에 주변 회로 게이트(190G) 및 소스/드레인 영역(110SD)을 포함하는 주변 회로 트랜지스터(190TR)가 형성될 수 있다. 주변 회로 게이트(190G) 상에는 식각 정지층(190S)이 증착될 수 있다. 식각 정지층(190S)은 주변 회로 게이트(190G)의 상단부를 덮는 구조로 형성될 수 있다. 이때, 식각 정지층(190S)은 실리콘 질화물(SiN)일 수 있다.
식각 정지층(190S) 상에는 제1 절연층(190D)이 증착될 수 있다. 이때 제1 절연층(190D)은 CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 방법으로 증착(deposition)되어 형성될 수 있다. 식각 정지층(190S) 상에 제1 절연층(190D)이 증착된 후, 제1 절연층(190D)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정 방식으로 평탄화 될 수 있다. 예를 들어, 제1 절연층(190D)의 상단은 식각 정지층(190S)의 상단과 동일한 높이를 갖도록 평탄화될 수 있다.
제1 절연층(190D)의 평탄화 이후 에어갭(190A)이 형성될 수 있다. 에어갭(190A)은 포토(photo) 공정, 식각(etch) 공정, 애쉬(ashing) 공정 및 스트립(strip) 공정 등을 통하여 형성될 수 있다. 제1 절연층(190D) 및 식각 정지층(190S) 사이의 식각 선택비를 이용하여 제1 절연층(190D)을 식각함으로써, 식각 정지층(190S)에 인접하게 에어갭(190A)이 형성될 수 있다. 이때, 식각 공정은 건식 식각 공정일 수 있다. 건식 식각 공정의 이방성(anisotropic)으로 인해 에어갭(190A)은 기둥 형상으로 형성될 수 있다.
에어갭(190A)은 식각 정지층(190S)의 측벽의 적어도 일부와 접촉하도록 형성될 수 있다. 에어갭(190A)의 상단이 식각 정지층(190S)의 상단 이내로 형성될 수 있다. 에어갭(190A)의 상단은 식각 정지층(190S) 상단과 높이가 동일하거나 낮도록 형성될 수 있다. 예를 들어, 도 6c에서 도시하는 바와 같이 에어갭(190A)은 상단이 제1 절연층(190D) 및 식각 정지층(190S)과 동일한 높이를 갖고, 하단은 식각 정지층(190S)과 접촉하여 일부가 절단된 기둥 형상을 할 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조방법은, Ox/SiN 의 식각 선택비를 이용하여 에어갭(190A)을 형성함으로써, 에어갭(190A)이 식각 정지층(190S)의 측벽을 따라 형성될 수 있다.
에어갭(190A)이 형성된 후 제1 절연층(190D) 상에는 제2 절연층(190O)이 형성될 수 있다. 제2 절연층(190O)은 CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 방법으로 증착되어 형성될 수 있다. 제2 절연층(190O)은 TEOS(TetraEthylOthoSilicate)와 같은 실리콘 산화물 및 실리콘 질화물 등을 포함할 수 있다.
식각 정지층(190S), 제1 절연층(190D) 및 제2 절연층(190O)을 관통하는 복수의 주변 회로 콘택(190MC)이 형성될 수 있다. 주변 회로 콘택(190MC)은 소스/드레인(110SD) 영역 상에 배치되되, 식각 정지층(190S), 제1 절연층(190D) 및 제2 절연층(190O)을 관통하도록 형성될 수 있다. 주변 회로 콘택(190MC)이 식각 정지층(190S)의 관통되지 않은 부분과 소정의 간격을 두고 형성됨으로써, 에어갭(190A)은 식각 정지층(190S) 및 주변 회로 콘택(190MC) 사이에 형성될 수 있다.
도 7a 내지 도 7g는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7g를 참조하면, 활성 영역을 갖는 기판(110) 상에 주변 회로 게이트(190G) 및 소스/드레인 영역(110SD)을 포함하는 주변 회로 트랜지스터(190TR)가 형성될 수 있다. 주변 회로 게이트(190G) 상에는 식각 정지층(190S)이 증착될 수 있다. 식각 정지층(190S)은 주변 회로 게이트(190G)의 상단부를 덮는 구조로 형성될 수 있다. 이때, 식각 정지층(190S)은 실리콘 질화물(SiN)일 수 있다.
식각 정지층(190S) 상에는 제1 절연층(190D)이 증착될 수 있다. 이때 제1 절연층(190D)은 CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 방법으로 증착(deposition)되어 형성될 수 있다. 식각 정지층(190S) 상에 제1 절연층(190D)이 증착된 후, 제1 절연층(190D)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정 방식으로 평탄화 될 수 있다. 예를 들어, 제1 절연층(190D)의 상단은 식각 정지층(190S)의 상단과 동일한 높이를 갖도록 평탄화될 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 장치(100)는 식각 정지층(190S) 상에 수평으로 형성된 캡핑층(capping layer, 190C)을 더 포함할 수 있다. 이때, 캡핑층(190C)은 실리콘 질화물일 수 있다. 제1 절연층(190D)의 평탄화 이후, 제1 절연층(190D) 및 식각 정지층(190S) 상에 수평으로 캡핑층(190C)이 증착될 수 있다.
캡핑층(190C)이 증착된 후 에어갭(190A)이 형성될 수 있다. 에어갭(190A)은 포토(photo) 공정, 식각(etch) 공정, 애쉬(ashing) 공정 및 스트립(strip) 공정 등을 통하여 형성될 수 있다. 에어갭(190A)은 캡핑층(190C)을 식각하는 제1 식각 공정 및 제1 절연층(190D)을 식각하는 제2 식각 공정으로 형성될 수 있다. 이때, 제1 식각 공정은 건식 식각 공정이고, 제2 식각 공정은 습식 식각 공정일 수 있다.
도 7d에서 도시하는 바와 같이, 제1 식각 공정에 따라 에어갭(190A)은 캡핑층(190C)을 관통하도록 형성될 수 있다. 제1 식각 공정(건식 식각 공정)의 이방성으로 인해 에어갭(190A)의 상단은 기둥 형상으로 형성될 수 있다. 에어갭(190A)은 캡핑층(190C)을 관통하여 식각 정지층(190S)에 접촉할 때까지 기둥 형상으로 형성될 수 있다.
도 7e에서 도시하는 바와 같이, 제1 식각 공정 이후, 제2 식각 공정에 따라 에어갭(190A)은 식각 정지층(190S)의 측벽을 타고 형성될 수 있다. 제2 식각 공정(습식 식각 공정)의 등방성으로 인해 에어갭(190A)의 하단은 만곡되거나 둥근 표면을 갖는 형상으로 형성될 수 있다. 제1 절연층(190D) 및 식각 정지층(190S) 사이의 식각 선택비를 이용하여 제1 절연층(190D)을 식각함으로써, 식각 정지층(190S)에 인접하게 에어갭(190A)이 형성될 수 있다. Ox/SiN 의 식각 선택비를 이용하여 에어갭(190A)을 형성함으로써, 에어갭(190A)이 식각 정지층(190S)의 측벽을 따라 형성될 수 있다.
에어갭(190A)은 식각 정지층(190S)의 측벽의 적어도 일부와 접촉하도록 형성될 수 있다. 에어갭(190A)의 상단이 캡핑층(190C)의 상단 이내로 형성될 수 있다. 에어갭(190A)의 상단은 캡핑층(190C) 상단과 동일하거나 낮도록 형성될 수 있다. 예를 들어, 도 7e에서 도시하는 바와 같이 에어갭(190A)은 상단이 캡핑층(190C)과 동일한 높이를 갖고, 하단은 식각 정지층(190S) 측벽의 적어도 일부와 접촉하는 형상을 할 수 있다.
에어갭(190A)이 형성된 후 제1 절연층(190D) 상에는 제2 절연층(190O)이 형성될 수 있다. 제2 절연층(190O)은 CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 방법으로 증착되어 형성될 수 있다. 제2 절연층(190O)은 TEOS(TetraEthylOthoSilicate)와 같은 실리콘 산화물 및 실리콘 질화물 등을 포함할 수 있다.
식각 정지층(190S), 제1 절연층(190D) 및 제2 절연층(190O)을 관통하는 복수의 주변 회로 콘택(190MC)이 형성될 수 있다. 주변 회로 콘택(190MC)은 소스/드레인(110SD) 영역 상에 배치되되, 식각 정지층(190S), 제1 절연층(190D) 및 제2 절연층(190O)을 관통하도록 형성될 수 있다. 주변 회로 콘택(190MC)이 식각 정지층(190S)의 관통되지 않은 부분과 소정의 간격을 두고 형성됨으로써, 에어갭(190A)은 식각 정지층(190S) 및 주변 회로 콘택(190MC) 사이에 형성될 수 있다.
도 8a 내지 8h는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8h를 참조하면, 활성 영역을 갖는 기판(110) 상에 주변 회로 게이트(190G) 및 소스/드레인 영역(110SD)을 포함하는 주변 회로 트랜지스터(190TR)가 형성될 수 있다. 주변 회로 게이트(190G) 상에는 제1 식각 정지층(191S)이 증착될 수 있다. 제1 식각 정지층(191S)은 주변 회로 게이트(190G)의 상단부를 덮는 구조로 형성될 수 있다. 이때, 제1 식각 정지층(191S)은 실리콘 질화물(SiN)일 수 있다.
제1 식각 정지층(191S) 상에는 희생층(190F)이 증착될 수 있다. 희생층(190F)이 증착된 후, 희생층(190F) 상에는 제2 식각 정지층(192S)이 증착될 수 있다. 즉, 희생층(190F)은 제1 식각 정지층(191S) 및 제2 식각 정지층(192S) 사이에 형성될 수 있다.
제2 식각 정지층(192S) 상에는 제1 절연층(190D)이 증착될 수 있다. 이때 제1 절연층(190D)은 CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 방법으로 증착(deposition)되어 형성될 수 있다. 제2 식각 정지층(192S) 상에 제1 절연층(190D)이 증착된 후, 제1 절연층(190D)은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정 방식으로 평탄화 될 수 있다.
평탄화 과정에서, 제2 식각 정지층(192S)의 상단 부분이 식각될 수 있다. 제2 식각 정지층(192S)의 상단 부분이 식각됨으로써, 희생층(190F) 및 제1 식각 정지층(191S)의 일부가 노출될 수 있다. 도 8e를 참조하면, 제1 식각 정지층(191S) 및 제2 식각 정지층(192S) 사이에 형성된 희생층(190F)의 일부가 노출될 수 있다.
제1 절연층(190D)의 평탄화 이후 에어갭(190A)이 형성될 수 있다. 에어갭(190A)은 포토(photo) 공정, 식각(etch) 공정, 애쉬(ashing) 공정 및 스트립(strip) 공정을 통하여 형성될 수 있다. 에어갭(190A)은 희생층(190F)의 일부를 식각함으로써 형성될 수 있다. 희생층(190F)과 제1 식각 정지층(191S) 및 제2 식각 정지층(192S) 사이의 식각 선택비를 이용하여 희생층(190F)을 식각함으로써, 에어갭(190A)이 형성될 수 있다. 즉, 에어갭(190A)은 제1 식각 정지층(191S) 및 제2 식각 정지층(192S) 사이에 형성될 수 있다. 이때, 식각 공정은 습식 식각 공정일 수 있다.
에어갭(190A)은 제1 식각 정지층(191S) 외벽 및 제2 식각 정지층(192S) 내벽의 적어도 일부와 접촉하도록 형성될 수 있다. 에어갭(190A)의 상단이 제1 식각 정지층(191S) 및 제2 식각 정지층(192S)의 상단 이내로 형성될 수 있다. 에어갭(190A)의 상단은 제1 식각 정지층(191S) 및 제2 식각 정지층(192S) 상단과 동일하거나 낮도록 형성될 수 있다.
에어갭(190A)이 형성된 후 제1 절연층(190D) 상에는 제2 절연층(190O)이 형성될 수 있다. 제2 절연층(190O)은 CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 방법으로 증착되어 형성될 수 있다. 제2 절연층(190O)은 TEOS(TetraEthylOthoSilicate)와 같은 실리콘 산화물 및 실리콘 질화물 등을 포함할 수 있다.
제1 식각 정지층(191S), 제2 식각 정지층(192S), 제1 절연층(190D) 및 제2 절연층(190O)을 관통하는 복수의 주변 회로 콘택(190MC)이 형성될 수 있다. 주변 회로 콘택(190MC)은 소스/드레인(110SD) 영역 상에 배치되되, 제1 식각 정지층(191S), 제2 식각 정지층(192S), 제1 절연층(190D) 및 제2 절연층(190O)을 관통하도록 형성될 수 있다. 주변 회로 콘택(190MC)이 제1 식각 정지층(191S) 및 제2 식각 정지층(192S)의 관통되지 않은 부분과 소정의 간격을 두고 형성됨으로써, 에어갭(190A)은 제1 식각 정지층(191S) 및 주변 회로 콘택(190MC) 사이에 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 110: 기판
110SD: 소스/드레인 영역 190G: 주변 회로 게이트
190MC: 주변 회로 콘택 190S: 식각 정지층
190A: 에어갭 190D: 제1 절연층
190O: 제2 절연층

Claims (10)

  1. 기판 상에 게이트 및 소스/드레인 영역을 포함하는 트랜지스터가 형성되는 단계;
    상기 게이트 상에 식각 정지층이 형성되는 단계;
    상기 식각 정지층 상에 제1 절연층이 형성되는 단계;
    상기 제1 절연층 및 상기 식각 정지층 사이의 식각 선택비를 이용하여 상기 제1 절연층을 식각함으로써, 상기 식각 정지층에 인접하게 에어갭이 형성되는 단계;
    상기 제1 절연층 상에 제2 절연층이 형성되는 단계; 및
    상기 식각 정지층, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 콘택이 형성되는 단계를 포함하되,
    상기 에어갭은 상기 식각 정지층 및 상기 콘택 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 에어갭이 형성되는 단계는,
    상기 에어갭이 상기 식각 정지층의 측벽의 적어도 일부와 접촉하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 에어갭이 형성되는 단계는,
    상기 에어갭의 상단이 상기 식각 정지층의 상단 이내로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 식각 정지층 상에 수평으로 형성되는 캡핑층이 형성되는 단계를 더 포함하고,
    상기 에어갭이 형성되는 단계는 상기 에어갭이 상기 캡핑층의 적어도 일부를 관통하여 연장되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 식각 정지층이 형성되는 단계는 제1 식각 정지층, 상기 제1 식각 정지층 상에 배치된 희생층 및 상기 희생층 상에 배치된 제2 식각 정지층이 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 에어갭이 형성되는 단계는,
    상기 희생층의 적어도 일부가 식각되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 활성 영역을 갖는 기판;
    상기 기판 상에 배치된 트랜지스터로써, 상기 기판 상에 배치된 하나 이상의 게이트 및 상기 게이트의 양 측에 배치되는 하나 이상의 소스/드레인 영역을 포함하는 트랜지스터;
    상기 게이트 상에 형성된 식각 정지층;
    상기 식각 정지층 상에 형성된 절연층;
    상기 소스/드레인 영역 상에 배치되되, 상기 식각 정지층 및 상기 절연층을 관통하도록 형성된 콘택; 및
    상기 식각 정지층 및 상기 콘택 사이에 형성되되, 상기 식각 정지층의 측벽의 적어도 일부와 접촉하도록 형성된 에어갭을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 에어갭은,
    상기 에어갭의 상단이 상기 식각 정지층의 상단 이내로 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 식각 정지층 상에 수평으로 형성된 캡핑층을 더 포함하고,
    상기 에어갭은 상기 캡핑층의 적어도 일부를 관통하여 연장되도록 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 식각 정지층은 제1 식각 정지층 및 제2 식각 정지층을 포함하고,
    상기 에어갭은 상기 제1 식각 정지층 및 상기 제2 식각 정지층 사이의 적어도 일부에 형성되는 것을 특징으로 하는 반도체 장치.
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