KR20240057319A - method for forming gate electrode of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법을 개시한다. 그의 형성방법은 기판 상에 제 1 절연막, 제 2 절연막, 및 제 3 절연막을 순차적으로 형성하는 단계와, 상기 제 1 절연막, 상기 제 2 절연막, 및 상기 제 3 절연막의 일부를 제거하여 트렌치를 형성하는 단계와, 상기 트렌치 내부 및 상기 제 3 절연막 상에 제 4 절연막을 형성하는 단계와, 건식식각방법을 이용하여 상기 제 4 절연막의 일부를 제거하여 상기 트렌치 측벽 및 모서리 상에 사이드 월을 형성하는 단계와, 상기 트렌치 내의 상기 기판 및 상기 사이드 월 상에 게이트 전극을 형성하는 단계를 포함한다.The present invention discloses a method of forming a gate electrode of a semiconductor device. The formation method includes sequentially forming a first insulating film, a second insulating film, and a third insulating film on a substrate, and forming a trench by removing a portion of the first insulating film, the second insulating film, and the third insulating film. forming a fourth insulating film inside the trench and on the third insulating film, and removing a portion of the fourth insulating film using a dry etching method to form side walls on the sidewalls and corners of the trench. and forming a gate electrode on the substrate and the sidewall within the trench.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 보다 구체적으로 반도체 소자의 게이트 전극 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more specifically, to a method of forming a gate electrode of a semiconductor device.
일반적으로 FET(field effect transistor)와 같은 수평 구조의 반도체 소자를 제작함에 있어 게이트 전극은 중요한 역할을 한다. 게이트 길이(gate length)는 주파수 특성에 반비례 관계를 갖는다. GaAs, InP, GaN와 같은 에피층을 채널층으로 하는 화합물반도체 소자의 경우 게이트 전극 형성 방법은 크게 두 가지로 나눌 수 있다. 먼저 게이트 전극을 형성한 후 절연막을 증착하여 패시베이션 하는 방법과, 반대로 절연막을 먼저 증착한 후 절연막에 미세 패턴을 오픈한 후 게이트 전극을 증착하는 방법이다. 전자의 경우 후자에 비해 상대적으로 미세한 패턴을 형성하기 어렵다는 단점이 있어 후자의 방법이 많이 사용되고 있다. 절연막을 질화실리콘(SiN, silicon nitride)으로 사용할 경우 후자의 방법을 silicon nitride assisted gate라고 부르기도 한다. 하지만 이 방법을 사용할 경우에도, 절연막을 식각할 때 불가피한 과식각(over etch)에 의해 발생하는 역경사(negative slope)를 막을 수 없어 게이트 전극과 절연막 사이에 에피층이 노출되는 문제점이 발생한다. In general, the gate electrode plays an important role in manufacturing horizontal semiconductor devices such as field effect transistors (FETs). Gate length is inversely proportional to frequency characteristics. In the case of compound semiconductor devices that use an epi layer such as GaAs, InP, or GaN as a channel layer, gate electrode formation methods can be broadly divided into two types. One method is to first form a gate electrode and then deposit an insulating film for passivation, and the other method is to deposit an insulating film first, open a fine pattern on the insulating film, and then deposit the gate electrode. The former method has the disadvantage of being relatively difficult to form fine patterns compared to the latter, so the latter method is widely used. When silicon nitride (SiN, silicon nitride) is used as the insulating film, the latter method is also called silicon nitride assisted gate. However, even when this method is used, the negative slope caused by inevitable overetch cannot be prevented when etching the insulating film, resulting in the problem that the epitaxial layer is exposed between the gate electrode and the insulating film.
도 1은 일반적인 게이트 전극을 보여준다.Figure 1 shows a typical gate electrode.
도 1을 참조하면, 일반적인 게이트 전극은 습식 식각 용액의 과식각에 의한 보이드 결함 또는 언더 컷 결함을 가질 수 있었다. 보이드 결함은 게이트 전극의 풋 양측에서 생성될 수 있었다. Referring to FIG. 1, a typical gate electrode may have void defects or undercut defects due to overetching by a wet etching solution. Void defects could be created on both sides of the foot of the gate electrode.
도 2는 도 1의 일반적인 게이트 전극의 열처리 후 결과를 보여준다.Figure 2 shows the results after heat treatment of the general gate electrode of Figure 1.
도 2를 참조하면, 일반적인 게이트 전극은 열처리 후에 쇼트키(Schottky) 특성을 갖고, 소자의 신뢰성은 감소할 수 있다. Referring to FIG. 2, a typical gate electrode has Schottky characteristics after heat treatment, and the reliability of the device may decrease.
도 3은 게이트 전극의 구조에 따른 소자의 파괴 전압의 변화를 보여준다.Figure 3 shows changes in the breakdown voltage of the device depending on the structure of the gate electrode.
도 3을 참조하면, 일반적인 게이트 전극은 다양한 모양들의 풋을 가질 수 있다. slant 구조의 풋을 갖는 게이트 전극은 파괴 전압을 개선할 수 있었다. Referring to FIG. 3, a typical gate electrode may have feet of various shapes. The gate electrode with a slant-shaped foot was able to improve the breakdown voltage.
본 발명이 해결하고자 하는 과제는 소자의 파괴 전압을 개선하여 게이트 전극의 신뢰성을 증가시킬 수 있는 반도체 소자의 게이트 형성방법을 제공하는 데 있다.The problem to be solved by the present invention is to provide a method of forming a gate for a semiconductor device that can increase the reliability of the gate electrode by improving the breakdown voltage of the device.
본 발명은 반도체 소자의 게이트 형성 방법을 개시한다. 그의 형성 방법은 기판 상에 제 1 절연막, 제 2 절연막, 및 제 3 절연막을 순차적으로 형성하는 단계; 상기 제 1 절연막, 상기 제 2 절연막, 및 상기 제 3 절연막의 일부를 제거하여 트렌치를 형성하는 단계; 상기 트렌치 내부 및 상기 제 3 절연막 상에 제 4 절연막을 형성하는 단계; 건식식각방법을 이용하여 상기 제 4 절연막의 일부를 제거하여 상기 트렌치 측벽 및 모서리 내에 사이드 월을 형성하는 단계; 및 상기 트렌치 내의 상기 기판 및 상기 사이드 월 상에 게이트 전극을 형성하는 단계를 포함한다. The present invention discloses a method of forming a gate of a semiconductor device. Its formation method includes sequentially forming a first insulating film, a second insulating film, and a third insulating film on a substrate; forming a trench by removing portions of the first insulating film, the second insulating film, and the third insulating film; forming a fourth insulating layer inside the trench and on the third insulating layer; forming sidewalls within sidewalls and corners of the trench by removing a portion of the fourth insulating film using a dry etching method; and forming a gate electrode on the substrate and the sidewall within the trench.
상술한 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 게이트 전극 형성 방법은 게이트 전극의 풋 양측들을 라운드지게 형성시키는 사이드 월을 이용하여 파괴 전압을 개선하고, 게이트 전극의 신뢰성을 증가시킬 수 있다. As described above, the method of forming a gate electrode of a semiconductor device according to an embodiment of the present invention can improve the breakdown voltage and increase the reliability of the gate electrode by using a side wall that forms rounded sides of the foot of the gate electrode. .
도 1은 일반적인 게이트 전극을 보여주는 TEM 사진이다.
도 2는 도 1의 일반적인 게이트 전극의 열처리 후 결과를 보여주는 TEM 사진이다.
도 3은 게이트 전극의 구조에 따른 소자의 파괴 전압의 변화를 보여주는 도면들이다.
도 4는 본 발명의 개념에 따른 반도체 소자의 일 예를 보여주는 단면도이다.
도 5 내지 도 14는 본 발명의 반도체 소자의 게이트 전극의 공정 단면도들이다.
도 15는 도 14의 게이트 전극 및 사이드 월의 단면을 보여주는 TEM 사진이다.Figure 1 is a TEM image showing a typical gate electrode.
FIG. 2 is a TEM photograph showing the results after heat treatment of the general gate electrode of FIG. 1.
Figure 3 is a diagram showing changes in the breakdown voltage of a device depending on the structure of the gate electrode.
Figure 4 is a cross-sectional view showing an example of a semiconductor device according to the concept of the present invention.
5 to 14 are cross-sectional process views of the gate electrode of the semiconductor device of the present invention.
FIG. 15 is a TEM photograph showing a cross section of the gate electrode and side wall of FIG. 14.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in different forms. Rather, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete and so that the spirit of the present invention can be sufficiently conveyed to those skilled in the art, and the present invention is defined only by the scope of the claims. The same reference numerals refer to the same elements throughout the specification.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. The terminology used herein is for describing embodiments and is not intended to limit the invention. As used herein, singular forms also include plural forms unless specifically stated otherwise in the context. As used in the specification, 'comprises' and/or 'comprising' refers to the presence of one or more other components, steps, operations and/or elements. or does not rule out addition. Additionally, since this is according to a preferred embodiment, reference signs presented according to the order of description are not necessarily limited to that order. In addition, in this specification, when a film is referred to as being on another film or substrate, it means that it may be formed directly on the other film or substrate, or a third film may be interposed between them.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 굴곡으로 형성된 유체 및 폴리머 층은 평탄하게 형성될 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.Additionally, embodiments described in this specification will be described with reference to cross-sectional views and/or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, the form of the illustration may be modified depending on manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include changes in form produced according to the manufacturing process. For example, fluid and polymer layers that are formed to be curved can be formed to be flat. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of the region of the device and are not intended to limit the scope of the invention.
도 4는 본 발명의 개념에 따른 반도체 소자(100)의 일 예를 보여준다.Figure 4 shows an example of a semiconductor device 100 according to the concept of the present invention.
도 4를 참조하면, 본 발명의 반도체 소자(100)는 HEMT(high electron mobility transistor) 소자를 포함할 수 있다. 일 예에 따르면, 본 발명의 반도체 소자(100)는 기판(101), 제 1 절연막(102), 제 2 절연막(103), 제 3 절연막(104), 게이트 전극(111), 및 사이드 월(112)을 포함할 수 있다. 기판(101)은 실리콘 카바이드(SiC) 기판과 상기 실리콘 카바이드 기판 상의 AlGaN/GaN 에피 층을 포함할 수 있다. 제 1 절연막(102)은 기판(101) 상에 제공될 수 있다. 제 2 절연막(103)은 제 1 절연막(102) 상에 제공될 수 있다. 제 3 절연막(104)은 제 2 절연막(103) 상에 제공될 수 있다. 게이트 전극(111)은 제 1 절연막(102), 제 2 절연막(103), 및 제 3 절연막(104)을 관통하여 기판(101)에 접촉할 수 있다. 게이트 전극(111)은 니켈(Ni) 및 상기 니켈(Ni) 상의 금(Au)을 포함할 수 있다. 대안으로, 게이트 전극(111)은 니켈(Ni) 및 금(Au) 사이의 티타늄(Ti) 또는 백금(Pt)의 배리어 금속을 더 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 게이트 전극(111)은 약 0.1μm 내지 약 0.2μm의 길이를 가질 수 있다. 게이트 전극(111)은 상부 방향으로 넓어지는 테이퍼진 단면을 가질 수 있다. Referring to FIG. 4, the semiconductor device 100 of the present invention may include a high electron mobility transistor (HEMT) device. According to one example, the semiconductor device 100 of the present invention includes a substrate 101, a first insulating film 102, a second insulating film 103, a third insulating film 104, a gate electrode 111, and a side wall ( 112) may be included. The substrate 101 may include a silicon carbide (SiC) substrate and an AlGaN/GaN epitaxial layer on the silicon carbide substrate. The first insulating film 102 may be provided on the substrate 101 . The second insulating film 103 may be provided on the first insulating film 102. The third insulating film 104 may be provided on the second insulating film 103. The gate electrode 111 may contact the substrate 101 by penetrating the first insulating film 102, the second insulating film 103, and the third insulating film 104. The gate electrode 111 may include nickel (Ni) and gold (Au) on the nickel (Ni). Alternatively, the gate electrode 111 may further include a barrier metal such as titanium (Ti) or platinum (Pt) between nickel (Ni) and gold (Au), but the present invention is not limited thereto. The gate electrode 111 may have a length of about 0.1 μm to about 0.2 μm. The gate electrode 111 may have a tapered cross section that widens upward.
사이드 월(112)은 제 1 절연막(102), 제 2 절연막(103), 및 제 3 절연막(104)의 측벽들과 게이트 전극(111) 사이에 제공될 수 있다. 사이드 월(112)은 제 1 절연막(102), 제 2 절연막(103), 및 제 3 절연막(104)의 트렌치(108) 측벽 또는 모서리 내에 형성되어 종래의 보이드 결함을 방지할 수 있다. 사이드 월(112)은 게이트 전극(111)의 풋을 slant 구조로 형성시켜 파괴 전압을 개선할 수 있다. The side wall 112 may be provided between the side walls of the first insulating film 102, the second insulating film 103, and the third insulating film 104 and the gate electrode 111. The side wall 112 is formed within the side walls or corners of the trench 108 of the first insulating film 102, the second insulating film 103, and the third insulating film 104 to prevent void defects in the related art. The side wall 112 can improve breakdown voltage by forming the foot of the gate electrode 111 into a slant structure.
따라서, 본 발명의 반도체 소자(100)는 사이드 월(112)을 이용하여 보이드 결함을 방지하고 파괴 전압을 개선하여 게이트 전극의 신뢰성을 증가시킬 수 있다. Accordingly, the semiconductor device 100 of the present invention can increase the reliability of the gate electrode by preventing void defects and improving breakdown voltage by using the side wall 112.
도시되지는 않았지만, 본 발명의 반도체 소자(100)는 게이트 전극(111)의 양측들의 기판(101) 상에 소스 전극 및 드레인 전극을 더 포함할 수 있다. Although not shown, the semiconductor device 100 of the present invention may further include a source electrode and a drain electrode on the substrate 101 on both sides of the gate electrode 111.
이와 같이 구성된 본 발명의 반도체 소자(100)의 게이트 전극(111) 형성 방법을 설명하면 다음과 같다.The method of forming the gate electrode 111 of the semiconductor device 100 of the present invention configured as described above will be described as follows.
도 5 내지 도 14는 본 발명의 반도체 소자(100)의 게이트 전극(111)의 공정 단면도들이다.5 to 14 are cross-sectional process views of the gate electrode 111 of the semiconductor device 100 of the present invention.
도 5를 참조하면, 기판(101) 상에 제 1 절연막(102), 제 2 절연막(103), 및 제 3 절연막(104)을 순차적으로 형성한다. 제 1 절연막(102)은 MOCVD 또는 MBE 방법에 의해 형성된 in-site 실리콘 질화막(SiN)을 포함할 수 있다. 대안으로, 제 1 절연막(102)은 ALD 방법에 의해 형성된 알루미늄 산화막(Al2O3)을 포함할 수 있다. 제 1 절연막(102)은 제 2 절연막(103) 및 제 3 절연막(104)에 비해 높은 식각 선택비를 가질 수 있다. 제 2 절연막(103)은 PECVD 방법으로 형성된 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO2)을 포함할 수 있다. 제 2 절연막(103)은 제 3 절연막(104)에 비해 높은 식각 선택비를 가질 수 있다. 제 3 절연막(104)은 LPCVD, PECVD, 또는 ALD 방법에 의해 형성된 하프늄 산화막(HfO)을 포함할 수 있다. Referring to FIG. 5, a first insulating film 102, a second insulating film 103, and a third insulating film 104 are sequentially formed on the substrate 101. The first insulating film 102 may include an in-site silicon nitride (SiN) film formed by MOCVD or MBE method. Alternatively, the first insulating film 102 may include an aluminum oxide film (Al2O3) formed by an ALD method. The first insulating layer 102 may have a higher etch selectivity than the second insulating layer 103 and the third insulating layer 104. The second insulating film 103 may include a silicon nitride film (SiN) or a silicon oxide film (SiO2) formed by a PECVD method. The second insulating layer 103 may have a higher etch selectivity than the third insulating layer 104. The third insulating film 104 may include a hafnium oxide (HfO) film formed by LPCVD, PECVD, or ALD method.
도 6을 참조하면, 제 3 절연막(104)의 일부를 노출하는 제 1 포토레지스트 패턴(105)을 형성한다. 제 1 포토레지스트 패턴(105)은 i-line(365nm 파장) stepper의 노광 장비를 사용하여 패터닝될 수 있다. 제 1 포토레지스트 패턴(105)은 PFI38A의 positive photoresist일 수 있다. 제 1 포토레지스트 패턴(105)은 약 450nm 선폭으로 제 3 절연막(104)을 노출할 수 있다. 제 1 포토레지스트 패턴(105)은 약 1um 두께를 가질 수 있다. Referring to FIG. 6, a first photoresist pattern 105 is formed exposing a portion of the third insulating film 104. The first photoresist pattern 105 can be patterned using an i-line (365 nm wavelength) stepper exposure equipment. The first photoresist pattern 105 may be a positive photoresist of PFI38A. The first photoresist pattern 105 may expose the third insulating film 104 with a line width of approximately 450 nm. The first photoresist pattern 105 may have a thickness of approximately 1 μm.
도 7 내지 도 9를 참조하면, 제 1 포토레지스트 패턴(105)을 식각 마스크로 사용하여 제 1 절연막(102)은 제 2 절연막(103) 및 제 3 절연막(104)의 일부를 제거하여 트렌치(108)를 형성한다. 제 1 절연막(102), 제 2 절연막(103) 및 제 3 절연막(104)은 ICP, RIE, ALE 와 같은 건식 식각 방법에 의해 식각될 수 있다. 7 to 9, using the first photoresist pattern 105 as an etch mask, the first insulating film 102 is formed by removing portions of the second insulating film 103 and the third insulating film 104 to form a trench ( 108). The first insulating film 102, the second insulating film 103, and the third insulating film 104 may be etched by a dry etching method such as ICP, RIE, or ALE.
도 7을 참조하면, 제 2 절연막(103)은 제 3 절연막에 대해 식각 선택비를 가질 수 있다. Referring to FIG. 7 , the second insulating layer 103 may have an etch selectivity with respect to the third insulating layer.
도 8을 참조하면, 제 1 절연막(102)은 제 2 절연막(103)에 대해 식각 선택비를 가질 수 있다. 제 2 절연막(103)의 식각 시에 제 1 절연막(102)은 에치스톱층으로 사용될 수 있다. Referring to FIG. 8 , the first insulating layer 102 may have an etch selectivity with respect to the second insulating layer 103 . When etching the second insulating film 103, the first insulating film 102 may be used as an etch stop layer.
도 9를 참조하면, 제 1 절연막(102)의 일부를 제거할 수 있다. 약 30nm 두께의 제 1 절연막(102)은 약 10nm 내지 약 15nm의 두께를 갖도록 제거될 수 있다. 트렌치(108) 내의 제 1 절연막(102)은 약 15nm 내지 약 20nm의 두께를 가질 수 있다. Referring to FIG. 9, a portion of the first insulating film 102 may be removed. The first insulating film 102, which has a thickness of approximately 30 nm, may be removed to have a thickness of approximately 10 nm to approximately 15 nm. The first insulating layer 102 in the trench 108 may have a thickness of about 15 nm to about 20 nm.
이후, 제 1 포토레지스트 패턴(105)은 제거될 수 있다. Afterwards, the first photoresist pattern 105 may be removed.
도 10 내지 도 12를 참조하면, 자기정렬방법으로 트렌치(108)의 측벽 상에 사이드 월(112)을 형성할 수 있다. 사이드 월(112)은 제 4 절연막을 포함할 수 있다.Referring to FIGS. 10 to 12 , the side wall 112 can be formed on the side wall of the trench 108 using a self-alignment method. The side wall 112 may include a fourth insulating film.
도 10을 참조하면, 기판(101)의 전면에 제 4 절연막(109)을 형성한다. 제 4 절연막(109)은 ALD 또는 LPCVD 방법에 의해 증착된 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 대안으로, 제 4 절연막(109)은 금속 산화막, 금속 질화막, 또는 폴리머를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 제 4 절연막(109)은 약 100nm의 두께를 가질 수 있다. Referring to FIG. 10, a fourth insulating film 109 is formed on the entire surface of the substrate 101. The fourth insulating film 109 may include a silicon nitride film or a silicon oxide film deposited by an ALD or LPCVD method. Alternatively, the fourth insulating film 109 may include a metal oxide film, a metal nitride film, or a polymer, but the present invention is not limited thereto. The fourth insulating film 109 may have a thickness of approximately 100 nm.
도 11 및 도 12를 참조하면, 제 4 절연막(109)를 비등방성 식각 방법의 건식 식각방법으로 제거하여 트렌치(108)의 측벽 상 및 모서리 내에 사이드 월(112)을 형성한다. 제 4 절연막(109)의 식각 방법은 ICP 또는 RIE 식각 방법을 포함할 수 있다. 트렌치(108)는 기판(101)의 일부를 노출할 수 있다. 사이드 월(112)은 제 1 절연막(102), 제 2 절연막(103), 및 제 3 절연막(104)의 측벽 또는 트렌치(108)의 내부 모서리 내에 제공될 수 있다. 제 1 절연막(102)은 제 4 절연막(109)에 대해 식각 선택비를 가질 수 있다. Referring to FIGS. 11 and 12 , the fourth insulating film 109 is removed using an anisotropic dry etching method to form side walls 112 on the side walls and within the corners of the trench 108 . The etching method of the fourth insulating layer 109 may include an ICP or RIE etching method. The trench 108 may expose a portion of the substrate 101 . The side wall 112 may be provided on the sidewall of the first insulating film 102, the second insulating film 103, and the third insulating film 104 or within the inner edge of the trench 108. The first insulating layer 102 may have an etch selectivity with respect to the fourth insulating layer 109 .
도 11을 참조하면, 사이드 월(112)은 트렌치(108) 바닥의 제 1 절연막(102) 상에 형성될 수 있다. Referring to FIG. 11 , the side wall 112 may be formed on the first insulating film 102 at the bottom of the trench 108 .
도 12를 참조하면, 트렌치(108) 바닥의 제 1 절연막(102)을 제거하여 기판(101)의 상부면을 노출시킬 수 있다. 사이드 월(112)의 사면은 증가할 수 있다. 사이드 월(112)은 트렌치(108)의 내부 모서리를 라운드지게 형성시킬 수 있다. Referring to FIG. 12, the first insulating film 102 at the bottom of the trench 108 may be removed to expose the upper surface of the substrate 101. The slope of the side wall 112 may be increased. The side wall 112 may form the inner edge of the trench 108 to be rounded.
도 13을 참조하면, 트렌치(108) 외곽의 제 3 절연막(104) 상에 제 2 포토레지스트 패턴(110)을 형성한다. 제 2 포토레지스트 패턴(110)은 AZ5214E와 같은 image-reversal용 네거티브 포토레지스트를 포함할 수 있다. 제 2 포토레지스트 패턴(110)은 i-line stepper에 의해 약 0.6μm의 선폭을 갖고 negative slope을 갖도록 형성될 수 있다. Referring to FIG. 13, a second photoresist pattern 110 is formed on the third insulating film 104 outside the trench 108. The second photoresist pattern 110 may include a negative photoresist for image-reversal, such as AZ5214E. The second photoresist pattern 110 may be formed to have a line width of about 0.6 μm and a negative slope using an i-line stepper.
도 14를 참조하면, 트렌치(108) 내에 게이트 전극(111)을 형성한다. 게이트 전극(111)은 금속막 및 제 2 포토레지스트 패턴(110)의 리프트 오프 공정에 의해 형성될 수 있다. 게이트 전극(111)은 트렌치(108) 내의 사이드 월(112)에 의해 보이드 결함 없이 형성될 수 있다. 사이드 월(112)은 금속막의 증착 시에 트렌치(108)의 내부 모서리 내에서의 보이드를 제거할 수 있다. 금속막은 전자빔 열증착 또는 스퍼터링 방법에 의해 형성되는 니켈을 포함할 수 있다. 금속막은 Ni/Au, Ni/Ti/Pt/Au, Ni/Pt/Ni/Au의 적층 구조를 가질 수 있다. Ni은 AlGaN 층과의 Schottky contact를 위해 사용될 수 있다. Ti, 및 Pt은 diffusion barrier 로서 사용될 수 있다. Au 층은 외부회로와의 contact을 위해 사용되며, 게이트 전극(111)의 저항을 낮추기 위해 넓은 단면적을 갖도록 형성될 수 있다. 제 2 포토레지스트 패턴(110)은 금속막의 리프트 오프 공정 시에 제거될 수 있다. Referring to FIG. 14, the gate electrode 111 is formed within the trench 108. The gate electrode 111 may be formed by a lift-off process of the metal film and the second photoresist pattern 110. The gate electrode 111 may be formed without void defects by the side wall 112 within the trench 108. The side wall 112 may remove voids within the inner edge of the trench 108 during deposition of the metal film. The metal film may include nickel formed by electron beam thermal evaporation or sputtering methods. The metal film may have a stacked structure of Ni/Au, Ni/Ti/Pt/Au, or Ni/Pt/Ni/Au. Ni can be used for Schottky contact with the AlGaN layer. Ti and Pt can be used as diffusion barriers. The Au layer is used for contact with an external circuit, and can be formed to have a large cross-sectional area to lower the resistance of the gate electrode 111. The second photoresist pattern 110 may be removed during a lift-off process of the metal film.
도시되지는 않았지만, 게이트 전극(111)의 양측들의 제 1 절연막(102), 제 2 절연막(103), 및 제 3 절연막(104)의 일부를 제거하고 소스 전극 및 드레인 전극을 형성할 수 있다. 이와 달리, 소스 전극 및 드레인 전극은 게이트 전극(111)과 동시에 형성될 수 있으며, 본 발명은 이에 한정되지 않는다. Although not shown, a portion of the first insulating film 102, the second insulating film 103, and the third insulating film 104 on both sides of the gate electrode 111 may be removed to form a source electrode and a drain electrode. Alternatively, the source electrode and the drain electrode may be formed simultaneously with the gate electrode 111, and the present invention is not limited thereto.
도 15는 도 14의 게이트 전극(111) 및 사이드 월(112)의 단면을 보여주는 TEM 사진이다.FIG. 15 is a TEM photograph showing a cross section of the gate electrode 111 and the side wall 112 of FIG. 14.
도 15를 참조하면, 사이드 월(112)은 게이트 전극(111)의 풋 양측들의 모서리를 라운드지게 형성시키고 보이드 결함을 제거할 수 있다. 사이드 월(112)은 게이트 전극(111)의 풋을 slant 구조로 형성시킬 수 있다. Referring to FIG. 15, the side wall 112 can round the edges of both sides of the foot of the gate electrode 111 and eliminate void defects. The side wall 112 may form the foot of the gate electrode 111 into a slant structure.
따라서, 반도체 소자(100)의 게이트 전극(111) 형성 방법은 상기 게이트 전극(111)의 풋 양측들을 라운드지게 형성시키는 사이드 월(112)을 이용하여 파괴 전압을 개선하고, 게이트 전극(111)의 신뢰성을 증가시킬 수 있다.Therefore, the method of forming the gate electrode 111 of the semiconductor device 100 improves the breakdown voltage by using the side wall 112 that forms both sides of the foot of the gate electrode 111 to be round, and the gate electrode 111 Reliability can be increased.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Above, embodiments of the present invention have been described with reference to the attached drawings, but those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will understand that it exists. Therefore, the embodiments described above should be understood as illustrative in all respects and not restrictive.
본 발명의 권리범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 실시형태는 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the claims described later rather than the detailed description above, and all changes or modified embodiments derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention. must be interpreted.
Claims (1)
상기 제 1 절연막, 상기 제 2 절연막, 및 상기 제 3 절연막의 일부를 제거하여 트렌치를 형성하는 단계;
상기 트렌치 내부 및 상기 제 3 절연막 상에 제 4 절연막을 형성하는 단계;
건식식각방법을 이용하여 상기 제 4 절연막의 일부를 제거하여 상기 트렌치 측벽 및 모서리 내에 사이드 월을 형성하는 단계; 및
상기 트렌치 내의 상기 기판 및 상기 사이드 월 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.sequentially forming a first insulating film, a second insulating film, and a third insulating film on a substrate;
forming a trench by removing portions of the first insulating film, the second insulating film, and the third insulating film;
forming a fourth insulating layer inside the trench and on the third insulating layer;
forming sidewalls within sidewalls and corners of the trench by removing a portion of the fourth insulating film using a dry etching method; and
A method of forming a gate electrode of a semiconductor device, comprising forming a gate electrode on the substrate and the sidewall within the trench.
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