KR20240056520A - 하전 입자 시스템의 실패 메커니즘 분류 및 식별에 의한 검사 시스템 및 방법 - Google Patents

하전 입자 시스템의 실패 메커니즘 분류 및 식별에 의한 검사 시스템 및 방법 Download PDF

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아킴 웨스너
영훈 송
피오터 니콜스키
윤아 성
안토니오 코르라디
헤르마누스 아드리아누스 딜렌
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에이에스엠엘 네델란즈 비.브이.
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Abstract

하전 입자 빔 시스템의 샘플과 연관된 실패 메커니즘을 분류 및 식별하기 위한 빔을 제공하는 장치, 시스템, 및 방법이 제공된다. 일부 실시예에서, 방법은, 샘플의 제 1 복수의 전압 콘트라스트 이미지를 분석하여 복수의 결함을 식별하는 단계; 및 복수의 결함의 서브세트의 패턴을 분석하여 복수의 결함의 서브세트에 대한 실패 메커니즘을 판정하는 단계를 포함한다.

Description

하전 입자 시스템의 실패 메커니즘 분류 및 식별에 의한 검사 시스템 및 방법
[관련 출원에 대한 상호 참조]
본 출원은 2021년 9월 15일에 출원된 EP 출원 21197008.2에 대한 우선권을 주장하며, 그 전문은 참조에 의해 본 명세서에 통합된다.
[기술분야]
본 명세서의 설명은 하전 입자 빔 시스템 분야에 관한 것이며, 특히 하전 입자 빔 시스템 검사 시스템의 샘플과 연관된 실패 메커니즘(failure mechanisms)을 분류하고 식별하기 위해 전압 콘트라스트(voltage contrast)를 사용하는 시스템에 관한 것이다.
집적 회로(IC)의 제조 공정에서, 미완성 또는 완성된 회로 구성요소들은 이들이 디자인에 따라 제조되고 결함이 없음을 확인하기 위해 검사된다. 광학 현미경을 활용하는 검사 시스템은 일반적으로 수백 나노미터까지의 분해능을 가지며, 분해능은 빛의 파장에 의해 제한된다. IC 부품의 물리적 크기가 100나노미터 이하, 심지어 10나노미터 이하로 계속 줄어들고 있기 때문에, 광학 현미경보다 더욱 높은 분해능을 가진 검사 시스템이 필요하다.
주사전자현미경(SEM) 또는 투과전자현미경(TEM)과 같은 하전 입자(예: 전자) 빔 현미경은 나노미터 미만의 분해능을 가질 수 있으며, 100나노미터 이하의 피처 크기를 갖는 IC 부품을 검사하는 데 실용적인 툴로서 활용된다. SEM을 사용하면 단일 1차 전자 빔의 전자 또는 복수의 1차 전자 빔의 전자를 검사 대상 웨이퍼의 관심 위치에 포커싱할 수 있다. 1차 전자는 웨이퍼와 상호작용하여 후방 산란되거나, 웨이퍼가 2차 전자를 방출할 수 있다. 후방 산란된 전자 및 2차 전자를 포함하는 전자 빔의 강도는 웨이퍼의 내부 및 외부 구조의 특성에 따라 달라질 수 있으며, 따라서 웨이퍼에 결함이 있는지 여부를 나타낼 수 있다.
본 발명의 실시예들은 하전 입자 빔 시스템의 샘플과 연관된 실패 메커니즘을 분류 및 식별하기 위한 장치, 시스템, 및 방법을 제공한다. 일부 실시예에서, 방법은, 샘플의 제 1 복수의 전압 콘트라스트 이미지를 분석하여 복수의 결함을 식별하는 단계; 및 복수의 결함의 서브세트(subset)의 패턴을 분석하여 복수의 결함의 서브세트에 대한 실패 메커니즘을 판정하는 단계를 포함한다.
일부 실시예에서, 실패 메커니즘을 분류 및 식별하기 위한 시스템은, 시스템으로 하여금 샘플의 제 1 복수의 전압 콘트라스트 이미지를 분석하여 복수의 결함을 식별하는 단계; 및 복수의 결함의 서브세트의 패턴을 분석하여 복수의 결함의 서브세트에 대한 실패 메커니즘을 판정하는 단계를 수행하게 하도록 구성될 수 있는 회로를 포함하는 제어기를 포함할 수 있다.
일부 실시예에서, 비일시적 컴퓨터 판독 가능 매체가 명령어 세트를 저장할 수 있으며, 명령어 세트는 컴퓨팅 디바이스의 적어도 하나의 프로세서에 의해 실행 가능하여 컴퓨팅 디바이스로 하여금 실패 메커니즘을 분류 및 식별하는 방법을 수행하게 한다. 방법은, 샘플의 제 1 복수의 전압 콘트라스트 이미지를 분석하여 복수의 결함을 식별하는 단계; 및 복수의 결함의 서브세트의 패턴을 분석하여 복수의 결함의 서브세트에 대한 실패 메커니즘을 판정하는 단계를 포함한다.
일부 실시예에서, 실패 메커니즘을 분류 및 식별하기 위한 시스템은, 시스템으로 하여금 복수의 섭동(perturbation) 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 복수의 섭동 시뮬레이션과 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 제 2 복수의 전압 콘트라스트 패턴 및 복수의 관계에 기반하여 실패 메커니즘을 식별하는 단계를 수행하게 하도록 구성될 수 있는 회로를 포함하는 제어기를 포함할 수 있다.
일부 실시예에서, 실패 메커니즘을 분류 및 식별하는 방법은, 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 복수의 섭동 시뮬레이션과 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 제 2 복수의 전압 콘트라스트 패턴 및 복수의 관계에 기반하여 실패 메커니즘을 식별하는 단계를 포함할 수 있다.
일부 실시예에서, 비일시적 컴퓨터 판독 가능 매체가 명령어 세트를 저장할 수 있으며, 명령어 세트는 컴퓨팅 디바이스의 적어도 하나의 프로세서에 의해 실행 가능하여 컴퓨팅 디바이스로 하여금 실패 메커니즘을 분류 및 식별하는 방법을 수행하게 한다. 방법은, 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 복수의 섭동 시뮬레이션과 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 제 2 복수의 전압 콘트라스트 패턴 및 복수의 관계에 기반하여 실패 메커니즘을 식별하는 단계를 포함할 수 있다.
일부 실시예에서, 실패 메커니즘을 분류 및 식별하기 위한 시스템은, 시스템으로 하여금 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 복수의 섭동 시뮬레이션과 제 1 복수의 전압 콘트라스트 패턴 사이의 복수의 관계에 기반하여 제 1 복수의 전압 콘트라스트와 연관된 실패 메커니즘을 분류하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 분류된 복수의 실패 메커니즘을 사용하여, 제 2 복수의 전압 콘트라스트 패턴과 연관된 실패 메커니즘을 식별하는 단계를 수행하게 하도록 구성될 수 있는 회로를 포함하는 제어기를 포함할 수 있다.
일부 실시예에서, 실패 메커니즘을 분류 및 식별하기 위한 시스템은, 시스템으로 하여금 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 이미지를 생성하는 단계(제 1 복수의 전압 콘트라스트 이미지는 제 1 복수의 전압 콘트라스트 패턴을 포함함); 제 1 복수의 전압 콘트라스트 이미지를 비교하고 복수의 섭동 시뮬레이션과 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정함으로써 분류자(classifier)를 구성하는 단계; 검사 중에 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계(제 2 복수의 전압 콘트라스트 이미지는 제 2 복수의 전압 콘트라스트 패턴을 포함함); 분류자를 사용하여, 제 2 복수의 전압 콘트라스트 패턴에 기반한 실패 메커니즘을 식별하는 단계를 수행하게 하도록 구성될 수 있는 회로를 포함하는 제어기를 포함할 수 있다.
도 1은, 본 발명의 실시예와 일치하는 예시적인 전자 빔 검사(EBI) 시스템을 도시하는 개략도이다.
도 2는, 본 발명의 실시예와 일치하는, 도 1의 예시적인 하전 입자 빔 검사 시스템의 일부인 예시적인 다중 빔 시스템을 도시하는 개략도이다.
도 3은, 본 발명의 실시예와 일치하는, 1차 전자 빔릿(beamlets)의 랜딩 에너지에 따른 2차 전자의 수율(yield rate)을 나타내는 예시적인 그래프이다.
도 4는, 본 발명의 실시예와 일치하는, 웨이퍼의 예시적인 전압 콘트라스트 반응을 도시하는 개략도이다.
도 5a 및 도 5b는, 본 발명의 실시예와 일치하는 샘플의 전압 콘트라스트 반응을 도시하는 개략도이다.
도 6은, 본 발명의 실시예와 일치하는, 샘플과 연관된 실패 메커니즘을 분류 및 식별하기 위한 시스템의 개략도이다.
도 7은, 본 발명의 실시예와 일치하는, 샘플과 연관된 실패 메커니즘을 분류 및 식별하는 예시적인 프로세스를 도시하는 개략도이다.
이제 예시적인 실시예에 대한 상세한 참조가 이루어지며, 실시예의 예들은 첨부된 도면에 도시되어 있다. 아래의 설명은 첨부된 도면을 참조하며, 상이한 도면에서의 동일한 번호들은 달리 표시되지 않는 한 동일하거나 유사한 요소를 나타낸다. 예시적인 실시예에 대해 아래의 설명에서 제시된 구현 형태는 본 발명과 일치하는 모든 구현을 나타내는 것은 아니다. 대신, 그 구현 형태는 첨부된 청구범위에 인용된 주제와 관련된 양태들과 일치하는 장치 및 방법의 예일 뿐이다. 예를 들어, 일부 실시예는 전자 빔을 활용하는 맥락에서 설명되지만, 본 발명이 그러한 방식으로 제한되지는 않는다. 다른 유형의 하전 입자 빔도 유사하게 적용될 수 있다. 또한, 광학 이미징, 광 검출, X선 검출, 극자외선 검사, 심자외선 검사 등과 같은 다른 이미징 시스템이 사용될 수 있다.
전자 디바이스는, 기판이라고 하는 실리콘 조각 상에 형성되는 회로들로 구성된다. 많은 회로들이 동일한 실리콘 조각에 함께 형성될 수 있으며, 이를 집적 회로 또는 IC라고 일컫는다. 이러한 회로들의 크기는, 더 많은 회로들이 기판 상에 피팅(fit)될 수 있도록 극적으로 감소하였다. 예를 들어, 스마트폰의 IC 칩은 엄지손톱만큼 작지만 20 억 개가 넘는 트랜지스터들을 포함할 수 있으며, 각각의 트랜지스터의 크기는 사람 머리카락 크기의 1/1000 미만이다.
이러한 극히 작은 IC를 만드는 것은 복잡하고, 시간 소모적이며, 비용이 많이 드는 공정이고, 흔히 수백 개의 개별 단계들을 수반한다. 단 한 단계에서 오류가 발생해도 완성된 IC에서 결함을 유도하여, 이를 쓸모없게 만들 잠재력이 있다. 따라서, 제조 공정의 한 가지 목표는 이러한 결함을 피하여 공정에서 만들어진 기능 IC의 수를 최대화하는 것, 즉 공정의 전체 수율을 향상시키는 것이다.
수율을 향상시키는 한 가지 요소는, 칩 제조 공정을 모니터링하여 충분한 수의 기능 집적 회로들을 생산하도록 보장하는 것이다. 공정을 모니터링하는 한 가지 방식은 다양한 형성 단계에서 칩 회로 구조체들을 검사하는 것이다. 검사는 주사전자현미경(SEM)을 사용하여 수행할 수 있다. SEM은 이러한 극히 작은 구조체들을 이미징하는 데 사용되어, 실질적으로 웨이퍼 구조체들의 "사진"을 촬영할 수 있다. 이미지는 구조체가 적절하게 형성되었는지, 그리고 적절한 위치에 형성되었는지를 판정하는 데 사용될 수 있다. 구조체에 결함이 있는 경우 공정은 결함이 다시 발생할 가능성이 적도록 조정될 수 있다. 결함은 반도체 공정의 다양한 단계에서 발생할 수 있다. 상술한 이유로, 가능한 한 빨리 정확하고 효율적으로 결함을 찾아내는 것이 중요한다.
SEM의 작동 원리는 카메라와 유사하다. 카메라는 사람 또는 사물로부터 반사되거나 방출되는 빛의 밝기 및 색상을 수신하고 기록함으로써 사진을 촬영한다. SEM은 구조체에서 반사되거나 방출되는 에너지 또는 전자의 양을 수신하고 기록함으로써 "사진"을 촬영한다. 이러한 "사진"을 촬영하기 전에 전자 빔이 구조체 상에 제공될 수 있으며, 전자가 구조체에서 반사되거나 방출["사출(exiting)"]될 때 SEM의 검출기가 이들 전자의 양 또는 에너지를 수신하고 기록하여 이미지를 생성할 수 있다. 이러한 "사진"을 촬영하기 위해 일부 SEM은 단일 전자 빔("단일 빔 SEM"이라고 함)을 사용하는 반면, 일부 SEM은 다중 전자 빔("다중 빔 SEM"이라고 함)을 사용하여 웨이퍼의 다수의 "사진"을 촬영한다. 다중 전자 빔을 사용함으로써, SEM은 이러한 다수의 "사진"을 얻기 위해 구조체 상에 더 많은 전자 빔을 제공할 수 있으며, 그 결과 구조체로부터 더 많은 전자가 사출될 수 있다. 따라서, 검출기는 더 많은 사출 전자를 동시에 수신하여, 더 높은 효율 및 더 빠른 속도로 웨이퍼 구조체들의 이미지를 생성할 수 있다.
전압 콘트라스트 메트롤로지(metrology)는, (예를 들어 동적 랜덤 액세스 메모리의 검사 중에) 샘플과 연관된 전기적 수율(electric yield)에 대한 초기 프록시(proxy)로서 사용된다. 전압 콘트라스트 패턴을 포함하는 SEM 이미지들은 통상적으로 샘플과 연관된 실패들의 무작위 발생을 나타내며, 전압 콘트라스트 패턴 자체는 통상적으로 피처들의 무작위 "패턴"(예: 변동되는 그레이스케일 레벨)을 갖는다.
그러나, 통상적인 전압 콘트라스트 결함 패턴에 대한 결함 검출 분석은, 관측된 결함들의 패턴과 실패 메커니즘 사이에 관계가 있을 수 있다는 점을 해당 분석이 고려하지 않음에 따라 샘플의 검사 중에 제약을 받는다. 전압 콘트라스트 메트롤로지를 사용하는 전형적인 검사에서는 결함과 결함의 샘플 내 위치만이 기록된다. 이러한 검사 중에 생성된 전압 콘트라스트 이미지에 대한 결함 검출 분석은, 결함들의 서브 구조체(예: 패턴, 샘플 내의 층들 등)로부터 식별할 수 있는 샘플 처리 정보(예: 샘플의 패터닝 단계, 원재료 등)를 고려하지 않는다. 더욱이, 샘플들 내의 결함은 일반적으로 분류하기 어렵다.
개시된 실시예 중 일부는, 샘플과 연관된 실패 메커니즘을 분류 및 식별함으로써 이러한 단점 중 일부 또는 전부를 해결하는 시스템 및 방법을 제공한다. 일부 개시된 실시예는, 섭동 시뮬레이션과 전압 콘트라스트 패턴 사이의 관계를 판정하여 분류자를 구성할 수 있으며, 검사 중에 분류자를 사용하여 샘플과 연관된 실패 메커니즘을 분류함으로써 검사 중에 샘플과 연관된 실패 메커니즘이 자동 식별되도록 할 수 있다. 다른 개시된 실시예는, 전압 콘트라스트 이미지에서 관측된 결함 패턴과 실패 메커니즘 사이의 관계를 판정함으로써 검사 중에 샘플과 연관된 실패 메커니즘이 자동 식별되도록 할 수 있다. 첫 번째 예에서, 자기 정렬 이중 패터닝(self-aligned double patterning, SADP) 공정을 활용하여 제조된 피처들은 피처들의 두 번째 행들에서(예를 들어, 피처들의 2개 행마다) 발생하는 결함을 가질 수 있으며, 이러한 결함 패턴을 기반으로 실패 메커니즘이 SADP 공정의 사용과 관련된 것으로 판정할 수 있다. 두 번째 예에서, 자기 정렬 사중 패터닝(self-aligned quadruple patterning, SAQP) 공정을 활용하여 제조된 피처들은 피처들의 네 번째 행들에서(예를 들어, 피처들의 4개 행마다) 발생하는 결함을 가질 수 있으며, 이러한 결함 패턴을 기반으로 실패 메커니즘이 SAQP 공정의 사용과 관련된 것으로 판정할 수 있다.
SADP 공정이 2 피처 패턴 세트를 생성하는 데 사용될 수 있고 SAQP 공정이 4 피처 패턴 세트를 생성하는 데 사용될 수 있는 한편, SADP 또는 SAQP로 생성된 패턴 세트 사이에 다른 피처들이 위치할 수 있다. 따라서, 결함이 SADP 패턴 세트의 피처들의 2개 행마다 또는 SAQP 패턴 세트의 피처들의 4개 행마다 발생할 수 있지만, SADP/SAQP로 생성된 피처의 세트들은 서로 인접하지 않을 수 있으므로 반복 패턴들이 연속적이지(continuous) 않을 수 있다. 일 예에서, SAQP 공정은 2개의 패턴 세트를 생성하는 데 사용되며, 패턴 세트들 사이에는 10개의 피처들이 위치한다. 반복 패턴은 첫 번째 패턴 세트 내의 SAQP로 생성된 첫 번째 피처 및 두 번째 패턴 세트 내의 SAQP로 생성된 대응하는 첫 번째 피처를 포함할 것이다. 그러나 2개의 SAQP 패턴 세트들 사이에 위치한 10개의 피처들은 SAQP 공정으로 생성되지 않았으므로 이들 피처는 SAQP 공정과 연관된 결함을 나타내지 않을 것이다.
도면 내 구성요소들의 상대적 치수는 명확성을 위해 과장되었을 수 있다. 이하의 도면에 대한 설명에서, 동일하거나 유사한 참조 번호는 동일하거나 유사한 구성요소 또는 개체를 지칭하며, 개별 실시예와 관련된 차이점들만이 설명된다.
본 명세서에서 사용되는 "또는"이라는 용어는 특별히 달리 명시되지 않는 한, 실현 불가능한 경우를 제외하고 가능한 모든 조합을 포함한다. 예를 들어, 구성요소가 A 또는 B를 포함할 수 있다고 명시된 경우, 특별히 달리 명시되지 않거나 실현 불가능한 경우를 제외하고, 구성요소는 A 또는 B를 포함하거나 A와 B를 포함할 수 있다. 두 번째 예로서, 구성요소가 A, B, 또는 C를 포함할 수 있다고 명시된 경우, 특별히 달리 명시되거나 실현 불가능한 경우를 제외하고, 구성요소는 A, 또는 B, 또는 C, 또는 A와 B, 또는 A와 C, 또는 B와 C, 또는 A와 B 및 C를 포함할 수 있다.
도 1은, 본 발명의 실시예와 일치하는 예시적인 전자 빔 검사(EBI) 시스템(100)을 도시한다. EBI 시스템(100)은 이미징을 위해 사용될 수 있다. 도 1에 도시된 바와 같이, EBI 시스템(100)은 메인 챔버(101), 로드/록 챔버(load/lock chamber: 102), 전자 빔 툴(104), 및 장비 프론트 엔드 모듈(equipment front end module, EFEM: 106)을 포함한다. 전자 빔 툴(104)은 메인 챔버(101) 내에 배치된다. EFEM(106)은 제 1 로딩 포트(loading port)(106a) 및 제 2 로딩 포트(106b)를 포함한다. EFEM(106)은 추가적인 로딩 포트(들)를 포함할 수 있다. 제 1 로딩 포트(106a)와 제 2 로딩 포트(106b)는, 검사될 웨이퍼(예: 반도체 웨이퍼 또는 다른 재료로 만들어진 웨이퍼) 또는 샘플(웨이퍼 및 샘플은 상호 교환적으로 사용될 수 있음)을 담는 웨이퍼 전면 개방 통합 포드(front opening unified pods, FOUP)를 수용할 수 있다. "로트"는 하나의 배치(batch)로서 처리하기 위해 로드될 수 있는 복수의 웨이퍼이다.
EFEM(106) 내의 하나 이상의 로봇 아암(도시되지 않음)이 웨이퍼를 로드/록 챔버(102)로 이송할 수 있다. 로드/록 챔버(102)는, 로드/록 챔버(102) 내의 가스 분자들을 제거하여 대기압보다 낮은 제 1 압력에 도달하도록 하는 로드/록 진공 펌프 시스템(도시되지 않음)에 연결된다. 제 1 압력에 도달한 후, 하나 이상의 로봇 아암(도시되지 않음)이 웨이퍼를 로드/록 챔버(102)에서 메인 챔버(101)로 이송할 수 있다. 메인 챔버(101)는, 메인 챔버(101) 내의 가스 분자들을 제거하여 제 1 압력보다 낮은 제 2 압력에 도달하도록 하는 메인 챔버 진공 펌프 시스템(도시되지 않음)에 연결된다. 제 2 압력에 도달한 후, 웨이퍼는 전자 빔 툴(104)에 의하여 검사된다. 전자 빔 툴(104)은 단일 빔 시스템이거나 다중 빔 시스템일 수 있다.
제어기(109)는 전자 빔 툴(104)에 전자적으로 연결된다. 제어기(109)는 EBI 시스템(100)의 다양한 제어를 실행하도록 구성되는 컴퓨터일 수 있다. 도 1에서 제어기(109)는 메인 챔버(101), 로드/록 챔버(102), 및 EFEM(106)을 포함하는 구조체 외부에 있는 것으로 도시되어 있지만, 제어기(109)가 구조체의 일부일 수도 있다는 점이 이해된다.
일부 실시예에서, 제어기(109)는 하나 이상의 프로세서(도시되지 않음)를 포함할 수 있다. 프로세서는 정보를 조작하거나 처리할 수 있는 일반적이거나 특정한 전자 디바이스일 수 있다. 예를 들어, 프로세서는, 임의의 수의 중앙 처리 장치(또는 "CPU"), 그래픽 처리 장치(또는 "GPU"), 광학 프로세서, 프로그래밍 가능 논리 제어기, 마이크로컨트롤러, 마이크로프로세서, 디지털 신호 프로세서, 지식 재산(IP) 코어, 프로그래밍 가능 논리 어레이(PLA), 프로그래밍 가능 어레이 논리(PAL), 일반 어레이 논리(GAL), 복합 프로그래밍 가능 논리 디바이스(CPLD), 필드 프로그래밍 가능 게이트 어레이(FPGA), 시스템 온 칩(SoC), 특정 용도 집적 회로(ASIC), 및 데이터 처리가 가능한 여하한의 유형의 회로를 여하한의 조합으로 포함할 수 있다. 프로세서는 또한 네트워크를 통해 커플링된 다수의 기계 또는 디바이스에 걸쳐 분산된 하나 이상의 프로세서를 포함하는 가상 프로세서일 수도 있다.
일부 실시예에서, 제어기(109)는 하나 이상의 메모리(도시되지 않음)를 더 포함할 수 있다. 메모리는 프로세서에 의해(예를 들어 버스를 통해) 접근 가능한 코드 및 데이터를 저장할 수 있는 일반적이거나 특정한 전자 디바이스일 수 있다. 예를 들어, 메모리는, 임의의 수의 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 광학 디스크, 자기 디스크, 하드 드라이브, 솔리드 스테이트 드라이브, 플래시 드라이브, 보안 디지털(SD) 카드, 메모리 스틱, 콤팩트 플래시(CF) 카드, 또는 여하한의 유형의 저장 디바이스를 여하한의 조합으로 포함할 수 있다. 코드들은 운영 체제(OS) 및 특정 작업을 위한 하나 이상의 응용 프로그램(또는 "앱")을 포함할 수 있다. 메모리는 또한 네트워크를 통해 커플링된 다수의 기계 또는 디바이스에 걸쳐 분산된 하나 이상의 메모리를 포함하는 가상 메모리일 수도 있다.
이제 도 2에 대한 참조가 이루어지며, 도 2는, 본 발명의 실시예와 일치하는, 도 1의 EBI 시스템(100)의 일부인 다중 빔 검사 툴을 포함하는 예시적인 전자 빔 툴(104)을 도시하는 개략도이다. 일부 실시예에서, 전자 빔 툴(104)은 도 1의 EBI 시스템(100)의 일부인 단일 빔 검사 툴로서 작동될 수 있다. 다중 빔 전자 빔 툴(104)은[본 명세서에서는 장치(104)라고도 함] 전자 소스(201), 쿨롱 어퍼처 플레이트(또는 "건 어퍼처 플레이트")(271), 콘덴서 렌즈(210), 소스 변환 유닛(220), 1차 투영 시스템(230), 전동 스테이지(209) 및 검사할 샘플(208, 예를 들어 웨이퍼 또는 포토 마스크)을 고정하기 위해 전동 스테이지(209)로 지지되는 샘플 홀더(207)로 구성된다. 다중 빔 전자 빔 툴(104)은 2차 투영 시스템(250) 및 전자 검출 디바이스(240)를 더 포함할 수 있다. 1차 투영 시스템(230)은 대물 렌즈(231)를 포함할 수 있다. 전자 검출 디바이스(240)는 복수의 검출 요소(241, 242, 및 243)를 포함할 수 있다. 빔 분리기(233) 및 편향 스캐닝 유닛(232)은 1차 투영 시스템(230) 내부에 위치할 수 있다.
전자 소스(201), 쿨롱 어퍼처 플레이트(271), 콘덴서 렌즈(210), 소스 변환 유닛(220), 빔 분리기(233), 편향 스캐닝 유닛(232) 및 1차 투영 시스템(230)은 장치(104)의 1차 광축(204)과 정렬될 수 있다. 2차 투영 시스템(250) 및 전자 검출 디바이스(240)는 장치(104)의 2차 광축(251)과 정렬될 수 있다.
전자 소스(201)는 캐소드(cathode)(도시되지 않음) 및 추출기 또는 애노드(anode)(도시되지 않음)를 포함할 수 있으며, 작동 중에 전자 소스(201)는 캐소드로부터 1차 전자를 방출하도록 구성되고, 1차 전자는 추출기 및/또는 애노드에 의해 추출 또는 가속되어 1차 빔 크로스오버(203)(가상 또는 실제)를 형성하는 1차 전자 빔(202)을 형성할 수 있다. 1차 전자 빔(202)은 1차 빔 크로스오버(203)에서 방출되는 것으로 시각화될 수 있다.
소스 변환 유닛(220)은 이미지 형성 소자 어레이(도시되지 않음), 수차 보상기 어레이(도시되지 않음), 빔 제한 어퍼처 어레이(도시되지 않음) 및 사전 굽힘(pre-bending) 마이크로 편향기 어레이(도시되지 않음)를 포함할 수 있다. 일부 실시예에서, 사전 굽힘 마이크로 편향기 어레이는 1차 전자 빔(202)의 복수의 1차 빔릿(211, 212, 213)이 빔 제한 어퍼처 어레이, 이미지 형성 소자 어레이 및 수차 보상기 어레이로 수직으로 입사하도록 편향시킨다. 일부 실시예에서, 장치(104)는 단일 빔 시스템으로 작동되어 단일 1차 빔릿이 생성될 수 있다. 일부 실시예에서, 콘덴서 렌즈(210)는 1차 전자 빔(202)이 평행 빔이 되고 소스 변환 유닛(220)에 수직으로 입사되게끔 포커싱하도록 설계된다. 이미지 형성 소자 어레이는 1차 전자 빔(202)의 복수의 1차 빔릿(211, 212, 213)에 영향을 미치고, 1차 빔 크로스오버(203)의 복수의 평행 이미지(가상 또는 실제)를 1차 빔릿(211, 212, 213) 각각에 대해 하나씩 형성하기 위해 복수의 마이크로 편향기 또는 마이크로 렌즈를 포함할 수 있다. 일부 실시예에서, 수차 보상기 어레이는 필드 곡률 보상기 어레이(도시되지 않음) 및 비점수차 보상기 어레이(도시되지 않음)를 포함할 수 있다. 필드 곡률 보상기 어레이는 1차 빔릿(211, 212, 및 213)의 필드 곡률 수차를 보상하기 위한 복수의 마이크로 렌즈를 포함할 수 있다. 수차 보상기 어레이는 1차 빔릿(211, 212, 및 213)의 비점수차를 보정하기 위한 복수의 마이크로 스티그메이터(micro-stigmators)를 포함할 수 있다. 빔 제한 어퍼처 어레이는 개별 1차 빔릿(211, 212, 및 213)의 직경을 제한하도록 구성될 수 있다. 도 2는 3개의 1차 빔릿(211, 212, 및 213)을 예시적으로 도시하고 있지만, 소스 변환 유닛(220)은 임의의 수의 1차 빔릿을 형성하도록 구성될 수 있다는 것이 이해될 것이다. 제어기(109)는, 소스 변환 유닛(220), 전자 검출 디바이스(240), 1차 투영 시스템(230), 또는 전동 스테이지(209)와 같은 도 1의 EBI 시스템(100)의 다양한 구성요소에 연결될 수 있다. 일부 실시예에서, 아래에서 더 상세히 설명되는 바와 같이, 제어기(109)는 다양한 이미지 및 신호 처리 기능을 수행할 수 있다. 또한, 제어기(109)는 하전 입자 빔 검사 시스템의 작동을 제어하기 위한 다양한 제어 신호를 생성할 수도 있다.
콘덴서 렌즈(210)는 1차 전자 빔(202)을 포커싱하도록 구성된다. 콘덴서 렌즈(210)는, 콘덴서 렌즈(210)의 포커싱 파워(focusing power)를 변화시킴으로써 소스 변환 유닛(220)의 하류에서 1차 빔릿(211, 212, 213)의 전류를 조정하도록 더 구성될 수 있다. 대안적으로, 전류는 개별 1차 빔릿에 대응하는 빔 제한 어퍼처 어레이 내의 빔 제한 어퍼처의 방사형 크기를 변경함으로써 변경될 수 있다. 전류는 빔 제한 어퍼처의 방사형 크기와 콘덴서 렌즈(210)의 포커싱 파워를 모두 변경함으로써 변경될 수도 있다. 콘덴서 렌즈(210)는 조정 가능한 콘덴서 렌즈일 수 있으며, 그 제 1 주 평면의 위치가 이동 가능하도록 구성될 수 있다. 조정 가능한 콘덴서 렌즈는 자성을 갖도록 구성될 수 있으며, 이로 인해 회전 각도를 갖는 축외 빔릿(212, 213)이 소스 변환 유닛(220)을 조명할 수 있다. 회전 각도는 조정 가능한 콘덴서 렌즈의 포커싱 파워 또는 제 1 주 평면의 위치에 따라 변경된다. 콘덴서 렌즈(210)는, 콘덴서 렌즈(210)의 포커싱 파워가 변경될 때 회전 각도는 변경되지 않게 유지하도록 구성될 수 있는 회전 방지 콘덴서 렌즈일 수 있다. 일부 실시예에서, 콘덴서 렌즈(210)는 조정 가능한 회전 방지 콘덴서 렌즈일 수 있으며, 그 포커싱 파워와 제 1 주 평면의 위치가 변화될 때 회전 각도는 변경되지 않는다.
대물 렌즈(231)는 검사를 위해 빔릿(211, 212, 및 213)을 샘플(208) 상으로 포커싱하도록 구성될 수 있고, 현재 실시예들에서 샘플(208) 표면 상에 3개의 프로브 스폿(221, 222, 및 223)을 형성할 수 있다. 쿨롱 어퍼처 플레이트(271)는 작동 시 쿨롱 효과를 감소시키기 위해 1차 전자 빔(202)의 주변 전자(peripheral electrons)를 차단하도록 구성된다. 쿨롱 효과는 1차 빔릿(211, 212, 213)의 프로브 스폿(221, 222, 223) 각각의 크기를 확대하여 검사 분해능을 저하시킬 수 있다.
예를 들어, 빔 분리기(233)는 정전기 다이폴 필드 및 자기 다이폴 필드를 생성하는 정전 편향기를 포함하는 빈 필터(Wien filter)일 수 있다(도 2에는 도시되지 않음). 작동 시, 빔 분리기(233)는 1차 빔릿(211, 212 및 213)의 개별 전자에 정전기 다이폴 필드에 의한 정전기력을 가하도록 구성될 수 있다. 정전기력은 빔 분리기(233)의 자기 다이폴 필드에 의해 개별 전자에 가해지는 자기력과 크기는 같지만 방향은 반대이다. 따라서, 1차 빔릿(211, 212 및 213)은 적어도 실질적으로 0인 편향 각도를 가지고 빔 분리기(233)를 적어도 실질적으로 직선으로 통과할 수 있다.
편향 스캐닝 유닛(232)은, 작동 시, 1차 빔릿(211, 212, 및 213)을 편향시켜 샘플(208) 표면의 한 부분의 개별 스캐닝 영역들에 걸쳐 프로브 스폿(221, 222, 및 223)을 스캐닝하도록 구성된다. 샘플(208) 상으로의 1차 빔릿(211, 212, 213) 또는 프로브 스폿(221, 222, 223)의 입사에 반응하여, 전자가 샘플(208)로부터 방출되어 3개의 2차 전자 빔(261, 262, 263)을 발생시킨다. 각 2차 전자 빔(261, 262, 263)은 일반적으로 2차 전자(전자 에너지가 50eV 이하인 전자)와 후방 산란 전자[전자 에너지가 50eV와 1차 빔릿(211, 212, 213)의 랜딩 에너지 사이인 전자]로 구성된다. 빔 분리기(233)는 2차 전자 빔(261, 262, 263)을 2차 투영 시스템(250)으로 편향시키도록 구성된다. 이어서, 2차 투영 시스템(250)은 2차 전자 빔(261, 262, 및 263)을 전자 검출 디바이스(240)의 검출 요소(241, 242, 및 243)로 포커싱한다. 검출 요소(241, 242, 및 243)는 대응하는 2차 전자 빔(261, 262, 및 263)을 검출하고 대응하는 신호들을 생성하도록 구성되며, 신호들은 예를 들어 샘플(208)의 대응하는 스캐닝된 영역의 이미지를 구성하기 위해 제어기(109) 또는 신호 처리 시스템(도시되지 않음)으로 전송된다.
일부 실시예에서, 검출 요소들(241, 242, 및 243)은 각각 대응하는 2차 전자 빔(261, 262, 및 263)을 검출하고, 이미지 처리 시스템[예를 들어, 제어기(109)]에 대응하는 강도 신호 출력(도시되지 않음)을 생성한다. 일부 실시예에서, 각 검출 요소(241, 242, 및 243)는 하나 이상의 픽셀을 포함할 수 있다. 검출 요소의 강도 신호 출력은 검출 요소 내의 모든 픽셀에 의해 생성된 신호의 합계일 수 있다.
일부 실시예에서, 제어기(109)는 이미지 획득기(도시되지 않음), 저장소(도시되지 않음)를 포함하는 이미지 처리 시스템을 포함할 수 있다. 이미지 획득기는 하나 이상의 프로세서를 포함할 수 있다. 예를 들어, 이미지 획득기는, 컴퓨터, 서버, 메인프레임 호스트, 단말기, 개인용 컴퓨터, 임의의 종류의 모바일 컴퓨팅 디바이스 등을 포함하거나 이들의 조합을 포함할 수 있다. 이미지 획득기는 전기 도체, 광섬유 케이블, 휴대용 저장 매체, IR, 블루투스, 인터넷, 무선 네트워크, 무선 라디오 등과 같은 매체, 또는 이들의 조합을 통해 장치(104)의 전자 검출 디바이스(240)에 통신적으로 결합될 수 있다. 일부 실시예에서, 이미지 획득기는 전자 검출 디바이스(240)로부터 신호를 수신하고 이미지를 구성할 수 있다. 따라서, 이미지 획득기는 샘플(208)의 이미지를 획득할 수 있다. 이미지 획득기는 또한, 윤곽을 생성하고 획득된 이미지 상에 지시자(indicators)들을 중첩시키는 등의 다양한 후처리 기능을 수행할 수 있다. 이미지 획득기는 획득된 이미지들의 밝기 및 콘트라스트 등의 조정을 수행하도록 구성될 수 있다. 일부 실시예에서, 저장소는 하드 디스크, 플래시 드라이브, 클라우드 저장소, 랜덤 액세스 메모리(RAM), 다른 유형의 컴퓨터 판독 가능 메모리 등과 같은 저장 매체일 수 있다. 저장소는 이미지 획득기와 커플링될(coupled) 수 있으며, 스캐닝된 원시 이미지 데이터를 원본 이미지로 저장하거나 후처리된 이미지를 저장하는 데 사용될 수 있다.
일부 실시예에서, 이미지 획득기는 전자 검출 디바이스(240)로부터 수신된 이미징 신호에 기반하여 샘플의 하나 이상의 이미지를 획득할 수 있다. 이미징 신호는 하전 입자 이미징을 수행하기 위한 스캐닝 동작에 대응할 수 있다. 획득된 이미지는 복수의 이미징 영역을 포함하는 단일 이미지일 수 있다. 단일 이미지는 저장소에 저장될 수 있다. 단일 이미지는 복수의 영역으로 나누어질 수 있는 원본 이미지일 수 있다. 각각의 영역은 샘플(208)의 피처를 포함하는 하나의 이미징 영역을 포함할 수 있다. 획득된 이미지는 시간 시퀀스에 걸쳐 여러 번 샘플링된 샘플(208)의 단일 이미징 영역의 복수의 이미지를 포함할 수 있다. 복수의 이미지는 저장소에 저장될 수 있다. 일부 실시예에서, 제어기(109)는 샘플(208)의 동일한 위치의 복수의 이미지들을 이용하여 이미지 처리 단계를 수행하도록 구성될 수 있다.
일부 실시예에서, 제어기(109)는 검출된 2차 전자의 분포를 얻기 위한 측정 회로(예: 아날로그-디지털 변환기)를 포함할 수 있다. 검출 시간 윈도우 동안 수집된 전자 분포 데이터는, 웨이퍼 표면에 입사되는 각각의 1차 빔릿(211, 212, 및 213)의 상응하는 스캔 경로 데이터와 결합하여, 검사 중인 웨이퍼 구조의 이미지를 재구성하는 데 사용될 수 있다. 재구성된 이미지는 샘플(208)의 내부 또는 외부 구조의 다양한 피처를 드러내는 데 사용될 수 있고, 따라서 웨이퍼에 존재할 수 있는 결함을 드러내는 데 사용될 수 있다.
일부 실시예에서, 제어기(109)는 샘플(208)을 검사하는 동안 샘플(208)을 이동하도록 전동 스테이지(209)를 제어할 수 있다. 일부 실시예에서, 제어기(109)는 전동 스테이지(209)가 샘플(208)을 일정한 속도로 연속적으로 한 방향으로 이동하도록 할 수 있다. 다른 실시예에서, 제어기(109)는 전동 스테이지(209)가 스캐닝 공정의 단계에 따라 샘플(208)의 이동 속도를 시간이 지나면서 변경하도록 할 수 있다.
도 2는 장치(104)가 3개의 1차 전자 빔을 사용하는 것으로 도시하지만, 장치(104)는 2개 또는 더 많은 1차 전자 빔을 사용할 수 있다는 점이 이해된다. 본 발명은 장치(104)에서 사용되는 1차 전자 빔의 수를 제한하지 않는다. 일부 실시예에서, 장치(104)는 리소그래피에 사용되는 SEM일 수 있다.
단일 하전 입자 빔 이미징 시스템("단일 빔 시스템")과 비교하여, 다중 하전 입자 빔 이미징 시스템("다중 빔 시스템")은 상이한 스캔 모드들에 대하여 스루풋(throughput)을 최적화하도록 설계될 수 있다. 본 발명의 실시예는 상이한 지오메트리를 갖는 빔 어레이들을 사용함으로써 상이한 스캔 모드들에 대하여 스루풋을 최적화할 수 있는 기능을 갖는 다중 빔 시스템을 제공하고, 이는 여러 다른 스루풋 및 분해능 요건에 적응할 수 있다.
프로세서[예: 도 1 내지 2의 제어기(109)의 프로세서]가 이미지 처리, 데이터 처리, 빔릿 스캐닝, 데이터베이스 관리, 그래픽 디스플레이, 하전 입자 빔 장치 또는 다른 이미징 디바이스의 작동 등을 수행하기 위한 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체가 제공될 수 있다. 비일시적 매체의 통상적인 형태는, 예를 들어, 플로피 디스크, 플렉시블 디스크, 하드 디스크, 솔리드 스테이트 드라이브, 자기 테이프, 또는 기타 여하한의 자기 데이터 저장 매체, CD-ROM, 기타 여하한의 광학 데이터 저장 매체, 홀(hole)들의 패턴을 갖는 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM, 또는 기타 여하한의 플래시 메모리, NVRAM, 캐시, 레지스터, 기타 여하한의 메모리 칩 또는 카트리지, 및 이들의 네트워크된 버전들을 포함한다.
도 3은, 본 발명의 실시예와 일치하는, 1차 전자 빔릿의 랜딩 에너지에 따른 2차 전자의 수율을 나타내는 예시적인 그래프를 도시한다. 그래프는 1차 전자 빔의 복수의 빔릿[예: 도 2의 1차 전자 빔(202)의 복수의 빔릿(211, 212, 또는 213)]의 랜딩 에너지와 2차 전자 빔[예: 도 2의 2차 전자 빔(261, 262, 또는 263)]의 수율 사이의 관계를 도시한다. 수율은 1차 전자의 충돌에 반응하여 생성되는 2차 전자의 수를 나타낸다. 예를 들어, 1.0보다 큰 수율은 웨이퍼에 랜딩한 1차 전자의 수보다 더 많은 2차 전자가 생성될 수 있음을 나타낸다. 마찬가지로, 1.0 미만의 수율은 1차 전자의 충돌에 반응하여 더 적은 수의 2차 전자가 생성될 수 있음을 나타낸다.
도 3의 그래프에 도시된 바와 같이, 1차 전자의 랜딩 에너지가 E1에서 E2까지의 범위 내인 경우 웨이퍼의 표면에 랜딩하는 것보다 더 많은 전자가 웨이퍼의 표면을 떠날 수 있으며, 이로 인해 웨이퍼의 표면이 양의 전위를 가질 수 있다. 일부 실시예에서, 결함 검사는 전술한 랜딩 에너지 범위에서 수행될 수 있으며 이는 "포지티브 모드"로 지칭된다. 전자 빔 툴[예: 도 2의 전자 빔 툴(104)]은 보다 높은 양의 표면 전위를 갖는 디바이스 구조체에 대하여 더 어두운 전압 콘트라스트 이미지를 생성할 수 있는데, 이는 검출 디바이스[예: 도 2의 검출 디바이스(240)]가 보다 적은 2차 전자를 수신할 수 있기 때문이다(도 4 참조).
랜딩 에너지가 E1 보다 작거나 E2 보다 큰 경우 더 적은 수의 전자가 웨이퍼 표면을 떠날 수 있으며, 이로 인해 웨이퍼의 표면이 음의 전위를 가질 수 있다. 일부 실시예에서, 결함 검사는 이러한 랜딩 에너지 범위에서 수행될 수 있으며 이는 "네거티브 모드"로 지칭된다. 전자 빔 툴[예: 도 2의 전자 빔 툴(104)]은 보다 높은 음의 표면 전위를 갖는 디바이스 구조체에 대하여 더 밝은 전압 콘트라스트 이미지를 생성할 수 있는데, 이는 검출 디바이스[예: 도 2의 검출 디바이스(240)]가 보다 많은 2차 전자를 수신할 수 있기 때문이다(도 4 참조).
일부 실시예에서, 1차 전자 빔의 랜딩 에너지는 전자 소스와 웨이퍼 사이의 총 바이어스(bias)에 의해 제어될 수 있다.
도 4는, 본 발명의 실시예와 일치하는, 웨이퍼의 전압 콘트라스트 반응에 대한 개략도이다. 일부 실시예에서, 웨이퍼의 물리적 및 전기적 결함[예: 저항성 단락(shorts) 및 개방(opens), 딥 트렌치 커패시터(deep trench capacitor)의 결함, BEOL(back end of line) 결함 등]은 하전 입자 검사 시스템의 전압 콘트라스트 방법을 사용하여 검출할 수 있다. 전압 콘트라스트 이미지를 사용하는 결함 검출은, 검사를 실시하기 전에 검사될 웨이퍼[예: 도 2의 샘플(208)]의 영역에 하전 입자를 가하는 사전 스캐닝(pre-scanning) 공정(즉, 대전, 플러딩, 중화, 또는 준비 공정)을 사용할 수 있다.
일부 실시예에서, 전자 빔 툴[예: 도 2의 전자 빔 툴(104)]은, 1차 전자 빔의 복수의 빔릿[예: 도 2의 1차 전자 빔(202)의 복수의 빔릿(211, 212, 또는 213)]으로 웨이퍼를 조명하고 조명에 대한 웨이퍼의 전압 콘트라스트 반응을 측정함으로써 웨이퍼의 내부 또는 외부 구조체들의 결함을 검출하는 데 사용될 수 있다. 일부 실시예에서, 웨이퍼는 기판(410) 상에 현상되는 테스트 디바이스 영역(420)을 포함할 수 있다. 일부 실시예에서, 테스트 디바이스 영역(420)은 절연 재료(450)로 분리된 다수의 디바이스 구조체(430 및 440)를 포함할 수 있다. 예를 들어, 디바이스 구조체(430)는 기판(410)에 연결된다. 이와 대조적으로, 디바이스 구조체(440)는 절연 재료(450)에 의해 기판(410)으로부터 분리되며, 이에 따라 얇은 절연 구조체(470)(예를 들어, 얇은 산화물)가 디바이스 구조체(440)와 기판(410) 사이에 존재한다.
전자 빔 툴은, 1차 전자 빔의 복수의 빔릿으로 테스트 디바이스 영역(420)의 표면을 스캐닝함으로써, 테스트 디바이스 영역(420)의 표면으로부터 2차 전자[예: 도 2의 2차 전자 빔(261, 262, 또는 263)]를 생성할 수 있다. 앞서 설명된 바와 같이, 1차 전자의 랜딩 에너지가 E1에서 E2 사이(즉, 도 3에서 수율이 1.0보다 큼)인 경우 웨이퍼의 표면에 랜딩하는 것보다 더 많은 전자가 웨이퍼의 표면을 떠날 수 있으며, 이로 인해 웨이퍼의 표면이 양의 전위를 가질 수 있다.
도 4에 나타난 바와 같이, 웨이퍼 표면에서 양의 전위가 축적될 수 있다. 예를 들어, 전자 빔 툴이 (예를 들어 사전 스캐닝 공정 중에) 테스트 디바이스 영역(420)을 스캔한 후에, 디바이스 구조체(440)는 기판(410)의 전기적 접지(ground)에 연결되지 않으므로 디바이스 구조체(440)가 더 많은 양전하를 유지할 수 있으며, 이로 인해 디바이스 구조체(440)의 표면이 양의 전위를 갖게 된다. 이와 대조적으로, 동일한 랜딩 에너지(즉, 동일한 수율)를 가지고 디바이스 구조체(430)에 가해진 1차 전자들의 경우, 기판(410)과의 연결부로부터 공급된 전자들에 의해 양전하가 중화되므로 디바이스 구조체(430)에 보다 적은 양전하가 유지될 수 있다.
전자 빔 툴의 이미지 처리 시스템[예: 도 2의 제어기(109)]이 각각의 디바이스 구조체(430 및 440)에 대응하는 전압 콘트라스트 이미지(435 및 445)를 생성할 수 있다. 예를 들어, 디바이스 구조체(430)는 접지로 단락되어, 축적된 양전하를 유지하지 않을 수 있다. 따라서, 검사 중 1차 전자 빔릿이 웨이퍼 표면에 랜딩할 때, 디바이스 구조체(430)는 더 많은 2차 전자를 밀어낼(repel) 수 있으며 이로 인해 보다 밝은 전압 콘트라스트 이미지를 생성할 수 있다. 이와 대조적으로 디바이스 구조체(440)는 기판(410)이나 어느 다른 접지에도 연결되지 않기 때문에, 디바이스 구조체(440)는 축적된 양전하를 유지할 수 있다. 이러한 양전하의 축적은 디바이스 구조체(440)로 하여금 검사 중에 더 적은 2차 전자를 밀어내게 하여, 보다 어두운 전압 콘트라스트 이미지를 생성할 수 있다.
전자 빔 툴[예: 도 2의 다중 빔 전자 빔 툴(104)]이 웨이퍼 표면 상에 전위를 축적하기 위해 전자를 공급함으로써 웨이퍼 표면을 사전 스캔할 수 있다. 웨이퍼의 사전 스캐닝 후, 전자 빔 툴은 웨이퍼 내 다수의 다이(dies)의 이미지를 획득할 수 있다. 사전 스캐닝은, 사전 스캐닝 중에 웨이퍼 표면에 축적된 표면 전위가 검사 중에 유지되며 전자 빔 툴의 검출 임계값(threshold)보다 높게 유지된다는 가정 하에 웨이퍼에 적용된다.
그러나, 축적된 표면 전위 레벨은 전기적 항복(breakdown)이나 터널링(tunneling)의 영향으로 인해 검사 중에 변경될 수 있으며, 이로 인해 결함 검출이 실패할 수 있다. 예를 들어, 절연 구조체(470)와 같은 고저항의 얇은 디바이스 구조체(예: 얇은 산화물)에 고전압이 가해진 경우 고저항 구조체를 통해 누설 전류가 흐를 수 있으며 이에 따라 구조체가 완벽한 절연체로 기능하지 못하게 될 수 있다. 이는 회로 기능에 영향을 미치고 디바이스 결함을 초래할 수 있다. 부적절하게 형성된 재료 또는 고저항 금속층[예를 들어, 전계 효과 트랜지스터(field-effect transistor, FET)의 소스 또는 드레인 영역과 텅스텐 플러그 사이의 코발트 규화물(예: CoSi, CoSi2, Co2Si, Co3Si 등) 층]을 갖는 구조체에서도 누설 전류의 유사한 효과가 발생할 수 있다.
결함이 있는 에칭 공정은 얇은 산화물을 남길 수 있고, 이로 인해 전기적으로 연결되도록 의도된 두 구조체[예: 디바이스 구조체(440)와 기판(410)] 사이에 원치 않는 전기적 차단(예: 개방 회로)을 초래할 수 있다. 예를 들어, 디바이스 구조체(430 및 440)는 기판(410)과 접촉하여 서로 동일하게 기능하도록 설계되었을 수 있으나 제조상 오차로 인해 절연 구조체(470)가 디바이스 구조체(440)에 존재할 수 있다. 이 경우, 절연 구조체(470)는 항복 효과(breakdown effect)에 취약한 결함을 나타낼 수 있다.
도 5a 및 5b는, 본 발명의 실시예와 일치하는, 샘플의 전압 콘트라스트 반응을 나타내는 개략도를 도시한다.
일부 실시예에서, 샘플[예: 도 2의 샘플(208)]의 전압 콘트라스트 이미지는 샘플 내 하나 이상의 기저 결함을 나타낼 수 있는 패턴(예: 결함 패턴, 반복 패턴 등)을 포함할 수 있다.
예를 들어, 샘플은 자기 정렬 이중 패터닝(SADP) 또는 자기 정렬 사중 패터닝(SAQP)에 의해 처리될 수 있다. 일부 실시예에서, SADP 또는 SAQP로 처리된 샘플은 피치 워킹(pitch walking) 결함을 가질 수 있다. 피치 워킹 결함은 샘플 내에서 피처들 간에 상이한 피치가 번갈아 나타나는 결함이다. 피치 워킹 결함은 샘플 처리 중의 마스크 오정렬 또는 사전 패터닝된(pre-patterned) 피처 임계 치수의 편차로 인해 발생할 수 있다.
SADP 또는 SAQP로 처리된 샘플을 검사하는 동안, 샘플의 하나 이상의 전압 콘트라스트 이미지가 생성될 수 있다. 일부 실시예에서, SADP 또는 SAQP로 처리되거나 공정들의 조합에 의해 처리된 샘플의 전압 콘트라스트 이미지들은 전압 콘트라스트 이미지(500a)를 포함할 수 있다. 일부 실시예에서, 전압 콘트라스트 이미지(500a)는 샘플 상의 피처들의 패턴 세트를 포함할 수 있다. 일부 실시예에서, 샘플은 조합 패턴 세트들을 포함할 수 있으며, 여기서 각각의 패턴 세트는 상이한 방식으로 처리되거나 동일한 방식으로 처리될 수 있다. 예를 들어, 제 1 패턴 세트는 제 1 유형의 마스크(예를 들어, SADP 또는 SAQP로 처리됨)를 사용하여 처리되고 제 2 패턴 세트는 제 2 유형의 마스크(예를 들어, SAQP 또는 SADP로 처리됨)를 사용하여 처리될 수 있다.
일부 실시예에서, 일부 패턴 세트들은 결함을 포함하는 반면 일부 패턴 세트들은 결함을 포함하지 않을 수 있다. 결함을 갖는 패턴 세트들은, 결함을 갖는 패턴 세트들에 인접하거나 결함이 없는 패턴 세트들에 인접할 수 있다. 일부 실시예에서, 패턴 세트들은 서로 다른 유형의 결함을 가질 수 있으며, 이는 전압 콘트라스트 이미지(500a)에서 관측될 수 있다. 일부 실시예에서, 동일한 유형의 결함(예: SADP 또는 SAQP 관련 처리로부터 발생한 피치 워킹 결함)을 갖는 둘 이상의 패턴 세트가 샘플에 포함될 수 있다(예를 들어, 결함 유형이 샘플 상에서 반복될 수 있다).
예를 들어, 전압 콘트라스트 이미지(500a)는 피처(534a)에 결함이 있는 패턴 세트(530a)들을 포함할 수 있다. 피처(534a)의 결함은 샘플 상의 4개 피처들로 이루어진 다수의 패턴 세트(530a)에서 발생할 수 있으며(예를 들어, 결함이 반복될 수 있음), 이는 패턴 세트(530a)에 사용된 SAQP 공정의 사용과 관련된 실패 메커니즘을 나타낼 수 있다. 일부 실시예에서 패턴 세트(530a)는 또 다른 패턴 세트(530a)에 인접할 수 있는 반면, 일부 실시예에서 패턴 세트(530a)는 다른 유형의 피처에 인접할 수 있다[예를 들어, 패턴 세트(530a)가 SAQP로 처리되지 않은 패턴 세트(554a)에 인접하거나, 패턴 세트(530a)가 SAQP로 처리되고 결함을 갖지 않는 패턴 세트(532a)에 인접하는 등].
일부 실시예에서, 전압 콘트라스트 이미지(500a)는 피처(544a)에 결함이 있는 패턴 세트(540a)를 포함할 수 있다. 피처(544a)의 결함은 샘플 상의 2개 피처들로 이루어진 다수의 패턴 세트(540a)에서 발생할 수 있으며(예를 들어, 결함이 반복될 수 있음), 이는 패턴 세트(540a)에 사용된 SADP 공정의 사용과 관련된 실패 메커니즘을 나타낼 수 있다. 일부 실시예에서 패턴 세트(540a)는 또 다른 패턴 세트(540a)에 인접할 수 있는 반면, 일부 실시예에서 패턴 세트(540a)는 다른 유형의 피처에 인접할 수 있다[예를 들어, 패턴 세트(540a)가 SADP로 처리되지 않은 패턴 세트(552a)에 인접하거나, 패턴 세트(540a)가 SADP로 처리되고 결함을 갖지 않는 패턴 세트(542a)에 인접하는 등].
전압 콘트라스트 이미지(500a) 내 피처들의 결함은 다른 방식으로 표시될 수도 있음이 이해되어야 한다. 예를 들어, 일부 실시예에서, 피처의 결함은 피처 상의 평평하지 않은 라인(예컨대, 물결 모양)으로 표시될 수 있다.
전압 콘트라스트 이미지(500a)의 경우 X 방향으로 연장되는 피처들을 나타낼 수 있지만, 전압 콘트라스트 이미지들은 Y 방향으로 연장되는 피처들, X 및 Y 방향으로 연장되는 피처들, X 또는 Y 이외의 방향으로 연장되는 피처들 등의 여하한의 조합을 나타낼 수 있음이 이해되어야 한다.
일부 실시예에서, 샘플의 전압 콘트라스트 이미지는, 샘플 내 피처들(520b)의 바둑판(checkerboard) 패턴[예를 들어, 상이한 그레이스케일 레벨을 번갈아 나타내는 피처들]을 갖는 전압 콘트라스트 패턴(510b)을 포함할 수 있다. 전압 콘트라스트 패턴(510b)은, 샘플의 층들 사이의 오버레이 결함을 샘플이 포함함을 나타낼 수 있다.
전압 콘트라스트 패턴은, 전압 콘트라스트 이미지(500a) 또는 전압 콘트라스트 패턴(510b)에 표시된 피처들의 배열 또는 그레이스케일 레벨로만 국한되지 않는다는 점에 유의하여야 한다.
종래의 검사 방법들에 의하면 전압 콘트라스트 이미지(500a) 및 전압 콘트라스트 패턴(510b) 내 결함이 있는 패턴 세트들은 식별 가능하지 않을 수도 있는데[예를 들어, 전압 콘트라스트 이미지(500a) 또는 전압 콘트라스트 패턴(510b)과 연관된 실패 메커니즘을 알지 못할 수 있음], 이는 종래의 방법들이 전압 콘트라스트 패턴을 분석하지 않고 전압 콘트라스트 이미지 내의 개별 피처들만을 분석하기 때문이다.
도 6은, 샘플[예: 도 2의 샘플 (208)]과 연관된 실패 메커니즘을 분류 및 식별하기 위한 시스템(600)의 개략도를 도시한다. 시스템(600)은, 검사 시스템(610), 레이아웃 구성요소(620), 전도성 경로(conductive path) 구성요소(630), 시뮬레이션 구성요소(640), 및 분류 구성요소(650)를 포함할 수 있다. 검사 시스템(610), 레이아웃 구성요소(620), 전도성 경로 구성요소(630), 시뮬레이션 구성요소(640), 및 분류 구성요소(650)는 물리적으로(예를 들어 케이블에 의해) 또는 원격으로 서로(직접 또는 간접적으로) 전기적으로 커플링될 수 있다. 검사 시스템(610)은 도 1 및 도 2와 관련하여 설명된 시스템일 수 있으며, 웨이퍼[예: 도 2의 샘플(208) 참조]의 이미지를 획득하는 데 사용된다. 일부 실시예에서, 시스템(600)의 구성요소들은 하나 이상의 서버로서 구현될 수 있다(예를 들어, 각각의 서버는 각자의 프로세서를 포함함). 일부 실시예에서, 시스템(600)의 구성요소들은 시스템(600)의 하나 이상의 데이터베이스로부터 데이터를 가져올 수 있는 소프트웨어로서 구현될 수 있다. 일부 실시예에서, 시스템(600)은 하나의 서버 또는 복수의 서버를 포함할 수 있다. 일부 실시예에서, 시스템(600)은 제어기[예: 도 1의 제어기(109), 도 2의 제어기(109)]에 의해 구현되는 하나 이상의 모듈을 포함할 수 있다.
레이아웃 구성요소(620)는 프로세서(622) 및 저장소(624)를 포함할 수 있다. 레이아웃 구성요소(620)는 또한 전도성 경로 구성요소(630)로 데이터를 전송하기 위한 통신 인터페이스(626)를 포함할 수 있다. 프로세서(622)는, 샘플의 현상(예: 리소그래피)에 사용될 레지스트 레이아웃 디자인 또는 최종 층(final layer) 레이아웃 디자인과 같은 하나 이상의 레이아웃 디자인을 선택하도록 구성될 수 있다. 일부 실시예에서, 레이아웃 디자인은 샘플의 내부 디자인을 반영할 수 있다. 레이아웃 디자인은 샘플 상에서 현상될 수 있는 하나 이상의 레이아웃 구조체(예: 피처들의 레이아웃)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 레이아웃 디자인이 샘플의 하나 이상의 층에 있을 수 있다.
레이아웃 디자인은 웨이퍼 디자인에 대한 레이아웃 파일에 저장될 수 있다. 레이아웃 파일은 GDS(Graphic Database System) 형식, GDS II(Graphic Database System II) 형식, OASIS(Open Artwork System Interchange Standard) 형식, 또는 CIF(Caltech Intermediate Format) 등의 형식일 수 있다. 웨이퍼 디자인은 웨이퍼 상에 포함하기 위한 패턴 또는 구조체를 포함할 수 있다. 패턴 또는 구조체는, 포토리소그래피 마스크 또는 레티클로부터 웨이퍼로 피처들을 전사하는 데 사용되는 마스크 패턴일 수 있다. 일부 실시예에서, GDS 또는 OASIS 등의 형식의 레이아웃은, 평면형 기하학적 형상, 텍스트, 및 웨이퍼 디자인과 관련된 기타 정보를 나타내는 이진(binary) 파일 형식에 저장된 피처 정보를 포함할 수 있다. 일부 실시예에서, 레이아웃 디자인은 검사 시스템(610)의 시야(field of view, FOV)에 대응할 수 있다[예를 들어, 검사 시스템(610)의 FOV는 레이아웃 디자인의 하나 이상의 레이아웃 구조체를 포함할 수 있음]. 일부 실시예에서, 레이아웃 디자인은 검사된 샘플에 기반하여(예를 들어, 샘플 상에서 식별된 레이아웃들에 기반하여) 선택될 수 있다. 레이아웃 구성요소(620)는 선택된 하나 이상의 레이아웃 디자인을 포함하는 데이터를 전도성 경로 구성요소(630)로 전송할 수 있다.
전도성 경로 구성요소(630)는 프로세서(632) 및 저장소(634)를 포함할 수 있다. 전도성 경로 구성요소(630)는 또한 레이아웃 구성요소(620)로부터 데이터를 수신하고 시뮬레이션 구성요소(640)로 데이터를 전송하기 위한 통신 인터페이스(636)를 포함할 수 있다. 프로세서(632)는 레이아웃 구성요소(620)로부터 하나 이상의 선택된 레이아웃 디자인을 수신하도록 구성될 수 있다. 프로세서(632)는 선택된 하나 이상의 레이아웃 디자인으로부터 하나 이상의 전도성 경로를 규정(define) 하도록 구성될 수 있다. 예를 들어, 샘플의 일부 부분은 전도성인 반면 샘플의 다른 일부 부분은 절연성일 수 있다. 샘플 내의 하나 이상의 전도성 경로를 사용하여 샘플의 기대(expected) 전압 콘트라스트 이미지를 생성할 수 있다.
예를 들어, 2개의 층이 하나 이상의 비아(via) 및 완벽한 오버레이에 의해 연결된 샘플은 2개의 층 사이에 완벽한 전도성 경로를 가질 수 있다. 2개의 층이 하나 이상의 비아로 연결되며 오버레이 결함이 있는 샘플은 2개의 층 사이에 완벽한 전도성 경로를 갖지 않을 수 있다. 완벽한 전도성 경로를 가진 샘플의 기대 전압 콘트라스트 이미지는 오버레이 결함이 있는 샘플의 기대 전압 콘트라스트 이미지와 상이할 수 있다. 따라서, 프로세서(632)는 선택된 하나 이상의 레이아웃 디자인에 기반하여 샘플 내의 전도성 경로들(예: 층 내의 전도성 경로, 복수의 층 내의 하나 이상의 전도성 경로, 복수의 층 내의 하나의 전도성 경로, 복수의 전도성 경로를 갖는 하나의 층 등)을 규정할 수 있다. 즉, 샘플에 사용된 레이아웃 디자인에 따라 상이한 전압 콘트라스트 패턴[예: 도 5a의 전압 콘트라스트 이미지(500a)의 패턴 세트, 도 5b의 전압 콘트라스트 패턴(510b)]을 갖는 전압 콘트라스트 이미지들이 생성될 수 있다. 전도성 경로 구성요소(630)는, 규정된 하나 이상의 전도성 경로 및 선택된 하나 이상의 레이아웃 디자인을 포함하는 데이터를 시뮬레이션 구성요소(640)로 전송할 수 있다.
시뮬레이션 구성요소(640)는 프로세서(642) 및 저장소(644)를 포함할 수 있다. 시뮬레이션 구성요소(640)는 또한 전도성 경로 구성요소(630)로부터 데이터를 수신하고 분류 구성요소(650)로 데이터를 전송하기 위한 통신 인터페이스(646)를 포함할 수 있다. 프로세서(642)는 전도성 경로 구성요소(630)로부터 하나 이상의 규정된 전도성 경로 및 하나 이상의 레이아웃 디자인을 수신하도록 구성될 수 있다. 프로세서(642)는 하나 이상의 레이아웃 디자인 및 하나 이상의 규정된 전도성 경로를 사용하여 하나 이상의 섭동(perturbation) 시뮬레이션을 수행하도록 구성될 수 있다. 예를 들어, 샘플의 섭동 시뮬레이션을 사용하여, 결함의 근본 원인(root causes)들과 전압 콘트라스트 이미지 내 전압 콘트라스트 패턴들 사이의 관계에 있어서 여러 다른 감도(sensitivity)를 구축할 수 있다.
예를 들어, 섭동 시뮬레이션은, 샘플 내에서 오차(예: 배치 오차, 임계 치수 오차, 오버레이 오차, 크기 오차 등)가 유발될 수 있는 샘플 패터닝 실험들을 시뮬레이션할 수 있다. 일부 실시예에서, 오차는 샘플의 하나의 층 내에 존재하거나 서로 다른 층들 사이에 존재할 수 있다. 예를 들어, 오버레이 오차의 시뮬레이션은 샘플의 서로 다른 층들 내의 레이아웃 디자인을 시뮬레이션함으로써 이루어질 수 있으며, 이때 레이아웃 디자인들은 샘플의 탑 뷰(top view) 상에서 서로에 대하여 변위될 수 있다. 일부 실시예에서, 시뮬레이션은 샘플 상의 레이아웃 디자인 군(groups)들을 포함할 수 있다. 일부 실시예에서, 프로세서(642)는 샘플 처리에 사용되는 서로 다른 패터닝 단계들 또는 재료들을 시뮬레이션할 수 있다.
일부 실시예에서, 레이아웃 디자인의 (예를 들어, GDS 형식인) 레이아웃 파일을 사용해 샘플 내의 하나 이상의 층에 대한 오버레이 또는 임계 치수 차이(예: 결함)를 시뮬레이션할 수 있으며, 이에 따라 시스템(600)이 샘플의 검사 중에 결함을 포함하는 특정 층들을 식별하고 결함의 근본 원인을 식별할 수 있다.
일부 실시예에서, 프로세서(642)는 하나 이상의 섭동 시뮬레이션에 기반하여 하나 이상의 전압 콘트라스트 이미지를 생성할 수 있으며, 이때 각각의 전압 콘트라스트 이미지는 전압 콘트라스트 패턴[예: 도 5a의 전압 콘트라스트 이미지 (500a)의 패턴 세트, 도 5b의 전압 콘트라스트 패턴(510b)]을 가질 수 있다. 프로세서(642)는, 실험들을 시뮬레이션하여 샘플에 대한 실제 실험을 피함으로써 자원(예: 시간, 비용 등)을 절감하는 이점을 가질 수 있다.
시뮬레이션 구성요소(640)는 섭동 시뮬레이션 및 생성된 전압 콘트라스트 이미지를 포함하는 데이터를 분류 구성요소(650)로 전송할 수 있다.
분류 구성요소(650)는 프로세서(652) 및 저장소(654)를 포함할 수 있다. 분류 구성요소(650)는 또한 시뮬레이션 구성요소(640)로부터 데이터를 수신하기 위한 통신 인터페이스(656)를 포함할 수 있다. 프로세서(652)는 시뮬레이션 구성요소(640)로부터 섭동 시뮬레이션 및 하나 이상의 생성된 전압 콘트라스트 이미지를 수신하도록 구성될 수 있다. 프로세서(652)는, 프로세서(642)에 의해 생성된 하나 이상의 전압 콘트라스트 이미지를 비교하고, 하나 이상의 섭동 시뮬레이션과 하나 이상의 전압 콘트라스트 패턴 사이의 하나 이상의 관계(예: 상관관계)를 판정함으로써 분류자를 구성하도록 구성될 수 있다. 예를 들어, 하나 이상의 섭동 시뮬레이션에 기반하여, 프로세서(652)는 샘플의 레이아웃 디자인들(예: 실패 또는 결함에 대한 서로 다른 근본 원인을 갖는 레이아웃 디자인들, 실패 또는 결함을 초래하는 것으로 알려진 레이아웃 디자인들 등)과 연관된 서로 다른 실패 메커니즘들과 전압 콘트라스트 이미지의 기대(예를 들어, 관측되거나 대응하는) 전압 콘트라스트 패턴 사이의 관계를 도출할 수 있다.
일부 실시예에서, 프로세서(652)는 머신 러닝(예: 분류자 알고리즘) 등을 사용하여 순람표(look-up table)를 구축함으로써 분류자를 구성할 수 있다.
분류 구성요소(650)는 분류자를 포함하는 데이터를 검사 시스템(610)으로 전송할 수 있다.
검사 시스템(610)은 하나 이상의 샘플을 검사하는 동안 분류 구성요소(650)에 의해 구성된 분류자를 사용할 수 있다. 예를 들어, 검사 시스템(610)은 검사 중에 샘플의 하나 이상의 전압 콘트라스트 이미지를 생성할 수 있으며, 여기서 전압 콘트라스트 이미지는 하나 이상의 전압 콘트라스트 패턴을 포함한다. 검사 시스템(610)은 분류자를 사용하여 전압 콘트라스트 패턴을 식별(예를 들어, 인식)하고 샘플의 하나 이상의 실패 메커니즘(예: 임의의 실패 또는 결함의 근본 원인)을 판정할 수 있다. 검사 시스템(610)은, 유리하게는 분류자를 사용하여 검사 중에 자동으로 실패 또는 결함(예: 배치 오차, 임계 치수 오차, 오버레이 오차, 크기 오차 등)을 분류할 수 있다. 일부 실시예에서, 검사 시스템(610)은, 생성된 전압 콘트라스트 패턴에 기반하여, 유리하게는 분류자를 사용하여 검사 중에 하나 이상의 결함이 존재하는 특정 층들을 식별할 수 있다.
예를 들어, 검사 시스템(610)은 전압 콘트라스트 패턴을 포함하는 샘플의 전압 콘트라스트 이미지를 생성할 수 있다. 전압 콘트라스트 패턴[예: 도 5a의 전압 콘트라스트 이미지(500a)의 패턴 세트]은, SADP 공정의 사용과 관련되거나[예: 도 5a의 2개 피처들로 이루어진 패턴 세트(540a) 내의 결함] SAQP 공정의 사용과 관련된[예: 도 5a의 4개 피처들로 이루어진 패턴 세트(530a) 내의 결함] 결함들[예: 도 5a의 피처(534a), 도 5a의 피처(544a)]을 포함할 수 있다. 검사 시스템(610)은 분류자를 사용하여 전압 콘트라스트 패턴을 인식하고, 샘플 내 결함의 근본 원인(예: 실패 메커니즘)이 샘플의 SADP 또는 SAQP에서 비롯된 피치 워킹임을 판정할 수 있다.
일부 실시예에서, 검사 시스템(610)은 전압 콘트라스트 패턴을 포함하는 샘플의 전압 콘트라스트 이미지를 생성할 수 있다. 전압 콘트라스트 패턴[예: 도 5b의 전압 콘트라스트 패턴(510b)]은 피처들의 바둑판 패턴[예: 상이한 그레이스케일 레벨을 번갈아 나타내는 도 5b의 피처들(520B)]을 포함할 수 있다. 검사 시스템(610)은 분류자를 사용하여 전압 콘트라스트 패턴을 인식하고, 샘플 내 결함의 근본 원인(예: 실패 메커니즘)이 샘플의 층들 사이의 오버레이 결함임을 판정할 수 있다.
이제, 본 발명의 실시예와 일치하는, 샘플과 연관된 실패 메커니즘을 분류 및 식별하는 예시적인 프로세스(700)를 도시하는 흐름도인 도 7에 대한 참조가 이루어진다. 프로세스(700)의 단계들은, 컴퓨팅 디바이스[예: 예시의 목적상 도 1의 제어기(109)] 상에서 실행되거나 컴퓨팅 디바이스의 기능들을 기타 다른 방식으로 사용하는 시스템[예: 도 6의 시스템(600)]에 의해 수행될 수 있다. 도시된 방법(700)은, 단계들의 순서를 수정하고 추가적인 단계를 포함하도록 변경될 수 있다는 점이 이해된다.
701단계에서, [도 6의 프로세서(622)를 사용하는] 시스템은, 샘플의 현상(예: 리소그래피)에 사용될 레지스트 레이아웃 디자인 또는 최종 층 레이아웃 디자인과 같은 하나 이상의 레이아웃 디자인을 선택할 수 있다. 일부 실시예에서, 레이아웃 디자인은 샘플의 내부 디자인을 반영할 수 있다. 레이아웃 디자인은 샘플 상에서 현상될 수 있는 하나 이상의 레이아웃 구조체(예: 피처들의 레이아웃)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 레이아웃 디자인이 샘플의 하나 이상의 층에 있을 수 있다.
레이아웃 디자인은 웨이퍼 디자인에 대한 레이아웃 파일에 저장될 수 있다. 레이아웃 파일은 GDS(Graphic Database System) 형식, GDS II(Graphic Database System II) 형식, OASIS(Open Artwork System Interchange Standard) 형식, 또는 CIF(Caltech Intermediate Format) 등의 형식일 수 있다. 웨이퍼 디자인은 웨이퍼 상에 포함하기 위한 패턴 또는 구조체를 포함할 수 있다. 패턴 또는 구조체는, 포토리소그래피 마스크 또는 레티클로부터 웨이퍼로 피처들을 전사하는 데 사용되는 마스크 패턴일 수 있다. 일부 실시예에서, GDS 또는 OASIS 등의 형식의 레이아웃은, 평면형 기하학적 형상, 텍스트, 및 웨이퍼 디자인과 관련된 기타 정보를 나타내는 이진 파일 형식으로 저장된 피처 정보를 포함할 수 있다. 일부 실시예에서, 레이아웃 디자인은 레이아웃 시스템[예: 도 6의 검사 시스템(610)]의 시야(FOV)에 대응할 수 있다.
703단계에서, 시스템[예: 도 6의 프로세서(632)]은 선택된 하나 이상의 레이아웃 디자인으로부터 하나 이상의 전도성 경로를 규정할 수 있다. 예를 들어, 샘플의 일부 부분은 전도성인 반면 샘플의 다른 일부 부분은 절연성일 수 있다. 샘플 내의 하나 이상의 전도성 경로를 사용하여 샘플의 기대(expected) 전압 콘트라스트 이미지를 생성할 수 있다. 예를 들어, 2개의 층이 하나 이상의 비아 및 완벽한 오버레이에 의해 연결된 샘플은 2개의 층 사이에 완벽한 전도성 경로를 가질 수 있다. 2개의 층이 하나 이상의 비아로 연결되며 오버레이 결함이 있는 샘플은 2개의 층 사이에 완벽한 전도성 경로를 갖지 않을 수 있다. 완벽한 전도성 경로를 가진 샘플의 기대 전압 콘트라스트 이미지는 오버레이 결함이 있는 샘플의 기대 전압 콘트라스트 이미지와 상이할 수 있다. 따라서, 시스템은, 선택된 하나 이상의 레이아웃 디자인에 기반하여 샘플 내의 전도성 경로들(예: 층 내의 전도성 경로, 복수의 층 내의 하나 이상의 전도성 경로, 복수의 층 내의 하나의 전도성 경로, 복수의 전도성 경로를 갖는 하나의 층 등)을 규정해야 한다.
705단계에서, 시스템[예: 도 6의 프로세서(642)]은 하나 이상의 패턴 디자인 및 하나 이상의 규정된 전도성 경로를 사용하여 하나 이상의 섭동 시뮬레이션을 수행할 수 있다. 예를 들어, 샘플의 섭동 시뮬레이션을 사용하여, 결함의 근본 원인들과 전압 콘트라스트 이미지 내 전압 콘트라스트 패턴들 사이의 관계에 있어서 여러 다른 감도를 구축할 수 있다.
예를 들어, 섭동 시뮬레이션은, 샘플 내에서 오차(예: 배치 오차, 임계 치수 오차, 오버레이 오차, 크기 오차 등)가 유발될 수 있는 샘플 패터닝 실험들을 시뮬레이션할 수 있다. 일부 실시예에서, 오차는 샘플의 하나의 층 내에 존재하거나 서로 다른 층들 사이에 존재할 수 있다. 예를 들어, 오버레이 오차의 시뮬레이션은 샘플의 서로 다른 층들 내의 레이아웃 디자인을 시뮬레이션함으로써 이루어질 수 있으며, 이때 레이아웃 디자인들은 샘플의 탑 뷰 상에서 서로에 대하여 변위될 수 있다. 일부 실시예에서, 시뮬레이션은 샘플 상의 레이아웃 디자인 군들을 포함할 수 있다. 일부 실시예에서, 시스템은 샘플 처리에 사용되는 서로 다른 패터닝 단계들 또는 재료들을 시뮬레이션할 수 있다.
일부 실시예에서, 레이아웃 디자인의 (예를 들어, GDS 형식인) 레이아웃 파일을 사용해 샘플 내의 하나 이상의 층에 대한 오버레이 또는 임계 치수 차이(예: 결함)를 시뮬레이션할 수 있으며, 이에 따라 시스템이 샘플의 검사 중에 결함을 포함하는 특정 층들을 식별하고 결함의 근본 원인을 식별할 수 있다.
707단계에서, 시스템[예: 도 6의 프로세서(642)]은 하나 이상의 섭동 시뮬레이션에 기반하여 하나 이상의 전압 콘트라스트 이미지를 생성할 수 있으며, 이때 각각의 전압 콘트라스트 이미지는 전압 콘트라스트 패턴[예: 도 5a의 전압 콘트라스트 이미지 (500a)의 패턴 세트, 도 5b의 전압 콘트라스트 패턴(510b)]을 가질 수 있다. 예를 들어, 섭동 시뮬레이션에서 사용된 샘플의 레이아웃 디자인에 따라 상이한 전압 콘트라스트 패턴[예: 도 5a의 전압 콘트라스트 이미지(500a)의 패턴 세트, 도 5b의 전압 콘트라스트 패턴(510b)]을 갖는 전압 콘트라스트 이미지들이 생성될 수 있다. 시스템은, 실험들을 시뮬레이션하여 샘플에 대한 실제 실험을 피함으로써 자원(예: 시간, 비용 등)을 절감하는 이점을 가질 수 있다.
709단계에서, 시스템[예: 도 6의 프로세서(652)]은, 생성된 전압 콘트라스트 이미지들을 비교하고, 하나 이상의 섭동 시뮬레이션과 하나 이상의 전압 콘트라스트 패턴 사이의 하나 이상의 관계(예: 상관관계)를 판정함으로써 분류자를 구성할 수 있다. 예를 들어, 하나 이상의 섭동 시뮬레이션에 기반하여, 시스템은 샘플의 레이아웃 디자인들(예: 실패 또는 결함에 대한 서로 다른 근본 원인을 갖는 레이아웃 디자인들, 실패 또는 결함을 초래하는 것으로 알려진 레이아웃 디자인들 등)과 연관된 서로 다른 실패 메커니즘들과 전압 콘트라스트 이미지의 기대(예를 들어, 관측되거나 대응하는) 전압 콘트라스트 패턴 사이의 관계를 도출할 수 있다.
일부 실시예에서, 시스템은 머신 러닝(예: 분류자 알고리즘) 등을 사용하여 순람표를 구축함으로써 분류자를 구성할 수 있다.
711 단계에서, 시스템[예: 검사 시스템(610)]은 검사 중에 분류자를 사용하여 하나 이상의 샘플과 연관된 복수의 실패 메커니즘을 식별할 수 있다. 예를 들어, 시스템은 검사 중에 샘플의 하나 이상의 전압 콘트라스트 이미지를 생성할 수 있으며, 여기서 전압 콘트라스트 이미지는 하나 이상의 전압 콘트라스트 패턴을 포함한다. 시스템은 분류자를 사용하여 전압 콘트라스트 패턴을 식별(예를 들어, 인식)하고 샘플의 하나 이상의 실패 메커니즘(예: 임의의 실패 또는 결함의 근본 원인)을 판정할 수 있다. 시스템은, 유리하게는 분류자를 사용하여 검사 중에 자동으로 실패 또는 결함(예: 배치 오차, 임계 치수 오차, 오버레이 오차, 크기 오차 등)을 분류할 수 있다. 일부 실시예에서, 시스템은, 생성된 전압 콘트라스트 패턴에 기반하여, 유리하게는 분류자를 사용하여 검사 중에 하나 이상의 결함이 존재하는 특정 층들을 식별할 수 있다.
예를 들어, 시스템은 전압 콘트라스트 패턴을 포함하는 샘플의 전압 콘트라스트 이미지를 생성할 수 있다. 전압 콘트라스트 패턴[예: 도 5a의 전압 콘트라스트 이미지(500a)의 패턴 세트]은, SADP 공정의 사용과 관련되거나[예: 도 5a의 2개 피처들로 이루어진 패턴 세트(540a) 내의 결함] SAQP 공정의 사용과 관련된[예: 도 5a의 4개 피처들로 이루어진 패턴 세트(530a) 내의 결함] 결함들[예: 도 5a의 피처(534a), 도 5a의 피처(544a)]을 포함할 수 있다. 시스템은 분류자를 사용하여 전압 콘트라스트 패턴을 인식하고, 샘플 내 결함의 근본 원인(예: 실패 메커니즘)이 샘플의 SADP 또는 SAQP에서 비롯된 피치 워킹임을 판정할 수 있다.
일부 실시예에서, 시스템은 전압 콘트라스트 패턴을 포함하는 샘플의 전압 콘트라스트 이미지를 생성할 수 있다. 전압 콘트라스트 패턴[예: 도 5b의 전압 콘트라스트 패턴(510b)]은 피처들의 바둑판 패턴[예: 상이한 그레이스케일 레벨을 번갈아 나타내는 도 5b의 피처들(520B)]을 포함할 수 있다. 시스템은 분류자를 사용하여 전압 콘트라스트 패턴을 인식하고, 샘플 내 결함의 근본 원인(예: 실패 메커니즘)이 샘플의 층들 사이의 오버레이 결함임을 판정할 수 있다.
본 발명의 실시예와 일치하는, 제어기[예: 도 1 의 제어기(109)]의 프로세서가 전자 빔 툴을 제어하기 위한 명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체가 제공될 수 있다. 비일시적 매체의 통상적인 형태는, 예를 들어, 플로피 디스크, 플렉시블 디스크, 하드 디스크, 솔리드 스테이트 드라이브, 자기 테이프, 또는 기타 여하한의 자기 데이터 저장 매체, 콤팩트 디스크 읽기 전용 메모리(CD-ROM), 기타 여하한의 광학 데이터 저장 매체, 홀(hole)들의 패턴을 갖는 물리적 매체, 랜덤 액세스 메모리(RAM), 프로그래밍 가능한 읽기 전용 메모리(PROM), 및 삭제 및 프로그래밍 가능한 읽기 전용 메모리(EPROM), FLASH-EPROM 또는 기타 여하한의 플래시 메모리, 비휘발성 랜덤 액세스 메모리(NVRAM), 캐시, 레지스터, 기타 여하한의 메모리 칩 또는 카트리지, 및 이들의 네트워크된 버전들을 포함한다.
실시예는 다음 항들을 사용하여 추가로 설명될 수 있다.
1. 실패 메커니즘(failure mechanism)을 식별하는 방법으로서: 샘플의 제 1 복수의 전압 콘트라스트(contrast) 이미지를 분석하여 복수의 결함을 식별하는 단계; 및 상기 복수의 결함의 서브세트(subset)의 패턴을 분석하여 상기 복수의 결함의 상기 서브세트에 대한 실패 메커니즘을 판정하는 단계를 포함하는, 방법.
2. 제 1 항에 있어서, 상기 실패 메커니즘의 판정을 용이하게 하기 위해, 상기 복수의 결함의 상기 서브세트의 상기 패턴과 상기 샘플과 연관된 복수의 레이아웃 디자인 사이의 상관관계를 분석하는 단계를 더 포함하는, 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 복수의 결함의 상기 서브세트의 상기 패턴을 분석하여 상기 결함의 상기 서브세트에 대한 범주(classification)를 판정하는 단계를 더 포함하는, 방법.
4. 제 3 항에 있어서, 상기 실패 메커니즘을 판정하는 단계 및 상기 범주를 판정하는 단계는 분류자(classifier)를 사용하는 단계를 더 포함하며, 상기 분류자는: 복수의 섭동(perturbation) 시뮬레이션에 기반하여 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계 - 상기 제 2 복수의 전압 콘트라스트 이미지는 복수의 전압 콘트라스트 패턴을 포함함 - ; 및 상기 제 2 복수의 전압 콘트라스트 이미지를 비교하고, 상기 복수의 섭동 시뮬레이션과 상기 제 2 복수의 전압 콘트라스트 패턴 사이의 복수의 상관관계를 판정하는 단계를 수행함으로써 구성되는, 방법.
5. 제 4 항에 있어서, 복수의 레이아웃 디자인을 선택하는 단계 - 상기 복수의 레이아웃 디자인은 샘플의 복수의 피처를 포함함 - ; 및 상기 복수의 레이아웃 디자인 내의 전도성 경로(conductive path)를 규정하는 단계를 수행함에 따라 상기 복수의 섭동 시뮬레이션을 수행하는 단계를 더 포함하는, 방법.
6. 제 5 항에 있어서, 상기 복수의 레이아웃 디자인은 샘플 내의 복수의 층(layers) 내에 존재하는, 방법.
7. 제 5 항 또는 제 6 항에 있어서, 상기 전도성 경로는 복수의 전도성 경로를 포함하는, 방법.
8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인 중 각각의 레이아웃 디자인은 규정된 전도성 경로를 포함하는, 방법.
9. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인의 서브세트가 규정된 전도성 경로를 포함하는, 방법.
10. 제 9 항에 있어서, 상기 복수의 레이아웃 디자인의 상기 서브세트는 샘플 내의 복수의 층을 포함하는, 방법.
11. 제 4 항 내지 제 10 항 중 어느 한 항에 있어서, 복수의 섭동 시뮬레이션에 기반하여 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계는, 샘플 내에서 오차를 유발하는 단계를 포함하는, 방법.
12. 제 11 항에 있어서, 상기 오차는 배치 오차, 임계 치수 오차, 오버레이 오차, 및 크기 오차 중 어느 하나를 포함하는, 방법.
13. 제 11 항 또는 제 12 항에 있어서, 상기 오차는 샘플의 소정의 층 내에 존재하는, 방법.
14. 제 13 항에 있어서, 상기 소정의 층은 복수의 층인, 방법.
15. 제 4 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중의 복수의 시뮬레이션된 패터닝 단계를 포함하는, 방법.
16. 제 4 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중에 사용되는 복수의 재료를 포함하는, 방법.
17. 제 4 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 각각의 전압 콘트라스트 패턴은 샘플 상의 피처들의 레이아웃을 포함하는, 방법.
18. 제 4 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 복수의 실패 메커니즘은 샘플 내 결함의 복수의 근본 원인(root causes)을 포함하는, 방법.
19. 제 18 항에 있어서, 상기 결함은 상기 샘플의 소정의 층 내에 존재하는, 방법.
20. 제 19 항에 있어서, 상기 소정의 층은 복수의 층인, 방법.
21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 피처들의 반복 패턴을 포함하는, 방법.
22. 제 21 항에 있어서, 상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 자기 정렬 이중 패터닝(self-aligned double patterning) 또는 자기 정렬 사중 패터닝(self-aligned quadruple patterning) 중 어느 하나로 인한 피치 워킹(pitch walking)을 포함하는, 방법.
23. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 바둑판형(checkerboard) 피처들을 포함하는, 방법.
24. 제 23 항에 있어서, 상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 복수의 층 사이의 오버레이 결함을 포함하는, 방법.
25. 실패 메커니즘을 식별하기 위한 시스템으로서, 상기 시스템으로 하여금: 샘플의 제 1 복수의 전압 콘트라스트 이미지를 분석하여 복수의 결함을 식별하는 단계; 및 상기 복수의 결함의 서브세트의 패턴을 분석하여 상기 복수의 결함의 상기 서브세트에 대한 실패 메커니즘을 판정하는 단계를 수행하게 하도록 구성된 회로를 포함하는 제어기를 포함하는, 시스템.
26. 제 25 항에 있어서, 상기 제어기는, 상기 시스템으로 하여금: 상기 실패 메커니즘의 판정을 용이하게 하기 위해, 상기 복수의 결함의 상기 서브세트의 상기 패턴과 상기 샘플과 연관된 복수의 레이아웃 디자인 사이의 상관관계를 분석하는 단계를 더 수행하게 하도록 구성된 회로를 포함하는, 시스템.
27. 제 25 항 또는 제 26 항에 있어서, 상기 제어기는, 상기 시스템으로 하여금: 상기 복수의 결함의 상기 서브세트의 상기 패턴을 분석하여 상기 결함의 상기 서브세트에 대한 범주를 판정하는 단계를 더 수행하게 하도록 구성된 회로를 포함하는, 시스템.
28. 제 27 항에 있어서, 상기 실패 메커니즘을 판정하는 단계 및 상기 범주를 판정하는 단계는 분류자를 사용하는 단계를 더 포함하며, 상기 분류자는: 복수의 섭동 시뮬레이션에 기반하여 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계 - 상기 제 2 복수의 전압 콘트라스트 이미지는 복수의 전압 콘트라스트 패턴을 포함함 - ; 및 상기 제 2 복수의 전압 콘트라스트 이미지를 비교하고, 상기 복수의 섭동 시뮬레이션과 상기 제 2 복수의 전압 콘트라스트 패턴 사이의 복수의 상관관계를 판정하는 단계를 수행함으로써 구성되는, 시스템.
29. 제 28 항에 있어서, 상기 제어기는, 상기 시스템으로 하여금, 복수의 레이아웃 디자인을 선택하는 단계 - 상기 복수의 레이아웃 디자인은 샘플의 복수의 피처를 포함함 - ; 및 상기 복수의 레이아웃 디자인 내의 전도성 경로를 규정하는 단계를 수행함에 따라 상기 복수의 섭동 시뮬레이션을 더 수행하게 하도록 구성된 회로를 포함하는, 시스템.
30. 제 29 항에 있어서, 상기 복수의 레이아웃 디자인은 샘플 내의 복수의 층 내에 존재하는, 시스템.
31. 제 29 항 또는 제 30 항에 있어서, 상기 전도성 경로는 복수의 전도성 경로를 포함하는, 시스템.
32. 제 29 항 내지 제 31 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인 중 각각의 레이아웃 디자인은 규정된 전도성 경로를 포함하는, 시스템.
33. 제 29 항 내지 제 31 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인의 서브세트가 규정된 전도성 경로를 포함하는, 시스템.
34. 제 33 항에 있어서, 상기 복수의 레이아웃 디자인의 상기 서브세트는 샘플 내의 복수의 층을 포함하는, 시스템.
35. 제 28 항 내지 제 34 항 중 어느 한 항에 있어서, 복수의 섭동 시뮬레이션에 기반하여 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계는, 샘플 내에서 오차를 유발하는 단계를 포함하는, 시스템.
36. 제 35 항에 있어서, 상기 오차는 배치 오차, 임계 치수 오차, 오버레이 오차, 및 크기 오차 중 어느 하나를 포함하는, 시스템.
37. 제 35 항 또는 제 36 항에 있어서, 상기 오차는 샘플의 소정의 층 내에 존재하는, 시스템.
38. 제 37 항에 있어서, 상기 소정의 층은 복수의 층인, 시스템.
39. 제 28 항 내지 제 38 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중의 복수의 시뮬레이션된 패터닝 단계를 포함하는, 시스템.
40. 제 28 항 내지 제 39 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중에 사용되는 복수의 재료를 포함하는, 시스템.
41. 제 28 항 내지 제 40 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 각각의 전압 콘트라스트 패턴은 샘플 상의 피처들의 레이아웃을 포함하는, 시스템.
42. 제 28 항 내지 제 41 항 중 어느 한 항에 있어서, 상기 복수의 실패 메커니즘은 샘플 내 결함의 복수의 근본 원인을 포함하는, 시스템.
43. 제 42 항에 있어서, 상기 결함은 상기 샘플의 소정의 층 내에 존재하는, 시스템.
44. 제 43 항에 있어서, 상기 소정의 층은 복수의 층인, 시스템.
45. 제 25 항 내지 제 44 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 피처들의 반복 패턴을 포함하는, 시스템.
46. 제 45 항에 있어서, 상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 자기 정렬 이중 패터닝 또는 자기 정렬 사중 패터닝 중 어느 하나로 인한 피치 워킹을 포함하는, 시스템.
47. 제 25 항 내지 제 44 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 바둑판형 피처들을 포함하는, 시스템.
48. 제 47 항에 있어서, 상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 복수의 층 사이의 오버레이 결함을 포함하는, 시스템.
49. 명령어 세트를 저장하는 비일시적 컴퓨터 판독 가능 매체로서, 상기 명령어 세트는 컴퓨팅 디바이스(computing device)의 적어도 하나의 프로세서에 의해 실행 가능하여 상기 컴퓨팅 디바이스로 하여금 실패 메커니즘을 분류 및 식별하는 방법을 수행하게 하며, 상기 방법은: 샘플의 제 1 복수의 전압 콘트라스트 이미지를 분석하여 복수의 결함을 식별하는 단계; 및 상기 복수의 결함의 서브세트의 패턴을 분석하여 상기 복수의 결함의 상기 서브세트에 대한 실패 메커니즘을 판정하는 단계를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
50. 제 49 항에 있어서, 컴퓨팅 디바이스의 적어도 하나의 프로세서에 의해 실행 가능한 상기 명령어 세트는, 상기 컴퓨팅 디바이스로 하여금: 상기 실패 메커니즘의 판정을 용이하게 하기 위해, 상기 복수의 결함의 상기 서브세트의 상기 패턴과 상기 샘플과 연관된 복수의 레이아웃 디자인 사이의 상관관계를 분석하는 단계를 더 수행하게 하는, 비일시적 컴퓨터 판독 가능 매체.
51. 제 49 항 또는 제 50 항에 있어서, 컴퓨팅 디바이스의 적어도 하나의 프로세서에 의해 실행 가능한 상기 명령어 세트는, 상기 컴퓨팅 디바이스로 하여금: 상기 복수의 결함의 상기 서브세트의 상기 패턴을 분석하여 상기 결함의 상기 서브세트에 대한 범주를 판정하는 단계를 더 수행하게 하는, 비일시적 컴퓨터 판독 가능 매체.
52. 제 51 항에 있어서, 상기 실패 메커니즘을 판정하는 단계 및 상기 범주를 판정하는 단계는 분류자를 사용하는 단계를 더 포함하며, 상기 분류자는: 복수의 섭동 시뮬레이션에 기반하여 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계 - 상기 제 2 복수의 전압 콘트라스트 이미지는 복수의 전압 콘트라스트 패턴을 포함함 - ; 및 상기 제 2 복수의 전압 콘트라스트 이미지를 비교하고, 상기 복수의 섭동 시뮬레이션과 상기 제 2 복수의 전압 콘트라스트 패턴 사이의 복수의 상관관계를 판정하는 단계를 수행함으로써 구성되는, 비일시적 컴퓨터 판독 가능 매체.
53. 제 52 항에 있어서, 컴퓨팅 디바이스의 적어도 하나의 프로세서에 의해 실행 가능한 상기 명령어 세트는, 상기 컴퓨팅 디바이스로 하여금, 복수의 레이아웃 디자인을 선택하는 단계 - 상기 복수의 레이아웃 디자인은 샘플의 복수의 피처를 포함함 - ; 및 상기 복수의 레이아웃 디자인 내의 전도성 경로를 규정하는 단계를 수행함에 따라 상기 복수의 섭동 시뮬레이션을 더 수행하게 하는, 비일시적 컴퓨터 판독 가능 매체.
54. 제 53 항에 있어서, 상기 복수의 레이아웃 디자인은 샘플 내의 복수의 층 내에 존재하는, 비일시적 컴퓨터 판독 가능 매체.
55. 제 53 항 또는 제 54 항에 있어서, 상기 전도성 경로는 복수의 전도성 경로를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
56. 제 53 항 내지 제 55 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인 중 각각의 레이아웃 디자인은 규정된 전도성 경로를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
57. 제 53 항 내지 제 55 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인의 서브세트가 규정된 전도성 경로를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
58. 제 57 항에 있어서, 상기 복수의 레이아웃 디자인의 상기 서브세트는 샘플 내의 복수의 층을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
59. 제 52 항 내지 제 58 항 중 어느 한 항에 있어서, 복수의 섭동 시뮬레이션에 기반하여 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계는, 샘플 내에서 오차를 유발하는 단계를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
60. 제 59 항에 있어서, 상기 오차는 배치 오차, 임계 치수 오차, 오버레이 오차, 및 크기 오차 중 어느 하나를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
61. 제 59 항 또는 제 60 항에 있어서, 상기 오차는 샘플의 소정의 층 내에 존재하는, 비일시적 컴퓨터 판독 가능 매체.
62. 제 61 항에 있어서, 상기 소정의 층은 복수의 층인, 비일시적 컴퓨터 판독 가능 매체.
63. 제 52 항 내지 제 62 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중의 복수의 시뮬레이션된 패터닝 단계를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
64. 제 52 항 내지 제 63 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중에 사용되는 복수의 재료를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
65. 제 52 항 내지 제 64 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 각각의 전압 콘트라스트 패턴은 샘플 상의 피처들의 레이아웃을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
66. 제 52 항 내지 제 65 항 중 어느 한 항에 있어서, 상기 복수의 실패 메커니즘은 샘플 내 결함의 복수의 근본 원인을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
67. 제 66 항에 있어서, 상기 결함은 상기 샘플의 소정의 층 내에 존재하는, 비일시적 컴퓨터 판독 가능 매체.
68. 제 67 항에 있어서, 상기 소정의 층은 복수의 층인, 비일시적 컴퓨터 판독 가능 매체.
69. 제 49 항 내지 제 68 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 피처들의 반복 패턴을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
70. 제 69 항에 있어서, 상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 자기 정렬 이중 패터닝 또는 자기 정렬 사중 패터닝 중 어느 하나로 인한 피치 워킹을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
71. 제 49 항 내지 제 68 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 바둑판형 피처들을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
72. 제 71 항에 있어서, 상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 복수의 층 사이의 오버레이 결함을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
73. 실패 메커니즘을 분류 및 식별하기 위한 시스템으로서, 상기 시스템으로 하여금: 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 상기 복수의 섭동 시뮬레이션과 상기 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 상기 제 2 복수의 전압 콘트라스트 패턴 및 상기 복수의 관계에 기반하여 실패 메커니즘을 식별하는 단계를 수행하게 하도록 구성된 회로를 포함하는 제어기를 포함하는, 시스템.
74. 제 73 항에 있어서, 상기 제어기는, 상기 시스템으로 하여금, 복수의 레이아웃 디자인을 선택하는 단계 - 상기 복수의 레이아웃 디자인은 샘플의 복수의 피처를 포함함 - ; 및 상기 복수의 레이아웃 디자인 내의 전도성 경로를 규정하는 단계를 수행함에 따라 상기 복수의 섭동 시뮬레이션을 더 수행하게 하도록 구성된 회로를 포함하는, 시스템.
75. 제 74 항에 있어서, 상기 복수의 레이아웃 디자인은 샘플 내의 복수의 층 내에 존재하는, 시스템.
76. 제 74 항 또는 제 75 항에 있어서, 상기 전도성 경로는 복수의 전도성 경로를 포함하는, 시스템.
77. 제 74 항 내지 제 76 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인 중 각각의 레이아웃 디자인은 규정된 전도성 경로를 포함하는, 시스템.
78. 제 74 항 내지 제 76 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인의 서브세트가 규정된 전도성 경로를 포함하는, 시스템.
79. 제 78 항에 있어서, 상기 복수의 레이아웃 디자인의 상기 서브세트는 샘플 내의 복수의 층을 포함하는, 시스템.
80. 제 73 항 내지 제 79 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션에 기반하여 상기 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계는, 샘플 내에서 오차를 유발하는 단계를 포함하는, 시스템.
81. 제 80 항에 있어서, 상기 오차는 배치 오차, 임계 치수 오차, 오버레이 오차, 및 크기 오차 중 어느 하나를 포함하는, 시스템.
82. 제 80 항 또는 제 81 항에 있어서, 상기 오차는 샘플의 소정의 층 내에 존재하는, 시스템.
83. 제 82 항에 있어서, 상기 소정의 층은 복수의 층인, 시스템.
84. 제 73 항 내지 제 83 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중의 복수의 시뮬레이션된 패터닝 단계를 포함하는, 시스템.
85. 제 73 항 내지 제 84 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중에 사용되는 복수의 재료를 포함하는, 시스템.
86. 제 73 항 내지 제 85 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 패턴 중 각각의 전압 콘트라스트 패턴은 샘플 상의 피처들의 레이아웃을 포함하는, 시스템.
87. 제 73 항 내지 제 86 항 중 어느 한 항에 있어서, 상기 실패 메커니즘은 샘플 내 결함의 근본 원인을 포함하는, 시스템.
88. 제 87 항에 있어서, 상기 결함은 상기 샘플의 소정의 층 내에 존재하는, 시스템.
89. 제 88 항에 있어서, 상기 소정의 층은 복수의 층인, 시스템.
90. 제 73 항 내지 제 89 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 소정의 전압 콘트라스트 패턴은 피처들의 반복 패턴을 포함하는, 시스템.
91. 제 90 항에 있어서, 상기 소정의 전압 콘트라스트 패턴의 실패 메커니즘은, 샘플의 자기 정렬 이중 패터닝 또는 자기 정렬 사중 패터닝 중 어느 하나로 인한 피치 워킹을 포함하는, 시스템.
92. 제 73 항 내지 제 89 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 소정의 전압 콘트라스트 패턴은 바둑판형 피처들을 포함하는, 시스템.
93. 제 92 항에 있어서, 상기 소정의 전압 콘트라스트 패턴의 실패 메커니즘은, 샘플의 복수의 층 사이의 오버레이 결함을 포함하는, 시스템.
94. 실패 메커니즘을 분류 및 식별하기 위한 방법으로서: 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 상기 복수의 섭동 시뮬레이션과 상기 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 상기 제 2 복수의 전압 콘트라스트 패턴 및 상기 복수의 관계에 기반하여 실패 메커니즘을 식별하는 단계를 포함하는, 방법.
95. 제 94 항에 있어서, 복수의 레이아웃 디자인을 선택하는 단계 - 상기 복수의 레이아웃 디자인은 샘플의 복수의 피처를 포함함 - ; 및 상기 복수의 레이아웃 디자인 내의 전도성 경로를 규정하는 단계를 수행함에 따라 상기 복수의 섭동 시뮬레이션을 수행하는 단계를 더 포함하는, 방법.
96. 제 95 항에 있어서, 상기 복수의 레이아웃 디자인은 샘플 내의 복수의 층 내에 존재하는, 방법.
97. 제 95 항 또는 제 96 항에 있어서, 상기 전도성 경로는 복수의 전도성 경로를 포함하는, 방법.
98. 제 95 항 내지 제 97 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인 중 각각의 레이아웃 디자인은 규정된 전도성 경로를 포함하는, 방법.
99. 제 95 항 내지 제 97 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인의 서브세트가 규정된 전도성 경로를 포함하는, 방법.
100. 제 99 항에 있어서, 상기 복수의 레이아웃 디자인의 상기 서브세트는 샘플 내의 복수의 층을 포함하는, 방법.
101. 제 94 항 내지 제 100 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션에 기반하여 상기 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계는, 샘플 내에서 오차를 유발하는 단계를 포함하는, 방법.
102. 제 101 항에 있어서, 상기 오차는 배치 오차, 임계 치수 오차, 오버레이 오차, 및 크기 오차 중 어느 하나를 포함하는, 방법.
103. 제 101 항 또는 제 102 항에 있어서, 상기 오차는 샘플의 소정의 층 내에 존재하는, 방법.
104. 제 103 항에 있어서, 상기 소정의 층은 복수의 층인, 방법.
105. 제 94 항 내지 제 104 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중의 복수의 시뮬레이션된 패터닝 단계를 포함하는, 방법.
106. 제 94 항 내지 제 105 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중에 사용되는 복수의 재료를 포함하는, 방법.
107. 제 94 항 내지 제 106 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 패턴 중 각각의 전압 콘트라스트 패턴은 샘플 상의 피처들의 레이아웃을 포함하는, 방법.
108. 제 94 항 내지 제 107 항 중 어느 한 항에 있어서, 상기 실패 메커니즘은 샘플 내 결함의 근본 원인을 포함하는, 방법.
109. 제 108 항에 있어서, 상기 결함은 상기 샘플의 소정의 층 내에 존재하는, 방법.
110. 제 109 항에 있어서, 상기 소정의 층은 복수의 층인, 방법.
111. 제 94 항 내지 제 110 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 소정의 전압 콘트라스트 패턴은 피처들의 반복 패턴을 포함하는, 방법.
112. 제 111 항에 있어서, 상기 소정의 전압 콘트라스트 패턴의 실패 메커니즘은, 샘플의 자기 정렬 이중 패터닝 또는 자기 정렬 사중 패터닝 중 어느 하나로 인한 피치 워킹을 포함하는, 방법.
113. 제 94 항 내지 제 110 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 소정의 전압 콘트라스트 패턴은 바둑판형 피처들을 포함하는, 방법.
114. 제 113 항에 있어서, 상기 소정의 전압 콘트라스트 패턴의 실패 메커니즘은, 샘플의 복수의 층 사이의 오버레이 결함을 포함하는, 방법.
115. 명령어 세트를 저장하는 비일시적 컴퓨터 판독 가능 매체로서, 상기 명령어 세트는 컴퓨팅 디바이스의 적어도 하나의 프로세서에 의해 실행 가능하여 상기 컴퓨팅 디바이스로 하여금 실패 메커니즘을 분류 및 식별하는 방법을 수행하게 하며, 상기 방법은: 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 상기 복수의 섭동 시뮬레이션과 상기 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 상기 제 2 복수의 전압 콘트라스트 패턴 및 상기 복수의 관계에 기반하여 실패 메커니즘을 식별하는 단계를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
116. 제 115 항에 있어서, 컴퓨팅 디바이스의 적어도 하나의 프로세서에 의해 실행 가능한 상기 명령어 세트는, 상기 컴퓨팅 디바이스로 하여금, 복수의 레이아웃 디자인을 선택하는 단계 - 상기 복수의 레이아웃 디자인은 샘플의 복수의 피처를 포함함 - ; 및 상기 복수의 레이아웃 디자인 내의 전도성 경로를 규정하는 단계를 수행함에 따라 상기 복수의 섭동 시뮬레이션을 더 수행하게 하는, 비일시적 컴퓨터 판독 가능 매체.
117. 제 116 항에 있어서, 상기 복수의 레이아웃 디자인은 샘플 내의 복수의 층 내에 존재하는, 비일시적 컴퓨터 판독 가능 매체.
118. 제 116 항 또는 제 117 항에 있어서, 상기 전도성 경로는 복수의 전도성 경로를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
119. 제 116 항 내지 제 118 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인 중 각각의 레이아웃 디자인은 규정된 전도성 경로를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
120. 제 116 항 내지 제 118 항 중 어느 한 항에 있어서, 상기 복수의 레이아웃 디자인의 서브세트가 규정된 전도성 경로를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
121. 제 120 항에 있어서, 상기 복수의 레이아웃 디자인의 상기 서브세트는 샘플 내의 복수의 층을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
122. 제 115 항 내지 제 121 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션에 기반하여 상기 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계는, 샘플 내에서 오차를 유발하는 단계를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
123. 제 122 항에 있어서, 상기 오차는 배치 오차, 임계 치수 오차, 오버레이 오차, 및 크기 오차 중 어느 하나를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
124. 제 122 항 또는 제 123 항에 있어서, 상기 오차는 샘플의 소정의 층 내에 존재하는, 비일시적 컴퓨터 판독 가능 매체.
125. 제 124 항에 있어서, 상기 소정의 층은 복수의 층인, 비일시적 컴퓨터 판독 가능 매체.
126. 제 115 항 내지 제 125 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중의 복수의 시뮬레이션된 패터닝 단계를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
127. 제 115 항 내지 제 126 항 중 어느 한 항에 있어서, 상기 복수의 섭동 시뮬레이션은, 샘플 처리 중에 사용되는 복수의 재료를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
128. 제 115 항 내지 제 127 항 중 어느 한 항에 있어서, 상기 제 1 복수의 전압 콘트라스트 패턴 중 각각의 전압 콘트라스트 패턴은 샘플 상의 피처들의 레이아웃을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
129. 제 115 항 내지 제 128 항 중 어느 한 항에 있어서, 상기 실패 메커니즘은 샘플 내 결함의 근본 원인을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
130. 제 129 항에 있어서, 상기 결함은 상기 샘플의 소정의 층 내에 존재하는, 비일시적 컴퓨터 판독 가능 매체.
131. 제 130 항에 있어서, 상기 소정의 층은 복수의 층인, 비일시적 컴퓨터 판독 가능 매체.
132. 제 115 항 내지 제 131 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 소정의 전압 콘트라스트 패턴은 피처들의 반복 패턴을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
133. 제 132 항에 있어서, 상기 소정의 전압 콘트라스트 패턴의 실패 메커니즘은, 샘플의 자기 정렬 이중 패터닝 또는 자기 정렬 사중 패터닝 중 어느 하나로 인한 피치 워킹을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
134. 제 115 항 내지 제 131 항 중 어느 한 항에 있어서, 상기 제 2 복수의 전압 콘트라스트 패턴 중 소정의 전압 콘트라스트 패턴은 바둑판형 피처들을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
135. 제 134 항에 있어서, 상기 소정의 전압 콘트라스트 패턴의 실패 메커니즘은, 샘플의 복수의 층 사이의 오버레이 결함을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
136. 실패 메커니즘을 분류 및 식별하기 위한 시스템으로서, 상기 시스템으로 하여금: 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 패턴을 생성하는 단계; 상기 복수의 섭동 시뮬레이션과 상기 제 1 복수의 전압 콘트라스트 패턴 사이의 관계에 기반하여 상기 제 1 복수의 전압 콘트라스트와 연관된 실패 메커니즘을 분류하는 단계; 제 2 복수의 전압 콘트라스트 패턴을 생성하는 단계; 및 상기 분류된 실패 메커니즘을 사용하여, 상기 제 2 복수의 전압 콘트라스트 패턴과 연관된 실패 메커니즘을 식별하는 단계를 수행하게 하도록 구성된 회로를 포함하는 제어기를 포함하는, 시스템.
137. 실패 메커니즘을 분류 및 식별하기 위한 시스템으로서, 상기 시스템으로 하여금: 복수의 섭동 시뮬레이션에 기반하여 제 1 복수의 전압 콘트라스트 이미지를 생성하는 단계 - 상기 제 1 복수의 전압 콘트라스트 이미지는 제 1 복수의 전압 콘트라스트 패턴을 포함함 - ; 상기 제 1 복수의 전압 콘트라스트 이미지를 비교하고 상기 복수의 섭동 시뮬레이션과 상기 제 1 복수의 전압 콘트라스트 패턴 사이의 관계를 판정함으로써 분류자를 구성하는 단계; 검사 중에 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계 - 상기 제 2 복수의 전압 콘트라스트 이미지는 제 2 복수의 전압 콘트라스트 패턴을 포함함 - ; 상기 분류자를 사용하여, 상기 제 2 복수의 전압 콘트라스트 패턴에 기반한 실패 메커니즘을 식별하는 단계를 수행하게 하도록 구성된 회로를 포함하는 제어기를 포함하는, 시스템.
138. 제 1 항에 있어서, 상기 패턴은 복수의 패턴 세트를 포함하며, 상기 복수의 패턴 세트 중 각각의 패턴 세트는 2개의 피처 및 상기 2개의 피처와 연관된 결함을 포함하는, 방법.
139. 제 138 항에 있어서, 각각의 패턴 세트의 상기 2개의 피처는, 상기 2개의 피처가 자기 정렬 이중 패터닝 공정을 사용함으로써 제조되었음을 나타내며, 상기 결함은, 상기 자기 정렬 이중 패터닝 공정의 사용과 관련된 실패 메커니즘을 나타내는, 방법.
140. 제 1 항에 있어서, 상기 패턴은 복수의 패턴 세트를 포함하며, 상기 복수의 패턴 세트 중 각각의 패턴 세트는 4개의 피처 및 상기 4개의 피처와 연관된 결함을 포함하는, 방법.
141. 제 140 항에 있어서, 각각의 패턴 세트의 상기 4개의 피처는, 상기 4개의 피처가 자기 정렬 사중 패터닝 공정을 사용함으로써 제조되었음을 나타내며, 상기 결함은, 상기 자기 정렬 사중 패터닝 공정의 사용과 관련된 실패 메커니즘을 나타내는, 방법.
142. 제 25 항에 있어서, 상기 패턴은 복수의 패턴 세트를 포함하며, 상기 복수의 패턴 세트 중 각각의 패턴 세트는 2개의 피처 및 상기 2개의 피처와 연관된 결함을 포함하는, 시스템.
143. 제 142 항에 있어서, 각각의 패턴 세트의 상기 2개의 피처는, 상기 2개의 피처가 자기 정렬 이중 패터닝 공정을 사용함으로써 제조되었음을 나타내며, 상기 결함은, 상기 자기 정렬 이중 패터닝 공정의 사용과 관련된 실패 메커니즘을 나타내는, 방법.
144. 제 25 항에 있어서, 상기 패턴은 복수의 패턴 세트를 포함하며, 상기 복수의 패턴 세트 중 각각의 패턴 세트는 4개의 피처 및 상기 4개의 피처와 연관된 결함을 포함하는, 시스템.
145. 제 144 항에 있어서, 각각의 패턴 세트의 상기 4개의 피처는, 상기 4개의 피처가 자기 정렬 사중 패터닝 공정을 사용함으로써 제조되었음을 나타내며, 상기 결함은, 상기 자기 정렬 사중 패터닝 공정의 사용과 관련된 실패 메커니즘을 나타내는, 방법.
146. 제 49 항에 있어서, 상기 패턴은 복수의 패턴 세트를 포함하며, 상기 복수의 패턴 세트 중 각각의 패턴 세트는 2개의 피처 및 상기 2개의 피처와 연관된 결함을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
147. 제 146 항에 있어서, 각각의 패턴 세트의 상기 2개의 피처는, 상기 2개의 피처가 자기 정렬 이중 패터닝 공정을 사용함으로써 제조되었음을 나타내며, 상기 결함은, 상기 자기 정렬 이중 패터닝 공정의 사용과 관련된 실패 메커니즘을 나타내는, 비일시적 컴퓨터 판독 가능 매체.
148. 제 49 항에 있어서, 상기 패턴은 복수의 패턴 세트를 포함하며, 상기 복수의 패턴 세트 중 각각의 패턴 세트는 4개의 피처 및 상기 4개의 피처와 연관된 결함을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
149. 제 148 항에 있어서, 각각의 패턴 세트의 상기 4개의 피처는, 상기 4개의 피처가 자기 정렬 사중 패터닝 공정을 사용함으로써 제조되었음을 나타내며, 상기 결함은, 상기 자기 정렬 사중 패터닝 공정의 사용과 관련된 실패 메커니즘을 나타내는, 비일시적 컴퓨터 판독 가능 매체.
150. 제 73 항 내지 제 93 항 중 어느 한 항에 있어서, 상기 관계는 복수의 관계를 포함하는, 시스템.
151. 제 73 항 내지 제 93 항 및 제 150 항 중 어느 한 항에 있어서, 상기 실패 메커니즘은 복수의 실패 메커니즘을 포함하는, 시스템.
152. 제 94 항 내지 제 114 항 중 어느 한 항에 있어서, 상기 관계는 복수의 관계를 포함하는, 방법.
153. 제 94 항 내지 제 114 항 및 제 152 항 중 어느 한 항에 있어서, 상기 실패 메커니즘은 복수의 실패 메커니즘을 포함하는, 방법.
154. 제 115 항 내지 제 135 항 중 어느 한 항에 있어서, 상기 관계는 복수의 관계를 포함하는, 비일시적 컴퓨터 판독 가능 매체.
155. 제 115 항 내지 제 135 항 및 제 154 항 중 어느 한 항에 있어서, 상기 실패 메커니즘은 복수의 실패 메커니즘을 포함하는, 비일시적 컴퓨터 판독 가능 매체.
본 발명의 실시예들은 이상에서 설명되고 첨부된 도면에 도시된 것 그대로의 구성에만 한정되지 않으며, 그 범위를 벗어나지 않으면서 다양한 수정 및 변경이 가능하다는 점이 이해될 것이다.

Claims (15)

  1. 실패 메커니즘(failure mechanism)을 식별하기 위한 시스템으로서, 상기 시스템으로 하여금:
    샘플의 제 1 복수의 전압 콘트라스트(contrast) 이미지를 분석하여 복수의 결함을 식별하는 단계; 및
    상기 복수의 결함의 서브세트(subset)의 패턴을 분석하여 상기 복수의 결함의 상기 서브세트에 대한 실패 메커니즘을 판정하는 단계를 수행하게 하도록 구성된 회로를 포함하는 제어기를 포함하는,
    시스템.
  2. 제 1 항에 있어서,
    상기 제어기는, 상기 시스템으로 하여금:
    상기 실패 메커니즘의 판정을 용이하게 하기 위해, 상기 복수의 결함의 상기 서브세트의 상기 패턴과 상기 샘플과 연관된 복수의 레이아웃 디자인 사이의 상관관계를 분석하는 단계를 더 수행하게 하도록 구성된 회로를 포함하는,
    시스템.
  3. 제 1 항에 있어서,
    상기 제어기는, 상기 시스템으로 하여금:
    상기 복수의 결함의 상기 서브세트의 상기 패턴을 분석하여 상기 결함의 상기 서브세트에 대한 범주(classification)를 판정하는 단계를 더 수행하게 하도록 구성된 회로를 포함하는,
    시스템.
  4. 제 3 항에 있어서,
    상기 실패 메커니즘을 판정하는 단계 및 상기 범주를 판정하는 단계는 분류자(classifier)를 사용하는 단계를 더 포함하며, 상기 분류자는:
    복수의 섭동(perturbation) 시뮬레이션에 기반하여 제 2 복수의 전압 콘트라스트 이미지를 생성하는 단계 - 상기 제 2 복수의 전압 콘트라스트 이미지는 복수의 전압 콘트라스트 패턴을 포함함 - ; 및
    상기 제 2 복수의 전압 콘트라스트 이미지를 비교하고, 상기 복수의 섭동 시뮬레이션과 상기 제 2 복수의 전압 콘트라스트 패턴 사이의 복수의 상관관계를 판정하는 단계를 수행함으로써 구성되는,
    시스템.
  5. 제 4 항에 있어서,
    상기 제어기는, 상기 시스템으로 하여금,
    복수의 레이아웃 디자인을 선택하는 단계 - 상기 복수의 레이아웃 디자인은 샘플의 복수의 피처를 포함함 - ; 및
    상기 복수의 레이아웃 디자인 내의 전도성 경로(conductive path)를 규정하는 단계를 수행함에 따라 상기 복수의 섭동 시뮬레이션을 더 수행하게 하도록 구성된 회로를 포함하는,
    시스템.
  6. 제 4 항에 있어서,
    상기 복수의 섭동 시뮬레이션은, 샘플 처리 중의 복수의 시뮬레이션된 패터닝 단계를 포함하는,
    시스템.
  7. 제 4 항에 있어서,
    상기 복수의 섭동 시뮬레이션은, 샘플 처리 중에 사용되는 복수의 재료를 포함하는,
    시스템.
  8. 제 4 항에 있어서,
    상기 제 2 복수의 전압 콘트라스트 패턴 중 각각의 전압 콘트라스트 패턴은 샘플 상의 피처들의 레이아웃을 포함하는,
    시스템.
  9. 제 4 항에 있어서,
    상기 복수의 실패 메커니즘은 샘플 내 결함의 복수의 근본 원인(root causes)을 포함하는,
    시스템.
  10. 제 9 항에 있어서,
    상기 결함은 상기 샘플의 소정의 층 내에 존재하는,
    시스템.
  11. 제 1 항에 있어서,
    상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 피처들의 반복 패턴을 포함하는,
    시스템.
  12. 제 11 항에 있어서,
    상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 자기 정렬 이중 패터닝(self-aligned double patterning) 또는 자기 정렬 사중 패터닝(self-aligned quadruple patterning) 중 어느 하나로 인한 피치 워킹(pitch walking)을 포함하는,
    시스템.
  13. 제 1 항에 있어서,
    상기 제 1 복수의 전압 콘트라스트 이미지에 대한 상기 복수의 결함의 상기 서브세트의 상기 패턴은 바둑판형(checkerboard) 피처들을 포함하는,
    시스템.
  14. 제 13 항에 있어서,
    상기 복수의 결함의 상기 서브세트에 대한 상기 실패 메커니즘은, 샘플의 복수의 층 사이의 오버레이 결함을 포함하는,
    시스템.
  15. 명령어 세트를 저장하는 비일시적 컴퓨터 판독 가능 매체로서, 상기 명령어 세트는 컴퓨팅 디바이스(computing device)의 적어도 하나의 프로세서에 의해 실행 가능하여 상기 컴퓨팅 디바이스로 하여금 실패 메커니즘을 분류 및 식별하는 방법을 수행하게 하며, 상기 방법은:
    샘플의 제 1 복수의 전압 콘트라스트 이미지를 분석하여 복수의 결함을 식별하는 단계; 및
    상기 복수의 결함의 서브세트의 패턴을 분석하여 상기 복수의 결함의 상기 서브세트에 대한 실패 메커니즘을 판정하는 단계를 포함하는,
    비일시적 컴퓨터 판독 가능 매체.
KR1020247008664A 2021-09-15 2022-08-16 하전 입자 시스템의 실패 메커니즘 분류 및 식별에 의한 검사 시스템 및 방법 KR20240056520A (ko)

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