KR20240055454A - 능동형 호이겐스 메타표면 유닛셀 및 이를 포함하는 호이겐스 메타표면 어레이 - Google Patents

능동형 호이겐스 메타표면 유닛셀 및 이를 포함하는 호이겐스 메타표면 어레이 Download PDF

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Abstract

본 발명은 능동형 호이겐스 메타표면 유닛셀에 관한 것으로, 이중 레이어 기판; 상기 이중 레이어 기판 상에 마련되어 전기 표면 어드미턴스를 제어하는 전기 다이폴(Dipole); 및 상기 이중 레이어 기판 상에 마련되어 자기 표면 임피던스를 제어하는 자기 다이폴로서, 상기 자기 다이폴은 상기 전기 다이폴을 중심으로 대칭 배치되는 상기 자기 다이폴을 포함하되, 상기 이중 레이어 기판은 PCB(Printed Circuit Board)이다. 이에 의해 PCB 기판에서 전자기 표면 임피던스와 어드미턴스의 매칭을 통해 고투과 효율과 넓은 위상 범위를 달성할 수 있다.

Description

능동형 호이겐스 메타표면 유닛셀 및 이를 포함하는 호이겐스 메타표면 배열{ACTIVE HUYGENS METASURFACE UNIT CELL AND HUYGENS METASURFACE ARRAY COMPRISING THE SAME}
본 발명은 능동형 호이겐스 메타표면 유닛셀 및 이를 포함하는 호이겐스 메타표면 배열에 관한 것으로, 높은 투과효율과 넓은 위상 범위를 달성할 수 있는 능동형 호이겐스 메타표면 유닛셀 및 이를 포함하는 호이겐스 메타표면 배열에 관한 것이다.
투과 배열(transmit array)은 안테나에서 방사된 빔을 원하는 방향으로 변형하여 이득의 개선이나 빔 패턴의 변형을 얻는데 사용하는 안테나 렌즈이다. 메타표면(metasurface) 기반 투과 배열은 공기 중 손실이 큰 밀리미터파 대역 시스템의 내장형 안테나를 위해 케이스 내부에 적용되고 있다.
메타표면은 전자기파의 전파 방향, 편파, 및 각 운동량을 조작하기 위해 서브 파장 파티클 또는 단위 셀을 가지는 2차원 구조이다. 그리고 전기 전류(electric current) 및 자기 전류(magnetic current)를 도입하여 파장이 굴절하는 메타표면의 효율성을 개선하기 위해 호이겐스 원리가 활용되고 있다.
이러한 호이겐스 원리는 2차원 경계로 메타표면을 모델링하고, 투과된 파장의 방향을 조절하기 위해 전자파와 자기파에 대한 표면 임피던스를 제공한다. 호이겐스 원리에 기반한 메타표면 설계는 이론적으로 타당하나 실제로 PCB 기판에서 고전송 효율로 넓은 투과 위상범위를 커버하는 전기 및 자기 표면 임피던스를 구현하는 것은 어렵다.
한국등록특허공보 제10-2027714호
본 발명은 상기와 같은 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은 PCB 기판에서 전자기 표면 임피던스와 어드미턴스의 매칭을 통해 고투과 효율과 넓은 위상 범위를 달성할 수 있는 능동형 호이겐스 메타표면 유닛셀 및 이를 포함하는 호이겐스 메타표면 배열을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀은, 이중 레이어 기판; 상기 이중 레이어 기판 상에 마련되어 전기 표면 어드미턴스를 제어하는 전기 다이폴(Dipole); 및 상기 이중 레이어 기판 상에 마련되어 자기 표면 임피던스를 제어하는 자기 다이폴로서, 상기 자기 다이폴은 상기 전기 다이폴을 중심으로 대칭 배치되는 자기 다이폴;을 포함하되, 상기 이중 레이어 기판은 PCB(Printed Circuit Board)이다.
그리고 상기 전기 다이폴은, 상기 이중 레이어 기판의 상면에 배치되는 적어도 하나 이상의 전기 상부 금속 패턴; 상기 이중 레이어 기판의 하면에 배치되는 적어도 하나 이상의 전기 하부 금속 패턴; 상기 전기 상부 금속 패턴 및 전기 하부 금속 패턴을 연결하는 전기 바이어; 및 상기 전기 하부 금속 패턴 사이에 마련되는 제1 버랙터(Varactor)를 포함할 수 있다.
또한 상기 전기 상부 금속 패턴은, 제1 금속 패턴; 및 상기 제1 금속 패턴의 길이 방향으로 소정의 거리만큼 이격되어 배치되는 제2 금속 패턴을 포함하고, 상기 전기 하부 금속 패턴은, 상기 제1 금속 패턴과 동일한 형상으로 마련되고 상기 전기 바이어를 통해 상기 제2 금속 패턴과 연결되는 제3 금속 패턴; 및 상기 제2 금속 패턴과 동일한 형상으로 마련되고, 상기 제3 금속 패턴의 길이 방향으로 소정의 거리만큼 이격되어 배치되며, 상기 전기 바이어를 통해 상기 제1 금속 패턴과 연결되는 제4 금속 패턴을 포함할 수 있다.
그리고 상기 능동형 호이겐스 메타표면 유닛셀은, 상기 이중 레이어 기판의 상면 및 하면에서 상기 전기 다이폴과 연결되는 커패시터(Capacitor)를 더 포함할 수 있다.
또한 상기 자기 다이폴은, 상기 이중 레이어 기판의 상면에 배치되는 적어도 하나 이상의 자기 상부 금속 패턴; 상기 이중 레이어 기판의 하면에 배치되는 적어도 하나 이상의 자기 하부 금속 패턴; 상기 자기 상부 금속 패턴 및 자기 하부 금속 패턴을 연결하는 자기 바이어; 및 상기 복수의 자기 상부 금속 패턴 사이에 마련되는 제2 버랙터를 포함할 수 있다.
그리고 상기 자기 상부 금속 패턴은, 복수의 제5 금속 패턴; 상기 제5 금속 패턴의 길이 방향으로 소정의 거리만큼 이격되어 복수의 제6 금속 패턴; 및 상기 제5 금속 패턴 및 상기 제6 금속 패턴의 외측에 배치되는 복수의 제7 금속 패턴을 포함하고, 상기 제2 버랙터는, 복수로 마련되어 각각의 제5 금속 패턴 및 제6 금속 패턴 사이에 배치될 수 있다.
또한 상기 자기 하부 금속 패턴은, 상기 제5 금속 패턴의 길이, 상기 제6 금속 패턴의 길이 및 상기 제2 버랙터의 길이의 합산 길이에 대응되는 길이로 마련되고, 상기 자기 바이어를 통해 상기 제6 금속 패턴과 연결되는 복수의 제8 금속 패턴; 및 상기 제7 금속 패턴과 동일한 형상으로 마련되고, 상기 제8 금속 패턴의 외측에 배치되는 복수의 제9 금속 패턴을 포함할 수 있다.
그리고 상기 이중 레이어 기판의 상면 및 하면에서 상기 자기 다이폴과 연결되는 레지스터(Resistor)를 더 포함할 수 있다.
한편 상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 호이겐스 메타표면 배열은, 능동형 호이겐스 메타표면 유닛셀을 복수개 포함하여 마련되는 호이겐스 메타표면 배열이고, 상기 능동형 호이겐스 메타표면 유닛셀은, 이중 레이어 기판; 상기 이중 레이어 기판 상에 마련되어 전기 표면 어드미턴스를 제어하는 전기 다이폴(Dipole); 및 상기 이중 레이어 기판 상에 마련되어 자기 표면 임피던스를 제어하는 자기 다이폴로서, 상기 자기 다이폴은 상기 전기 다이폴을 중심으로 대칭 배치되는 자기 다이폴을 포함하되, 상기 이중 레이어 기판은 PCB(Printed Circuit Board)이다.
그리고 상기 복수개의 능동형 호이겐스 메타표면 유닛셀이 수평적으로 정렬되되, 상기 정렬의 좌우 방향으로는 상기 복수개의 능동형 호이겐스 메타표면 유닛셀의 상면 및 하면이 서로 교번하며 정렬될 수 있다.
상술한 본 발명의 일측면에 따르면, 능동형 호이겐스 메타표면 유닛셀 및 이를 포함하는 호이겐스 메타표면 배열을 제공함으로써, PCB 기판에서 전자기 표면 임피던스와 어드미턴스의 매칭을 통해 고투과 효율과 넓은 위상 범위를 달성할 수 있다.
도 1 및 도 2는 호이겐스 메타표면 설계 원리를 설명하기 위한 도면,
도 3 및 도 4는 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀(10)을 설명하기 위한 도면,
도 5는 도 3의 전기 다이폴의 구성을 구체적으로 설명하기 위한 도면,
도 6은 도 3의 자기 다이폴의 구성을 구체적으로 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀(10)의 효과를 설명하기 위한 도면,
도 8은 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀을 복수개 포함하여 마련되는 호이겐스 메타표면 배열을 설명하는 도면, 그리고
도 9 내지 도 14는 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀을 복수개 포함하여 마련되는 호이겐스 메타표면 배열의 효과를 설명하기 위한 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 발명에 따른 구성요소들은 물리적인 구분이 아니라 기능적인 구분에 의해서 정의되는 구성요소들로써 각각이 수행하는 기능들에 의해서 정의될 수 있다. 각각의 구성요소들은 하드웨어 또는 각각의 기능을 수행하는 프로그램 코드 및 프로세싱 유닛으로 구현될 수 있을 것이며, 두 개 이상의 구성요소의 기능이 하나의 구성요소에 포함되어 구현될 수도 있을 것이다. 따라서 이하의 실시예에서 구성요소에 부여되는 명칭은 각각의 구성요소를 물리적으로 구분하기 위한 것이 아니라 각각의 구성요소가 수행되는 대표적인 기능을 암시하기 위해서 부여된 것이며, 구성요소의 명칭에 의해서 본 발명의 기술적 사상이 한정되지 않는 것임에 유의하여야 한다.
이하에서는 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀(이하, 유닛셀)은 호이겐스 원리에 기반하여 이중 레이어 상에 전기 다이폴(Electric Dipole)과 자기 다이폴(Magnetic Dipole)을 포함하여 넓은 위상 범위(phase coverage)를 가지며 고투과 효율을 제공하기 위해 마련된다.
도 1 및 도 2는 본 발명의 호이겐스 메타표면 설계 원리를 설명하기 위한 도면으로, 이하에서는 도 1 및 도 2에 기초하여 호이겐스 원리에 기반하여 메타표면 단위 셀을 설계하는 원리에 대체 설명하기로 한다.
GSTC(Generalized sheet transition condition)는 메타표면의 투과 계수 T와 반사 계수 R과 관련이 있으며, 하기의 수학식 1 및 수학식 2에 따라 정규화된 전기 표면 어드미턴스(Electric Surface Admittance) 와 자기 표면 임피던스(Magnetic Surface Impedance) 는 수직 입사 상황에서 수학식 3 및 수학식 4와 같이 표현될 수 있다. 그리고 수학식 3 및 수학식 4에서는 도 1과 같이 입사파()와 투과파()의 전파 방향이 동일하다는 가정하에 도출된 것이다.
[수학식 1]
[수학식 2]
[수학식 3]
[수학식 4]
여기서 는 전기적 표면 임피던스(Electric Surface Current) 이고, 는 자기적 표면 전류(Magnetic Surface Current) 로 정의될 수 있다.
그리고 는 전기적 표면 임피던스(Electric Surface Impedance), 는 자기적 표면 어드미턴스(Magnetic Surface Admittance)이다.
는 특성 임피던스로써 자유 공간에서 전파 임피던스를 의미할 수 있다.
정규화된 전기 표면 어드미턴스와 자기 표면 임피던스 로부터 투과 계수 T와 반사 계수 R은 하기의 수학식 5와 같이 나타낼 수 있다.
[수학식 5]
그리고 투과 계수 T의 진폭(Amplitude)과 위상(Phase)은 도 2에 도시된 바와 같으며, 이때 정규화된 및 의 일치는 높은 전송 효율과 360도의 위상 범위를 만들 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀(10)을 설명하기 위한 도면, 도 5는 도 1의 전기 다이폴(200)의 구성을 구체적으로 설명하기 위한 도면, 도 6은 도 1의 자기 다이폴(300)의 구성을 구체적으로 설명하기 위한 도면이다.
본 발명은 이러한 호이겐스의 원리를 이용해 -40도 내지 40도까지 넓은 범위에서 실시간 빔 조향이 가능하도록 하는 유닛셀(10)을 제공하기 위해 마련된다.
본 실시예에 따른 유닛셀(10)은 기판(100), 전기 다이폴(200) 및 자기 다이폴(300)을 포함하여 마련될 수 있다.
기판(100)은 이중 레이어 기판으로써, PCB(Printed Circuit Board)로 마련될 수 있다.
그리고 기판(100)의 크기는 x축 방향으로 0.11, y축 방향으로 0.16, 그리고 z축 방향으로 0.04로 마련될 수 있다. 여기서 는 공기 중의 파장을 의미할 수 있다.
전기 다이폴(200)은 전기 표면 어드미턴스를 제어하기 위해 마련되는 것으로, 이중 레이어 기판(100) 상에 마련될 수 있다.
도 5를 참조하면 도 5 (a)는 이중 레이어 기판(100)의 상면에 배치되는 전기 다이폴(200)을 도시한 도면이고, 도 5 (b)는 이중 레이어 기판(100)의 하면에 배치되는 전기 다이폴(200)을 도시한 도면이다.
전기 다이폴(200)은 전기 상부 금속 패턴(210), 전기 하부 금속 패턴(220), 전기 바이어(230) 및 제1 버랙터(Varactor)(240)를 포함할 수 있다.
전기 상부 금속 패턴(210)은 이중 레이어 기판(100)의 상면에 배치되고, 적어도 하나 이상으로 마련될 수 있다. 그리고 전기 상부 금속 패턴(210)은 구리와 같은 금속으로 마련될 수 있다.
그리고 전기 상부 금속 패턴(210)은 제1 금속 패턴(211) 및 제2 금속 패턴(212)을 포함할 수 있다.
제1 금속 패턴(211)은 도 5 (a)에서와 같이 소정의 길이를 갖는 라인 형상으로 마련될 수 있다.
제2 금속 패턴(212)은 제1 금속 패턴(211)의 길이 방향으로 소정의 거리만큼 이격되어 배치되고, 제2 금속 패턴(212)의 길이는 제1 금속 패턴(211)의 길이보다 짧은 길이로 마련될 수 있다.
한편 전기 하부 금속 패턴(220)은 도 5 (b)에서와 같이 이중 레이어 기판(100)의 하면에 배치되고, 적어도 하나 이상으로 마련될 수 있다. 그리고 전기 하부 금속 패턴(220)은 구리와 같은 금속으로 마련될 수 있다.
이러한 전기 하부 금속 패턴(220)은 제3 금속 패턴(223) 및 제4 금속 패턴(224)을 포함할 수 있다.
제3 금속 패턴(223)은 제1 금속 패턴(211)과 동일한 형상으로 마련되고 전기 바이어(230)를 통해 제2 금속 패턴(212)과 연결될 수 있다.
제4 금속 패턴(224)은 제2 금속 패턴(212)과 동일한 형상으로 마련되고, 제3 금속 패턴(223)의 길이 방향으로 소정의 거리만큼 이격되어 배치된다. 그리고 제4 금속 패턴은 전기 바이어(230)를 통해 제1 금속 패턴(211)과 연결될 수 있다.
한편 전기 바이어(230)는 전기 상부 금속 패턴(210)과 전기 하부 금속 패턴을 연결하기 위해 마련된다.
제1 버랙터(240)는 전기 하부 금속 패턴 사이에 마련될 수 있다. 구체적으로 제1 버랙터(240)는 제3 금속 패턴(223)과 제4 금속 패턴(224)의 사이에 배치될 수 있다.
이러한 제1 버랙터(240)는 인가 전압을 통해서 유닛셀(10)의 전기 표면 임피던스를 조절하여 -40도에서 40도까지 실시간으로 빔조향이 가능하도록 할 수 있다.
그리고 제1 버랙터(240)는 저항 5.41 ohms, 인덕터 0.45 nH, 커패시터 0.23 ~ 2.1pF일 수 있다.
한편 자기 다이폴(300)은 자기 표면 임피던스를 제어하기 위해 마련되는 것으로 이중 레이어 기판(100) 상에 마련될 수 있다.
그리고 자기 다이폴(300)은 이중 레이어 기판(100) 상에서 전기 다이폴(200)을 중심으로 대칭 배치될 수 있다.
이러한 자기 다이폴(300)은 자기 상부 금속 패턴(310), 자기 하부 금속 패턴(320), 자기 바이어(330) 및 제2 버랙터(340)를 포함하여 마련될 수 있다.
자기 상부 금속 패턴(310)은 이중 레이어 기판(100)의 상면에 배치되고, 적어도 하나 이상으로 마련될 수 있다.
이러한 자기 상부 금속 패턴(310)은 제5 금속 패턴(315), 제6 금속 패턴(316) 및 제7 금속 패턴(317)을 포함할 수 있다.
제5 금속 패턴(315)은 도 6 (a)에서와 같이 소정의 길이를 갖는 형상으로 마련되고, 복수개로 마련될 수 있다.
제6 금속 패턴(316)은 제5 금속 패턴(315)의 길이 방향으로 소정의 거리만큼 이격되어 배치되고, 제6 금속 패턴(316)의 길이는 제5 금속 패턴(315)의 길이보다 짧게 마련될 수 있다.
그리고 각각의 제5 금속 패턴(315) 및 제6 금속 패턴(316)은 전기 다이폴(200)을 중심으로 서로 대칭하도록 배치될 수 있다.
제7 금속 패턴(317)은 복수개로 마련되어 제5 금속 패턴(315) 및 제6 금속 패턴(316)의 외측에 배치될 수 있다. 각각의 제7 금속 패턴(317) 역시 전기 다이폴(200)을 중심으로 서로 대칭하도록 배치될 수 있다.
상술한 제5 금속 패턴(315), 제6 금속 패턴(316) 및 제7 금속 패턴(317)은 구리와 같은 금속으로 마련될 수 있다.
한편 자기 하부 금속 패턴(320)은 이중 레이어 기판(100)의 하면에 배치되고, 적어도 하나 이상으로 마련될 수 있다.
이러한 자기 하부 금속 패턴(320)은, 제8 금속 패턴(328) 및 제9 금속 패턴(329)을 포함할 수 있다.
제8 금속 패턴(328)은 도 6 (b)에 도시된 바와 같이 제5 금속 패턴(315)의 길이, 제6 금속 패턴(316)의 길이 및 제2 버랙터(340)의 길이의 합산 길이에 대응되는 길이로 마련될 수 있다.
그리고 제8 금속 패턴(328)은 복수개로 마련되고, 각각의 제8 금속 패턴(328)은 이중 레이어 기판(100)의 하면에 배치되는 전기 다이폴(200)을 중심으로 대칭하게 배치될 수 있다.
또한 제8 금속 패턴(328)은 자기 바이어(330)를 통해 제6 금속 패턴과 연결될 수 있다.
한편 제9 금속 패턴(329)은 복수개로 마련되고, 제7 금속 패턴(317)과 동일한 형상으로 마련되어 제8 금속 패턴(328)의 외측에 위치하되, 이중 레이어 기판(100)의 하면에 배치되는 전기 다이폴(200)을 중심으로 대칭하게 배치될 수 있다.
그리고 자기 바이어(330)는 자기 상부 금속 패턴(310)과 자기 하부 금속 패턴(320)을 연결하기 위해 마련될 수 있다.
한편 제2 버랙터(340)는 복수의 자기 상부 금속 패턴 사이에 마련될 수 있으며, 구체적으로 제2 버랙터(340)는 복수개로 마련되고, 각각의 제2 버랙터(340)는 제5 금속 패턴(315)과 제6 금속 패턴(316) 사이에 배치될 수 있다.
이러한 제2 버랙터(340)는 인가 전압을 통해서 유닛셀(10)의 자기 표면 어드미턴스를 조절하여 -40도에서 40도까지 실시간으로 빔조향이 가능하도록 할 수 있다.
그리고 유닛셀(10)은 커패시터(Capacitor)(250) 및 레지스터(Resistor)(350)를 더 포함할 수 있다.
커패시터(250)는 복수개로 마련되고, 각각의 커패시터(250)는 이중 레이어 기판(100)의 상면 및 하면에서 전기 다이폴(200)과 연결될 수 있다.
각각의 커패시터(250)는 구체적으로 제1 금속 패턴(211)의 외측과 제3 금속 패턴(223)의 외측에 배치될 수 있다.
이러한 커패시터(250)는 호이겐스 메타표면 배열(1)을 위해 복수개로 마련되는 유닛셀(10) 간의 직류(DC, Direct Current) 신호를 막기 위해 마련될 수 있다. 예컨대 커패시터(250)는 1uF로 마련될 수 있다.
한편, 레지스터(350)는 복수개로 마련되고, 각각의 레지스터(350)는 이중 레이어 기판(100)의 상면 및 하면에서 자기 다이폴(300)과 연결될 수 있다.
각각의 레지스터(350)는 구체적으로 각각의 제5 금속 패턴(315)의 외측과 각각의 제8 금속 패턴(328)의 외측에 배치될 수 있다.
이러한 레지스터(350)는 무선 주파수(RF, Radio Frequency) 신호의 간섭을 막기 위해 마련될 수 있다. 예컨대 레지스터(350)는 20kohm으로 마련될 수 있다.
또한 본 발명의 일 실시예에 따른 유닛셀(10)은 전압을 인가받고 제1 버랙터(240) 및 제2 버랙터(340)의 제어를 위해 복수의 DC bias Line(LE1, LM2, LM1, LE2)과 연결될 수 있다. 이러한 DC bias Line(LE1, LM2, LM1, LE2)은 도 3 내지 도 6에 도시된 바와 같이 유닛셀(10)의 끝단에 위치할 수 있다.
구체적으로 DC bias Line(LE1, LM2, LM1, LE2)은 제1 라인(LE1), 제2 라인(LM2), 제3 라인(LE2) 및 제4 라인(LM1)을 포함할 수 있다.
제1 라인(LE1)은 이중 레이어 기판(100)의 상면에서 제1 금속 패턴(211)의 외측에 배치될 수 있다. 이때 제1 라인(LE1)은 제1 금속 패턴(211)과 연결되되 자기 다이폴(300)과는 미연결될 수 있다. 그리고 제1 라인(LE1)은 커패시터(250)와 연결될 수 있다.
제2 라인(LM2)은 이중 레이어 기판(100)의 상면에서 제5 금속 패턴(315)의 외측에 배치될 수 있다. 이때 제2 라인(LM2)은 제5 금속 패턴(315)과 연결되되, 제7 금속 패턴(317) 및 전기 다이폴(200)과는 미연결될 수 있다. 그리고 제2 라인(LM2)은 레지스터(350)와 연결될 수 있다.
제3 라인(LE2)은 이중 레이어 기판(100)의 하면에서 제3 금속 패턴(223)의 외측에 배치될 수 있다. 이때 제3 라인(LE2)은 제3 금속 패턴(223)과 연결되되 자기 다이폴(300)과는 미연결될 수 있다. 그리고 제3 라인(LE3)은 커패시터(250)와 연결될 수 있다.
한편 제4 라인(LM1)은 이중 레이어 기판의 하면에서 제8 금속 패턴(328)의 외측에 배치될 수 있다. 이때 제4 라인(LM1)은 제8 금속 패턴(328)과 연결되되 제9 금속 패턴(329) 및 전기 다이폴(200)과는 미연결될 수 있다. 그리고 제4 라인(LM1)은 레지스터(350)와 연결될 수 있다.
도 7은 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀(10)의 효과를 설명하기 위한 도면이다.
본 실시예에 따른 유닛셀(10)의 성능을 검증하기 위해 5.5GHz에서 작동하고 크기는 Sub-wavelength로 FR4 유전체(=4.3, loss tan=0.008)를 사용하여 설계하였다.
Full-wave simulation 및 HFFS를 사용하여 본 발명의 유닛셀 성능을 검증하였으며, 5.5GHz 전자기 다이폴에 위치한 버랙터의 커패시턴스에 따라 정규화된 전기 표면 어드미턴스 , 자기 표면 임피던스 및 투과 계수 의 진폭과 위상을 확인하였다.
성능 실험 결과 도 7을 통해 알 수 있듯, 정규화된 전기 표면 어드미턴스 , 자기 표면 임피던스 는 전기 다이폴(200)과 자기 다이폴(300)에 각각 위치한 버랙터에 의해 독립적으로 작동하는 것이 확인되었다.
구체적으로 버랙터의 가변 커패시턴스는 0.23~2.1pF, 정규화된 전기 표면 어드미턴스 는 -4.07~1.08, 정규화된 자기 표면 임피던스 는 -2.78~3.28이다.
그리고 -6dB 이상의 낮은 손실 지역에서 본 실시예에 따른 유닛셀(10)은 -78도 내지 154도의 위상 범위를 갖는 것으로 확인되었다.
한편 도 8은 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀(10)을 복수개 포함하여 마련되는 호이겐스 메타표면 배열(1)을 설명하는 도면이다.
호이겐스 메타표면 배열(1)은 도 3 내지 도 6에서 설명한 유닛셀(10)을 복수개 포함하여 마련될 수 있다.
그리고 도 8에 도시된 바와 같이 호이겐스 메타표면 배열(1)에서는 복수개의 유닛셀(10)이 수평적으로 정렬될 수 있다.
이때 유닛셀(10)은 정렬의 좌우 방향으로는 복수개의 유닛셀(10)의 상면 및 하면이 서로 교번하며 정렬될 수 있다.
그리고 본 실시예에 따른 호이겐스 메타표면 배열(1)은 좌우방향으로는 총 28개의 유닛셀(10)이 정렬되고, 상하방향으로는 총 42개의 유닛셀(10)이 정렬되어 총 1,176개의 유닛셀(10)이 정렬될 수 있다.
그리고 호이겐스 메타표면 배열(1)의 크기는 가로 242.6mmm, 세로 243.6mm로 마련될 수 있다.
또한 복수개의 유닛셀(10)이 배열될 때 호이겐스 메타표면 배열(1) 상에서 제일 첫 열에 정렬된 유닛셀(10)과 가장 마지막 열에 정렬된 유닛셀(10)의 끝단에는 커패시터(250)가 배치되지 않도록 마련될 수 있다.
구체적으로 도 8의 확대도는 40번째 행의 첫번째 열에 위치한 유닛셀(10-401, 이하 제1 유닛셀)과 40번째 행의 두번째 열에 위치한 유닛셀(10-402, 이하 제2 유닛셀), 40번째 행의 27번째 열에 위치한 유닛셀(10-4027, 이하 제27 유닛셀)과 40번째 행의 28번째 열에 위치한 유닛셀(10-4028, 이하 제28 유닛셀)을 확대한 도면이다.
확대도에서 점선으로 표시된 제1 유닛셀(10)의 상면 끝단과 제27 유닛셀(10)의 상면에는 커패시터(250)가 구비되지 않도록 메타표면을 배열할 수 있다.
그리고 도 8에서와 같이 본 실시예에 따른 호이겐스 메타표면 배열(1)에서 전압 인가를 위한 DC bias line은 28x2의 채널만큼 마련될 수 있다.
한편 도 9 내지 도 14는 본 발명의 일 실시예에 따른 능동형 호이겐스 메타표면 유닛셀(10)을 복수개 포함하여 마련되는 호이겐스 메타표면 배열(1)의 효과를 설명하기 위한 도면이다.
먼저 조리개 효율(aperture efficiency)이 최대가 되는 F/D 비율을 결정하기 위해 Double Ridged Horn antenna를 사용하여 측정하였다. 그리고 파급 효율성(Spillover efficiency)과 조명 효율(Illumination efficiency)을 구하여 조리개 효율이 최대가 되는 F/D 비율을 구하였다.
이때 파급 효율성은 급전되는 안테나로부터 총 방사하는 에너지로부터 F/D 비율만큼 안테나가 멀어질 때 안테나가 얼마나 에너지를 받을 수 있는지를 나타내는 것이고, 조명 효율은 분포된 유닛셀의 위상과 크기에 대한 균일도를 의미할 수 있다.
[수학식 6]
수학식 6에서 는 안테나로부터 급전된 유닛셀이 만들어내는 방사패턴이고 는 Aperture 안테나의 면적을 의미하며, 은 안테나가 급전하는 방향을 가르키는 포인팅 벡터를 의미할 수 있다.
수학식 6을 통해 조리개 효율이 최대가 되는 F/D 비율이 도 10과 같이 1.2로 확인되었으며, 이를 통해 F/D 비율=1.2에 호이겐스 메타표면을 위치시켰다.
여기서 F/D 비율은 초점 거리(focal distance)와 지름(Diameter)간의 비율로써, 초점 거리는 송신측(Tx) 안테나의 위상 중심을 의미하고, 지름은 도 9의 메타표면(metasurface)의 지름을 의미할 수 있다.
그리고 빔 조향을 위한 호이겐스 메타표면 유닛셀(10)의 위상 분포를 결정하였다.
빔 조향을 위해서 하기의 수학식 7로 표현되는 위상 분포 공식을 이용하여 유닛셀(10)의 위상을 계산하였다.
[수학식 7]
여기서 는 작동 주파수에서의 파수, 는 유닛셀(10)들의 중심 간의 거리, 는 초점 거리 그리고 는 메타표면 배열 중앙의 기본 위상을 의미할 수 있다.
수학식 7을 통해 0도, 15도, 30도에 대해 본 발명의 유닛셀(10)의 성능을 검증한 결과는 도 12와 같으며, 도 12에서 는 본 발명의 실시예에 따른 유닛셀(10)의 위상을 의미하고, 실선으로 표현된 은 이상적인 위상을 의미한다.
즉, 본 발명의 유닛셀(10)은 이상적인 위상 분포를 보이는 것을 도 12를 통해서 알 수 있다.
그리고 도 13은 본 발명의 일 실시예에 따른 유닛셀(10)을 포함하는 호이겐스 메타표면 배열의 성능을 검증하기 위한 실험과정을 도시한 도면이다.
도 13과 같이 송신측 안테나(Tx Antenna)와 수신측 안테나(Rx Antenna) 사이에 본 발명의 유닛셀(10)을 포함하는 호이겐스 메타표면 배열(metasurface)을 위치시켰다. 그리고 송신측 안테나(Tx Antenna)로부터 방사되어 호이겐스 메타표면 배열(metasurface)을 통해 조향된 빔을 스펙트럼 분석기(spectrum analyzer)를 이용해 수신측 안테나(Rx Antenna)로 수신된 전력 레벨(power lever)을 측정하였다. 이때 호이겐스 메타표면 배열(metasurface) 상단에 위치한 DC vias lines을 통해서 인가 전압을 바꾸어 원하는 위상 분포를 만들었다.
도 13을 통해 실험한 결과는 도 14와 같으며, 도 14에 도시된 바와 같이 본 발명의 일 실시예에 따른 호이겐스 메타표면 배열(metasurface)은-40도~40도까지 빔 조향이 가능한 것으로 확인되었다. 특히, PCB를 기반으로 이중 레이어 구조의 평면형 호이겐스 메타표면으로 최초로 능동형으로 설계하여 전기적 제어를 통해 실시간 빔 조향이 가능한 것을 확인하였다.
그리고 1,176개의 유닛셀(10)을 제어하기 위해 DC bias line을 오직 56개만으로도 가능한 것을 확인하였다.
이상에서는 본 발명의 다양한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1 : 호이겐스 메타표면 배열 LE1, LE2, LM1, LM3 : DC bias line
10 : 호이겐스 메타표면 유닛셀 100 : 이중 레이어 기판
200 : 전기 다이폴 210 : 전기 상부 금속 패턴
220 : 전기 하부 금속 패턴 230 : 전기 바이어
240 : 제1 버랙터 250 : 커패시터
300 : 자기 다이폴 310 : 자기 상부 금속 패턴
320 : 자기 하부 금속 패턴 330 : 자기 바이어
340 : 제2 버랙터 350 : 레지스터

Claims (10)

  1. 이중 레이어 기판;
    상기 이중 레이어 기판 상에 마련되어 전기 표면 어드미턴스를 제어하는 전기 다이폴(Dipole); 및
    상기 이중 레이어 기판 상에 마련되어 자기 표면 임피던스를 제어하는 자기 다이폴로서, 상기 자기 다이폴은 상기 전기 다이폴을 중심으로 대칭 배치되는 자기 다이폴을 포함하되,
    상기 이중 레이어 기판은 PCB(Printed Circuit Board)인 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  2. 제1항에 있어서,
    상기 전기 다이폴은,
    상기 이중 레이어 기판의 상면에 배치되는 적어도 하나 이상의 전기 상부 금속 패턴;
    상기 이중 레이어 기판의 하면에 배치되는 적어도 하나 이상의 전기 하부 금속 패턴;
    상기 전기 상부 금속 패턴 및 전기 하부 금속 패턴을 연결하는 전기 바이어; 및
    상기 전기 하부 금속 패턴 사이에 마련되는 제1 버랙터(Varactor)를 포함하는 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  3. 제2항에 있어서,
    상기 전기 상부 금속 패턴은,
    제1 금속 패턴; 및
    상기 제1 금속 패턴의 길이 방향으로 소정의 거리만큼 이격되어 배치되는 제2 금속 패턴을 포함하고,
    상기 전기 하부 금속 패턴은,
    상기 제1 금속 패턴과 동일한 형상으로 마련되고 상기 전기 바이어를 통해 상기 제2 금속 패턴과 연결되는 제3 금속 패턴; 및
    상기 제2 금속 패턴과 동일한 형상으로 마련되고, 상기 제3 금속 패턴의 길이 방향으로 소정의 거리만큼 이격되어 배치되며, 상기 전기 바이어를 통해 상기 제1 금속 패턴과 연결되는 제4 금속 패턴을 포함하는 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  4. 제1항에 있어서,
    상기 능동형 호이겐스 메타표면 유닛셀은,
    상기 이중 레이어 기판의 상면 및 하면에서 상기 전기 다이폴과 연결되는 커패시터(Capacitor)를 더 포함하는 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  5. 제2항에 있어서,
    상기 자기 다이폴은,
    상기 이중 레이어 기판의 상면에 배치되는 적어도 하나 이상의 자기 상부 금속 패턴;
    상기 이중 레이어 기판의 하면에 배치되는 적어도 하나 이상의 자기 하부 금속 패턴;
    상기 자기 상부 금속 패턴 및 자기 하부 금속 패턴을 연결하는 자기 바이어; 및
    상기 적어도 하나 이상의 자기 상부 금속 패턴 사이에 마련되는 제2 버랙터를 포함하는 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  6. 제5항에 있어서,
    상기 자기 상부 금속 패턴은,
    복수의 제5 금속 패턴;
    상기 제5 금속 패턴의 길이 방향으로 소정의 거리만큼 이격되어 복수의 제6 금속 패턴; 및
    상기 제5 금속 패턴 및 상기 제6 금속 패턴의 외측에 배치되는 복수의 제7 금속 패턴을 포함하고,
    상기 제2 버랙터는,
    복수로 마련되어 각각의 제5 금속 패턴 및 제6 금속 패턴 사이에 배치되는 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  7. 제6항에 있어서,
    상기 자기 하부 금속 패턴은,
    상기 제5 금속 패턴의 길이, 상기 제6 금속 패턴의 길이 및 상기 제2 버랙터의 길이의 합산 길이에 대응되는 길이로 마련되고, 상기 자기 바이어를 통해 상기 제6 금속 패턴과 연결되는 복수의 제8 금속 패턴; 및
    상기 제7 금속 패턴과 동일한 형상으로 마련되고, 상기 제8 금속 패턴의 외측에 배치되는 복수의 제9 금속 패턴을 포함하는 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  8. 제1항에 있어서,
    상기 이중 레이어 기판의 상면 및 하면에서 상기 자기 다이폴과 연결되는 레지스터(Resistor)를 더 포함하는 것을 특징으로 하는, 능동형 호이겐스 메타표면 유닛셀.
  9. 능동형 호이겐스 메타표면 유닛셀을 복수개 포함하여 마련되는 호이겐스 메타표면 배열이고,
    상기 능동형 호이겐스 메타표면 유닛셀은,
    이중 레이어 기판;
    상기 이중 레이어 기판 상에 마련되어 전기 표면 어드미턴스를 제어하는 전기 다이폴(Dipole); 및
    상기 이중 레이어 기판 상에 마련되어 자기 표면 임피던스를 제어하는 자기 다이폴로서, 상기 자기 다이폴은 상기 전기 다이폴을 중심으로 대칭 배치되는 자기 다이폴을 포함하되,
    상기 이중 레이어 기판은 PCB(Printed Circuit Board)인 것을 특징으로 하는, 호이겐스 메타표면 배열.
  10. 제9항에 있어서,
    상기 복수개의 능동형 호이겐스 메타표면 유닛셀이 수평적으로 정렬되되, 상기 정렬의 좌우 방향으로는 상기 복수개의 능동형 호이겐스 메타표면 유닛셀의 상면 및 하면이 서로 교번하며 정렬되는 것을 특징으로 하는, 호이겐스 메타표면 배열.
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