KR20240048615A - 반도체 장치 - Google Patents

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KR20240048615A
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semiconductor device
transmission layer
ground
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안승영
김현웅
이성희
송경환
박동렬
박종철
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한국과학기술원
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Abstract

본 발명의 실시예에 따른 반도체 장치는 보호층, 보호층의 하단에 배치되는 제1 그라운드층 제1 그라운드층의 하부에 미리 설정된 간격만큼 이격되어 배치되는 제2 그라운드층, 제1 그라운드층 및 제2 그라운드층 사이에 배치되며, 반도체 장치에서 생성된 신호를 외부로 전달하는 제1 신호전송층 및 제2 신호전송층, 제2 그라운드층의 하부에 위치하며, 제2 그라운드층을 통해 제1 신호전송층 및 제2 신호전송층으로 전력을 제공하는 전력제공층을 포함하되, 제1 신호전송층과 제2 신호전송층 사이에 배치되는 복수의 수직 신호 전송 모듈들을 더 포함할 수 있다.

Description

반도체 장치{SEMINCONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 메쉬 형태의 레이어 구조를 가지는 반도체 장치에 관한 것이다.
최근, 4차 산업과 관련된 기술들, 즉, 인공지능(Artificial Intellegence), 데이터 수집, 로봇(Robot) 및 자율주행(Autunomous Vehicle) 기술들이 활발하게 연구되고 있다.
상기 4차 산업과 관련된 기술들을 실현시키기 위하여, 집적도가 높은 메모리 반도체의 이용이 필수적이다. 특히, 각종 전자 장치에서 사용되는 반도체의 크기가 점점 소형화되며, 장치 내 반도체 구조가 집적화되고 세분화되고 있다. 이에 따라, 고 대역폭 메모리(High Bandwidth Memory, HBM)의 사용량이 증가하고 있으며, 위와 같은 인공지능, 데이터센터, 로봇 및 자율주행 기술을 실현시키기 위하여 필수적인 장치이다.
종래기술의 경우, 반도체 장치 내의 고속 시그널링(signaling) 성능을 향상시키기 위한 특별한 기능을 제공하지 않는다. 이에 따라, 신호 무결성을 고려한 HBM 채널의 설계 가이드 및 분석이 필요한 실정이다.
또한, 종래기술에 따른 반도체 장치의 경우, 채널 길이가 충분히 길어야 하며 추가 공간이 필요하기 때문에, 신호 손실이 상대적으로 크게 용인되는 경우에만 사용될 수 있다. 이러한 문제점을 해결하기 위하여, 고속 시그널링 성능을 향상시키기 위한 새로운 인터포저(interposer) 패시브(passive) 이퀄라이저(equalizer) 구조를 제안하는 연구가 계속되고 있다.
또한, 종래 기술의 온칩에는 추가적인 논리 회로 설계가 필요하며, 종래 기술로는 채널 손실을 개선시킬 만한 특별한 기능이 제안되지 못하고 있다. 이를 해결하기 위해, 크로스 토크를 줄일 수 있는 효과적인 방법인 온칩 솔루션이 개발되고 있다.
일반적으로, 인터포저의 채널 구조는 마이크로 스트립(micro strip)과 스트립 라인(strip line)으로 이루어져 있고, 공정상 한계로 인하여 전송단/수신단(TX/RX) 드라이버 터미네이션(driver termination)에 비해 작은 임피던스로 설계된다. 고속 신호 전송을 위한 채널을 설계할 때, 주변 구성요소와의 임피던스 불연속성을 최소화해야 한다.
또한, 오프칩 인터커넥트(offchip interconnect) 연결에서 소비되는 전력은 온칩 인터커넥트 연결에서 소비되는 전력보다 약 100배 더 크며, 이에 따라 오프칩 상호 연결에서 발생하는 전력 소비를 줄이기 위해 인터포저 채널 설계 방법이 필요하다.
또한, HBM은 I/O 수가 1024로서 I/O 값이 매우 큰 애플리케이션이기 때문에, 라우팅 측면에서 공간의 여유가 없다. 따라서, 경로성(routability) 측면에서 문제가 없는 채널 설계 방법이 필요하다.
본 발명은, 상기한 문제점을 해결하기 위한 반도체 장치의 구조를 제안하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 보호층; 상기 보호층의 하단에 배치되는 제1 그라운드층 상기 제1 그라운드층의 하부에 미리 설정된 간격만큼 이격되어 배치되는 제2 그라운드층; 상기 제1 그라운드층 및 상기 제2 그라운드층 사이에 배치되며, 상기 반도체 장치에서 생성된 신호를 외부로 전달하는 제1 신호전송층 및 제2 신호전송층; 및 상기 제2 그라운드층의 하부에 위치하며, 상기 제2 그라운드층을 통해 상기 제1 신호전송층 및 상기 제2 신호전송층으로 전력을 제공하는 전력제공층을 포함하되, 상기 제1 신호전송층과 상기 제2 신호전송층 사이에 배치되는 복수의 수직 신호 전송 모듈들을 더 포함할 수 있다.
상기 제1 신호전송층 및 상기 제2 신호전송층은 상기 제1 신호전송층 및 상기 제2 신호전송층의 수평 방향으로 이격되어 배치되는 복수의 스트립라인으로 구성될 수 있다.
상기 복수의 스트립라인들 사이의 수평 거리는 일정한 것을 특징으로 할 수 있다.
상기 복수의 수직 신호 전송 모듈들 사이의 수평 거리는 상기 복수의 스트립라인들 사이의 수평 거리와 동일한 것을 특징으로 할 수 있다.
상기 복수의 수직 신호 전송 모듈들은 상기 제1 신호전송층 및 상기 제2 신호전송층으로부터 외부로 방출되는 노이즈(noise)를 차단할 수 있다.
상기 복수의 수직 신호 전송 모듈들은 원통형 또는 육면체의 구조를 가질 수 있다.
본 명세서에 의하면, 반도체 장치 내 관통형 신호전달층을 배치함으로써 반도체 장치 내의 임피던스 불연속을 완화시켜 신호 전달 특성을 높일 수 있다.
또한, 본 명세서에 의하면, 반도체 장치 내에서 고속 신호를 정확하게 전달할 수 있다.
또한, 본 명세서에 의하면, 반도체 장치 내부의 시그널링의 정확성을 높이고, 신호들 사이의 혼선(crosstalk)을 최소화할 수 있다.
도 1은 본 명세서의 실시예에 따른 반도체 장치 구조의 정면도이다.
도 2는 본 명세서의 실시예에 따른 반도체 장치 구조의 측면도이다.
도 3은 본 명세서의 실시예에 따른 반도체 장치에서 복수의 수직 신호 전송 모듈들의 존부에 따른 원단누화 전력합의 변화를 도시한 그래프이다.
도 4는 본 명세서의 실시예에 따른 반도체 장치에서 복수의 수직 신호 전송 모듈들의 높이에 따른 원단누화 전력합의 변화를 도시한 그래프이다.
도 5는 본 명세서의 실시예에 따른 반도체 장치에서 복수의 수직 신호 전송 모듈들 사이의 간격에 따른 원단누화 전력합의 변화를 도시한 그래프이다.
[본 명세서의 용어 설명]
이하에서 설명되는 모든 실시 예들은 본 발명의 이해를 돕기 위해 예시적으로 나타낸 것이며, 여기에 설명된 실시 예들과 다르게 변형되어 다양한 실시 형태로 실시될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 공지 구성요소에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 구체적인 설명은 생략하도록 한다.
첨부된 도면은 발명의 이해를 돕기 위해서 실제 축척대로 도시된 것이 아니라 일부 구성요소의 치수가 과장되게 도시될 수 있으며, 각 구성요소들에 참조번호를 기재할 때, 동일한 구성요소들에 대해서는 다른 도면에 표시되더라도 가능한 한 동일한 부호로 표시하였다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속될 수 있지만, 그 구성 요소와 그 다른 구성요소 사이에 또 다른 구성 요소가 '연결', '결합' 또는 '접속'될 수도 있다고 이해되어야 할 것이다.
따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 발명에 대한 다양한 변형 실시 예들이 있을 수 있다.
그리고, 본 명세서 및 청구범위에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어서는 안되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
또한, 본 출원에서 사용된 단수의 표현은 문맥상 명백히 다른 것을 뜻하지 않는 한, 복수의 표현을 포함한다.
[본 명세서의 실시예]
[도 1 / 도 2 설명]
도 1은 본 명세서의 실시예에 따른 반도체 장치 구조의 정면도이다. 도 2는 본 명세서의 실시예에 따른 반도체 장치 구조의 측면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 명세서의 실시예에 따른 반도체 장치는 상기에서 설명한 인터포저 채널(interposer channel) 구조를 나타낸다. 특히, 도 1 및 도 2에 도시된 반도체 장치는 브로드사이드(broadside) 인터포저 채널의 형태를 가진다.
구체적으로, 반도체 장치는 보호층(passivation)(101)(201), 제1 그라운드 층(Ground, G)(102)(202), 제1 신호전송층(Signal, S)(104)(204), 제2 신호전송층(106)(206), 제2 그라운드 층(110)(210), 전력제공층(Power, P)(111)(211) 및 기판(Si(Silicon) Substrate)(112)(212)을 포함할 수 있다.
여기서, 제1 그라운드층(102)(202), 제1 신호전송층(104)(204), 제2 신호전송층(106)(206), 제2 그라운드층(110)(210), 전력제공층(111)은 메쉬(mesh) 구조를 나타낸다.
본 명세서의 실시예에서, 제1 그라운드층(102)(202)은 종래 기술에 따른 M5층, 제1 신호전송층(104)(204)은 M4층, 제2 신호전송층(106)(206)은 M3층, 제2 그라운드층(110)(210)은 M2층, 전력제공층(111)(211)은 M1 층으로 정의될 수 있다.
구성 물질로서, 기판(112)(212)은 실리콘(Silicon)으로 구성될 수 있으며, 반드시 이에 한정될 필요는 없다. 제1 신호전송층(104)(204), 제2 신호전송층(106)(206), 제1 그라운드층(102)(202), 제2 그라운드층(108) 및 전력제공층(110)(210)은 금속으로 구성될 수 있다.
예를 들어, 제1 신호전송층(104)(204), 제2 신호전송층(106)(206), 제1 그라운드층(102)(202), 제2 그라운드층(108) 및 전력제공층(110)(210)은 금속 물질 중에서도 크롬/골드(Cr/Au)로 구성될 수도 있으나, 반드시 이에 한정될 필요는 없다.
구조적으로, 반도체 장치는 기판(112)(212) 상에 전력제공층(111)(211)이 구비될 수 있다. 또한, 반도체 장치의 전력제공층(111)(211)의 상부에는 제2 그라운드층(110)(210)이 구비될 수 있다.
또한, 반도체 장치의 제2 그라운드 층(110)(210)의 상부에는 제2 신호전송층(106)(206) 및 제1 신호전송층(104)(204)이 적층될 수 있다.
제1 신호전송층(104)(204)의 상부에는 제1 그라운드층(102)(202)이 구비될 수 있다. 제1 그라운드층(102)(202)의 상부에는 보호층(101)이 적층될 수 있다.
전력제공층(110)(210)의 크기는 WGND X SGND가 될 수 있다. 제2 그라운드층(108)의 크기는 WGND X SGND가 될 수 있다. 제1 그라운드층(102)(202)의 크기는 WGND X SGND가 될 수 있다.
제1 신호전송층(104)(204) 및 제2 신호전송층(106)(206)은 서로 이격된 복수의 스트립 라인으로 구성될 수 있다.
제1 신호전송층(104)(204) 및 제2 신호전송층(106)(206)의 복수의 스트립라인들은 SSIG만큼 이격될 수 있다.
제1 신호전송층(104)(204) 및 제2 신호전송층(106)(206)의 스트립 라인의 폭은 WSIG가 될 수 있다.
상기한 구조를 통해, 반도체 장치는 반도체 장치 내에서 전달되는 고속 신호를 송수신할 경우 임피던스 불일치를 줄이고(임피던스 정합률을 높이고), 채널 밀도를 높일 수 있다.
특히, 반도체 장치의 상기한 제1 신호전송층(104)(204) 및 제2 신호전송층(106)(206)의 수직 대칭 구조(스트립 라인들)를 통해 임피던스 정합성을 높이며, 채널 밀도를 높일 수 있다.
기능적으로, 반도체 장치의 전력제공층(110)(210)은 상기한 제1 신호전송층(104)(204) 및 제2 신호전송층(106)(206)으로 전력을 제공할 수 있다. 예를 들어, 전력제공층(110)(210)은 외부로부터 전달된 전력을 제2 그라운드층(108)(208)을 통해 제1 신호전송층(104)(204) 및 제2 신호전송층(106)(206)으로 전달할 수 있다. 제2 신호전송층(106)(206)으로 전달된 전력은 제1 신호전송층(104)(204)으로 전달될 수 있다.
제1 신호전송층(104)(204) 및 제2 신호전송층(106)(206)은 복수의 스트립 라인들을 통해, 생성된 신호를 외부로 전달할 수 있다.
종래 기술에 따르면, 제1 신호전송층(종래 기술에서는 M1층으로 정의됨)은 도 1의 102의 위치, 도 2의 202의 위치에 위치하고, 제1 그라운드층(종래 기술에서는 M2층으로 정의됨)은 도 1의 104의 위치, 도 2의 204의 위치에 위치하며, 제2 신호전송층(종래 기술에서는 M3층으로 정의됨)은 도 1의 106의 위치, 도 2의 206의 위치에 위치하고, 제2 그라운드층(종래 기술에서는 M4층으로 정의됨)은 도 1의 108의 위치, 도 2의 208의 위치에 위치한다. 이에 반해, 본 명세서의 첫번째 실시예에서는, 두 개의 신호전송층들(104)(204)(106)(206)이 두 개의 그라운드층들(102)(202)(108)(208) 사이에 배치된다.
두 개의 그라운드층 사이에 배치되는 두 개의 신호전송층들(104)(204)(106)(206)은 종래 기술의 신호전송층들과 다른 구조를 가짐으로써, 신호 전달의 정합성을 높일 수 있다.
또한, 도 1 및 도 2를 참조하면, 본 명세서의 실시예에서는 제1 신호전송층(104)(204)와 제2 신호전송층(106)(206) 사이에 복수의 수직 신호 전송 모듈들(120)(220)이 구비될 수 있다.
복수의 수직 신호 전송 모듈들(120)(220)은 원통형의 구조 또는 직육면체의 구조를 나타낼 수 있다. 예를 들어, 복수의 수직 신호 전송 모듈들(120)(220)은 제1 신호전송층(104)(204)의 복수의 스트립라인들 하단에 형성될 수 있다. 또한, 복수의 수직 신호 전송 모듈들(120)(220)은 제2 신호전송층(106)(206)의 복수의 스트립라인들의 상단에 형성될 수 있다.
복수의 수직 신호 전송 모듈들(120)(220) 사이의 간격은 SSIG 또는 그 이상이 될 수 있다. 복수의 수직 신호 전송 모듈들(120)(220)의 폭은 WSIG가 될 수 있다.
[도 3 / 도 4 / 도 5 설명]
도 3은 본 명세서의 실시예에 따른 반도체 장치에서 복수의 수직 신호 전송 모듈들의 존부에 따른 원단누화 전력합의 변화를 도시한 그래프이다. 도 4는 본 명세서의 실시예에 따른 반도체 장치에서 복수의 수직 신호 전송 모듈들의 높이에 따른 원단누화 전력합의 변화를 도시한 그래프이다. 도 5는 본 명세서의 실시예에 따른 반도체 장치에서 복수의 수직 신호 전송 모듈들 사이의 간격에 따른 원단누화 전력합의 변화를 도시한 그래프이다.
본 명세서의 실시예에 따른 반도체 장치와 같이 구성될 경우, 인터포저 채널 간의 크로스 토크를 최소화할 수 있다. 구체적으로, 상기한 도 3 및 도 4에서 제안된 수직 신호 전송 모듈(120)(220)을 구비함으로써, 반도체 장치 내의 다양한 신호를 추적할 수 있다.
구체적으로, 반도체 장치에 복수의 수직 신호 전송 모듈들(120)(220)이 배치됨으로써, 제1 신호전송층(104)(204)과 제2 신호전송층(106)(206) 사이의 상호 캐패시턴스(mutual capacitance)가 증가된다.
이에 따라, 유도성 커플링(inductive couping) 및 용량성 커플링(capacitive couping)의 비율이 0에 가까운 숫자로 최소화되며, 이에 따라 신호들 사이의 FEXT(far-end crosstalk)(유도성 커플링과 용량성 커플링 사이의 차이)을 최소화할 수 있다.
예를 들면, 도 3에 도시된 바와 같이, 복수의 수직 신호 전송 모듈들이 배치됨으로써, 1GHz 이상의 주파수 대역(용량성 커플링)에서의 원단누화 전력합(PSFEXT)의 크기가 감소될 수 있다.
또한, 도 4에 도시된 바와 같이, 본 발명의 수직 신호 전송 모듈들의 높이가 증가함에 따라, 반도체 장치에서의 원단누화 전력합이 감소하는 경향을 보이고 있다.
또한, 도 5에 도시된 바와 같이, 본 발명의 수직 신호 전송 모듈들 사이의 간격이 감소함에 따라, 반도체 장치에서의 원단누화 전력합이 감소하는 경향을 보이고 있다.
[본 명세서의 해석 방법]
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시 예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101, 201: 보호층
102, 202: 제1 그라운드층
104, 204: 제1 신호전송층
106, 206: 제2 신호전송층
108, 208: 제2 그라운드층
110, 210: 전력제공층
112, 212: 기판
120, 220: 수직 신호 전송 모듈

Claims (6)

  1. 반도체 장치에 있어서,
    보호층;
    상기 보호층의 하단에 배치되는 제1 그라운드층 상기 제1 그라운드층의 하부에 미리 설정된 간격만큼 이격되어 배치되는 제2 그라운드층;
    상기 제1 그라운드층 및 상기 제2 그라운드층 사이에 배치되며, 상기 반도체 장치에서 생성된 신호를 외부로 전달하는 제1 신호전송층 및 제2 신호전송층; 및
    상기 제2 그라운드층의 하부에 위치하며, 상기 제2 그라운드층을 통해 상기 제1 신호전송층 및 상기 제2 신호전송층으로 전력을 제공하는 전력제공층을 포함하되,
    상기 제1 신호전송층과 상기 제2 신호전송층 사이에 배치되는 복수의 수직 신호 전송 모듈들을 더 포함하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 신호전송층 및 상기 제2 신호전송층은 상기 제1 신호전송층 및 상기 제2 신호전송층의 수평 방향으로 이격되어 배치되는 복수의 스트립라인으로 구성되는,
    반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 스트립라인들 사이의 수평 거리는 일정한 것을 특징으로 하는,
    반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 수직 신호 전송 모듈들 사이의 수평 거리는 상기 복수의 스트립라인들 사이의 수평 거리와 동일한 것을 특징으로 하는,
    반도체 장치.
  5. 제4항에 있어서,
    상기 복수의 수직 신호 전송 모듈들은 상기 제1 신호전송층 및 상기 제2 신호전송층으로부터 외부로 방출되는 노이즈(noise)를 차단하는,
    반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 수직 신호 전송 모듈들은 원통형 또는 육면체의 구조를 가지는,
    반도체 장치.

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