KR20240045649A - 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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신지은
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Abstract

메모리 시스템은, 메모리 장치; 및 상기 메모리 장치에 커맨드 및 어드레스 신호 및 클럭 신호를 전송하고, 상기 메모리 장치와 데이터 신호를 송수신하는 호스트를 포함하고, 상기 메모리 장치를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터가 정의되고, 상기 메모리 장치는, 상기 액세스 타이밍 파라미터의 실제 타이밍 값을 측정하는 액세스 파라미터 타이머; 상기 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공하는 스펙 레지스터; 상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교하는 비교 회로; 및 상기 실제 타이밍 값이 상기 스펙 타이밍 값을 미리 정해진 범위를 초과하여 벗어나는 경우, 상기 호스트에 의해 판독될 수 있는 액세스 타이밍 위반 플래그가 저장되는 모드 레지스터를 포함할 수 있다.

Description

메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY DEVICE, MEMORY SYSTEM AND METHOD FOR OPERATING MEMORY SYSTEM}
개시 내용은 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치는 휘발성 메모리(Volatile Memory) 장치와 비휘발성 메모리(Nonvolatile Memory) 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이고, 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치일 수 있다. 휘발성 메모리 장치의 예로서 RAM(Random Access Memory), SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 들 수 있고, 비휘발성 메모리 장치의 예로서 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 들 수 있다.
메모리 장치와의 고속 인터페이스를 지원하기 위해, 호스트 또는 메모리 컨트롤러가 메모리 장치를 액세스하기 위한 커맨드 타이밍을 관리하거나 트레이닝 또는 캘리브레이션(calibration)을 수행할 필요가 있다.
해결하고자 하는 일 과제는, 타이밍 위반을 모니터링하고 검출 시 이를 교정할 수 있는 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작 방법을 제공하는 것이다.
일 실시 예에 따른 메모리 시스템은, 메모리 장치; 및 상기 메모리 장치에 커맨드 및 어드레스 신호 및 클럭 신호를 전송하고, 상기 메모리 장치와 데이터 신호를 송수신하는 호스트를 포함하고, 상기 메모리 장치를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터가 정의되고, 상기 메모리 장치는, 상기 액세스 타이밍 파라미터의 실제 타이밍 값을 측정하는 액세스 파라미터 타이머; 상기 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공하는 스펙 레지스터; 상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교하는 비교 회로; 및 상기 실제 타이밍 값이 상기 스펙 타이밍 값을 미리 정해진 범위를 초과하여 벗어나는 경우, 상기 호스트에 의해 판독될 수 있는 액세스 타이밍 위반 플래그가 저장되는 모드 레지스터를 포함할 수 있다.
몇몇 실시 예에서, 상기 호스트는 상기 모드 레지스터를 주기적 또는 비주기적으로 판독하여 타이밍 위반 여부를 인지하는 모드 레지스터 판독 모듈을 포함할 수 있다.
몇몇 실시 예에서, 상기 액세스 타이밍 위반 플래그는 리드 온리(read only)로 설정되어 타이밍 위반이 발생한 커맨드의 위반 세부 사항을 표시할 수 있다.
몇몇 실시 예에서, 상기 액세스 타이밍 위반 플래그는 라이트 온리(write only)로 설정되어 타이밍 위반이 발생한 경우 상기 메모리 장치의 소정의 동작을 유도하는 커맨드를 표시할 수 있다.
몇몇 실시 예에서, 상기 소정의 동작은 미리 결정된 채널 및 포트에서 미리 결정된 값을 연속하여 출력하는 동작을 포함할 수 있다.
몇몇 실시 예에서, 상기 모드 레지스터는 타이밍 위반에 따라 상기 메모리 장치의 타이밍 동작을 제어하는 타임 델타 값을 저장할 수 있다.
몇몇 실시 예에서, 상기 타임 델타 값은 백분율 값으로 설정될 수 있다.
일 실시 예에 따른 메모리 시스템의 동작 방법은, 메모리 장치가 노멀 동작을 수행하는 단계; 상기 메모리 장치를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터에 대한 실제 타이밍 값을 측정하는 단계; 상기 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공받는 단계; 상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교하는 단계; 및 상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교한 결과를 모드 레지스터에 저장하는 단계를 포함할 수 있다.
일 실시 예에 따른 메모리 장치는, 호스트로부터 커맨드 및 어드레스 신호 및 클럭 신호를 수신하고, 상기 호스트와 데이터 신호를 송수신하는 메모리 장치로서, 상기 메모리 장치를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터가 정의되고, 상기 액세스 타이밍 파라미터의 실제 타이밍 값을 측정하는 액세스 파라미터 타이머; 상기 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공하는 스펙 레지스터; 상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교하는 비교 회로; 타이밍 위반이 발생한 경우, 상기 타이밍 위반이 발생한 커맨드의 위반 세부 사항을 표시하는 값이 저장되는 제1 모드 레지스터; 및 상기 타이밍 위반에 따라 상기 메모리 장치의 소정의 동작을 유도하는 커맨드를 표시하는 값이 저장되는 제2 모드 레지스터를 포함할 수 있다.
몇몇 실시 예에서, 상기 장치는, 상기 타이밍 위반에 따라 상기 메모리 장치의 타이밍 동작을 제어하는 타임 델타 값을 저장하는 제3 모드 레지스터를 더 포함할 수 있다.
도 1은 일 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2는 일 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 3 및 도 4는 일 실시 예에 따른 메모리 장치의 일 구현 예를 나타낸 도면들이다.
도 5는 일 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 6은 일 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 7 및 도 8은 일 실시 예에 따른 메모리 장치의 일 구현 예를 나타낸 도면들이다.
도 9는 일 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 10은 일 실시 예에 따른 컴퓨팅 시스템을 나타낸 도면이다.
도 11은 일 실시 예에 따른 그래픽 시스템을 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 일 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 1을 참조하면, 일 실시 예에 따른 메모리 시스템(1)은 호스트(10) 및 메모리 장치(20)를 포함할 수 있다.
호스트(10)는 메모리 장치(20)에 대해 액세스 요청을 전송하고 그에 대한 응답으로 데이터를 액세스하는 장치일 수 있다. 몇몇 실시 예에서, 호스트(10)는 프로세서, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), IP 코어(intellectual property core) 등을 포함할 수 있다. 또는 몇몇 실시 예에서, 호스트(10)는 메모리 컨트롤러일 수 있다.
메모리 장치(20)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 일 실시 예에서, 메모리 셀은 휘발성 메모리 셀일 수 있고, 메모리 장치(20)는 비제한적인 예시로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power DDR) SDRAM, GDDR(Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등일 수 있다. 다른 실시 예에서, 메모리 셀은 비휘발성 메모리 셀일 수 있고, 메모리 장치(20)는 비제한적인 예시로서 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 이하에서, 메모리 장치(20)는 DRAM인 것으로서 설명되나, 본 개시의 기술적 사상이 이에 제한되는 것은 아니다.
메모리 장치(20)의 저장 용량이 증가하고 메모리 장치(20)를 액세스하는 장치들의 동작 속도가 상승함에 따라, 고속 전송에 대한 요구를 맞추기 위해 호스트(10)와 메모리 장치(20)는 고속 인터페이스를 지원할 수 있다. 호스트(10)는 다양한 신호, 예를 들어 어드레스 신호, 제어 신호 등을 메모리 장치(20)에 전송할 수 있는데, 호스트(10)와 메모리 장치(20) 사이에서 정확한 데이터를 송수신하기 위해, 호스트(10)는, 클럭 신호에 대해 커맨드 및 어드레스(command and address, CA) 신호를 트레이닝할 수 있다.
호스트(10)는 메모리 장치(20)에 CA 신호, 클럭(CK) 신호를 전송하고, 메모리 장치(20)와 데이터(DQ) 신호를 송수신할 수 있다. 예를 들어, 클럭(CK) 신호는 호스트(10)와 메모리 장치(20) 사이에 제공되는 클럭 라인을 통해 메모리 장치(20)로 전송될 수 있고, 메모리 장치(20)는 호스트(10)로부터 수신되는 클럭(CK) 신호에 따라 CA 신호, DQ 신호 등을 캡처할 수 있다. 또한, 메모리 장치(20)는 클럭(CK) 신호에 동기화된 DQ 신호를 호스트(10)에 전송함으로써, 호스트(10)로 하여금 DQ 신호를 캡처하도록 할 수 있다. 몇몇 실시 예에서, 메모리 장치(20)는 클럭(CK) 신호의 상승 에지(rising edge)에 동기화되어 동작하거나, 하강 에지(falling edge)에 동기화되어 동작할 수 있다.
고속으로 동작하는 클럭(CK) 신호를 이용하여 CA 신호, DQ 신호 등을 캡처하기 위해, 호스트(10)는 클럭(CK)에 대해 CA 신호를 트레이닝할 수 있다. 그리고 호스트(10)는 트레이닝한 CA 신호에 대한 메모리 장치(20)의 응답을 수신할 수 있다. 호스트(10)는 메모리 장치(20)로부터 수신되는 응답에 따라, 메모리 장치(20)에 전송되는 신호의 전송 타이밍 또는 지연을 조정할 수 있다. 예를 들어, 호스트(10)가 커맨드 버스를 통해 특정 커맨드를 메모리 장치(20)에 전송하고, 클럭(CK)의 상승 에지 또는 하강 에지에서 데이터 버스를 통해 전송되는 DQ 신호가 메모리 장치(20)에 의해 정확하게 캡처되었는지 여부를 판단할 수 있다. 이와 같은 트레이닝은, 메모리 시스템(1)에 전원이 공급되거나 특정한 조건을 만족하는 경우 진입될 수 있다.
특히, 어떤 칩셋을 탑재하는 제품에 있어서, 칩셋에 대한 타이밍 검증을 미리 수행할 필요가 있다. 제품을 제조하기 전에 칩셋의 타이밍 검증을 완료하지 않으면 제품 자체의 결함으로 이어질 수 있기 때문이다. 따라서, 이하에서는 칩셋이 제품에 적용되기 전에 메모리 장치(20)와의 고속 인터페이스 지원을 보장함을 신뢰할 수 있도록 타이밍 위반이 발생하는지 여부를 모니터링하고, 타이밍 위반이 검출되는 경우 이를 교정할 수 있는 실시 예들에 대해 설명하도록 한다.
본 실시 예에서, 호스트(10)는 타이밍 제어기(100), 트레이닝 모듈(110) 및 모드 레지스터 판독 모듈(120)을 포함할 수 있다. 그리고 메모리 장치(20)는 액세스 파라미터 타이머(200), 스펙 레지스터(210), 비교 회로(220) 및 모드 레지스터(230)를 포함할 수 있다.
타이밍 제어기(100)는 호스트(10)가 메모라 장치(20)로 전송하는 신호들, 예를 들어 CA 신호 및 DQ 신호의 전송 타이밍을 제어할 수 있다. 타이밍 제어기(100)는 초기에 미리 설정된 값에 따라 전송 타이밍을 결정한 후, 트레이닝 모듈(110)로부터 제공되는 트레이닝 결과를 반영하여 전송 타이밍을 조정할 수 있다.
트레이닝 모듈(110)은 호스트(10)가 메모라 장치(20)로 전송하는 신호들의 캡처 정확도를 개선하기 위해 지연 변화를 검출하고 트레이닝을 수행할 수 있다. 본 실시 예에서, 트레이닝 모듈(110)은 미리 정해진 조건 또는 상황(예를 들어, 전원이 들어온 상황, 또는 특정 신호에 에러가 발생한 경우 등)에 동작을 시작할 수 있다.
모드 레지스터 판독 모듈(120)은 메모리 장치(20)의 모드 레지스터(230)를 주기적으로 판독하여 모드 레지스터 값(MRV)을 수신하고, 해당 값으로부터 호스트(10)가 메모리 장치(20)에 전송하는 커맨드의 타이밍 위반 여부를 인지할 수 있다. 몇몇 실시 예에서, 모드 레지스터 판독 모듈(120)은 미리 정해진 주기에 따라 주기적으로 모드 레지스터(230)를 판독할 수 있다. 다른 몇몇 실시 예에서, 모드 레지스터 판독 모듈(120)은 비주기적으로, 예를 들어 어떤 이벤트가 발생한 경우, 모드 레지스터(230)를 판독할 수 있다. 호스트(10)는 이와 같이 타이밍 위반을 인지한 후, 커맨드 또는 CA 신호의 전송 타이밍을 제어할 수 있다.
액세스 파라미터 타이머(200)는 액세스 타이밍 파라미터의 실제 타이밍 값을 측정할 수 있다. 여기서, 액세스 타이밍 파라미터는, 메모리 장치(20)를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 파라미터일 수 있다. 이를 위해, 액세스 파라미터 타이머(200)는, 하나 이상의 타이머, 카운터 또는 이들의 조합을 포함하는 검출 요소를 포함할 수 있다. 즉, 액세스 파라미터 타이머(200)는 메모리 장치(20) 상에서 발생되는 커맨드의 실제 타이밍 값을 측정할 수 있다.
스펙 레지스터(210)는 스펙 타이밍 값을 제공할 수 있다. 여기서, 스펙 타이밍 값은, 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의한 것일 수 있다. 구체적으로, 어떤 커맨드에 대해 정의된 유효 타이밍은, 메모리 장치(20)가 해당 커맨드를 수행할 때 타이밍 위반이 되지 않도록 하는 범위를 나타내는 것일 수 있다.
비교 회로(220)는 액세스 파라미터 타이머(200)로부터 측정된 실제 타이밍 값과, 스펙 레지스터(210)로부터 제공되는 스펙 타이밍 값을 비교할 수 있다. 구체적으로, 비교 회로(220)는, 어떤 커맨드의 수행에 대한 실제 타이밍 값이, 해당 커맨드에 대한 스펙 타이밍 값을 초과하여 벗어나는지 여부를 판정할 수 있다. 몇몇 실시 예에서, 비교 회로(220)는, 어떤 커맨드의 수행에 대한 실제 타이밍 값이, 해당 커맨드에 대한 스펙 타이밍 값을 미리 정해진 범위를 초과하여 벗어나는지 여부를 판정할 수도 있다.
모드 레지스터(230)는 액세스 타이밍 위반 플래그를 저장할 수 있다. 모드 레지스터(230)에 저장된 액세스 타이밍 위반 플래그는 호스트(10)에 의해 판독될 수 있다. 여기서 액세스 타이밍 위반 플래그는, 타이밍 위반이 발생한 커맨드의 위반 세부 사항이 무엇인지 표시하는 것일 수 있으나, 구체적인 구현 목적에 따라, 액세스 타이밍 위반 플래그는 다른 형태로 구현될 수도 있다. 예를 들어, 몇몇 실시 예에서, 액세스 타이밍 위반 플래그는, 타이밍 위반이 발생한 경우 메모리 장치(20)의 소정의 동작을 유도하는 커맨드를 표시할 수 있다. 또는, 몇몇 실시 예에서, 액세스 타이밍 위반 플래그는, 타이밍 위반에 따라 메모리 장치(20)의 타이밍 동작을 제어하기 위한 타임 델타 값을 포함할 수도 있다.
몇몇 실시 예에서, 액세스 타이밍 위반 플래그가 저장되는 영역에 따라, 모드 레지스터(230)의 일부 영역은 리드 온리(read only)로 설정될 수도 있고, 라이트 온리(write only)로 설정될 수 있다. 예를 들어, 타이밍 위반이 발생한 커맨드의 위반 세부 사항을 표시하는 액세스 타이밍 위반 플래그는 리드 온리로 설정될 수 있다. 다른 예로서, 타이밍 위반이 발생한 경우 메모리 장치(20)의 소정의 동작을 유도하는 커맨드를 표시하는 액세스 타이밍 위반 플래그는 라이트 온리로 설정될 수 있다. 또 다른 예로서, 타이밍 위반에 따라 메모리 장치(20)의 타이밍 동작을 제어하는 타임 델타 값을 포함하는 액세스 타이밍 위반 플래그는 리드 온리로 설정될 수 있다. 물론, 이와 같은 설정은 본 발명의 범위를 제한하는 것은 아니며, 구체적인 구현 목적에 따라 달라질 수 있다.
도 2는 일 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 2를 참조하면, 일 실시 예에 따른 메모리 시스템의 동작 방법은, 단계(S201)에서 메모리 장치(20)가 노멀 동작을 수행할 수 있고, 단계(S203)에서 메모리 장치(20)를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터에 대한 실제 타이밍 값을 측정할 수 있다. 한편, 상기 방법은, 단계(S205)에서 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공받을 수 있다.
다음으로, 상기 방법은, 단계(S207)에서 측정된 실제 타이밍 값과 스펙 타이밍 값을 비교할 수 있다. 이에 따라, 실제 타이밍 값이 유효 타이밍 범위 내에 포함된 경우인 스펙 인(SPEC-IN) 상태와, 실제 타이밍 값이 유효 타이밍 범위를 벗어나는 경우인 스펙 아웃(SPEC-OUT) 상태가 판정될 수 있다. 스펙 인 상태로 판정된 경우, 상기 방법은, 단계(S201)로 진행하여 메모리 장치(20)가 노멀 동작을 계속 수행할 수 있다.
스펙 아웃 상태로 판정된 경우, 상기 방법은, 단계(S209)에서, 실제 타이밍 값과 스펙 타이밍 값을 비교한 결과를 모드 레지스터(230)에 저장할 수 있다. 실제 타이밍 값과 스펙 타이밍 값을 비교한 결과는 다양한 방식으로 모드 레지스터(230)에 저장될 수 있다. 예를 들어, 비교 결과는, 타이밍 위반이 발생한 커맨드의 위반 세부 사항이 무엇인지 표시하는 값을 포함하는 것일 수도 있고, 타이밍 위반이 발생한 경우 메모리 장치(20)의 소정의 동작을 유도하는 커맨드를 표시하는 값을 포함하는 것일 수도 있고, 또는, 타이밍 위반에 따라 메모리 장치(20)의 타이밍 동작을 제어하기 위한 타임 델타 값을 포함하는 것일 수도 있다.
다음으로, 상기 방법은, 단계(S211)에서, 호스트(10)가 모드 레지스터(230)를 주기적 또는 비주기적으로 판독하여 타이밍 위반 여부를 인지할 수 있다. 그리고, 상기 방법은, 단계(S213)에서, 호스트(10)가 유효 타이밍을 정의하는 스펙에 부합하도록 타이밍을 조정할 수 있다.
본 실시 예에 따르면, 칩셋에서의 타이밍 위반 발생 여부를 모니터링하고, 타이밍 위반이 검출되는 경우 이를 교정할 수 있어서 칩셋이 제품에 적용되기 전에 메모리 장치(20)와의 고속 인터페이스 지원을 미리 보장할 수 있다. 이에 따라 해당 칩셋이 탑재되는 제품의 결함을 미연에 방지할 수 있다.
도 3 및 도 4는 일 실시 예에 따른 메모리 장치의 일 구현 예를 나타낸 도면들이다.
도 3을 참조하면, 일 실시 예에 따른 반도체 장치(20)의 모드 레지스터(230)는 OP[0:7]의 오퍼랜드(operand) 필드를 포함할 수 있다. OP[0:7]의 필드는 미리 정해진 크기로 모드 레지스터(230)에 정의된 것일 수 있다. 몇몇 실시 예에서, OP[0:7] 중 OP[0:3]은 주요한 액세스 타이밍 스펙 별 위반 여부를 나타내는 값(예를 들어, 플래그)에 대응될 수 있고, OP[0:7] 중 OP[7:4]는 플래그 선택 옵션에 대한 값에 대응될 수 있다.
도 4를 참조하면, OP[3:0]의 오퍼랜드 필드는 리드 온리로 설정될 수 있고, 그 값으로 타이밍 위반이 발생한 커맨드의 위반 세부 사항을 표시하는 값이 저장될 수 있다. 예를 들어, OP[3:0]의 오퍼랜드 필드에는, 모든 타이밍이 스펙을 벗어나지 않음을 나타내는 값인 "0000 b", tZQCAL 타이밍을 위반하였음을 나타내는 값인 "0001 b", tZQLAT 타이밍을 위반하였음을 나타내는 값인 "0010 b", tINT1 타이밍을 위반하였음을 나타내는 값인 "0101 b", tRCDW 타이밍을 위반하였음을 나타내는 값인 "0110 b", 그리고 tXP 타이밍을 위반하였음을 나타내는 값인 "1111 b"가 저장될 수 있다. 여기서, tZQCAL, tZQLAT, tINT1, tRCDW, tXP 등은 메모리 장치(20)에서 어떤 커맨드가 정상적으로 수행되기 위해 요구되는 타이밍 값들일 수 있다. 호스트(10)는, 모드 레지스터(230)를 판독하여, 모드 레지스터(230)에 기록된 값에 따라 타이밍 위반이 발생한 세부 사항을 인지할 수 있다.
한편, OP[7:4]의 오퍼랜드 필드는 라이트 온리로 설정될 수 있고, 그 값으로 메모리 장치(20)의 소정의 동작을 유도하는 커맨드를 표시하는 값이 저장될 수 있다. 예를 들어, OP[7:4]의 오퍼랜드 필드에는, 타이밍 위반이 발생한 경우 메모리 장치(20)로 하여금 채널 A의 DQO 포트에 연속된 "1"을 출력하라는 커맨드를 지정하는 "0000 b"가 저장될 수 있다. 또한, OP[7:4]의 오퍼랜드 필드에는, 타이밍 위반이 발생한 경우 메모리 장치(20)로 하여금 채널 A의 DQ1/3/5/7 포트에 연속된 "1"을 출력하라는 커맨드를 지정하는 "0001 b", 타이밍 위반이 발생한 경우 메모리 장치(20)로 하여금 채널 A/B의 DQ0/15 포트에 연속된 "0"을 출력하라는 커맨드를 지정하는 "0010 b"가 저장될 수 있다. 이와 같이, 타이밍 위반이 발생한 경우 메모리 장치(20)의 소정의 동작을 유도하는 커맨드는 호스트(10)가 모드 레지스터(230)에 기록할 수 있고, 이후 실제로 타이밍 위반이 발생하면 메모리 장치(20)는 OP[7:4]의 오퍼랜드 필드에 정의된 바에 따라 동작을 수행할 수 있다. 예를 들어, 메모리 장치(20)는 타이밍 위반이 발생한 경우 채널 A의 DQO 포트에 연속된 "1"을 출력하게 되고, 호스트(10) 또는 메모리 장치(20) 내부의 다른 구성 요소는 채널 A의 DQ0 포트를 모니터링하여 연속된 "1"이 출력되는 것을 검출하면 타이밍 위반이 발생하였음을 인지할 수 있다.
도 5는 일 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 5를 참조하면, 일 실시 예에 따른 메모리 시스템은, 도 3 및 도 4에서 예시한 모드 레지스터(230)를 이용하여 동작할 수 있고, 그 동작 방법에 대해 ZQ 캘리브레이션과 관련하여 설명하도록 한다. ZQ 캘리브레이션은 DRAM 컨트롤러와 DRAM 간의 임피던스 부정합을 감소시켜 양호한 입력/출력(I/O) 특성을 보장해 줄 수 있도록 트레이닝하는 방법 중 하나이다. ZQ 캘리브레이션은 시스템 초기화 시점에 수행될 수도 있고, 미리 설정된 주기에 따라 주기적으로 수행될 수도 있다. 이 때, tZQCAL(ZQ calibration time)은 반드시 보장되어야 하는 최소 값(예를 들어 1us)을 가진다. tZQCAL이 해당 최소 값을 준수하지 못하는 경우에는 입력/출력 특성이 불량해질 수 있으므로, 호스트(10)는 tZQCAL이 해당 최소 값을 준수하는지 여부를 모니터링할 필요가 있다.
일 실시 예에 따른 메모리 시스템의 동작 방법은, 단계(S501)에서 tZQCAL에 대해 반드시 보장되어야 하는 최소 값을 예를 들어 1us로 설정하고, tZQLATCH(ZQ latch time)에 대해 반드시 보장되어야 하는 최소 값을 예를 들어 3ns로 설정할 수 있다. 이와 같은 설정 값들은 스펙 타이밍 값으로서 스펙 레지스터(210)에 저장될 수 있다.
상기 방법은, 단계(S503)에서, ZQ 캘리브레이션 시작 커맨드(ZQ calibration start command)의 시점과 ZQ 캘리브레이션 래치 커맨드(ZQ calibration latch command)의 시점을 검출함으로써, 액세스 타이밍 파라미터에 대한 실제 타이밍 값을 측정할 수 있다. 한편, 상기 방법은, 단계(S505)에서 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값(즉, tZQCAL=1us, tZQLATCH=3ns)을 제공받을 수 있다.
다음으로, 상기 방법은, 단계(S507)에서 측정된 실제 타이밍 값과 스펙 타이밍 값을 비교할 수 있다. 이에 따라, 실제 타이밍 값이 유효 타이밍 범위 내에 포함된 경우인 스펙 인(SPEC-IN) 상태와, 실제 타이밍 값이 유효 타이밍 범위를 벗어나는 경우인 스펙 아웃(SPEC-OUT) 상태가 판정될 수 있다.
스펙 아웃 상태로 판정된 경우, 상기 방법은, 단계(S509)에서, 실제 타이밍 값과 스펙 타이밍 값을 비교한 결과를 모드 레지스터(230)에 저장할 수 있다. 구체적으로, 실제 타이밍 값과 스펙 타이밍 값을 비교한 결과는 도 3 및 도 4와 관련하여 전술한 모드 레지스터(230)("MR26")의 OP[3:0]에 "0001 b"라는 값으로 저장될 수 있다.
다음으로, 상기 방법은, 단계(S511)에서, 호스트(10)가 모드 레지스터(230)("MR26")의 OP[3:0] 주기적 또는 비주기적으로 판독하여 타이밍 위반 여부를 인지할 수 있다. 그리고, 상기 방법은, 단계(S513)에서, 모드 레지스터(230)("MR26")의 OP[7:4]를 이용하여 동작하는 메모리 장치(20)가 수행하는 동작으로부터 타이밍 위반 여부를 인지할 수도 있다.
도 6은 일 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 6을 참조하면, 일 실시 예에 따른 메모리 시스템(1)은 호스트(10) 및 메모리 장치(20)를 포함할 수 있다.
본 실시 예에서, 호스트(10)는 타이밍 제어기(100), 트레이닝 모듈(110), 모드 레지스터 판독 모듈(120) 및 모드 레지스터 기록 모듈(130)을 포함할 수 있다. 그리고 메모리 장치(20)는 액세스 파라미터 타이머(200), 스펙 레지스터(210), 비교 회로(220) 및 모드 레지스터(230)를 포함할 수 있다. 여기서, 타이밍 제어기(100), 트레이닝 모듈(110), 액세스 파라미터 타이머(200), 스펙 레지스터(210) 및 비교 회로(220)에 관하여는 도 1 내지 도 5와 관련하여 전술한 내용을 참조할 수 있으므로, 여기서는 중복되는 설명을 생략하도록 한다.
모드 레지스터 판독 모듈(120)은 메모리 장치(20)의 모드 레지스터(230)를 주기적으로 판독하여 모드 레지스터 값(MRV1)을 수신하고, 해당 값으로부터 호스트(10)가 메모리 장치(20)에 전송하는 커맨드의 타이밍 위반 여부를 인지할 수 있다. 값(MRV1)은 예를 들어, 타이밍 위반이 발생한 커맨드의 위반 세부 사항을 표시하는 값을 포함할 수 있다. 모드 레지스터(230)는 제1 모드 레지스터를 포함할 수 있고, 값(MRV1)은 제1 모드 레지스터에 저장될 수 있다.
모드 레지스터 기록 모듈(130)은 메모리 장치(20)의 모드 레지스터(230)에 메모리 장치(20)의 동작을 제어할 수 있는 커맨드를 비롯한 값(MRV2)를 기록할 수 있다. 값(MRV2)은 예를 들어, 타이밍 위반에 따라 메모리 장치의 소정의 동작을 유도하는 커맨드를 포시하는 값을 포함할 수 있다. 모드 레지스터(230)는 제2 모드 레지스터를 포함할 수 있고, 값(MRV2)은 제2 모드 레지스터에 저장될 수 있다. 몇몇 실시 예에서, 소정의 동작은, 미리 결정된 채널 및 포트에서 미리 결정된 값을 연속하여 출력하는 동작을 포함할 수 있다.
한편, 모드 레지스터(230)은 제3 모드 레지스터를 포함하고, 제3 모드 레지스터에는, 타이밍 위반에 따라 메모리 장치(20)의 타이밍 동작을 제어하는 타임 델타 값이 저장될 수 있다. 몇몇 실시 예에서, 타임 델타 값은 백분율 값으로 설정될 수 있다. 이와 같은 타임 델타 값은 메모리 장치(20)에 미리 설정된 값일 수도 있고, 메모리 장치(20)의 동작 중 호스트(10)가 설정한 값일 수도 있다.
도 7 및 도 8은 일 실시 예에 따른 메모리 장치의 일 구현 예를 나타낸 도면들이다.
도 7을 참조하면, 일 실시 예에 따른 반도체 장치(20)의 모드 레지스터(230)는 OP[0:7]의 오퍼랜드 필드를 포함할 수 있다. OP[0:7]의 필드는 미리 정해진 크기로 모드 레지스터(230)에 정의된 것일 수 있다. 몇몇 실시 예에서, OP[0:7] 중 OP[0:3]은 제1 액세스 타이밍 스펙(예를 들어 ZQ cal에 관한 액세스 타이밍 스펙)의 위반 시 타임 델타를 나타내는 값에 대응될 수 있고, OP[0:7] 중 OP[7:4]는 제2 액세스 타이밍 스펙(예를 들어 tXP에 관한 액세스 타이밍 스펙)의 위반 시 타임 델타를 나타내는 값에 대응될 수 있다. 여기서 타임 델타는, 스펙 기준으로 실제 타이밍이 얼마나 벗어났는지를 표시하는 값일 수도 있고, 타이밍 위반을 해소하기 위해 조정되어야 할 양을 표시하는 값일 수도 있다.
도 8을 참조하면, OP[3:0]의 오퍼랜드 필드는 리드 온리로 설정될 수 있고, 그 값으로 타이밍 위반 시 타임 델타를 나타내는 값이 저장될 수 있다. 예를 들어, OP[3:0]의 오퍼랜드 필드에는, +100%의 델타를 나타내는 값인 "0000 b", +90%의 델타를 나타내는 값인 "0001 b", +80%의 델타를 나타내는 값인 "0010 b", -90%의 델타를 나타내는 값인 "0101 b", -100%의 델타를 나타내는 값인 "0110 b", 그리고, 델타의 한계값을 초과한 경우를 나타내는 값인 "1111 b"가 저장될 수 있다. 호스트(10), 메모리 장치(20) 또는 메모리 장치(20) 내부의 다른 구성 요소들은 이들 저장된 값들을 기초로 스펙 기준으로 실제 타이밍이 벗어난 정도를 인지할 수 있다. OP[7:4]역시 OP[3:0]과 유사한 방식으로 운용될 수 있다.
도 9는 일 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 9를 참조하면, 일 실시 예에 따른 메모리 시스템은, 도 7 및 도 8에서 예시한 모드 레지스터(230)를 이용하여 동작할 수 있고, 그 동작 방법에 대해 도 5와 마찬가지로 ZQ 캘리브레이션과 관련하여 설명하도록 한다.
일 실시 예에 따른 메모리 시스템의 동작 방법은, 단계(S901)에서 tZQCAL에 대해 반드시 보장되어야 하는 최소 값을 예를 들어 1us로 설정하고, tZQLATCH에 대해 반드시 보장되어야 하는 최소 값을 예를 들어 3ns로 설정할 수 있다. 이와 같은 설정 값들은 스펙 타이밍 값으로서 스펙 레지스터(210)에 저장될 수 있다.
상기 방법은, 단계(S903)에서, ZQ 캘리브레이션 시작 커맨드의 시점과 ZQ 캘리브레이션 래치 커맨드의 시점을 검출함으로써, 액세스 타이밍 파라미터에 대한 실제 타이밍 값을 측정할 수 있다. 한편, 상기 방법은, 단계(S905)에서 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값(즉, tZQCAL=1us, tZQLATCH=3ns)을 제공받을 수 있다.
다음으로, 상기 방법은, 단계(S907)에서 측정된 실제 타이밍 값과 스펙 타이밍 값을 비교할 수 있다. 이에 따라, 실제 타이밍 값이 유효 타이밍 범위 내에 포함된 경우인 스펙 인(SPEC-IN) 상태와, 실제 타이밍 값이 유효 타이밍 범위를 벗어나는 경우인 스펙 아웃(SPEC-OUT) 상태가 판정될 수 있다.
스펙 아웃 상태로 판정된 경우, 상기 방법은, 단계(S909)에서, 실제 타이밍 값과 스펙 타이밍 값을 비교한 결과를 모드 레지스터(230)에 저장할 수 있다. 구체적으로, 실제 타이밍 값과 스펙 타이밍 값을 비교한 결과는 도 3 및 도 4와 관련하여 전술한 모드 레지스터(230)("MR26")의 OP[3:0]에 "0001 b"라는 값으로 저장될 수 있다.
다음으로, 상기 방법은, 단계(S911)에서, 호스트(10)가 모드 레지스터(230)("MR26")의 OP[3:0] 주기적 또는 비주기적으로 판독하여 타이밍 위반 여부를 인지할 수 있다. 또한, 상기 방법은, 단계(S913)에서, 호스트(10)가 유효 타이밍을 정의하는 스펙에 부합하도록 타이밍을 조정할 수 있다.
다음으로, 상기 방법은, 단계(S915)에서, 도 7 및 도 8과 관련하여 전술한 모드 레지스터(230)("MR27")에 타임 델타 값을 저장할 수 있다.
도 10은 일 실시 예에 따른 컴퓨팅 시스템을 나타낸 도면이다.
도 10을 참조하면, 일 실시 예에 따른 컴퓨팅 시스템(300)은 본 명세서에 설명되는 임의의 실시 예에 따른 컴퓨팅 디바이스, 예를 들어, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 다른 전자 디바이스일 수 있다. 컴퓨팅 시스템(300)은 프로세서(310)를 포함하고, 이는 컴퓨팅 시스템(300)에 대한 처리, 동작 관리 및 명령어들의 실행을 제공할 수 있다. 프로세서(310)는 임의의 타입의 마이크로프로세서, CPU(Central Processing Unit), 프로세싱 코어, 또는 컴퓨팅 시스템(300)에 대한 프로세싱을 제공하는 다른 프로세싱 하드웨어를 포함할 수 있다. 프로세서(310)는 컴퓨팅 시스템(300)의 전체 동작을 제어하며, 하나 이상의 프로그래머블 범용 또는 특수-목적 마이크로프로세서들, DSP들(Digital Signal Processors), 프로그래머블 제어기들, ASIC들(Application Specific Integrated Circuits), PLD들(Programmable Logic Devices), 또는 이와 유사한 것, 또는 이러한 디바이스들의 조합일 수 있거나, 또는 이들을 포함할 수 있다.
메모리 서브시스템(320)은, 컴퓨팅 시스템(300)의 메인 메모리를 나타내며, 프로세서(310)에 의해 실행될 코드, 또는 루틴을 실행할 경우 사용될 데이터 값들에 대한 임시 스토리지를 제공할 수 있다. 메모리 서브시스템(320)은 ROM(Read-Only Memory), 플래시 메모리, 하나 이상의 다양한 RAM(Random Access Memory), 또는 다른 메모리 장치들과 같은 하나 이상의 메모리 장치들, 또는 이러한 디바이스들의 조합을 포함할 수 있다. 메모리 서브시스템(320)은, 특히, 컴퓨팅 시스템(300) 내의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 OS(Operating System)(326)를 저장 및 호스팅할 수 있다. 추가로, 다른 명령어들(328)은 메모리 서브시스템(320)에 저장되고 이로부터 실행되어 컴퓨팅 시스템(300)의 로직 및 프로세싱을 제공할 수 있다. OS(326) 및 명령어들(328)은 프로세서(310)에 의해 실행될 수 있다.
메모리 서브시스템(320)은 메모리 장치(322)를 포함하고, 여기서 메모리 장치는 데이터, 명령어들, 프로그램들, 또는 기타 아이템들을 저장할 수 있다. 일 실시 예에서, 메모리 서브시스템은 메모리 컨트롤러(324)를 포함하고, 이는 본 명세서에서 설명되는 임의의 실시 예에 따른 호스트에 대응할 수 있고, 메모리 장치(322)에 대해 커맨드들을 생성하고 발행하는 스케줄러를 포함할 수 있다.
일 실시 예에서, 메모리 서브시스템(320) 및 메모리 장치(322)는 주기적 트레이닝을 통해 생성되는 피드백에 기초하여 타이밍 보상을 구현할 수 있다. 메모리 장치(322)는 트레이닝 상태에 진입하고, 메모리 컨트롤러(324)는 메모리 장치(322)와 메모리 컨트롤러 사이의 인터페이스를 통해 트레이닝 신호를 보내며, 메모리 장치(322)는 자신의 메모리 어레이에 이를 저장하지 않는다. 일 실시 예에서, 메모리 장치(322)는 에러들에 대해 수신된 트레이닝 신호를 평가할 수 있다. 일 실시 예에서, 메모리 장치(322)는 트레이닝 신호를 트레이닝 버퍼에 저장할 수 있고, 이는 트레이닝 신호를 저장하는데 사용되는 임의의 버퍼일 수 있으며, 메모리 컨트롤러(324)는 버퍼링된 트레이닝 신호를 판독하고, 에러들에 대해 신호를 평가한다. 검출된 에러들에 기초하여, 시스템은, 타이밍에 영향을 주는 환경적 조건들에서의 변화들을 보상하기 위해, 메모리 컨트롤러 또는 메모리 장치 중 어느 하나 또는 양자 모두의 하나 이상의 파라미터들을 조절할 수 있다.
프로세서(310) 및 메모리 서브시스템(320)은 버스/버스 시스템(370)에 연결될 수 있다. 버스(370)는, 적절한 브릿지들, 어댑터들 및/또는 제어기들에 의해 접속되는, 임의의 하나 이상의 별도의 물리적 버스들, 통신 라인들/인터페이스들, 및/또는 점-대-점 접속들을 나타내는 추상적 개념에 해당할 수 있다. 따라서, 버스(370)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(Industry Standard Architecture) 버스, SCSI(Small Computer System Interface) 버스, USB(Universal Serial Bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(통상적으로 "Firewire"라 함) 중 하나 이상을 포함할 수 있다. 버스(370)의 버스들은 또한 네트워크 인터페이스(340) 내의 인터페이스들에 대응할 수 있다.
컴퓨팅 시스템(300)은 또한 버스(370)에 연결되는 하나 이상의 I/O(Input/Output) 인터페이스(들)(330), 네트워크 인터페이스(340), 하나 이상의 내부 대용량 스토리지 디바이스(들)(350), 및 주변기기 인터페이스(360)를 포함할 수 있다. I/O 인터페이스(330)는 이를 통해 사용자가 컴퓨팅 시스템(300)과 상호작용하는 하나 이상의 인터페이스 컴포넌트들(예를 들어, 비디오, 오디오 및/또는 영숫자 인터페이싱)을 포함할 수 있다. 네트워크 인터페이스(340)는 하나 이상의 네트워크들을 통해 원격 디바이스들(예를 들어, 서버들, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 컴퓨팅 시스템(300)에 제공한다. 네트워크 인터페이스(340)는 이더넷(Ethernet) 어댑터, 무선 상호접속 컴포넌트들, USB(Universal Serial Bus), 또는 다른 유선 또는 무선 표준들 기반의 또는 사설 인터페이스들을 포함할 수 있다.
스토리지(350)는, 하나 이상의 자기, 고체 상태, 또는 광학 기반의 디스크들, 또는 그 조합과 같은, 비휘발성 방식으로 대량의 데이터를 저장하는 임의의 종래의 매체일 수 있거나 이를 포함할 수 있다. 스토리지(350)는 코드 또는 명령어들 및 데이터(352)를 지속 상태로 보유할 수 있다. 스토리지(350)는 포괄적으로 "메모리"인 것으로 간주될 수 있지만, 메모리(320)는 프로세서(310)에 명령어들을 제공하는 실행 또는 동작 메모리이다. 스토리지(350)는 비휘발성인 반면에, 메모리(320)는 휘발성 메모리를 포함할 수 있다.
주변기기 인터페이스(360)는 위에 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 일반적으로 컴퓨팅 시스템(300)에 종속적으로 접속하는 디바이스들을 말한다. 종속적 접속은, 동작이 실행되며 사용자가 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 컴퓨팅 시스템(300)이 제공하는 것이다.
도 11은 일 실시 예에 따른 그래픽 시스템을 나타낸 도면이다.
도 11을 참조하면, 그래픽 시스템(400)은 그래픽 프로세서(410) 및 복수의 DRAM 장치들(420 내지 424)을 포함할 수 있다. 그래픽 프로세서(410)는 이미지 정보를 처리하기 위한 다양한 연산 동작을 수행하도록 구성될 수 있다. 그래픽 프로세서(410)는 복수의 채널들(CH1~CHi)을 통해 복수의 DRAM 장치들(420 내지 424)과 연결될 수 있다. 예시적으로, 복수의 채널들(CH1~CHi) 각각은 GDDR(Graphic Double Data Rate) 인터페이스에 기반된 통신 채널일 수 있다. 여기서, 그래픽 프로세서(410)는 도 1 내지 도 9를 참조하여 전술한 호스트(10)에 대응되고, 복수의 DRAM 장치들(420 내지 424) 각각은 도 1 내지 도 9를 참조하여 전술한 메모리 장치(20)에 대응할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 메모리 장치; 및
    상기 메모리 장치에 커맨드 및 어드레스(command and address, C/A) 신호 및 클럭 신호를 전송하고, 상기 메모리 장치와 데이터 신호를 송수신하는 호스트를 포함하고,
    상기 메모리 장치를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터가 정의되고,
    상기 메모리 장치는,
    상기 액세스 타이밍 파라미터의 실제 타이밍 값을 측정하는 액세스 파라미터 타이머;
    상기 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공하는 스펙 레지스터;
    상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교하는 비교 회로; 및
    상기 실제 타이밍 값이 상기 스펙 타이밍 값을 미리 정해진 범위를 초과하여 벗어나는 경우, 상기 호스트에 의해 판독될 수 있는 액세스 타이밍 위반 플래그가 저장되는 모드 레지스터를 포함하는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 호스트는 상기 모드 레지스터를 주기적 또는 비주기적으로 판독하여 타이밍 위반 여부를 인지하는 모드 레지스터 판독 모듈을 포함하는, 메모리 시스템.
  3. 제1항에 있어서,
    상기 액세스 타이밍 위반 플래그는 리드 온리(read only)로 설정되어 타이밍 위반이 발생한 커맨드의 위반 세부 사항을 표시하는, 메모리 시스템.
  4. 제1항에 있어서,
    상기 액세스 타이밍 위반 플래그는 라이트 온리(write only)로 설정되어 타이밍 위반이 발생한 경우 상기 메모리 장치의 소정의 동작을 유도하는 커맨드를 표시하는, 메모리 시스템.
  5. 제4항에 있어서,
    상기 소정의 동작은 미리 결정된 채널 및 포트에서 미리 결정된 값을 연속하여 출력하는 동작을 포함하는, 메모리 시스템.
  6. 제1항에 있어서,
    상기 모드 레지스터는 타이밍 위반에 따라 상기 메모리 장치의 타이밍 동작을 제어하는 타임 델타 값을 저장하는, 메모리 시스템.
  7. 제6항에 있어서,
    상기 타임 델타 값은 백분율 값으로 설정되는, 메모리 시스템.
  8. 메모리 장치가 노멀 동작을 수행하는 단계;
    상기 메모리 장치를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터에 대한 실제 타이밍 값을 측정하는 단계;
    상기 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공받는 단계;
    상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교하는 단계; 및
    상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교한 결과를 모드 레지스터에 저장하는 단계를 포함하는
    메모리 시스템의 동작 방법.
  9. 호스트로부터 커맨드 및 어드레스 신호 및 클럭 신호를 수신하고, 상기 호스트와 데이터 신호를 송수신하는 메모리 장치로서,
    상기 메모리 장치를 액세스하는 커맨드 별로 부여되는 타이밍에 관한 액세스 타이밍 파라미터가 정의되고,
    상기 액세스 타이밍 파라미터의 실제 타이밍 값을 측정하는 액세스 파라미터 타이머;
    상기 액세스 타이밍 파라미터에 대해 유효 타이밍을 정의하는 스펙 타이밍 값을 제공하는 스펙 레지스터;
    상기 실제 타이밍 값과 상기 스펙 타이밍 값을 비교하는 비교 회로;
    타이밍 위반이 발생한 경우, 상기 타이밍 위반이 발생한 커맨드의 위반 세부 사항을 표시하는 값이 저장되는 제1 모드 레지스터; 및
    상기 타이밍 위반에 따라 상기 메모리 장치의 소정의 동작을 유도하는 커맨드를 표시하는 값이 저장되는 제2 모드 레지스터를 포함하는,
    메모리 장치.
  10. 제9항에 있어서,
    상기 타이밍 위반에 따라 상기 메모리 장치의 타이밍 동작을 제어하는 타임 델타 값을 저장하는 제3 모드 레지스터를 더 포함하는, 메모리 장치.
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