KR20240042793A - 박막 트랜지스터 및 이를 포함하는 표시 패널 - Google Patents

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노상순
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최선영
박문호
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Abstract

본 개시물은 유기 발광 표시 장치에 관한 것으로서, 특히, 서브 픽셀의 회로 부분을 구성하는 다수의 박막 트랜지스터를 산화물 반도체 물질을 사용하는 박막 트랜지스터 및 그 박막 트랜지스터를 포함하는 표시 패널에 관한 것이다.

Description

박막 트랜지스터 및 이를 포함하는 표시 패널{Thin Film Transistor and Display Panel including it}
본 개시물은 유기 발광 표시 장치에 관한 것으로서, 특히, 서브 픽셀의 회로 부분을 구성하는 다수의 박막 트랜지스터를 산화물 반도체 물질을 사용하는 박막 트랜지스터 및 그 박막 트랜지스터를 포함하는 표시 패널에 관한 것이다.
유기 발광 표시 장치는 액정 표시 장치에 비해 백 라이트를 사용하지 않는 대신 자발광하는 발광 소자를 이용하기 때문에 뛰어난 박막성과 화질로 디스플레이 분야의 대세를 이루고 있다.
발광 표시 장치의 서브 픽셀에는 여러 개의 트랜지스터가 배치된다. 트랜지스터는 구동 트랜지스터와 복수개의 스위칭 트랜지스터일 수 있다. 이러한 트랜지스터는 활성층으로서 산화물 반도체가 이용될 수 있고, 다결정 반도체가 이용될 수도 있다. 구동 트랜지스터와 스위칭 트랜지스터는 요구되는 소자 성능이 상이하다. 예를 들어, 구동 트랜지스터와 스위칭 트랜지스터는 요구되는 문턱 전압, 온 커런트(on current), 오프 커런트(current), 전하 이동도가 서로 상이하다.
위와 같은 트랜지스터의 종류 마다 요구되는 상이한 소자 성능을 확보하기 위해 상이한 반도체층을 이용하는 이른바 하이브리드 형태의 서브 픽셀을 구현할 수 있다. 하지만, 상이한 반도체층을 형성하기 위해서는 제조 공정의 개수가 많아져 제조 비용과 공정 시간이 증가하는 문제가 있다.
본 개시물은 위와 같은 문제를 해결하기 위한 것으로서, 서브 픽셀 내의 트랜지스터의 종류를 단일화하여 산화물 반도체로 트랜지스터들을 하는 것을 목적으로 한다.
또한, 본 개시물은 트랜지스터들을 산화물 반도체로 단일화하였음에도 불구하고 구동 트랜지스터와 스위칭 트랜지스터 각각에 요구되는 소자 성능을 모두 확보하는 것을 목적으로 한다.
일 실시예에 따르면 산화물 반도체를 포함하고 제1 도즈량을 갖는 제1 반도체 패턴 및 제1 게이트 전극을 포함하는 복수개의 스위칭 트랜지스터; 및 상기 산화물 반도체를 포함하고 상기 제1 도즈량과 상이한 제2 도즈량을 갖는 제2 반도체 패턴 및 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함하는 표시 패널이 개시된다.
상기 제2 도즈량은 상기 제1 도즈량보다 더 클 수 있다.
상기 제1 반도체 패턴 및 제1 게이트 전극 사이의 제1 거리는 상기 제2 반도체 패턴 및 제2 게이트 전극 사이의 제2 거리와 상이할 수 있다.
상기 제1 거리는 상기 제2 거리보다 더 클 수 있다.
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 서로 동일층에 형성되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 동일층에 형성되고, 상기 제1 및 2 반도체 패턴층 상에 배치되는 게이트 절연층을 더 포함할 수 있다.
상기 게이트 절연층은 상기 스위칭 트랜지스터에서의 높이가 상기 구동 트랜지스터에서의 높이보다 더 높을 수 있다.
상기 제1 반도체 패턴 및 상기 제1 게이트 전극 사이에 배치되는 보조 층간 절연층을 더 포함할 수 있다.
상기 제1 게이트 전극 및 상기 제1 반도체 패턴의 채널 영역은 폭이 서로 동일할 수 있다.
상기 제2 게이트 전극 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일할 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 폭이 서로 동일할 수 있다.
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 채널 영역의 폭이 서로 동일할 수 있다.
상기 제1 반도체 패턴 및 제1 게이트 전극 사이의 제1 거리는 상기 제2 반도체 패턴 및 제2 게이트 전극 사이의 제2 거리와 동일할 수 있다.
상기 제1 게이트 전극 및 상기 제1 반도체 패턴의 채널 영역은 폭이 서로 동일하고, 상기 제2 게이트 전극 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 폭이 서로 동일하고, 상기 1 반도체 패턴의 채널 영역 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일할 수 있다.
일 실시예에 따르면, 산화물 반도체를 포함하고 제1 전체 도즈량을 갖는 제1 반도체 패턴 및 제1 게이트 전극을 포함하는 복수개의 스위칭 트랜지스터; 및 상기 산화물 반도체를 포함하고 상기 제1 전체 도즈량과 상이한 제2 전체 도즈량을 갖는 제2 반도체 패턴 및 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함하는 표시 패널이 개시된다.
상기 제1 게이트 전극의 폭은 및 상기 제2 게이트 전극은 폭보다 더 길 수 있다.
상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역과 폭보다 더 길 수 있다.
상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 동일하고, 상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역의 폭보다 더 길고, 상기 제2 반도체 패턴의 채널 영역의 폭은 상기 제2 게이트 전극의 폭과 동일할 수 있다.
상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 동일하고, 상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역의 폭보다 더 길고, 상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제1 게이트 전극의 폭보다 더 길 수 있다.
일 실시예에 따르면 산화물 반도체를 포함하고 제1 도즈량을 갖는 제1 반도체 패턴 및 제1 게이트 전극을 포함하는 복수개의 스위칭 트랜지스터; 및 상기 산화물 반도체를 포함하고 상기 제1 도즈량과 상이한 제2 도즈량을 갖는 제2 반도체 패턴 및 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함하는 표시 패널이 개시된다.
상기 제2 도즈량은 상기 제1 도즈량보다 더 클 수 있다.
상기 제1 반도체 패턴 및 제1 게이트 전극 사이의 제1 거리는 상기 제2 반도체 패턴 및 제2 게이트 전극 사이의 제2 거리와 상이할 수 있다.
상기 제1 거리는 상기 제2 거리보다 더 클 수 있다.
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 서로 동일층에 형성되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 동일층에 형성되고, 상기 제1 및 2 반도체 패턴층 상에 배치되는 게이트 절연층을 더 포함할 수 있다.
상기 게이트 절연층은 상기 스위칭 트랜지스터에서의 높이가 상기 구동 트랜지스터에서의 높이보다 더 높을 수 있다.
상기 제1 반도체 패턴 및 상기 제1 게이트 전극 사이에 배치되는 보조 층간 절연층을 더 포함할 수 있다.
상기 제1 게이트 전극 및 상기 제1 반도체 패턴의 채널 영역은 폭이 서로 동일할 수 있다.
상기 제2 게이트 전극 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일할 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 폭이 서로 동일할 수 있다.
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 채널 영역의 폭이 서로 동일할 수 있다.
상기 제1 반도체 패턴 및 제1 게이트 전극 사이의 제1 거리는 상기 제2 반도체 패턴 및 제2 게이트 전극 사이의 제2 거리와 동일할 수 있다.
상기 제1 게이트 전극 및 상기 제1 반도체 패턴의 채널 영역은 폭이 서로 동일하고, 상기 제2 게이트 전극 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 폭이 서로 동일하고, 상기 1 반도체 패턴의 채널 영역 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일할 수 있다.
일 실시예에 따르면, 산화물 반도체를 포함하고 제1 전체 도즈량을 갖는 제1 반도체 패턴 및 제1 게이트 전극을 포함하는 복수개의 스위칭 트랜지스터; 및 상기 산화물 반도체를 포함하고 상기 제1 전체 도즈량과 상이한 제2 전체 도즈량을 갖는 제2 반도체 패턴 및 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함하는 표시 패널이 개시된다.
상기 제1 게이트 전극의 폭은 및 상기 제2 게이트 전극은 폭보다 더 길 수 있다.
상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역과 폭보다 더 길 수 있다.
상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 동일하고, 상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역의 폭보다 더 길고, 상기 제2 반도체 패턴의 채널 영역의 폭은 상기 제2 게이트 전극의 폭과 동일할 수 있다.
상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 동일하고, 상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역의 폭보다 더 길고, 상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제1 게이트 전극의 폭보다 더 길 수 있다.
도 1은 본 개시물에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 유기 발광 표시 장치의 서브 픽셀의 개략적인 블록도이다.
도 3은 본 개시물에 따른 유기 발광 표시 장치의 서브 픽셀을 나타내는 회로도이다.
도 4는 본 개시물의 일 실시예에 따른 서브 픽셀의 단면도이다.
도 5는 도 4의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 6은 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 7은 도 6의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 8은 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 9 및 도 10은 도 8의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 11는 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 12는 도 11의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 13은 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 14는 도 13의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 15는 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 16은 도 15의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
본 개시물의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 개시물은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 개시물의 개시가 완전하도록 하며, 본 개시물이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 개시물의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 개시물이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 개시물을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 개시물의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서상에서 언급한 '포함한다', '갖는다', '이루어진다.' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석할 때, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 개시물의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 개시물의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참고하여 본 개시물의 일 실시예에 따른 유기 발광 표시 장치를 살펴 본다.
도 1은 본 개시물에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 유기 발광 표시 장치의 서브 픽셀의 개략적인 블록도이다.
도 1에 도시된 바와 같이, 유기 발광 표시 장치(100)는 영상 처리부(110), 열화 보상부(150), 메모리(160), 타이밍 제어부(120), 데이터 구동부(140), 전원 공급부(180) 및 게이트 구동부(130)를 포함한다. 표시 패널(PAN) 상에는 복수 개의 서브 픽셀(SP)들이 배열되고, 경우에 따라서, 게이트 구동부(130)가 인 패널(In-panel) 형태로 형성될 수 있다.
표시 패널(PAN)은 표시 영역(AA), 비표시 영역(NA) 및 벤딩 영역(BA)를 포함한다. 표시 영역(AA)은 서브 픽셀(SP)들이 배치되어 영상을 표시하는 영역이다. 비표시 영역(NA)에는 서브 픽셀(SP)들이 배치되지 않으며 영상이 표시되지 않는 영역이다. 벤딩 영역(BA)는 표시 패널(PAN)을 배면을 접어서 위치시키기 위해 구부러지는 영역이다.
영상 처리부(110)는 외부로부터 공급된 영상 데이터와 컴포넌트들을 구동하기 위한 구동 신호를 출력한다. 예를 들어, 영상 처리부(110)로부터 출력되는 구동 신호는 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 및 클럭 신호 등을 포함할 수 있다.
열화 보상부(150)는 데이터 구동부(140)로부터 공급되는 센싱 전압(Vsne)에 기초하여 서브 픽셀(SP)의 열화를 보상하기 위한 게인 값을 산출하고, 이 산출된 게인 값에 기초하여 가중값을 산출한 후 현재 프레임의 각 서브 픽셀(SP)에 입력되는 영상 데이터를 변조하며, 변조된 영상 데이터를 타이밍 제어부(120)에 공급한다.
타이밍 제어부(120)는 열화 보상부(150)에서 변조된 영상 데이터와 여러 구동 신호를 공급받는다. 타이밍 제어부(120)는 영상 처리부(110)로부터 입력되는 구동 신호에 기초하여 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 생성하여 출력한다. 또한, 타이밍 제어부(120)는 게이트 구동부(130) 및 데이터 구동부(140)의 동작 타이밍을 제어하여 서브 픽셀(SP)들로부터 센싱 전압(Vsen)을 획득하여 열화 보상부(150)로 공급한다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 스캔 신호를 표시 패널(PAL)로 출력한다. 게이트 구동부(130)는 복수의 게이트 라인(GL1~GLm)을 통해 스캔 신호를 출력한다. 이 때, 게이트 구동부(130)는 IC 형태로 형성될 수도 있고, 표시 패널(PAN) 내부에 인 패널 형태로 형성될 수도 있다. 게이트 구동부(130)는 시프트 레지스터와 레벨 시프터 등과 같은 다수의 회로를 포함할 수 있다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 입력된 데이터 타이밍 제어 신호(DDC)에 응답하여 데이터 전압을 서브 픽셀(SP)로 출력한다. 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급되는 디지털 형태의 데이터 신호를 샘플링하고 래치하여 감마전압에 기초한 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(140)는 복수의 데이터 라인(DL1~DLn)을 통해 데이터 전압을 출력한다.
전원 공급부(180)는 고전위 구동 전압(EVDD)과 저전위 구동 전압(EVSS) 등을 출력하여 서브 픽셀(SP)에 공급한다. 고전위 구동 전압(EVDD) 및 저전위 구동 전압(EVSS)은 전원 라인을 통해 공급된다. 이 때, 전원 공급부(180)ㅗㄹ부터 출력된 전압은 데이터 구동부(140)나 게이트 구동부(130)로 출력되어 이들의 구동에 사용될 수도 있다.
표시 패널(PAN) 중 표시 영역(AA)은 복수의 서브 픽셀 (SP)로 구성되어 실제 영상이 표시된다. 서브 픽셀(sub pixel)(SP)은 적색(Red) 서브 픽셀(sub pixel), 녹색(Green) 서브 픽셀(sub pixel) 및 청색(Blue) 서브 픽셀(sub pixel)을 포함하거나 백색(W) 서브 픽셀(sub pixel), 적색(R) 서브 픽셀(sub pixel), 녹색(G) 서브 픽셀(sub pixel) 및 청색(B) 서브 픽셀(sub pixel)을 포함한다. 이때, 상기 W, R, G, B 서브 픽셀(sub pixel)(SP)은 모두 동일한 면적으로 형성될 수 있지만, 서로 다른 면적으로 형성될 수도 있다.
메모리(160)에는 열화 보상 게인에 대한 룩업 테이블(Look Up Table)이 저장되어 있을 뿐만 아니라 서브 픽셀(sub pixel)(SP)의 유기 발광 소자의 열화 보상시점이 저장된다. 이 때, 유기 발광 소자의 열화 보상 시점은 유기 발광 표시 패널의 구동 횟수 또는 구동 시간일 수 있다.
도 2에 도시된 바와 같이 하나의 서브 픽셀(SP)은 게이트 라인(GL1), 데이터 라인(DL1), 센싱 전압 리드 아웃 라인(SRL1), 전원 라인(PL1)과 연결될 수 있다. 서브 픽셀(SP)은 회로의 구성에 따라서 트랜지스터와 커패시터의 개수가 결정될 수 있고 구동 방법도 결정될 수 있다.
도 3은 본 개시물에 따른 유기 발광 표시 장치의 서브 픽셀을 나타내는 회로도이다.
도 3에 도시된 바와 같이, 본 개시물에 따른 유기 발광 표시 장치(100)는 서로 교차하여 서브 픽셀을 정의하는 게이트 라인(GL) 및 데이터 라인(DL)을 포함한다. 또한, 서브 픽셀(SP)에는 전원 라인(PL), 센싱 라인(SL)을 포함한다. 또한, 서브 픽셀(SP)에는 구동 박막 트랜지스터(DT), 유기 발광 소자(D), 스토리지 커패시터(Cst), 제1 스위칭 박막 트랜지스터(ST1), 제2 스위칭 박막 트랜지스터(ST2)를 포함한다.
유기 발광 소자(D)는 제2 노드(N2)에 접속된 애노드 전극과, 저전위 구동 전압(EVSS)의 입력단에 접속된 캐소드 전극과, 애노드 전극과 캐소드 전극 사이에 위치하는 유기 발광 층을 포함한다.
구동 박막 트랜지스터(DT)는 게이트-소스간 전압(Vgs)에 따라 유기 발광 소자(D)에 흐르는 전류(Id)를 제어한다. 구동 박막 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트 전극, 전원 라인(PL)에 접속되어 고전위 구동 전압(EVDD)이 제공되는 드레인 전극 및 제2 노드(N2)에 접속된 소스 전극을 구비한다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.
제1 스위칭 박막 트랜지스터(ST1)는 표시 패널(PAN)의 구동시 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)에 충전된 데이터 전압(Vdata)을 제1 노드(N1)에 인가하여 구동 박막 트랜지스터(DT)를 턴 온(turn-on) 시킨다. 이때, 제1 스위칭 박막 트랜지스터(ST1)는 게이트 라인(GL))에 접속되어 주사 신호(SCAN)가 입력되는 게이트 전극, 데이터 라인(DL)에 접속되어 데이터 전압(Vdata)이 입력되는 드레인 전극 및 제1 노드(N1)에 접속된 소스 전극을 구비한다.
제2 스위칭 박막 트랜지스터(ST2)는 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드 아웃 라인(SRL) 사이의 전류를 스위칭함으로써, 제2 노드(N2)의 소스 전압을 센싱 전압 리드 아웃 라인(SRL)의 센싱 커패시터(Cx)에 저장한다. 제2 스위칭 박막 트랜지스터(ST2)는 표시 패널(PAN)의 구동시 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드 아웃 라인(SRL) 사이의 전류를 스위칭함으로써, 구동 박막 트랜지스터(DT)의 소스 전압을 초기화 전압으로 리셋한다. 이때, 제2 스위칭 박막 트랜지스터(ST2)의 게이트 전극은 센싱 라인(SL)에 접속되고 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 센싱 전압 리드 아웃 라인(SRL)에 접속된다.
도 4 내지 도 16을 참조하여 본 명세서에 따른 실시예들을 설명하기에 앞서, 공통되는 설명을 먼저 하기로 한다.
도 3을 참조한 설명에서 3개의 박막 트랜지스터와 1개의 스토리지 커패시터를 포함하는 3T1C 구조의 유기 발광 표시 장치를 예시하여 설명했지만, 본 개시물의 유기 발광 표시 장치가 이러한 구조에 한정되는 것이 아니다. 예를 들어, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C와 같은 다양한 구조에 적용될 수도 있다.
이하 실시예를 설명함에 있어서, 스위칭 트랜지스터(ST)는 도 3을 참조하여 설명한 제1 스위칭 박막 트랜지스터(ST1) 및 제2 스위칭 박막 트랜지스터(ST2)를 대표할 수 있다. 즉, 서브 픽셀은 도3을 참조해 설명한 2T1C 외에 4T1C, 4T1C, 6T1C, 7T1, 8T1C 등 다양한 구조에 적용될 수 있다. 스위칭 트랜지스터(ST)는 서브 픽셀(SP) 내의 구동 트랜지스터(DT)를 제외한 트랜지스터일 수 있다. 따라서, 본 개시물에 따르면 서브 픽셀(SP) 내에서 구동 트랜지스터(DT)를 제외한 트랜지스터들은 동일한 구조를 가질 수 있다. 이는 후술하는 바와 같이, 구동 트랜지스터(DT)를 산화물 반도체로 형성하고, 스위칭 트랜지스터(ST)를 산화물 반도체로 형성하는 것은 곧 서브 픽셀(SP) 내의 모든 트랜지스터를 산화물 반도체로 형성하는 이른바 올-옥사이드(all-oxide) 서브 픽셀을 형성하는 것을 지칭한다. 이와 같은 올-옥사이드 서브 픽셀은, 일부 트랜지스터를 산화물 반도체로 형성하고, 일부 트랜지스터를 다결정 반도체로 형성하는 이른바 하이브리드 서브 픽셀과 구별되어야 할 것이다.
기판(610)은 유기막과 무기막이 교대로 적층된 다중층으로 형성될 수 있다. 예를 들어, 기판(610)은 폴리이미드와 같은 유기막과 산화 실리콘(SiO2)과 같은 무기막이 서로 교번하여 적층되어 형성될 수 있다.
기판(610) 상에 버퍼층(620)이 형성된다. 버퍼층(610)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로 산화 실리콘(SiO2)과 같은 무기막을 단층 또는 다층으로 적층하여 형성될 수 있다.
버퍼층(620) 상에 제1 층간 절연층(630)이 형성된다. 제1 층간 절연층(630)은 수소 입자를 포함하는 질화 실리콘(SiNX)으로 형성될 수 있다. 또는 제1 층간 절연층(630)은 산화 실리콘(SiOX)으로 형성될 수 있다. 또는, 제1 층간 절연층(630)은 산화 실리콘과 질화 실리콘이 교번하여 적층되는 다층 구조일 수도 있다.
제1 층간 절연층(630) 상에 게이트 절연층(640)이 형성된다. 게이트 절연층(640)은 반도체 패턴(220, 320)을 절연시킨다. 게이트 절연층(640)은 산화 실리콘으로 형성될 수 있다. 또는 게이트 절연층(640)은 질화 실리콘으로 형성될 수도 있다. 게이트 절연층(640)에는 반도체 패턴(220,330)을 소스 전극(230S, 330S) 및 드레인 전극(230D, 330D)과 연결시키기 위한 컨택홀이 형성될 수 있다.
게이트 절연층(640) 상에 제2 층간 절연층(650)이 형성된다. 제2 층간 절연층(650)은 수소 입자를 포함하는 질화 실리콘으로 형성되거나 산화 살리콘으로 형성될 수 있다. 또는, 제2 층간 절연층(650)은 산화 실리콘과 질화 실리콘이 교번하여 적층되는 다층 구조일 수도 있다. 제2 층간 절연층(650)에는 반도체 패턴(220,330)을 소스 전극(230S, 330S) 및 드레인 전극(230D, 330D)과 연결시키기 위한 컨택홀이 형성될 수 있다.
제2 층간 절연층(650) 상에 제3 층간 절연층(660)이 형성된다. 제3 층간 절연층(660)은 수소 입자를 포함하는 질화 실리콘으로 형성되거나 산화 살리콘으로 형성될 수 있다. 또는, 제2 층간 절연층(650)은 산화 실리콘과 질화 실리콘이 교번하여 적층되는 다층 구조일 수도 있다. 제3 층간 절연층(660)에는 애노드 전극(510)을 드레인 전극(330D)과 연결시키기 위한 컨택홀이 형성될 수 있다.
제3 층간 절연층(660) 상에 평탄화층(670)이 형성된다. 평탄화층(670)은 포토아크릴과 같은 유기 물질로 형성될 수 있다. 또는, 평탄화층(670)은 무기층 및 유기층으로 이루어진 복수의 층으로 형성될 수도 있다. 평탄화층(670)에는 애노드 전극(510)을 드레인 전극(330D)과 연결시키기 위한 컨택홀이 형성될 수 있다.
평탄화층(670) 상에 애노드 전극(510)이 형성된다. 애노드 전극(510)은 Ca, Ba, Mg, Al, Ag 등과 같은 금속이나 이들의 합금으로 이루어진 단일층 또는 복수의 층으로 형성될 수 있다. 애노드 전극(510)은 구동 박막 트랜지스터(DT)의 드레인 전극(320D)과 접속되어 외부로부터 화상 신호가 인가될 수 있다.
평탄화층(670) 및 애노드 전극(510) 상에 뱅크층(680)이 형성된다. 뱅크층(680)은 일종의 격벽으로서, 각각의 서브 픽셀를 구획하여 인접하는 서브 픽셀(SP)에서 출력되는 광이 서로 혼합되는 것을 방지할 수 있다.
애노드 전극(510) 및 뱅크층(680)의 경사면에 유기 발광층(520)이 형성된다. 유기 발광층(620)은 각 서브 픽셀에 형성되고, 적색광을 발광하는 R 유기 발광층, 녹색광을 발광하는 G 유기 발광층, 청색광을 발광하는 B 유기 발광층을 포함할 수 있다. 또한, 유기 발광층(520)은 백색광을 발광하는 W 유기 발광층을 포함할 수 있다.
유기 발광층(520) 상에 캐소드 전극(530)이 형성된다. 캐소드 전극(530)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명한 도전 물질로 형성될 수 있고, 광이 투과될 수 있도록 얇은 두께로 형성될 수 있다.
캐소드 전극(530) 상에 봉지층(690)이 형성된다. 봉지층(690)은 무기층으로 구성된 단일층으로 형성될 수도 있고, 무기층과 유기층을 포함하는 다중층으로 형성될 수 있다.
도 4는 본 개시물의 일 실시예에 따른 서브 픽셀의 단면도이다.
도 4를 참조하면, 서브 픽셀은 스위칭 트랜지스터(ST), 스토리지 커패시터(Cst) 및 구동 트랜지스터(DT)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 반도체 패턴(220), 제1 소스 전극(230S), 제1 게이트 전극(230G) 및 제1 드레인 전극(230D)을 포함한다.
제1 반도체 패턴(220)은 제1 층간 절연층(630) 상에 형성된다. 제1 반도체 패턴(220)은 제1 소스 영역(220S), 제1 채널 영역(220C) 및 제1 드레인 영역(220D)을 포함한다. 제1 소스 영역(220S)은 제1 소스 전극(230S)과 컨택하는 영역이다. 제1 드레인 영역(220D)은 제1 드레인 전극(230D)과 컨택하는 영역이다. 제1 채널 영역(220C)은 제1 소스 영역(220S) 및 제1 드레인 영역(220D) 사이의 영역이다. 도 5를 참조하여 후술하는 바와 같이, 산화물로 형성되는 제1 반도체 패턴(220) 상부에 제1 게이트 전극(230G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제1 게이트 전극(230G)이 일종의 마스크 역할을 하게 되어, 제1 반도체 패턴(220)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제1 소스 영역(220S) 및 제1 드레인 영역(220D)이 형성된다.
본 실시예에서 제1 반도체 패턴(220)은 산화물로 형성되는 산화물 반도체이다. 즉, 스위칭 트랜지스터(ST)는 산화물 반도체이다.
제1 소스 전극(230S)은 제2 층간 절연층(650) 상에 형성된다. 제1 소스 전극(230S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 소스 영역(220S)과 전기적으로 연결된다.
제1 드레인 전극(230D)은 제2 층간 절연층(650) 상에 형성된다. 제1 드레인 전극(230D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 드레인 영역(220D)과 전기적으로 연결된다.
제1 게이트 전극(230G)은 게이트 절연층(640) 상에 형성된다. 제1 게이트 전극(230G)에 신호가 인가되면 게이트 전극(230G)에 의해 제1 반도체 패턴(220)이 활성화되고, 제1 소스 전극(230S)에 인가된 신호가 제1 반도체 패턴(220)을 통과해 제1 드레인 전극(230D)으로 전달된다. 제1 게이트 전극(230G)이 제1 반도체 패턴(220) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치할 수도 있다. 예를 들어, 제1 게이트 전극(230G)은 버퍼층(620) 상에 형성될 수 있다. 이 경우, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 단일층 또는 다층으로 형성될 수도 있다.
스토리지 커패시터(CST)는 제1 전극(410) 및 제2 전극(420)을 포함할 수 있다. 제1 전극(410)은 버퍼층(620) 상에 배치될 수 있고, 제2 전극(420)은 제1 층간 절연층(630) 상에 배치될 수 있다. 제2 전극(420)은 스위칭 트랜지스터(ST)의 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410)은 구동 트랜지스터(DT)의 보조 게이트 전극(310G)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410) 및 제2 전극(420)은 상호 이격하여 배치될 수 있다.
구동 트랜지스터(DT)는 제2 반도체 패턴(320), 제2 소스 전극(330S), 제2 게이트 전극(330G) 및 제2 드레인 전극(330D)을 포함한다.
제2 반도체 패턴(320)은 제1 층간 절연층(630) 상에 배치된다. 제2 반도체 패턴(320)은 제2 소스 영역(320S), 제2 채널 영역(320C) 및 제2 드레인 영역(320D)을 포함한다. 제2 소스 영역(320S)은 제2 소스 전극(330S)과 컨택하는 영역이다. 제2 드레인 영역(320D)은 제2 드레인 전극(330D)과 컨택하는 영역이다. 제2 채널 영역(320C)은 제2 소스 영역(320S) 및 제2 드레인 영역(320D) 사이의 영역이다. 도 5를 참조하여 후술하는 바와 같이, 산화물로 형성되는 제2 반도체 패턴(320) 상부에 제2 게이트 전극(330G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제2 게이트 전극(330G)이 일종의 마스크 역할을 하게 되어, 제2 반도체 패턴(320)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제2 소스 영역(320S) 및 제2 드레인 영역(320D)이 형성된다. 제2 반도체 패턴(320)은 제1 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
본 실시예에서 제2 반도체 패턴(320)은 산화물로 형성되는 산화물 반도체이다. 즉, 구동 트랜지스터(DT)는 산화물 반도체이다.
제2 소스 전극(330S)은 제2 층간 절연층(650) 상에 형성된다. 제2 소스 전극(330S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 소스 영역(320S)과 전기적으로 연결된다.
제2 드레인 전극(330D)은 제2 층간 절연층(650) 상에 형성된다. 제2 드레인 전극(330D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 드레인 영역(320D)과 전기적으로 연결된다.
제2 소스 전극(330S) 및 제2 드레인 전극(330D)은 제1 소스 전극(230S) 및 제1 드레인 전극(230D)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제2 게이트 전극(330G)은 게이트 절연층(640) 상에 형성된다. 제2 게이트 전극(330G)에 신호가 인가되면 게이트 전극(330G)에 의해 제2 반도체 패턴(320)이 활성화되고, 제2 소스 전극(330S)에 인가된 신호가 제2 반도체 패턴(320)을 통과해 제2 드레인 전극(330D)으로 전달된다. 제2 게이트 전극(330G)이 제2 반도체 패턴(320) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치할 수도 있다. 예를 들어, 제2 게이트 전극(330G)은 버퍼층 (620) 상에 형성될 수 있다. 이 경우, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 단일층 또는 다층으로 형성될 수도 있다.
추가적으로, 구동 트랜지스터(DT)는 보조 게이트 전극(310G)을 더 포함할 수 있다. 보조 게이트 전극(310G)은 버퍼층(620) 상에 형성될 수 있다. 구동 트랜지스터(DT)가 제2 게이트 전극(320G) 및 보조 게이트 전극(310G)를 모두 포함하는 경우, 구동 트랜지스터(DT)는 2개의 게이트 전극을 포함하는 이른바 더블 게이트 방식으로 구동할 수 있다.
본 실시예에 따르면, 제1 반도체 패턴(220)의 도즈(Dose)량은 제2 반도체 패턴(320)의 도즈량과 상이할 수 있다. 도즈량은 이온 주입 공정(Ion Implantation)에서 1 제곱 센티미터당 1초 동안 반도체 패턴의 표면에 주입되는 불순물의 양을 지칭한다. 구체적으로, 제1 반도체 패턴(220)의 도즈량보다 제2 반도체 패턴(320)의 도즈량이 더 크다. 예를 들어, 제1 반도체 패턴(220)의 도즈량을 제1 도즈량이라 하고, 제2 반도체 패턴(320)의 도즈량을 제2 도즈량이라 하면, 제1 도즈량보다 제2 도즈량이 더 클 수 있다.
본 실시예에 따르면, 스위칭 트랜지스터(ST)의 게이트 전극(230G) 및 반도체 패턴(220) 사이의 거리(D1)는 구동 트랜지스터(DT)의 게이트 전극(330G) 및 반도체 패턴(320) 사이의 거리(D2)보다 더 클 수 있다. 다시 말해, 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리(D1)은 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리(D2) 보다 더 클 수 있다. 다시 말해, 제1 게이트 전극(230G) 및 제1 채널 영역(220C) 사이의 거리(D1)은 제2 게이트 전극(330G) 및 제2 채널 영역(320C) 사이의 거리(D2) 보다 더 클 수 있다.
본 실시예에 따라, 제1 반도체 패턴(220)의 도즈량과 제2 반도체 패턴(320)의 도즈량이 상이한 것은 다음과 같은 기술적 의미를 갖는다. 서브 픽셀 내에는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)가 배치된다. 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)는 모두 산화물 반도체를 포함한다. 서브 픽셀 내의 트랜지스터들이 동일한 종류(산화물)의 반도체를 포함하므로 동일 공정으로 트랜지스터들을 생산할 수 있어 생산성이 향상되고 제조 비용이 감소될 수 있다. 하지만, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 기능이 상이하므로 요구되는 소자 성능이 상이하다. 예를 들어, 문턱 전압, 온 커런트, 오프 커런트, 전하 이동도 등의 소자 성능이 상이하다. 하지만, 동일한 종류로 동일한 공정에서 생산하게 되면 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 소자 성능이 동일하게 될 것이다. 본 개시물은 동일한 종류로 동일한 공정에서 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 생산하지만 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)의 도즈량을 상이하게 하였다. 이로 인해 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 소자 성능을 상이하게 할 수 있다.
도 5를 참조하여 도 4에서 설명한 서브 픽셀을 생산하는 방법을 설명하기로 한다.
도 5는 도 4의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 기판(610), 기판(610) 상부에 버퍼층(620)이 형성된다. 버퍼층(620) 상부에 제1 전극(410) 및 보조 게이트 전극(310G)이 형성된다. 보조 게이트 전극(310G)은 선택적으로 형성되지 않을 수도 있다. 제1 전극(410) 및 보조 게이트 전극(310G)은 동일 물질 및 동일 공정으로 형성될 수 있다. 제1 전극(410) 및 보조 게이트 전극(310G) 상에 제1 층간 절연층(630)이 형성된다. 제1 층간 절연층(630) 상에 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)이 형성된다. 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)은 동일 물질로 동일 공정에서 형성될 수 있다.
제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320) 상에 게이트 절연층(640)이 형성된다. 게이트 절연층(640)은 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)에 대해 높이가 상이하게 형성될 수 있다. 구체적으로, 제1 반도체 패턴(220) 상에서 제1 거리(D1)을 갖고, 제2 반도체 패턴(320) 상에서 제2 거리(D2)를 갖도록 게이트 절연층(640)이 형성될 수 있다. 제1 거리(D1)는 제2 거리(D2) 보다 더 높을 수 있다.
게이트 절연층(640) 상에 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)이 형성될 수 있다. 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)은 동일 물질로 동일 공정에서 형성될 수 있다.
이후 이온 주입 공정(Ion Implantation)이 수행될 수 있다. 이온 주입 공정은 소스 가스를 이용해 만든 이온을 반도체 패턴에 물리적으로 주입하는 공정이다. 전하를 띄고 있는 이온 입자에 전기장을 가해 반도체 패턴을 향해 가속시키면 불순물이 반도체 패턴과 충돌해 반도체 패턴 내부로 이온이 불순물이 주입된다. 불순물이 주입되는 깊이는 가속 에너지를 조절하여 제어할 수 있고, 불순물의 양은 이온 전류를 측정하여 제어할 수 있다.
제1 반도체 패턴(220)의 상부에 제1 게이트 전극(230G)이 배치되므로, 제1 게이트 전극(230G)과 중첩되는 부분에는 불순물이 주입되지 않아 제1 채널 영역(220C)이 형성된다. 제1 게이트 전극(230G)과 중첩되지 않는 일측에는 불순물이 주입되어 제1 소스 영역(220S)이 형성된다. 제1 게이트 전극(230G)과 중첩되지 않는 타측에는 불순물이 주입되어 제1 드레인 영역(220D)이 형성된다.
제2 반도체 패턴(320)의 상부에 제2 게이트 전극(330G)이 배치되므로, 제2 게이트 전극(330G)과 중첩되는 부분에는 불순물이 주입되지 않아 제2 채널 영역(320C)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 일측에는 불순물이 주입되어 제2 소스 영역(320S)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 타측에는 불순물이 주입되어 제2 드레인 영역(320D)이 형성된다.
본 실시예에 따르면, 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리(D1)은 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리(D2)와 상이하다. 거리(D1)은 거리(D2) 보다 더 클 수 있다. 이에 따라서, 스위칭 트랜지스터(ST)의 제1 반도체 패턴(220)에 주입되는 도즈량은 구동 트랜지스터(DT)의 제2 반도체 패턴(320)에 주입되는 도즈량 보다 더 작다. 반대로 말해, 구동 트랜지스터(DT)의 제2 반도체 패턴(320)에 주입되는 도즈량은 스위칭 트랜지스터(ST)의 제1 반도체 패턴(220)에 주입되는 도즈량보다 더 크다.
도 6은 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 6을 참조하면, 서브 픽셀은 스위칭 트랜지스터(ST), 스토리지 커패시터(Cst) 및 구동 트랜지스터(DT)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 반도체 패턴(220), 제1 소스 전극(230S), 제1 게이트 전극(230G) 및 제1 드레인 전극(230D)을 포함한다.
제1 반도체 패턴(220)은 제1 층간 절연층(630) 상에 형성된다. 제1 반도체 패턴(220)은 제1 소스 영역(220S), 제1 채널 영역(220C) 및 제1 드레인 영역(220D)을 포함한다. 제1 소스 영역(220S)은 제1 소스 전극(230S)과 컨택하는 영역이다. 제1 드레인 영역(220D)은 제1 드레인 전극(230D)과 컨택하는 영역이다. 제1 채널 영역(220C)은 제1 소스 영역(220S) 및 제1 드레인 영역(220D) 사이의 영역이다. 도 7을 참조하여 후술하는 바와 같이, 산화물로 형성되는 제1 반도체 패턴(220) 상부에 제1 게이트 전극(230G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제1 게이트 전극(230G)이 일종의 마스크 역할을 하게 되어, 제1 반도체 패턴(220)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제1 소스 영역(220S) 및 제1 드레인 영역(220D)이 형성된다.
본 실시예에서 제1 반도체 패턴(220)은 산화물로 형성되는 산화물 반도체이다. 즉, 스위칭 트랜지스터(ST)는 산화물 반도체이다.
제1 소스 전극(230S)은 제2 층간 절연층(650) 상에 형성된다. 제1 소스 전극(230S)은 제2 층간 절연층(650), 보조 층간 절연층(645) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 소스 영역(220S)과 전기적으로 연결된다.
제1 드레인 전극(230D)은 제2 층간 절연층(650) 상에 형성된다. 제1 드레인 전극(230D)은 제2 층간 절연층(650), 보조 층간 절연층(645) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 드레인 영역(220D)과 전기적으로 연결된다.
제1 게이트 전극(230G)은 보조 층간 절연층(645) 상에 형성된다. 보조 층간 절연층(645)는 게이트 절연층(640) 상에 형성된다. 보조 층간 절연층(645)는 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리(D1)을 확보하기 위한 층이다. 제1 게이트 전극(230G)에 신호가 인가되면 게이트 전극(230G)에 의해 제1 반도체 패턴(220)이 활성화되고, 제1 소스 전극(230S)에 인가된 신호가 제1 반도체 패턴(220)을 통과해 제1 드레인 전극(230D)으로 전달된다. 제1 게이트 전극(230G)이 제1 반도체 패턴(220) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치할 수도 있다. 예를 들어, 제1 게이트 전극(230G)은 버퍼층(620) 상에 형성될 수 있다. 이 경우, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 단일층 또는 다층으로 형성될 수도 있다.
스토리지 커패시터(CST)는 제1 전극(410) 및 제2 전극(420)을 포함할 수 있다. 제1 전극(410)은 버퍼층(620) 상에 배치될 수 있고, 제2 전극(420)은 게이트 제1 층간 절연층(630) 상에 배치될 수 있다. 제2 전극(420)은 스위칭 트랜지스터(ST)의 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410)은 구동 트랜지스터(DT)의 보조 게이트 전극(310G)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410) 및 제2 전극(420)은 상호 이격하여 배치될 수 있다.
구동 트랜지스터(DT)는 제2 반도체 패턴(320), 제2 소스 전극(330S), 제2 게이트 전극(330G) 및 제2 드레인 전극(330D)을 포함한다.
제2 반도체 패턴(320)은 제1 층간 절연층(630) 상에 배치된다. 제2 반도체 패턴(320)은 제2 소스 영역(320S), 제2 채널 영역(320C) 및 제2 드레인 영역(320D)을 포함한다. 제2 소스 영역(320S)은 제2 소스 전극(330S)과 컨택하는 영역이다. 제2 드레인 영역(320D)은 제2 드레인 전극(330D)과 컨택하는 영역이다. 제2 채널 영역(320C)은 제2 소스 영역(320S) 및 제2 드레인 영역(320D) 사이의 영역이다. 도 7을 참조하여 후술하는 바와 같이, 산화물로 형성되는 제2 반도체 패턴(320) 상부에 제2 게이트 전극(330G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제2 게이트 전극(330G)이 일종의 마스크 역할을 하게 되어, 제2 반도체 패턴(320)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제2 소스 영역(320S) 및 제2 드레인 영역(320D)이 형성된다. 제2 반도체 패턴(320)은 제1 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
본 실시예에서 제2 반도체 패턴(320)은 산화물로 형성되는 산화물 반도체이다. 즉, 구동 트랜지스터(DT)는 산화물 반도체이다.
제2 소스 전극(330S)은 제2 층간 절연층(650) 상에 형성된다. 제2 소스 전극(330S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 소스 영역(320S)과 전기적으로 연결된다.
제2 드레인 전극(330D)은 제2 층간 절연층(650) 상에 형성된다. 제2 드레인 전극(330D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 드레인 영역(320D)과 전기적으로 연결된다.
제2 소스 전극(330S) 및 제2 드레인 전극(330D)은 제1 소스 전극(230S) 및 제1 드레인 전극(230D)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제2 게이트 전극(330G)은 게이트 절연층(640) 상에 형성된다. 제2 게이트 전극(330G)에 신호가 인가되면 게이트 전극(330G)에 의해 제2 반도체 패턴(320)이 활성화되고, 제2 소스 전극(330S)에 인가된 신호가 제2 반도체 패턴(320)을 통과해 제2 드레인 전극(330D)으로 전달된다. 제2 게이트 전극(330G)이 제2 반도체 패턴(320) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치할 수도 있다. 예를 들어, 제2 게이트 전극(330G)은 버퍼층(620) 상에 형성될 수 있다. 이 경우, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 단일층 또는 다층으로 형성될 수도 있다.
추가적으로, 구동 트랜지스터(DT)는 보조 게이트 전극(310G)을 더 포함할 수 있다. 보조 게이트 전극(310G)은 버퍼층(620) 상에 형성될 수 있다. 구동 트랜지스터(DT)가 제2 게이트 전극(320G) 및 보조 게이트 전극(310G)를 모두 포함하는 경우, 구동 트랜지스터(DT)는 2개의 게이트 전극을 포함하는 이른바 더블 게이트 방식으로 구동할 수 있다.
본 실시예에 따르면, 제1 반도체 패턴(220)의 도즈(Dose)량은 제2 반도체 패턴(320)의 도즈량과 상이할 수 있다. 도즈량은 이온 주입 공정(Ion Implantation)에서 1 제곱 센티미터당 1초 동안 반도체 패턴의 표면에 주입되는 불순물의 양을 지칭한다. 구체적으로, 제1 반도체 패턴(220)의 도즈량보다 제2 반도체 패턴(320)의 도즈량이 더 크다. 예를 들어, 제1 반도체 패턴(220)의 도즈량을 제1 도즈량이라 하고, 제2 반도체 패턴(320)의 도즈량을 제2 도즈량이라 하면, 제1 도즈량보다 제2 도즈량이 더 클 수 있다.
본 실시예에 따르면, 스위칭 트랜지스터(ST)의 게이트 전극(230G) 및 반도체 패턴(220) 사이의 거리(D1)는 구동 트랜지스터(DT)의 게이트 전극(330G) 및 반도체 패턴(320) 사이의 거리(D2)보다 더 클 수 있다. 다시 말해, 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리(D1)는 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리(D2) 보다 더 클 수 있다. 다시 말해, 제1 게이트 전극(230G) 및 제1 채널 영역(220C) 사이의 거리(D1)는 제2 게이트 전극(330G) 및 제2 채널 영역(320C) 사이의 거리(D2) 보다 더 클 수 있다.
본 실시예에 따라, 제1 반도체 패턴(220)의 도즈량과 제2 반도체 패턴(320)의 도즈량이 상이한 것은 다음과 같은 기술적 의미를 갖는다. 서브 픽셀 내에는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)가 배치된다. 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)는 모두 산화물 반도체를 포함한다. 서브 픽셀 내의 트랜지스터들이 동일한 종류(산화물)의 반도체를 포함하므로 동일 공정으로 트랜지스터들을 생산할 수 있어 생산성이 향상되고 제조 비용이 감소될 수 있다. 하지만, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 기능이 상이하므로 요구되는 소자 성능이 상이하다. 예를 들어, 문턱 전압, 온 커런트, 오프 커런트, 전하 이동도 등의 소자 성능이 상이하다. 하지만, 동일한 종류로 동일한 공정에서 생산하게 되면 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 소자 성능이 동일하게 될 것이다. 본 개시물은 동일한 종류로 동일한 공정에서 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 생산하지만 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)의 도즈량을 상이하게 하였다. 이로 인해 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 소자 성능을 상이하게 할 수 있다.
도 7을 참조하여 도 6에서 설명한 서브 픽셀을 생산하는 방법을 설명하기로 한다.
도 7은 도 6의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 기판(610), 기판(610) 상부에 버퍼층(620)이 형성된다. 버퍼층(620) 상부에 제1 전극(410) 및 보조 게이트 전극(310G)이 형성된다. 보조 게이트 전극(310G)은 선택적으로 형성되지 않을 수도 있다. 제1 전극(410) 및 보조 게이트 전극(310G)은 동일 물질 및 동일 공정으로 형성될 수 있다. 제1 전극(410) 및 보조 게이트 전극(310G) 상에 제1 층간 절연층(630)이 형성된다. 제1 층간 절연층(630) 상에 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)이 형성된다. 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)은 동일 물질로 동일 공정에서 형성될 수 있다.
제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320) 상에 게이트 절연층(640)이 형성된다. 게이트 절연층(640) 상에 부분적으로 보조 층간 절연층(645)이 형성된다. 보조 층간 절연층(645)는 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리(D1)을 확보하기 위한 층이다. 보조 층간 절연층(645)는 제1 반도체 패턴(220) 상에 형성된다. 보조 층간 절연층(645)는 제2 반도체 패턴(320) 상에 형성되지 않는다.
보조 층간 절연층(645) 상에 제1 게이트 전극(230G)이 형성될 수 있다. 게이트 절연층(640) 상에 제2 게이트 전극(330G)이 형성될 수 있다. 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)은 동일 물질로 동일 공정에서 형성될 수 있다.
이후 이온 주입 공정(Ion Implantation)이 수행될 수 있다. 이온 주입 공정은 소스 가스를 이용해 만든 이온을 반도체 패턴에 물리적으로 주입하는 공정이다. 전하를 띄고 있는 이온 입자에 전기장을 가해 반도체 패턴을 향해 가속시키면 불순물이 반도체 패턴과 충돌해 반도체 패턴 내부로 이온이 불순물이 주입된다. 불순물이 주입되는 깊이는 가속 에너지를 조절하여 제어할 수 있고, 불순물의 양은 이온 전류를 측정하여 제어할 수 있다.
제1 반도체 패턴(220)의 상부에 제1 게이트 전극(230G)이 배치되므로, 제1 게이트 전극(230G)과 중첩되는 부분에는 불순물이 주입되지 않아 제1 채널 영역(220C)이 형성된다. 제1 게이트 전극(230G)과 중첩되지 않는 일측에는 불순물이 주입되어 제1 소스 영역(220S)이 형성된다. 제1 게이트 전극(230G)과 중첩되지 않는 타측에는 불순물이 주입되어 제1 드레인 영역(220D)이 형성된다.
제2 반도체 패턴(320)의 상부에 제2 게이트 전극(330G)이 배치되므로, 제2 게이트 전극(330G)과 중첩되는 부분에는 불순물이 주입되지 않아 제2 채널 영역(320C)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 일측에는 불순물이 주입되어 제2 소스 영역(320S)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 타측에는 불순물이 주입되어 제2 드레인 영역(320D)이 형성된다.
본 실시예에 따르면, 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리(D1)는 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리(D2)와 상이하다. 거리(D1)는 거리(D2) 보다 더 클 수 있다. 이에 따라서, 스위칭 트랜지스터(ST)의 제1 반도체 패턴(220)에 주입되는 도즈량은 구동 트랜지스터(DT)의 제2 반도체 패턴(320)에 주입되는 도즈량 보다 더 작다. 반대로 말해, 구동 트랜지스터(DT)의 제2 반도체 패턴(320)에 주입되는 도즈량은 스위칭 트랜지스터(ST)의 제1 반도체 패턴(220)에 주입되는 도즈량보다 더 크다.
도 8은 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 4 및 도 6을 참조하여 전술한 실시예들과 달리, 본 실시예에서는 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리는 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리와 차이가 없다.
도 8을 참조하면, 서브 픽셀은 스위칭 트랜지스터(ST), 스토리지 커패시터(Cst) 및 구동 트랜지스터(DT)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 반도체 패턴(220), 제1 소스 전극(230S), 제1 게이트 전극(230G) 및 제1 드레인 전극(230D)을 포함한다.
제1 반도체 패턴(220)은 제1 층간 절연층(630) 상에 형성된다. 제1 반도체 패턴(220)은 제1 소스 영역(220S), 제1 채널 영역(220C) 및 제1 드레인 영역(220D)을 포함한다. 제1 소스 영역(220S)은 제1 소스 전극(230S)과 컨택하는 영역이다. 제1 드레인 영역(220D)은 제1 드레인 전극(230D)과 컨택하는 영역이다. 제1 채널 영역(220C)은 제1 소스 영역(220S) 및 제1 드레인 영역(220D) 사이의 영역이다. 도 9 내지 도10을 참조하여 후술하는 바와 같이, 산화물로 형성되는 제1 반도체 패턴(220) 상부에 제1 게이트 전극(230G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제1 게이트 전극(230G)이 일종의 마스크 역할을 하게 되어, 제1 반도체 패턴(220)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제1 소스 영역(220S) 및 제1 드레인 영역(220D)이 형성된다.
본 실시예에서 제1 반도체 패턴(220)은 산화물로 형성되는 산화물 반도체이다. 즉, 스위칭 트랜지스터(ST)는 산화물 반도체이다.
제1 소스 전극(230S)은 제2 층간 절연층(650) 상에 형성된다. 제1 소스 전극(230S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 소스 영역(220S)과 전기적으로 연결된다.
제1 드레인 전극(230D)은 제2 층간 절연층(650) 상에 형성된다. 제1 드레인 전극(230D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 드레인 영역(220D)과 전기적으로 연결된다.
제1 게이트 전극(230G)은 게이트 절연층(640) 상에 형성된다. 제1 게이트 전극(230G)에 신호가 인가되면 게이트 전극(230G)에 의해 제1 반도체 패턴(220)이 활성화되고, 제1 소스 전극(230S)에 인가된 신호가 제1 반도체 패턴(220)을 통과해 제1 드레인 전극(230D)으로 전달된다. 제1 게이트 전극(230G)이 제1 반도체 패턴(220) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치할 수도 있다. 예를 들어, 제1 게이트 전극(230G)은 버퍼층(620) 상에 형성될 수 있다. 이 경우, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 단일층 또는 다층으로 형성될 수도 있다.
스토리지 커패시터(CST)는 제1 전극(410) 및 제2 전극(420)을 포함할 수 있다. 제1 전극(410)은 버퍼층(620) 상에 배치될 수 있고, 제2 전극(420)은 제1 층간 절연층(630) 상에 배치될 수 있다. 제2 전극(420)은 스위칭 트랜지스터(ST)의 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410)은 구동 트랜지스터(DT)의 보조 게이트 전극(310G)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410) 및 제2 전극(420)은 상호 이격하여 배치될 수 있다.
구동 트랜지스터(DT)는 제2 반도체 패턴(320), 제2 소스 전극(330S), 제2 게이트 전극(330G) 및 제2 드레인 전극(330D)을 포함한다.
제2 반도체 패턴(320)은 제1 층간 절연층(630) 상에 배치된다. 제2 반도체 패턴(320)은 제2 소스 영역(320S), 제2 채널 영역(320C) 및 제2 드레인 영역(320D)을 포함한다. 제2 소스 영역(320S)은 제2 소스 전극(330S)과 컨택하는 영역이다. 제2 드레인 영역(320D)은 제2 드레인 전극(330D)과 컨택하는 영역이다. 제2 채널 영역(320C)은 제2 소스 영역(320S) 및 제2 드레인 영역(320D) 사이의 영역이다. 도 9 내지 도10을 참조하여 후술하는 바와 같이, 산화물로 형성되는 제2 반도체 패턴(320) 상부에 제2 게이트 전극(330G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제2 게이트 전극(330G)이 일종의 마스크 역할을 하게 되어, 제2 반도체 패턴(320)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제2 소스 영역(320S) 및 제2 드레인 영역(320D)이 형성된다. 제2 반도체 패턴(320)은 제1 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
본 실시예에서 제2 반도체 패턴(320)은 산화물로 형성되는 산화물 반도체이다. 즉, 구동 트랜지스터(DT)는 산화물 반도체이다.
제2 소스 전극(330S)은 제2 층간 절연층(650) 상에 형성된다. 제2 소스 전극(330S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 소스 영역(320S)과 전기적으로 연결된다.
제2 드레인 전극(330D)은 제2 층간 절연층(650) 상에 형성된다. 제2 드레인 전극(330D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 드레인 영역(320D)과 전기적으로 연결된다.
제2 소스 전극(330S) 및 제2 드레인 전극(330D)은 제1 소스 전극(230S) 및 제1 드레인 전극(230D)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제2 게이트 전극(330G)은 게이트 절연층(640) 상에 형성된다. 제2 게이트 전극(330G)에 신호가 인가되면 게이트 전극(330G)에 의해 제2 반도체 패턴(320)이 활성화되고, 제2 소스 전극(330S)에 인가된 신호가 제2 반도체 패턴(320)을 통과해 제2 드레인 전극(330D)으로 전달된다. 제2 게이트 전극(330G)이 제2 반도체 패턴(320) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치할 수도 있다. 예를 들어, 제2 게이트 전극(330G)은 버퍼층 (620) 상에 형성될 수 있다. 이 경우, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 단일층 또는 다층으로 형성될 수도 있다.
추가적으로, 구동 트랜지스터(DT)는 보조 게이트 전극(310G)을 더 포함할 수 있다. 보조 게이트 전극(310G)은 버퍼층(620) 상에 형성될 수 있다. 구동 트랜지스터(DT)가 제2 게이트 전극(320G) 및 보조 게이트 전극(310G)를 모두 포함하는 경우, 구동 트랜지스터(DT)는 2개의 게이트 전극을 포함하는 이른바 더블 게이트 방식으로 구동할 수 있다.
본 실시예에 따르면, 제1 반도체 패턴(220)의 도즈(Dose)량은 제2 반도체 패턴(320)의 도즈량과 상이할 수 있다. 도즈량은 이온 주입 공정(Ion Implantation)에서 1 제곱 센티미터당 1초 동안 반도체 패턴의 표면에 주입되는 불순물의 양을 지칭한다. 구체적으로, 제1 반도체 패턴(220)의 도즈량보다 제2 반도체 패턴(320)의 도즈량이 더 크다. 예를 들어, 제1 반도체 패턴(220)의 도즈량을 제1 도즈량이라 하고, 제2 반도체 패턴(320)의 도즈량을 제2 도즈량이라 하면, 제1 도즈량보다 제2 도즈량이 더 클 수 있다.
본 실시예에 따르면, 스위칭 트랜지스터(ST)의 게이트 전극(230G) 및 반도체 패턴(220) 사이의 거리는 구동 트랜지스터(DT)의 게이트 전극(330G) 및 반도체 패턴(320) 사이의 거리와 동일하다.
본 실시예에 따라, 제1 반도체 패턴(220)의 도즈량과 제2 반도체 패턴(320)의 도즈량이 상이한 것은 다음과 같은 기술적 의미를 갖는다. 서브 픽셀 내에는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)가 배치된다. 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)는 모두 산화물 반도체를 포함한다. 서브 픽셀 내의 트랜지스터들이 동일한 종류(산화물)의 반도체를 포함하므로 동일 공정으로 트랜지스터들을 생산할 수 있어 생산성이 향상되고 제조 비용이 감소될 수 있다. 하지만, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 기능이 상이하므로 요구되는 소자 성능이 상이하다. 예를 들어, 문턱 전압, 온 커런트, 오프 커런트, 전하 이동도 등의 소자 성능이 상이하다. 하지만, 동일한 종류로 동일한 공정에서 생산하게 되면 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 소자 성능이 동일하게 될 것이다. 본 개시물은 동일한 종류로 동일한 공정에서 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 생산하지만 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)의 도즈량을 상이하게 하였다. 이로 인해 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 소자 성능을 상이하게 할 수 있다.
도 9 및 도 10은 도 8의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
먼저, 도 9를 참조하면, 기판(610), 기판(610) 상부에 버퍼층(620)이 형성된다. 버퍼층(620) 상부에 제1 전극(410) 및 보조 게이트 전극(310G)이 형성된다. 보조 게이트 전극(310G)은 선택적으로 형성되지 않을 수도 있다. 제1 전극(410) 및 보조 게이트 전극(310G)은 동일 물질 및 동일 공정으로 형성될 수 있다. 제1 전극(410) 및 보조 게이트 전극(310G) 상에 제1 층간 절연층(630)이 형성된다. 제1 층간 절연층(630) 상에 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)이 형성된다. 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)은 동일 물질로 동일 공정에서 형성될 수 있다.
제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320) 상에 게이트 절연층(640)이 형성된다. 게이트 절연층(640)은 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)에 대해 높이가 동일하게 형성될 수 있다.
게이트 절연층(640) 상에 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)이 형성될 수 있다. 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)은 동일 물질로 동일 공정에서 형성될 수 있다.
이후 1차 이온 주입 공정(1st Ion Implantation)이 수행될 수 있다. 이온 주입 공정은 소스 가스를 이용해 만든 이온을 반도체 패턴에 물리적으로 주입하는 공정이다. 전하를 띄고 있는 이온 입자에 전기장을 가해 반도체 패턴을 향해 가속시키면 불순물이 반도체 패턴과 충돌해 반도체 패턴 내부로 이온이 불순물이 주입된다. 불순물이 주입되는 깊이는 가속 에너지를 조절하여 제어할 수 있고, 불순물의 양은 이온 전류를 측정하여 제어할 수 있다.
제1 반도체 패턴(220)의 상부에 제1 게이트 전극(230G)이 배치되므로, 제1 게이트 전극(230G)과 중첩되는 부분에는 불순물이 주입되지 않아 제1 채널 영역(220C)이 형성된다. 제1 반도체 패턴(220)의 가로 폭(W1)과 제1 채널 영역(220C)의 가로 폭(W1)은 동일하다. 제1 게이트 전극(230G)과 중첩되지 않는 일측에는 불순물이 주입되어 제1 소스 영역(220S)이 형성된다. 제1 게이트 전극(230G)과 중첩되지 않는 타측에는 불순물이 주입되어 제1 드레인 영역(220D)이 형성된다.
제2 반도체 패턴(320)의 상부에 제2 게이트 전극(330G)이 배치되므로, 제2 게이트 전극(330G)과 중첩되는 부분에는 불순물이 주입되지 않아 제2 채널 영역(320C)이 형성된다. 제2 게이트 전극(330G)의 가로 폭(W1)과 제2 채널 영역(320C)의 가로 폭(W1)은 동일하다. 따라서, 제1 게이트 전극(230G), 제1 채널 영역(220C), 제2 게이트 전극(330G) 및 제2 채널 영역(320C)의 가로 폭(W1)은 모두 서로 동일하다. 제2 게이트 전극(330G)과 중첩되지 않는 일측에는 불순물이 주입되어 제2 소스 영역(320S)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 타측에는 불순물이 주입되어 제2 드레인 영역(320D)이 형성된다.
1차 이온 주입 공정(1st Ion Implantation)에 의해 형성되는 제1 반도체 패턴(220)의 도즈량과 제2 반도체 패턴(320)의 도즈량은 서로 동일하다.
이후 2차 이온 주입 공정(2nd Ion Implantation)이 수행되기 이전에, 제1 게이트 전극(230G)의 상부에 포토 레지스터막(PR)이 형성된다. 포토 레지스터막(PR)은 가속화된 이온을 차단할 수 있다. 포토 레지스터막(PR)의 가로 폭(W2)은 제1 반도체 패턴(220)의 가로 폭(W2)와 동일하거나 적어도 더 클 수 있다.
2차 이온 주입 공정(2nd Ion Implantation)이 수행된다. 제1 반도체 패턴(220)의 상부에는 포토 레지스터막(PR)이 형성되어 있어, 불순물이 제1 반도체 패턴(220)에 침투하는 것이 방지된다. 따라서, 제1 소스 영역(220S) 및 제1 드레인 영역(220D)의 도즈량은 유지된다. 제2 반도체 패턴(320)의 상부에는 포토 레지스터막(PR)이 형성되어 있지 않아, 불순물이 제2 반도체 패턴(320)에 침투한다. 따라서, 제2 소스 영역(320S) 및 제2 드레인 영역(320D)의 도즈량은 증가한다.
본 실시예에 따르면, 스위칭 트랜지스터(ST)의 제1 반도체 패턴(220)에 주입되는 도즈량은 구동 트랜지스터(DT)의 제2 반도체 패턴(320)에 주입되는 도즈량 보다 더 작다. 반대로 말해, 구동 트랜지스터(DT)의 제2 반도체 패턴(320)에 주입되는 도즈량은 스위칭 트랜지스터(ST)의 제1 반도체 패턴(220)에 주입되는 도즈량보다 더 크다.
도 11는 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 4 및 도 6을 참조하여 전술한 실시예들과 달리, 본 실시예에서는 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리는 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리와 차이가 없다.
도 8을 참조하여 전술한 실시예와 비교하여, 본 실시예에서는 제2 게이트 전극(330G)의 가로 폭이 축소되고, 이에 따라 제2 채널 영역(320C)의 가로 폭도 축소된다.
도 11을 참조하면, 서브 픽셀은 스위칭 트랜지스터(ST), 스토리지 커패시터(Cst) 및 구동 트랜지스터(DT)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 반도체 패턴(220), 제1 소스 전극(230S), 제1 게이트 전극(230G) 및 제1 드레인 전극(230D)을 포함한다.
제1 반도체 패턴(220)은 제1 층간 절연층(630) 상에 형성된다. 제1 반도체 패턴(220)은 제1 소스 영역(220S), 제1 채널 영역(220C) 및 제1 드레인 영역(220D)을 포함한다. 제1 소스 영역(220S)은 제1 소스 전극(230S)과 컨택하는 영역이다. 제1 드레인 영역(220D)은 제1 드레인 전극(230D)과 컨택하는 영역이다. 제1 채널 영역(220C)은 제1 소스 영역(220S) 및 제1 드레인 영역(220D) 사이의 영역이다. 도 12를 참조하여 후술하는 바와 같이, 산화물로 형성되는 제1 반도체 패턴(220) 상부에 제1 게이트 전극(230G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제1 게이트 전극(230G)이 일종의 마스크 역할을 하게 되어, 제1 반도체 패턴(220)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제1 소스 영역(220S) 및 제1 드레인 영역(220D)이 형성된다.
본 실시예에서 제1 반도체 패턴(220)은 산화물로 형성되는 산화물 반도체이다. 즉, 스위칭 트랜지스터(ST)는 산화물 반도체이다.
제1 소스 전극(230S)은 제2 층간 절연층(650) 상에 형성된다. 제1 소스 전극(230S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 소스 영역(220S)과 전기적으로 연결된다.
제1 드레인 전극(230D)은 제2 층간 절연층(650) 상에 형성된다. 제1 드레인 전극(230D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 드레인 영역(220D)과 전기적으로 연결된다.
제1 게이트 전극(230G)은 게이트 절연층(640) 상에 형성된다. 제1 게이트 전극(230G)에 신호가 인가되면 게이트 전극(230G)에 의해 제1 반도체 패턴(220)이 활성화되고, 제1 소스 전극(230S)에 인가된 신호가 제1 반도체 패턴(220)을 통과해 제1 드레인 전극(230D)으로 전달된다. 제1 게이트 전극(230G)이 제1 반도체 패턴(220) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치할 수도 있다. 예를 들어, 제1 게이트 전극(230G)은 버퍼층(620) 상에 형성될 수 있다. 이 경우, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 단일층 또는 다층으로 형성될 수도 있다.
스토리지 커패시터(CST)는 제1 전극(410) 및 제2 전극(420)을 포함할 수 있다. 제1 전극(410)은 버퍼층(620) 상에 배치될 수 있고, 제2 전극(420)은 제1 층간 절연층(630) 상에 배치될 수 있다. 제2 전극(420)은 스위칭 트랜지스터(ST)의 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410)은 구동 트랜지스터(DT)의 보조 게이트 전극(310G)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410) 및 제2 전극(420)은 상호 이격하여 배치될 수 있다.
구동 트랜지스터(DT)는 제2 반도체 패턴(320), 제2 소스 전극(330S), 제2 게이트 전극(330G) 및 제2 드레인 전극(330D)을 포함한다.
제2 반도체 패턴(320)은 제1 층간 절연층(630) 상에 배치된다. 제2 반도체 패턴(320)은 제2 소스 영역(320S), 제2 채널 영역(320C) 및 제2 드레인 영역(320D)을 포함한다. 제2 소스 영역(320S)은 제2 소스 전극(330S)과 컨택하는 영역이다. 제2 드레인 영역(320D)은 제2 드레인 전극(330D)과 컨택하는 영역이다. 제2 채널 영역(320C)은 제2 소스 영역(320S) 및 제2 드레인 영역(320D) 사이의 영역이다. 도 12를 참조하여 후술하는 바와 같이, 산화물로 형성되는 제2 반도체 패턴(320) 상부에 제2 게이트 전극(330G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제2 게이트 전극(330G)이 일종의 마스크 역할을 하게 되어, 제2 반도체 패턴(320)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제2 소스 영역(320S) 및 제2 드레인 영역(320D)이 형성된다. 제2 반도체 패턴(320)은 제1 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
또한, 본 실시예에서 제2 채널 영역(320C)의 가로 폭은 제1 채널 영역(220C)의 가로 폭 보다 더 좁게 형성된다.
본 실시예에 따르면, 제2 반도체 패턴(320)은 산화물로 형성되는 산화물 반도체이다. 즉, 구동 트랜지스터(DT)는 산화물 반도체이다.
제2 소스 전극(330S)은 제2 층간 절연층(650) 상에 형성된다. 제2 소스 전극(330S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 소스 영역(320S)과 전기적으로 연결된다.
제2 드레인 전극(330D)은 제2 층간 절연층(650) 상에 형성된다. 제2 드레인 전극(330D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 드레인 영역(320D)과 전기적으로 연결된다.
제2 소스 전극(330S) 및 제2 드레인 전극(330D)은 제1 소스 전극(230S) 및 제1 드레인 전극(230D)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제2 게이트 전극(330G)은 게이트 절연층(640) 상에 형성된다. 제2 게이트 전극(330G)에 신호가 인가되면 게이트 전극(330G)에 의해 제2 반도체 패턴(320)이 활성화되고, 제2 소스 전극(330S)에 인가된 신호가 제2 반도체 패턴(320)을 통과해 제2 드레인 전극(330D)으로 전달된다. 제2 게이트 전극(330G)이 제2 반도체 패턴(320) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치할 수도 있다. 예를 들어, 제2 게이트 전극(330G)은 버퍼층 (620) 상에 형성될 수 있다. 이 경우, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 단일층 또는 다층으로 형성될 수도 있다.
추가적으로, 구동 트랜지스터(DT)는 보조 게이트 전극(310G)을 더 포함할 수 있다. 보조 게이트 전극(310G)은 버퍼층(620) 상에 형성될 수 있다. 구동 트랜지스터(DT)가 제2 게이트 전극(320G) 및 보조 게이트 전극(310G)를 모두 포함하는 경우, 구동 트랜지스터(DT)는 2개의 게이트 전극을 포함하는 이른바 더블 게이트 방식으로 구동할 수 있다.
본 실시예에 따르면, 제2 게이트 전극(330G)의 가로 폭은 제1 게이트 전극(230G)의 가로 폭 보다 더 좁게 형성된다. 또한, 제2 채널 영역(320C)의 가로 폭은 제1 채널 영역(220C)의 가로 폭 보다 더 좁게 형성된다.
본 실시예에 따르면, 제1 반도체 패턴(220)의 전체 도즈(Dose)량은 제2 반도체 패턴(320)의 전체 도즈량과 상이할 수 있다. 도즈량은 이온 주입 공정(Ion Implantation)에서 1 제곱 센티미터당 1초 동안 반도체 패턴의 표면에 주입되는 불순물의 양을 지칭한다. 제1 반도체 패턴(220)의 전체 도즈량보다 제2 반도체 패턴(320)의 전체 도즈량이 더 크다. 전체 도즈량은 예시적으로 반도체 패턴의 전체 면적 대비 총 도즈량을 지칭할 수 있다. 본 실시예에서, 제1 반도체 패턴(220)의 채널 영역(220C)이 제2 반도체 패턴(320)의 채널 영역(320C) 보다 더 넓다. 따라서, 불순불이 도핑된 부분인 제1 소스 영역(220S) 및 제1 드레인 영역(220D)의 면적은 제2 소스 영역(320S) 및 제2 드레인 영역(320D)의 면적 보다 더 좁다. 이에 따라, 전체 도즈량을 비교하면 제2 반도체 패턴(320)이 제1 반도체 패턴(220) 보다 더 크다. 다시 말해, 구동 트랜지스터(DT)의 전체 도즈량이 스위칭 트랜지스터(ST)의 전체 도즈량 보다 더 크다. 예를 들어, 제1 반도체 패턴(220)의 전체 도즈량을 제1 도즈량이라 하고, 제2 반도체 패턴(320)의 도즈량을 제2 도즈량이라 하면, 제1 도즈량보다 제2 도즈량이 더 클 수 있다.
본 실시예에 따라, 제1 반도체 패턴(220)의 전체 도즈량과 제2 반도체 패턴(320)의 전체 도즈량이 상이한 것은 다음과 같은 기술적 의미를 갖는다. 서브 픽셀 내에는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)가 배치된다. 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)는 모두 산화물 반도체를 포함한다. 서브 픽셀 내의 트랜지스터들이 동일한 종류(산화물)의 반도체를 포함하므로 동일 공정으로 트랜지스터들을 생산할 수 있어 생산성이 향상되고 제조 비용이 감소될 수 있다. 하지만, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 기능이 상이하므로 요구되는 소자 성능이 상이하다. 예를 들어, 문턱 전압, 온 커런트, 오프 커런트, 전하 이동도 등의 소자 성능이 상이하다. 하지만, 동일한 종류로 동일한 공정에서 생산하게 되면 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 소자 성능이 동일하게 될 것이다. 본 개시물은 동일한 종류로 동일한 공정에서 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 생산하지만 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)의 전체 도즈량을 상이하게 하였다. 이로 인해 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 소자 성능을 상이하게 할 수 있다.
도 12는 도 11의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 기판(610), 기판(610) 상부에 버퍼층(620)이 형성된다. 버퍼층(620) 상부에 제1 전극(410) 및 보조 게이트 전극(310G)이 형성된다. 보조 게이트 전극(310G)은 선택적으로 형성되지 않을 수도 있다. 제1 전극(410) 및 보조 게이트 전극(310G)은 동일 물질 및 동일 공정으로 형성될 수 있다. 제1 전극(410) 및 보조 게이트 전극(310G) 상에 제1 층간 절연층(630)이 형성된다. 제1 층간 절연층(630) 상에 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)이 형성된다. 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)은 동일 물질로 동일 공정에서 형성될 수 있다.
제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320) 상에 게이트 절연층(640)이 형성된다. 게이트 절연층(640)은 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)에 대해 높이가 동일하게 형성될 수 있다.
게이트 절연층(640) 상에 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)이 형성될 수 있다. 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)은 동일 물질로 동일 공정에서 형성될 수 있다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭(W1)은 제2 게이트 전극(330G)의 가로 폭(W3) 보다 더 넓게 형성될 수 있다. 반대로 말해, 제2 게이트 전극(330G)의 가로 폭(W3)는 제1 게이트 전극(230G)의 가로 폭(W1) 보다 더 좁게 형성될 수 있다.
이후 이온 주입 공정(Ion Implantation)이 수행될 수 있다. 이온 주입 공정은 소스 가스를 이용해 만든 이온을 반도체 패턴에 물리적으로 주입하는 공정이다. 전하를 띄고 있는 이온 입자에 전기장을 가해 반도체 패턴을 향해 가속시키면 불순물이 반도체 패턴과 충돌해 반도체 패턴 내부로 이온이 불순물이 주입된다. 불순물이 주입되는 깊이는 가속 에너지를 조절하여 제어할 수 있고, 불순물의 양은 이온 전류를 측정하여 제어할 수 있다.
제1 반도체 패턴(220)의 상부에 제1 게이트 전극(230G)이 배치되므로, 제1 게이트 전극(230G)과 중첩되는 부분에는 불순물이 주입되지 않아 제1 채널 영역(220C)이 형성된다. 제1 반도체 패턴(220)의 가로 폭(W1)과 제1 채널 영역(220C)의 가로 폭(W1)은 동일하다. 제1 게이트 전극(230G)과 중첩되지 않는 일측에는 불순물이 주입되어 제1 소스 영역(220S)이 형성된다. 제1 게이트 전극(230G)과 중첩되지 않는 타측에는 불순물이 주입되어 제1 드레인 영역(220D)이 형성된다.
제2 반도체 패턴(320)의 상부에 제2 게이트 전극(330G)이 배치되므로, 제2 게이트 전극(330G)과 중첩되는 부분에는 불순물이 주입되지 않아 제2 채널 영역(320C)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 일측에는 불순물이 주입되어 제2 소스 영역(320S)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 타측에는 불순물이 주입되어 제2 드레인 영역(320D)이 형성된다.
본 실시예에 따르면, 제2 게이트 전극(330G)의 가로 폭(W3)과 제2 채널 영역(320C)의 가로 폭(W3)은 동일하다. 제2 게이트 전극(330G)의 가로 폭(W3)은 제1 게이트 전극(230G)의 가로 폭(W1)보다 더 좁게 형성된다. 제2 채널 영역(320C)의 가로 폭(W3)은 제1 채널 영역(220C)의 가로 폭(W1)보다 더 좁게 형성된다.
본 실시예에 따르면, 이온 주입 공정(Ion Implantation)에 의해 형성되는 제1 반도체 패턴(220)의 전체 도즈량은 제2 반도체 패턴(320)의 전체 도즈량 보다 더 작다. 반대로 말해, 제2 반도체 패턴(320)의 전체 도즈량은 제1 반도체 패턴(220)의 전체 도즈량 보다 더 크다.
도 13은 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 4 및 도 6을 참조하여 전술한 실시예들과 달리, 본 실시예에서는 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리는 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리와 차이가 없다.
도 8을 참조하여 전술한 실시예와 비교하여, 본 실시예에서는 제1 게이트 전극(230G)의 가로 폭이 확대되고, 이에 따라 제1 채널 영역(220C)의 가로 폭도 확대된다.
도 13을 참조하면, 서브 픽셀은 스위칭 트랜지스터(ST), 스토리지 커패시터(Cst) 및 구동 트랜지스터(DT)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 반도체 패턴(220), 제1 소스 전극(230S), 제1 게이트 전극(230G) 및 제1 드레인 전극(230D)을 포함한다.
제1 반도체 패턴(220)은 제1 층간 절연층(630) 상에 형성된다. 제1 반도체 패턴(220)은 제1 소스 영역(220S), 제1 채널 영역(220C) 및 제1 드레인 영역(220D)을 포함한다. 제1 소스 영역(220S)은 제1 소스 전극(230S)과 컨택하는 영역이다. 제1 드레인 영역(220D)은 제1 드레인 전극(230D)과 컨택하는 영역이다. 제1 채널 영역(220C)은 제1 소스 영역(220S) 및 제1 드레인 영역(220D) 사이의 영역이다. 도 14를 참조하여 후술하는 바와 같이, 산화물로 형성되는 제1 반도체 패턴(220) 상부에 제1 게이트 전극(230G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제1 게이트 전극(230G)이 일종의 마스크 역할을 하게 되어, 제1 반도체 패턴(220)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제1 소스 영역(220S) 및 제1 드레인 영역(220D)이 형성된다.
본 실시예에 따르면, 제1 채널 영역(220C)의 가로 폭은 제2 채널 영역(330C)의 가로 폭 보다 더 넓게 형성된다.
본 실시예에서 제1 반도체 패턴(220)은 산화물로 형성되는 산화물 반도체이다. 즉, 스위칭 트랜지스터(ST)는 산화물 반도체이다.
제1 소스 전극(230S)은 제2 층간 절연층(650) 상에 형성된다. 제1 소스 전극(230S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 소스 영역(220S)과 전기적으로 연결된다.
제1 드레인 전극(230D)은 제2 층간 절연층(650) 상에 형성된다. 제1 드레인 전극(230D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 드레인 영역(220D)과 전기적으로 연결된다.
제1 게이트 전극(230G)은 게이트 절연층(640) 상에 형성된다. 제1 게이트 전극(230G)에 신호가 인가되면 게이트 전극(230G)에 의해 제1 반도체 패턴(220)이 활성화되고, 제1 소스 전극(230S)에 인가된 신호가 제1 반도체 패턴(220)을 통과해 제1 드레인 전극(230D)으로 전달된다. 제1 게이트 전극(230G)이 제1 반도체 패턴(220) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치할 수도 있다. 예를 들어, 제1 게이트 전극(230G)은 버퍼층(620) 상에 형성될 수 있다. 이 경우, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭은 제2 게이트 전극(330G)의 가로 폭 보다 더 넓게 형성된다. 이에 따라, 제1 채널 영역(220C)의 가로 폭은 제2 채널 영역(320C)의 가로 폭 보다 더 넓게 형성된다.
제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 단일층 또는 다층으로 형성될 수도 있다.
스토리지 커패시터(CST)는 제1 전극(410) 및 제2 전극(420)을 포함할 수 있다. 제1 전극(410)은 버퍼층(620) 상에 배치될 수 있고, 제2 전극(420)은 제1 층간 절연층(630) 상에 배치될 수 있다. 제2 전극(420)은 스위칭 트랜지스터(ST)의 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410)은 구동 트랜지스터(DT)의 보조 게이트 전극(310G)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410) 및 제2 전극(420)은 상호 이격하여 배치될 수 있다.
구동 트랜지스터(DT)는 제2 반도체 패턴(320), 제2 소스 전극(330S), 제2 게이트 전극(330G) 및 제2 드레인 전극(330D)을 포함한다.
제2 반도체 패턴(320)은 제1 층간 절연층(630) 상에 배치된다. 제2 반도체 패턴(320)은 제2 소스 영역(320S), 제2 채널 영역(320C) 및 제2 드레인 영역(320D)을 포함한다. 제2 소스 영역(320S)은 제2 소스 전극(330S)과 컨택하는 영역이다. 제2 드레인 영역(320D)은 제2 드레인 전극(330D)과 컨택하는 영역이다. 제2 채널 영역(320C)은 제2 소스 영역(320S) 및 제2 드레인 영역(320D) 사이의 영역이다. 도 12를 참조하여 후술하는 바와 같이, 산화물로 형성되는 제2 반도체 패턴(320) 상부에 제2 게이트 전극(330G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제2 게이트 전극(330G)이 일종의 마스크 역할을 하게 되어, 제2 반도체 패턴(320)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제2 소스 영역(320S) 및 제2 드레인 영역(320D)이 형성된다. 제2 반도체 패턴(320)은 제1 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
본 실시예에 따르면, 제2 반도체 패턴(320)은 산화물로 형성되는 산화물 반도체이다. 즉, 구동 트랜지스터(DT)는 산화물 반도체이다.
제2 소스 전극(330S)은 제2 층간 절연층(650) 상에 형성된다. 제2 소스 전극(330S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 소스 영역(320S)과 전기적으로 연결된다.
제2 드레인 전극(330D)은 제2 층간 절연층(650) 상에 형성된다. 제2 드레인 전극(330D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 드레인 영역(320D)과 전기적으로 연결된다.
제2 소스 전극(330S) 및 제2 드레인 전극(330D)은 제1 소스 전극(230S) 및 제1 드레인 전극(230D)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제2 게이트 전극(330G)은 게이트 절연층(640) 상에 형성된다. 제2 게이트 전극(330G)에 신호가 인가되면 게이트 전극(330G)에 의해 제2 반도체 패턴(320)이 활성화되고, 제2 소스 전극(330S)에 인가된 신호가 제2 반도체 패턴(320)을 통과해 제2 드레인 전극(330D)으로 전달된다. 제2 게이트 전극(330G)이 제2 반도체 패턴(320) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치할 수도 있다. 예를 들어, 제2 게이트 전극(330G)은 버퍼층 (620) 상에 형성될 수 있다. 이 경우, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 단일층 또는 다층으로 형성될 수도 있다.
추가적으로, 구동 트랜지스터(DT)는 보조 게이트 전극(310G)을 더 포함할 수 있다. 보조 게이트 전극(310G)은 버퍼층(620) 상에 형성될 수 있다. 구동 트랜지스터(DT)가 제2 게이트 전극(320G) 및 보조 게이트 전극(310G)를 모두 포함하는 경우, 구동 트랜지스터(DT)는 2개의 게이트 전극을 포함하는 이른바 더블 게이트 방식으로 구동할 수 있다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭은 제2 게이트 전극(330G)의 가로 폭 보다 더 넓게 형성된다. 또한, 제1 채널 영역(220C)의 가로 폭은 제2 채널 영역(320C)의 가로 폭 보다 더 넓게 형성된다.
본 실시예에 따르면, 제1 반도체 패턴(220)의 전체 도즈(Dose)량은 제2 반도체 패턴(320)의 전체 도즈량과 상이할 수 있다. 도즈량은 이온 주입 공정(Ion Implantation)에서 1 제곱 센티미터당 1초 동안 반도체 패턴의 표면에 주입되는 불순물의 양을 지칭한다. 제1 반도체 패턴(220)의 전체 도즈량보다 제2 반도체 패턴(320)의 전체 도즈량이 더 크다. 전체 도즈량은 예시적으로 반도체 패턴의 전체 면적 대비 총 도즈량을 지칭할 수 있다. 본 실시예에서, 제1 반도체 패턴(220)의 채널 영역(220C)이 제2 반도체 패턴(320)의 채널 영역(320C) 보다 더 넓다. 따라서, 불순불이 도핑된 부분인 제1 소스 영역(220S) 및 제1 드레인 영역(220D)의 면적은 제2 소스 영역(320S) 및 제2 드레인 영역(320D)의 면적 보다 더 좁다. 이에 따라, 전체 도즈량을 비교하면 제2 반도체 패턴(320)이 제1 반도체 패턴(220) 보다 더 크다. 다시 말해, 구동 트랜지스터(DT)의 전체 도즈량이 스위칭 트랜지스터(ST)의 전체 도즈량 보다 더 크다. 예를 들어, 제1 반도체 패턴(220)의 전체 도즈량을 제1 도즈량이라 하고, 제2 반도체 패턴(320)의 도즈량을 제2 도즈량이라 하면, 제1 도즈량보다 제2 도즈량이 더 클 수 있다
본 실시예에 따라, 제1 반도체 패턴(220)의 전체 도즈량과 제2 반도체 패턴(320)의 전체 도즈량이 상이한 것은 다음과 같은 기술적 의미를 갖는다. 서브 픽셀 내에는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)가 배치된다. 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)는 모두 산화물 반도체를 포함한다. 서브 픽셀 내의 트랜지스터들이 동일한 종류(산화물)의 반도체를 포함하므로 동일 공정으로 트랜지스터들을 생산할 수 있어 생산성이 향상되고 제조 비용이 감소될 수 있다. 하지만, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 기능이 상이하므로 요구되는 소자 성능이 상이하다. 예를 들어, 문턱 전압, 온 커런트, 오프 커런트, 전하 이동도 등의 소자 성능이 상이하다. 하지만, 동일한 종류로 동일한 공정에서 생산하게 되면 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 소자 성능이 동일하게 될 것이다. 본 개시물은 동일한 종류로 동일한 공정에서 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 생산하지만 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)의 전체 도즈량을 상이하게 하였다. 이로 인해 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 소자 성능을 상이하게 할 수 있다.
도 14는 도 13의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 기판(610), 기판(610) 상부에 버퍼층(620)이 형성된다. 버퍼층(620) 상부에 제1 전극(410) 및 보조 게이트 전극(310G)이 형성된다. 보조 게이트 전극(310G)은 선택적으로 형성되지 않을 수도 있다. 제1 전극(410) 및 보조 게이트 전극(310G)은 동일 물질 및 동일 공정으로 형성될 수 있다. 제1 전극(410) 및 보조 게이트 전극(310G) 상에 제1 층간 절연층(630)이 형성된다. 제1 층간 절연층(630) 상에 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)이 형성된다. 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)은 동일 물질로 동일 공정에서 형성될 수 있다.
제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320) 상에 게이트 절연층(640)이 형성된다. 게이트 절연층(640)은 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)에 대해 높이가 동일하게 형성될 수 있다.
게이트 절연층(640) 상에 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)이 형성될 수 있다. 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)은 동일 물질로 동일 공정에서 형성될 수 있다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭(W4)은 제2 게이트 전극(330G)의 가로 폭(W1) 보다 더 넓게 형성될 수 있다. 반대로 말해, 제2 게이트 전극(330G)의 가로 폭(W1)는 제1 게이트 전극(230G)의 가로 폭(W4) 보다 더 좁게 형성될 수 있다.
이후 이온 주입 공정(Ion Implantation)이 수행될 수 있다. 이온 주입 공정은 소스 가스를 이용해 만든 이온을 반도체 패턴에 물리적으로 주입하는 공정이다. 전하를 띄고 있는 이온 입자에 전기장을 가해 반도체 패턴을 향해 가속시키면 불순물이 반도체 패턴과 충돌해 반도체 패턴 내부로 이온이 불순물이 주입된다. 불순물이 주입되는 깊이는 가속 에너지를 조절하여 제어할 수 있고, 불순물의 양은 이온 전류를 측정하여 제어할 수 있다.
제1 반도체 패턴(220)의 상부에 제1 게이트 전극(230G)이 배치되므로, 제1 게이트 전극(230G)과 중첩되는 부분에는 불순물이 주입되지 않아 제1 채널 영역(220C)이 형성된다. 제1 반도체 패턴(220)의 가로 폭(W1)과 제1 채널 영역(220C)의 가로 폭(W1)은 동일하다. 제1 게이트 전극(230G)과 중첩되지 않는 일측에는 불순물이 주입되어 제1 소스 영역(220S)이 형성된다. 제1 게이트 전극(230G)과 중첩되지 않는 타측에는 불순물이 주입되어 제1 드레인 영역(220D)이 형성된다.
제2 반도체 패턴(320)의 상부에 제2 게이트 전극(330G)이 배치되므로, 제2 게이트 전극(330G)과 중첩되는 부분에는 불순물이 주입되지 않아 제2 채널 영역(320C)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 일측에는 불순물이 주입되어 제2 소스 영역(320S)이 형성된다. 제2 게이트 전극(330G)과 중첩되지 않는 타측에는 불순물이 주입되어 제2 드레인 영역(320D)이 형성된다.
본 실시예에 따르면, 제2 게이트 전극(330G)의 가로 폭(W1)과 제2 채널 영역(320C)의 가로 폭(W1)은 동일하다. 제2 게이트 전극(330G)의 가로 폭(W1)은 제1 게이트 전극(230G)의 가로 폭(W14)보다 더 좁게 형성된다. 제2 채널 영역(320C)의 가로 폭(W1)은 제1 채널 영역(220C)의 가로 폭(W4)보다 더 좁게 형성된다.
본 실시예에 따르면, 이온 주입 공정(Ion Implantation)에 의해 형성되는 제1 반도체 패턴(220)의 전체 도즈량은 제2 반도체 패턴(320)의 전체 도즈량 보다 더 작다. 반대로 말해, 제2 반도체 패턴(320)의 전체 도즈량은 제1 반도체 패턴(220)의 전체 도즈량 보다 더 크다.
도 15는 본 개시물의 다른 실시예에 따른 서브 픽셀의 단면도이다.
도 4 및 도 6을 참조하여 전술한 실시예들과 달리, 본 실시예에서는 제1 게이트 전극(230G) 및 제1 반도체 패턴(220) 사이의 거리는 제2 게이트 전극(330G) 및 제2 반도체 패턴(320) 사이의 거리와 차이가 없다.
도 11 및 도 13을 참조하여 전술한 실시예와 비교하여, 본 실시예에서는 제1 게이트 전극(230G)의 가로 폭과 제2 게이트 전극(330G)의 가로 폭은 서로 동일하다. 하지만, 제1 채널 영역(220C)의 가로 폭은 제2 채널 영역(320C)의 가로 폭 보다 더 넓다.
도 15를 참조하면, 서브 픽셀은 스위칭 트랜지스터(ST), 스토리지 커패시터(Cst) 및 구동 트랜지스터(DT)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 반도체 패턴(220), 제1 소스 전극(230S), 제1 게이트 전극(230G) 및 제1 드레인 전극(230D)을 포함한다.
제1 반도체 패턴(220)은 제1 층간 절연층(630) 상에 형성된다. 제1 반도체 패턴(220)은 제1 소스 영역(220S), 제1 채널 영역(220C) 및 제1 드레인 영역(220D)을 포함한다. 제1 소스 영역(220S)은 제1 소스 전극(230S)과 컨택하는 영역이다. 제1 드레인 영역(220D)은 제1 드레인 전극(230D)과 컨택하는 영역이다. 제1 채널 영역(220C)은 제1 소스 영역(220S) 및 제1 드레인 영역(220D) 사이의 영역이다. 도 16을 참조하여 후술하는 바와 같이, 산화물로 형성되는 제1 반도체 패턴(220) 상부에 제1 게이트 전극(230G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제1 게이트 전극(230G)이 일종의 마스크 역할을 하게 되어, 제1 반도체 패턴(220)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제1 소스 영역(220S) 및 제1 드레인 영역(220D)이 형성된다.
본 실시예에 따르면, 제1 채널 영역(220C)의 가로 폭은 제2 채널 영역(320C)의 가로 폭 보다 더 넓게 형성된다.
본 실시예에서 제1 반도체 패턴(220)은 산화물로 형성되는 산화물 반도체이다. 즉, 스위칭 트랜지스터(ST)는 산화물 반도체이다.
제1 소스 전극(230S)은 제2 층간 절연층(650) 상에 형성된다. 제1 소스 전극(230S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 소스 영역(220S)과 전기적으로 연결된다.
제1 드레인 전극(230D)은 제2 층간 절연층(650) 상에 형성된다. 제1 드레인 전극(230D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제1 드레인 영역(220D)과 전기적으로 연결된다.
제1 게이트 전극(230G)은 게이트 절연층(640) 상에 형성된다. 제1 게이트 전극(230G)에 신호가 인가되면 게이트 전극(230G)에 의해 제1 반도체 패턴(220)이 활성화되고, 제1 소스 전극(230S)에 인가된 신호가 제1 반도체 패턴(220)을 통과해 제1 드레인 전극(230D)으로 전달된다. 제1 게이트 전극(230G)이 제1 반도체 패턴(220) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치할 수도 있다. 예를 들어, 제1 게이트 전극(230G)은 버퍼층(620) 상에 형성될 수 있다. 이 경우, 제1 게이트 전극(230G)이 제1 반도체 패턴(220)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭은 제2 게이트 전극(330G)의 가로 폭과 동일하다. 하지만, 제1 채널 영역(220C)의 가로 폭은 제2 채널 영역(320C)의 가로 폭 보다 더 넓게 형성된다.
제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제1 소스 전극(230S), 제1 드레인 전극(230D) 및 제1 게이트 전극(230G)은 단일층 또는 다층으로 형성될 수도 있다.
스토리지 커패시터(CST)는 제1 전극(410) 및 제2 전극(420)을 포함할 수 있다. 제1 전극(410)은 버퍼층(620) 상에 배치될 수 있고, 제2 전극(420)은 제1 층간 절연층(630) 상에 배치될 수 있다. 제2 전극(420)은 스위칭 트랜지스터(ST)의 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410)은 구동 트랜지스터(DT)의 보조 게이트 전극(310G)과 동일한 물질로 동일한 공정에서 형성될 수 있다. 제1 전극(410) 및 제2 전극(420)은 상호 이격하여 배치될 수 있다.
구동 트랜지스터(DT)는 제2 반도체 패턴(320), 제2 소스 전극(330S), 제2 게이트 전극(330G) 및 제2 드레인 전극(330D)을 포함한다.
제2 반도체 패턴(320)은 제1 층간 절연층(630) 상에 배치된다. 제2 반도체 패턴(320)은 제2 소스 영역(320S), 제2 채널 영역(320C) 및 제2 드레인 영역(320D)을 포함한다. 제2 소스 영역(320S)은 제2 소스 전극(330S)과 컨택하는 영역이다. 제2 드레인 영역(320D)은 제2 드레인 전극(330D)과 컨택하는 영역이다. 제2 채널 영역(320C)은 제2 소스 영역(320S) 및 제2 드레인 영역(320D) 사이의 영역이다. 도 16을 참조하여 후술하는 바와 같이, 산화물로 형성되는 제2 반도체 패턴(320) 상부에 제2 게이트 전극(330G)이 배치되고, 이후 이온 주입 공정(Ion Implantation)이 수행된다. 제2 게이트 전극(330G)이 일종의 마스크 역할을 하게 되어, 제2 반도체 패턴(320)의 중심부는 도체화가 진행되지 않지만, 좌측부와 우측부는 도체화가 진행되어 각각 제2 소스 영역(320S) 및 제2 드레인 영역(320D)이 형성된다. 제2 반도체 패턴(320)은 제1 반도체 패턴(220)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
본 실시예에 따르면, 제2 반도체 패턴(320)은 산화물로 형성되는 산화물 반도체이다. 즉, 구동 트랜지스터(DT)는 산화물 반도체이다.
제2 소스 전극(330S)은 제2 층간 절연층(650) 상에 형성된다. 제2 소스 전극(330S)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 소스 영역(320S)과 전기적으로 연결된다.
제2 드레인 전극(330D)은 제2 층간 절연층(650) 상에 형성된다. 제2 드레인 전극(330D)은 제2 층간 절연층(650) 및 게이트 절연층(640)을 관통하는 컨택홀을 통해 제2 드레인 영역(320D)과 전기적으로 연결된다.
제2 소스 전극(330S) 및 제2 드레인 전극(330D)은 제1 소스 전극(230S) 및 제1 드레인 전극(230D)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제2 게이트 전극(330G)은 게이트 절연층(640) 상에 형성된다. 제2 게이트 전극(330G)에 신호가 인가되면 게이트 전극(330G)에 의해 제2 반도체 패턴(320)이 활성화되고, 제2 소스 전극(330S)에 인가된 신호가 제2 반도체 패턴(320)을 통과해 제2 드레인 전극(330D)으로 전달된다. 제2 게이트 전극(330G)이 제2 반도체 패턴(320) 보다 상부에 위치하므로 이와 같은 구조를 탑 게이트 방식으로 지칭할 수 있다. 다만, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치할 수도 있다. 예를 들어, 제2 게이트 전극(330G)은 버퍼층 (620) 상에 형성될 수 있다. 이 경우, 제2 게이트 전극(330G)이 제2 반도체 패턴(320)보다 하부에 위치하게 될 것이므로 이와 같은 구조를 바텀 게이트 방식으로 지칭할 수 있다.
제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루질 수 있다. 다만, 이와 같은 재료에 한정되지는 않는다. 또한, 제2 소스 전극(330S), 제2 드레인 전극(330D) 및 제2 게이트 전극(330G)은 단일층 또는 다층으로 형성될 수도 있다.
추가적으로, 구동 트랜지스터(DT)는 보조 게이트 전극(310G)을 더 포함할 수 있다. 보조 게이트 전극(310G)은 버퍼층(620) 상에 형성될 수 있다. 구동 트랜지스터(DT)가 제2 게이트 전극(320G) 및 보조 게이트 전극(310G)를 모두 포함하는 경우, 구동 트랜지스터(DT)는 2개의 게이트 전극을 포함하는 이른바 더블 게이트 방식으로 구동할 수 있다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭은 제2 게이트 전극(330G)의 가로 폭과 동일하게 형성된다. 하지만, 제1 채널 영역(220C)의 가로 폭은 제2 채널 영역(320C)의 가로 폭 보다 더 넓게 형성된다.
본 실시예에 따르면, 제1 반도체 패턴(220)의 전체 도즈(Dose)량은 제2 반도체 패턴(320)의 전체 도즈량과 상이할 수 있다. 도즈량은 이온 주입 공정(Ion Implantation)에서 1 제곱 센티미터당 1초 동안 반도체 패턴의 표면에 주입되는 불순물의 양을 지칭한다. 제1 반도체 패턴(220)의 전체 도즈량보다 제2 반도체 패턴(320)의 전체 도즈량이 더 크다. 전체 도즈량은 예시적으로 반도체 패턴의 전체 면적 대비 총 도즈량을 지칭할 수 있다. 본 실시예에서, 제1 반도체 패턴(220)의 채널 영역(220C)이 제2 반도체 패턴(320)의 채널 영역(320C) 보다 더 넓다. 따라서, 불순불이 도핑된 부분인 제1 소스 영역(220S) 및 제1 드레인 영역(220D)의 면적은 제2 소스 영역(320S) 및 제2 드레인 영역(320D)의 면적 보다 더 좁다. 이에 따라, 전체 도즈량을 비교하면 제2 반도체 패턴(320)이 제1 반도체 패턴(220) 보다 더 크다. 다시 말해, 구동 트랜지스터(DT)의 전체 도즈량이 스위칭 트랜지스터(ST)의 전체 도즈량 보다 더 크다. 예를 들어, 제1 반도체 패턴(220)의 전체 도즈량을 제1 도즈량이라 하고, 제2 반도체 패턴(320)의 도즈량을 제2 도즈량이라 하면, 제1 도즈량보다 제2 도즈량이 더 클 수 있다
본 실시예에 따라, 제1 반도체 패턴(220)의 전체 도즈량과 제2 반도체 패턴(320)의 전체 도즈량이 상이한 것은 다음과 같은 기술적 의미를 갖는다. 서브 픽셀 내에는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)가 배치된다. 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)는 모두 산화물 반도체를 포함한다. 서브 픽셀 내의 트랜지스터들이 동일한 종류(산화물)의 반도체를 포함하므로 동일 공정으로 트랜지스터들을 생산할 수 있어 생산성이 향상되고 제조 비용이 감소될 수 있다. 하지만, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 기능이 상이하므로 요구되는 소자 성능이 상이하다. 예를 들어, 문턱 전압, 온 커런트, 오프 커런트, 전하 이동도 등의 소자 성능이 상이하다. 하지만, 동일한 종류로 동일한 공정에서 생산하게 되면 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 소자 성능이 동일하게 될 것이다. 본 개시물은 동일한 종류로 동일한 공정에서 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 생산하지만 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)의 전체 도즈량을 상이하게 하였다. 이로 인해 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 소자 성능을 상이하게 할 수 있다.
도 16은 도 15의 서브 픽셀을 생산하는 방법을 설명하기 위한 도면이다.
도 16을 참조하면, 기판(610), 기판(610) 상부에 버퍼층(620)이 형성된다. 버퍼층(620) 상부에 제1 전극(410) 및 보조 게이트 전극(310G)이 형성된다. 보조 게이트 전극(310G)은 선택적으로 형성되지 않을 수도 있다. 제1 전극(410) 및 보조 게이트 전극(310G)은 동일 물질 및 동일 공정으로 형성될 수 있다. 제1 전극(410) 및 보조 게이트 전극(310G) 상에 제1 층간 절연층(630)이 형성된다. 제1 층간 절연층(630) 상에 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)이 형성된다. 제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320)은 동일 물질로 동일 공정에서 형성될 수 있다.
제1 반도체 패턴(220), 제2 전극(420) 및 제2 반도체 패턴(320) 상에 게이트 절연층(640)이 형성된다. 게이트 절연층(640)은 제1 반도체 패턴(220) 및 제2 반도체 패턴(320)에 대해 높이가 동일하게 형성될 수 있다.
게이트 절연층(640) 상에 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)이 형성될 수 있다. 제1 게이트 전극(230G) 및 제2 게이트 전극(330G)은 동일 물질로 동일 공정에서 형성될 수 있다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭(W1)은 제2 게이트 전극(330G)의 가로 폭(W1)과 동일하게 형성될 수 있다.
이후 이온 주입 공정(Ion Implantation)이 수행되기 이전에, 제1 게이트 전극(230G)의 상부에 포토 레지스터막(PR)이 형성된다. 포토 레지스터막(PR)은 가속화된 이온을 차단할 수 있다. 포토 레지스터막(PR)의 가로 폭(W5)은 제1 게이트 전극(230G)의 가로 폭(W1)보다 더 크고, 제1 반도체 패턴(220)의 가로 폭 보다는 작게 형성될 수 있다.
이후 이온 주입 공정(Ion Implantation)이 수행될 수 있다. 이온 주입 공정은 소스 가스를 이용해 만든 이온을 반도체 패턴에 물리적으로 주입하는 공정이다. 전하를 띄고 있는 이온 입자에 전기장을 가해 반도체 패턴을 향해 가속시키면 불순물이 반도체 패턴과 충돌해 반도체 패턴 내부로 이온이 불순물이 주입된다. 불순물이 주입되는 깊이는 가속 에너지를 조절하여 제어할 수 있고, 불순물의 양은 이온 전류를 측정하여 제어할 수 있다.
본 실시예에 따르면, 제1 반도체 패턴(220)의 상부의 일부와 중첩하여 포토 레지스터막(PR)이 형성되어 있어, 불순물이 제1 반도체 패턴(220)의 일부에는 침투되지만 나머지 일부에는 침투하는 것이 방지된다. 따라서, 제1 채널 영역(220C)의 가로 폭(W5)은 포토 레지스터막(PR)의 가로 폭(W5)과 동일하게 형성된다. 제2 반도체 패턴(320)의 상부에는 포토 레지스터막(PR)이 형성되어 있지 않고 제2 게이트 전극(330G)만 형성되어 있다. 따라서, 불순물은 제2 반도체 패턴(320)에 침투되며, 이 때 형성되는 제2 채널 영역(320C)의 폭(W1)은 제1 게이트 전극(330G)의 폭(W1)과 동일하다. 결과적으로, 제1 반도체 영역(220C)의 가로 폭(W5)은 제2 반도체 영역(320C)의 가로 폭(W1) 보다 더 크게 형성된다.
본 실시예에 따르면, 제1 게이트 전극(230G)의 가로 폭(W1)은 제2 게이트 전극(330G)의 가로 폭(W1)과 동일하다. 하지만, 제1 채널 영역(220C)의 가로 폭(W5)은 제2 채널 영역(320C)의 가로 폭(W1)보다 더 넓게 형성된다.
본 실시예에 따르면, 이온 주입 공정(Ion Implantation)에 의해 형성되는 제1 반도체 패턴(220)의 전체 도즈량은 제2 반도체 패턴(320)의 전체 도즈량 보다 더 작다. 반대로 말해, 제2 반도체 패턴(320)의 전체 도즈량은 제1 반도체 패턴(220)의 전체 도즈량 보다 더 크다.
이상에서의 설명 및 첨부된 도면은 본 개시물의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 개시물이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시물의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 또는 변형 가능할 것이다. 따라서, 본 개시물에 개시된 실시 예들은 본 개시물의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 개시물의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시물의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시물의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 산화물 반도체를 포함하고 제1 도즈량을 갖는 제1 반도체 패턴 및 제1 게이트 전극을 포함하는 복수개의 스위칭 트랜지스터; 및
    상기 산화물 반도체를 포함하고 상기 제1 도즈량과 상이한 제2 도즈량을 갖는 제2 반도체 패턴 및 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 제2 도즈량은 상기 제1 도즈량보다 더 큰 표시 패널.
  3. 제1 항에 있어서,
    상기 제1 반도체 패턴 및 제1 게이트 전극 사이의 제1 거리는 상기 제2 반도체 패턴 및 제2 게이트 전극 사이의 제2 거리와 상이한 표시 패널.
  4. 제3 항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 더 큰 표시 패널.
  5. 제3 항에 있어서,
    상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 서로 동일층에 형성되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 동일층에 형성되고, 상기 제1 및 2 반도체 패턴층 상에 배치되는 게이트 절연층을 더 포함하는 표시 패널.
  6. 제5 항에 있어서,
    상기 게이트 절연층은 상기 스위칭 트랜지스터에서의 높이가 상기 구동 트랜지스터에서의 높이보다 더 높은 표시 패널.
  7. 제5 항에 있어서,
    상기 제1 반도체 패턴 및 상기 제1 게이트 전극 사이에 배치되는 보조 층간 절연층을 더 포함하는 표시 패널.
  8. 제3 항에 있어서,
    상기 제1 게이트 전극 및 상기 제1 반도체 패턴의 채널 영역은 폭이 서로 동일한 표시 패널.
  9. 제3 항에 있어서,
    상기 제2 게이트 전극 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일한 표시 패널.
  10. 제3 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 폭이 서로 동일한 표시 패널.
  11. 제3 항에 있어서,
    상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 채널 영역의 폭이 서로 동일한 표시 패널.
  12. 제3 항에 있어서,
    상기 제1 반도체 패턴 및 제1 게이트 전극 사이의 제1 거리는 상기 제2 반도체 패턴 및 제2 게이트 전극 사이의 제2 거리와 동일한 표시 패널.
  13. 제12 항에 있어서,
    상기 제1 게이트 전극 및 상기 제1 반도체 패턴의 채널 영역은 폭이 서로 동일하고,
    상기 제2 게이트 전극 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 폭이 서로 동일하고,
    상기 1 반도체 패턴의 채널 영역 및 상기 제2 반도체 패턴의 채널 영역은 폭이 서로 동일한 표시 패널.
  14. 산화물 반도체를 포함하고 제1 전체 도즈량을 갖는 제1 반도체 패턴 및 제1 게이트 전극을 포함하는 복수개의 스위칭 트랜지스터; 및
    상기 산화물 반도체를 포함하고 상기 제1 전체 도즈량과 상이한 제2 전체 도즈량을 갖는 제2 반도체 패턴 및 제2 게이트 전극을 포함하는 구동 트랜지스터를 포함하는 표시 패널.
  15. 제14 항에 있어서,
    상기 제1 게이트 전극의 폭은 및 상기 제2 게이트 전극은 폭보다 더 긴 표시 패널.
  16. 제14 항에 있어서,
    상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역과 폭보다 더 긴 표시 패널.
  17. 제14 항에 있어서,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 동일하고,
    상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역의 폭보다 더 길고,
    상기 제2 반도체 패턴의 채널 영역의 폭은 상기 제2 게이트 전극의 폭과 동일한 표시 패널.
  18. 제14 항에 있어서,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 동일하고,
    상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제2 반도체 패턴의 채널 영역의 폭보다 더 길고,
    상기 제1 반도체 패턴의 채널 영역의 폭은 상기 제1 게이트 전극의 폭보다 더 긴,
    표시 패널.
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