KR20240042284A - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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KR20240042284A
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박병규
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주식회사 피엔케이
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Abstract

본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다. 일례로, 본 발명은 서브스트레이트를 제공하는 서브스트레이트 제공 단계; 상기 서브스트레이트의 도전 패턴 상에 범프를 제공하는 범프 제공 단계; 상기 서브스트레이트의 범프를 포함하는 영역에 언더필을 제공하는 언더필 제공 단계; 반도체 다이가 상기 언더필을 가압하면서 반도체 다이의 다이 패드가 상기 서브스트레이트의 범프에 전기적으로 접속되도록 하는 다이 어태치 단계; 및 상기 언더필을 경화하는 경화 공정을 포함하는, 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Method for manufacturing semiconductor device and semiconductor device thereto}
본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일반적으로 와이어 본딩 반도체 디바이스(또는 패키지)라 함은 기존에 와이어 본딩을 수행하는, 이른바 리드가 형성된 기판(또는 서브스트레이트)에 반도체 다이(또는 칩)를 어태치한 후 미세 와이어를 이용해 아웃터 리드와 전기적으로 연결된 인너 리드에 반도체 칩의 본드 패드(또는 다이 패드, 전극 패턴)를 연결하는 방식으로 제조된 디바이스를 의미한다.
한편 플립 칩이란 다이의 전극 패턴에 솔더 볼 등의 돌출부(또는 범프)를 만들어 주고 기판에 칩을 플립하여 올릴 때 전기적으로 연결되도록 만든 것을 말한다. 그래서 플립 칩 본딩 방식을 이용하면 와이어 본딩 만큼의 공간을 절약할 수 있고, 와이어보다 훨씬 짧은 신호 경로를 가짐으로써 칩의 기능 향상과 더불어 보다 작은 패키지의 제조가 가능한 잇점이 있다.
하지만 칩의 알루미늄(Al), 구리(Cu) 또는 금(Au)의 본드 패드 상에 직접 솔더, 금(Au), 금 범프를 형성하기 어렵기 때문에, 접착이 용이하고 칩으로의 금속 확산을 방지하도록 패드와 범프간에 형성하는 다층 금속층으로서 접합층, 확산방지층, 웨터블층과 같은 이른바 UBM(Under BumpMetallurgy) 공정을 거친 후 범프를 올리는 공정을 수행해야 하고, 이에 따라 많은 공정 시간과 비용이 요구되는 문제가 있었다.
이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.
본 발명의 해결하고자 하는 과제는 기존 방식과 다른 새로운 플립 칩 다이 본딩 방법을 제공하기 위한 것으로, 일례로, 기존 플립 칩 다이 본딩 방법의 경우, 칩에 복잡한 범핑 공정을 통해 솔더(SnPb), 금(Au), 구리 필라(Copper Pillar) 등을 사용한 범프를 형성한 후 서브스트레이트에 플립하여 칩을 본딩하는 방식과 다르게, 칩에 범프를 형성하지 않고 대신 서브스트레이트에 범프를 형성한 후, 일반적인 알루미늄(Al), 금(Au), 구리(Cu) 등의 본드 패드를 가진 칩을 플립하여 접합하는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는데 있다.
즉, 본 발명의 해결하고자 하는 과제는 칩에 범프를 제공하는 공정을 제거하여 제조 비용을 절감하고, 플립 칩 전용 디바이스가 아닌 일반 칩으로 플립 칩 패키지(플립 칩용 패키지, 와이어 본딩용 패키지)를 구현할 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는데 있다.
본 발명에 따른 반도체 디바이스의 제조 방법은 서브스트레이트를 제공하는 서브스트레이트 제공 단계; 상기 서브스트레이트의 도전 패턴 상에 범프를 제공하는 범프 제공 단계; 상기 서브스트레이트의 범프를 포함하는 영역에 언더필을 제공하는 언더필 제공 단계; 반도체 다이가 상기 언더필을 가압하면서 반도체 다이의 다이 패드가 상기 서브스트레이트의 범프에 전기적으로 접속되도록 하는 다이 어태치 단계; 및 상기 언더필을 경화하는 경화 단계를 포함할 수 있다.
일부 예들에서, 상기 범프 제공 단계는 상기 서브스트레이트의 도전 패턴 상에 와이어 본딩 장비를 이용하여 와이어 범프를 제공함을 포함할 수 있다.
일부 예들에서, 상기 와이어 범프는 상기 도선 패턴 상에 부착된 볼 본딩 영역과, 상기 볼 본딩 영역으로부터 돌출된 테일 영역을 포함할 수 있다.
일부 예들에서, 상기 범프는 금(Au), 구리(Cu) 또는 솔더 와이어를 포함할 수 있다.
일부 예들에서, 상기 언더필 제공 단계는 액상의 언더필을 제공하거나 또는 필름상의 언더필을 제공함을 포함할 수 있다.
일부 예들에서, 상기 다이 어태치 단계는 초음파를 이용한 열압착 장비 또는 초음파를 이용한 압착 장비로 상기 반도체 다이를 상기 서브스트레이트쪽으로 가압하여, 상기 반도체 다이의 다이 패드가 상기 서브스트레이트의 범프에 전기적 및 기구적으로 접속되도록 함을 포함할 수 있다.
본 발명은 상술한 방법중 어느 하나로 제조된 반도체 디바이스를 포함할 수 있다.
본 발명은 기존 방식과 다른 새로운 플립 칩 다이 본딩 방법을 제공하며, 일례로, 기존 플립 칩 다이 본딩 방법의 경우, 칩에 복잡한 범핑 공정을 통해 솔더, 금(Au), 구리 필라 등을 사용한 범프를 형성한 후 서브스트레이트에 플립하여 칩을 본딩하는 방식과 다르게, 칩에 범프를 형성하지 않고 대신 서브스트레이트에 범프를 형성한 후, 일반 알루미늄(Al), 금(Au), 구리(Cu) 등의 본드 패드를 가진 칩을 플립하여 접합하는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
즉, 본 발명은 칩에 범프를 제공하는 공정을 제거하여 제조 비용을 절감하고, 플립 칩 전용 디바이스가 아닌 일반 칩으로 플립 칩 패키지(플립 칩용 패키지, 와이어 본딩용 패키지)를 구현할 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
다르게 설명하면, 본 발명은 전형적인 플립 칩 제조 공정(UBM 형성 후 범프 접합)을 진행 후 플립 칩용 패키지만 제작이 가능한 칩을 일반 와이어 본딩용 칩을 제작 후 플립 칩용으로 제작하지 않아도, 필요에 따라 와이어 본딩용 또는 플립 칩용 패키지를 자유롭게 구현할 수 있는 반도체 디바이스 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
도 1은 전형적인 플립 칩 제조 공정을 도시한 도면이다.
도 2는 플립 칩 다이 본딩 공정을 도시한 도면이다.
도 3은 본 발명에 적용된 새로운 플립 칩 다이 본딩 공정을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
하기 설명은 본 발명의 다양한 예를 제공함으로써 본 발명의 다양한 양태를 제공한다. 이러한 예는 비제한적이며, 따라서 본 발명의 다양한 양태의 범위는 제공된 예의 임의의 특정 특성에 의하여 반드시 제한되어는 것은 아니다. 다음의 설명에서, 관용구 "예를 들어", "예" 및 "예시적인"은 비제한적이며 그리로 일반적으로 "예시적이지만 제한적이 아니며", "예를 들어, 그러나 제한적이 아니며" 등과 같은 것을 의미한다.
본 명세서에서 사용된 바와 같이, "및/또는"은 "및/또는"에 의해 연결된 목록 중 하나 이상의 항목들을 의미한다. 예를 들어, "x 및/또는 y"는 3개의 요소 세트{(x), (y), (x, y)} 중 임의의 요소를 의미한다. 즉, "x 및/또는 y"는 "x 및 y의 하나 또는 둘 다"를 의미한다. 다른 예로서, "x, y, 및/또는 z"는 7개의 요소 세트{(x),(y),(z),(x, y),(x, z),(y, z),(x, y, z)}중 임의의 요소를 의미한다. 즉, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상"을 의미한다.
본 명세서에서 사용된 용어는 단지 특정한 실시예를 설명하기 위한 것이며 본 발명을 제한하려는 의도가 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는, 문맥이 명백히 다르게 제시하지 않는 한, 복수의 형태를 포함하도록 의도된다. 본 명세서에서 사용할 때, 용어 "포함한다(comprises)", "이루어진다(includes)," "포함하는(comprising), "이루어진(including)", "갖는다(has)", "갖는다(have)", "갖는(having)" 등은 설명된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소를 특정하며, 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹들 중 하나 이상의 존재 또는 추가를 배재하지 않는다는 것이 더 이해될 것이다.
비록 용어 "제1", "제2" 등이 다양한 요소를 설명하기 위하여 본 명세서에서 사용될 수 있으나, 이러한 요소는 이러한 용어로 한정되어서는 안된다는 점이 이해될 것이다. 이러한 용어는 한 요소를 다른 요소와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1요소, 제1구성 요소 또는 제1부분은 본 발명의 교시로부터 벗어나지 않고 제2 요소, 제2 구성 요소 또는 제2 부분으로 지칭될 수 있다. 유사하게, "상부(upper)", "위(above)", "하부(lower)", "아래(below)", "측부(side)", "측방향(lateral)", "수평적(horizontal)", "수직적(vertical)" 등과 같은 다양한 공간적 용어는 상대적인 방식으로 한 요소를 다른 요소와 구분하는데 사용될 수 있다. 그러나, 본 발명의 교시를 벗어나지 않고 구성 요소가 상이한 방식으로 배향될 수 있다는 점이 이해되어 한다. 예를 들어, 반도체 장치는 그 "상부" 표면이 수평으로 향하고 그 "측" 표면이 수직으로 향하도록 옆으로 회전될 수 있다.
"결합된", "연결된", "부착된" 등의 용어는 명시적으로 달리 지시되지 않는 한, 직접 및(예를 들어, 개재 요소로) 간접 결합, 연결, 부착 등을 모두 포함하는 것으로 또한 이해될 것이다. 예를 들어, 요소 A가 요소 B에 결합된다면, 요소 A는 중간 신호 분배 구조를 통해 요소 B에 간접적으로 결합될 수 있고, 요소 A는 요소 B에 직접 결합(예를 들어, 직접적으로 접착, 직접적으로 납땜, 직접 금속 대 금속 접합에 의하여 부착 등)될 수 있다.
도면에서, 명확함을 위하여 구조, 층, 영역 등의 치수(예를 들어, 절대 및/또는 상대 치수)는 과장될 수 있다. 이러한 치수는 일반적으로 예시적인 구현예를 나타내지만 제한적이지는 않다. 예를 들어, 구조 A가 구조 B보다 큰 것으로 도시된다면, 이것은 일반적으로 예시적인 구현예를 나타내지만, 다르게 지시되지 않는 한 구조 A는 일반적으로 구조 B보다 클 필요가 없다. 부가적으로, 도면에서 동일한 참조 번호는 설명 전체에서 동일한 요소를 지칭할 수 있다.
도 1은 전형적인 플립 칩 제조 공정을 도시한 도면이다. 도 1에 도시된 바와 같이 전형적인 플립 칩 제조 공정은 반도체 다이의 다이 패드 상에 UBM(Under Bump Metal)을 제공하는 단계와, UBM 상에 포토레지스트를 도포하고 노광시키는 단계와, 현상 단계와, 솔더를 제공하는 단계와, 포토레지스트를 제거하는 단계와, UBM을 식각하고 리플로우를 수행하는 단계를 포함할 수 있다.
도 2는 전형적인 플립 칩 다이 본딩 공정을 도시한 도면이다. 도 2에 도시된 바와 같이, 전형적인 플립 칩 다이 본딩 공정은 서브스트레이트의 도전 패턴 상에 플럭스를 도포하는 공정과, 다이 패드에 범프가 미리 형성된 반도체 다이를 도전 패턴 상에 위치 정렬하는 단계와, 리플로우 단계와, 플럭스 클리닝 단계와, 플립 칩 다이와 서브스트레이트의 사이에 언더필을 주입하는 단계와, 경화 단계를 포함할 수 있다.
도 3은 본 발명에 적용된 새로운 플립 칩 다이 본딩 공정을 도시한 도면이다. 도 3에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스의 제조 방법은 서브스트레이트 제공 단계(S1), 범프 제공 단계(S2), 언더필 제공 단계(S3), 다이 어태치 단계(S4), 및 경화 단계(S5)를 포함할 수 있다.
서브스트레이트 제공 단계(S1)에서, 대략 평판 형태의 서브스트레이트(1)가 제공될 수 있다.
비록, 도 3에는 하나의 서브스트레이트가 도시되어 있으나, 다수의 모듈 동시 생산을 위해 다수의 서브스트레이트가 제공될 수 있다. 일부 예에서, 다수의 서브스트레이트는 보다 큰 스트립 또는 서브스트레이트로부터 싱귤레이션될 수 있고, 인접한 서브스트레이트 사이에 이격 공간을 남겨두도록 싱귤레이션 후(post-singulation)에 별도의 캐리어 상에 배열될 수 있다. 일부 예에서, 다수의 서브스트레이트는 인접한 서브스트레이트 사이에 이격 공간 없이, 여전히 스트립 형태 또는 보다 큰 서브스트레이트의 형태로 싱귤레이션 전(pre-singulation)에 별도의 캐리어 상에 부착될 수 있다.
서브스트레이트는 유전체 구조 및 도전체 구조를 포함할 수 있다. 유전체 구조는 하나 이상의 유전체를 포함할 수 있고, 도전체 구조는 유전체 구조에 대응되는 유전체 사이에 적층되거나 내장된 하나 이상의 도전체를 포함할 수 있다. 도전체 구조는 도전성 비아에 의해 서브스트레이트를 내부적으로 관통하여 서로 전기적으로 연결된 내부 단자 및 외부 단자와 같은 서브스트레이트 단자를 포함할 수 있다.
일부 예에서, 유전체 구조는 하나 이상의 유전체, 유전체 재료, 유전체층, 패시베이션층, 절연층 또는 보호층을 포함하거나 지칭될 수 있다. 일부 예에서, 유전체 구조는 폴리머, 폴리이미드(PI), 벤조사이클로부텐(BCB), 폴리벤즈 옥사졸(PBO), 비스말레이미드 트리아진(BT), 몰딩 재료, 페놀 수지, 에폭시, 실리콘 또는 아크릴레이트 폴리머와 같은 전기적 절연 재료를 포함할 수 있다. 일부 예에서, 유전체 구조는 스핀 코팅, 스프레이 코팅, 프린팅, 산화, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), MOCVD(MetalOrganic Chemical Vapor Deposition), ALD(Atomic Layer Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), 또는 PECVD(Plasma-Enhanced Chemical Vapor Deposition)와 같은 다양한 공정에 의해 형성될 수 있다. 유전체 구조의 각각의 유전체 또는 층은 대략 1㎛ 내지 대략 20㎛의 두께 범위를 가질 수 있다.
일부 예에서, 도전체 구조는 하나 이상의 도전체, 도전체 재료, 도전체 패스, 도전층, 재배선층(RDL: redistribution layer), 배선층, 트레이스 패턴, 또는 회로 패턴을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 도전체 구조는 구리(Cu), 금(Au) 또는 은(Ag)과 같은 다양한 도전체 재료를 포함할 수 있다. 도전체 구조는 스퍼터링, 무전해 도금, 전해 도금, PVD, CVD, MODVD, ALD, LPCVD, 또는 PECVD와 같은 다양한 공정에 의해 형성될 수 있다. 도전체 구조의 각각의 도전체 또는 층은 대략 5㎛ 내지 대략 50㎛의 두께 범위를 가질 수 있다.
일부 예에서, 서브스트레이트는 다층 인쇄 회로 기판(multi-layed PCB), 사전 제작(pre-formed) 기판, 재배선층(RDL) 기판, 인터포저, 리드프레임, 또는 마이크로 리드프레임을 포함할 수 있다. 일부 예에서, 서브스트레이트의 두께는 대략 90㎛ 내지 대략 110㎛의 범위를 가질 수 있다.
일부 예에서, 내부 단자는 패드, 본드 패드, 회로 패턴, 배선층 또는 금속층을 포함하거나 지칭될 수 있다. 내부 단자는, 예를 들면, 알루미늄, 구리, 알루미늄 합금 또는 구리 합금 등과 같은 전기적 도전 재료를 포함할 수 있다. 예를 들어, 내부 단자는 전해 도금 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 내부 단자는 서브스트레이트의 제1면(상면)에 형성되어, 서브스트레이트의 상부로 노출될 수 있다. 일부 예에서, 내부 단자는 서브스트레이트의 전기적 신호들을 반도체 다이에 제공하거나 반도체 다이의 전기적 신호들을 서브스트레이트에 제공하기 위한 전기적인 컨택으로서 제공될 수 있다.
일부 예에서, 외부 단자는 패드, 회로 패턴, 배선층 또는 금속층으로 지칭될 수 있다. 외부 단자는, 예를 들면, 금속 재료, 알루미늄, 구리, 알루미늄 합금 또는 구리 합금 등과 같은 전기적 도전 재료를 포함할 수 있다. 예를 들어, 외부 단자은 전해 도금 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 외부 단자는 서브스트레이트의 제2면(하면)에 형성되어, 서브스트레이트의 하부로 노출될 수 있다. 일부 예에서, 외부 단자는 서브스트레이트의 전기적 신호들을 외부 전자 소자들에 제공하거나, 외부 전자 소자들의 전기적 신호들을 서브스트레이트에 제공하기 위한 전기적인 컨택으로서 제공될 수 있다.
일부 예에서, 서브스트레이트는 재배선층("RDL") 기판일 수 있다. RDL 기판은 하나 이상의 전도성 재배선층과 하나 이상의 유전체층을 포함할 수 있다. 하나 이상의 전도성 재배선층과 하나 이상의 유전체층은 (a) RDL 기판이 전기적으로 결합되는 전자 디바이스 위에 층별로 형성될 수 있거나, (b) 전자 디바이스와 RDL 기판이 함께 결합된 후에 전체적으로 또는 적어도 부분적으로 제거될 수 있는 캐리어 위에 층별로 형성될 수 있다. RDL 기판은 웨이퍼-레벨 공정에서 원형 웨이퍼 상의 웨이퍼-레벨 기판으로서 또는 패널-레벨 공정에서 직사각형 또는 정사각형 패널 캐리어 상의 패널-레벨 기판으로서 층별로 제조될 수 있다. RDL 기판은 하나 이상의 유전층과 번갈아 적층된 하나 이상의 도전층을 포함할 수 있는 부가적인 빌드-업 공정으로 형성될 수 있으며, 하나 이상의 도전층은 (a) 전자 디바이스의 풋프린트 밖의 팬-아웃 전기 트레이스 또는 (b) 전자 디바이스의 풋프린트 내의 팬-인 전기 트레이스를 전체적으로 구성하는 각각의 전도성 재배선 패턴 또는 트레이스로 정의된다. 전도성 패턴은 예를 들어, 전해 도금 공정 또는 무전해 도금 공정과 같은 도금 공정을 사용하여 형성될 수 있다. 전도성 패턴은 예를 들어, 구리 또는 다른 도금 가능한 금속과 같이 전기적 전도성 재료를 포함할 수 있다. 전도성 패턴의 위치는 예를 들어, 포토리소그래픽 마스크를 형성하기 위한 포토레지스트 재료 및 포토리소그래피 공정과 같은 포토 패터닝 공정을 사용하여 만들 수 있다. RDL 기판의 유전층은 포토-패터닝 공정으로 패턴화될 수 있으며, 이는 유전층 내의 비아와 같은 원하는 형상의 포토-패턴에 빛이 노출되는 포토리소그래픽 마스크를 포함할 수 있다. 유전층은 예를 들어, 폴리이미드(PI), 벤조사이클로부텐(BCB) 또는 폴리벤조옥사졸(PBO)과 같은 광-한정(photo-definable) 유기 유전체 재료로 만들 수 있다. 이러한 유전체 재료는 미리 형성된 필름으로 부착되기보다는 액체 형태로 방사되거나 그렇지 않으면 코팅될 수 있다. 원하는 광-한정(photo-defined) 형상의 적절한 형성을 허용하기 위해, 이러한 광-한정(photo-definable) 유전체 재료는 구조적 보강제를 생략할 수 있거나, 포토-패터닝 공정으로부터 빛을 방해할 수 있는 가닥, 짜임 또는 다른 입자가 없는, 필러-프리일 수 있다. 일부 예에서, 필러-프리 유전체 재료의 이러한 필러-프리 특징은 생성된 유전층의 두께의 감소를 허용할 수 있다. 비록, 상술한 광-한정(photo-definable) 유전체 재료는 유기 재료일 수 있으나, 다른 예에서 RDL 기판의 유전체 재료는 하나 이상의 무기 유전층을 포함할 수 있다. 무기 유전층의 일부 예는 실리콘 질화물(Si3N4), 실리콘 산화물(SiO2) 또는 SiON을 포함할 수 있다. 무기 유전층은 광-한정(photo-defined) 유기 유전체 물질을 사용하는 대신 산화 또는 질화 공정을 사용하여 무기 유전층을 성장시킴으로써 형성될 수 있다. 이러한 무기 유전층은 가닥, 짜임 또는 다른 유사하지 않는 무기 입자가 없는, 필러-프리일 수 있다. 일부 예에서, RDL 기판은 예를 들어, 비스말레이드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구적인 코어 구조 또는 캐리어를 생략할 수 있고, 이러한 타입의 RDL 기판은 코어리스 기판으로 지칭될 수 있다. 본 발명에서 다른 기판들은 또한 RDL 기판을 포함할 수 있다.
일부 예에서, 서브스트레이트는 사전 제작(pre-formed) 기판일 수 있다. 사전 제작(pre-formed) 기판은 전자 디바이스에 부착되기 전에 제조될 수 있고, 각각의 도전층 사이에 유전층을 포함할 수 있다. 도전층은 구리를 포함할 수 있고, 도금 공정을 사용하여 형성될 수 있다. 유전층은 액체이기 보다는 미리 형성된 필름으로 부착될 수 있는 비교적 두껍고 비광-한정(non-photo-definable) 층일 수 있고, 강성 또는 구조적 지지를 위해 가닥, 짜임 또는 다른 무기 입자와 같은 필러를 갖는 수지를 포함할 수 있다. 유전층은 비광-한정(non-photodefinable)이기 때문에, 비아 또는 개구부와 같은 형상이 드릴 또는 레이저를 사용하여 형성될 수 있다. 일부 예에서, 유전층은 프리프레그 재료 또는 ABF(Ajinomoto Buildup Film)를 포함할 수 있다. 사전 제작(preformed) 기판은 예를 들어, 비스말레이드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구적인 코어구조 또는 캐리어를 포함할 수 있고, 유전층 및 도전층은 영구적인 코어 구조 상에 형성될 수 있다. 다른 예에서, 사전 제작(pre-formed) 기판은 영구적인 코어 구조를 생략하는 코어리스 기판일 수 있고, 유전층 및 도전층은 유전층 및 도전층이 형성된 후와 전자 디바이스가 부착되기 전에 제거되는 희생 캐리어 상에 형성될 수 있다. 사전 제작(pre-formed) 기판은 인쇄 회로 기판(PCB) 또는 라미네이트 기판으로 지칭될 수 있다. 이러한 사전 제작(pre-formed) 기판은 반-가산(semi-additive) 또는 변형-반-가산(modified-semi-additive) 공정을 통해 형성될 수 있다. 본 발명에서 다른 기판들은 또한 사전 제작(pre-formed) 기판을 포함할 수 있다.
범프 제공 단계(S2)에서, 서브스트레이트(1)의 내부 단자 상에 범프(2)가 제공될 수 있다.
일부 예들에서, 범프는 서브스트레이트의 내부 단자 상에 와이어 본딩 장비에 의해 제공되는 와이어 범프를 포함할 수 있다. 와이어 범프는 스터드 범프를 포함하거나 이로 지칭될 수도 있다. 스터드 범프는 범프 영역과 테일 영역을 포함할 수 있다. 범프 영역은 볼 본딩 영역을 포함하거나 이로 지칭될 수 있다. 범프 영역 및 테일 영역은 각각 소정 두께(또는 높이) 및 폭을 가지며, 범프 영역의 폭이 테일 영역의 폭보다 클 수 있다. 범프 영역은 와이어 본딩 장비의 캐필러리 팁에 의해 대략 둥근 형태로 서브스트레이트의 내부 단자 상에 본딩될 수 있다. 일부 예들에서, 범프 영역은 직경이 대략 50㎛ 내지 200㎛, 두께는 대략 20㎛ 내지 대략 60㎛일 수 있다. 테일 영역은 업라이트 포지션(upright position)에 있을 수 있다. 일부 예들에서, 테일 영역의 높이는 대략 15㎛ 내지 대략 30㎛일 수 있다. 다른 일부 예들에서, 테일 영역의 높이는 대략 30㎛ 내지 대략 100㎛ 일 수 있다. 또 다른 일부 예들에서, 테일 영역의 높이는 그래버티 틸트(gravity tilt)[즉, 테일 영역의 직경에 따라 높이가 변경되는 중력의 당기는 힘에 대하여 테일이 더이상 자신을 지지할 수 없는 포인트]를 위한 길이에 근접하는 상한을 가진 약 100㎛보다 더 클 수도 있다. 스터드 범프의 전체적 두께(또는 높이)는 일부 예들에서 대략 200㎛보다 더 크거나 대략 300㎛보다 더 클 수 있다. 알루미늄, 은, 백금, 팔라듐, 주석 등의 다른 도전성 물질이 스터드 범프로 사용될 수 있으며, 일부 예들에서, 구리 또는 금으로 형성될 수 있다.
일부 예들에서, 와이어는 스풀로부터 풀리를 통해 통과할 수 있고, 또한 노칭기가 스풀과 풀리 사이에 배치되고, 스풀로부터 풀리로 와이어가 통과함에 따라 실시간으로 와이어가 노칭될 수 있다. 풀리는 노칭된 와이어를 테이크업(take up)하고, 이것을 캐필러리에 공급한다. 캐필러리는 서브스트레이트의 내부 단자 상에 와이어를 배치하고, 열, 압력, 초음파 진동, 열 압착 중 적어도 하나를 사용하여 예컨대 내부 단자 상에 와이어를 본딩한다.
당업자가 인식하는 바와 같이, 노칭된 와이어는 노칭기에서 노칭되지 않은 영역에 비해 약하다. 따라서, 와이어는 클램핑 및 리프트 업(lift up)되고, 와이어는 노칭 영역에서 브레이킹(breaking)된다. 노칭된 영역 사이의 거리를 제어함으로써(상기한 바와 같이), 결과로서 얻어진 와이어 범프 또는 스터드 범프의 테일 영역의 높이를 제어할 수 있다. 이것은 결과적으로 스터드 범프의 전체 높이에 걸쳐서 정밀한 제어를 가능하게 한다. 테일 영역은 이후에 업라이트(upright)될 수 있다
일부 예들에서, 와이어는 캐필러리를 통과할 때 및 캐필러리에 공급되기 전에 노칭되지 않을 수 있다. 즉, 노칭되지 않은 와이어가 캐필러리에 공급되어, 서브스트레이트의 내부 단자 상에 본딩된다. 스터드 범프의 형성 이후에, 와이어는 클램프(clamp)에 의해 크림핑(crimping)되거나 노칭된다. 클램프는 와이어를 절단하지 않고 크림핑하거나 노칭하기 위해 그 클램프 암(clamp arm) 사이에서 와이어를 핀칭(pinching)한다. 다시 설명하면, 클램프가 와이어를 노칭 및 절단한다. 구체적으로, 캐필러리는 와이어를 상방으로 이동, 스트레칭, 및 스트레이닝(straining)하기 시작한다. 그러면, 와이어는 와이어가 클램프에 의해 노칭되는 포인트에서 브레이킹(breaking)될 것이다. 결과로서 얻어진 스터드 범프의 높이는 크림핑 공정 중에 클램프를 적절하게 배치함으로써 정밀하게 제어될 수 있다는 것을 당업자는 인식할 것이다.
또 다른 예에서, 스터드 범프를 형성하기 위해 가열기가 와이어 내에 위크 스팟(weak spot)을 형성하는데 사용될 수 있다. 또한, 일부 예에서는 상술한 노칭 기술이 함께 사용될 수 있다. 가열기는 와이어 내에 위크 포인트를 형성하기에 바람직한 포인트(상기 예에서 형성된 노치와 유사함)에서 와이어에 가장 가까이에 있게 되거나 와이어와 접촉한다. 가열기는 저항성 가열 장치, 유도성 가열 장치, 고밀도 RF(highly concentrating RF) 또는 스파크(spark) 등의 다른 에너지를 방출시키는 장치를 포함할 수 있다. 일부 예들에서, 가열기는, 와이어가 가열되어 부드러워지게 하기 위해 와이어의 팁을 융해(melting)시키는 전압 형태(voltage form)보다 낮을 수 있는 고전압이 적용될 수 있다.
일부 예들에서, 가열기는 매우 국부적인 영역(highly localized region) 내의 와이어를 가열하고 이에 따라 와이어의 일부가 부드러워지고, 약해지고, 가능하다면 약간 변형되지만 완전히 융해시키거나 절단될 필요는 없다. 캐필러리가 상방으로 이동함에 따라 와이어는 가열기에 의해 약해진 스팟(spot)에서 분리된다. 일부 예들에서, 가열기가 전체 공정 중에 와이어에 가장 가까이에 남겨지거나 와이어와 접촉할 수 있으나, 서브스트레이트의 내부 단자로부터 캐필러리가 이동하기 전에 가열기는 와이어로부터 분리될 수 있다.
여기에 설명된 스터드 범프의 형성 방법 외에도 다양한 방법이 존재하며, 이러한 모든 방법이 본 발명에 채택될 수 있다는 점을 당업자라면 이해할 섯이다.
언더필 제공 단계(S3)에서, 서브스트레이트의 범프를 포함하는 영역에 미리 언더필이 제공될 수 있다. 일부 예들에서, 언더필은 액상의 언더필 또는 필름상의 언더필을 포함할 수 있다. 액상의 언더필일 경우, 디스펜서를 통해 서브스트레이트의 범프 상에 도포되어, 범프를 덮을 수 있다. 필름 상의 언더필일 경우 어태치 장비를 통해 서브스트레이트의 범프 상에 필름 상태로 접착되거나, 또는 반도체 다이의 다이 패드 상에 부착된 채로 공급될 수도 있다.
일부 예들에서, 언더필은 에폭시 수지, 경화제, 경화 촉진재, 산화제, 첨가제 및 무기 충진재를 포함할 수 있다. 에폭시 수지, 경화제, 경화 촉진재 및 첨가제의 함량이나 이들의 물리 화학적 특징에 따라 액상 또는 필름 상이 될 수 있다. 무기 충진재는 실리카, 알루미나, 나이트라이드, 실리콘 카바이드, 보론 나이트라이드 등을 포함할 수 있으며, 언더필의 전체 중량 대비 대략 20wt% 내지 90wt%를 포함할 수 있다. 무기 충진재의 평균 입도는 대략 10nm 내지 대략 50㎛일 수 있다. 일부 예들에서, 무기 충진재의 평균 입도는 반도체 다이와 서브스트레이트 사이의 갭(또는 범프의 두께)이 작아질수록 함께 작아질 수 있다.
언더필은 결국 반도체 다이와 서브스트레이트의 사이의 갭을 채울 수 있는데, 언더필은 비유동성 언더필, 비전도성 페이스트라고도 하는 비유동성 언더필, MUF(몰딩된 언더필) 또는 비전도성 필름을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 반도체 다이가 서브스트레이트에 전기적으로 접속된 이후, 언더필(예를 들어, 캐필러리 언더필)이 반도체 다이와 서브스트레이트 사이의 갭 내로 주입될 수 있다. 일부 예에서, 서브스트레이트 상에 도포된 후, 반도체 다이가 언더필(예를 들어, 저흐름성 (no-flow) 언더필)을 가압할 수 있다. 일부 예에서, 반도체 다이의 다이 패드 상에 도포된 후, 언더필은 반도체 다이에 의하여 가압되는 동안 서브스트레이트 상에 부착될 수 있다. 일부 예에서, 언더필(예를 들어, 몰딩된 언더필)은 반도체 다이와 서브스트레이트 사이의 갭을 채울 수 있고 반도체 다이를 덮을 수도 있다. 일부 예에서, 언더필(예를 들어, 비전도성 필름(NCF))이 필름 형태로 서브스트레이트의 내부 단자 상에 위치된 후 반도체 다이에 의해 가압되고, 이어서 솔더 리플로우 공정 및 언더필 경화 공정이 동시에 수행될 수 있다.
전술한 바와 같이, 반도체 다이와 서브스트레이트 사이에 충진되는 언더필은 범프를 덮을 수 있고, 반도체 다이와 서브스트레이트는 서로 기계적으로 결합될 수 있다. 언더필은 반도체 다이(예: 2-4 ppm/℃) 및 서브스트레이트 (예: 20-30 ppm/℃) 간의 열팽창 계수(CTE)의 차이로 인한 응력 및 변형을 재분배할 수 있고, 수분 침투를 방지할 수 있고, 물리적 또는 화학적 충격이 반도체 다이에 전달되는 것을 방지할 수 있으며, 반도체 다이에서 발생하는 열을 외부로 빠르게 전달할 수 있다. 언더필은 일부 예에서 선택적일 수 있다(즉, 생략 가능).
다이 어태치 단계(S4)에서, 반도체 다이(4)가 언더필(3)을 가압하면서 반도체 다이(4)의 다이 패드가 서브스트레이트(1)에 미리 형성된 범프(2)에 전기적으로 접속될 수 있다.
일부 예들에서, 다이 어태치는 초음파를 이용한 열압착 장비 또는 초음파를 이용한 압착 장비로 반도체 다이를 서브스트레이트쪽으로 가압하여, 반도체 다이의 다이 패드가 서브스트레이트에 미리 형성된 범프에 전기적 및 기계적으로 접속되도록 할 수 있다.
일부 예들에서, 픽앤플레이스 장비를 이용하여 반도체 다이를 픽업하고, 이어서 반도체 다이의 다이 패드 위치와 서브스트레이트의 범프 위치를 정렬한 후 반도체 다이를 그대로 수직 낙하하여 서브스트레이트쪽으로 가압한다. 이때, 미리 도포된 언더필 역시 반도체 다이에 의해 가압된다. 픽앤플레이스 장비가 반도체 다이로부터 분리되면, 반도체 다이는 언더필에 의해 임시로 서브스트레이트에 접착된 상태를 유지한다. 물론, 반도체 다이의 본드 패드가 서브스트레이트의 내부 단자에 접촉되어 있는 상태이나, 아직 완전하게 영구적으로 본드 패드와 내부 단자가 전기적으로/기계적으로 결합된 상태는 아니다.
일부 예들에서, 초음파 (열)압착 장비가 반도체 다이의 상면에 접촉한다. 일부 예들에서, 장비가 초음파를 반도체 다이에 전달하면서 반도체 다이를 압착한다. 그러면, 반도체 다이의 본드 패드에 서브스트레이트에 미리 형성된 범프가 마찰되면서 결국 상호간 전기적/기계적으로 결합된다. 일부 예들에서, 열이 추가적으로 제공되어 본드 패드와 범프 사이의 접속이 더욱 잘 수행될 수 있다. 추가적으로 제공되는 열에 의해 언더필의 경화 공정도 함께 수행될 수 있다.
경화 공정(S5)에서, 언더필이 경화될 수 있다. 일부 예들에서, 반도체 디바이스는 오븐에 투입되어 경화될 수 있다. 일부 예들에서, 언더필은 오븐 내에서 제공되는 대략 140℃ 내지 대략 170℃의 온도 조건 하에서, 대략 0.5시간 내지 대략 6시간동안 경화될 수 있고, 바람직하기로, 대략 1시간 내지 대략 2시간 내에 경화될 수 있다. 이와 같이 하여, 언더필은 반도체 다이와 서브스트레이트 사이에 개재되어 범프를 감쌀뿐만 아니라 반도체 다이와 서브스트레이트를 상호간 기계적으로 결합시키고 또한 서로 다른 열팽창 계수를 갖는 반도체 다이와 서브스트레이트 사이에 발생하는 응력 및 변형력을 흡수하여 제거할 수 있다.
이와 같이 하여, 본 발명은 기존 방식과 다른 새로운 플립 칩 다이 본딩 방법을 제공한다. 일례로, 기존 플립 칩 다이 본딩 방법의 경우, 칩에 복잡한 범핑 공정을 통해 솔더, 금(Au), 구리 필라 등을 사용한 범프를 형성한 후 서브스트레이트에 플립하여 칩을 본딩하는 방식과 다르게, 본 발명에서는 칩에 범프를 형성하지 않고 대신 서브스트레이트에 범프를 형성한 후, 일반 알루미늄(Al), 금(Au), 구리(Cu) 등의 본드 패드를 가진 칩을 플립하여 접합한다.
또한, 본 발명은 칩에 범프를 제공하는 복잡한 포토/식각/플레이팅 공정을 제거하여 제조 비용을 절감하고, 플립 칩 전용 디바이스가 아닌 일반 칩으로 플립 칩 패키지(플립 칩용 패키지, 와이어 본딩용 패키지)를 구현할 수 있도록 한다.
또한, 본 발명은 전형적인 플립 칩 제조 공정(UBM 형성 후 범프 접합)을 진행 후 플립 칩용 패키지만 제작이 가능한 칩을 일반 와이어 본딩용 칩을 제작 후 플립 칩용으로 제작하지 않아도, 필요에 따라 와이어 본딩용 또는 플립 칩용 패키지를 자유롭게 구현할 수 있도록 한다.
이상에서 설명한 것은 본 발명에 따른 예시적 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
1; 서브스트레이트
2; 범프
3; 언더필
4; 반도체 다이

Claims (7)

  1. 서브스트레이트를 제공하는 서브스트레이트 제공 단계;
    상기 서브스트레이트의 도전 패턴 상에 범프를 제공하는 범프 제공 단계;
    상기 서브스트레이트의 범프를 포함하는 영역에 언더필을 제공하는 언더필 제공 단계;
    반도체 다이가 상기 언더필을 가압하면서 반도체 다이의 다이 패드가 상기 서브스트레이트의 범프에 전기적으로 접속되도록 하는 다이 어태치 단계; 및
    상기 언더필을 경화하는 경화 단계를 포함하는, 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 범프 제공 단계는 상기 서브스트레이트의 도전 패턴 상에 와이어 본딩 장비를 이용하여 와이어 범프를 제공함을 포함하는, 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 와이어 범프는 상기 도선 패턴 상에 부착된 볼 본딩 영역과, 상기 볼 본딩 영역으로부터 돌출된 테일 영역을 포함하는, 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 범프는 금(Au), 구리(Cu) 또는 솔더 와이어를 포함하는, 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 언더필 제공 단계는 액상의 언더필을 제공하거나 또는 필름상의 언더필을 제공함을 포함하는, 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 다이 어태치 단계는 초음파를 이용한 열압착 장비 또는 초음파를 이용한 압착 장비로 상기 반도체 다이를 상기 서브스트레이트쪽으로 가압하여, 상기 반도체 다이의 다이 패드가 상기 서브스트레이트의 범프에 전기적 및 기구적으로 접속되도록 함을 포함하는, 반도체 디바이스의 제조 방법.
  7. 제 1 항 내지 제 6 항중 어느 한항에 기재된 방법으로 제조된 반도체 디바이스.

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