KR20240037857A

KR20240037857A - Ate 시스템에서 처리량을 증가시키는 메모리 큐 동작

Info

Publication number: KR20240037857A
Application number: KR1020230122165A
Authority: KR
Inventors: 라 푸엔테 에드먼도 드; 스르단 말리식
Original assignee: 주식회사 아도반테스토
Priority date: 2022-09-15
Filing date: 2023-09-14
Publication date: 2024-03-22

Abstract

테스터 시스템은, 복수의 테스트 대상 장치(DUT)의 테스트를 조정하고 제어하기 위한 테스트 컴퓨터 시스템과, 테스트 컴퓨터 시스템에 연결되고 테스트 컴퓨터 시스템에 의해 제어되는 하드웨어 인터페이스 보드를 포함한다. 하드웨어 인터페이스 보드는 복수의 DUT에 테스트 입력 신호를 인가하도록 동작 가능하고 복수의 DUT로부터 테스트 출력 신호를 수신하도록 동작 가능하며, 하드웨어 인터페이스 보드는 DUT에 인가할 테스트 패턴 데이터에 액세스하도록 동작가능한 프로세서를 포함한다. 테스터 시스템은 또한 프로세서에 연결되고 복수의 버퍼를 포함하는 메모리 - 복수의 버퍼는 버퍼 프론트 엔드 및 버퍼 백 엔드를 포함하는 선입선출(FIFO) 메모리 큐로 구성되고, 복수의 버퍼는 버퍼 프론트 엔드에서 프로세서로부터 테스트 패턴 데이터를 수신하도록 동작가능함 - 와, 메모리에 연결되고 버퍼 백 엔드로부터 데이터를 읽고 DUT에 테스트 패턴 데이터를 공급하도록 동작가능한 직접 메모리 액세스(DMA) 엔진과, 복수의 버퍼 내에서 버퍼 시퀀스를 유지하고 복수의 버퍼에 관한 공백 및 점유 정보를 유지하기 위한 버퍼 테이블과, DMA 엔진에 연결되고 테스트 패턴 데이터를 수신하고 복수의 DUT로 테스트 입력 신호를 구동하도록 동작가능한 드라이버 하드웨어를 포함한다.

Description

ATE 시스템에서 처리량을 증가시키는 메모리 큐 동작{MEMORY QUEUE OPERATIONS TO INCREASE THROUGHPUT IN AN ATE SYSTEM}

관련 출원

본 출원은 De La Puente 등의 2022년 9월 15일에 출원된 미국 가특허 출원 63/407,099(대리인 문서번호 ATSY-0111-00.00US)에 대한 우선권 및 이익을 주장한다. 본 출원은 De La Puente 등의 2023년 1월 23일에 출원된 미국 가특허 출원 63/440,610(대리인 문서번호 ATSY-0111-01.01US)에 대한 우선권 및 이익을 주장한다. 본 출원은 2013년 2월 21일에 출원된 미국 특허 출원 번호 13/773,569(현재 미국 특허 10,162,007)와 관련되어 있다. 본 출원은 또한 2018년 3월 7일에 출원된 미국 특허 출원 번호 15/914,553(현재 미국 특허 11,009,550)과 관련되어 있다. 또한, 본 출원은 2018년 5월 17일에 출원된 미국 특허 출원 번호 15/982,910(현재 미국 특허 10,288,681)과 관련되어 있다. 본 출원은 또한 2020년 12월 28일에 출원된 미국 특허 출원 번호 17/135,731 및 17/135,790과 관련되어 있다. 이러한 모든 출원은 그 전체 내용이 본 명세서에 참조로 포함된다.

기술 분야

본 발명의 실시예는 전자제품의 제조 및 테스트 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시예는 자동화된 테스트 장비(ATE) 시스템에서 처리량을 증가시키기 위한 메모리 큐 동작 시스템 및 방법에 관한 것이다.

자동화 테스트 장비(ATE)는 반도체 장치 또는 전자 어셈블리에 대한 테스트를 수행하는 임의의 테스트 어셈블리일 수 있다. ATE 어셈블리는 신속하게 측정을 수행하고 분석할 수 있는 테스트 결과를 생성하는 자동화된 테스트를 실행하는 데 사용될 수 있다. ATE 어셈블리는 시스템 온 칩(SOC) 테스트, 집적 회로 테스트, 네트워크 인터페이스 및/또는 솔리드 스테이트 드라이브(SSD)와 같은 전자 부품을 자동으로 테스트하는 것 및/또는 반도체 웨이퍼 테스트를 할 수 있는 맞춤형 전용 컴퓨터 제어 시스템과 다양한 테스트 장비를 포함할 수 있는 복잡한 자동 테스트 어셈블리를 포함할 수 있다. ATE 시스템은 장치 테스트에 소요되는 시간을 줄여 장치가 설계된 대로 작동하는지 확인하고 장치가 소비자에게 도달하기 전에 해당 장치 내에 결함이 있는 컴포넌트가 있는지 판단하는 진단 도구 역할을 한다.

테스트 대상 장치(Devices Under Test, DUT)의 테스트는 일반적으로 일련의 테스트 패턴 또는 "벡터"를 전송하여 장치를 자극하고 장치의 응답을 수집하는 것을 포함한다. 네트워크 인터페이스, 범용 직렬 버스(USB) 어댑터 및/또는 SSD와 같은 복잡한 어셈블리의 경우 이러한 테스트 패턴은 섹터 주소 및 "데이터"를 "읽기" 또는 "쓰기"하는 것과 같은 하이 레벨 명령어의 형태를 취할 수 있다. 기존에는 알고리즘 패턴 생성기(Algorithmic Pattern Generator, APG)와 하드웨어 가속기를 사용하여 하드웨어에서 장치를 테스트하는 데 사용되는 패턴과 워크로드를 생성해 왔다. 예를 들어, 하드웨어 기반 APG는 데이터 패턴을 생성하고, 특정 주소 또는 주소 범위에 데이터를 쓰라는 명령을 예컨대 SSD 등으로 송신하고, 그 데이터를 다시 읽는다. APG는 일반적으로 트랜잭션에 대한 성능 데이터를 수집하고, 기록된 데이터를 수신된 데이터와 비교하여 오류를 감지한다. 이를 통해 테스트 시스템은 테스터가 병목 현상을 일으키지 않는 DUT의 최대 속도로 데이터를 생성할 수 있었다.

또한, 종래 기술에서는 많은 DUT가 SAS(Serial Attached SCSI), SATA(Serial AT Attachment), SPI(Serial Peripheral Interface), 내부 집적 회로(Inter-Integrated Circuit, I2C), 범용 직렬 버스(USB)등과 같은 표준 "주변 장치" 인터페이스 상에서 작동한다. 이러한 인터페이스에는 일반적으로 PCIe(Peripheral Component Interconnect Express)와 같은 보다 일반적인 용도의 "메인" 또는 "프로세서" 버스로부터의 변환 전자 장치가 필요하다.

이들 설계는 시장 출시 시간을 단축하고 설계 유연성을 달성하기 위해 일반적으로 FPGA(Field-Programmable Gate Array)에서 구현되었다.

성능이 향상됨에 따라 점점 더 많은 컴퓨터 주변 장치가 특수 버스 인터페이스를 버리고 "메인" 버스 인터페이스(예컨대, PCIe)를 채택하고 있다. 예를 들어, 고성능 SSD는 SATA(Serial AT Attachment) 인터페이스에서 "M.2" PCIe 인터페이스로 마이그레이션되고 있다. 기존 기술 테스터에 사용되는 FPGA는 이러한 새로운 장치를 테스트하는 데 필요한 증가된 데이터 속도를 따라잡을 수 없으며, FPGA는 PCIe "5세대" 및/또는 PCIe CXL과 같은 메인 버스 프로토콜을 구현하는 데 더욱 어려움을 겪는다.

최신 ATE 시스템은 DUT를 테스트하기 위한 패턴, 명령어 및/또는 작업 부하를 생성하기 위해 위에서 설명한 FPGA 대신 고성능 프로세서(들)를 사용할 수 있다. 이러한 고성능 프로세서는 "서버", "워크스테이션", "HCC(High Core Count)" 및/또는 "엔터프라이즈" 프로세서로 알려지거나 지칭될 수 있다. 이러한 프로세서의 한 가지 예로는 Intel® Xeon® "Sapphire Rapids" 프로세서 제품군이 있다. 이러한 고성능 프로세서는 일반적으로 여러 개의 고급 테스트 대상 장치(DUT)를 테스트하는 데 필요한 데이터 생성 및 데이터 전송 속도를 달성하는 데 필요하다.

본 발명에 따른 실시예는 테스터 시스템에서 CPU에 의해 자동으로 생성된 테스트 패턴의 DUT에 대한 처리량을 증가시키는 데 사용되는 메모리 블록 큐 메커니즘에 관한 것이다. 본 발명은 쓰기 데이터를 버퍼링하여 데이터가 최고 속도로 DUT에 인가될 수 있도록 한다. 이 방법은 메모리를 블록 큐로서 구성하여 새로운 테스트 패턴을 동시에 생성하고 테스터에서 이러한 패턴을 사용한다. CPU는 실시간으로 데이터를 생성하고 메모리에 큐잉된다. 본 발명은 고속 패턴 생성을 위해 CPU를 사용할 수 있게 한다.

종래의 DMA 기법 및 DMA 관련 하드웨어는 일반적으로 CPU 기반 자동하된 테스트 패턴 생성(ATPG)과 함께 사용될 수 없는데, 그 이유는 DMA를 사용하기 위해서는 테스트 데이터가 DMA 전송을 위해 메모리에서 선험적으로 사용 가능하다는 것을 전제로 하기 때문이다. 그러나, CPU 기반 ATPG를 사용하면 데이터가 실시간으로 생성되므로 DMA에 사용할 수 없다. 본 발명은 메모리 대역폭에 도움이 된다. 메모리 큐잉 방식도 실시간으로 수정될 수 있다.

따라서, ATE 시스템에서 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 시스템 및 방법이 필요하다. 또한, 테스트 및 테스트 셋업에 대한 소프트웨어 기반 변경을 가능하게 하는, ATE 시스템에서 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 시스템 및 방법이 추가로 필요하다. 전자 장치를 테스트하는 기존 시스템 및 방법과 호환되고 상호 보완적인 ATE 시스템에서 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 시스템 및 방법이 더 필요하다.

일 실시예에서, 메모리 대역폭을 더 개방하는 데 고대역폭 메모리(HBM) 기법이 사용될 수 있다.

본 발명의 일 실시예에 따르면, 테스터 시스템은, 복수의 테스트 대상 장치(DUT)의 테스트를 조정하고 제어하기 위한 테스트 컴퓨터 시스템과, 테스트 컴퓨터 시스템에 연결되고 테스트 컴퓨터 시스템에 의해 제어되는 하드웨어 인터페이스 보드를 포함한다. 하드웨어 인터페이스 보드는 복수의 DUT에 테스트 입력 신호를 인가하도록 동작 가능하고 복수의 DUT로부터 테스트 출력 신호를 수신하도록 동작 가능하며, 하드웨어 인터페이스 보드는 DUT에 인가할 테스트 패턴 데이터에 액세스하도록 동작가능한 프로세서를 포함한다. 테스터 시스템은 또한 프로세서에 연결되고 복수의 버퍼를 포함하는 메모리 - 복수의 버퍼는 버퍼 프론트 엔드 및 버퍼 백 엔드를 포함하는 선입선출(FIFO) 메모리 큐로 구성되고, 복수의 버퍼는 버퍼 프론트 엔드에서 프로세서로부터 테스트 패턴 데이터를 수신하도록 동작가능함 - 와, 메모리에 연결되고 버퍼 백 엔드로부터 데이터를 읽고 DUT에 테스트 패턴 데이터를 공급하도록 동작가능한 직접 메모리 액세스(DMA) 엔진과, 복수의 버퍼 내에서 버퍼 시퀀스를 유지하고 복수의 버퍼에 관한 공백 및 점유 정보를 유지하기 위한 버퍼 테이블과, DMA 엔진에 연결되고 테스트 패턴 데이터를 수신하고 복수의 DUT로 테스트 입력 신호를 구동하도록 동작가능한 드라이버 하드웨어를 포함한다.

실시예는 위의 내용을 포함하고 프로세서는 HCC(High Core Count) 프로세서를 포함하는 것을 더 포함한다.

실시예는 위의 내용을 포함하고 복수의 버퍼 중 각각의 버퍼의 크기는 약 32 메가바이트인 것을 더 포함한다.

실시예는 위의 내용을 포함하고 복수의 버퍼의 크기는 약 16 기가바이트인 것을 더 포함한다.

실시예는 위의 내용을 포함하고 DMA 엔진은 FIFO 메모리 큐로부터 데이터를 제1 속도로 읽고, 프로세서는 FIFO 메모리 큐를 제2 속도로 채우며, 제1 속도는 제2 속도보다 빠른 것을 더 포함한다.

실시예는 위의 내용을 포함하고 HCC 프로세서는 PCIE 프로토콜을 지원하고, 하드웨어 인터페이스 보드는 PCIE를 사용하여 복수의 DUT와 통신하는 것을 더 포함한다.

실시예는 위의 내용을 포함하고 HCC 프로세서는 N개의 코어를 포함하고 N은 규정된 테스트 성능에 기초하여 확장가능한 것을 더 포함한다.

실시예는 위의 내용을 포함하고 테스트 패턴 데이터는 프로세서에 의해 알고리즘적으로 생성되는 것을 더 포함한다.

실시예는 위의 내용을 포함하고 프로세서는 FIFO 메모리 큐가 가득 차면 FIFO 메모리 큐를 채우는 것을 일시 정지하고, DMA 엔진은 FIFO 메모리 큐가 비어 있으면 FIFO 메모리 큐로부터 데이터를 읽는 것을 일시 정지하는 것을 더 포함한다.

본 발명의 다른 실시예에 따르면, 테스터 시스템은, 복수의 테스트 대상 장치(DUT)의 테스트를 조정하고 제어하기 위한 테스트 컴퓨터 시스템과, 테스트 컴퓨터 시스템에 연결되고 테스트 컴퓨터 시스템에 의해 제어되는 하드웨어 인터페이스 보드 - 하드웨어 인터페이스 보드는 복수의 DUT에 테스트 입력 신호를 인가하도록 동작 가능하고 복수의 DUT로부터 테스트 출력 신호를 수신하도록 동작 가능함 - 를 포함하되, 하드웨어 인터페이스 보드는, DUT에 인가할 테스트 패턴 데이터를 자동으로 생성하도록 동작가능한 마이크로프로세서와, 마이크로프로세서에 연결되고 복수의 버퍼를 포함하는 메모리 - 복수의 버퍼는 버퍼 프론트 엔드 및 버퍼 백 엔드를 포함하는 선입선출(FIFO) 메모리 큐로 구성되고, 복수의 버퍼는 버퍼 프론트 엔드에서 프로세서로부터 테스트 패턴 데이터를 제1 속도로 수신하도록 동작가능함 - 와, 메모리에 연결되고 버퍼 백 엔드로부터 데이터를 읽고 DUT에 테스트 패턴 데이터를 제2 속도로 공급하도록 동작가능한 직접 메모리 액세스(DMA) 엔진 - 상기 제2 속도는 상기 제1 속도보다 빠름 - 과, 복수의 버퍼 내에서 버퍼 시퀀스를 유지하고 복수의 버퍼에 관한 공백 및 점유 정보를 유지하며 버퍼 프론트 엔드 및 버퍼 백 엔드를 나타내는 포인터를 포함하는 버퍼 테이블과, DMA 엔진에 연결되고 테스트 패턴 데이터를 수신하고 복수의 DUT로 테스트 입력 신호를 구동하도록 동작가능한 드라이버 하드웨어를 포함한다.

실시예는 위의 내용을 포함하고 마이크로프로세서는 HCC(High Core Count) 프로세서를 포함하는 것을 더 포함한다.

실시예는 위의 내용을 포함하고 HCC 프로세서는 N개의 코어를 포함하고, N은 규정된 테스트 성능에 기초하여 확장가능한 것을 더 포함한다.

실시예는 위의 내용을 포함하고 테스트 패턴 데이터는 마이크로프로세서에 의해 알고리즘적으로 생성되는 복수의 테스트 벡터를 포함한다.

실시예는 위의 내용을 포함하고 마이크로프로세서는 FIFO 메모리 큐가 가득 차면 FIFO 메모리 큐를 채우는 것을 일시 정지하고, DMA 엔진은 FIFO 메모리 큐가 비어 있으면 FIFO 메모리 큐로부터 데이터를 읽는 것을 일시 정지하는 것을 더 포함한다.

본 발명의 방법 실시예에 따르면, 테스터 시스템으로 테스트 대상 장치(DUT)를 테스트하는 방법은, 마이크로프로세서를 사용하여 DUT에 인가할 복수의 테스트 패턴 벡터를 자동으로 생성하는 단계와, 마이크로프로세서에 의해 생성된 테스트 패턴 벡터로 제1 단부에서 선입선출(FIFO) 버퍼 요소를 채우는 단계 - FIFO 버퍼 요소의 복수의 버퍼는 데이터로 채워짐 - 와, 직접 메모리 액세스(DMA) 엔진을 사용하여 제2 단부에서 FIFO 버퍼 요소를 비우는 단계 - 비우는 것은 채우는 것보다 빠르게 수행됨 - 와, FIFO 버퍼 요소로부터 비워진 테스트 패턴 벡터를 DUT에 인가하여 테스트하는 단계와, FIFO 버퍼 요소가 가득 차면 테스트 패턴 벡터의 생성을 일시 정지하고 FIFO 버퍼 요소를 채우는 것을 일시 정지하는 단계와, FIFO 버퍼 요소가 비워지면 FIFO 버퍼 요소를 비우는 것을 일시 중지하는 단계를 포함한다.

실시예는 위의 내용을 포함하고 복수의 버퍼 중 각각의 버퍼의 크기는 약 32 메가바이트이고, FIFO 버퍼 요소의 크기는 약 16 기가바이트이다.

실시예는 위의 내용을 포함하고 FIFO 버퍼 요소의 버퍼 시퀀스를 나타내고, FIFO 버퍼 요소에 관한 버퍼 공백 정보를 나타내며, FIFO 버퍼 요소의 프론트 엔드 및 백 엔드를 정의하는 포인터를 나타내기 위한 버퍼 테이블을 유지하는 단계를 더 포함한다.

본 발명의 다른 실시예에 따르면, 컴퓨터 메모리를 위한 데이터 저장 및 검색 시스템은, 큐 구조에 따라 메모리를 구성하기 위한 컴퓨터 프로세서를 포함한다. 큐 구조는 복수의 버퍼를 포함하고, 각각의 버퍼는 태그 필드 및 데이터 필드를 포함한다. 복수의 버퍼 중 하나의 버퍼는 컴퓨터 프로세서에 의해 채워지도록 구성되고, 복수의 버퍼 중 다른 버퍼는 직접 메모리 액세스(DMA)에 의해 테스트 대상 장치(DUT)로 전송된다.

본 명세서에 포함되어 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 예시하고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 별도의 언급이 없는 한, 도면은 일정 비율로 그려지지 않을 수 있다.
도 1은 본 발명의 실시예에 따른 ATE 시스템에서의 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 예시적인 시스템의 예시적인 블록도를 도시한다.
도 2는 본 발명의 실시예에 따른 예시적인 메모리 큐를 도시한다.
도 3은 본 발명의 실시예에 따른 예시적인 데이터 흐름도를 도시한다.
도 4는 본 발명의 실시예에 따른 테스터 시스템으로 테스트 대상 장치(DUT)를 테스트하는 예시적인 방법을 도시한다.
도 5는 본 발명의 실시예를 위한 제어 시스템 및/또는 구현을 위한 플랫폼으로서 사용될 수 있는 예시적인 전자 시스템의 블록도를 도시한다.

이제 본 발명의 다양한 실시예를 상세히 참조할 것이며, 그 예는 첨부 도면에 도시되어 있다. 본 발명은 이들 실시예와 관련하여 기술될 것이지만, 본 발명이 이들 실시예로 제한되도록 의도되지는 않는다는 것이 이해된다. 반대로, 본 발명은 첨부된 청구범위에 의해 정의된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 균등물을 포괄하도록 의도된다. 또한, 본 발명의 다음의 상세한 설명에서, 본 발명의 철저한 이해를 제공하기 위해 다양한 특정 세부사항이 제시된다. 그러나, 본 발명이 이러한 특정 세부사항 없이도 실시될 수 있다는 것이 통상의 기술자에 의해 인식될 것이다. 다른 경우에, 잘 알려진 방법, 절차, 컴포넌트 및 회로는 본 발명의 측면을 불필요하게 모호하게 하지 않기 위해 자세히 설명되지 않았다.

다음의 상세한 설명(예를 들어, 방법(400))의 일부 부분은 컴퓨터 메모리에서 수행될 수 있는 데이터 비트에 대한 동작의 절차, 단계, 로직 블록, 프로세싱 및 기타 기호 표현의 관점에서 제시된다. 이러한 설명과 표현은 데이터 프로세싱 기술 분야의 통상의 기술자가 자신의 작업 내용을 그 기술 분야의 다른 통상의 기술자에게 가장 효과적으로 전달하기 위해 사용하는 수단이다. 절차, 컴퓨터 실행 단계, 로직 블록, 프로세스 등은 여기서 일반적으로 원하는 결과를 이끌어내는 일관된 단계 또는 명령의 시퀀스로 간주된다. 단계는 물리량의 물리적 조작이 필요한 단계이다. 반드시 필수적인 것은 아니지만, 일반적으로 이러한 양은 컴퓨터 시스템에서 저장, 전송, 결합, 비교 및 기타 조작이 가능한 전기 또는 자기 신호의 형태를 취한다. 주로 일반적인 사용으로 인해 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 숫자, 데이터 등으로 지칭하는 것이 편리하다고 입증되어 왔다.

그러나 이들 및 유사한 용어 모두는 적절한 물리적 양과 연관되는 것이며 단지 이러한 양에 적용되는 편리한 라벨일 뿐이라는 점을 염두에 두어야 한다. 다음 논의로부터 명백한 바와 같이 달리 구체적으로 언급되지 않는 한, 본 발명 전반에 걸쳐서 "인가" 또는 "제어" 또는 "생성" 또는 "테스트" 또는 "가열" 또는 "가져오는" 또는 "캡처" 또는 "저장" 또는 "읽기" 또는 "분석" 또는 "해결" 또는 "수락" 또는 "선택" 또는 "결정" 또는 "디스플레이" 또는 "제시" 또는 "컴퓨팅" 또는 "송신" 또는 "수신" 또는 "감소" 또는 "검출" 또는 "설정" 또는 "액세스" 또는 "배치" 또는 "형성" 또는 "장착" 또는 "제거" 또는 "중지" 또는 "정지" 또는 "코팅" 또는 "프로세싱" 또는 "수행" 또는 "조정 " 또는 "생성" 또는 "실행" 또는 "계속" 또는 "인덱싱" 또는 "번역" 또는 "계산" 또는 "측정" 또는 "수집" 또는 "실행" 등과 같은 용어를 사용하는 논의는 컴퓨터 시스템의 레지스터 및 메모리 내의 물리적(전자적) 양으로 표현된 데이터를 컴퓨터 시스템 메모리나 레지스터 또는 기타 정보 저장, 전송 또는 디스플레이 장치 내의 물리적인 양으로서 유사하게 표현된 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 장치의 동작 및 프로세스를 나타낸다.

"비일시적 컴퓨터 판독가능 매체"의 의미는 In re Nuijten, 500 F.3d 1346, 1356-57(Fed. Cir. 2007) 사건에서의 35 U.S.C. §101에 따른 특허적격 대상의 범주에 속하지 않는 일시적 컴퓨터 판독가능 매체만을 배제하는 것으로 이해되어야 한다. 이 용어의 사용은 청구 범위에서 일시적 신호 그 자체를 전파하는 것만을 제거하는 것으로 이해되어야 하며, 일시적 신호 자체를 전파할 뿐만 아니라 모든 표준 컴퓨터 판독가능 매체에 대한 권리를 포기하지 않는 것으로 이해되어야 한다.

다음의 설명에서, 본 발명에 따른 실시예의 다양한 요소 및/또는 특징은 이러한 특징을 더 잘 설명하고 본 발명의 양상을 불필요하게 모호하게 하지 않도록 별도로 제시된다. 그러나, 예를 들어 첫 도면과 관련하여 개시된 이러한 특징은 다양한 조합으로 다른 도면에 개시된 다른 특징과 결합될 수 있다는 것이 인식되어야 한다. 이러한 모든 실시예는 예상되고 고려되며, 본 발명에 따른 실시예를 나타낼 수 있다.

본 발명에 따른 예시적인 실시예는 일반적으로 PCIe(Peripheral Component Interconnect Express) 컴퓨터 확장 버스 표준과 관련하여 본 명세서에 제시된다. 본 발명에 따른 실시예는 예시된 PCIe 실시예로 제한되지 않는다는 것이 인식되어야 한다. 오히려, 본 발명에 따른 실시예는 예를 들어 CXL(Compute Express Link), InfiniBand, RapidIO, HyperTransport, Intel QuickPath Interconnect, VMEbus(ANSI/IEEE 1014-1987) 및/또는 MIPI(Mobile Industry Processor Interface)를 포함하는 광범위한 다른 잘 알려진 컴퓨터 확장 버스와 함께 사용하기에 매우 적합하고, 이들 실시예는 본 발명의 범위 내에 속하는 것으로 고려된다.

ATE 시스템에서 처리량을 증가시키는 메모리 큐 동작

도 1은 본 발명의 실시예에 따른, ATE 시스템에서 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 예시적인 시스템(100)의 예시적인 블록도를 도시한다. 테스트 시스템(100)은 예를 들어 테스트 애플리케이션을 위한 특수 프로그래밍을 갖춘 범용 컴퓨터 시스템일 수 있는 테스트 제어기(110)를 포함한다. 테스트 시스템(100)은 또한 CPU(130)를 포함한다. CPU(130)는 일부 실시예에서 추가적인 집적 회로 장치를 포함하는 버스, 예를 들어 PCIe, 지원 컴포넌트를 포함할 수 있다. CPU(130)는 "서버", "워크스테이션", "HCC(High Core Count)" 및/또는 "엔터프라이즈" 프로세서로 알려지거나 지칭될 수 있다. 이러한 프로세서의 한 가지 예로는 Intel® Xeon® "Sapphire Rapids" 프로세서 제품군이 있다. 일부 실시예에서 CPU(130)는 16 내지 32개의 코어를 포함할 수 있다. 일부 실시예에서, CPU(130)는 32개 이상의 코어를 포함할 수 있다. 예를 들어, 56개 코어로 구성된 프로세서가 현재 이용가능하다. 일부 실시예에서, CPU(130)의 코어 수는 미리 정해진 테스트 성능에 기초하여 확장 가능하거나 선택될 수 있다.

CPU(130)는 메모리(132)에 연결된다. 일부 실시예에서 메모리(132)는 고대역폭 메모리(HBM)를 포함할 수 있다. 메모리(132)는 임의의 잘 알려진 방식으로 CPU(130)에 연결될 수 있다. 예를 들어, 메모리(132)는 CPU(130)에 직접 연결될 수 있고, 메모리(132)는 "칩셋"을 통해 CPU(130)에 연결될 수 있으며, 및/또는 메모리(132)는 버스(135)를 통해 CPU(130)에 연결될 수 있다.

CPU(130)는 기능적으로 PCIe 버스(135)에 결합된다. CPU(130) 또는 다른 연관된 버스 제어 컴포넌트는 일부 실시예에서 REFCLK 신호를 생성할 수 있다. 일부 실시예에서, REFCLK는 다양한 PCIe 실시예에 대해 알려진 바와 같이 다른 소스, 예를 들어 클록 모듈에 의해 제공될 수 있다.

PCIe 표준은 전송 및 수신 장치 모두에서 1, 2, 3 및 4세대에 대해 최소 ±300ppm 주파수 안정성을 갖고 5세대에 대해 최소 ±100ppm 주파수 안정성을 갖는 100MHz 클록(REFCLK)을 지정한다. 아래에서 자세히 설명하겠지만 REFCLK는 PCIe 저전력 모드에서 중요한 역할을 한다.

CPU(130)는 PCIe 버스(135)를 통해 복수의 리타이머, 예를 들어 리타이머(140, 160)에 연결된다. 예시된 리타이머의 수는 예시이다. 일반적으로, PCIe 리타이머는 루트 컴플렉스(예컨대, PCIe 버스(135))와 엔드포인트(예컨대, PCIe 버스(145)) 사이의 통신을 용이하게 하기 위해 PCIe 프로토콜에 적극적으로 참여하는 신호 조건화 장치(signal conditioning device)이다. 시스템에서 향상된 신호 무결성을 제공함으로써, 리타이머 허용되는 최대 PCIe 트레이스 길이를 늘리고 시스템 설계에 더 많은 유연성을 허용한다. 예시적인 리타이머에는 미국 캘리포니아주 산타클라라 소재의 Astera Labs에서 시판되는 PT5161L PCI Express® 리타이머를 포함할 수 있다.

리타이머(140)는 PCIe 버스(135)를 기능적으로 미러링하는 PCIe 버스(145)를 생성한다. 예를 들어, PCIe 버스(145)에 결합된 장치는 PCIe 버스(135) 상의 장치, 예를 들어 CPU(130)에 기능적으로 결합된다. 유사하게, 리타이머(160)는 PCIe 버스(165)를 생성하고, 이는 기능적으로 PCIe 버스(135)를 미러링한다.

복수의 테스트 대상 장치(DUT), 예를 들어 DUT(150A) 내지 DUT(150N)은 PCIe 버스(145)에 연결된다. 마찬가지로, 테스트 대상 장치(DUT), 예를 들어 DUT(150A) 내지 DUT(150N)은 PCIe에 연결된다. 일부 실시예에서는 8개의 DUT가 단일 CPU, 예를 들어 CPU(130)에 연결될 수 있다. 일부 실시예에서는 추가 CPU가 도 1에 도시된 것과 유사한 방식으로 추가 리타이머 및 추가 DUT에 연결될 수 있다. 예를 들어, 2개의 CPU 실시예에서는 4개의 리타이머(예를 들어 CPU당 2개)와 16개의 DUT(예를 들어 CPU당 8개)가 있을 수 있다.

CPU(130)는 예를 들어 소프트웨어를 통해 테스트 대상 장치, 예를 들어 DUT(150A)의 전기적 및 기능적 성능과 특성을 테스트하도록 구성된다. 예를 들어, CPU는 DUT로 송신할 데이터와 커맨드를 생성하고 DUT로부터 결과를 수신한다.

예시적인 SSD(Solid State Drive) DUT 실시예에서, CPU(130)는 PCIe 버스(135)를 통해 SSD DUT에 "쓰기" 커맨드를 발행할 수 있다. CPU(130)는 SSD에 의해 저장될 대용량의 데이터를 SSD로 송신하거나 쓸 수 있다. 일부 실시예에서, CPU(130)는 알고리즘 또는 CPU(130) 상에서 동작하는 알고리즘 패턴 생성기(APG) 소프트웨어를 통해 데이터를 생성할 수 있다. 일부 실시예에서, CPU(130)는 CPU(130)에 결합된 컴퓨터 판독가능 매체, 예를 들어 DRAM으로부터 데이터에 액세스할 수 있다. CPU(130)는 일반적으로 이전에 기록된 데이터를 다시 읽기 위해 SSD에 "읽기" 커맨드를 발행할 것이다. 일부 실시예에서, CPU(130)는 데이터가 예를 들어 직접 메모리 액세스(DMA)를 통해 DUT로/로부터 메모리로부터/로 직접 송신 및/또는 수신되도록 할 수 있다. CPU(130)는 SSD로 송신된 데이터와 SSD로부터 수신된 데이터를 비교하여 SSD의 올바른 동작을 확인 및/또는 SSD의 오작동을 판단할 수 있다.

일부 실시예에서, 테스트 시스템(100)은 또한 복수의 DUT에 대한 전기, 전력 및/또는 환경 테스트를 수행할 수 있다. 그러한 테스트는 미국 캘리포니아주 산호세에 소재한 Advantest America, Inc.에서 상업적으로 이용가능한 MPT3000 테스트 시스템에서 알려져 있다.

테스트 시스템(100)은 메인 버스, 예를 들어 PCIe 버스에서 작동하도록 구성된 임의의 장치를 테스트하는 데 매우 적합하다. 이러한 예시적인 장치는 예를 들어 SSD, DRAM 모듈, 회전 매체에 대한 인터페이스, 예를 들어 광학 드라이브 및 자기 하드 드라이브(HDD), RAID(Redundant Array of Independent Disks) 제어기, LAN을 포함한 네트워크 인터페이스 카드(NIC), 예컨대 WIFI, 광역 네트워크(WAN) 및/또는 광섬유 인터커넥트, 그래픽 카드, 사운드 카드, 모뎀, 스캐너, 비디오 캡처 카드, USB 인터페이스, 보안 디지털(SD) 카드 인터페이스, TV 튜너 등을 포함할 수 있다.

PCIe 5세대는 전력 제어 방식에 대해 "L1 하위 상태"로 알려지거나 지칭되는 것을 구현했다. 신호 프로토콜을 제공하기 위해 PCIe 핀 "CLKREQ#"에 새로운 기능이 추가된다. 이를 통해 PCIe 트랜시버는 고속 회로를 끄고 새로운 신호에 의존하여 다시 깨울 수 있다. 두 가지 새로운 하위 상태 L1.1과 L1.2 가 정의되고, 이들은 자체 전력 대 종료 지연 사이의 트레이드오프 선택을 제공한다. L1.1 하위 상태는 20마이크로초 정도(허용되는 L1 상태보다 5 내지 10배 더 김)의 재개 시간을 목표로 하는 반면, L1.2 하위 상태는 100마이크로초 정도(L1에 허용된 것보다 최대 50배 더 김)의 시간을 목표로 한다. L1.1과 L1.2는 모두 PCIe 트랜시버가 그들의 수신기 및 전송기와 함께 위상 고정 루프(PLL)를 끌 수 있도록 허용하는 반면, L1.2는 공통 모드 키퍼 회로를 끌 수 있도록 허용한다.

L1.1 및/또는 L1.2 저전력 상태를 구현하기 위해, "업스트림" 및 "다운스트림" 포트 모두 CLKREQ# 신호의 로직 상태를 모니터링할 수 있다. CPU(130)는 L1 저전력 하위 상태(L1.1, L1.2)를 지원하지 않는다는 것이 이해된다. CPU(130)는 CLKREQ# 신호/핀에 액세스하는 것으로 도시되지 않는다. 따라서 CPU(130)는 기본적으로 L1.1 및/또는 L1.2 저전력 모드를 지원할 수 없다. 그러나 다양한 컴퓨터 주변 장치는 L1 저전력 하위 상태를 활용하기를 원한다. 예를 들어, 이러한 장치는 예컨대 랩톱 컴퓨터 시스템과 같이 전력 소비가 중요한 시스템에 사용하도록 고안되었다. 이들 모드를 테스트하기 위해 테스트 시스템(100)은 저전력 모드 제어 로직(120)을 포함한다.

저전력 모드 제어 로직(120)은 CPU(130)와는 별도로 존재하며, 일부 실시예에서는 테스트 제어기(110)에 의해 제어될 수 있다. 저전력 모드 제어 로직(120)은 CLKREQ# 신호에 응답하여 기준 클럭 REFCLK를 제어하는 기능을 한다. 저전력 모드 제어 로직(120)은 L1 하위 상태가 인에이블되는지 여부를 나타내기 위한 저장소 위치, 예를 들어 레지스터 비트를 포함한다. 이들 레지스터는 아래 도 5와 관련하여 추가로 설명된다. 만약 L1.1 상태가 인에이블되고 L1.2 상태가 인에이블되지 않을 경우, 저전력 모드 제어 로직(120)은 전기적 유휴 감지 회로를 디스에이블함으로써 그리고 사용중인 REFCLK를 디스에이블함으로써 CLKREQ# 신호의 디어설션(deassertion)에 응답할 것이다. PCIe 버스 상의 임의의 장치, 예를 들어 리타이머(140) 및/또는 DUT(150A)는 CLKREQ#를 디어설션함으로써 L1 하위 상태 저전력 모드를 요청할 수 있다. 일부 실시예에서, 테스트 제어기(110)는 CLKREQ#를 디어설션함으로써 L1 하위 상태 저전력 모드에 진입하도록 저전력 모드 제어 로직(120)에게 명령할 수 있다. CLKREQ#의 디어설션에 응답하여, 저전력 모드 제어 로직(120)은 신호(122 및 124) REFCLK 인에이블을 디어설션할 것이고, 이는 게이트(126)를 끄고 REFCLK 신호가 장치, 예를 들어 리타이머(140) 및/또는 DUT(150A)로 전파되는 것을 허용하지 않을 것이다. 일부 실시예에서, 게이트(126)는 3상태(tri-state) 버퍼일 수 있다.

만약 L1.2 인에이블 비트가 설정되면, CLKREQ# 신호의 디어설션에 응답하여 L1.2 하위 상태로 진입한다.

테스트 시스템(100)은 DUT가 저전력 모드에 들어가고 나가는 것과 관련된 다양한 테스트 및/또는 측정을 수행할 수 있다. 예를 들어, 테스트 시스템(100)은 DUT가 저전력 모드에 있는 동안 전력 소비를 측정할 수 있다. 테스트 시스템(100)은 또한 DUT가 부분적으로 및/또는 완전히 기능할 때까지 DUT가 저전력 모드(들)에서 나오는 지연을 측정할 수 있다. CPU(130)는 복수의 DUT를 테스트하는 동안 다양한 저전력 모드를 구현 및/또는 실행할 수 없다는 것이 이해된다. 예를 들어, CPU(130)는 DUT가 저전력 모드에 있는 동안 명령어를 실행하고/하거나 다른 동작을 수행해야 할 수도 있다.

기존 기술에서 DUT는 메인 컴퓨터 확장 버스(예컨대, PCIe)를 보다 특수화된 주변 버스(예컨대, DUT에 의해 사용되는 범용 직렬 버스(USB), SAS(Serial Attached SCSI)) 및/또는 SATA(Serial AT Attachment) 등)으로 변환하는 하드웨어 버스 어댑터 소켓에 연결되어 있다. 본 발명의 실시예에 따르면, DUT는 메인 컴퓨터 확장 버스(예컨대, PCIe)에 연결된다.

소정의 테스트 대상 장치(DUT), 예를 들어, 솔리드 스테이트 드라이브(SSD)와 같은 고용량 및/또는 고속 데이터 통신 장치의 테스트에는 방대한 양의 데이터 및/또는 데이터 전송이 필요할 수 있다. 예를 들어, 다수의 테라바이트를 저장할 수 있는 SSD가 시중에 판매되고 있다. 이와 대조적으로 컴퓨터 메모리, 예를 들어, DRAM은 전형적으로 크기 정도가 더 작은데, 예컨대, 기가바이트 단위로 측정된다. 종래의 CPU 기반 자동화된 테스트 패턴 생성(ATPG)은 일반적으로 충분한 데이터를 생성하고/하거나 소정의 장치를 테스트하기 위한 원하는 전송 속도를 지원하기에 충분히 빠르지 않다.

본 발명의 실시예에 따르면, 복수의 비교적 작은, 예를 들어, 32MB 버퍼가 데이터로 채워진다. 다른 버퍼 크기는 본 발명에 따른 실시예에 적합하다. 이러한 버퍼들은 테스트 데이터, 예컨대, 패턴 및/또는 랜덤 데이터를 포함하며, 이는 DUT, 예컨대, SSD에 쓰기 위한 것이다. 테스트 데이터는 CPU, 예컨대, CPU(130)의 복수의 코어에서 실행되는 자동화된 테스트 패턴 생성(ATPG) 프로세스에 의해 생성될 수 있다. 테스트 데이터 패턴은, 예를 들어, 랜덤 데이터, "워킹" 1 패턴, 데이터 등가 주소 패턴, 최대 주파수, 예를 들어, 1과 0의 교대 패턴, 전자파 적합성(EMC) 테스트 패턴 등을 포함할 수 있다. 이러한 버퍼는 예를 들어 쓰기 주소(들), DUT 커맨드 및/또는 오류 정정 코드(ECC) 정보를 포함하는 태그 및/또는 메타 데이터도 포함한다. 복수의 버퍼는 프로세서 메모리, 예컨대, 메모리(132)(도 1) 내의 선입선출(FIFO) 큐에 배열된다. 복수의 버퍼는 일부 실시예에서 물리적 또는 가상 메모리에서 연속적일 수 있지만, 필수적인 것은 아니다. 복수의 버퍼는 일부 실시예에서 링크된 리스트(들)를 포함할 수 있다.

DUT에 대한 데이터 전송을 개시하기 전에, 적어도 하나의 그러한 버퍼는 테스트 데이터 및 태그로 채워질 수 있다. 예를 들어, 프로세서(130) 내의 직접 메모리 액세스(DMA) 엔진은, 제1 DMA 동작을 통해 제1 버퍼로부터 DUT로 데이터를 보낼 것이다. 일부 실시예에서, DMA 엔진은 프로세서(130) 외부에 있을 수 있다. 이와 동시에, 프로세서(130)는 데이터 및 태그로 제2 버퍼를 채운다. 제1 DMA 동작이 완료됨에 따라, 제2 버퍼로부터 DUT로 데이터를 보내기 위한 제2 DMA 동작이 개시될 것이다. 테스트는 부착된 메모리, 예컨대, DRAM의 양 및 DUT의 수에 적합하게 임의의 수의 버퍼를 활용할 수 있다.

최종 버퍼가 채워진 후에, 이전에 사용된 버퍼, 예를 들어, 제1 버퍼는 잠재적으로 다른 데이터 및/또는 태그로 다시 채워질 수 있다. 예를 들어, 태그는 버퍼가 DUT의 다른 주소에 기록되도록 변경될 수 있다. 일부 실시예에서, 버퍼 내의 데이터는 후속 사용을 위해 변경되지 않을 수 있다. 일부 실시예에서, 버퍼 내의 데이터는, 예를 들어, 버퍼의 후속 사용을 위해 자동화된 테스트 패턴 생성(ATPG)에 의해 재생성된 것과 같이, 다를 수 있다.

DUT, 예를 들어, SSD로부터 데이터를 읽는 테스트의 경우, 복수의 버퍼는 유사한 방식으로 사용된다. 예를 들어, 예를 들어, 읽기 커맨드를 포함하는 태그 데이터가 DUT로 보내진다. 읽기 데이터는 DMA를 통해 버퍼의 데이터 부분으로 전송된다. CPU는 버퍼를 검사할 수 있고, 예를 들어, 전체 버퍼에 대한 순환 중복 검사(CRC) 값을 계산하고/하거나 각 바이트를 검증할 수 있다.

본 발명의 실시예에 따르면, 데이터 생성 알고리즘에 의해 생성된 데이터와 읽기 데이터를 비교함으로써, 읽기 데이터와 바이트별 비교가 이루어질 수 있다. 다른 실시예들에서. 읽기 데이터 버퍼는 쓰기 버퍼와 비교될 수 있다. 이러한 버퍼 대 버퍼 비교는 데이터 생성 알고리즘을 실행하는 것보다 더 빠를 수 있다.

예를 들어, SSD는 랜덤 액세스 장치로 간주된다는 것을 알 수 있다. 예를 들어, SSD는, 예를 들어, 섹터 레벨의 세분성으로, 랜덤으로 기록되고 판독될 수 있다. 예를 들어, 섹터(100)는 하나의 동작에서 기록될 수 있고, 섹터(234)는 다음 동작에서 기록될 수 있다. 본 발명의 실시예에 따라, 버퍼 및 태그 구조는 원하는 임의의 레벨의 주소-세분성을 지원할 수 있다.

도 2는 본 발명의 실시예에 따른 예시적인 메모리 큐(200)를 도시한다. 메모리 큐(200)는 세 개의 버퍼, 제1 버퍼(210), 제2 버퍼(220) 및 제3 버퍼(230)를 포함한다. 버퍼의 수와 크기는 예시적이다. 각 버퍼(210, 220, 230)는 태그 정보(212, 222, 224), 예를 들어, 쓰기 주소(들), DUT 커맨드 및/또는 오류 정정 코드(ECC) 정보를 포함한다. 각 버퍼(210, 220, 230)는 데이터 부분(214, 224, 234)을 포함한다. 메모리 큐(200)는 일반적으로 컴퓨터 메인 메모리, 예를 들어, 메모리(132)(도 1) 내에 위치할 수 있다.

도 3은 본 발명의 실시예에 따른 예시적인 데이터 흐름도(300)를 도시한다. CPU(130)는 ATPG(320)를 통해 메모리(132)의 제1 버퍼(210)로 제1 데이터 및 태그를 생성한다. 제1 버퍼(210)가 채워지면, 데이터 및 커맨드는 DMA(325)를 통해 DUT(310), 예컨대, SSD로 전송된다. DMA(325)와 병렬로, CPU(130)는 ATPG(330)를 통해 메모리(132)의 제2 버퍼(220)로 제2 데이터 및 태그를 생성한다. 제2 버퍼(220)가 채워지면, 데이터 및 커맨드는 DMA(335)를 통해 DUT(310)로 전송된다. 마찬가지로, CPU(130)는 DMA(335)와 병렬로 ATPG(340)를 통해 메모리(132)의 제3 버퍼(230)로 제3 데이터 및 태그를 생성한다. 제3 버퍼(230)가 채워지면, 데이터 및 커맨드는 DMA(345)를 통해 DUT(310)로 전송된다. 도 3의 예시적인 실시예에서, 3개의 버퍼(210, 220 및 230)만 존재한다. CPU(130)는 DMA(345)와 병렬로 ATPG(350)를 통해 메모리(132)의 제1 버퍼(210)로 제4 데이터 및 태그를 생성하여 제1 버퍼(210)를 재사용한다. 제1 버퍼(210)가 채워지면, 데이터 및 커맨드는 DMA(355)를 통해 DUT(310), 예를 들어, SSD로 전송된다.

도 4는 본 발명의 실시예에 따른 테스터 시스템으로 테스트 대상 장치(DUT)를 테스트하는 예시적인 방법(400)을 도시한다. 410에서, 마이크로프로세서를 사용하여, DUT에 인가할 복수의 테스트 패턴 벡터가 생성된다. 420에서, 제1 단부의 선입선출(FIFO) 버퍼 요소는 마이크로프로세서에 의해 생성된 테스트 패턴 벡터로 채워지고, FIFO 버퍼 요소의 복수의 버퍼는 데이터로 채워진다. FIFO 버퍼 요소는 직접 메모리 액세스(DMA) 엔진을 사용하여 제2 단부에서 비워지며, 비우기는 채우기보다 빠르게 수행된다. 430에서, FIFO 버퍼 요소로부터 비워진 테스트 패턴 벡터는 테스트를 위해 DUT에 인가된다. 450에서, 테스트 패턴 벡터의 생성 및 FIFO 버퍼 요소의 채우기는 FIFO 버퍼 요소가 가득 차면 일시 정지되고, FIFO 버퍼 요소가 비워지면 FIFO 버퍼 요소의 비우기가 일시 정지된다.

이러한 새로운 방식으로, 테스트 패턴은 소프트웨어 제어하에 CPU에 의해 생성될 수 있고, 동시에 DUT로 전송될 수 있으며, 종래 기술 하에서는 제공되지 않는 테스트 설계 및 구현의 유연성을 가능하게 한다.

도 5는 예시적인 전자 시스템(500)의 블록도를 도시하는데, 이는 본 발명의 실시예에 관한 도 1에 설명된 바와 같이, 구현을 위한 플랫폼 및/또는 제어 시스템, 예를 들어 시스템 제어기(110) 및/또는 CPU(130)로서 사용될 수 있다. 일부 실시예에서 전자 시스템(500)은 "서버" 컴퓨터 시스템일 수 있다. 전자 시스템(500)은 정보 통신을 위한 주소/데이터 버스(550), 정보 및 명령어 프로세싱을 위해 버스와 기능적으로 결합된 중앙 프로세서 복합체(505)를 포함한다. 버스(550)는 예를 들어, PCIe(Peripheral Component Interconnect Express) 컴퓨터 확장 버스, 산업 표준 아키텍처(ISA), 확장된 ISA(EISA), 마이크로채널, 멀티버스, IEEE 596, IEEE 1196, IEEE 1496, PCI, CAMAC(Computer Automated Measurement and Control), MBus, 런웨이 버스, CXL(Compute Express Link) 등을 포함할 수 있다.

중앙 프로세서 복합체(505)는 일부 실시예에서 단일 프로세서 또는 다중 프로세서, 예를 들어 멀티 코어 프로세서 또는 다중 개별 프로세서를 포함할 수 있다. 중앙 프로세서 복합체(505)는 예를 들어 디지털 신호 프로세서(DSP), 그래픽 프로세서(GPU), 복합 명령어 세트(CISC) 프로세서, 축소 명령어 세트(RISC) 프로세서 및/또는 VLIW(very long word instruction set) 프로세서를 포함하는 다양한 유형의 잘 알려진 프로세서를 임의의 조합으로 포함할 수 있다. 일부 실시예에서, 예시적인 중앙 프로세서 복합체(505)는 예를 들어 하나 이상의 FPGA(field programmable gate array)(들)에서 실현되는 유한 상태 머신을 포함할 수 있으며, 이는 본 발명에 따른 실시예를 제어하기 위해 다른 유형의 프로세서와 함께 작동하고/하거나 이를 대체할 수 있다.

전자 시스템(500)은 또한 중앙 프로세서 복합체(505)에 대한 정보 및 명령어를 저장하기 위해 버스(550)와 연결된 휘발성 메모리(515)(예를 들어, 랜덤 액세스 메모리(RAM)) 및 프로세서 복합체(505)에 대한 정적 정보 및 명령어를 저장하기 위해 버스(550)와 연결된 비휘발성 메모리(510)(예를 들어, 읽기 전용 메모리(ROM))를 포함할 수 있다. 전자 시스템(500)은 또한 선택적으로 중앙 프로세서 복합체(505)에 대한 정보 및 명령어를 저장하기 위한 변경 가능한 비휘발성 메모리(520)(예컨대, NOR 플래시)를 포함하고, 이는 시스템(500)의 제조 후에 업데이트될 수 있다. 일부 실시예에서는 ROM(510) 또는 플래시(520) 중 하나만 존재할 수 있다.

도 5의 전자 시스템(500)에는 선택적 입력 장치(530)도 포함된다. 장치(530)는 정보 및 커맨드 선택을 중앙 프로세서(505)에 전달할 수 있다. 입력 장치(530)는 정보 및/또는 커맨드를 전자 시스템(500)에 전달하기 위한 임의의 적합한 장치일 수 있다. 예를 들어, 입력 장치(530)는 키보드, 버튼, 조이스틱, 트랙볼, 오디오 변환기, 예를 들어 마이크로폰, 터치 감지 디지타이저 패널, 안구 스캐너 및/또는 이와 유사한 것 등의 형태를 취할 수 있다.

전자 시스템(500)은 디스플레이 유닛(525)을 포함할 수 있다. 디스플레이 유닛(525)은 액정 디스플레이(LCD) 장치, 음극선관(CRT), 전계 방출 장치(FED, 평면 패널 CRT라고도 함), 발광 다이오드(LED), 플라즈마 디스플레이 장치, 전계 발광 디스플레이, 전자 종이, 전자 잉크(e-ink) 또는 사용자가 인식할 수 있는 그래픽 이미지 및/또는 영숫자 문자를 생성하는 데 적합한 기타 디스플레이 장치를 포함할 수 있다. 일부 실시예에서 디스플레이 유닛(525)은 연관된 조명 장치를 가질 수 있다.

전자 시스템(500)은 또한 선택적으로 버스(550)와 연결된 확장 인터페이스(535)를 포함한다. 확장 인터페이스(535)는 보안 디지털 카드 인터페이스, 범용 직렬 버스(USB) 인터페이스, 컴팩트 플래시, 개인용 컴퓨터(PC) 카드 인터페이스, CardBus, PCI(Peripheral Component Interconnect) 인터페이스, PCI Express(Peripheral Component Interconnect Express), 미니 PCI 인터페이스, IEEE 1394, SCSI(Small Computer System Interface), 개인용 컴퓨터 메모리 카드 국제 협회(PCMCIA) 인터페이스, ISA(Industry Standard Architecture) 인터페이스, RS-232 인터페이스 등을 포함하되 이에 제한되지 않는 많은 잘 알려진 표준 확장 인터페이스를 구현할 수 있다. 본 발명의 일부 실시예에서, 확장 인터페이스(535)는 버스(550)의 신호와 실질적으로 호환되는 신호를 포함할 수 있다.

매우 다양한 잘 알려진 장치가 버스(550) 및/또는 확장 인터페이스(535)를 통해 전자 시스템(500)에 부착될 수 있다. 이러한 장치의 예로는 회전 자기 메모리 장치, 플래시 메모리 장치, 디지털 카메라, 무선 통신 모듈, 디지털 오디오 플레이어, GPS(Global Positioning System) 장치 등을 포함하되 이에 제한되지 않는다.

시스템(500)은 또한 선택적으로 통신 포트(540)를 포함한다. 통신 포트(540)는 확장 인터페이스(535)의 일부로서 구현될 수 있다. 별도의 인터페이스로 구현될 때, 통신 포트(540)는 전형적으로 통신 지향 데이터 전송 프로토콜을 통해 다른 장치와 정보를 교환하는 데 사용될 수 있다. 통신 포트의 예로는 RS-232 포트, 범용 비동기 수신기 송신기(UART), USB 포트, 적외선 트랜시버, 이더넷 포트, IEEE 1394 및 동기 포트를 포함하되 이에 제한되지 않는다.

시스템(500)은 선택적으로 유선 또는 무선 네트워크 인터페이스를 구현할 수 있는 네트워크 인터페이스(560)를 포함한다. 일부 실시예에서 전자 시스템(500)은 추가적인 소프트웨어 및/또는 하드웨어 특징(도시되지 않음)을 포함할 수 있다.

시스템(500)의 다양한 모듈은 컴퓨터 판독가능 매체에 액세스할 수 있으며, 이 용어는 예를 들어 보안 디지털("SD") 카드, CD 및/또는 DVD ROM, 디스켓 등과 같은 이동식 매체뿐만 아니라, 예컨대 하드 드라이브, 솔리드 스테이트 드라이브(SSD), RAM, ROM, 플래시 등과 같은 비이동식 또는 내부 매체를 포함하는 것으로 알려져 있거나 이해된다.

본 발명에 따른 실시예는 ATE 시스템에서의 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예는 테스트 및 테스트 셋업에 대한 소프트웨어 기반 변경을 가능하게 하는, ATE 시스템에서의 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예는 전자 장치를 테스트하는 기존 시스템 및 방법과 호환되고 상호 보완적인 ATE 시스템에서 처리량을 증가시키기 위한 테스터 내의 메모리 큐 동작을 위한 시스템 및 방법을 제공한다.

본 발명은 특정한 예시적인 실시예 또는 실시예들에 대해 도시되고 설명되었지만, 본 명세서 및 첨부된 도면을 읽고 이해할 때 통상의 기술자는 균등한 변경 및 수정을 할 수 있을 것이다. 특히, 위에 설명된 컴포넌트(어셈블리, 장치 등)에 의해 수행되는 다양한 기능과 관련하여, 해당 컴포넌트를 설명하는 데 사용된 용어("수단"에 대한 참조를 포함함)는 달리 표시되지 않는 한 임의의 컴포넌트에 해당하는 것으로서, 이는 본 명세서에 도시된 본 발명의 예시적인 실시예에서 지정된 기능을 수행하는 개시된 구조와 구조적으로 동일하지 않더라도 설명된 컴포넌트의 그 기능(예를 들어, 기능적으로 균등한 것)을 수행하는 것으로 의도된다. 또한, 본 발명의 특정 특징이 여러 실시예 중 하나에 대해서만 개시되었을 수 있지만, 이러한 특징은 임의의 주어진 또는 특정 응용에 대해 원하고 유리할 수 있는 다른 실시예의 하나 이상의 특징과 결합될 수 있다.

따라서, 본 발명의 다양한 실시예가 설명된다. 본 발명이 특정 실시예로 설명되었지만, 본 발명은 그러한 실시예에 의해 제한되는 것으로 해석되어서는 안 되며 오히려 아래의 청구범위에 따라 해석되어야 한다는 것이 이해되어야 한다.

Claims

테스터 시스템으로서,
복수의 테스트 대상 장치(DUT)의 테스트를 조정하고 제어하기 위한 테스트 컴퓨터 시스템과,
상기 테스트 컴퓨터 시스템에 연결되고 상기 테스트 컴퓨터 시스템에 의해 제어되는 하드웨어 인터페이스 보드 - 상기 하드웨어 인터페이스 보드는 상기 복수의 DUT에 테스트 입력 신호를 인가하도록 동작 가능하고 상기 복수의 DUT로부터 테스트 출력 신호를 수신하도록 동작 가능함 - 를 포함하되,
상기 하드웨어 인터페이스 보드는,
DUT에 인가할 테스트 패턴 데이터에 액세스하도록 동작가능한 프로세서와,
상기 프로세서에 연결되고 복수의 버퍼를 포함하는 메모리 - 상기 복수의 버퍼는 버퍼 프론트 엔드 및 버퍼 백 엔드를 포함하는 선입선출(FIFO) 메모리 큐로 구성되고, 상기 복수의 버퍼는 상기 버퍼 프론트 엔드에서 상기 프로세서로부터 상기 테스트 패턴 데이터를 수신하도록 동작가능함 - 와,
상기 메모리에 연결되고 상기 버퍼 백 엔드로부터 데이터를 읽고 상기 DUT에 테스트 패턴 데이터를 공급하도록 동작가능한 직접 메모리 액세스(DMA) 엔진과,
상기 복수의 버퍼 내에서 버퍼 시퀀스를 유지하고 상기 복수의 버퍼에 관한 공백 및 점유 정보를 유지하기 위한 버퍼 테이블과,
상기 DMA 엔진에 연결되고 상기 테스트 패턴 데이터를 수신하고 상기 복수의 DUT로 상기 테스트 입력 신호를 구동하도록 동작가능한 드라이버 하드웨어를 포함하는,
테스터 시스템.
제1항에 있어서,
상기 프로세서는 HCC(High Core Count) 프로세서를 포함하는,
테스터 시스템.
제1항에 있어서,
상기 복수의 버퍼 중 각각의 버퍼의 크기는 약 32 메가바이트인,
테스터 시스템.
제3항에 있어서,
상기 복수의 버퍼의 크기는 약 16 기가바이트인,
테스터 시스템.
제1항에 있어서,
상기 DMA 엔진은 상기 FIFO 메모리 큐로부터 상기 데이터를 제1 속도로 읽고, 상기 프로세서는 상기 FIFO 메모리 큐를 제2 속도로 채우며, 상기 제1 속도는 상기 제2 속도보다 빠른,
테스터 시스템.
제2항에 있어서,
상기 HCC 프로세서는 PCIE 프로토콜을 지원하고, 상기 하드웨어 인터페이스 보드는 PCIE를 사용하여 상기 복수의 DUT와 통신하는,
테스터 시스템.
제2항에 있어서,
상기 HCC 프로세서는 N개의 코어를 포함하고, N은 규정된 테스트 성능에 기초하여 확장가능(scalable)한,
테스터 시스템.
제5항에 있어서,
상기 테스트 패턴 데이터는 상기 프로세서에 의해 알고리즘적으로 생성되는,
테스터 시스템.
제5항에 있어서,
상기 프로세서는 상기 FIFO 메모리 큐가 가득 차면 상기 FIFO 메모리 큐를 채우는 것을 일시 정지하고, 상기 DMA 엔진은 상기 FIFO 메모리 큐가 비어 있으면 상기 FIFO 메모리 큐로부터 데이터를 읽는 것을 일시 정지하는,
테스터 시스템.
테스터 시스템으로서,
복수의 테스트 대상 장치(DUT)의 테스트를 조정하고 제어하기 위한 테스트 컴퓨터 시스템과,
상기 테스트 컴퓨터 시스템에 연결되고 상기 테스트 컴퓨터 시스템에 의해 제어되는 하드웨어 인터페이스 보드 - 상기 하드웨어 인터페이스 보드는 상기 복수의 DUT에 테스트 입력 신호를 인가하도록 동작 가능하고 상기 복수의 DUT로부터 테스트 출력 신호를 수신하도록 동작 가능함 - 를 포함하되,
상기 하드웨어 인터페이스 보드는,
DUT에 인가할 테스트 패턴 데이터를 자동으로 생성하도록 동작가능한 마이크로프로세서와,
상기 마이크로프로세서에 연결되고 복수의 버퍼를 포함하는 메모리 - 상기 복수의 버퍼는 버퍼 프론트 엔드 및 버퍼 백 엔드를 포함하는 선입선출(FIFO) 메모리 큐로 구성되고, 상기 복수의 버퍼는 상기 버퍼 프론트 엔드에서 상기 프로세서로부터 상기 테스트 패턴 데이터를 제1 속도로 수신하도록 동작가능함 - 와,
상기 메모리에 연결되고 상기 버퍼 백 엔드로부터 데이터를 읽고 상기 DUT에 테스트 패턴 데이터를 제2 속도로 공급하도록 동작가능한 직접 메모리 액세스(DMA) 엔진 - 상기 제2 속도는 상기 제1 속도보다 빠름 - 과,
상기 복수의 버퍼 내에서 버퍼 시퀀스를 유지하고 상기 복수의 버퍼에 관한 공백 및 점유 정보를 유지하며 상기 버퍼 프론트 엔드 및 상기 버퍼 백 엔드를 나타내는 포인터를 포함하는 버퍼 테이블과,
상기 DMA 엔진에 연결되고 상기 테스트 패턴 데이터를 수신하고 상기 복수의 DUT로 상기 테스트 입력 신호를 구동하도록 동작가능한 드라이버 하드웨어를 포함하는,
테스터 시스템.
제10항에 있어서,
상기 마이크로프로세서는 HCC(High Core Count) 프로세서를 포함하는,
테스터 시스템.
제10항에 있어서,
상기 복수의 버퍼 중 각각의 버퍼의 크기는 약 32 메가바이트인,
테스터 시스템.
제12항에 있어서,
상기 복수의 버퍼의 크기는 약 16 기가바이트인,
테스터 시스템.
제11항에 있어서,
상기 HCC 프로세서는 PCIE 프로토콜을 지원하고, 상기 하드웨어 인터페이스 보드는 PCIE를 사용하여 상기 복수의 DUT와 통신하는,
테스터 시스템.
제11항에 있어서,
상기 HCC 프로세서는 N개의 코어를 포함하고, N은 규정된 테스트 성능에 기초하여 확장가능한,
테스터 시스템.
제10항에 있어서,
상기 테스트 패턴 데이터는 상기 마이크로프로세서에 의해 알고리즘적으로 생성되는 복수의 테스트 벡터를 포함하는,
테스터 시스템.
제11항에 있어서,
상기 마이크로프로세서는 상기 FIFO 메모리 큐가 가득 차면 상기 FIFO 메모리 큐를 채우는 것을 일시 정지하고, 상기 DMA 엔진은 상기 FIFO 메모리 큐가 비어 있으면 상기 FIFO 메모리 큐로부터 데이터를 읽는 것을 일시 정지하는,
테스터 시스템.
테스터 시스템으로 테스트 대상 장치(DUT)를 테스트하는 방법으로서,
마이크로프로세서를 사용하여 상기 DUT에 인가할 복수의 테스트 패턴 벡터를 자동으로 생성하는 단계와,
상기 마이크로프로세서에 의해 생성된 상기 테스트 패턴 벡터로 제1 단부에서 선입선출(FIFO) 버퍼 요소를 채우는 단계 - 상기 FIFO 버퍼 요소의 복수의 버퍼는 데이터로 채워짐 - 와,
직접 메모리 액세스(DMA) 엔진을 사용하여 제2 단부에서 상기 FIFO 버퍼 요소를 비우는 단계 - 상기 비우는 것은 상기 채우는 것보다 빠르게 수행됨 - 와,
상기 FIFO 버퍼 요소로부터 비워진 테스트 패턴 벡터를 상기 DUT에 인가하여 테스트하는 단계와,
상기 FIFO 버퍼 요소가 가득 차면 상기 테스트 패턴 벡터의 생성을 일시 정지하고 상기 FIFO 버퍼 요소를 채우는 것을 일시 정지하는 단계와,
상기 FIFO 버퍼 요소가 비워지면 상기 FIFO 버퍼 요소를 비우는 것을 일시 중지하는 단계를 포함하는,
방법.
제18항에 있어서,
상기 복수의 버퍼 중 각각의 버퍼의 크기는 약 32 메가바이트이고, 상기 FIFO 버퍼 요소의 크기는 약 16 기가바이트인,
방법.
제18항에 있어서,
상기 FIFO 버퍼 요소의 버퍼 시퀀스를 나타내고, 상기 FIFO 버퍼 요소에 관한 버퍼 공백 정보를 나타내며, 상기 FIFO 버퍼 요소의 상기 프론트 엔드 및 상기 백 엔드를 정의하는 포인터를 나타내기 위한 버퍼 테이블을 유지하는 단계를 더 포함하는,
방법.
컴퓨터 메모리를 위한 데이터 저장 및 검색 시스템으로서,
큐 구조에 따라 상기 메모리를 구성하기 위한 컴퓨터 프로세서를 포함하되,
상기 큐 구조는 복수의 버퍼 - 각각의 상기 버퍼는 태그 필드 및 데이터 필드를 포함함 - 를 포함하고,
상기 복수의 버퍼 중 하나의 버퍼는 상기 컴퓨터 프로세서에 의해 채워지도록 구성되고, 상기 복수의 버퍼 중 다른 버퍼는 직접 메모리 액세스(DMA)에 의해 테스트 대상 장치(DUT)로 전송되는,
데이터 저장 및 검색 시스템.