KR20240037606A - Ovonic threshold switching device and memory device having the ovonic threshold switching device - Google Patents

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KR20240037606A
KR20240037606A KR1020220116322A KR20220116322A KR20240037606A KR 20240037606 A KR20240037606 A KR 20240037606A KR 1020220116322 A KR1020220116322 A KR 1020220116322A KR 20220116322 A KR20220116322 A KR 20220116322A KR 20240037606 A KR20240037606 A KR 20240037606A
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ovonic threshold
znte
crte
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threshold switching
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손현철
김완선
강민규
김재연
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연세대학교 산학협력단
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Abstract

오보닉 문턱 스위칭 소자가 개시된다. 오보닉 문턱 스위칭 소자는 서로 이격된 제1 및 제2 전극층 및 그리고 이들 사이에 배치된 스위칭층을 구비하고, 스위칭층은 ZnTe 및 CrTe 로 이루어진 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성된다.An ovonic threshold switching device is disclosed. The ovonic threshold switching element has first and second electrode layers spaced apart from each other and a switching layer disposed between them, the switching layer being an amorphous chalcogenide-based semiconductor material comprising an alloy made of ZnTe and CrTe. is formed by

Description

오보닉 문턱 스위칭 소자 및 이를 포함하는 메모리 소자{OVONIC THRESHOLD SWITCHING DEVICE AND MEMORY DEVICE HAVING THE OVONIC THRESHOLD SWITCHING DEVICE}OVONIC THRESHOLD SWITCHING DEVICE AND MEMORY DEVICE HAVING THE OVONIC THRESHOLD SWITCHING DEVICE}

본 발명은 금속/비정질 칼코지나이드/금속 접합에서 발생하는 가역적 스위칭 현상을 기반으로 하는 오보닉 문턱 스위칭 소자 및 이를 구비하는 비휘발성 메모리 소자에 관한 것이다.The present invention relates to an ovonic threshold switching device based on a reversible switching phenomenon occurring at a metal/amorphous chalcogenide/metal junction and a non-volatile memory device including the same.

3차원 크로스바 어레이(crossbar array) 구조는 차세대 메모리 소자 구조로서, 간단한 구조, 높은 집적도로 인해 향후 경쟁력이 더욱 높아질 것으로 전망된다. 이러한 경향에 따라 최근 3차원 크로스바 어레이(crossbar array) 배열 비휘발성 메모리의 개발이 가속화 되고 있다. 하지만, 이러한 3차원 크로스바 구조 기반 메모리 소자는 메모리의 리딩(reading) 동작에서 발생하는 누설 전류로 인해 선택소자의 도입이 필수적으로 요구된다.The 3D crossbar array structure is a next-generation memory device structure and is expected to become more competitive in the future due to its simple structure and high integration. According to this trend, the development of 3D crossbar array non-volatile memory has recently accelerated. However, such a memory device based on a three-dimensional crossbar structure necessarily requires the introduction of a selection device due to leakage current generated during the memory reading operation.

한편, 3차원 크로스바 구조 중 1S1R 구조의 경우, 리드 마진(Read margin)과 리드 윈도우(Read window)는 메모리 소자의 VSET 과 선택소자의 VTH 차이에 큰 영향을 받는다. 따라서, 높은 리드 마진(Read margin), 리드 윈도우(Read window)를 얻기 위해서, 메모리 물질에 따른 다양한 셋 전압(set voltage)에 맞춰 임계전압을 조절 가능하고, 메모리 소자와 접합 시 특성을 향상시킬 수 있는 선택소자에 대한 연구가 필요한 실정이다.Meanwhile, in the case of the 1S1R structure among the three-dimensional crossbar structures, the read margin and read window are greatly affected by the difference between V SET of the memory element and V TH of the selection element. Therefore, in order to obtain a high read margin and read window, the threshold voltage can be adjusted according to various set voltages depending on the memory material, and the characteristics can be improved when bonded to the memory device. There is a need for research on available selection elements.

본 발명의 일 목적은 임계 전압이 조절되어 안정적으로 임계 스위칭 동작을 수행할 수 있고 메모리 소자와 접합 시 특성이 향상된 오보닉 문턱 스위칭 소자를 제공하는 것이다.One object of the present invention is to provide an ovonic threshold switching device that can stably perform a threshold switching operation by adjusting the threshold voltage and has improved characteristics when bonded to a memory device.

본 발명의 다른 목적은 상기 오보닉 문턱 스위칭 소자를 구비하는 비휘발성 메모리 소자를 제공하는 것이다.Another object of the present invention is to provide a non-volatile memory device including the ovonic threshold switching device.

본 발명의 일 실시예에 따른 오보닉 문턱 스위칭 소자는, 서로 이격된 제1 및 제2 전극층, 및 상기 제1 및 제2 전극층 사이에 배치되고, ZnTe 및 CrTe 로 이루어진 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성된 스위칭층을 포함할 수 있다.The ovonic threshold switching element according to an embodiment of the present invention includes first and second electrode layers spaced apart from each other, and an amorphous chalcolithic layer disposed between the first and second electrode layers and including an alloy made of ZnTe and CrTe. It may include a switching layer formed of a chalcogenide-based semiconductor material.

일 실시예에 있어서, 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 가질 수 있다.In one embodiment, the amorphous chalcogenide-based semiconductor material may have the composition of Formula 1 below.

[화학식 1][Formula 1]

(ZnTe)x(CrTe)1-x (ZnTe) x (CrTe) 1-x

상기 화학식 1에서, 0 < x < 1 이다.In Formula 1, 0 < x < 1.

일 실시예에 있어서, 상기 화학식 1에서, 0.3 < x < 0.6 일 수 있다.In one embodiment, in Formula 1, 0.3 < x < 0.6.

일 실시예에 있어서, 상기 스위칭층은 ZnTe 타겟 및 CrTe 타겟을 이용한 코-스퍼터링(co-sputtering) 공정을 통해 형성될 수 있다.In one embodiment, the switching layer may be formed through a co-sputtering process using a ZnTe target and a CrTe target.

일 실시예에 있어서, 상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성될 수 있다.In one embodiment, the first and second electrodes are independently selected from aluminum (Al), molybdenum (Mo), tungsten (W), titanium (Ti), platinum (Pt), chromium (Cr), and silicon (Si). ), their nitrides, their carbides, and carbon (C)-based materials.

일 실시예에 있어서, 상기 제1 및 제2 전극 중 적어도 하나는 서로 다른 물질의 적층 구조를 가질 수 있다.In one embodiment, at least one of the first and second electrodes may have a stacked structure of different materials.

한편, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는, 서로 이격된 제1 신호라인 및 제2 신호라인, 상기 제1 신호라인에 전기적으로 연결된 비휘발성 메모리 셀, 및 상기 메모리 셀에 전기적으로 연결된 제1 전극, 상기 제2 신호라인에 전기적으로 연결된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 스위칭층을 구비하는 스위칭 소자를 포함하고, 상기 스위칭층은 ZnTe 및 CrTe 로 이루어진 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성될 수 있다.Meanwhile, a non-volatile memory device according to another embodiment of the present invention includes a first signal line and a second signal line spaced apart from each other, a non-volatile memory cell electrically connected to the first signal line, and a non-volatile memory cell electrically connected to the memory cell. A switching element comprising a first electrode connected, a second electrode electrically connected to the second signal line, and a switching layer disposed between the first electrode and the second electrode, wherein the switching layer is made of ZnTe and CrTe. It may be formed of an amorphous chalcogenide-based semiconductor material containing an alloy.

일 실시예에 있어서, 상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 가질 수 있다.In one embodiment, the amorphous chalcogenide-based semiconductor material may have the composition of Formula 1 below.

[화학식 1][Formula 1]

(ZnTe)x(CrTe)1-x (ZnTe) x (CrTe) 1-x

상기 화학식 1에서, 0 < x < 1 이다.In Formula 1, 0 < x < 1.

일 실시예에 있어서, 상기 화학식 1에서, 0.3 < x < 0.6 일 수 있다.In one embodiment, in Formula 1, 0.3 < x < 0.6.

일 실시예에 있어서, 상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성될 수 있다.In one embodiment, the first and second electrodes are independently selected from aluminum (Al), molybdenum (Mo), tungsten (W), titanium (Ti), platinum (Pt), chromium (Cr), and silicon (Si). ), their nitrides, their carbides, and carbon (C)-based materials.

일 실시예에 있어서, 상기 제1 신호라인은 제1 방향으로 연장되고, 상기 제2 신호라인은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.In one embodiment, the first signal line may extend in a first direction, and the second signal line may extend in a second direction intersecting the first direction.

일 실시예에 있어서, 상기 메모리 셀은 PRAM(Phase change Random Access Memory) 또는 RRAM(Resistive switching Random Access Memory)을 포함할 수 있다.In one embodiment, the memory cell may include Phase change Random Access Memory (PRAM) or Resistive switching Random Access Memory (RRAM).

본 발명에 따르면, ZnTe-CrTe 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 오보닉 문턱 스위칭 소자를 구현함으로써, 메모리 물질에 따른 다양한 셋 전압(set voltage)에 맞춰 임계전압을 조절 가능하며, 이로 인해 개선된 리드 마진(Read margin), 리드 윈도우(Read window) 를 통해 메모리 소자의 누설 전류를 억제할 수 있다.According to the present invention, by implementing an ovonic threshold switching element with an amorphous chalcogenide-based semiconductor material containing ZnTe-CrTe alloy, the threshold voltage can be adjusted according to various set voltages depending on the memory material. As a result, leakage current of memory devices can be suppressed through improved read margin and read window.

따라서, 메모리 소자 구동 시 우수한 신뢰도와 균일도(Uniformity) 특성을 나타낼 수 있으며, 개인 컴퓨터, 데이터 센터 등 비휘발성 메모리가 사용되는 모든 분야에 적용될 수 있다.Therefore, it can exhibit excellent reliability and uniformity characteristics when driving memory elements, and can be applied to all fields where non-volatile memory is used, such as personal computers and data centers.

도 1a는 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자(Ovonic threshold switching device)를 설명하기 위한 단면도이다.
도 1b는 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자를 설명하기 위한 사시도이다.
도 2는 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자의 제조 방법을 설명하기 위한 개략도이다.
도 3은 실시예 1, 비교예 1, 2의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이다.
도 4는 실시예 1, 비교예 1, 2의 오보닉 문턱 스위칭 소자에 대해 측정된 임계전압(VTH)을 나타낸 그래프이다.
도 5는 실시예 1, 비교예 1, 2의 오보닉 문턱 스위칭 소자에 대해 DC 사이클에 따른 Ion 및 Ioff 변화를 측정한 그래프이다.
도 6은 CrTe-ZnTe 합금의 형성 시에 CrTe 과 ZnTe 의 조성비를 다르게 조절하여 제조한 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
FIG. 1A is a cross-sectional view illustrating an ovonic threshold switching device according to an embodiment of the present invention.
Figure 1b is a perspective view for explaining an ovonic threshold switching device according to an embodiment of the present invention.
Figure 2 is a schematic diagram illustrating a method of manufacturing an ovonic threshold switching element according to an embodiment of the present invention.
Figure 3 is a voltage-current graph measured for the ovonic threshold switching device of Example 1 and Comparative Examples 1 and 2.
Figure 4 is a graph showing the threshold voltage (V TH ) measured for the ovonic threshold switching device of Example 1 and Comparative Examples 1 and 2.
Figure 5 is a graph measuring I on and I off changes according to the DC cycle for the ovonic threshold switching devices of Example 1 and Comparative Examples 1 and 2.
Figure 6 is a voltage-current graph measured for an ovonic threshold switching device manufactured by differently adjusting the composition ratio of CrTe and ZnTe when forming a CrTe-ZnTe alloy.
Figure 7 is a perspective view to explain a non-volatile memory device according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. Since the present invention can be subject to various changes and can have various forms, specific embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, and should be understood to include all changes, equivalents, and substitutes included in the spirit and technical scope of the present invention. While describing each drawing, similar reference numerals are used for similar components. In the attached drawings, the dimensions of the structures are enlarged from the actual size for clarity of the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments and are not intended to limit the invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, terms such as “comprise” or “have” are intended to designate the presence of features, numbers, steps, operations, components, or a combination thereof described in the specification, but are not intended to indicate the presence of one or more other features or numbers. It should be understood that this does not exclude in advance the possibility of the existence or addition of steps, operations, components, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the technical field to which the present invention pertains. Terms defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and unless explicitly defined in the present application, should not be interpreted in an ideal or excessively formal sense. No.

도 1a는 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자(Ovonic threshold switching device)를 설명하기 위한 단면도이고, 도 1b는 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자(Ovonic threshold switching device)를 설명하기 위한 사시도이다.FIG. 1A is a cross-sectional view illustrating an Ovonic threshold switching device according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view showing an Ovonic threshold switching device according to an embodiment of the present invention. This is a perspective view for explanation.

도 1a 및 1b를 참조하면, 본 발명의 실시예에 따른 오보닉 문턱 스위칭 소자(100)는 제1 전극(110), 제2 전극(120) 및 스위칭층(130)을 포함한다. Referring to FIGS. 1A and 1B, the ovonic threshold switching element 100 according to an embodiment of the present invention includes a first electrode 110, a second electrode 120, and a switching layer 130.

상기 제1 및 제2 전극(110, 120)은 서로 이격되게 배치되고, 전기 전도성 물질로 형성될 수 있다. 예를 들면, 상기 제1 및 제2 전극(110, 120)은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물이나 탄화물, 탄소(C)계 물질 등으로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성될 수 있다. 상기 탄소계 물질은 흑연, 탄소 나노 튜브, 그래핀 등을 포함할 수 있다. 한편, 상기 제1 전극(110)을 형성하는 물질과 상기 제2 전극(120)을 형성하는 물질은 서로 동일할 수도 있고, 서로 다를 수도 있다. 또한, 상기 제1 전극층(110) 또는 상기 제2 전극층(120)은 상기의 물질들 중 서로 다른 물질의 적층 구조를 가질 수 있다.The first and second electrodes 110 and 120 may be spaced apart from each other and may be made of an electrically conductive material. For example, the first and second electrodes 110 and 120 are independently formed of aluminum (Al), molybdenum (Mo), tungsten (W), titanium (Ti), platinum (Pt), chromium (Cr), It may be formed of one or more materials selected from the group consisting of silicon (Si), their nitrides or carbides, and carbon (C)-based materials. The carbon-based material may include graphite, carbon nanotubes, graphene, etc. Meanwhile, the material forming the first electrode 110 and the material forming the second electrode 120 may be the same or different from each other. Additionally, the first electrode layer 110 or the second electrode layer 120 may have a stacked structure of different materials among the above materials.

상기 스위칭층(130)은 ZnTe 및 CrTe 로 이루어진 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성될 수 있다.The switching layer 130 may be formed of an amorphous chalcogenide-based semiconductor material containing an alloy made of ZnTe and CrTe.

일 실시예에 있어서, 상기 스위칭층(130)은 하기 화학식 1의 조성을 갖는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성될 수 있다. In one embodiment, the switching layer 130 may be formed of an amorphous chalcogenide-based semiconductor material having the composition of Formula 1 below.

[화학식 1][Formula 1]

(ZnTe)x(CrTe)1-x (ZnTe) x (CrTe) 1-x

상기 화학식 1에서, 0 < x < 1 이다.In Formula 1, 0 < x < 1.

일 실시예에 있어서, 상기 스위칭층(130)이 상기 화학식 1의 조성을 갖는 물질로 형성되는 경우, 스위칭층(130)의 ZnTe 의 몰비율(상기 화학식 1의 x)이 증가할수록 스위칭 소자(100)의 임계 전압은 증가하고, Ioff 는 감소하는 특성을 나타낼 수 있다. 따라서, 본 발명에 따르면, 스위칭층(130)을 형성하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질의 ZnTe 및 CrTe 의 조성비를 적절하게 조절하여 임계 전압을 조절하고 다양한 set 전압(Vset)을 가지는 메모리 소자와의 접합성을 향상시킬 수 있다. 바람직하게는, 상기 화학식 1의 x 는 몰비율로, 0.3 < x < 0.6 일 수 있다.In one embodiment, when the switching layer 130 is formed of a material having the composition of Formula 1, as the molar ratio of ZnTe (x in Formula 1) of the switching layer 130 increases, the switching element 100 The threshold voltage of increases and I off may decrease. Therefore, according to the present invention, the threshold voltage is adjusted by appropriately adjusting the composition ratio of ZnTe and CrTe of the amorphous chalcogenide-based semiconductor material forming the switching layer 130 and has various set voltages (V set ). Bonding properties with memory elements can be improved. Preferably, x in Formula 1 may be a molar ratio of 0.3 < x < 0.6.

일 실시예에 있어서, 상기 스위칭층(130)은 ZnTe 타겟 및 CrTe 타겟을 동시에 이용한 코스퍼터링(Co-sputtering) 공정 또는 상기 타겟들을 이용한 일반 스퍼터링 공정을 통해 제조될 수 있다.In one embodiment, the switching layer 130 may be manufactured through a co-sputtering process using a ZnTe target and a CrTe target simultaneously, or a general sputtering process using the targets.

이하에서는 본 발명의 일부 실시예에 대해 상술한다. 다만, 하기 실시예는 본 발명의 일부 실시예에 불과한 것으로서, 본 발명의 범위가 하기의 실시예에 한정되는 것으로 해석되어서는 아니된다. Below, some embodiments of the present invention will be described in detail. However, the following examples are only some examples of the present invention and should not be construed as limiting the scope of the present invention to the following examples.

[실시예 1][Example 1]

75 nm 두께의 TiN 하부 전극 상에 감광제(PR)를 스핀코팅한 후, 마스크 얼라이너를 이용하여 UV를 조사하였다. 이후, 감광제(PR)을 스트립하여 MIM 구조 형성을 위한 패터닝을 진행하였다.After spin coating a photoresist (PR) on a 75 nm thick TiN lower electrode, UV was irradiated using a mask aligner. Afterwards, the photoresist (PR) was stripped and patterning was performed to form the MIM structure.

다음으로, ZnTe 타겟 및 CrTe 타겟을 이용한 RF 마그네트론 코스퍼터링(Co-sputtering) 공정을 통해 30nm 두께의 ZnTe-CrTe 합금 박막을 형성하고, 이어서 상기 합금 박막 상에, 질소 대기 하에서 Ti 금속 타겟을 이용한 DC 마그네트론 스퍼터링 공정을 통해 100 nm 두께의 TiN 상부 전극을 형성하고, 리프트 오프 방식을 통해 감광제(PR)를 제거하여 오보닉 문턱 스위칭 소자를 제조하였다. (도 2 참조) 제조된 스위칭 소자는 약 220 nm x 220 nm 의 면적을 갖는다.Next, ZnTe A 30 nm thick ZnTe-CrTe alloy thin film was formed through an RF magnetron co-sputtering process using a target and a CrTe target, and then a DC magnetron sputtering process using a Ti metal target was performed on the alloy thin film under a nitrogen atmosphere. A 100-nm-thick TiN upper electrode was formed through a 100-nm-thick TiN upper electrode, and the photoresist (PR) was removed through a lift-off method to manufacture an ovonic threshold switching device. (See Figure 2) The manufactured switching element has an area of approximately 220 nm x 220 nm.

[비교예 1][Comparative Example 1]

75 nm 두께의 TiN 하부 전극 상에 실시예 1과 동일한 패터닝 공정을 수행하고, ZnTe 타겟을 이용한 RF 마그네트론 스퍼터링 공정을 통해 30nm 두께의 단일 ZnTe 박막을 형성한 후, 그 위에 실시예 1과 동일하게 100 nm 두께의 TiN 상부 전극을 형성하고, 리프트 오프 방식을 통해 감광제(PR)를 제거하여 오보닉 문턱 스위칭 소자를 제조하였다.The same patterning process as Example 1 was performed on a 75 nm thick TiN lower electrode, and the ZnTe After forming a single ZnTe thin film with a thickness of 30 nm through an RF magnetron sputtering process using a target, a TiN upper electrode with a thickness of 100 nm was formed on it in the same manner as in Example 1, and the photoresist (PR) was removed through a lift-off method. Thus, an ovonic threshold switching device was manufactured.

[비교예 2][Comparative Example 2]

75 nm 두께의 TiN 하부 전극 상에 실시예 1과 동일한 패터닝 공정을 수행하고, CrTe 타겟을 이용한 RF 마그네트론 스퍼터링 공정을 통해 30nm 두께의 단일 CrTe 박막을 형성한 후, 그 위에 실시예 1과 동일하게 100 nm 두께의 TiN 상부 전극을 형성하고, 리프트 오프 방식을 통해 감광제(PR)를 제거하여 오보닉 문턱 스위칭 소자를 제조하였다.The same patterning process as Example 1 was performed on a 75 nm thick TiN lower electrode, and CrTe After forming a single CrTe thin film with a thickness of 30 nm through an RF magnetron sputtering process using a target, a 100 nm thick TiN upper electrode was formed on it in the same manner as in Example 1, and the photoresist (PR) was removed through a lift-off method. Thus, an ovonic threshold switching device was manufactured.

[실험예 1][Experimental Example 1]

도 3은 실시예 1, 비교예 1, 2의 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이다. 도 3의 그래프는 0V에서 +3V까지 전압을 상승시킨 후 다시 0V로 전압을 감소시키고, 이어서 -3V까지 전압을 추가로 감소시킨 후 0V까지 전압을 상승시키는 과정을 수행하여 측정된 결과이다. Figure 3 is a voltage-current graph measured for the ovonic threshold switching device of Example 1 and Comparative Examples 1 and 2. The graph in Figure 3 is the result measured by increasing the voltage from 0V to +3V, then decreasing the voltage again to 0V, then further decreasing the voltage to -3V, and then increasing the voltage to 0V.

도 3을 참조하면, 단일 ZnTe 박막을 포함하는 비교예 1 소자(a)의 경우, 임계전압(VTH)는 1.1 V, 유지전압(VH)는 0.7V 로 측정되었고, 단일 CrTe 박막을 포함하는 비교예 2 소자(c)의 경우 임계전압(VTH)은 0.6V, 유지전압(VH)는 0.5V 로 측정된 결과를 확인할 수 있다. 반면, 본 발명의 실시예 1에 따른 ZnTe-CrTe 합금 박막 소자(b)의 경우, 임계전압(VTH)은 0.7V, 유지전압(VH)은 0.5V 로 측정된 결과를 보였다. 이러한 결과를 통해, ZnTe-CrTe 합금 박막을 통해 스위칭 소자의 임계전압(VTH)을 적절히 조절할 수 있음을 확인하였다.Referring to FIG. 3, in the case of Comparative Example 1 device (a) including a single ZnTe thin film, the threshold voltage (V TH ) was measured to be 1.1 V, the sustain voltage (V H ) was measured to be 0.7 V, and the device included a single CrTe thin film. In the case of device (c) of Comparative Example 2, the measured results can be confirmed as the threshold voltage (V TH ) of 0.6V and the maintenance voltage (V H ) of 0.5V. On the other hand, in the case of the ZnTe-CrTe alloy thin film device (b) according to Example 1 of the present invention, the threshold voltage (V TH ) was measured to be 0.7V and the sustain voltage (V H ) was measured to be 0.5V. Through these results, it was confirmed that the threshold voltage (V TH ) of the switching element can be appropriately adjusted through the ZnTe-CrTe alloy thin film.

[실험예 2][Experimental Example 2]

도 4는 실시예 1, 비교예 1, 2의 오보닉 문턱 스위칭 소자에 대해 측정된 임계전압(VTH)을 나타낸 그래프이고, 도 5는 실시예 1, 비교예 1, 2의 오보닉 문턱 스위칭 소자에 대해 DC 사이클에 따른 Ion 및 Ioff 변화를 측정한 그래프이다.Figure 4 is a graph showing the threshold voltage (V TH ) measured for the ovonic threshold switching device of Example 1 and Comparative Examples 1 and 2, and Figure 5 is a graph showing the ovonic threshold switching device of Example 1 and Comparative Examples 1 and 2. This is a graph measuring the I on and I off changes according to the DC cycle for the device.

도 4를 참조하면, 실시예 1((CrTe)0.43-(ZnTe)0.57), 비교예 1(ZnTe), 비교예 2(CrTe)의 오보닉 문턱 스위칭 소자의 임계전압(VTh)의 차이를 확인할 수 있다.Referring to FIG. 4, the difference in threshold voltage (V Th ) of the ovonic threshold switching elements of Example 1 ((CrTe) 0.43 - (ZnTe) 0.57 ), Comparative Example 1 (ZnTe), and Comparative Example 2 (CrTe) is You can check it.

한편, 도 5를 참조하면, 단일 ZnTe 박막을 포함하는 비교예 1소자의 경우 Ioff 가 10 nA 이고, 단일 CrTe 박막을 포함하는 비교예 2 소자의 경우 50 μA 이며, 본 발명의 실시예 1에 따른 ZnTe-CrTe 합금 박막 소자의 경우 약 5 μA 인 것을 확인할 수 있다. 이러한 결과를 보면, ZnTe 및 CrTe 합금 박막을 통해 임계전압(VTh)과 Ioff 를 적절히 조절할 수 있음을 알 수 있다.Meanwhile, referring to FIG. 5, I off is 10 nA for the device of Comparative Example 1 including a single ZnTe thin film, and 50 μA for the device of Comparative Example 2 including a single CrTe thin film. In Example 1 of the present invention, I off is 10 nA. In the case of the ZnTe-CrTe alloy thin film device, it can be confirmed that it is about 5 μA. Looking at these results, it can be seen that the threshold voltage (V Th ) and I off can be appropriately adjusted through ZnTe and CrTe alloy thin films.

[실험예 3][Experimental Example 3]

도 6은 CrTe-ZnTe 합금의 형성 시에 CrTe 과 ZnTe 의 조성비를 다르게 조절하여 제조한 오보닉 문턱 스위칭 소자에 대해 측정된 전압-전류 그래프이다.Figure 6 is a voltage-current graph measured for an ovonic threshold switching device manufactured by differently adjusting the composition ratio of CrTe and ZnTe when forming a CrTe-ZnTe alloy.

도 6을 보면, (CrTe)0.68(ZnTe)0.32 합금으로 형성된 오보닉 문턱 스위칭 소자에 비해, (CrTe)0.43(ZnTe)0.57 합금으로 형성된 오보닉 문턱 스위칭 소자의 임계전압(VTh)은 증가하고, Ioff 는 감소하는 결과를 확인할 수 있다.Looking at Figure 6, compared to the ovonic threshold switching element formed of (CrTe) 0.68 (ZnTe) 0.32 alloy, the threshold voltage (V Th ) of the ovonic threshold switching element formed of (CrTe) 0.43 (ZnTe) 0.57 alloy increases. , I off can confirm the decreasing result.

또한, 단일 ZnTe 박막, 단일 CrTe 박막으로 각각 이루어진 비교예 1, 2의 오보닉 문턱 스위칭 소자의 결과와 비교하면, 스위칭층의 ZnTe 몰비율이 증가함에 따라 임계전압(VTH)은 증가하고, Ioff 는 감소하는 경향을 나타냈다.In addition, compared to the results of the ovonic threshold switching devices of Comparative Examples 1 and 2, which were composed of a single ZnTe thin film and a single CrTe thin film, respectively, as the ZnTe molar ratio of the switching layer increases, the threshold voltage (V TH ) increases, I off showed a decreasing trend.

도 7은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다. Figure 7 is a perspective view to explain a non-volatile memory device according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자(1000)는 메모리 셀(1100), 스위칭 소자(1200), 제1 신호라인(1300) 및 제2 신호 라인(1400)을 포함한다. 상기 메모리 셀(1100)과 상기 스위칭 소자(1200)는 상기 제1 신호라인(1300)과 상기 제2 신호라인(1400) 사이에 배치될 수 있다. Referring to FIG. 7, a non-volatile memory device 1000 according to an embodiment of the present invention includes a memory cell 1100, a switching device 1200, a first signal line 1300, and a second signal line 1400. do. The memory cell 1100 and the switching element 1200 may be disposed between the first signal line 1300 and the second signal line 1400.

상기 메모리 셀(1100)은 비휘발성(Non-volatile) 특성을 갖는 PRAM(Phase change Random Access Memory), RRAM(Resistive switching Random Access Memory) 등을 포함할 수 있고, 그 구조나 재료가 특별히 제한되지 않는다. 상기 메모리 셀(1100)은 상기 제1 신호라인(1300)과 전기적으로 연결될 수 있다. The memory cell 1100 may include PRAM (Phase change Random Access Memory), RRAM (Resistive switching Random Access Memory), etc., which have non-volatile characteristics, and its structure or material is not particularly limited. . The memory cell 1100 may be electrically connected to the first signal line 1300.

상기 스위칭 소자(1200)는 제1 전극(1210), 제2 전극(1220) 및 스위칭층(1230)을 포함할 수 있다. 상기 스위칭 소자(1200)의 제1 전극(1210), 제2 전극(1220) 및 스위칭층(1230)은 도 1을 참조하여 설명한 오보닉 문턱 스위칭 소자(100)의 제1 전극(110), 제2 전극(120) 및 스위칭층(130)과 각각 실질적으로 동일하므로, 이하에서는 이들에 대한 중복된 상세한 설명은 생략한다. The switching element 1200 may include a first electrode 1210, a second electrode 1220, and a switching layer 1230. The first electrode 1210, the second electrode 1220, and the switching layer 1230 of the switching element 1200 are the first electrode 110 and the second electrode 1230 of the ovonic threshold switching element 100 described with reference to FIG. 1. Since they are substantially the same as the two electrodes 120 and the switching layer 130, detailed detailed descriptions thereof will be omitted below.

상기 스위칭 소자(1200)은 상기 메모리 셀(1100)과 상기 제2 신호라인(1400) 사이에 배치될 수 있고, 상기 스위칭 소자(1200)의 제1 전극(1210)은 상기 메모리 셀(1100)과 전기적으로 연결될 수 있고, 상기 스위칭 소자(1200)의 제2 전극(1220)은 상기 제2 신호라인(1400)에 전기적으로 연결될 수 있다. The switching element 1200 may be disposed between the memory cell 1100 and the second signal line 1400, and the first electrode 1210 of the switching element 1200 is connected to the memory cell 1100 and the second signal line 1400. It may be electrically connected, and the second electrode 1220 of the switching element 1200 may be electrically connected to the second signal line 1400.

상기 제1 신호라인(1300)과 상기 제2 신호라인(1400)은 서로 교차하는 방향으로 연장될 수 있다. 예를 들면, 상기 제1 신호라인(1300)은 제1 방향(X)으로 연장될 수 있고, 상기 제2 신호라인(1400)은 상기 제1 방향과 직교하는 제2 방향(Y)으로 연장될 수 있다. The first signal line 1300 and the second signal line 1400 may extend in a direction that intersects each other. For example, the first signal line 1300 may extend in a first direction (X), and the second signal line 1400 may extend in a second direction (Y) perpendicular to the first direction. You can.

한편, 도 7에는 상기 제1 신호라인(1300)이 하나의 메모리 셀(1100)과 전기적으로 연결되고 상기 제2 신호라인(1400)된 것으로 도시되어 있으나, 상기 제1 신호라인(1300)은 상기 제2 방향(Y)을 따라 일렬로 배치된 복수의 메모리 셀들과 전기적으로 연결될 수 있다. 그리고 도 7에는 상기 제2 신호라인(1400)이 하나의 스위칭 소자(1200)와 전기적으로 연결된 것으로 도시되어 있으나, 상기 제2 신호라인(1400)은 상기 제1 방향(X)을 따라 일렬로 배치된 복수의 스위칭 소자들과 전기적으로 연결될 수 있다. Meanwhile, in FIG. 7, the first signal line 1300 is shown as being electrically connected to one memory cell 1100 and the second signal line 1400, but the first signal line 1300 is connected to the second signal line 1400. It may be electrically connected to a plurality of memory cells arranged in a row along the second direction (Y). And in FIG. 7, the second signal line 1400 is shown as being electrically connected to one switching element 1200, but the second signal line 1400 is arranged in a row along the first direction (X). It can be electrically connected to a plurality of switching elements.

종래 3차원 크로스바 배열 구조의 비휘발성 메모리 소자에 있어서, 메모리 셀은 2 단자 소자로서 인접한 주변 메모리 셀들로부터의 스니크 전류(sneak current) 등에 의해 영향을 받아서 상기 메모리 셀에 저장된 정보를 리딩(reading)하는 과정에서 오류를 발생시키는 문제점이 존재하였다. In the conventional non-volatile memory device with a three-dimensional crossbar array structure, the memory cell is a two-terminal device and is influenced by sneak current from adjacent peripheral memory cells, etc. to read the information stored in the memory cell. There was a problem that caused an error in the process.

하지만, 본 발명에서와 같이, 오보닉 문턱 스위칭 동작을 수행하는 스위칭 소자(1200)를 적용하는 경우, 인접한 주변 메모리 셀들과의 간섭 현상을 최소화하여 상기 스니크 전류(sneak current)에 의한 영향을 제거할 수 있고, 상기 메모리 셀(1100)을 프로그래밍 할 때 높은 전류를 흘려 프로그래밍을 가능하게 할 수 있다. However, as in the present invention, when applying the switching element 1200 that performs an ovonic threshold switching operation, interference with adjacent peripheral memory cells is minimized to eliminate the influence of the sneak current. When programming the memory cell 1100, a high current can be passed to enable programming.

본 발명에 따르면, ZnTe-CrTe 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 오보닉 문턱 스위칭 소자를 구현함으로써, 메모리 물질에 따른 다양한 셋 전압(set voltage)에 맞춰 임계전압을 조절 가능하며, 이로 인해 개선된 리드 마진(Read margin), 리드 윈도우(Read window) 를 통해 메모리 소자의 누설 전류를 억제할 수 있다.According to the present invention, by implementing an ovonic threshold switching element with an amorphous chalcogenide-based semiconductor material containing ZnTe-CrTe alloy, the threshold voltage can be adjusted according to various set voltages depending on the memory material. As a result, leakage current of memory devices can be suppressed through improved read margin and read window.

따라서, 메모리 소자 구동 시 우수한 신뢰도와 균일도(Uniformity) 특성을 나타낼 수 있으며, 개인 컴퓨터, 데이터 센터 등 비휘발성 메모리가 사용되는 모든 분야에 적용될 수 있다.Therefore, it can exhibit excellent reliability and uniformity characteristics when driving memory elements, and can be applied to all fields where non-volatile memory is used, such as personal computers and data centers.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the present invention has been described above with reference to preferred embodiments, those skilled in the art can make various modifications and changes to the present invention without departing from the spirit and scope of the present invention as set forth in the following patent claims. You will understand that it is possible.

100: 오보닉 문턱 스위칭 소자 110, 1210: 제1 전극
120, 1220: 제2 전극 130, 1230: 스위칭층
1000: 비휘발성 메모리 소자 1100: 메모리 셀
1200: 스위칭 소자 1300: 제1 신호라인
1400: 제2 신호라인
100: ovonic threshold switching element 110, 1210: first electrode
120, 1220: second electrode 130, 1230: switching layer
1000: non-volatile memory element 1100: memory cell
1200: switching element 1300: first signal line
1400: 2nd signal line

Claims (12)

서로 이격된 제1 및 제2 전극층; 및
상기 제1 및 제2 전극층 사이에 배치되고, ZnTe 및 CrTe 로 이루어진 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성된 스위칭층을 포함하는,
오보닉 문턱 스위칭 소자.
first and second electrode layers spaced apart from each other; and
Disposed between the first and second electrode layers, comprising a switching layer formed of an amorphous chalcogenide-based semiconductor material containing an alloy made of ZnTe and CrTe,
Ovonic threshold switching element.
제1항에 있어서,
상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 갖는 것을 특징으로 하는, 오보닉 문턱 스위칭 소자:
[화학식 1]
(ZnTe)x(CrTe)1-x
상기 화학식 1에서, 0 < x < 1 이다.
According to paragraph 1,
The amorphous chalcogenide-based semiconductor material is an ovonic threshold switching device, characterized in that it has the composition of the following formula (1):
[Formula 1]
(ZnTe) x (CrTe) 1-x
In Formula 1, 0 < x < 1.
제2항에 있어서,
상기 화학식 1에서, 0.3 < x < 0.6 인 것을 특징으로 하는,
오보닉 문턱 스위칭 소자.
According to paragraph 2,
In Formula 1, characterized in that 0.3 < x < 0.6,
Ovonic threshold switching element.
제2항에 있어서,
상기 스위칭층은 ZnTe 타겟 및 CrTe 타겟을 이용한 코-스퍼터링(co-sputtering) 공정을 통해 형성된 것을 특징으로 하는, 오보닉 문턱 스위칭 소자.
According to paragraph 2,
An ovonic threshold switching device, wherein the switching layer is formed through a co-sputtering process using a ZnTe target and a CrTe target.
제1항에 있어서,
상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성된 것을 특징으로 하는, 오보닉 문턱 스위칭 소자.
According to paragraph 1,
The first and second electrodes are independently selected from aluminum (Al), molybdenum (Mo), tungsten (W), titanium (Ti), platinum (Pt), chromium (Cr), silicon (Si), and nitrides thereof, An ovonic threshold switching element, characterized in that it is formed of one or more materials selected from the group consisting of carbides and carbon (C)-based materials.
제5항에 있어서,
상기 제1 및 제2 전극 중 적어도 하나는 서로 다른 물질의 적층 구조를 갖는 것을 특징으로 하는, 오보닉 문턱 스위칭 소자.
According to clause 5,
An ovonic threshold switching element, characterized in that at least one of the first and second electrodes has a stacked structure of different materials.
서로 이격된 제1 신호라인 및 제2 신호라인;
상기 제1 신호라인에 전기적으로 연결된 비휘발성 메모리 셀; 및
상기 메모리 셀에 전기적으로 연결된 제1 전극, 상기 제2 신호라인에 전기적으로 연결된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 스위칭층을 구비하는 스위칭 소자를 포함하고,
상기 스위칭층은 ZnTe 및 CrTe 로 이루어진 합금을 포함하는 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질로 형성된 것을 특징으로 하는, 비휘발성 메모리 소자.
a first signal line and a second signal line spaced apart from each other;
a non-volatile memory cell electrically connected to the first signal line; and
A switching element including a first electrode electrically connected to the memory cell, a second electrode electrically connected to the second signal line, and a switching layer disposed between the first electrode and the second electrode,
A non-volatile memory device, wherein the switching layer is formed of an amorphous chalcogenide-based semiconductor material containing an alloy made of ZnTe and CrTe.
제7항에 있어서,
상기 비정질 칼코지나이드(chalcogenide) 기반 반도체 물질은 하기 화학식 1의 조성을 갖는 것을 특징으로 하는, 비휘발성 메모리 소자:
[화학식 1]
(ZnTe)x(CrTe)1-x
상기 화학식 1에서, 0 < x < 1 이다.
In clause 7,
A non-volatile memory device, characterized in that the amorphous chalcogenide-based semiconductor material has the composition of the following formula (1):
[Formula 1]
(ZnTe) x (CrTe) 1-x
In Formula 1, 0 < x < 1.
제8항에 있어서,
상기 화학식 1에서, 0.3 < x < 0.6 인 것을 특징으로 하는,
비휘발성 메모리 소자.
According to clause 8,
In Formula 1, characterized in that 0.3 < x < 0.6,
Non-volatile memory device.
제7항에 있어서,
상기 제1 및 제2 전극은 서로 독립적으로 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 플레티늄(Pt), 크로뮴(Cr), 규소(Si), 이들의 질화물, 이들의 탄화물 및 탄소(C)계 물질로 이루어진 그룹으로부터 선택된 하나 이상의 물질로 형성된 것을 특징으로 하는, 비휘발성 메모리 소자.
In clause 7,
The first and second electrodes are independently selected from aluminum (Al), molybdenum (Mo), tungsten (W), titanium (Ti), platinum (Pt), chromium (Cr), silicon (Si), and nitrides thereof, A non-volatile memory device, characterized in that it is formed of one or more materials selected from the group consisting of carbides and carbon (C)-based materials.
제7항에 있어서,
상기 제1 신호라인은 제1 방향으로 연장되고, 상기 제2 신호라인은 상기 제1 방향과 교차하는 제2 방향으로 연장된 것을 특징으로 하는, 비휘발성 메모리 소자.
In clause 7,
The first signal line extends in a first direction, and the second signal line extends in a second direction intersecting the first direction.
제7항에 있어서,
상기 메모리 셀은 PRAM(Phase change Random Access Memory) 또는 RRAM(Resistive switching Random Access Memory)을 포함하는 것을 특징으로 하는, 비휘발성 메모리 소자.
In clause 7,
A non-volatile memory device, wherein the memory cell includes PRAM (Phase change Random Access Memory) or RRAM (Resistive switching Random Access Memory).
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