KR20240034035A - Aclr 조정 가능한 전자 장치 및 그 동작 방법 - Google Patents

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유경우
임형선
최홍민
허준회
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삼성전자주식회사
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Abstract

본 발명에 따르면, 입력 신호를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호를 생성하는 전치 왜곡기; 상기 전치 왜곡 신호를 증폭하여 출력 신호를 생성하는 전력 증폭기; 상기 입력 신호와 상기 출력 신호 간 NMSE를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 오류 정정부; 및 상기 NMSE가 최소화되면 동작하며, 상기 출력 신호로부터 ACLR을 계산하고 상기 ACLR에 기초하여 정의되는 비용함수를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 ACLR 조정부를 포함하는 전자 장치이다.

Description

ACLR 조정 가능한 전자 장치 및 그 동작 방법{ACLR ADJUSTABLE ELECTRONIC DEVICE AND OPERATION METHOD THEREFOR}
본 발명은 ACLR 조정 가능한 전자 장치 및 그 동작 방법에 관한 것이다.
스마트폰, 태블릿, IoT(Internet of Things) 장치와 같은 다양한 무선 통신 장치들은 무선 신호의 전력을 증폭하기 위한 전력 증폭기(Power Amplifier, PA)를 포함한다. 전력 증폭기는 비선형 특성을 가지므로, 전력 증폭기를 거치는 무선 신호는 목표 채널 주변의 인접 채널에 간섭을 발생시킨다. 인접 채널 누설비(Adjacent Channel Leakage Ratio, ACLR)는 상술한 간섭량을 측정하기 위한 파라미터로 정의되며, 간섭량이 특정 수치를 넘지 않도록 ACLR 값이 규제된다. 예컨대, 5G 통신 시스템의 경우, FR(Frequency Range) 1에서는 ACLR 값이 -31dB(PC(Power Class) 2) 또는 -30dB(PC3) 보다 작아야 한다.
상술한 ACLR을 조절하기 위하여, 전력 증폭기의 비선형성을 디지털 도메인에서 보상하는 DPD(Digital Pre-Distortion) 기법이 있다. DPD 기법은 전력 증폭기의 전압이나 소모 전류를 증가시키지 않고도 전력 증폭기의 비선형성을 보상할 수 있다. 그러나, 기존의 DPD 기법들은 비선형성의 보상을 위하여 NMSE(Normalized Mean Square Error)를 최소화하도록 설계되며, ACLR 최소화를 고려하지 않았다.
본 발명은 상술한 과제를 해결하기 위한 것으로서, 본 발명의 목적은　입력 신호와 출력 신호 간에 NMSE를 최소화하면서도 ACLR의 감소 또는 재조정하여 전력 증폭기의 비선형성을 해소할 수 있는 전자 장치 및 그 동작방법을 제공하는데 있다.
본 발명의 일 실시예로, 입력 신호를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호를 생성하는 전치 왜곡기; 상기 전치 왜곡 신호를 증폭하여 출력 신호를 생성하는 전력 증폭기; 상기 입력 신호와 상기 출력 신호 간 NMSE를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 오류 정정부; 및 상기 NMSE가 최소화되면 동작하며, 상기 출력 신호로부터 ACLR을 계산하고 상기 ACLR에 기초하여 정의되는 비용함수를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 ACLR 조정부를 포함하는 전자 장치이다.
예를 들어, 상기 전치 왜곡 신호 및 상기 출력 신호로부터 상기 전력 증폭기를 상기 전치 왜곡 계수에 관한 함수로 모델링하는 전력 증폭기 모델링부를 더 포함할 수 있다.
예를 들어, 상기 비용함수는 상기 출력 신호의 목표 채널을 기준으로 저대역 인접 채널의 ACLR로 정의되는 ACLRL과 고대역 인접 채널의 ACLR로 정의되는 ACLRH 및 상기 비용함수의 가중치로 정의될 수 있다.
예를 들어, 상기 ACLR 조정부는 상기 가중치를 상대적으로 크게 설정하여 상기 ACLRL과 상기 ACLRH의 합을 최소화하도록 상기 비용함수를 정의하고, 상기 가중치를 상대적으로 작게 설정하여 상기 ACLRL과 상기 ACLRH의 차이를 최소화하도록 상기 비용함수를 정의할 수 있다.
예를 들어, 상기 NMSE가 최소화되면 상기 오류 정정부는 비활성화되도록 구성되고, 상기 ACLR 조정부는 활성화되도록 구성될 수 있다.
예를 들어, 상기 ACLR 조정부는, 상기 전치 왜곡 계수의 업데이트 시, 업데이트 시점인 k+1(여기서, k는 자연수임) 시점에 대응되는 NMSE와 NMSE 임계값을 비교하고, 상기 k+1 시점에 대응되는 전치 왜곡 계수와 k 시점에 대응되는 전치 왜곡 계수 간 차이 값을 계수 임계값과 비교할 수 있다.
예를 들어, 상기 ACLR 조정부는 상기 k+1 시점에 대응되는 NMSE가 상기 NMSE 임계값 미만인 조건 및 상기 차이 값이 상기 계수 임계값 미만인 조건 중 적어도 하나를 만족하면 상기 전치 왜곡 계수의 업데이트를 중단할 수 있다.
본 발명의 다른 일 실시예로, 전자 장치에 의해 수행되는 동작 방법으로서, 입력 신호를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호를 생성하는 단계; 상기 전치 왜곡 신호를 증폭하여 출력 신호를 생성하는 단계; 상기 입력 신호와 상기 출력 신호 간 NMSE를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 단계; 및 상기 NMSE가 최소화되면 상기 출력 신호로부터 ACLR을 계산하고 상기 ACLR에 기초하여 정의되는 비용함수를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 단계를 포함하는 동작 방법이다.
예를 들어, 상기 비용함수는 상기 출력 신호의 목표 채널을 기준으로 저대역 인접 채널의 ACLR로 정의되는 ACLRL과 고대역 인접 채널의 ACLR로 정의되는 ACLRH 및 상기 비용함수의 가중치로 정의될 수 있다.
본 발명의 다른 일 실시예로, 송수신기; 및 상기 송수신기와 연결된 프로세서를 포함하고, 상기 프로세서는, 입력 신호를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호를 생성하고, 상기 입력 신호와 상기 송수신기의 출력 신호 간 NMSE를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키고, 상기 NMSE가 최소화되면 상기 출력 신호로부터 ACLR을 계산하고 상기 ACLR에 기초하여 정의되는 비용함수를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 전자 장치이다.
본 발명에 의하면, 입력 신호와 출력 신호 간에 NMSE를 최소화하면서도 ACLR의 감소 또는 재조정하여 전력 증폭기의 비선형성을 해소할 수 있는 전자 장치 및 그 동작방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치를 도시한 것이다.
도 2는 일 실시예에 전치 왜곡기의 따른 비선형성 보상 동작을 설명하기 위한 것이다.
도 3은 일 실시예에 따른 전치 왜곡 신호의 동작을 설명하기 위한 것이다.
도 4는 일 실시예에 따른 ACLR 조정부의 동작을 설명하기 위한 것이다.
도 5는 본 발명의 다른 일 실시예에 따른 전자 장치를 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 동작 방법의 순서도이다.
도 7은 본 발명의 다른 일 실시예에 따른 전자 장치의 동작 방법의 순서도이다.
도 8은 본 발명의 다른 일 실시예에 따른 전자 장치를 도시한 것이다.
도 9는 본 발명의 다른 일 실시예에 따른 전자 장치의 동작 방법의 순서도이다.
도 10은 본 발명의 다른 일 실시예에 따른 전자 장치를 도시한 것이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 일 실시예에 따른 전자 장치를 도시한 것이다.
도 1을 참조하면, 일 실시예에 따른 전자 장치(100_1)는 전치 왜곡기(110), 전력 증폭기(120), 오류 정정부(130) 및 ACLR 조정부(140)를 포함한다.
전치 왜곡기(pre-distorter, PD)(110)는 전력 증폭기(120)의 입력단에 구비되며, 입력 신호(IS)를 전치 왜곡 계수에 기초하여 전치 왜곡(pre-distortion)하여 전치 왜곡 신호(PDS)를 생성한다. 전치 왜곡기(110)의 전치 왜곡 동작은 입력 신호(IS)를 전력 증폭기(120)가 갖는 비선형적 특성과 반대되는 비선형성에 따라 미리 왜곡하는 기법을 지칭할 수 있다. 전치 왜곡에 따라, 전력 증폭기(120)의 비선형성이 보상될 수 있다.
전치 왜곡기(110)의 입력 신호(IS)는 기저대역에서의 디지털 신호일 수 있고, 따라서 전치 왜곡기(110)의 전치 왜곡 동작은 디지털 도메인에서 수행되는 것으로 이해될 수 있다. 입력 신호(IS)는 예를 들어 전력 증폭기(120)에 의해 증폭되어야 하는 원 신호이거나, 또는 목표로 하는 출력 신호(OS)인 목표 신호(desired output signal)일 수 있다. 목표 신호가 입력 신호(IS)일 경우, 목표 신호는 출력 신호(OS)의 전력 레벨과 유사할 것이므로 전력 증폭기(120)의 출력단에 정규화(normalization)를 위한 이득 분주 블록이 생략될 수 있을 것이다. 또는, 입력 신호(IS)가 원 신호인 경우 전력 증폭기(120)의 출력단, 즉 피드백 루프에 정규화를 위한 이득 분주 블록이 추가될 수도 있다. 이득 분주 블록은 출력 신호(OS)를 선형화된 전력 증폭기(120)의 이득(G0)로 분주시키는 동작을 수행할 수 있다.
이하에서는, 편의상 입력 신호(IS)가 목표 신호인 경우를 기준으로 설명하나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
전력 증폭기(120)는 전치 왜곡기(110)의 출력단에 연결되며, 전치 왜곡기(110)의 출력 신호(OS)인 전치 왜곡 신호(PDS)의 전력을 증폭하여 출력 신호(OS)를 생성한다. 전력 증폭기(120)는 상술한 바와 같이 비선형적인 특성을 가지므로, 전치 왜곡 동작과 같은 비선형성의 보상 동작이 없을 경우 출력 신호(OS)가 왜곡될 수 있다. 또한, 출력 신호(OS)가 왜곡될 경우 출력 신호(OS)의 목표 채널이 아닌 인접 채널에 ACLR이 발생한다. 출력 신호(OS)의 비선형성은 상술한 전치 왜곡기(110)에 의해 해소될 수 있으며, 또한 발생하는 ACLR은 후술할 ACLR 조절부에 의해 감소되거나 또는 재조정(rebalance)될 수 있다.
오류 정정부(130)는 전력 증폭기(120)의 출력단을 포함하는 전자 장치(100_1)의 피드백 루프에 구비되며, 입력 신호(IS)와 출력 신호(OS) 간 NMSE를 최소화하도록 전치 왜곡 계수를 업데이트시킨다. 오류 정정부(130)는 전력 증폭기(120)의 출력단과 전치 왜곡기(110)의 입력단에 연결되어 출력 신호(OS)와 입력 신호(IS)를 입력받고, 출력 신호(OS)와 입력 신호(IS)의 차이를 최소화할 수 있도록 정의된 제1 비용함수를 풀어서 전치 왜곡 계수의 미소값을 획득한다. 오류 정정부(130)는 기존의 전치 왜곡 계수에 미소값을 더함으로써 전치 왜곡 계수를 업데이트할 수 있다. 오류 정정부(130)는 업데이트된 전치 왜곡 계수를 전치 왜곡기(110)에 복제(duplicate)하며, 이에 따라 전치 왜곡기(110)는 업데이트된 전치 왜곡 계수에 기초하여 동작할 수 있다.
오류 정정부(130)는 상술한 전치 왜곡 계수의 업데이트 동작을 NMSE과 최소화될 때까지 수행할 수 있다. 오류 정정부(130)는 NMSE가 최소화될 경우 비활성화될 수 있다.
ACLR 조정부(140)는 오류 정정부(130)와 마찬가지로 전자 장치(100_1)의 피드백 루프에 구비되며, NMSE가 최소화되면 동작하도록 구성된다. 즉, ACLR 조정부(140)는 오류 정정부(130)가 비활성화되면 활성화되어 동작할 수 있다.
ACLR 조정부(140)는 NMSE가 최소화되면 출력 신호(OS)로부터 ACLR을 계산한다. ACLR은 출력 신호(OS)의 각 채널들에서 측정된 전력에 기초하여 계산될 수 있다. ACLR 조정부(140)는 ACLR에 기초하여 정의되는 제2 비용함수를 최소화하도록 전치 왜곡 계수를 업데이트시킬 수 있다. 일 실시예로, ACLR 조정부(140)는 입력 신호(IS) 및 출력 신호(OS)와, 업데이트 시점 이전의 기존의 전치 왜곡 계수에 기초하여 제2 비용함수를 풀고 전치 왜곡 계수를 업데이트시킬 수 있다.
제2 비용함수는 출력 신호(OS)의 목표 채널을 기준으로 저대역 인접 채널의 ACLR로 정의되는 ACLRL과 고대역 인접 채널의 ACLR로 정의되는 ACLRH 및 제2 비용함수의 가중치로 정의될 수 있다. 따라서, ACLR 조정부(140)는 제2 비용함수를 최소화하도록 전치 왜곡 계수를 업데이트시킴으로써 ACLR을 조정할 수 있다. 또한, ACLR 조정부(140)는 비용함수 가중치를 다양하게 설정하여 ACLR을 감소시키거나, 또는 재조정할 수 있다.
일 예로, ACLR 조정부(140)는 가중치를 상대적으로 크게 설정하여 ACLRL과 ACLRH의 합을 최소화하도록 제2 비용함수를 정의할 수 있다. 이 경우, ACLR 조정부(140)는 제2 비용함수를 최소화함으로써 전체적인 ACLR을 감소시킬 수 있다.
일 예로, ACLR 조정부(140)는 가중치를 상대적으로 작게 설정하여 ACLRL과 ACLRH의 차이를 최소화하도록 제2 비용함수를 정의할 수 있다. 이 경우, ACLR 조정부(140)는 제2 비용함수를 최소화함으로써 저대역 인접 채널과 고대역 인접 채널의 ACLR을 재조정할 수 있다.
상술한 본 발명의 일 실시예에 따른 전자 장치(100_1)는 전치 왜곡기(110)와 오류 정정부(130)를 통해 입력 신호(IS)와 출력 신호(OS) 간에 NMSE를 최소화하여 전력 증폭기(120)의 비선형성을 해소할 수 있을 뿐만 아니라, ACLR 조정부(140)를 통해 비선형성 해소 과정에서 ACLR의 감소 또는 재조정까지 달성할 수 있다. 즉, 본 발명은 비선형성 해소를 NMSE 관점과 ACLR 관점을 모두 고려하여 수행함으로써, 전력 증폭기(120)의 성능 달성과 함께 3GPP와 같은 표준 기구나 사업자가 요구하는 ACLR 규격까지 만족시킬 수 있다.
이하에서는, 상술한 본 발명의 전자 장치의 구체적인 동작에 대하여 설명한다.
전치 왜곡기(110)는 상술한 바와 같이 출력 신호(OS)의 비선형적 특성을 보상하기 위해 입력 신호(IS)를 전치 왜곡시킨다.
도 2는 일 실시예에 전치 왜곡기의 따른 비선형성 보상 동작을 설명하기 위한 것이다.
도 2를 참조하면, 전력 증폭기(120)는 비선형 소자 등으로 인한 비선형적 특성을 가지며, 이에 따라 출력 신호(OS)를 왜곡시키는 비선형적 왜곡(NPD_PA)을 갖는다. 전치 왜곡기(110)는 이러한 비선형성을 보상하기 위하여 전력 증폭기(120)의 입력단에 연결되며, 전력 증폭기(120)의 비선형적 왜곡(NPD_PA)와 반대되는 왜곡(NPD_PD)을 갖도록 설계된다.
이에 따라, 전력 증폭기(120)의 출력 신호(OS)는 비선형적 왜곡(NPD_PA)을 갖는 전력 증폭기(120)를 거쳐 증폭되더라도, 이미 전치 왜곡기(110)를 통해 반대되는 왜곡(NPD_PD)을 갖는 신호로 변환되었기 때문에 비선형적 특성이 보상되어 선형적인 특성을 가질 수 있다.
상술한 전치 왜곡 동작을 수행하는 전치 왜곡기(110)의 출력, 즉 전치 왜곡 신호(PDS)는 로 정의될 수 있다. 여기서, f DPD는 전치 왜곡기(110)의 함수이고, X 및 α는 비선형 시스템의 모델링에 사용되는 볼테라 급수(Volterra series)의 일종인 MP(Memory Polynomial) 모델로 표현된다. 일 예로, X는 입력 신호(IS)가 MP 모델의 메모리 탭수와 다항식 차수에 따라 표현된 벡터이고, α는 전치 왜곡 계수 또는 전치 왜곡 계수를 원소로 갖는 벡터로 정의될 수 있다(이하에서는, 편의상 전치 왜곡 계수로 칭함).
전치 왜곡 신호(PDS)는 전력 증폭기(120)를 통해 증폭되어 출력 신호(OS)로 출력되고, 오류 정정부(130)는 전력 증폭기(120)의 출력 신호(OS)와 입력 신호(IS)에 기초하여 전치 왜곡 계수를 업데이트시킨다.
도 3은 일 실시예에 따른 전치 왜곡 신호의 동작을 설명하기 위한 것이다.
도 3을 참조하면, 일 실시예에 따른 오류 정정부(130)는 우선 입력 신호(IS)와 출력 신호(OS) 간에 NMSE를 최소화하기 위한 비용함수인 제1 비용함수를 정의한다(131). 예를 들어, 제1 비용함수를 해결하는 것은 하기 수학식 1을 만족시키는 전치 왜곡 계수를 탐색하는 것으로 표현될 수 있다.
[수학식 1]
여기서, 는 제1 비용함수를 만족하는 전치 왜곡 계수, y 및 x는 각각 출력 신호(OS)와 입력 신호(IS)의 벡터이다. 또한, y는 전력 증폭기(120)의 출력 신호(OS)이므로 로 정의될 수 있다.
수학식 1은 하기 수학식 2로 치환될 수 있다.
[수학식 2]
즉, 수학식 1에 따른 제1 비용함수를 푸는 과정은 수학식 2와 같이 전치 왜곡 계수의 미소값()을 찾는 문제로 치환될 수 있다. 여기서, , f PA는 전력 증폭기(120)의 함수, 로 정의된다.
수학식 2의 는 하기 수학식 3과 같이 근사화될 수 있다.
[수학식 3]
여기서, 이다.
수학식 3에 기초하여, 수학식 2에서 정의된 는 하기 수학식 4로 나타낼 수 있다.
[수학식 4]
따라서, 수학식 4에 기초하여 전치 왜곡 계수의 미소값()은 하기 수학식 5로 표현될 수 있다.
[수학식 5]
결국, 제1 비용함수를 푸는 것은 수학식 5를 푸는 것으로 대체될 수 있다. 따라서, 오류 정정부(130)는 수학식 5를 풀어 전치 왜곡 계수의 미소값()을 추정 또는 획득할 수 있다(132). 예를 들어, 오류 정정부(130)는 수학식 5를 최소 자승법(least square)과 같은 다양한 회귀 분석 알고리즘에 기초하여 풀고, 전치 왜곡 계수의 미소값()을 추정 또는 획득할 수 있다.
오류 정정부(130)는 최종적으로 획득한 전치 왜곡 계수의 미소값()을 기존의 전치 왜곡 계수인 α에 더함으로써 전치 왜곡 계수를 새로운 전치 왜곡 계수(α u1 )로 업데이트할 수 있다.
오류 정정부(130)의 업데이트 동작은 전치 왜곡기(110)에 대하여 수행되므로, 전치 왜곡기(110)의 전치 왜곡 동작을 위한 전치 왜곡 계수가 새로운 전치 왜곡 계수(α u1 )로 업데이트된다.
일 실시예로, 오류 정정부(130)는 업데이트를 위한 전치 왜곡 계수의 미소값()에 스텝 크기(μ)를 곱한 를 기존의 전치 왜곡 계수에 더할 수 있다. 스텝 크기(μ)는 오류 정정부(130)의 NMSE 최소화 동작의 설계 목표에 따라 다양하게 설정될 수 있다. 또한, 스텝 크기(μ)에 따라 상술한 수학식 3의 γ가 결정될 수 있다.
오류 정정부(130)는 상술한 실시예들에 기초하여 입력 신호(IS)와 출력 신호(OS) 간 NMSE를 최소화할 수 있다. 다만, 전치 왜곡기(110)에 오류 정정부(130)만 구비될 경우 비선형성 보상이 NMSE 관점에서만 수행되며, ACLR 관점이 고려되지 않는다.
따라서, 일 실시예에 따른 오류 정정부(130)는 NMSE가 최소화될 경우 비활성화되도록 구성된다. 오류 정정부(130)가 비활성화되면, ACLR 조정부(140)가 활성화되어 동작함으로써 비선형성 보상에 ACLR 관점까지 고려될 수 있다. 이하에서는, ACLR 조정부(140)의 동작에 대하여 상세히 설명한다.
도 4는 일 실시예에 따른 ACLR 조정부의 동작을 설명하기 위한 것이다.
도 4를 참조하면, 일 실시예에 따른 ACLR 조정부(140)는 우선 전력 증폭기(120)의 출력 신호(OS)로부터 ACLR을 계산한다.
출력 신호(OS)는 도시된 바와 같이 전력 증폭기(120)의 비선형성으로 인하여 목표 채널에 인접한 저대역 인접 채널과 고대역 인접 채널에 누설 성분을 갖게 된다. 따라서, ACLR 조정부(140)는 목표 채널로부터 목표 채널의 전력으로 정의되는 PTARGET을 계산하고, 저대역 인접 채널로부터 저대역 인접 채널의 전력으로 정의되는 Plow를 계산하고, 고대역 인접 채널로부터 고대역 인접 채널의 전력으로 정의되는 Phigh를 계산한다(141).
일 실시예로, ACLR 조정부(140)는 하기 수학식 6 내지 8에 기초하여 PTARGET, Plow 및 Phigh를 계산한다.
[수학식 6]
[수학식 7]
[수학식 8]
여기서, y f,target은 목표 채널의 출력 신호(OS), y f,low는 저대역 인접 채널의 출력 신호(OS), y f,high는 고대역 인접 채널의 출력 신호(OS)이다. 각 채널에서의 출력 신호(OS)는 수학식 6 내지 8과 같이 각 채널에서의 성분을 추출하기 위해 정의되는 단위 행렬(E target, E low, E high), D 및 출력 신호(OS)인 y에 기초하여 정의될 수 있다. D는 출력 신호(OS)인 y가 주파수 도메인으로 변환된 주파수 도메인 데이터일 수 있다. 예를 들어, D는 DFT(Discrete Fourier Transform)를 통해 변환된 DFT 행렬일 수 있다. N은 푸리에 변환에 사용되는 총 샘플의 개수로써, 푸리에 변환의 샘플링 주파수 및 출력 신호(OS)의 관측 시간에 따라 결정될 수 있다. N' 및 N''는 출력 신호(OS) 중에서 각 채널 별 전력 측정에 사용되고 남은 샘플의 개수일 수 있다. 예를 들어, N'는 수학식 6과 같이 목표 채널만 추출할 수 있도록 목표 채널을 제외한 나머지 채널에 대응되는 샘플의 개수 값을 갖도록 설정될 수 있다. 또한, N''는 수학식 7 또는 8과 같이 저대역 인접 채널 또는 고대역 인접 채널만 추출할 수 있도록 목표 채널 및 고대역 인접 채널을 제외한 나머지 채널 또는 목표 채널 및 저대역 인접 채널을 제외한 나머지 채널에 대응되는 샘플의 개수 값을 갖도록 설정될 수 있다.
ACLR 조정부(140)는 수학식 6 내지 8에 기초하여 계산된 각 채널 별 전력에 기초하여 ACLR을 계산한다(142). 구체적으로, ACLR 조정부(140)는 계산된 각 채널 별 전력에 기초하여 저대역 인접 채널의 ACLR로 정의되는 ACLRL과 고대역 인접 채널의 ACLR로 정의되는 ACLRH을 계산한다. 예를 들어, ACLR 조정부(140)는 하기 수학식 9 내지 10에 기초하여 각 ACLR을 계산할 수 있다.
[수학식 9]
[수학식 10]
ACLR 조정부(140)는 수학식 9 내지 10을 통해 계산된 ACLR에 기초하여 ACLR을 감소 또는 재조정하기 위한 제2 비용함수를 정의할 수 있다(143). 제2 비용함수는 하기 수학식 11로 정의될 수 있다.
[수학식 11]
여기서, γ는 제2 비용함수의 가중치이다. 제2 비용함수는 수학식 11과 같이 각 ACLR의 합으로 정의되는 항과, 각 ACLR의 차이로 정의되는 항을 가진다. 항들은 가중치에 따라 트레이드 오프 관계로 정의된다. 따라서, 제2 비용함수는 가중치의 조절에 따라 ACLR들의 합을 최소화하거나, 또는 ACLR들의 차이를 최소화하도록 정의될 수 있다.
일 실시예로, ACLR 조정부(140)는 가중치를 상대적으로 크게 설정하여 ACLRL과 상기 ACLRH의 합을 최소화하도록 제2 비용함수를 정의함으로써 출력 신호(OS)의 ACLR의 전체적인 양을 감소시킬 수 있다.
일 실시예로, ACLR 조정부(140)는 가중치를 상대적으로 작게 설정하여 ACLRL과 ACLRH의 차이를 최소화하도록 제2 비용함수를 정의함으로써 저대역 인접 채널의 ACLR과 고대역 인접 채널의 ACLR을 재조정할 수 있다.
ACLR 조정부(140)는 정의된 제2 비용함수를 풀어 전치 왜곡 계수를 업데이트시킨다(144). 제2 비용함수는 수학식 11의 제2 비용함수에 수학식 6 내지 10을 대입하여 하기 수학식 12로 표현될 수 있다.
[수학식 12]
수학식 12는 하기 수학식 13 및 14를 통해 간소화될 수 있다.
[수학식 13]
[수학식 14]
결론적으로, 제2 비용함수는 수학식 14에서 알 수 있듯이 전치 왜곡 계수(α)의 함수로 정의될 수 있다.
ACLR 조정부(140)는 수학식 12 내지 14에 따른 제2 비용함수를 입력 신호(IS), 출력 신호(OS) 및 기존의 전치 왜곡 계수(α)를 가지고 다양한 최적화 알고리즘에 기초하여 풀어 제2 비용함수를 최소화하는 새로운 전치 왜곡 계수(α u2 )를 획득한다. ACLR 조정부(140)는 기존의 전치 왜곡 계수(α)를 새로운 전치 왜곡 계수(α u2 )로 업데이트할 수 있다.
일 실시예로, ACLR 조정부(140)는 제2 비용함수를 다양한 알고리즘에 기초하여 해결할 수 있다. 예를 들어, ACLR 조정부(140)는 제2 비용함수가 전치 왜곡 계수(α)와 비선형 관계를 갖는 점을 고려하여 뉴튼(Newton) 기법에 기초하여 제2 비용함수를 최소화하는 새로운 전치 왜곡 계수(α u2 )를 구할 수 있다. 예를 들어, ACLR 조정부(140)는 뉴튼 기법을 적용 시 제2 비용함수의 자코비언(jacobian)과 헤시안(hessian)을 수치적(numerical)으로 구하기 위하여 준-뉴튼(Quasi-Newton) 기법을 사용할 수도 있다.
일 실시예로, ACLR 조정부(140)는 준-뉴튼 기법의 일종인 BFGS(Broyden-Fletcher-Goldfarb-Shanno) 알고리즘을 활용하여 제2 비용함수를 해결할 수 있다. ACLR 조정부(140)는 BFGS 알고리즘을 통해 자코비안으로 헤시안을 갱신함으로써 헤시안에 사용되는 연산량을 줄일 수 있다. BFGS 알고리즘이 사용될 경우, 전치 왜곡 계수는 으로 재정의될 수 있다. ACLR 조정부(140)는 재정의된 전치 왜곡 계수()에 기초하여 제2 비용함수를 해결할 수 있다.
ACLR 조정부(140)는 상술한 실시예들에 따라 제2 비용함수를 최소화하는 새로운 전치 왜곡 계수를 획득함으로써 전치 왜곡기(110)를 업데이트할 수 있다. 일 실시예로, ACLR 조정부(140)는 NMSE에 대하여 설정된 제1 조건과, 전치 왜곡 계수에 대하여 설정된 제2 조건에 따라 ACLR 감소 또는 재조정 동작을 수행할 수 있다. 전치 왜곡 계수의 업데이트 시점을 k+1(여기서, k는 자연수임) 시점이라 할 경우, 제1 조건은 k+1 시점에 대응되는 NMSE가 기 설정된 NMSE 임계값(τ1) 미만인 조건으로 정의될 수 있다. 제2 조건은 k+1 시점에 대응되는 전치 왜곡 계수와 k 시점에 대응되는 전치 왜곡 계수 간 차이 값이 계수 임계값(τ2) 미만인 조건으로 정의될 수 있다.
일 실시예에 따른 ACLR 조정부(140)는 전치 왜곡 계수의 업데이트 시 업데이트 시점인 k+1 시점에 대응되는 NMSE와 NMSE 임계값(τ1)을 비교할 수 있다. 비교 결과에 따라, k+1 시점에 대응되는 NMSE가 기 설정된 NMSE 임계값(τ1) 미만으로 판단되면 ACLR 조정부(140)는 업데이트 동작을 중단한다.
일 실시예에 따른 ACLR 조정부(140)는 k+1 시점에 대응되는 전치 왜곡 계수와 k 시점에 대응되는 전치 왜곡 계수 간 차이 값을 계수 임계값(τ2)과 비교할 수 있다. 비교 결과에 따라, 차이 값이 계수 임계값(τ2) 미만으로 판단되면 ACLR 조정부(140)는 업데이트 동작을 중단한다.
또는, ACLR 조정부(140)는 제1 조건 및 제2 조건 중 적어도 하나를 만족할 경우 업데이트 동작을 중단할 수 있다.
상술한 실시예들에 따르면, 본 발명의 ACLR 조정부(140)는 인접 채널의 ACLR을 대칭적으로 제어함으로써 채널의 품질(quality)을 향상시킬 수 있다. 특히, ACLR 조정부(140)는 가중치를 조절함에 따라 ACLR의 합을 최소화시켜 전체적인 ACLR을 감소시킬 수도 있고, 또는 ACLR의 차이를 최소화시켜 ACLR의 대칭 제어를 수행하여 채널 품질을 향상시킬 수도 있다.
도 5는 본 발명의 다른 일 실시예에 따른 전자 장치를 도시한 것이다.
도 5를 참조하면, 다른 일 실시예에 다른 전자 장치(100_2)는 상술한 도 1의 전자 장치(100_2)에 더하여 복수의 스위치(제1 스위치(SW1) 내지 제4 스위치(SW4))를 포함한다. 제1 스위치(SW1)는 입력 신호(IS)가 인가되는 입력단에 연결되고, 제2 스위치(SW2)는 전력 증폭기(120)의 출력단에 연결되고, 제3 스위치(SW3)는 전치 왜곡기(110)에 연결되고, 제4 스위치는 전치 왜곡기(110)와 ACLR 조정부(140)에 연결된다.
복수의 스위치는 공통적으로 제1 페이즈 및 제2 페이즈(Φ2)에 따라 동작한다.
제1 페이즈(Φ1)에서, 제1 스위치(SW1)는 입력단과 오류 정정부(130)에 연결되고, 제2 스위치(SW2)는 전력 증폭기(120)의 출력단과 오류 정정부(130)에 연결되고, 제3 스위치(SW3)는 전치 왜곡기(110)와 오류 정정부(130)에 연결되고, 제4 스위치(SW4)는 오프 상태이다. 따라서, 제1 페이즈(Φ1)에서는 오류 정정부(130)가 활성화되고 ACLR 조정부(140)가 비활성화되어 NMSE 최소화 동작이 수행된다. 제1 페이즈(Φ1) 동안, 오류 정정부(130)는 상술한 실시예들에 기초하여 NMSE를 최소화하기 위한 다양한 동작들을 수행한다. 일 실시예로, 오류 정정부(130)는 입력 신호(IS)와 출력 신호(OS)에 기초하여 제1 비용함수를 해결하여 수학식 1을 만족하는 전치 왜곡 계수의 미소값()을 획득하고, 획득한 전치 왜곡 계수의 미소값()를 기존의 전치 왜곡 계수인 α에 더함으로써 전치 왜곡 계수를 새로운 전치 왜곡 계수(α u1 )로 업데이트할 수 있다.
제2 페이즈(Φ2)에서, 제1 스위치(SW1)는 입력단과 ACLR 조정부(140)에 연결되고, 제2 스위치(SW2)는 전력 증폭기(120)의 출력단과 ACLR 조정부(140)에 연결되고, 제3 스위치(SW3)는 전치 왜곡기(110)와 ACLR 조정부(140)에 연결되고, 제4 스위치(SW4)는 전치 왜곡기(110)와 ACLR 조정부(140)에 연결된다. 따라서, 제2 페이즈(Φ2)에서는 오류 정정부(130)가 비활성화되고 ACLR 조정부(140)가 활성화되어 ACLR 감소 또는 재조정 동작이 수행된다. 제2 페이즈(Φ2) 동안, ACLR 조정부(140)는 상술한 실시예들에 기초하여 ACLR을 감소 또는 재조정하기 위한 다양한 동작들을 수행한다. 일 실시예로, ACLR 조정부(140)는 입력 신호(IS), 출력 신호(OS) 및 기존의 전치 왜곡 계수(α)에 기초하여 제2 비용함수를 해결할 수 있는 새로운 전치 왜곡 계수(α u2 )를 획득하고, 기존의 전치 왜곡 계수(α)를 새로운 전치 왜곡 계수(α u2 )로 업데이트할 수 있다. 이때, 업데이트된 전치 왜곡 계수는 제4 스위치(SW4)를 통해 ACLR 조정부(140)로 다시 피드백되어 이후 업데이트 시점에서는 기존의 전치 왜곡 계수로써 사용될 수 있다.
이하에서는, 상술한 실시예들에 따른 전자 장치의 동작 방법에 대하여 설명한다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 동작 방법의 순서도이다.
도 6을 참조하면, 일 실시예에 따른 전자 장치(100_1, 100_2)는 입력 신호(IS)를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호(PDS)를 생성한다(S1010). S1010 단계는 상술한 바와 같이 NMSE가 최소화되거나, 또는 제2 비용함수를 만족하도록 ACLR이 감소 또는 재조정될 때까지 반복적으로 수행될 수 있다. 초기 반복 차수에서, S1010 단계는 전치 왜곡 계수의 초기값(α 0)에 기초하여 수행될 수 있을 것이다.
전자 장치(100_1, 100_2)는 S1010 단계에서 생성된 전치 왜곡 신호(PDS)를 증폭하여 출력 신호(OS)를 생성한다(S1020). 출력 신호(OS)는 전력 증폭기(120)의 비선형적 특성으로 인해 비선형적으로 출력되나, 오류 정정부(130)와 ACLR 조정부(140)에 의해 전치 왜곡 계수가 최적화됨에 따라 비선형성이 보상될 수 있을 것이다.
전자 장치(100_1, 100_2)는 입력 신호(IS)와 출력 신호(OS) 간 NMSE를 최소화하도록 전치 왜곡 계수를 업데이트시킨다(S1030). 이를 위하여, 입력 신호(IS)와 S1020 단계에서 생성된 출력 신호(OS)가 피드백될 수 있을 것이다. S1030 단계는 NMSE가 최소화될 때까지, 즉 제1 비용함수가 최소화될 때까지 반복적으로 수행될 수 있다.
전자 장치(100_1, 100_2)는 S1030 단계를 통해 NMSE가 최소화되면 출력 신호(OS)로부터 ACLR을 계산하고 ACLR에 기초하여 정의되는 제2 비용함수를 최소화하도록 전치 왜곡 계수를 업데이트시킨다(S1040). 마찬가지로, S1040 단계는 제2 비용함수가 최소화될 때까지 반복적으로 수행될 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 전자 장치의 동작 방법의 순서도이다.
도 7을 참조하면, 다른 일 실시예에 따른 전자 장치(100_1, 100_2)는 NMSE 최소화 동작을 수행한다(S1110). 예를 들어, 전자 장치(100_1, 100_2)는 상술한 실시예들에 따라 제1 비용함수에 기초하여 NMSE 최소화 동작을 수행할 수 있다. S1110 단계는 NMSE가 최소화될 때까지 반복적으로 수행될 수 있다.
전자 장치(100_1, 100_2)는 S1110 단계에 따라 NMSE가 최소화되면 ACLR 감소 또는 재조정 동작을 수행한다(S1120).
전자 장치(100_1, 100_2)는 ACLR 감소 또는 재조정 동작에 따라 전치 왜곡 계수를 지속적으로 업데이트하게 되며, 업데이트 시점에 대응되는 NMSE가 기 설정된 NMSE 임계값(τ1) 미만인지를 판단한다(S1130).
S1130 단계에 따라 NMSE가 기 설정된 NMSE 임계값(τ1) 미만으로 판단되면, 전자 장치(100_1, 100_2)는 ACLR 감소 또는 재조정 동작을 종료한다. 또는, S1130 단계에 따라 NMSE가 기 설정된 NMSE 임계값(τ1) 이상으로 판단되면, 전자 장치(100_1, 100_2)는 k+1 시점에 대응되는 전치 왜곡 계수와 k 시점에 대응되는 전치 왜곡 계수 간 차이 값을 계수 임계값(τ2)과 비교한다(S1140).
S1140 단계에 따라 차이 값이 계수 임계값(τ2) 미만으로 판단되면, 전자 장치(100_1, 100_2)는 ACLR 감소 또는 재조정 동작을 종료한다. 또는, S1140 단계에 따라 차이 값이 계수 임계값(τ2) 이상으로 판단되면, 전자 장치(100_1, 100_2)는 S1120 단계 내지 S1140 단계를 반복적으로 수행할 수 있다.
도 7에서는 S1130 단계와 S1140 단계가 이시(異時)에 수행되는 것으로 도시되었으나, 상술한 실시예에 따라 동시에 수행될 수도 있을 것이다.
도 8은 본 발명의 다른 일 실시예에 따른 전자 장치를 도시한 것이다.
도 8을 참조하면, 다른 일 실시예에 따른 전자 장치(100_3)는 상술한 구성들에 더하여 전력 증폭기 모델링부(150)를 더 포함할 수 있다. 전력 증폭기 모델링부(150)는 전치 왜곡 신호(PDS) 및 출력 신호(OS)로부터 전력 증폭기(120)를 모델링한다. 전력 증폭기 모델링부(150)는 모델링한 PA 모델(전력 증폭기 모델)을 ACLR 조정부(140)에 전달할 수 있다.
제2 비용함수가 수학식 14와 같이 전치 왜곡 계수에 관한 함수로 정의될 수 있음은 살펴본 바와 같다. 준-뉴튼 기법과 같은 최적화 알고리즘에 따라 제2 비용함수를 풀게 되면, 새로운 전치 왜곡 계수(α u2 )는 로 정의될 수 있다. 여기서, α 0는 전치 왜곡 계수의 초기값이고, μ는 상술한 업데이트 동작에 대한 스텝 크기이고, H 및 J는 각각 제2 비용함수에 대한 헤시안과 자코비안 행렬이다. 헤시안은 로 정의되고, 자코비안은 로 정의될 수 있다. 이러한 헤시안과 자코비안을 수치적으로 구하기 위하여는 전치 왜곡 계수의 개수에 비례하여 전력 증폭기(120)에 전치 왜곡 신호(PDS)를 통과시켜 출력 신호(OS)를 획득하는 동작이 필요할 수 있다.
따라서, 다른 일 실시예에 따른 전자 장치(100_3)는 전력 증폭기 모델링부(150)를 추가로 구비하여 전력 증폭기(120)를 입력 신호(IS)와 PA 모델링 계수로 나타낼 수 있도록 모델링함으로써 헤시안과 자코비안의 산출에 필요한 출력 신호(OS) 생성 동작을 감소시킬 수 있다.
전력 증폭기 모델링부(150)는 전력 증폭기(120)를 하기 수학식 15와 같이 모델링할 수 있다.
[수학식 15]
여기서, f PA는 PA 모델이고, S는 MP 모델에 기반하여 표현된 전치 왜곡 신호(PDS)의 벡터이고, α PA는 PA 모델링 계수이다. S와 α PA는 메모리 탭수와 다항식 차수에 따라 정의될 수 있다.
전력 증폭기 모델링부(150)는 다양한 최적화 알고리즘에 기초하여 수학식 15의 PA 모델링 계수를 추정 또는 획득할 수 있다. 전력 증폭기 모델링부(150)는 추정 또는 획득한 PA 모델링 계수로 정의되는 PA 모델을 ACLR 조정부(140)에 전달하며, ACLR 조정부(140)는 PA 모델을 활용하여 제2 비용함수를 효율적으로 최소화할 수 있다.
일 실시예로, 오류 정정부(130)는 제1 페이즈에서 상술한 바와 같이 입력 신호(IS)와 출력 신호(OS)에 기초하여 전치 왜곡 계수를 업데이트시킬 수 있다. ACLR 조정부(140)는 제2 페이즈에서 입력 신호(IS), 출력 신호(OS), 기존의 전치 왜곡 계수 및 PA 모델을 활용하여 전치 왜곡 계수를 업데이트시킬 수 있다.
도 9는 본 발명의 다른 일 실시예에 따른 전자 장치의 동작 방법의 순서도이다.
도 9를 참조하면, 다른 일 실시예로, 전자 장치(100_3)는 PA 모델을 모델링한다(S1031). PA 모델링은 예를 들어 수학식 15에 기초하여 수행될 수 있다. 전자 장치(100_3)는 최소 자승법과 같은 다양한 최적화 알고리즘을 통해 S1031 단계를 수행할 수 있다.
전자 장치(100_3)는 모델링한 PA 모델을 ACLR 조정부(140)에 전달한다(S1032). ACLR 조정부(140)는 PA 모델을 활용하여 ACLR을 계산하고, 제2 비용함수를 최소화하는 S1040 단계를 수행할 수 있을 것이다.
상술한 실시예에 따르면, 본 발명은 전력 증폭기(120)를 모델링한 PA 모델을 생성하고, PA 모델을 활용하여 ACLR 감소 또는 재조정 동작을 수행함으로써 준-뉴튼 기법 기반의 제2 비용함수 해결 시 헤시안을 구하는데 사용되는 연산량을 줄일 수 있다.
도 10은 본 발명의 다른 일 실시예에 따른 전자 장치를 도시한 것이다.
도 10을 참조하면, 다른 일 실시예에 따른 전자 장치(100_4)는 프로세서(101) 및 송수신기(102)를 포함한다.
프로세서(101)는 상술한 실시예들에 따른 전치 왜곡기(110), 오류 정정부(130) 및 ACLR 조정부(140)를 포함하도록 구성되며, 각 구성의 동작들을 수행할 수 있다. 또는, 프로세서(101)는 상술한 전력 증폭기 모델링부(150)를 포함할 수도 있다. 예를 들어, 프로세서(101)는 전치 왜곡기(110)를 통해 디지털 신호(DS)를 전치 왜곡시키고, 전력 증폭기(120)의 비선형성을 보상하기 위하여 NMSE를 최소화시키고, ACLR을 감소 또는 재조정할 수 있다.
송수신기(102)는 3GPP에서 제안하는 롱-텀 에볼루션(long-term evolution, LTE) 시스템, 롱-텀 에볼루션-어드밴스드(long-term evolution-advanced, LTE-A) 시스템, LTE-A pro 시스템 또는 5G 시스템 등 다중 안테나 기술인 MIMO를 지원하는 다양한 무선 통신 시스템에 연결되어 단말 또는 기지국과 무선 신호를 송수신한다. RF(Radio Frequency) 신호는 다양한 제어 정보 및 데이터를 포함할 수 있다. 디지털 신호(DS)는 DAC(161)를 통해 아날로그 신호로 변환될 수 있고, 안테나(180)로부터 수신된 RF 신호는 ADC(162)를 통해 디지털 신호(DS)로 변환될 수 있다. RFIC(170)는 기저대역의 신호(예를 들어, DAC(161)를 통해 아날로그로 변환된 신호)의 주파수를 상향 변환하여 송신용 RF 신호를 생성하거나, 또는 RF 신호(예를 들어, 안테나(180)를 통해 수신된 신호)의 주파수를 하향 변환하여 기저대역의 신호로 변환할 수 있다.
상술한 프로세서(101)에 따라, 전력 증폭기(120)를 통해 출력되는 RF 신호는 비선형성이 보상되며, 또한 ACLR의 비대칭성이 해소될 수 있어 신호의 품질이 향상될 수 있다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 입력 신호를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호를 생성하는 전치 왜곡기;
    상기 전치 왜곡 신호를 증폭하여 출력 신호를 생성하는 전력 증폭기;
    상기 입력 신호와 상기 출력 신호 간 NMSE를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 오류 정정부; 및
    상기 NMSE가 최소화되면 동작하며, 상기 출력 신호로부터 ACLR을 계산하고 상기 ACLR에 기초하여 정의되는 비용함수를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 ACLR 조정부를 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 전치 왜곡 신호 및 상기 출력 신호로부터 상기 전력 증폭기를 상기 전치 왜곡 계수에 관한 함수로 모델링하는 전력 증폭기 모델링부를 더 포함하는 전자 장치.
  3. 제1항에 있어서,
    상기 비용함수는 상기 출력 신호의 목표 채널을 기준으로 저대역 인접 채널의 ACLR로 정의되는 ACLRL과 고대역 인접 채널의 ACLR로 정의되는 ACLRH 및 상기 비용함수의 가중치로 정의되는 전자 장치.
  4. 제3항에 있어서,
    상기 ACLR 조정부는 상기 가중치를 상대적으로 크게 설정하여 상기 ACLRL과 상기 ACLRH의 합을 최소화하도록 상기 비용함수를 정의하고, 상기 가중치를 상대적으로 작게 설정하여 상기 ACLRL과 상기 ACLRH의 차이를 최소화하도록 상기 비용함수를 정의하는 전자 장치.
  5. 제1항에 있어서,
    상기 NMSE가 최소화되면 상기 오류 정정부는 비활성화되도록 구성되고, 상기 ACLR 조정부는 활성화되도록 구성되는 전자 장치.
  6. 제1항에 있어서,
    상기 ACLR 조정부는,
    상기 전치 왜곡 계수의 업데이트 시, 업데이트 시점인 k+1(여기서, k는 자연수임) 시점에 대응되는 NMSE와 NMSE 임계값을 비교하고, 상기 k+1 시점에 대응되는 전치 왜곡 계수와 k 시점에 대응되는 전치 왜곡 계수 간 차이 값을 계수 임계값과 비교하는 전자 장치.
  7. 제6항에 있어서,
    상기 ACLR 조정부는 상기 k+1 시점에 대응되는 NMSE가 상기 NMSE 임계값 미만인 조건 및 상기 차이 값이 상기 계수 임계값 미만인 조건 중 적어도 하나를 만족하면 상기 전치 왜곡 계수의 업데이트를 중단하는 전자 장치.
  8. 전자 장치에 의해 수행되는 동작 방법으로서,
    입력 신호를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호를 생성하는 단계;
    상기 전치 왜곡 신호를 증폭하여 출력 신호를 생성하는 단계;
    상기 입력 신호와 상기 출력 신호 간 NMSE를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 단계; 및
    상기 NMSE가 최소화되면 상기 출력 신호로부터 ACLR을 계산하고 상기 ACLR에 기초하여 정의되는 비용함수를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 단계를 포함하는 동작 방법.
  9. 제8항에 있어서,
    상기 비용함수는 상기 출력 신호의 목표 채널을 기준으로 저대역 인접 채널의 ACLR로 정의되는 ACLRL과 고대역 인접 채널의 ACLR로 정의되는 ACLRH 및 상기 비용함수의 가중치로 정의되는 동작 방법.
  10. 송수신기; 및
    상기 송수신기와 연결된 프로세서를 포함하고,
    상기 프로세서는,
    입력 신호를 전치 왜곡 계수에 기초하여 전치 왜곡하여 전치 왜곡 신호를 생성하고,
    상기 입력 신호와 상기 송수신기의 출력 신호 간 NMSE를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키고,
    상기 NMSE가 최소화되면 상기 출력 신호로부터 ACLR을 계산하고 상기 ACLR에 기초하여 정의되는 비용함수를 최소화하도록 상기 전치 왜곡 계수를 업데이트시키는 전자 장치.
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