KR20240027068A - 양자 컴퓨팅 태스크 처리 방법, 시스템 및 컴퓨터 기기 - Google Patents

Abstract

양자 컴퓨팅 태스크 처리 방법, 시스템 및 컴퓨터 기기로서, 양자 기술 분야에 관한 것이다. 양자 컴퓨팅 태스크 처리 방법은, 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하는 단계(21) - n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하고, n, m은 양의 정수임 - ; n+m 개의 큐비트의 출력 양자 상태를 측정하여, n+m 개의 큐비트의 비트 스트링을 획득하는 단계(22); 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴되지 않은 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여, 파라미터화된 양자 회로의 파라미터를 업데이트하는 단계(23); 및 보조 서브 스트링이 후선택 조건을 만족하고, 회로가 수렴된 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여 컴퓨팅 결과를 획득하는 단계(24)를 포함한다. 상기 방안은 변분 태스크의 PQC의 표현 능력을 향상시킴으로써, 변분 태스크의 실행 효과를 향상시킨다.

Description

양자 컴퓨팅 태스크 처리 방법, 시스템 및 컴퓨터 기기

관련 출원의 상호 참조

본 출원은 2021년 11월 09일에 제출되고, 출원 번호가 202111320796.5이며, 발명의 명칭이 "양자 컴퓨팅 태스크 처리 방법, 시스템 및 컴퓨터 기기"인 중국 특허 출원의 우선권을 주장하는 바 , 그 전부 내용은 인용을 통해 본 출원에 결합된다.

본 출원의 실시예는 양자 기술 분야에 관한 것이며, 특히 양자 컴퓨팅 태스크 처리 방법, 시스템 및 컴퓨터 기기에 관한 것이다.

변분 양자 알고리즘은 양자 컴퓨터를 이용하여 비용 함수를 계산하고, 비용 함수의 최소화가 구현될 때까지, 고전적 컴퓨터를 통해 비용 함수의 값에 따라 파라미터 조절을 수행하는 알고리즘이다.

변분 양자 알고리즘은 파라미터화된 양자 회로(Parameterized Quantum Circuit, PQC)에 의존하여 구현된다. 관련 기술에서의 변분 태스크에 있어서, 통상적으로 일정한 비트 개수를 갖는 PQC를 포함시키는 것을 통해, 동일한 물리적 큐비트 스케일의 양자 시스템을 시뮬레이션한다.

그러나, 노이즈 및 양자 시스템의 디코히어런스의 영향을 고려할 때, PQC의 깊이는 일정한 제한을 받아, 변분 태스크의 PQC의 표현 능력 부족을 초래하고, 변분 태스크의 실행 효과에 영향을 미친다.

본 출원의 실시예는 양자 컴퓨팅 태스크 처리 방법, 시스템 및 컴퓨터 기기를 제공하여, 변분 태스크의 PQC의 표현 능력을 향상시키고, 변분 태스크의 실행 효과를 향상시킬 수 있다. 상기 기술방안은 아래와 같다.

본 출원의 실시예의 일 측면에 따라, 양자 컴퓨팅 태스크 처리 방법을 제공하며, 상기 방법은 컴퓨터 기기에 의해 실행되고, 상기 컴퓨터 기기는 고전적 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 컴퓨터 기기이며; 상기 방법은,

타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하는 단계 - 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하고, n과 m은 양의 정수임 - ;

상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하는 단계;

상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하는 단계 - 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링임 - ; 및

상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하는 단계를 포함한다.

본 출원의 실시예의 일 측면에 따라, 양자 컴퓨팅 태스크 처리 시스템을 제공하고, 상기 시스템은, 변환 처리 모듈, 측정 모듈, 옵티마이저 및 태스크 처리 모듈을 포함하며;

상기 변환 처리 모듈은, 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하기 위한 것이고, 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하며, n과 m은 양의 정수이고;

상기 측정 모듈은, 상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하기 위한 것이며;

상기 옵티마이저는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이고, 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이며;

상기 태스크 처리 모듈은, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하기 위한 것이다.

본 출원의 실시예의 일 측면에 따라, 컴퓨터 기기를 제공하고, 상기 컴퓨터 기기는 고전적 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 컴퓨터 기기이며, 상기 컴퓨터 기기는 전술한 바와 같은 양자 컴퓨팅 태스크 처리 방법을 실행하기 위한 것이다.

본 출원의 실시예의 일 측면에 따라, 하이브리드 컴퓨터 시스템을 제공하고, 상기 시스템은 양자 컴퓨팅 디바이스, 제어 디바이스 및 고전적 컴퓨터를 포함하며;

상기 제어 디바이스는, 양자 컴퓨팅 디바이스가 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 실행하여, n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하는 것을 제어하기 위한 것이고, 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하며, n과 m은 양의 정수이고;

상기 제어 디바이스는, 상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하기 위한 것이며;

상기 고전적 컴퓨터는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이며, 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이고;

상기 고전적 컴퓨터는 또한, 상기 비트 스트링에서 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하기 위한 것이다.

본 출원의 실시예에서 제공한 기술방안은 적어도 아래와 같은 유익한 효과를 포함한다.

변분 태스크에 대응되는 PQC의 경우, n 개의 태스크 비트의 기초 위에 m 개의 보조 비트를 추가하고, 변분 태스크 처리 과정에서, 상기 m 개의 보조 비트의 출력 양자 상태의 측정 결과에 대해 후선택을 수행하는 것을 통해, n 개의 태스크 비트에서 조건을 만족하는 출력 양자 상태를 선택하여 PQC의 업데이트 또는 태스크 결과의 획득을 수행하며; 즉, 상기 방안은 m+n 개의 큐비트를 통해 물리적 큐비트 스케일이 n인 양자 시스템을 시뮬레이션할 수 있으므로, PQC가 양자 시스템에 대한 시뮬레이션 효과를 향상시킴으로써, 변분 태스크의 PQC의 표현 능력을 향상시키고, 변분 태스크의 실행 효과를 향상시킨다.

본 출원의 실시예에서의 기술 방안을 더욱 명확하게 설명하기 위해, 아래에 실시예에 대한 설명에 필요한 도면을 간략하게 소개하며, 아래의 설명에서의 도면은 본 출원의 일부 실시예일 뿐, 본 기술 분야의 통상의 기술자는, 창조적 노동이 없이도, 이러한 도면에 따라 다른 도면을 획득할 수 있음은 자명한 것이다.
도 1은 본 출원의 하나의 실시예에서 제공한 방안의 응용 시나리오의 예시도이다.
도 2는 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 방법의 흐름도이다.
도 3은 도 2에 도시된 실시예에서 언급한 양자 컴퓨팅 태스크 처리의 프레임워크도이다.
도 4는 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 방법의 흐름도이다.
도 5는 도 4에 도시된 실시예에서 언급한 파라미터화된 양자 회로의 회로 구조 프레임워크도이다.
도 6은 도 4에 도시된 실시예에서 언급한 대칭성을 유지하는 변분 회로 구조도이다.
도 7은 도 4에 도시된 실시예에서 언급한 VQE 회로 예시도이다.
도 8은 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 시스템의 블록도이다.
도 9는 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 시스템의 블록도이다.

본 발명의 목적, 기술 방안 및 장점이 더욱 명확하게 하기 위해, 아래에 첨부 도면을 결합하여 본 출원의 실시 형태에 대해 상세히 설명한다.

본 출원의 실시예를 설명하기 전, 먼저 본 출원에 관한 일부 명사에 대해 해석하여 설명한다.

1) 양자 컴퓨팅(Quantum Computation)에 있어서, 양자 논리에 기반하여, 양자 상태의 중첩과 얽힘 등의 성질을 이용하여 컴퓨팅 태스크를 빠르게 완료하는 컴퓨팅 방식이다. 양자 컴퓨팅 저장 데이터의 기본 단위는 큐비트이다.

2) 큐비트(Qubit)에 있어서, 양자 정보의 캐리 형태이고, 또한, 양자 컴퓨팅의 기본 단위이다. 종래의 컴퓨터는 0과 1을 이진법의 기본 단위로 사용한다. 상이한 점은 양자 컴퓨팅은 0과 1을 동시에 처리할 수 있고, 시스템은 0과 1의 선형 중첩 상태일 수 있으며; 이고, 여기서, 는 시스템이 0과 1에서의 복소수 확률 진폭을 나타낸다. 이들의 모듈러 제곱인 는 각각 0과 1인 확률을 나타낸다.

3) 양자 조작(Quantum Operation)에 있어서, 큐비트에 대해 조종을 수행함으로써, 큐비트에 캐리된 양자 정보를 처리한다. 일반적인 양자 조작에는 파울리 , , 변환(또는 , , 로 쓰임), 하다마드 변환(）, 제어된 파울리 변환이 존재하고, 즉 제어 가능한 NOT 게이트(CNOT) 등이 포함된다. 단일 비트 조작과 2 비트 조작만을 사용하여, 임의의 양자 컴퓨팅을 완료할 수 있으며, 아래 문장의 일부 위치에서는 조작으로 약칭된다.

4) 양자 회로(Quantum Circuit)에 있어서, 양자 컴퓨팅의 설명 모듈이고, 큐비트 및 큐비트에서의 양자 조작으로 이루어지며, 상응하는 양자 알고리즘/프로그램이 양자 게이트 모듈에서의 하드웨어 구현을 대표한다. 양자 회로는 일련의 양자 게이트 시퀀스로 이루어지며, 양자 게이트에 의해 컴퓨팅이 완료된다. 양자 회로에 양자 게이트를 제어하는 조절 가능한 파라미터가 포함되면, 파라미터화된 양자 회로로 지칭된다.

5) 양자 컴퓨팅 디바이스(Quantum Computing Device)에 있어서, 양자 컴퓨팅을 실행하는 물리적 장치이다.

6) 해밀토니안에 있어서, 양자 시스템 총 에너지를 설명하는 에르미트 공액의 매트릭스이다. 해밀토니안은 물리적 단어로서, 시스템 총 에너지를 설명하는 연산자이며, H로 나타낸다.

7) 고유 상태에 있어서, 해밀토니안 매트릭스 H의 경우, 공식 을 만족하고, 그 해를 H의 고유 상태 로 지칭하며, 고유 에너지 E를 구비한다. 기저 상태는 양자 시스템 에너지가 가장 낮은 고유 상태에 대응된다.

8) 양자 클래식 하이브리드 컴퓨팅에 있어서, 내부 레이어가 PQC 양자 회로를 이용하여 계산을 수행하여 상응한 물리량 또는 손실 함수를 얻고, 외부 레이어가 종래의 클래식 옵티마이저로 양자 회로 변분 파라미터를 조절하는 컴퓨팅 패러다임이며, 작은 스케일의 양자 하드웨어 양자 컴퓨팅의 장점을 극대화시킬 수 있고, 양자의 장점을 잠재적으로 증명할 수 있는 중요한 방향 중 하나인 것으로 여겨진다.

9) 최근 중등 스케일의 노이즈가 존재하는 양자 하드웨어(Noisy Intermediate-Scale Quantum, NISQ)에 있어서, 양자 컴퓨팅이 발전한 현재에 처한 단계와 연구의 핵심 방향이다. 이 단계의 양자 컴퓨팅은 잠시 스케일과 노이즈의 한정으로 인해, 범용 컴퓨팅의 엔진으로 적용될 수 없지만, 일부 문제에서, 이미 가장 진보된 고전적 컴퓨터를 능가하는 결과를 구현할 수 있으며, 이는 흔히 양자 패권 또는 양자 이점으로 지칭된다.

10) 변분 양자 아이겐솔버(Variational Quantum Eigensolver, VQE)에 있어서, 변분 회로를 통해 주어진 양자 시스템 기저 상태 에너지의 추정을 구현하는, 전형적인 양자 클래식 하이브리드 컴퓨팅 패러다임이며, 양자 화학적 분야에 광범위하게 응용된다.

11) 후선택 (post-selection)에 있어서, 양자 컴퓨터에 의해 출력된 측정 결과의 경우, 특정 일부 비트에 대응되는 비트 스트링(bit string, 클래식 비트 스트링으로도 지칭됨)의 구체적인 값에 기반하여 상기 횟수의 측정 결과가 유지 또는 폐기되도록 선택하며, 이는 후선택으로 지칭된다. 후선택은 많은 현재의 연구 핫스팟 분야에 나타나며, 선형 유니테리 매트릭스 조합(Linear Combinations of Unitary, LCU)의 구현, 측정으로 초래된 얽힘 엔트로피 위상 전이 등을 포함하지만 이에 한정되지 않는다.

12) 파울리 스트링(Pauli string)에 있어서, 상이한 그리드 포인트에서 복수 개의 파울리 매트릭스의 직접 곱으로 이루어진 아이템이고, 일반적인 해밀토니안은 통상적으로 한 그룹의 파울리 스트링의 합으로 분해될 수 있다. VQE의 측정도 일반적으로 파울리 스트링 분해에 따라 아이템 별로 측정된다.

13) 비유니터리에 있어서, 이른바 유니터리 매트릭스는, 를 만족하는 전부의 매트릭스이며, 모든 양자 역학이 직접 허용하는 진화 과정은, 모두 유니터리 매트릭스를 통해 설명될 수 있다. 상기 조건을 만족하지 않는 매트릭스면 비유니터리인 것이며, 이는 보조 수단 또는 심지어 기하급수적으로 많은 자원을 통해야만 실험에서 구현될 수 있지만, 비유니터리 매트릭스는 종종 더욱 강한 표현 능력과 더욱 빠른 기저 상태 투영 효과를 구비한다.

14) 클래식 비트 스트링(bit string)에 있어서, 0과 1로 이루어진 숫자 스트링이다. 양자 회로에 대해 매번 측정하여 얻은 클래식 결과는, 측정 베이시스에서의 스핀 구성의 상, 하에 따라 각각 0과 1로 나타낼 수 있음으로써, 총적인 한 번의 측정의 결과가 하나의 bit string에 대응되도록 한다.

15) 파울리 매트릭스에 있어서, 세 개의 양자 역학에서 흔히 사용하는 2*2 에르미트 매트릭스(유니테리 매트릭스로도 지칭됨)이고, 파울리 연산자로도 지칭되며, 일반적으로 그리스 문자σ(시그마)로 나타낸다. 여기서，파울리 X 연산자는 이고, 파울리 Y 연산자는 이며, 파울리 Z 연산자는 이다.

도 1을 참조하면, 본 출원의 하나의 실시예에서 제공한 방안의 응용 시나리오의 예시도를 도시한다. 도 1에 도시된 바와 같이, 상기 응용 시나리오는 초전도 양자 컴퓨팅 플랫폼일 수 있고, 상기 응용 시나리오는, 양자 컴퓨팅 디바이스(11), 희석 냉각기(12), 제어 기기(13)와 컴퓨터(14)를 포함한다.

양자 컴퓨팅 디바이스(11)는 물리적 큐비트에 작용되는 회로이고, 양자 컴퓨팅 디바이스(11)는, 절대 0도에 가까운 초전도 양자칩과 같은 양자 칩으로 구현될 수 있다. 희석 냉각기(12)는 초전도 양자 칩을 위해 절대 0도의 환경을 제공하기 위한 것이다. 상기 컴퓨터(14)는 고전적 컴퓨터일 수 있다.

제어 기기(13)는 양자 컴퓨팅 디바이스(11)에 대해 제어를 수행하기 위한 것이고, 컴퓨터(14)는 제어 기기(13)에 대해 제어를 수행하기 위한 것이다. 예를 들어, 작성된 양자 프로그램은 컴퓨터(14)에서의 소프트웨어를 거쳐 명령어로 컴파일되어 제어 기기(13)(예를 들어, 전자/마이크로파 제어 시스템)에 송신되고, 제어 기기(13)는 상기 명령어를 전자/마이크로파 제어 시그널로 전환하여 희석 냉각기(12)에 입력하며, 10mK보다 낮은 온도에서의 초전도 큐비트를 제어한다. 판독의 과정은 이와 반대로, 판독 파형은 제어 기기(13)에 전송된다.

본 출원의 방법 실시예를 설명하기 전, 먼저 상기 방법의 작동 환경을 설명한다. 본 출원의 실시예에서 제공한 방법은, 고전적 컴퓨터와 양자 컴퓨터의 하이브리드 기기 환경에서 실행될 수 있다.

하기 방법 실시예에 있어서, 용이하게 설명하기 위해, 각 단계의 실행 주체를 컴퓨터 기기로만 하여 소개 설명한다. 이해해야 할 것은, 상기 컴퓨터 기기는 고전적 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 실행 환경을 포함할 수 있고, 본 출원의 실시예는 이에 대해 한정하지 않는다.

도 2를 참조하면, 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 방법의 흐름도를 도시한다. 상기 방법의 각 단계의 실행 주체는 컴퓨터 기기일 수 있다. 여기서, 상기 컴퓨터 기기는 고전적 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 컴퓨터 기기일 수 있다. 상기 방법은 아래와 같은 몇 개의 단계를 포함할 수 있다.

단계 21에 있어서, 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하고, n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하며, n과 m은 양의 정수이다.

본 출원의 실시예에 있어서, 파라미터화된 양자 회로에는 파라미터를 갖는 양자 게이트가 포함되고, 상기 파라미터를 갖는 양자 게이트의 파라미터는 타깃 양자 컴퓨팅 태스크를 실행하는 과정에서 조절을 수행할 수 있다.

상기 파라미터화된 양자 회로는 n+m 개의 큐비트를 포함하고, 파라미터화된 양자 회로에서의 양자 게이트는 n+m 개의 큐비트에서 작용된다.

여기서, 상기 n 개의 태스크 비트는 타깃 양자 컴퓨팅 태스크를 실행하기 위한 큐비트이고, n 개의 큐비트로 구성된 양자 시스템을 시뮬레이션하기 위한 것이며; 상기 m 개의 보조 비트는 양자 시스템을 시뮬레이션할 때의 파라미터화된 양자 회로 PQC의 표현 능력을 확장하기 위한 것이다.

여기서, 상기 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하는 것은, 양자 컴퓨팅 디바이스에서의 물리적 큐비트로 이루어진 양자 시스템에서 상기 입력 양자 상태를 입력한 다음, 측정 및 제어 시스템을 통해, 상기 양자 시스템에서 상기 파라미터화된 양자 회로에서의 양자 게이트에 대응되는 양자 조작을 실행함으로써, 상응하는 물리적 큐비트에서의 양자 상태를 변환시키는 것을 가리킬 수 있다.

단계 22에 있어서, n+m 개의 큐비트의 출력 양자 상태를 측정하여, n+m 개의 큐비트의 비트 스트링을 획득한다.

여기서, 상기 파라미터화된 양자 회로에 대해 한 라운드의 실행을 완료한 후, 컴퓨터 기기는 측정 및 제어 시스템을 통해 상기 양자 시스템에서의 각 물리적 큐비트의 양자 상태를 측정하여, n+m 개의 큐비트에 대응되는 비트 스트링을 얻을 수 있다.

단계 23에 있어서, 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴되지 않은 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여, 파라미터화된 양자 회로의 파라미터를 업데이트하며; 여기서, 상기 보조 서브 스트링은 비트 스트링에서 m 개의 보조 비트에 대응되는 서브 스트링이다.

단계 24에 있어서, 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴된 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여, 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득한다.

본 출원의 실시예에 있어서, 상기 n+m 개의 큐비트에 대응되는 비트 스트링에는 n 개의 태스크 비트에 대응되는 서브 비트 스트링 및 m 개의 보조 비트에 대응되는 서브 비트 스트링이 포함되며; 여기서, m 개의 보조 비트에 대응되는 서브 비트 스트링은 후선택 조작을 수행하기 위한 것이다.

다시 말해, 상기 비트 스트링에서 m 개의 보조 비트에 대응되는 스트링이 후선택 조건을 만족하면, 컴퓨터 기기는 본 회 측정에서, n 개의 태스크 비트에 대응되는 양자 상태가 태스크 실행 조건을 만족하는 것으로 간주하여, 향후의 타깃 양자 컴퓨팅 태스크의 실행에 사용될 수 있고; 선택 가능하게, 상기 비트 스트링에서 m 개의 보조 비트에 대응되는 스트링이 후선택 조건을 만족하지 않으면, 컴퓨터 기기는 본 회 측정에서, n 개의 태스크 비트에 대응되는 양자 상태가 태스크 실행 조건을 만족하지 않는 것으로 간주하여, 본 회 측정 결과를 배제할 수 있다.

도 3을 참조하면, 본 출원의 실시예에 관한 양자 컴퓨팅 태스크 처리의 프레임워크도를 도시한다. 도 3에 도시된 바와 같이, 컴퓨터 기기는 양자 컴퓨터 디바이스에서 파라미터화된 양자 회로(31)를 실행한 후, 파라미터화된 양자 회로(31)에 대해 측정을 수행하여, 비트 스트링(32)을 얻으며, 여기서, 비트 스트링(32)에는 m 개의 보조 비트에 대응되는 서브 스트링(32a)이 포함되고, 상기 서브 스트링(32a)은, 상기 보조 서브 스트링이며; 상기 서브 스트링(32a)이 후선택 조건을 만족하지 않으면, 컴퓨터 기기는 본 회의 결과를 배제하고; 상기 서브 스트링(32a)이 후선택 조건을 만족하면, 컴퓨터 기기는 본 회의 측정 결과에 대응되는, n 개의 태스크 비트의 양자 상태(33)를 획득하며; 이때 파라미터화된 양자 회로(31)가 수렴되지 않으면, 컴퓨터 기기는 상기 n 개의 태스크 비트의 양자 상태(33)에 따라, 파라미터화된 양자 회로(31)에 대해 파라미터 업데이트를 수행하고; 이때의 파라미터화된 양자 회로(31)가 이미 수렴되었으면, 컴퓨터 기기는 상기 n 개의 태스크 비트의 양자 상태(33)에 따라 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득한다.

요약하면, 본 출원의 실시예에 기재된 방안은, 변분 태스크에 대응되는 PQC의 경우, n 개의 태스크 비트의 기초 위에 m 개의 보조 비트를 추가하고, 변분 태스크 처리 과정에서, 상기 m 개의 보조 비트의 출력 양자 상태의 측정 결과에 대해 후선택을 수행하는 것을 통해, n 개의 태스크 비트에서 조건을 만족하는 출력 양자 상태를 선택하여 PQC의 업데이트 또는 태스크 결과의 획득을 수행하며; 즉, 상기 방안은 m+n 개의 큐비트를 통해 물리적 큐비트 스케일이 n인 양자 시스템을 시뮬레이션할 수 있으므로, PQC가 양자 시스템에 대한 시뮬레이션 효과를 향상시킴으로써, 변분 태스크의 PQC의 표현 능력을 향상시킴으로써, 변분 태스크의 실행 효과를 향상시킨다.

NISQ 시대에서, 양자 하드웨어의 전형적인 단점은 간섭 시간이 짧고 양자 노이즈가 큰 것이다. 반면, 본 출원의 각 실시예를 통해 제기된 변분 후선택의 보강 방안은, NISQ 시대의 양자 하드웨어의 특점을 충분히 고려하였으며, 본 출원의 각 실시예에서 제기한 방안은 변분 양자 - 신경 네트워크 하이브리드 아이겐솔버(Variational Quantum Neural network Hybrid Eigensolver, VQNHE)와 같은, 다른 변분 후처리 방안과 완벽하게 호환되며, VQE의 효과를 추가로 향상시키기 위해 연합되어 사용될 수 있다. 본 출원의 각 실시예에 기재된 방안은 NISQ 하드웨어에서 효과적인 양자 이점을 보여주기 위한 기초를 마련하고, 양자 컴퓨터 상업화 응용의 가능성을 가속화한다.

본 출원의 각 실시예에 기재된 방안은 양자 하드웨어 평가 테스트 과학적 연구와 실제 생산에 비교적 쉽게 응용될 수 있다. 그 응용은 응축 상태의 물리와 양자 화학 문제에서의 시스템으로부터의 해밀토니안의 기저 상태에 대한 시뮬레이션과 솔루션 등을 포함한다. 양자 컴퓨터의 스케일이 추가로 확대된 후, 더욱 고효율적인 VQE 등과 같은 변분 태스크도 근사 화학적 거대 분자의 기저 상태 또는 복잡한 시스템의 물리 화학적 성질 추정 등과 같은, 약물 설계, 거대 분자 시뮬레이션 및 신소재 선별 등 분야에서 실제 작용을 발휘할 수 있는 것으로 예상한다.

도 4를 참조하면, 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 방법의 흐름도를 도시한다. 상기 방법의 각 단계의 실행 주체는 컴퓨터 기기일 수 있다. 도 4에 도시된 바와 같이, 상기 방법은 아래와 같은 단계를 포함할 수 있다.

단계 401에 있어서, 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하고; n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함한다.

본 출원의 실시예에 있어서, 상기 n과 m은 양의 정수이다.

가능한 구현 방식에 있어서, 파라미터화된 양자 회로의 파라미터는 n+m 개의 큐비트의 양자 상태에 대해 변분 변환을 수행하는 파라미터를 포함한다.

본 출원의 실시예에 있어서, 파라미터화된 양자 회로에는 n 개의 태스크 비트에 대해 변분 변환을 수행하는 파라미터화된 비트 게이트가 포함되는 것 이외에, 또한 m 개의 보조 비트에 대해 변분 변환을 수행하는 파라미터화된 비트 게이트가 포함됨으로써, 변분 태스크에서, 측정하여 얻은 비트 스트링에서 m 개의 보조 비트에 대응되는 서브 스트링에 대한 후선택 조작을 통해, 적합한 측정 결과를 선별할 수 있다.

가능한 구현 방식에 있어서, 파라미터화된 양자 회로에는 각각의 n 개의 태스크 비트와 m 개의 보조 비트 사이의 파라미터화된 얽힘 게이트가 포함된다.

도 5를 참조하면, 본 출원의 실시예에서 언급한 파라미터화된 양자 회로의 회로 구조 프레임워크도를 도시하고, 도 5에 도시된 바와 같이, 여기서 U(

) 부분의 회로는 태스크 비트에 작용되는 종래의 양자 게이트 이외에 또한, 태스크 비트와 보조 비트를 연결하는 얽힘 게이트를 추가한다. 또한, 상기 도 5에서의 파라미터화된 양자 회로는 후선택 전, 보조 비트에 대해 변환 V()를 수행하고, 이는 가장 적합한 보조 비트의 후선택 측정 베이시스를 찾는 것과 동등하다. 상기

와 는 파라미터화된 양자 회로의 파라미터이고, 타깃 양자 컴퓨팅 태스크 처리 과정에서,

와 는 파라미터화된 양자 회로가 수렴될 때까지 업데이트를 수행할 수 있다. 상기 변분 변환 V를 통해, 프레임워크의 유연성을 크게 증가시키며, 이는 최적의 측정 베이시스와 후선택 결과를 자동으로 시도하는 것과 맞먹는다.

단계 402에 있어서, n+m 개의 큐비트의 출력 양자 상태를 측정하여, n+m 개의 큐비트의 비트 스트링을 획득한다.

단계 403에 있어서, 비트 스트링에서의 보조 서브 스트링이 타깃 스트링인 경우, 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하는지 여부를 결정한다.

본 출원의 실시예에 있어서, 도 5에 도시된 바와 같이, 변분 변환 V의 존재로 인해, 타깃 양자 컴퓨팅 태스크의 실행 과정에서 가장 적합한 보조 비트의 후선택 측정 베이시스를 자동으로 찾는 것과 동등하므로, 본 출원의 실시예는 특별히 후선택의 bit string을 선택할 필요가 없으며, 다만 초기에 하나의 타깃 스트링을 설정하면, 일반성을 잃지 않게, 모든 0 스트링을 상기 타깃 스트링(모든 1 스트링, 또는 다른 0과 1의 조합을 사용할 수도 있음)으로 사용할 수 있고, 향후 타깃 양자 컴퓨팅 태스크에서, 타깃 스트링을 후선택 조건으로 사용하여 측정 결과의 후선택을 수행하는 것을 유지하므로, 파라미터화된 양자 회로가 수렴될 때, 상기 타깃 스트링을 통해 후선택된 측정 결과는 정확한 측정 결과이다.

단계 404에 있어서, 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴되지 않은 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여, 파라미터화된 양자 회로의 파라미터를 업데이트한다.

단계 405에 있어서, 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴된 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여, 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득한다.

가능한 구현 방식에 있어서, 타깃 양자 컴퓨팅 태스크가 기저 상태 에너지 솔루션 태스크를 포함하는 것으로 예를 들면, 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴되지 않은 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여, 파라미터화된 양자 회로의 파라미터를 업데이트하는 단계는,

비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴되지 않은 경우, n 개의 태스크 비트의 출력 양자 상태에서의 타깃 양자 시스템의 해밀토니안의 에너지 예상값에 따라, 파라미터화된 양자 회로의 파라미터를 업데이트하는 단계를 포함하고,

상응하게, 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴된 경우, n 개의 태스크 비트의 출력 양자 상태에 기반하여, 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하는 단계는,

비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 파라미터화된 양자 회로가 수렴된 경우, 해밀토니안의 에너지 예상값을, 타깃 양자 시스템의 기저 상태 에너지로 획득하는 단계를 포함한다.

본 출원의 실시예에 있어서, VQE 태스크에 있어서, 도 5와 유사한 파라미터화된 양자 회로를 구축하는 것을 통해, 출력 결과에 대해 여러 회의 측정(예를 들어 81921회 또는 81920회의 측정)을 수행할 수 있고, 후선택의 방식을 통해, 측정 결과에서 보조 비트가 전부 0인 결과를 유지하며, 이러한 측정으로 얻은 bit string이 태스크 비트에서의 결과를 통해, 해밀토니안에 포함되는 파울리 스트링의 에너지 예상값을 추정하여, 해밀토니안의 에너지 예상값을 얻고, 향후 해밀토니안의 에너지 예상값을 통해 파라미터화된 양자 회로에서의 파라미터

와 에 대해 업데이트를 수행하며, 파라미터화된 양자 회로가 수렴될 때까지 상기 과정을 반복 실행하고, 얻은 해밀토니안의 에너지 예상값을 태스크 비트에 대응되는 양자 시스템의 기저 상태 에너지로 획득한다.

본 출원의 실시예에 기재된 방안은, 보조 비트를 영입하고, 변분 후선택의 방식을 통해 변분 태스크에서의 PQC의 표현 능력을 향상시키며, VQE 태스크를 예로 들면, VQE 태스크의 PQC 표현 능력이 향상된 원리는 향후 설명을 참조할 수 있다.

먼저 보조 비트가 없는 VQE와 보조 비트를 포함하는 VQE의 대비를 고려하고; 다음, 보조 비트를 포함하는 VQE의 보조 비트의 출력 처리 방식을 분석하되, 주로 처리를 하지 않는 것(보조 비트의 힐버트 공간을 추적(trace)하는 것과 맞먹음)과, 보조 비트 측정 결과에 대해 후선택을 수행하는 두 가지 방법이다.

보조 비트를 갖는 VQE 시스템의 경우, PQC의 기본 구조가 일치하면, 보조 비트를 갖는 VQE 시스템의 변분 회로의 표현 능력은 보조 비트가 없는 VQE 시스템의 PQC보다 엄격하게 작지 않다. 즉, 보조 비트에서의 회로 부분을 아이덴티티 변환으로 취하고, 보조 비트와 태스크 비트에서의 연관된 양자 게이트를 모두 닫으면, 보조 비트가 없는 VQE 시스템으로 감소(reduce)되어 돌아가므로, 처리를 하지 않는 보조 비트 VQE가 일반적인 물리적 시스템 크기의 VQE 알고리즘보다 강한 것을 엄격하게 증명할 수 있다.

후처리를 하지 않는 보조 비트 VQE의 경우, 상응하는 파동 함수는 아래와 같다.

여기서, c는 파동 함수의 복소수 확률 진폭이고, i와 j는 측정 베이시스에 대응되는 bit string을 나타내며, s와 a는 각각 물리적 시스템 비트와 보조 비트를 나타낸다. 반면, 후선택 보조 비트가 특정된 bit string k에 대응되는 경우에 있어서, 물리적 시스템에 대응되는 파동 함수는 아래와 같이 변화된다.

처리하지 않는 것과 후선택 보조 비트에 대응되는 시스템 에너지 추정은 각각 아래와 같다.

여기서, 은 해밀토니안 매트릭스 H에 대응되는 매트릭스 요소이다. 이로부터, 후처리를 하지 않는 에너지 추정은 상이한 bit string에 대해 후선택을 수행한 에너지 추정의 평균값으로 나타낼 수 있는 것을 알 수 있으며, 즉, 아래와 같다.

여기서 는, 파동 함수의 정규화 요구 로 인해, 확률 가중치로 간주될 수 있다.

상이한 후선택된 에너지의 평균값과 처리를 하지 않는 에너지 추정이 동일하므로, 필연적으로 일부 후선택된 bit string k에 대응되는 태스크 비트의 시스템 에너지 추정이 후처리를 하지 않는 에너지 추정보다 작으며, 이 또한 본 출원이 후선택 보조 비트를 영입하는 것으로 VQE가 에너지 추정에 대한 정확도를 증강시키기 위한 이론적 의거이다.

가능한 구현 방식에 있어서, 파라미터화된 양자 회로의 입력 양자 상태 및 파라미터화된 양자 회로에서의 양자 게이트는 대칭성을 구비한다.

가능한 구현 방식에 있어서, 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 태스크인 경우, m 개의 보조 비트는 적어도 두 쌍의 보조 비트를 포함하고, m은 짝수이며; 적어도 두 쌍의 보조 비트에서의 각 쌍의 보조 비트의 출력 양자 상태의 총 스핀은 0이다.

VQE 태스크로 예를 들면, 구체적인 시스템 에너지 추정 문제의 경우, 시스템 해밀토니안 자체가 구비하는 대칭성을 추가로 고려할 때가 있으며, 회로 가정에서 유지하면, 이는 근사 효과를 대폭 향상시킬 수 있다. 이는 VQE의 입력 상태와 VQE 회로 자체의 양자 게이트가 모두 상응하는 대칭성을 구비할 것을 요구한다. 보조 비트와 변분 후선택의 시스템을 영입한 경우, 아래에 SU(2) 대칭성을 구비하는 등방성 하이젠베르크 모델을 예로 들어, 본 출원에 기재된 방안이 여전히 후선택 방안에서 상응하는 대칭성을 유지할 수 있고, 즉 총 스핀 양자수 의 보존을 유지하는 것을 소개한다.

보통의 VQE가 하이젠베르크 모델 문제를 해결할 때, 총 스핀이 0인 입력 초기 상태를 일련의 Bell 쌍으로 유지한다. 즉,

상응하게, SU(2) 대칭성을 유지하는 변분 회로 구조는 일련의 파라미터화된 SWAP(교환) 레이어이며, 즉,

여기서, U는 변분 회로이고, P는 SWAP 레이어의 개수를 나타내며, n은 물리적 시스템의 그리드 포인트 수이고, 는 일련의 회로 파라미터이며, SWAP 투 비트 게이트의 정의는 아래와 같다.

보조 비트를 영입한 후선택의 경우에 있어서, 짝수 그리드 포인트의 시스템에 추가적인 짝수의 보조 비트를 영입해야 하며, 그 원인은 총 수가 홀수인 스핀 1/2 자유도가 총 스핀이 0인 표시 서브 공간을 포함하지 않는 것이다. 회로 부분은 파라미터화된 SWAP 레이어를 사용하여 대칭성을 유지시킬 수 있다. 후선택의 경우, 보조 비트에서 총 스핀이 0인 Bell 쌍을 후선택해야 하며, 이로써 나머지의 물리 시스템의 총 스핀은 여전히 0이다. 도 6을 참조하면, 본 출원의 실시예에서 언급한 대칭성을 유지하는 변분 회로 구조도를 도시하고, 도 6에 도시된 바와 같이, X는 파울리 X 게이트이고, H는 Hadamard 게이트이며, 두 가지의 투 비트 게이트는 각각 CNOT 게이트와 파라미터화된 SWAP 게이트이다.

설명해야 할 것은, 본 출원의 실시예의 상기 도 6에 도시된 변분 회로 구조는 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 조건에서 제공된 예시적인 회로 구조이다. 선택 가능하게, 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 조건의 경우, 다른 대칭성을 만족하는 회로 구조를 채택할 수도 있다.

또한, 본 출원의 실시예에서 제공한 PQC의 변분 회로 구조에 있어서, 보조 비트의 개수는 짝수에 한정되지 않으며, 예를 들어, 대칭성을 요구하지 않는 타깃 양자 컴퓨팅 태스크에 있어서, 보조 비트의 개수는 짝수일 수 있고, 홀수일 수도 있으며, 상응하게, 변분 회로 구조도 대칭성을 구비하는 회로 구조에 한정되지 않는다.

가능한 구현 방식에 있어서, m 개의 보조 비트에는 적어도 하나의 제1 보조 비트가 포함되고; 제1 보조 비트 및 n 개의 태스크 비트에 각각 대응되는 물리적 큐비트는 1 차원 링 형태 연결 토폴로지를 구성하며;

제1 보조 비트와 n 개의 태스크 비트 사이는 제1 투 비트 게이트 레이어를 통해 연결되고;

제1 투 비트 게이트 레이어는 제1 보조 비트 및 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하고; 제1 보조 비트 및 n 개의 태스크 비트에 있어서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트는 계단형으로 배열된다.

가능한 구현 방식에 있어서, m 개의 보조 비트에는 적어도 하나의 제2 보조 비트가 더 포함되고; 제2 보조 비트와 제1 보조 비트 사이는 두 개의 SWAP 게이트를 통해 서로 연결되며; 두 개의 SWAP 게이트 사이에는 제2 투 비트 게이트 레이어가 포함되고;

제2 투 비트 게이트 레이어는 제1 보조 비트 및 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함한다.

본 출원의 실시예는 1 차원에서의 링 형태 토폴로지의 양자 하드웨어 비트 연결 경우를 고려하여, 후선택 방안이 실제 하드웨어 토폴로지 연결에서의 자원을 설명한다. 이런 경우는 2 차원 초전도 큐비트 어레이에서 표현이 비교적 좋은 1 차원 서브 시스템을 선택하여 실험할 때 쉽게 발생된다.

종래의 VQE 방안의 경우, 계단형의 투 비트 게이트 배열을 고려하며, 즉 투 비트 게이트의 핀은 순차적으로 (1, 2), (2, 3), (3, 4), ...이다. 이로써, 각 투 비트 게이트 레이어가 소모하는 투 비트 양자 게이트 자원은 마침 양자 시스템의 크기 n과 일치하다. 하나의 보조 비트를 영입한 후선택 증강된 VQE의 경우, 상응한 투 비트 게이트 연결은 모든 태스크 비트가 각각 상기 보조 비트와 연결을 수행하는 것이다. 이러한 연결은 양자 하드웨어의 비트 토폴로지 경우를 고려한 후, 많은 양자 게이트의 추가적인 소모가 수요될 것으로 보인다. 그러나 실제로, 1 차원 링 형태 연결 토폴로지의 경우, 후선택 방안에 수요되는 투 비트 양자 게이트 개수와 종래의 VQE는 일치하다. 그 기본적인 동작은, 보조 비트와 첫 번째 태스크 비트가 파라미터화된 투 비트 게이트 얽힘을 거친 후, 보조 비트와 첫 번째 태스크 비트에서 동시에 하나의 교환 게이트 SWAP에 작용하면, 이로써 보조 비트는 뒤로 하나의 비트를 이동한 것과 동등하다. 이때, 보조 비트는 자연스럽게 두 번째의 태스크 비트와 인접하며, 상응하게, 이때 보조 비트와 두 번째의 태스크 비트 사이에서 파라미터화된 투 비트 게이트와 교환 게이트를 작용할 수 있으며, 전체 레이어의 VQE 회로를 완료한 후, 보조 비트가 다시 원위치로 돌아갈 때까지 이와 동일한 방법으로 유추한다.

도 7을 참조하면, 본 출원의 실시예에서 언급한 VQE 회로 예시도를 도시한다. 도 7에 도시된 바와 같이, 굵은 회로는 보조 비트의 위치를 나타낸다. 상기 전체 레이어의 VQE 회로 실행 과정에서, 파라미터화된 투 비트 게이트와, 상응한 교환 게이트가 작용하는 비트 핀이 일치하므로, 하나의 범용 투 비트 게이트로 병합하여 컴파일되어 작용할 수 있다. 이로써, 각 레이어의 VQE 회로가 소모한 투 비트 양자 게이트는 여전히 N 개이고, 양자 자원의 수요는 일반적인 VQE와 동일하다. 반면, 짝수 보조 비트의 대칭성 보호가 수요되는 VQE의 경우, 도 6에서의 N이 1에 대한 연결 방식에 따라, 첫 번째의 보조 비트를 한 번 교환하면 되고, 두 번째의 보조 비트는 원위치를 유지할 수 있다.

설명해야 할 것은, 본 출원의 실시예의 상기 방안은 다만 제1 보조 비트 및 n 개의 태스크 비트에 각각 대응되는 물리적 큐비트로 1 차원 링 형태 연결 토폴로지를 구성하는 것을 예로 들어, 큐비트의 실행 경우를 소개한다. 선택 가능하게, 본 출원의 실시예에서 언급한 양자 회로는 다른 연결 토폴로지 구조(예를 들어, 메시 토폴로지 등)의 양자 컴퓨팅 디바이스에서도 실행될 수 있다.

본 출원의 실시예의 키 포인트는 보조 비트와 변분 후선택 모듈을 영입하는 것을 통해, 공간(비트 개수)으로 시간(회로 깊이)을 바꿈으로써, PQC 가정의 표현 능력을 증가시켜, 변분 태스크에서 더욱 좋은 표현 능력과 근사 효과를 구비하도록 하는 것이다. VQE 태스크를 예로 들면, 종래의 VQE 방안의 경우, 이용된 큐비트 개수는 시뮬레이션하려는 근사 양자 시스템의 스케일과 동일하다. 반면, 본 출원의 실시예에서 구축된 변분 후선택 증강된 VQE를 통해, 태스크 비트에 대응되는 양자 시스템보다 더욱 많은 큐비트를 이용하여 PQC를 구축하고, 출력할 때 나머지의 보조 비트를 후선택하며, 후선택 전, 보조 비트에 변분 회로 모듈이 존재하므로, 일반성을 잃지 않게, 후선택된 bit string를 보조 비트가 모두 0인 것으로 선택하며, 후선택을 만족하는 측정 결과가 태스크 비트에서 대응되는 결과는 시스템 에너지에 대한 추정으로 사용된다. 이러한 방식을 통해 최적화된 에너지 결과는 통상적으로 종래의 VQE의 결과보다 낮(즉, 더 우수함)다.

본 출원의 실시예에 기재된 방안을 후선택 증강된 VQE 방안에 적용하는 것을 예로 들면, 본 출원의 실시예는 상기 방안을 2 차원 횡방향 필드 아이징 모델과 2 차원 하이젠베르크 모델의 기저 상태 에너지 솔루션에 적용하여, 모두 대체적으로 동일한 양자 게이트 개수를 이용한 일반적인 VQE보다 더욱 좋은 에너지 추정을 얻었으며, 그 값은 아래와 같다.

케이스 1에 있어서, 2 차원 사각 스퀘어 그리드 횡방향 필드 아이징 모델의 효과이다.

4*3 크기의 2 차원 스퀘어 그리드에서의 주기성 경계 조건의 횡방향 필드 아이징 모델을 고려한다. 그 해밀토니안은, 아래와 같다.

여기서, <ij>는 스퀘어 그리드에서 가장 인접된 그리드 포인드 쌍 ij를 나타낸다. 는 그리드 포인트 i에서의 파울리 Z 매트릭스를 나타내고, 는 그리드 포인트 i에서의 파울리 X 매트릭스를 나타내며; 상기 모델의 엄격 기저 상태 에너지는, -18.914이다.

1 차원 링 형태의 양자 하드웨어 토폴로지를 이용하여, 상응한 회로는 Hadamard 게이트 레이어에 총 P 레이어인 ZZ 레이어와 RX 레이어가 추가된 것으로 가정하고, 여기서 ZZ 레이어가 포함하는 투 비트 게이트는 가장 인접된 방식인 계단형 (1, 2), (2, 3), ...의 방식에 따라 배열된다. 상응한 변분 회로 U의 수학적 표현식은 아래와 같다.

여기서, H_i는 i 번째의 큐비트에서 작용하는 Hadamard 게이트이며, 매트릭스는 아래 식으로 나타낸다.

P=2, 3, 4 레이어인 일반적인 VQE의 경우, 주어진 에너지 추정은 각각 -14.81, -15.41, -15.62이다.

반면, 상응한 하나의 보조 비트를 영입하고, 투 비트 ZZ 레이어에 대응되는 배열이 모든 태스크 비트로부터 보조 비트까지 연결된 경우에 있어서, P=2, 3, 4 레이어의 결과는 각각 -18.59, -18.67, -18.80이다. 이때 회로는 변분 후처리 부분 V가 파라미터화된 단일 비트 회전인 것으로 가정한다. 결과 정리는 아래의 표 1과 같다.

회로 깊이(레이어 수)	2	3	4
보통 VQE	-14.81	-15.41	-15.62
후선택 증강된 VQE	-18.59	-18.67	-18.80

표 1 횡방향 필드 아이징 모델 효과 대비

케이스 2에 있어서, 2 차원 스퀘어 그리드 하이젠베르크 모델에서의 효과이다.

2 차원 4*3 스퀘어 그리드에서의 주기성 경계 조건 하이젠베르크 모델을 고려하며, 상응한 시스템 해밀토니안은 아래와 같다.

여기서, <ij>는 스퀘어 그리드에서의 인접 그리드 포인트를 나타내고, 는 그리드 포인트 i에서의 파울리 Y 매트릭스를 나타낸다. 이 모델은 SU(2) 대칭성을 구비한다. 따라서 이용된 변분 회로는 입력 Bell 쌍 초기 상태와 P 레이어 파라미터화된 SWAP 레이어를 구비한 형태인 것으로 가정한다. 즉, 본 방안에서 대칭성을 유지하는 후선택 방안과 회로 가정을 채택하여 하이젠베르크 모델에 적용한다. 상기 모델의 엄격한 기저 상태 에너지는 -29.473이다.

투 비트 게이트의 SWAP 레이어가 1 차원 주기성 계단형 배열을 채택할 때, P=2, 3, 4 레이어에 대응되고, 대칭성을 유지하는 일반적인 VQE가 제공하는 에너지는 -25.57, -28.29, -28.85이다.

마찬가지로 대칭성을 유지할 수 있는 두 개의 보조 비트가 존재하는 후선택 방안을 채택하면, 회로 깊이 P=2, 3, 4에 대응되는 에너지 추정은 각각 -25.80, -28.36, -29.05이다. 하이젠베르크 모델 최적화 문제에 상응되는 에너지 곡면이 비교적 불규칙적인 것을 유의하면, 일반적인 VQE든 후선택 증강된 VQE든 모두 통상적으로 수십 심지어 수백 번의 상이한 초기화 파라미터의 독립 최적화를 거쳐야만, 비교적 이상적인 한 그룹의 해를 찾을 수 있다. 본 출원은 후선택을 하지 않는 VQE 결과와 대칭성을 파괴하는 후선택 VQE 결과를 추가로 비교하여, 표 2에서와 같이 정리한다. 여기서, 표 2의 결과는 대칭성이 유지된 후선택 방안의 중요성을 충분히 설명한다.

회로 깊이(레이어 수)	2	3	4
보통 VQE	-25.57	-28.89	-28.85
보조 비트를 갖는 VQE (대칭성을 유지한 후선택 )	-25.8	-28.36	-29.05
보조 비트를 갖는 VQE (대칭성을 파괴한 후선택 )	-20.98	-23.49	-24.78
보조 비트를 갖는 VQE(후선택을 하지 않음)	-24.27	-26.65	-28.50

표 2 하이젠베르크 모델의 상이한 VQE 방안의 에너지 추정

요약하면, 본 출원의 실시예에 기재된 방안에서는 풍부한 예가 존재하므로 이론과 실제 문제로부터, 후선택 증강된 VQE가 일반적인 VQE보다 더욱 좋은 에너지 추정을 제공하고, 소모하는 양자 하드웨어 자원이 대체적으로 일치한 것을 표명할 수 있다.

여기서, 본 출원의 실시예의 상기 예는 다만 VQE 태스크로 예를 들어 설명할 뿐, 선택적인 본 출원의 실시예에 기재된 방안은 또한 다른 변분 태스크에 적용될 수 있다.

요약하면, 본 출원의 실시예에 기재된 방안을 통해, 변분 태스크에 대응되는 PQC의 경우, n 개의 태스크 비트의 기초 위에 m 개의 보조 비트를 추가하고, 변분 태스크 처리 과정에서, 상기 m 개의 보조 비트의 출력 양자 상태의 측정 결과에 대해 후선택을 수행하는 것을 통해, n 개의 태스크 비트에서 조건을 만족하는 출력 양자 상태를 선택하여 PQC의 업데이트 또는 태스크 결과의 획득을 수행하며; 다시 말해, 상기 방안은 m+n 개의 큐비트를 통해 물리적 큐비트 스케일이 n인 양자 시스템을 시뮬레이션할 수 있으므로, PQC가 양자 시스템에 대한 시뮬레이션 효과를 향상시킴으로써, 변분 태스크의 PQC의 표현 능력을 향상시킴으로써, 변분 태스크의 실행 효과를 향상시킨다.

도 8을 참조하면, 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 시스템의 블록도를 도시한다. 상기 시스템은 상기 양자 컴퓨팅 태스크 처리 방법의 예를 구현하는 기능을 구비한다. 도 8에 도시된 바와 같이, 상기 시스템은, 변환 처리 모듈(801), 측정 모듈(802), 옵티마이저(803) 및 태스크 처리 모듈(804)을 포함할 수 있고,

상기 변환 처리 모듈(801)은, 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하기 위한 것이고, 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하며, n과 m은 양의 정수이고;

상기 측정 모듈(802)은, 상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하기 위한 것이며;

상기 옵티마이저(803)는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이고, 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이며;

상기 태스크 처리 모듈(804)은, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하기 위한 것이다.

가능한 구현 방식에 있어서, 상기 시스템은,

상기 비트 스트링에서의 보조 서브 스트링이 타깃 스트링인 경우, 상기 비트 스트링에서의 보조 서브 스트링이 상기 후선택 조건을 만족하는 것으로 결정하기 위한 후선택 모듈을 더 포함한다.

가능한 구현 방식에 있어서, 상기 파라미터화된 양자 회로의 파라미터는 상기 n+m 개의 큐비트의 양자 상태에 대해 변분 변환을 수행하는 파라미터를 포함한다.

가능한 구현 방식에 있어서, 상기 타깃 양자 컴퓨팅 태스크는 기저 상태 에너지 솔루션 태스크를 포함하고;

상기 옵티마이저는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에서의 타깃 양자 시스템의 해밀토니안의 에너지 예상값에 따라, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이고;

상기 태스크 처리 모듈은, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 해밀토니안의 에너지 예상값을, 상기 타깃 양자 시스템의 기저 상태 에너지로 획득하기 위한 것이다.

가능한 구현 방식에 있어서, 상기 파라미터화된 양자 회로에는 각각의 상기 n 개의 태스크 비트와 상기 m 개의 보조 비트 사이의 파라미터화된 얽힘 게이트가 포함된다.

가능한 구현 방식에 있어서, 상기 m 개의 보조 비트에는 적어도 하나의 제1 보조 비트가 포함되고; 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에 각각 대응되는 물리적 큐비트는 1 차원 링 형태 연결 토폴로지를 구성하며;

상기 제1 보조 비트와 상기 n 개의 태스크 비트 사이는 제1 투 비트 게이트 레이어를 통해 연결되고,

상기 제1 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하고, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트는 계단형으로 배열된다.

가능한 구현 방식에 있어서, 상기 m 개의 보조 비트에는 적어도 하나의 제2 보조 비트가 더 포함되고, 상기 제2 보조 비트와 상기 제1 보조 비트 사이는 두 개의 SWAP 게이트를 통해 서로 연결되며, 상기 두 개의 SWAP 게이트 사이에는 제2 투 비트 게이트 레이어가 포함되고;

상기 제2 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함한다.

가능한 구현 방식에 있어서, 상기 파라미터화된 양자 회로의 입력 양자 상태 및 상기 파라미터화된 양자 회로에서의 양자 게이트는 대칭성을 구비한다.

가능한 구현 방식에 있어서, 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 태스크인 경우, 상기 m 개의 보조 비트는 적어도 두 쌍의 보조 비트를 포함하고, m은 짝수이며;

상기 적어도 두 쌍의 보조 비트에서의 각 쌍의 보조 비트의 출력 양자 상태의 총 스핀은 0이다.

본 출원의 실시예의 일 측면에 따라, 컴퓨터 기기를 제공하고, 상기 컴퓨터 기기는 전술한 바와 같은 양자 컴퓨팅 태스크 처리 방법을 실행하기 위한 것이다.

요약하면, 본 출원의 실시예에 기재된 방안을 통해, 변분 태스크에 대응되는 PQC의 경우, n 개의 태스크 비트의 기초 위에 m 개의 보조 비트를 추가하고, 변분 태스크 처리 과정에 있어서, 상기 m 개의 보조 비트의 출력 양자 상태의 측정 결과에 대해 후선택을 수행하는 것을 통해, n 개의 태스크 비트에서 조건을 만족하는 출력 양자 상태를 선택하여 PQC의 업데이트 또는 태스크 결과의 획득을 수행하며; 즉, 상기 방안은 m+n 개의 큐비트를 통해 물리적 큐비트 스케일이 n인 양자 시스템을 시뮬레이션할 수 있으므로, PQC가 양자 시스템에 대한 시뮬레이션 효과를 향상시킴으로써, 변분 태스크의 PQC의 표현 능력을 향상시킴으로써, 변분 태스크의 실행 효과를 향상시킨다.

설명해야 할 것은, 상기 실시예에서 제공한 시스템은, 시스템의 기능을 구현할 때, 상기 각 기능적 모듈의 분할로만 예를 들어 설명하였고, 실제 응용에서, 필요에 따라 상기 기능을 상이한 기능적 모듈에 의해 완료되도록 분배할 수 있으며, 즉 기기의 내부 구조를 상이한 기능적 모듈로 분할하여, 이상 설명한 전부 또는 부분적인 기능을 완료한다. 또한, 상기 실시예에서 제공한 시스템과 방법의 실시예는 동일한 사상에 속하며, 이의 구체적인 구현 과정은 방법 실시예를 참조하면 되고, 여기서 더이상 반복하지 않는다.

본 출원의 하나의 예시적인 실시예에 있어서, 컴퓨터 기기를 더 제공하고, 상기 컴퓨터 기기는 고전적 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 컴퓨터 기기일 수 있으며; 상기 컴퓨터 기기는 상기 도 2 또는 도 4에 도시된 실시예에서 제공한 양자 컴퓨팅 태스크 처리 방법을 실행하기 위한 것일 수 있다.

본 출원의 하나의 예시적인 실시예에 있어서, 하이브리드 컴퓨터 시스템을 더 제공한다. 도 9를 참조하면, 본 출원의 하나의 실시예에서 제공한 양자 컴퓨팅 태스크 처리 시스템의 블록도를 도시하고; 상기 시스템은 양자 컴퓨팅 디바이스(91), 제어 디바이스(92) 및 고전적 컴퓨터(93)를 포함하며;

상기 제어 디바이스(92)는, 양자 컴퓨팅 디바이스(91)가 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 실행하여, n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하는 것을 제어하기 위한 것이며, 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하고, n과 m은 양의 정수이고;

상기 제어 디바이스(92)는, 상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하기 위한 것이며;

상기 고전적 컴퓨터(93)는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이며, 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이고;

상기 고전적 컴퓨터(93)는 또한, 상기 비트 스트링에서 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하기 위한 것이다.

가능한 구현 방식에 있어서, 상기 고전적 컴퓨터(93)는 또한, 상기 비트 스트링에서의 보조 서브 스트링이 타깃 스트링인 경우, 상기 비트 스트링에서의 보조 서브 스트링이 상기 후선택 조건을 만족하는 것으로 결정하기 위한 것이다.

가능한 구현 방식에 있어서, 상기 파라미터화된 양자 회로의 파라미터는 상기 n+m 개의 큐비트의 양자 상태에 대해 변분 변환을 수행하는 파라미터를 포함한다.

가능한 구현 방식에 있어서, 상기 타깃 양자 컴퓨팅 태스크는 기저 상태 에너지 솔루션 태스크를 포함하고;

상기 고전적 컴퓨터(93)는 또한, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에서의 타깃 양자 시스템의 해밀토니안의 에너지 예상값에 따라, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이고;

상기 고전적 컴퓨터(93)는 또한, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 해밀토니안의 에너지 예상값을, 상기 타깃 양자 시스템의 기저 상태 에너지로 획득하기 위한 것이다.

가능한 구현 방식에 있어서, 상기 파라미터화된 양자 회로에는 각각의 상기 n 개의 태스크 비트와 상기 m 개의 보조 비트 사이의 파라미터화된 얽힘 게이트가 포함된다.

가능한 구현 방식에 있어서, 상기 m 개의 보조 비트에는 적어도 하나의 제1 보조 비트가 포함되고; 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에 각각 대응되는 물리적 큐비트는 1 차원 링 형태 연결 토폴로지를 구성하며;

상기 제1 보조 비트와 상기 n 개의 태스크 비트 사이는 제1 투 비트 게이트 레이어를 통해 연결되고;

상기 제1 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하고, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트는 계단형으로 배열된다.

가능한 구현 방식에 있어서, 상기 m 개의 보조 비트에는 적어도 하나의 제2 보조 비트가 더 포함되고, 상기 제2 보조 비트와 상기 제1 보조 비트 사이는 두 개의 SWAP 게이트를 통해 서로 연결되며, 상기 두 개의 SWAP 게이트 사이에는 제2 투 비트 게이트 레이어가 포함되고;

상기 제2 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함한다.

가능한 구현 방식에 있어서, 상기 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 태스크인 경우, 상기 파라미터화된 양자 회로의 입력 양자 상태 및 상기 파라미터화된 양자 회로에서의 양자 게이트는 대칭성을 구비한다.

가능한 구현 방식에 있어서, 상기 m 개의 보조 비트는 적어도 두 쌍의 보조 비트를 포함하고, m은 짝수이며;

상기 적어도 두 쌍의 보조 비트에서의 각 쌍의 보조 비트의 출력 양자 상태의 총 스핀은 0이다.

요약하면, 본 출원의 실시예에 기재된 방안을 통해, 변분 태스크에 대응되는 PQC의 경우, n 개의 태스크 비트의 기초 위에 m 개의 보조 비트를 추가하고, 변분 태스크 처리 과정에서, 상기 m 개의 보조 비트의 출력 양자 상태의 측정 결과에 대해 후선택을 수행하는 것을 통해, n 개의 태스크 비트에서 조건을 만족하는 출력 양자 상태를 선택하여 PQC의 업데이트 또는 태스크 결과의 획득을 수행하며; 즉, 상기 방안은 m+n 개의 큐비트를 통해 물리적 큐비트 스케일이 n인 양자 시스템을 시뮬레이션할 수 있으므로, PQC가 양자 시스템에 대한 시뮬레이션 효과를 향상시킴으로써, 변분 태스크의 PQC의 표현 능력을 향상시킴으로써, 변분 태스크의 실행 효과를 향상시킨다.

이해해야 할 것은, 본 문에서 언급된 "복수 개"는 두 개 또는 두 개 이상을 의미한다. "및...중 적어도 하나"는, 연관 대상의 연관 관계를 설명하기 위한 것이며, 세 가지 관계가 존재할 수 있음을 의미하는데, 예를 들어, "A 및 B 중 적어도 하나"는, A가 단독적으로 존재하거나, A와 B가 동시에 존재하거나, B가 단독적으로 존재하는 세 가지 경우를 의미한다. 부호 "/"은 일반적으로 전후 연관 대상이 "또는"의 관계임을 의미한다. 또한, 본 문에서 설명된 단계 번호는, 다만 단계 사이의 가능한 실행 선후 순서를 예시적으로 나타낼 뿐이며, 일부 다른 실시예에 있어서, 상기 단계는 번호 순서에 따라 실행하지 않을 수도 있으며,두 개의 상이한 번호의 단계가 동시에 실행되거나 두 개의 상이한 번호의 단계가 그림에 도시된 것과 반대되는 순서에 따라 실행되며, 본 출원의 실시예는 이에 대해 한정하지 않는다.

이상의 내용은 다만 본 출원의 예시적 실시예일 뿐, 본 출원을 한정하려는 것이 아니며, 본 출원의 사상 및 원칙 내에서 이루어진 임의의 수정, 동등한 대체, 개진 등은, 본 출원의 보호 범위에 포함되어야 한다.

Claims (28)

1. 양자 컴퓨팅 태스크 처리 방법으로서,
   상기 양자 컴퓨팅 태스크 처리 방법은 컴퓨터 기기에 의해 실행되고, 상기 컴퓨터 기기는 고전적 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 컴퓨터 기기이며, 상기 양자 컴퓨팅 태스크 처리 방법은,
   타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하는 단계 - 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하고, n과 m은 양의 정수임 - ;
   상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하는 단계;
   상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하는 단계 - 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링임 - ; 및
   상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
2. 제1항에 있어서,
   상기 양자 컴퓨팅 태스크 처리 방법은,
   상기 비트 스트링에서의 보조 서브 스트링이 타깃 스트링인 경우, 상기 비트 스트링에서의 보조 서브 스트링이 상기 후선택 조건을 만족하는 것으로 결정하는 단계를 더 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
3. 제1항에 있어서,
   상기 파라미터화된 양자 회로의 파라미터는 상기 n+m 개의 큐비트의 양자 상태에 대해 변분 변환을 수행하는 파라미터를 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
4. 제3항에 있어서,
   상기 타깃 양자 컴퓨팅 태스크는 기저 상태 에너지 솔루션 태스크를 포함하고;
   상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하는 단계는,
   상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에서의 타깃 양자 시스템의 해밀토니안의 에너지 예상값에 따라, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하는 단계를 포함하고,
   상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하는 단계는,
   상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 해밀토니안의 에너지 예상값을, 상기 타깃 양자 시스템의 기저 상태 에너지로 획득하는 단계를 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 파라미터화된 양자 회로에는 각각의 상기 n 개의 태스크 비트와 상기 m 개의 보조 비트 사이의 파라미터화된 얽힘 게이트가 포함되는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
6. 제5항에 있어서,
   상기 m 개의 보조 비트에는 적어도 하나의 제1 보조 비트가 포함되고, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에 각각 대응되는 물리적 큐비트는 1 차원 링 형태 연결 토폴로지를 구성하며,
   상기 제1 보조 비트와 상기 n 개의 태스크 비트 사이는 제1 투 비트 게이트 레이어를 통해 연결되고,
   상기 제1 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하며, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트는 계단형으로 배열되는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
7. 제6항에 있어서,
   상기 m 개의 보조 비트에는 적어도 하나의 제2 보조 비트가 더 포함되고; 상기 제2 보조 비트와 상기 제1 보조 비트 사이는 두 개의 SWAP 게이트를 통해 서로 연결되며; 상기 두 개의 SWAP 게이트 사이에는 제2 투 비트 게이트 레이어가 포함되고;
   상기 제2 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
8. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 태스크인 경우, 상기 파라미터화된 양자 회로의 입력 양자 상태 및 상기 파라미터화된 양자 회로에서의 양자 게이트는 대칭성을 구비하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
9. 제8항에 있어서,
   상기 m 개의 보조 비트는 적어도 두 쌍의 보조 비트를 포함하고, m은 짝수이며;
   상기 적어도 두 쌍의 보조 비트에서의 각 쌍의 보조 비트의 출력 양자 상태의 총 스핀은 0인 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 방법.
10. 양자 컴퓨팅 태스크 처리 시스템으로서,
    변환 처리 모듈, 측정 모듈, 옵티마이저 및 태스크 처리 모듈을 포함하고,
    상기 변환 처리 모듈은, 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 통해 n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하기 위한 것이고, 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하며, n과 m은 양의 정수이고;
    상기 측정 모듈은, 상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하기 위한 것이며;
    상기 옵티마이저는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이고, 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이며;
    상기 태스크 처리 모듈은, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하기 위한 것임을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
11. 제10항에 있어서,
    상기 양자 컴퓨팅 태스크 처리 시스템은,
    상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이 타깃 스트링인 경우, 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이 상기 후선택 조건을 만족하는 것으로 결정하기 위한 후선택 모듈을 더 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
12. 제10항에 있어서,
    상기 파라미터화된 양자 회로의 파라미터는 상기 n+m 개의 큐비트의 양자 상태에 대해 변분 변환을 수행하는 파라미터를 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
13. 제12항에 있어서,
    상기 타깃 양자 컴퓨팅 태스크는 기저 상태 에너지 솔루션 태스크를 포함하고,
    상기 옵티마이저는, 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에서의 타깃 양자 시스템의 해밀토니안의 에너지 예상 값에 따라, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이며;
    상기 태스크 처리 모듈은, 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 해밀토니안의 에너지 예상값을, 상기 타깃 양자 시스템의 기저 상태 에너지로 획득하기 위한 것임을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 파라미터화된 양자 회로에는 각각의 상기 n 개의 태스크 비트와 상기 m 개의 보조 비트 사이의 파라미터화된 얽힘 게이트가 포함되는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
15. 제14항에 있어서,
    상기 m 개의 보조 비트에는 적어도 하나의 제1 보조 비트가 포함되고, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에 각각 대응되는 물리적 큐비트는 1 차원 링 형태 연결 토폴로지를 구성하며,
    상기 제1 보조 비트와 상기 n 개의 태스크 비트 사이는 제1 투 비트 게이트 레이어를 통해 연결되고,
    상기 제1 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하며, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트는 계단형으로 배열되는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
16. 제15항에 있어서,
    상기 m 개의 보조 비트에는 적어도 하나의 제2 보조 비트가 더 포함되고; 상기 제2 보조 비트와 상기 제1 보조 비트 사이는 두 개의 SWAP 게이트를 통해 서로 연결되며; 상기 두 개의 SWAP 게이트 사이에는 제2 투 비트 게이트 레이어가 포함되고;
    상기 제2 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
17. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 태스크인 경우, 상기 파라미터화된 양자 회로의 입력 양자 상태 및 상기 파라미터화된 양자 회로에서의 양자 게이트는 대칭성을 구비하는 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
18. 제17항에 있어서,
    상기 m 개의 보조 비트는 적어도 두 쌍의 보조 비트를 포함하고, m은 짝수이며;
    상기 적어도 두 쌍의 보조 비트에서의 각 쌍의 보조 비트의 출력 양자 상태의 총 스핀은 0인 것을 특징으로 하는 양자 컴퓨팅 태스크 처리 시스템.
19. 컴퓨터 기기로서,
    상기 컴퓨터 기기는 고전적 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 컴퓨터 기기이고, 상기 컴퓨터 기기는 제1항 내지 제9항 중 어느 한 항에 따른 양자 컴퓨팅 태스크 처리 방법을 실행하기 위한 것임을 특징으로 하는 컴퓨터 기기.
20. 하이브리드 컴퓨터 시스템으로서,
    상기 시스템은 양자 컴퓨팅 디바이스, 제어 디바이스 및 고전적 컴퓨터를 포함하고,
    상기 제어 디바이스는, 양자 컴퓨팅 디바이스가 타깃 양자 컴퓨팅 태스크에 대응되는 파라미터화된 양자 회로를 실행하여, n+m 개의 큐비트의 입력 양자 상태에 대해 변환 처리를 수행하는 것을 제어하기 위한 것이고, 상기 n+m 개의 큐비트는 n 개의 태스크 비트 및 m 개의 보조 비트를 포함하며, n과 m은 양의 정수이고;
    상기 제어 디바이스는, 상기 n+m 개의 큐비트의 출력 양자 상태를 측정하여, 상기 n+m 개의 큐비트의 비트 스트링을 획득하기 위한 것이며;
    상기 고전적 컴퓨터는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이며, 상기 보조 서브 스트링은 상기 비트 스트링에서 상기 m 개의 보조 비트에 대응되는 서브 스트링이고;
    상기 고전적 컴퓨터는 또한, 상기 비트 스트링에서 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에 기반하여, 상기 타깃 양자 컴퓨팅 태스크의 컴퓨팅 결과를 획득하기 위한 것임을 특징으로 하는 하이브리드 컴퓨터 시스템.
21. 제20항에 있어서,
    상기 고전적 컴퓨터는 또한, 상기 비트 스트링에서의 보조 서브 스트링이 타깃 스트링인 경우, 상기 비트 스트링에서의 보조 서브 스트링이 상기 후선택 조건을 만족하는 것으로 결정하기 위한 것임을 특징으로 하는 하이브리드 컴퓨터 시스템.
22. 제20항에 있어서,
    상기 파라미터화된 양자 회로의 파라미터는 상기 n+m 개의 큐비트의 양자 상태에 대해 변분 변환을 수행하는 파라미터를 포함하는 것을 특징으로 하는 하이브리드 컴퓨터 시스템.
23. 제22항에 있어서,
    상기 타깃 양자 컴퓨팅 태스크는 기저 상태 에너지 솔루션 태스크를 포함하고,
    상기 고전적 컴퓨터는, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴되지 않은 경우, 상기 n 개의 태스크 비트의 출력 양자 상태에서의 타깃 양자 시스템의 해밀토니안의 에너지 예상값에 따라, 상기 파라미터화된 양자 회로의 파라미터를 업데이트하기 위한 것이며;
    상기 고전적 컴퓨터는 또한, 상기 비트 스트링에서의 보조 서브 스트링이 후선택 조건을 만족하고, 상기 파라미터화된 양자 회로가 수렴된 경우, 상기 해밀토니안의 에너지 예상값을, 상기 타깃 양자 시스템의 기저 상태 에너지로 획득하기 위한 것임을 특징으로 하는 하이브리드 컴퓨터 시스템.
24. 제20항 내지 제23항 중 어느 한 항에 있어서,
    상기 파라미터화된 양자 회로에는 각각의 상기 n 개의 태스크 비트와 상기 m 개의 보조 비트 사이의 파라미터화된 얽힘 게이트가 포함되는 것을 특징으로 하는 하이브리드 컴퓨터 시스템.
25. 제24항에 있어서,
    상기 m 개의 보조 비트에는 적어도 하나의 제1 보조 비트가 포함되고, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에 각각 대응되는 물리적 큐비트는 1 차원 링 형태 연결 토폴로지를 구성하며,
    상기 제1 보조 비트와 상기 n 개의 태스크 비트 사이는 제1 투 비트 게이트 레이어를 통해 연결되고,
    상기 제1 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하며, 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트는 계단형으로 배열되는 것을 특징으로 하는 하이브리드 컴퓨터 시스템.
26. 제25항에 있어서,
    상기 m 개의 보조 비트에는 적어도 하나의 제2 보조 비트가 더 포함되고, 상기 제2 보조 비트와 상기 제1 보조 비트 사이는 두 개의 SWAP 게이트를 통해 서로 연결되며, 상기 두 개의 SWAP 게이트 사이에는 제2 투 비트 게이트 레이어가 포함되고;
    상기 제2 투 비트 게이트 레이어는 상기 제1 보조 비트 및 상기 n 개의 태스크 비트에서, 각 인접된 두 개의 큐비트 사이의 파라미터화된 SWAP 게이트를 포함하는 것을 특징으로 하는 하이브리드 컴퓨터 시스템.
27. 제20항 내지 제23항 중 어느 한 항에 있어서,
    상기 타깃 양자 컴퓨팅 태스크가 대칭성 요구를 구비하는 태스크인 경우, 상기 파라미터화된 양자 회로의 입력 양자 상태 및 상기 파라미터화된 양자 회로에서의 양자 게이트는 대칭성을 구비하는 것을 특징으로 하는 하이브리드 컴퓨터 시스템.
28. 제27항에 있어서,
    상기 m 개의 보조 비트는 적어도 두 쌍의 보조 비트를 포함하고, m은 짝수이며;
    상기 적어도 두 쌍의 보조 비트에서의 각 쌍의 보조 비트의 출력 양자 상태의 총 스핀은 0인 것을 특징으로 하는 하이브리드 컴퓨터 시스템.

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