KR20240026531A - 실리콘 질화막의 증착방법 및 이를 포함하는 3d 적층형 메모리 소자의 제조방법 - Google Patents

실리콘 질화막의 증착방법 및 이를 포함하는 3d 적층형 메모리 소자의 제조방법 Download PDF

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Abstract

실시예에 따른 실리콘 질화막의 형성방법은, 상부에 3차원 패턴이 형성된 기판을 준비하는 단계, 3차원 패턴의 상면에 수평 박막층 및 측면 박막층을 포함하는 실리콘 질화막을 형성하는 단계 및 실리콘 질화막을 플라즈마 처리하는 단계를 포함하되, 실리콘 질화막을 형성하는 단계는, 200 내지 400 ℃의 온도에서 기판 상에 요오드를 포함하는 실리콘 전구체를 공급하여 3차원 패턴 상에 실리콘 전구체를 흡착시키는 흡착단계; 퍼지가스를 제공하여 미흡착된 실리콘 전구체를 제거하는 제1 퍼지단계; 반응 가스를 공급하고, 플라즈마를 형성시켜 실리콘 전구체를 흡착시킨 3차원 패턴 상에 실리콘 질화막을 형성하는 형성단계; 및 퍼지가스를 제공하여 반응 부산물을 제거하는 제2 퍼지단계;를 포함하며, 상기 실리콘 질화막을 플라즈마 처리하는 단계는, 질화막의 수평 박막층 보다 측면 박막층의 에칭율이 더 높도록 기판 상으로 플라즈마 처리 가스를 공급하고, HF 전원을 인가하여 실리콘 질화막을 플라즈마 처리하는 것을 특징으로 한다.

Description

실리콘 질화막의 증착방법 및 이를 포함하는 3D 적층형 메모리 소자의 제조방법{Method for depositing silicon nitride film layer and method for manufacturing 3D stacked memory device including the same}
본 발명은 실리콘 질화막의 증착방법 및 이를 포함하는 3D 적층형 메모리 소자의 제조방법에 관한 것이다.
일반적으로, VNAND 플래시 메모리 장치는 수직 방향으로 적층된 게이트 스택을 포함한다. 상기 게이트 스택은 실리콘 산화막과 실리콘 질화막을 포함하는 스택 층을 교대로 형성한 다음, 게이트 스택을 관통하는 수직 채널을 형성한다. 그 후, 실리콘 산화막과 실리콘 질화막 스택에서 실리콘 질화막을 식각하여 실리콘 질화막이 워드 라인을 형성한다. 즉, 콘택 플러그에 접속되는 실리콘 질화막이 텅스텐 층과 같은 도전층으로 대체되어 계단 구조의 게이트 스택을 형성하게 된다.
최근, 반도체의 집적 소자의 크기가 점점 작아지고 복잡해짐에 따라 상기 게이트 스택을 형성할 때 기존 패터닝 공정이 아닌 원자층 증착 방법(atomic layer deposition, ALD)을 활용해 디클로로실란(dichlorosilane, DCS) 등과 같은 가스상 소스를 공급하여 실리콘 질화막을 증착하고, 선택적 식각 특성을 이용해 계단 구조의 구조물을 형성하는 방법을 활용하는 경우가 있다.
하지만, 상기와 같이 가스상 소스를 공급하여 계단식 구조의 실리콘 질화막을 증착할 경우 패턴 상에서 실리콘 질화막의 수평 박막층이 유지되는 상태에서 선택적으로 측면 박막층만을 식각하여 제거하기 위해서는 여러 공정 스탭 및 후처리(post-treatment)가 필요하여 생산성이 낮고, 측면 박막층이 잔류하거나 수평 박막층 상에 오버행(overhang)이 발생한다는 단점이 있어 이를 보완할 수 있는 방법에 대한 연구가 필요하다.
일 실시예에 따르면, 실리콘 질화막을 형성하고, HF 전원을 인가해 플라즈마 처리하는 단순한 공정을 통해 수평 박막층이 유지되는 상태에서 선택적으로 측면 박막층만을 용이하게 에칭할 수 있어 3차원 구조의 적층형 메모리 소자의 생산성을 크게 향상시킬 수 있는 질화막의 형성방법에 대한 기술 내용을 제공하고자 하는 것이다.
실시예에 따른 실리콘 질화막의 형성방법은, 상부에 3차원 패턴이 형성된 기판을 챔버의 반응 공간에 준비하는 단계, 상기 3차원 패턴의 상면에 수평 박막층 및 측면 박막층을 포함하는 실리콘 질화막을 형성하는 단계 및 상기 실리콘 질화막을 플라즈마 처리하는 단계를 포함하되, 상기 실리콘 질화막을 형성하는 단계는, 200 내지 400 ℃의 온도에서 상기 기판 상에 요오드를 포함하는 실리콘 전구체를 공급하여 상기 3차원 패턴 상에 상기 실리콘 전구체를 흡착시키는 흡착단계; 퍼지가스를 제공하여 상기 기판 상에 미흡착된 실리콘 전구체를 제거하는 제1 퍼지단계; 상기 기판 상에 반응 가스를 공급하고, 플라즈마를 형성시켜 상기 실리콘 전구체를 흡착시킨 3차원 패턴 상에 실리콘 질화막을 형성하는 형성단계; 및 퍼지가스를 제공하여 상기 기판 상에 반응 부산물을 제거하는 제2 퍼지단계;를 포함하며, 상기 실리콘 질화막을 플라즈마 처리하는 단계는, 상기 질화막의 수평 박막층 보다 상기 측면 박막층의 에칭율이 더 높도록 상기 기판 상으로 플라즈마 처리 가스를 공급하고, HF 전원을 인가하여 상기 실리콘 질화막을 플라즈마 처리하는 것을 특징으로 한다.
또한, 실시예에 따른 3D 적층형 메모리 소자의 제조방법은, 상부에 3차원 패턴이 형성된 기판을 챔버의 반응 공간에 준비하는 단계, 상기 3차원 패턴의 상면에 상부 수평 박막층, 측면 박막층 및 하부 수평 박막층을 포함하는 실리콘 질화막을 형성하는 단계, 상기 실리콘 질화막을 플라즈마 처리하는 단계 및 상기 실리콘 질화막의 측면 박막층을 에칭하는 단계를 포함하되, 상기 실리콘 질화막을 형성하는 단계는, 200 내지 400 ℃의 온도에서 상기 기판 상에 요오드를 포함하는 실리콘 전구체를 공급하여 상기 3차원 패턴 상에 상기 실리콘 전구체를 흡착시키는 흡착단계; 퍼지가스를 제공하여 상기 기판 상에 미흡착된 실리콘 전구체를 제거하는 제1 퍼지단계; 상기 기판 상에 반응 가스를 공급하고, 플라즈마를 형성시켜 상기 실리콘 전구체를 흡착시킨 3차원 패턴 상에 실리콘 질화막을 형성하는 형성단계; 및 퍼지가스를 제공하여 상기 기판 상에 반응 부산물을 제거하는 제2 퍼지단계;를 포함하며, 상기 실리콘 질화막을 플라즈마 처리하는 단계는, 상기 질화막의 수평 박막층 보다 상기 측면 박막층의 에칭율이 더 높도록 상기 기판 상으로 플라즈마 처리 가스를 공급하고, HF 전원을 인가하여 상기 실리콘 질화막을 플라즈마 처리하는 것을 특징으로 한다.
실시예에 따른 실리콘 질화막의 형성방법은, 200 내지 400 ℃, 특히, 350℃ 이하의 저온 공정에서 선택적으로 식각이 가능하고 컨포멀한 두께를 갖는 실리콘 질화막을 3차원 패턴 상에 구현할 수 있다.
또한, 실시예에 따른 실리콘 질화막의 형성방법은, HF 전원을 인가하여 플라즈마를 형성하고, 수소 가스 또는 질소 가스를 공급하여 실리콘 질화막을 플라즈마 처리하는 단순한 공정 만으로 수평 박막층이 측면 박막층 대비 치밀한 조직을 형성하여 스텝 커버리지와 에칭후 측면 박막층의 잔존이 없는 식각 선택비가 우수한 실리콘 질화막을 형성시킬 수 있어 3차원 구조의 적층형 메모리 소자의 생산성을 크게 향상시킬 수 있다.
그리고, 실시예에 따른 실리콘 질화막의 형성방법은, 기존의 디클로로실란(DCS) 가스 대신 액상형 실리콘 전구체인 디요오드실란(DIS)를 사용하여 기존보다 공정 온도(450 ℃ → 350 ℃)를 낮출 수 있고, 이에 따라, 파티클 및 PM(Preventive Maintenance) 주기를 개선할 수 있다.
아울러, 실시예에 따른 실리콘 질화막의 형성방법은, 3D NAND 플래시의 실리콘 산화막과 실리콘 질화막이 교번하여 적층된 계단식 스택에 패턴 형성을 위한 용도로 용이하게 활용될 수 있다.
도 1은 실시예에 따른 실리콘 질화막의 형성방법을 나타낸 공정도이다.
도 2는 실시예에 따른 실리콘 질화막의 형성방법에서 가스 공급과 전원 공급 상태를 나타낸 타이밍도이다.
도 3은 실시예에 따른 실리콘 질화막의 형성방법을 설명하기 위해, (a) 3차원 패턴이 형성된 기판, (b) 3차원 패턴 상에 수평 박막층 및 측면 박막층을 포함하는 실리콘 질화막이 형성된 기판, (c) 실리콘 질화막을 식각하여 수평 박막층이 잔류하는 상태의 3차원 패턴이 형성된 기판을 나타낸 상태도이다.
도 4는 실시예에 따른 실리콘 질화막의 형성방법을 위한 원자층 증착 장치를 나타낸 구성도이다.
도 5는 실시예에 따른 3D 적층형 메모리 소자의 제조방법을 나타낸 공정도이다.
도 6은 실시예에 따른 방법으로 증착한 실리콘 질화막이 형성된 계단식 구조물의 (a) 식각 전 측면 이미지이고, (b) 식각 후 측면 이미지이다.
도 7은 실시예에 따른 실리콘 질화막의 형성방법에서 (a) 플라즈마의 종류가 막질에 미치는 영향을 평가한 결과이고, (b) 공정 온도가 막질에 미치는 영향을 평가한 결과이다.
도 8은 실시예에 따른 실리콘 질화막의 형성방법에서 (a) RF 파워가 막질에 미치는 영향을 평가한 결과이고, (b) 공정 압력이 막질에 미치는 영향을 평가한 결과이다.
도 1은 실시예에 따른 실리콘 질화막의 형성방법을 나타낸 공정도이고, 도 2는 실시예에 따른 실리콘 질화막의 형성방법에서 가스 공급과 전원 공급 상태를 나타낸 타이밍도이며, 도 3은 실시예에 따른 실리콘 질화막의 형성방법을 설명하기 위해, (a) 3차원 패턴이 형성된 기판, (b) 3차원 패턴 상에 수평 박막층 및 측면 박막층을 포함하는 실리콘 질화막이 형성된 기판, (c) 실리콘 질화막을 식각하여 수평 박막층이 잔류하는 상태의 3차원 패턴이 형성된 기판을 나타낸 상태도이다.
도 1 내지 도 3을 참조하면, 실시예에 따른 실리콘 질화막의 형성방법은, 기판을 챔버의 반응 공간에 준비하는 단계(S100), 실리콘 질화막을 형성하는 단계(S200) 및 실리콘 질화막을 플라즈마 처리하는 단계(S300)를 포함한다.
먼저, 기판을 챔버의 반응 공간에 준비하는 단계(S100)는 상부에 3차원 패턴(80)이 형성된 기판(70)을 챔버의 반응 공간에 안착한다.
상기 기판(70)의 상부에 형성된 3차원 패턴(80)은 게이트 스택을 의미하는 것일 수 있다. 3차원 패턴(80)은 FinFET 응용에서와 같이 산화물층(81) 및 질화물층(83)이 각각 교번하여 배치되고, 표면에 내입 형성된 홈을 포함하는 구조물이거나, 상부에 적어도 하나 이상의 산화물층(81) 및 질화물층(83)이 각각 교번하여 배치되는 계단형 패턴일 수 있다.
상기 실리콘 질화막을 형성하는 단계(S200)는 상기 3차원 패턴 상에 상부 수평 박막층(90a) 및 측면 박막층(90b)을 포함하는 구조의 실리콘 질화막(90)을 형성한다.
본 단계에서는, 3차원 패턴 상에 상기 실리콘 전구체를 흡착시키는 흡착단계(S210); 기판(70) 상에 미흡착된 실리콘 전구체를 제거하는 제1 퍼지단계(S230); 3차원 패턴 상에 실리콘 질화막을 형성하는 형성단계(S250); 기판(70) 상에 반응 부산물을 제거하는 제2 퍼지단계(S270);를 포함하여 상기 3차원 패턴 상에 상기 실리콘 질화막을 형성할 수 있다.
상기 흡착단계(S210)는, 상기 기판(70) 상에 요오드를 포함하는 증기상 실리콘 전구체를 공급하여 상기 3차원 패턴(80) 상에 상기 실리콘 전구체를 흡착시키도록 한다.
본 단계(S210)에서는 요오드를 포함하는 실리콘 전구체를 공급하여 실리콘 전구체를 흡착시키도록 한다. 상기 요오드를 포함하는 실리콘 전구체는 디이오도실란(H2SiI2), 트리이오도실란(HSiI3), 이오도실란(H3SiI), 테트라이오도디실란(H2Si2I4), 디이오도디실란(H4Si2I2), 이오도디실란(H5Si2I) 또는 이들의 혼합물을 포함할 수 있다. 특히, 상기 요오드를 포함하는 실리콘 전구체는 디이오도실란(H2SiI2) 증기일 수 있다. 상기 실리코 전구체는 액상의 실리콘 전구체를 기화시켜 증기상으로 기판 상에 공급될 수 있다.
상기 제1 퍼지단계(S230)는, 상기 기판(70) 상에 퍼지가스를 제공하여 상기 기판(70) 상에 미흡착된 실리콘 전구체를 제거하는 단계이다. 상기 퍼지가스는 아르곤(Ar) 가스, 질소(N2) 가스, 헬륨 가스(He) 등과 같은 불활성 가스를 활용할 수 있다.
상기 형성단계(S250)는 상기 기판(70) 상에 반응 가스를 공급하고, 플라즈마를 형성해 반응 가스를 여기시켜 반응 가스의 활성종에 의해 기판(70)에 흡착된 실리콘을 질화시킬 수 있음에 따라, 상기 실리콘 전구체를 흡착시킨 3차원 패턴 상에 실리콘 질화막을 형성하는 단계이다.
상기 반응 가스는 상기 3차원 패턴 상에 흡착된 실리콘 전구체와 반응하여 실리콘 질화막을 형성하도록 한다. 상기 반응 가스는 암모니아(NH3) 가스, 질소(N2) 가스, 일산화질소(NO) 가스, 아산화질소(N2O) 가스 또는 이들의 혼합물을 포함할 수 있다. 특히, 본 단계에서는, 암모니아(NH3) 가스, 질소(N2) 가스를 포함하는 혼합 가스를 반응 가스로 공급한다.
본 단계(S250)에서는 용량 결합형 플라즈마(capacitively-coupled plasma)를 형성시켜 실리콘 질화막을 형성시킬 수 있다. 상기 용량 결합형 플라즈마는 아르곤 가스를 활성 가스로 공급하여 상부 및 하부 수평 박막층 상에 형성되는 실리콘 질화막(90)의 조직을 치밀화하는 역할을 한다.
상기 제2 퍼지단계(S270)는, 상기 기판(70) 상에 퍼지가스를 제공하여 상기 기판(70) 상에 반응 부산물을 제거하는 단계이다. 상기 퍼지가스는 아르곤(Ar) 가스, 질소(N2) 가스, 헬륨 가스(He) 등과 같은 불활성 가스를 활용할 수 있다.
상기 실리콘 질화막은 단위 증착막일 수 있으며, 복수 개의 실리콘 질화막을 형성시킬 수도 있다. 이를 위해, 본 단계(S200)에서는, 상기와 같은 흡착단계(S210); 제1 퍼지단계(S230); 형성단계(S250); 및 제2 퍼지단계(S270);를 포함하는 단위 사이클을 적어도 1회 이상 수행하여 상기 3차원 패턴(80) 상에 목적하는 두께의 실리콘 질화막(90)을 형성할 수 있다.
한편, 실리콘 질화막(90)을 플라즈마 처리하는 단계(S300)는, 상기 기판(70) 상에 플라즈마 처리 가스를 공급하고, 플라즈마를 형성하여 상기 실리콘 질화막(90)을 플라즈마 처리할 수 있다. 이에 따라, 상기 질화막의 수평 박막층 보다 상기 측면 박막층의 에칭율이 더 높도록 구성할 수 있다.
상기와 같은 플라즈마 처리는, 플라즈마 처리 가스를 플라즈마로 여기시켜 실리콘 질화막(90)과 반응시키도록 하며, 이와 같은 플라즈마 처리는 플라즈마의 직진성을 활용하여 측면 박막층(90b)의 막질에 비해 수평 박막층(90a)의 조직을 치밀화(densification)하는 효과를 구현하여 수평 박막층(90a)에 치밀한 막질을 형성하고, 측면 박막층(90b)은 상대적으로 다공질 조직이 형성되도록 하여 식각 선택비 특성을 향상시킬 수 있다. 즉, 플라즈마는 직진성을 나타내며, 수평 박막층(90a)이 측면 박막층(90b)에 비해 플라즈마에 더욱 높은 비율로 노출되어 측면 박막층(90b)에 비해 수평 박막층(90a)의 막질이 더욱 치밀해진다.
이를 위해, 상기 플라즈마 처리 가스는 수소(H2) 가스, 질소(N2) 가스 또는 이들의 혼합물을 포함할 수 있다.
본 단계(S300)에서는, HF 전원을 사용해 플라즈마를 형성할 수 있다. 또는, HF 전원과 LF 전원 또는 HF 전원과 VHF 전원을 포함하는 듀얼 주파수의 전원을 활용할 수도 있다. 상기 LF 전원은 중심 주파수 대역이 300 내지 600 kHz일 수 있고, 상기 HF 전원은 중심 주파수 대역이 10 내지 20 MHz일 수 있으며, 상기 VHF 전원은 중심 주파수 대역이 20 내지 70 MHz일 수 있다.
상기 RF 전원의 종류는 실리콘 질화막(90)의 밀도에 큰 영향을 미칠 수 있으며, 이에 따라, 식각 선택비(etch selectivity) 특성을 조절할 수 있도록 한다. 일반적으로, 저주파수 플라즈마(low frequency plasma, LF)는 높은 이온 에너지를 가지며, 주파수가 높아짐에 따라 이온 에너지가 낮아지는 경향을 보인다.
특히, 본 단계에서는, 중심 주파수 대역이 13.56 MHz인 HF 전원을 인가하여 플라즈마를 형성할 수 있다.
또한, 본 단계에서는 플라즈마 처리 압력 조건을 조절하여 실리콘 질화막(90)의 식각 선택비 특성을 더욱 향상시킬 수 있다. 이를 위해, 플라즈마 처리 압력 조건은 2 내지 8 Torr의 압력 조건에서 수행할 수 있고, 특히, 4 내지 6 Torr의 조건에서 수행할 수 있다.
또한, 본 단계에서는 플라즈마 형성을 위한 RF 파워를 조절하여 실리콘 질화막(90)의 식각 선택비 특성을 더욱 향상시킬 수 있다. 이를 위해, RF 파워는 200 내지 350W의 RF 파워를 인가하여 플라즈마 처리를 수행하도록 구성할 수 있다.
상기한 바와 같은 실시예에 따른 실리콘 질화막의 형성방법은 원자층 증착 장치, 플라즈마 강화 원자층 증착 장치 등을 이용해 실리콘 질화막을 형성할 수 있다.
도 4는 실시예에 따른 원자층 증착 장치(1)의 구성을 나타낸 구조도이다.
도 4를 참조하면, 실시예에 따른 원자층 증착 장치(1)는, 원자층 증착용 챔버, 가스 이송 장치 및 제어부를 포함하는 구조를 갖는다.
상기 원자층 증착용 챔버(100)는 원자층 증착 공정을 수행하기 위해서, 챔버월(130), 탑 리드(140), 기판(W)이 안착될 수 있는 스테이지 히터(120),기판(W) 상에 배치되는 샤워헤드(110)를 구비할 수 있다. 원자층 증착용 챔버(100)의 일측에는 스로틀 밸브(150), 트랩(160), 배기펌프(170)가 배치될 수 있다.
상기 가스 이송 장치(200)는, 공정 가스, 반응 가스, 퍼지 가스를 각각 상기 챔버월(130)의 내부 수용공간에 공급하여 기판 상에 박막을 증착할 수 있도록 한다. 상기 가스 이송 장치(200)는, 액상의 실리콘 전구체(10)를 수용하는 캐니스터(210); 상기 캐니스터(210)와 상기 챔버(100) 사이에 상기 실리콘 전구체 가스를 이송하는 제1 가스 이송 라인(215)이 구비될 수 있다. 상기 액상의 실리콘 전구체(10)는 캐니스터(210)로 캐리어가스를 공급한 후 캐리어가스에 의하여 액상의 실리콘 전구체 가스를 이송하는 버블링 방식을 채택할 수 있다.
상기 가스 이송 장치(200)는 반응가스를 이송하는 반응가스 이송 라인(245a)과 퍼지가스를 이송하는 퍼지가스 이송 라인(245b, 245c)을 더 구비할 수 있다. 퍼지가스는, 예를 들어, 질소(N2) 또는 아르곤(Ar) 가스를 포함할 수 있다.
또한, 상기 가스 이송 장치(200)는 MFC(Mass Flow Controller; 260), 유체의 유량을 제어하는 유량 제어 밸브(270)을 구비하며, ALD 밸브 블록(290)을 더 구비할 수 있다. ALD 밸브 블록(290)은 제1 가스 이송 라인(215), 반응가스 이송 라인(245a), 퍼지가스 이송 라인(245b, 245c)과 연결된다.
상기 제어부(300)는 상기 공정가스와 상기 퍼지가스를 챔버(100) 내로 각각 주입하는 주입시간, 주입량 및 주입순서를 조절할 수 있다. 일례로, 상기 제어부(300)는 원자층 증착 공정의 단위 사이클에서 상기 반응가스와 상기 퍼지가스를 챔버(100) 내로 주입하기 전에 액상의 전구체(10) 가스를 주입하도록 조절할 수 있다. 이후, 챔버(100) 내로 퍼지가스와 반응가스를 공급하도록 조절할 수 있다.
상기 공정가스는 소스가스 및 반응가스를 포함할 수 있다. 원자층 증착 공정에서 소스가스는 반응가스 보다 먼저 기판 상에 제공된다. 기판 상에 제공된 소스가스는 적어도 일부가 기판 상에 흡착된다. 반응가스는 기판 상에 흡착된 소스가스의 일부와 반응하여 단위증착막을 형성할 수 있다.
상기 소스가스는 실리콘 전구체 가스일 수 있고, 상기 반응가스는 질소 포함 가스일 수 있다.
상기한 바와 같은 실시예에 따른 실리콘 질화막의 형성방법은, 3차원 패턴 200 내지 400 ℃, 특히, 350℃ 이하의 저온 공정에서 선택적으로 식각이 가능하고 컨포멀한 두께를 갖는 실리콘 질화막을 구현할 수 있다.
또한, 실시예에 따른 실리콘 질화막의 형성방법은, HF 전원을 인가하여 플라즈마를 형성하고, 수소 가스 또는 질소 가스를 공급하여 실리콘 질화막을 플라즈마 처리하는 단순한 공정 만으로 수평 박막층과 하부 표면층이 측면 박막층 대비 치밀한 조직을 형성하여 스텝 커버리지와 에칭후 측면 박막층의 잔존이 없는 식각 선택비가 우수한 실리콘 질화막을 형성시킬 수 있어 3차원 구조의 적층형 메모리 소자의 생산성을 크게 향상시킬 수 있다.
그리고, 실시예에 따른 실리콘 질화막의 형성방법은, 기존의 디클로로실란(DCS) 가스 대신 액상형 실리콘 전구체인 디요오드실란(DIS)를 사용하여 기존보다 공정 온도(450 ℃ → 350 ℃)를 낮출 수 있고, 이에 따라, 파티클 및 PM(Preventive Maintenance) 주기를 개선할 수 있다.
아울러, 실시예에 따른 실리콘 질화막의 형성방법은, 3D NAND 플래시의 실리콘 산화막과 실리콘 질화막이 교번하여 적층된 계단식 스택에 패턴 형성을 위한 용도로 용이하게 활용될 수 있다.
한편, 도 5는 실시예에 따른 3D 적층형 메모리 소자의 제조방법을 나타낸 공정도이다.
도 5를 참조하면, 실시예에 따른 3D 적층형 메모리 소자의 제조방법은, 상부에 3차원 패턴이 형성된 기판을 챔버의 반응 공간에 준비하는 단계(S100), 상기 3차원 패턴의 상면에 상부 수평 박막층, 측면 박막층 및 하부 수평 박막층을 포함하는 실리콘 질화막을 형성하는 단계(S200), 상기 실리콘 질화막을 플라즈마 처리하는 단계(S300) 및 상기 실리콘 질화막의 측면 박막층을 에칭하는 단계(S400)를 포함하되, 상기 실리콘 질화막을 형성하는 단계(S200)는, 200 내지 400 ℃의 온도에서 상기 기판 상에 요오드를 포함하는 실리콘 전구체를 공급하여 상기 3차원 패턴 상에 상기 실리콘 전구체를 흡착시키는 흡착단계(S210); 퍼지가스를 제공하여 상기 기판 상에 미흡착된 실리콘 전구체를 제거하는 제1 퍼지단계(S230); 상기 기판 상에 반응 가스를 공급하고, 플라즈마를 형성시켜 상기 실리콘 전구체를 흡착시킨 3차원 패턴 상에 실리콘 질화막을 형성하는 형성단계(S250); 및 퍼지가스를 제공하여 상기 기판 상에 반응 부산물을 제거하는 제2 퍼지단계(S270);를 포함하며, 상기 실리콘 질화막을 플라즈마 처리하는 단계는, 상기 질화막의 수평 박막층 보다 상기 측면 박막층의 에칭율이 더 높도록 상기 기판 상으로 플라즈마 처리 가스를 공급하고, HF 전원만을 인가하여 상기 실리콘 질화막을 플라즈마 처리하는 것을 특징으로 한다.
상기 실시예에 따른 3D 적층형 메모리 소자의 제조방법은 전술한 실리콘 질화막의 형성방법과 동일한 방법을 활용하여 수행할 수 있다.
상기와 같은 실시예에 따른 3D 적층형 메모리 소자의 제조방법에서, 상기 실리콘 질화막을 에칭하는 단계(S400)는 통상적인 다양한 습식 에칭 방법을 이용해 수행할 수 있다. 구체적으로, 상기 에칭은 DHF(diluted HF)를 활용한 습식 식각 공정을 대표적인 예로 들 수 있다.
상기와 같은 공정을 통해 에칭후 측면 박막층의 잔존이 없는 식각 선택비가 우수한 실리콘 질화막을 형성시킬 수 있어 3차원 구조의 적층형 메모리 소자의 생산성을 크게 향상시킬 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하도록 한다.
제시된 실시예는 본 발명의 구체적인 예시일 뿐이며, 본 발명의 기술적 범위를 제한하기 위한 용도인 것은 아니다.
<실시예>
액체 타입의 실리콘 전구체인 디요오드실란(diiodosilane, DIS)을 준비하고, 준비한 디요오드실란을 캐니스터에 공급하였다. 공정 챔버의 온도를 350 ℃로 유지한 상태에서 실리콘 전구체를 공급하여 기판 상에 실리콘 소스를 흡착시키고, 아르곤 가스를 공정 챔버에 공급하여 퍼지하였다. 이후, 반응 가스로 암모니아(NH3) 가스를 공급하고, 이와 동시에, 용량 결합형 플라즈마를 가해 실리콘 소스와 반응시켜 실리콘 질화막을 형성하였다. 다음, 실리콘 박막의 치밀화와 패턴 상에서 선택성을 극대화하기 위해서 수소 또는 질소 가스를 공급하고, 플라즈마를 형성하여 플라즈마 처리하였다.
이와 같은 플라즈마 처리를 통해서, 가스가 수평 박막층과 주로 반응하여 수평 박막층은 치밀화 효과가 부여되고, 측면 박막층은 상대적으로 다공질성을 나타내도록 유도할 수 있다.
상기와 같은 실리콘 소스 가스 공급, 퍼지 공정, 반응 가스 공급 및 플라즈마 형성, 퍼지 공정을 하나의 사이클로 보며, 해당 사이클 수를 조절하여 실리콘 질화막의 두께를 조절하였다. 또한, 플라즈마의 직진성을 활용한 플라즈마 처리의 스텝 적용수를 선택적으로 적용하여 막질 치밀화와 선택성을 제어하도록 하였다.
RF 전원의 주파수는 LF(370 kHz), HF(13.56 MHz) 및 VHF(27.12 MHz)를 각각 적용하여 막질의 특성을 평가하였다.
<실험예>
(1) 식각 특성
실시예에 따른 방법으로 계단식 구조의 구조물 상에 실리콘 질화막을 1회 증착하고, 플라즈마 처리한 다음 DHF를 활용해 습식 에칭 처리하였으며, 에칭 처리 결과를 도 4에 나타내었다.
도 6은 실시예에 따른 방법으로 증착한 실리콘 질화막이 형성된 계단식 구조물의 (a) 식각 전 측면 이미지이고, (b) 식각 후 측면 이미지이다.
도 6에 나타난 바와 같이, 실시예에 따른 방법으로 증착한 실리콘 질화막은 측면 박막층이 잔류하지 않고, 수평 박막층에 오버행이 발생하지 않아 식각 선택성이 우수하다는 사실을 확인할 수 있었다.
(2) 처리 조건에 따른 식각 특성 평가
1) 플라즈마의 종류(VHF/HF/LF)에 의한 영향 평가
플라즈마의 종류(VHF/HF/LF)에 의한 막질의 영향을 평가하기 위해서, 습식 식각 특성을 평가하였으며, 그 결과를 도 7에 나타내었다.
도 7은 실시예에 따른 질화막 형성방법에서, (a) 플라즈마의 종류가 막질에 미치는 영향과, (b) 공정 온도가 막질에 미치는 영향을 평가한 결과이다.
도 7(a)를 참조하면, 습식 식각 특성은 저주파수 플라즈마, 초고주파수 플라즈마, 고주파수 플라즈마의 순서인 것으로 확인되었다.
또한, 플라즈마의 종류별 영향을 평가한 결과, 저주파수 플라즈마는 패턴에서의 습식 식각 특성이 상부 수평 박막층(Top)>측면 박막층(Side)>하부 수평 박막층(Bottom)의 순서를 나타내는 것으로 확인되었다.
반면에, 고주파수 플라즈마(high frequency plasma, HF)의 경우 습식 식각 특성이 측면 박막층(Side)>상부 수평 박막층(Top)=하부 수평 박막층(Bottom)의 순서를 나타내는 것으로 확인되었다.
또한, 초고주파수 플라즈마(very high frequency plasma, VHF)의 경우 습식 식각 특성이 측면 박막층(Side)=상부 수평 박막층(Top)=하부 수평 박막층(Bottom)의 순서를 나타내는 것으로 확인되었다.
상기와 같은 결과는, 플라즈마의 주파수별로 패턴에서의 영역별 막질 특성이 다르며, 이는, 플라즈마 주파수별 이온 에너지의 차이가 패턴에서의 영역별 막질에 영향을 준 것으로 판단되었다.
이와 같은 결과를 통해서, HF 플라즈마를 활용하여 실리콘 질화막을 증착할 경우 측면 박막층에 대한 높은 식각 선택비 특성을 갖는 막질을 형성할 수 있다는 사실을 확인할 수 있었다.
2) 공정 온도에 의한 영향 평가
또한, 공정 온도에 의한 영향을 평가하기 위해서, 습식 식각 특성을 평가하였으며, 그 결과를 도 7(b)에 나타내었다.
도 7(b)에 나타난 바와 같이, HF 플라즈마를 발생시키고, 300 ℃, 350 ℃, 450 ℃의 공정 온도로 증착한 실리콘 질화막은 모두 측면 박막층(Side)의 식각 속도가 높으며, 350 ℃의 온도에서 측면 박막층(Side)>상부 수평 박막층(Top)=하부 수평 박막층((Bottom)의 순서를 나타내는 것으로 확인되었다. 이에 따라, 최적 공정 온도가 350 ℃인 것을 확인할 수 있었다.
3) RF 파워에 의한 영향 평가
또한, RF 파워에 의한 영향을 평가하기 위해서, HF 플라즈마를 200W, 250W, 300W의 RF 파워를 인가해 플라즈마를 형성하여 실리콘 질화막을 형성하고, 형성한 실리콘 질화막의 습식 식각 특성을 평가하였으며, 그 결과를 도 8(a)에 나타내었다.
도 8은 실시예에 따른 실리콘 질화막의 형성방법에서, (a) RF 파워가 막질에 미치는 영향과, (b) 공정 압력이 막질에 미치는 영향을 평가한 결과이다.
도 8(a)에 나타난 바와 같이, HF 플라즈마는 300W의 RF 파워를 인가할 경우 습식 식각 속도가 가장 높은 것으로 확인되었다.
또한, HF 플라즈마를 250W, 300W의 RF 파워를 인가해 형성한 경우 측면 박막층(Side)>상부 수평 박막층(Top)=하부 수평 박막층(Bottom)의 순서를 나타내는 것으로 확인되었다. 이에 따라, 최적 RF 파워가 250W, 300W인 것을 확인할 수 있었다.
4) 공정 압력에 의한 영향 평가
또한, 공정 압력에 의한 영향을 평가하기 위해서, HF 플라즈마를 인가하고, 공정 압력을 2 T(Torr), 4T, 6T로 각각 조절하여 실리콘 질화막을 형성하고, 형성한 실리콘 질화막의 습식 식각 특성을 평가하였으며, 그 결과를 도 8(b)에 나타내었다.
도 8(b)에 나타난 바와 같이, 공정 압력이 낮은 경우 전체 습식 식각 속도가 가장 높으나, 공정 압력의 경우에는 4 내지 6T의 경우가 바람직한 습식 식각 특성을 갖는 것으로 확인되었다.
1 : 원자층 증착 장치 10 : 실리콘 전구체
70 : 기판 80 : 3차원 패턴
90 : 실리콘 질화막 100 : 챔버
200 : 가스 이송 장치 300 : 제어부

Claims (8)

  1. 상부에 3차원 패턴이 형성된 기판을 챔버의 반응 공간에 준비하는 단계, 상기 3차원 패턴의 상면에 수평 박막층 및 측면 박막층을 포함하는 실리콘 질화막을 형성하는 단계 및 상기 실리콘 질화막을 플라즈마 처리하는 단계를 포함하되,
    상기 실리콘 질화막을 형성하는 단계는,
    200 내지 400 ℃의 온도에서 상기 기판 상에 요오드를 포함하는 실리콘 전구체를 공급하여 상기 3차원 패턴 상에 상기 실리콘 전구체를 흡착시키는 흡착단계;
    퍼지가스를 제공하여 상기 기판 상에 미흡착된 실리콘 전구체를 제거하는 제1 퍼지단계;
    상기 기판 상에 반응 가스를 공급하고, 플라즈마를 형성시켜 상기 실리콘 전구체를 흡착시킨 3차원 패턴 상에 실리콘 질화막을 형성하는 형성단계; 및
    퍼지가스를 제공하여 상기 기판 상에 반응 부산물을 제거하는 제2 퍼지단계;를 포함하며,
    상기 실리콘 질화막을 플라즈마 처리하는 단계는,
    상기 질화막의 수평 박막층 보다 상기 측면 박막층의 에칭율이 더 높도록 상기 기판 상으로 플라즈마 처리 가스를 공급하고, HF 전원을 인가하여 상기 실리콘 질화막을 플라즈마 처리하는 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  2. 제1항에 있어서,
    상기 요오드를 포함하는 증기상 실리콘 전구체는 디이오도실란(H2SiI2, DIS)을 포함하는 것을 특징으로 하는 실리콘 질화막의 형성방법.
  3. 제1항에 있어서,
    상기 반응 가스는,
    암모니아(NH3) 가스, 질소(N2) 가스를 포함하는 질소 포함 가스 중 적어도 어느 하나 이상을 포함하는 것을 특징으로 하는 실리콘 질화막의 형성방법.
  4. 제1항에 있어서,
    상기 실리콘 질화막을 형성하는 단계는,
    용량 결합형 플라즈마(capacitively-coupled plasma)를 이용해 형성하는 것을 특징으로 하는 실리콘 질화막의 형성방법.
  5. 제1항에 있어서,
    상기 실리콘 질화막을 플라즈마 처리하는 단계는,
    상기 수소(H2) 가스 및 질소(N2) 가스를 포함하는 플라즈마 처리 가스를 공급하여 수행하는 것을 특징으로 하는 실리콘 질화막의 형성방법.
  6. 제1항에 있어서,
    상기 실리콘 질화막을 플라즈마 처리하는 단계는,
    2 내지 6 Torr의 압력 조건에서 수행하는 것을 특징으로 하는 실리콘 질화막의 형성방법.
  7. 제1항에 있어서,
    상기 실리콘 질화막을 플라즈마 처리하는 단계는,
    200 내지 350W의 RF 파워를 인가해 상기 HF 플라즈마를 형성하여 수행하는 것을 특징으로 하는 실리콘 질화막의 형성방법.
  8. 상부에 3차원 패턴이 형성된 기판을 챔버의 반응 공간에 준비하는 단계, 상기 3차원 패턴의 상면에 상부 수평 박막층, 측면 박막층 및 하부 수평 박막층을 포함하는 실리콘 질화막을 형성하는 단계, 상기 실리콘 질화막을 플라즈마 처리하는 단계 및 상기 실리콘 질화막의 측면 박막층을 에칭하는 단계를 포함하되,
    상기 실리콘 질화막을 형성하는 단계는,
    200 내지 400 ℃의 온도에서 상기 기판 상에 요오드를 포함하는 실리콘 전구체를 공급하여 상기 3차원 패턴 상에 상기 실리콘 전구체를 흡착시키는 흡착단계;
    퍼지가스를 제공하여 상기 기판 상에 미흡착된 실리콘 전구체를 제거하는 제1 퍼지단계;
    상기 기판 상에 반응 가스를 공급하고, 플라즈마를 형성시켜 상기 실리콘 전구체를 흡착시킨 3차원 패턴 상에 실리콘 질화막을 형성하는 형성단계; 및
    퍼지가스를 제공하여 상기 기판 상에 반응 부산물을 제거하는 제2 퍼지단계;를 포함하며,
    상기 실리콘 질화막을 플라즈마 처리하는 단계는,
    상기 질화막의 수평 박막층 보다 상기 측면 박막층의 에칭율이 더 높도록 상기 기판 상으로 플라즈마 처리 가스를 공급하고, HF 전원을 인가하여 상기 실리콘 질화막을 플라즈마 처리하는 것을 특징으로 하는 3D 적층형 메모리 소자의 제조방법.
KR1020220103537A 2022-08-18 2022-08-18 실리콘 질화막의 증착방법 및 이를 포함하는 3d 적층형 메모리 소자의 제조방법 KR20240026531A (ko)

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