KR20240025634A - 딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로 - Google Patents

딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로 Download PDF

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Abstract

딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로의 다수의 실시예들이 개시된다. 몇몇 실시예들에서, 공통 모드 회로가 가중치 W를 함께 저장하는 차동 셀들 W+ 및 W-와 함께 사용된다. 공통 모드 회로는 공통 모드 전압 바이어스를 도입하기 위한 구조의 일부로서 전류 소스들, 가변 저항기들, 또는 트랜지스터들을 이용할 수 있다.

Description

딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로
우선권 주장
본 출원은 2021년 8월 2일자로 출원되고 발명의 명칭이 "딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로(Output Circuitry for Analog Neural Memory in a Deep Learning Artificial Neural Network)"인 미국 가특허 출원 제63/228,529호, 및 2021년 11월 8일자로 출원되고 발명의 명칭이 "딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로(Output Circuitry for Analog Neural Memory in a Deep Learning Artificial Neural Network)"인 미국 특허 출원 제17/521,772호로부터의 우선권을 주장한다.
기술분야
딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로의 다수의 실시예들이 개시된다.
인공 신경망은 생물학적 신경망(동물의 중추신경계, 특히 뇌)을 모방하며, 다수의 입력에 의존할 수 있고 일반적으로 알려져 있지 않은 함수들을 추정하거나 근사화하는 데 이용된다. 인공 신경망은, 일반적으로, 서로 메시지들을 교환하는 상호접속된 "뉴런(neuron)들"의 층들을 포함한다.
도 1은 인공 신경망을 예시하며, 여기서 원들은 뉴런들의 층들 또는 입력들을 나타낸다. 연접부들(시냅스(synapse)들로 지칭됨)은 화살표로 표현되며, 경험에 기초하여 튜닝될 수 있는 수치 가중치를 갖는다. 이것은 신경망들을 입력들에 적응할 수 있고 학습할 수 있게 만든다. 전형적으로, 신경망들은 다수의 입력들의 층을 포함한다. 전형적으로 뉴런들의 하나 이상의 중간 층, 및 신경망의 출력을 제공하는 뉴런들의 출력 층이 있다. 각각의 레벨의 뉴런들은 개별적으로 또는 집합적으로 시냅스들로부터의 수신된 데이터에 기초하여 결정을 행한다.
고성능 정보 처리를 위한 인공 신경망의 개발에서의 주요 과제들 중 하나는 적절한 하드웨어 기술의 결여이다. 사실상, 실제 신경망들은 매우 많은 수의 시냅스들에 의존하여, 뉴런들 사이의 높은 접속성, 즉 매우 높은 계산 병렬성(computational parallelism)을 가능하게 한다. 원칙적으로, 그러한 복잡성은 디지털 슈퍼컴퓨터들 또는 특수 그래픽 처리 유닛 클러스터들로 달성될 수 있다. 그러나, 고비용에 더하여, 이들 접근법은 또한 주로 저-정밀 아날로그 계산을 수행하기 때문에 훨씬 적은 에너지를 소비하는 생물학적 망(biological network)과 비교하여 평범한 에너지 효율을 겪는다. CMOS 아날로그 회로가 인공 신경망에 사용되어 왔지만, 대부분의 CMOS-구현된 시냅스들은 많은 수의 뉴런들 및 시냅스들을 고려해 볼 때 너무 부피가 컸다.
출원인은, 참고로 포함되는, 미국 특허 출원 제15/594,439호에서 하나 이상의 비휘발성 메모리 어레이를 시냅스로서 이용하는 인공 (아날로그) 신경망을 이전에 개시하였다. 비휘발성 메모리 어레이들은 아날로그 신경 메모리로서 동작한다. 신경망 디바이스는 제1 복수의 입력들을 수신하고 그로부터 제1 복수의 출력들을 생성하도록 구성된 제1 복수의 시냅스들, 및 제1 복수의 출력들을 수신하도록 구성된 제1 복수의 뉴런들을 포함한다. 제1 복수의 시냅스들은 복수의 메모리 셀들을 포함하는데, 여기서 메모리 셀들 각각은 반도체 기판 내에 형성되고 채널 영역이 사이에 연장되는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 비-플로팅 게이트를 포함한다. 복수의 메모리 셀들 각각은 플로팅 게이트 상의 전자들의 수에 대응하는 가중치 값을 저장하도록 구성된다. 복수의 메모리 셀들은 제1 복수의 입력들을 저장된 가중치 값들과 승산하여 제1 복수의 출력들을 생성하도록 구성된다.
비휘발성 메모리 셀들
비휘발성 메모리들이 잘 알려져 있다. 예를 들어, 본 명세서에 참고로 포함되는, 미국 특허 제5,029,130호("'130 특허")는 플래시 메모리 셀들의 한 유형인, 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있다. 그러한 메모리 셀(210)이 도 2에 도시되어 있다. 각각의 메모리 셀(210)은 반도체 기판(12) 내에 형성된 소스 영역(14) 및 드레인 영역(16)을 포함하며, 그 영역들 사이에 채널 영역(18)이 있다. 플로팅 게이트(20)가 소스 영역(14)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 워드 라인 단자(22)(전형적으로 워드 라인에 결합됨)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분, 및 위쪽으로 그리고 플로팅 게이트(20) 위로 연장되는 제2 부분을 갖는다. 플로팅 게이트(20) 및 워드 라인 단자(22)는 게이트 산화물에 의해 기판(12)으로부터 절연된다. 비트 라인(24)이 드레인 영역(16)에 결합된다.
메모리 셀(210)은 워드 라인 단자(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임(Fowler-Nordheim, FN) 터널링을 통해 중간 절연체를 통과하여 플로팅 게이트(20)로부터 워드 라인 단자(22)로 터널링하게 한다.
메모리 셀(210)은 워드 라인 단자(22) 상에 포지티브 전압을, 그리고 소스 영역(14) 상에 포지티브 전압을 배치함으로써 핫 전자(hot electron)들로 소스측 주입(SSI)에 의해 프로그램된다(여기서 전자들이 플로팅 게이트 상에 배치됨). 전자 전류가 드레인 영역(16)으로부터 소스 영역(14)을 향해 흐를 것이다. 전자들은 그들이 워드 라인 단자(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀(210)은 드레인 영역(16) 및 워드 라인 단자(22) 상에 포지티브 판독 전압들을 배치함(이는 워드 라인 단자 아래의 채널 영역(18)의 부분을 턴온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되면), 플로팅 게이트(20) 아래의 채널 영역(18)의 부분이 또한 턴온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거된 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그램되면), 플로팅 게이트(20) 아래의 채널 영역의 부분은 대부분 또는 완전히 턴오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그램된 또는 "0" 상태로 감지된다.
표 1은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(110)의 단자들에 인가될 수 있는 전형적인 전압 및 전류 범위들을 보여준다:
[표 1]
Figure pct00001
플래시 메모리 셀들의 다른 유형들인 다른 분리형 게이트 메모리 셀 구성들이 알려져 있다. 예를 들어, 도 3은 소스 영역(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(22)(전형적으로 워드 라인(WL)에 결합됨), 플로팅 게이트(20) 위의 제어 게이트(28), 및 소스 영역(14) 위의 소거 게이트(30)를 포함하는 4-게이트 메모리 셀(310)을 도시한다. 이러한 구성은, 모든 목적을 위해 본 명세서에 참고로 포함되는, 미국 특허 제6,747,310호에 기재되어 있다. 여기서, 모든 게이트들은 플로팅 게이트(20)를 제외하고 비-플로팅 게이트들이며, 이는 그들이 전압 소스에 전기적으로 접속되거나 접속 가능하다는 것을 의미한다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 수행된다. 소거는 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 수행된다.
표 2는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(310)의 단자들에 인가될 수 있는 전형적인 전압 및 전류 범위들을 보여준다:
[표 2]
Figure pct00002
도 4는 플래시 메모리 셀의 다른 유형인 3-게이트 메모리 셀(410)을 도시한다. 메모리 셀(410)은, 메모리 셀(410)이 별개의 제어 게이트를 갖지 않는다는 점을 제외하고는, 도 3의 메모리 셀(310)과 동일하다. 소거 동작(그에 의해 소거 게이트의 사용을 통해 소거가 발생함) 및 판독 동작은, 제어 게이트 바이어스가 인가되지 않는다는 점을 제외하고는, 도 3의 것과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 결과적으로, 제어 게이트 바이어스의 결여를 보상하기 위해 프로그램 동작 동안 소스 라인 상에 더 높은 전압이 인가되어야 한다.
표 3은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(410)의 단자들에 인가될 수 있는 전형적인 전압 및 전류 범위들을 보여준다:
[표 3]
Figure pct00003
도 5는 플래시 메모리 셀의 다른 유형인 적층형 게이트 메모리 셀(510)을 도시한다. 메모리 셀(510)은, 절연 층(도시되지 않음)에 의해 분리되어, 플로팅 게이트(20)가 전체 채널 영역(18) 위로 연장되고, 제어 게이트(22)(여기서 워드 라인에 결합될 것임)가 플로팅 게이트(20) 위로 연장된다는 점을 제외하고는, 도 2의 메모리 셀(210)과 유사하다. 소거는 FG로부터 기판으로의 전자들의 FN 터널링에 의해 행해지고, 프로그래밍은 소스 영역(14)으로부터 드레인 영역(16)을 향해 흐르는 전자들에 의해, 채널(18)과 드레인 영역(16) 사이의 영역에서의 채널 핫 전자(CHE) 주입에 의해 행해지고, 판독 동작은 더 높은 제어 게이트 전압을 갖고서 메모리 셀(210)에 대한 것과 유사하다.
표 4는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 기판(12) 및 메모리 셀(510)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 4]
Figure pct00004
본 명세서에 설명된 방법들 및 수단들은, 제한 없이, FINFET 분리형 게이트 플래시 또는 적층 게이트 플래시 메모리, NAND 플래시, SONOS(silicon-oxide-nitride-oxide-silicon, 질화물 내의 전하 트랩), MONOS(metal-oxide-nitride-oxide-silicon, 질화물 내의 금속 전하 트랩), ReRAM(resistive ram), PCM(phase change memory), MRAM(magnetic ram), FeRAM(ferroelectric ram), CT(charge trap) 메모리, CN(carbon-tube) 메모리, OTP(bi-level or multi-level one time programmable), 및 CeRAM(correlated electron ram)과 같은 다른 비휘발성 메모리 기술들에 적용될 수 있다.
인공 신경망에서 위에서 설명된 비휘발성 메모리 셀들의 유형들 중 하나를 포함하는 메모리 어레이들을 이용하기 위해, 두 가지 수정이 이루어진다. 첫째, 라인들은, 하기에서 추가로 설명되는 바와 같이, 각각의 메모리 셀이 어레이 내의 다른 메모리 셀들의 메모리 상태에 악영향을 미치지 않으면서 개별적으로 프로그램, 소거, 및 판독될 수 있도록 구성된다. 둘째, 메모리 셀들의 연속적인 (유사한) 프로그래밍이 제공된다.
구체적으로, 어레이 내의 각각의 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 소거된 상태로부터 완전 프로그램된 상태로 연속적으로 변경될 수 있다. 다른 실시예에서, 어레이 내의 각각의 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 프로그램된 상태로부터 완전 소거된 상태로 연속적으로 변경될 수 있고, 그 역으로도 가능하다. 이것은 셀 저장소가 유사하거나 또는 적어도, 많은 개별 값들(예컨대 16개 또는 64개의 상이한 값) 중 하나를 저장할 수 있음을 의미하는데, 이는 메모리 어레이 내의 모든 셀들의 매우 정밀하고 개별적인 튜닝을 허용하고, 메모리 어레이를 신경망의 시냅스 가중치들을 저장하고 그들에 대한 미세 튜닝 조정을 행하는 데 이상적인 것으로 되게 한다.
비휘발성 메모리 셀 어레이들을 채용한 신경망들
도 6은 본 실시예의 비휘발성 메모리 어레이를 활용하는 신경망의 비제한적인 예를 개념적으로 예시한다. 이 예는 안면 인식 애플리케이션에 대해 비휘발성 메모리 어레이 신경망을 이용하지만, 비휘발성 메모리 어레이 기반 신경망을 이용하여 임의의 다른 적절한 애플리케이션이 구현될 수 있다.
S0은, 이 예에 대해, 5 비트 정밀도를 갖는 32×32 픽셀 RGB 이미지(즉, 각각의 컬러 R, G 및 B에 대해 하나씩인 3개의 32×32 픽셀 어레이들, 각각의 픽셀은 5 비트 정밀도임)인 입력 층이다. 입력 층(S0)으로부터 층(C1)으로 가는 시냅스들(CB1)은 몇몇 예에서 가중치들 및 다른 예에서 공유 가중치들의 상이한 세트들을 적용하며, 입력 이미지를 3×3 픽셀 중첩 필터들(커널(kernel))로 스캔하여, 필터를 1 픽셀(또는 모델별로 지시되는 바와 같이 1 초과 픽셀)만큼 시프트시킨다. 구체적으로, 이미지의 3×3 부분 내의 9개 픽셀들(즉, 필터 또는 커널로 지칭됨)에 대한 값들이 시냅스들(CB1)에 제공되며, 여기서 이들 9개의 입력 값들이 적절한 가중치들과 승산되고, 그 승산의 출력들을 합산한 후, 단일 출력 값이 결정되고, 층(C1)의 피처 맵(feature map)들 중 하나의 픽셀을 생성하기 위해 CB1의 제1 시냅스에 의해 제공된다. 이어서, 3×3 필터가 입력 층(S0) 내에서 하나의 픽셀씩 우측으로 시프트되며(즉, 우측에 3개 픽셀들의 컬럼을 추가하고, 좌측에서 3개 픽셀들의 컬럼을 뺌), 여기서 이러한 새롭게 위치된 필터에서의 9개 픽셀 값들이 시냅스들(CB1)에 제공되고, 이에 의해 이들은 동일한 가중치들과 승산되고, 제2 단일 출력 값이 연관된 시냅스에 의해 결정된다. 이러한 프로세스는, 3개의 모든 컬러들에 대해 그리고 모든 비트들(정밀도 값들)에 대해, 3×3 필터가 입력 층(S0)의 전체 32×32 픽셀 이미지를 가로질러서 스캔할 때까지 계속된다. 이어서, 프로세스는, 층(C1)의 모든 피처 맵들이 계산될 때까지, 가중치들의 상이한 세트들을 사용하여 반복되어 층(C1)의 상이한 피처 맵을 생성한다.
층(C1)에, 본 예에서, 각각 30×30 픽셀들을 갖는 16개 피처 맵들이 있다. 각각의 픽셀은 입력들과 커널을 승산하는 것으로부터 추출된 새로운 피처 픽셀이고, 따라서 각각의 피처 맵은 2차원 어레이이고, 따라서, 이러한 예에서, 층(C1)은 2차원 어레이들의 16개 층들을 구성한다(본 명세서에서 언급된 층들 및 어레이들은 반드시 물리적 관계인 것이 아니라 논리적 관계임 - 즉, 어레이들은 반드시 물리적으로 2차원 어레이들로 배향되지는 않음 - 에 유념한다). 층(C1) 내의 16개 피처 맵들 각각은 필터 스캔에 적용되는 시냅스 가중치들의 상이한 16개 세트들 중 하나의 세트에 의해 생성된다. C1 피처 맵들은 모두, 경계 식별과 같은 동일한 이미지 피처의 상이한 태양들에 관한 것일 수 있다. 예를 들어, 제1 맵(이러한 제1 맵을 생성하는 데 사용되는 모든 스캔을 위해 공유되는 제1 가중치 세트를 사용하여 생성됨)은 원형 에지들을 식별할 수 있고, 제2 맵(제1 가중치 세트와는 상이한 제2 가중치 세트를 사용하여 생성됨)은 직사각형 에지들, 또는 특정 피처들의 종횡비 등을 식별할 수 있다.
활성화 함수(P1)(풀링(pooling))가 층(C1)으로부터 층(S1)으로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2×2 영역들로부터의 값들을 풀링한다. 풀링 함수(P1)의 목적은, 예를 들어 에지 위치의 의존성을 감소시키고 다음 스테이지로 가기 전에 데이터 크기를 감소시키기 위해 인근 위치를 평균하는 것이다(또는 최대 함수가 또한 사용될 수 있음). 층(S1)에, 16개 15×15 피처 맵들(즉, 각각 15×15 픽셀들의 상이한 16개 어레이들)이 있다. 층(S1)으로부터 층(C2)으로 가는 시냅스들(CB2)은 1 픽셀의 필터 시프트를 갖는 4×4 필터들로 층(S1) 내의 맵들을 스캔한다. 층(C2)에, 22개 12×12 피처 맵들이 있다. 활성화 함수(P2)(풀링)가 층(C2)으로부터 층(S2)으로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2×2 영역들로부터의 값들을 풀링한다. 층(S2)에, 22개 6×6 피처 맵들이 있다. 활성화 함수(풀링)가 층(S2)으로부터 층(C3)으로 가는 시냅스들(CB3)에서 적용되며, 여기서 층(C3) 내의 모든 뉴런은 CB3의 각자의 시냅스를 통해 층(S2) 내의 모든 맵에 접속된다. 층(C3)에, 64개 뉴런들이 있다. 층(C3)으로부터 출력 층(S3)으로 가는 시냅스들(CB4)은 C3을 S3에 완전히 접속시키는데, 즉 층(C3) 내의 모든 뉴런은 층(S3) 내의 모든 뉴런에 접속된다. S3에서의 출력은 10개 뉴런들을 포함하고, 여기서 최고 출력 뉴런이 클래스를 결정한다. 이러한 출력은, 예를 들어, 원래의 이미지의 내용의 식별 또는 분류를 나타낼 수 있다.
시냅스들의 각각의 층은 비휘발성 메모리 셀들의 어레이 또는 그들의 어레이의 일부를 사용하여 구현된다.
도 7은 그 목적을 위해 사용될 수 있는 어레이의 블록 다이어그램이다. 벡터×매트릭스 승산(vector-by-matrix multiplication, VMM) 어레이(32)는 비휘발성 메모리 셀들을 포함하고, 하나의 층과 다음 층 사이에서 시냅스들(예컨대, 도 6의 CB1, CB2, CB3, 및 CB4)로서 이용된다. 구체적으로, VMM 어레이(32)는 비휘발성 메모리 셀들(33)의 어레이, 소거 게이트 및 워드 라인 게이트 디코더(34), 제어 게이트 디코더(35), 비트 라인 디코더(36) 및 소스 라인 디코더(37)를 포함하며, 이들은 비휘발성 메모리 셀 어레이(33)에 대한 각자의 입력들을 디코딩한다. VMM 어레이(32)로의 입력은 소거 게이트 및 워드 라인 게이트 디코더(34)로부터 또는 제어 게이트 디코더(35)로부터일 수 있다. 이 예에서, 소스 라인 디코더(37)는 또한 비휘발성 메모리 셀 어레이(33)의 출력을 디코딩한다. 대안적으로, 비트 라인 디코더(36)는 비휘발성 메모리 셀 어레이(33)의 출력을 디코딩할 수 있다.
비휘발성 메모리 셀 어레이(33)는 두 가지 목적에 기여한다. 첫째, 그것은 VMM 어레이(32)에 의해 사용될 가중치들을 저장한다. 둘째, 비휘발성 메모리 셀 어레이(33)는 입력들을 비휘발성 메모리 셀 어레이(33)에 저장된 가중치들과 유효하게 승산하고 이들을 출력 라인(소스 라인 또는 비트 라인)마다 가산하여 출력을 생성하며, 이는 다음 층으로의 입력 또는 최종 층으로의 입력일 것이다. 승산 및 가산 함수를 수행함으로써, 비휘발성 메모리 셀 어레이(33)는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 그의 인시투(in-situ) 메모리 계산으로 인해 전력 효율적이다.
비휘발성 메모리 셀 어레이(33)의 출력은 차동 합산기(예컨대, 합산 연산 증폭기 또는 합산 전류 미러)(38)에 공급되고, 이는 비휘발성 메모리 셀 어레이(33)의 출력들을 합산하여 그 콘볼루션(convolution)에 대한 단일 값을 생성한다. 차동 합산기(38)는 포지티브 가중치 및 네거티브 가중치의 합산을 수행하도록 배열된다.
이어서 차동 합산기(38)의 합산된 출력 값들은 활성화 함수 블록(39)에 공급되며, 이는 출력을 정류한다. 활성화 함수 블록(39)은 시그모이드(sigmoid), tanh 또는 ReLU 함수들을 제공할 수 있다. 활성화 함수 블록(39)의 정류된 출력 값들은 다음 층(예를 들어, 도 6의 C1)으로서 피처 맵의 요소가 되고, 이어서 다음 시냅스에 적용되어 다음 피처 맵 층 또는 최종 층을 생성한다. 따라서, 이 예에서, 비휘발성 메모리 셀 어레이(33)는 복수의 시냅스들(이들은 이전 뉴런 층으로부터 또는 이미지 데이터베이스와 같은 입력 층으로부터 그들의 입력들을 수신함)을 구성하고, 합산 연산 증폭기(38) 및 활성화 함수 블록(39)은 복수의 뉴런들을 구성한다.
도 7의 VMM 어레이(32)에의 입력(WLx, EGx, CGx, 및 선택적으로 BLx 및 SLx)은 아날로그 레벨, 이진 레벨, 또는 디지털 비트들(이 경우에 디지털 비트들을 적절한 입력 아날로그 레벨로 변환하기 위해 DAC가 제공됨)일 수 있고, 출력은 아날로그 레벨, 이진 레벨, 또는 디지털 비트들(이 경우에 출력 아날로그 레벨을 디지털 비트들로 변환하기 위해 출력 ADC가 제공됨)일 수 있다.
도 8은, 여기서 VMM 어레이들(32a, 32b, 32c, 32d, 및 32e)로서 라벨링된, VMM 어레이들(32)의 다수의 층들의 사용을 도시하는 블록 다이어그램이다. 도 8에 도시된 바와 같이, Inputx로 표시된 입력은 디지털-아날로그 변환기(31)에 의해 디지털로부터 아날로그로 변환되고, 입력 VMM 어레이(32a)에 제공된다. 변환된 아날로그 입력들은 전압 또는 전류일 수 있다. 제1 층에 대한 입력 D/A 변환은, 입력들(Inputx)을 입력 VMM 어레이(32a)의 매트릭스 승산기에 대한 적절한 아날로그 레벨들에 매핑시키는 함수 또는 LUT(look up table)를 사용함으로써 행해질 수 있다. 입력 변환은 또한, 외부 아날로그 입력을 입력 VMM 어레이(32a)로의 매핑된 아날로그 입력으로 변환하기 위한 아날로그-아날로그(A/A) 변환기에 의해 행해질 수 있다.
입력 VMM 어레이(32a)에 의해 생성된 출력은 다음 VMM 어레이(은닉 레벨 1)(32b)에 대한 입력으로서 제공되고, 이는 이어서 다음 VMM 어레이(은닉 레벨 2)(32c)에 대한 입력으로서 제공되는 출력을 생성하고, 등등이다. VMM 어레이(32)의 다양한 층들은 컨볼루션 신경망(convolutional neural network, CNN)의 시냅스들 및 뉴런들의 상이한 층들로서 기능한다. 각각의 VMM 어레이(32a, 32b, 32c, 32d, 및 32e)는 독립형 물리적 비휘발성 메모리 어레이일 수 있거나, 다수의 VMM 어레이들은 동일한 물리적 비휘발성 메모리 어레이의 상이한 부분들을 활용할 수 있거나, 다수의 VMM 어레이들은 동일한 물리적 비휘발성 메모리 어레이의 중첩 부분들을 활용할 수 있다. 도 8에 도시된 예는 다음과 같은 5개의 층(32a, 32b, 32c, 32d, 32e)을 포함한다: 하나의 입력 층(32a), 2개의 은닉 층(32b, 32c) 및 2개의 완전히 접속된 층(32d, 32e). 당업자는 이것은 단지 예시적인 것이고 시스템이 대신에 2개 초과의 은닉 층들 및 2개 초과의 완전히 접속된 층들을 포함할 수 있다는 것을 인식할 것이다.
벡터×매트릭스 승산(VMM) 어레이들
도 9는 뉴런 VMM 어레이(900)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(900)는 비휘발성 메모리 셀들의 메모리 어레이(901), 및 비휘발성 기준 메모리 셀들의 (어레이의 상부에 있는) 기준 어레이(902)를 포함한다. 대안적으로, 다른 기준 어레이가 하부에 배치될 수 있다.
VMM 어레이(900)에서, 제어 게이트 라인(903)과 같은 제어 게이트 라인들이 수직 방향으로 이어지고(따라서, 로우 방향의 기준 어레이(902)는 제어 게이트 라인(903)에 직교함), 소거 게이트 라인(904)과 같은 소거 게이트 라인들이 수평 방향으로 이어진다. 여기서, VMM 어레이(900)로의 입력들은 제어 게이트 라인들(CG0, CG1, CG2, CG3) 상에 제공되고, VMM 어레이(900)의 출력은 소스 라인들(SL0, SL1) 상에 나타난다. 일 실시예에서, 짝수 로우들만이 사용되고, 다른 실시예에서 홀수 로우들만이 사용된다. 각각의 소스 라인(각각, SL0, SL1) 상에 배치된 전류는 그 특정 소스 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 함수를 수행한다.
신경망들에 대해 본 명세서에 설명된 바와 같이, VMM 어레이(900)의 비휘발성 메모리 셀들, 즉 VMM 어레이(900)의 메모리 셀들(310)은 바람직하게는 하위-임계 영역에서 동작하도록 구성된다.
본 명세서에 기술된 비휘발성 기준 메모리 셀들 및 비휘발성 메모리 셀들은 약 반전(weak inversion)으로 바이어싱되며(하위 임계 영역):
Ids = Io * e (Vg- Vth)/nVt = w * Io * e (Vg)/nVt,
여기서 w = e (- Vth)/nVt
여기서 Ids는 드레인-소스 전류이고; Vg는 메모리 셀 상의 게이트 전압이고; Vth는 메모리 셀의 임계 전압이고; Vt는 열 전압 = k*T/q이며, 이때 k는 볼츠만 상수이고, T는 켈빈 단위의 온도이고, q는 전자 전하이고; n은 기울기 인자 = 1 + (Cdep/Cox)이며, 이때 Cdep = 공핍 층의 커패시턴스이고, Cox는 게이트 산화물 층의 커패시턴스이고; Io는 임계 전압과 동일한 게이트 전압에서의 메모리 셀 전류이고, Io는 (Wt/L)*u*Cox* (n-1) * Vt2에 비례하며, 여기서 u는 캐리어 이동도이고, Wt 및 L은 메모리 셀의, 각각, 폭 및 길이이다.
메모리 셀(예컨대, 기준 메모리 셀 또는 주변 메모리 셀)을 사용하는 I-V 로그 변환기 또는 입력 전류를 입력 전압으로 변환하기 위한 트랜지스터에 대해:
Vg= n*Vt*log [Ids/wp*Io]
여기서, wp는 기준 또는 주변 메모리 셀의 w이다.
전류 입력을 갖는 벡터 매트릭스 승산기(VMM) 어레이로서 사용되는 메모리 어레이에 대해, 출력 전류는 다음과 같다:
Iout = wa * Io * e (Vg)/nVt, 즉
Iout = (wa/wp) * Iin = W * Iin
W = e (Vthp - Vtha)/nVt
여기서, wa = 메모리 어레이 내의 각각의 메모리 셀의 w이다.
Vthp는 주변 메모리 셀의 유효 임계 전압이고, Vtha는 메인(데이터) 메모리 셀의 유효 임계 전압이다. 트랜지스터의 임계 전압은 기판 바디 바이어스 전압의 함수이고, Vsb로 표시된 기판 바디 바이어스 전압은 그러한 온도에서 다양한 조건들을 보상하도록 변조될 수 있다는 점에 유의한다. 임계 전압 Vth는 다음과 같이 표현될 수 있다:
Vth = Vth0 + 감마 (SQRT |Vsb ― 2*φF) - SQRT |2* φF |)
여기서 Vth0은 제로 기판 바이어스를 갖는 임계 전압이고, φF는 표면 전위이고, 감마는 바디 효과 파라미터이다.
워드 라인 또는 제어 게이트가 입력 전압을 위해 메모리 셀에 대한 입력으로서 사용될 수 있다.
대안적으로, 본 명세서에 기술된 VMM 어레이들의 플래시 메모리 셀들은 선형 영역에서 동작하도록 구성될 수 있다:
Ids = 베타* (Vgs-Vth)*Vds; 베타 = u*Cox*Wt/L
W = α (Vgs-Vth)
이는 선형 영역에서의 가중치 W가 (Vgs-Vth)에 비례한다는 것을 의미함
워드 라인 또는 제어 게이트 또는 비트 라인 또는 소스 라인이 선형 영역에서 동작되는 메모리 셀에 대한 입력으로서 사용될 수 있다. 비트 라인 또는 소스 라인은 메모리 셀에 대한 출력으로서 사용될 수 있다.
I-V 선형 변환기에 대해, 선형 영역에서 동작하는 메모리 셀(예컨대, 기준 메모리 셀 또는 주변 메모리 셀) 또는 트랜지스터가 입력/출력 전류를 입력/출력 전압으로 선형적으로 변환하는 데 사용될 수 있다.
대안적으로, 본 명세서에 기술된 VMM 어레이들의 메모리 셀들은 포화 영역에서 동작하도록 구성될 수 있다:
Ids = ½ * 베타* (Vgs-Vth)2; 베타 = u*Cox*Wt/L
Wα (Vgs-Vth)2, 이는 가중치 W가 (Vgs-Vth)2에 비례한다는 것을 의미함
워드 라인, 제어 게이트, 또는 소거 게이트가 포화 영역에서 동작되는 메모리 셀에 대한 입력으로서 사용될 수 있다. 비트 라인 또는 소스 라인은 출력 뉴런에 대한 출력으로서 사용될 수 있다.
대안적으로, 본 명세서에 기술된 VMM 어레이들의 메모리 셀들은 신경망의 각각의 층 또는 다중 층들에 대한 모든 영역들 또는 이들의 조합(하위 임계, 선형, 또는 포화)에서 사용될 수 있다.
도 7의 VMM 어레이(32)에 대한 다른 실시예들은, 본 명세서에 참고로 포함되는 미국 특허 제10,748,630호에 기술되어 있다. 그 출원에 기술되어 있는 바와 같이, 소스 라인 또는 비트 라인이 뉴런 출력(전류 합산 출력)으로서 사용될 수 있다.
도 10은 뉴런 VMM 어레이(1000)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스로서 이용된다. VMM 어레이(1000)는 비휘발성 메모리 셀들의 메모리 어레이(1003), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1001), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1002)를 포함한다. 어레이의 컬럼 방향으로 배열된 기준 어레이들(1001 및 1002)은, 단자들(BLR0, BLR1, BLR2, 및 BLR3) 내로 흐르는 전류 입력들을 전압 입력들(WL0, WL1, WL2, 및 WL3)로 변환하는 역할을 한다. 실제로, 제1 및 제2 비휘발성 기준 메모리 셀들은 그들 내로 흐르는 전류 입력들과 멀티플렉서들(1014)(단지 부분적으로 도시됨)을 통해 다이오드 접속된다. 기준 셀들은 타겟 기준 레벨들로 튜닝(예컨대, 프로그램)된다. 타겟 기준 레벨들은 기준 미니-어레이 매트릭스(도시되지 않음)에 의해 제공된다.
메모리 어레이(1003)는 두 가지 목적에 기여한다. 첫째, 그것은 VMM 어레이(1000)에 의해 사용될 가중치들을 그것의 각자의 메모리 셀들 상에 저장한다. 둘째, 메모리 어레이(1003)는 입력들(즉, 단자들(BLR0, BLR1, BLR2, 및 BLR3)에 제공되는 전류 입력들, 이것에 대해 기준 어레이들(1001 및 1002)이 워드 라인들(WL0, WL1, WL2, 및 WL3)에 공급할 입력 전압들로 변환함)을 메모리 어레이(1003)에 저장된 가중치들과 유효하게 승산하고, 이어서 모든 결과들(메모리 셀 전류들)을 가산하여 각자의 비트 라인들(BL0 - BLN) 상의 출력을 생성하는데, 이는 다음 층에 대한 입력 또는 최종 층에 대한 입력일 것이다.
승산 및 가산 함수를 수행함으로써, 메모리 어레이(1003)는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 전압 입력들은 워드 라인들(WL0, WL1, WL2, 및 WL3) 상에 제공되고, 출력은 판독(추론) 동작 동안 각자의 비트 라인들(BL0 - BLN) 상에 나타난다. 비트 라인들(BL0 - BLN) 각각에 배치된 전류는 그 특정 비트 라인에 접속된 모든 비휘발성 메모리 셀들로부터의 전류들의 합산 함수를 수행한다.
표 5는 VMM 어레이(1000)에 대한 동작 전압들 및 전류들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거, 및 프로그램의 동작들을 나타낸다.
[표 5]
Figure pct00005
도 11은 뉴런 VMM 어레이(1100)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1100)는 비휘발성 메모리 셀들의 메모리 어레이(1103), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1101), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1102)를 포함한다. 기준 어레이들(1101 및 1102)은 VMM 어레이(1100)의 로우 방향으로 이어진다. VMM 어레이는, VMM 어레이(1100)에서 워드 라인들이 수직 방향으로 이어진다는 점을 제외하고는, VMM(1000)과 유사하다. 여기서, 입력들은 워드 라인들(WLA0, WLB0, WLA1, WLB2, WLA2, WLB2, WLA3, WLB3) 상에 제공되고, 출력은 판독 동작 동안 소스 라인(SL0, SL1) 상에 나타난다. 각각의 소스 라인 상에 배치된 전류는 그 특정 소스 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 함수를 수행한다.
표 6은 VMM 어레이(1100)에 대한 동작 전압들 및 전류들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그램의 동작들을 나타낸다.
[표 6]
Figure pct00006
도 12는 뉴런 VMM 어레이(1200)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1200)는 비휘발성 메모리 셀들의 메모리 어레이(1203), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1201), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1202)를 포함한다. 기준 어레이들(1201 및 1202)은 단자들(BLR0, BLR1, BLR2, 및 BLR3) 내로 흐르는 전류 입력들을 전압 입력들(CG0, CG1, CG2, 및 CG3)로 변환하는 역할을 한다. 실제로, 제1 및 제2 비휘발성 기준 메모리 셀들은 BLR0, BLR1, BLR2, 및 BLR3을 통해 그들 내로 흐르는 전류 입력들과 멀티플렉서들(1212)(단지 부분적으로 도시됨)을 통해 다이오드 접속된다. 멀티플렉서들(1212) 각각은 판독 동작 동안 제1 및 제2 비휘발성 기준 메모리 셀들 각각의 비트 라인(예컨대, BLR0) 상의 일정한 전압을 보장하기 위해 각각의 멀티플렉서(1205) 및 캐스코딩 트랜지스터(cascoding transistor)(1204)를 포함한다. 기준 셀들은 타겟 기준 레벨들로 튜닝된다.
메모리 어레이(1203)는 두 가지 목적에 기여한다. 첫째, 그것은 VMM 어레이(1200)에 의해 사용될 가중치들을 저장한다. 둘째, 메모리 어레이(1203)는 입력들(단자들(BLR0, BLR1, BLR2, 및 BLR3)에 제공되는 전류 입력들, 이것에 대해 기준 어레이들(1201 및 1202)이 이러한 전류 입력들을 제어 게이트들(CG0, CG1, CG2, 및 CG3)에 공급할 입력 전압들로 변환함)을 메모리 어레이에 저장된 가중치들과 유효하게 승산하고, 이어서 모든 결과들(셀 전류들)을 가산하여 출력을 생성하는데, 이는 BL0 - BLN 상에 나타나며 다음 층에 대한 입력 또는 최종 층에 대한 입력일 것이다. 승산 및 가산 함수를 수행함으로써, 메모리 어레이는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 입력들은 제어 게이트 라인들(CG0, CG1, CG2, 및 CG3) 상에 제공되고, 출력은 판독 동작 동안 비트 라인들(BL0 - BLN) 상에 나타난다. 각각의 비트 라인 상에 배치된 전류는 그 특정 비트 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 함수를 수행한다.
VMM 어레이(1200)는 메모리 어레이(1203) 내의 비휘발성 메모리 셀들에 대한 단방향 튜닝을 구현한다. 즉, 각각의 비휘발성 메모리 셀은 소거되고, 이어서 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그램된다. (잘못된 값이 셀에 저장되도록) 너무 많은 전하가 플로팅 게이트 상에 배치되는 경우, 셀은 소거되고, 부분 프로그래밍 동작들의 시퀀스가 다시 시작된다. 도시된 바와 같이, 동일한 소거 게이트(예컨대, EG0 또는 EG1)를 공유하는 2개의 로우들이 함께 소거되고(페이지 소거로서 알려짐), 그 후에 각각의 셀은 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그램된다.
표 7은 VMM 어레이(1200)에 대한 동작 전압들 및 전류들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 비선택된 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거, 및 프로그램의 동작들을 나타낸다.
[표 7]
Figure pct00007
도 13은 뉴런 VMM 어레이(1300)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1300)는 비휘발성 메모리 셀들의 메모리 어레이(1303), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1301), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1302)를 포함한다. EG 라인들(EGR0, EG0, EG1, 및 EGR1)은 수직으로 이어지는 반면, CG 라인들(CG0, CG1, CG2, 및 CG3) 및 SL 라인들(WL0, WL1, WL2, 및 WL3)은 수평으로 이어진다. VMM 어레이(1300)는, VMM 어레이(1300)가 양방향 튜닝을 구현한다는 점을 제외하고는 VMM 어레이(1400)와 유사하며, 여기서 각각의 개별 셀은 별개의 EG 라인들의 사용으로 인해 플로팅 게이트 상의 원하는 전하량에 도달하기 위해 필요에 따라 완전히 소거되고, 부분적으로 프로그램되고, 부분적으로 소거될 수 있다. 도시된 바와 같이, 기준 어레이들(1301 및 1302)은 (멀티플렉서들(1314)을 통한 다이오드 접속된 기준 셀들의 액션을 통해) 단자(BLR0, BLR1, BLR2, 및 BLR3) 내의 입력 전류를 로우 방향으로 메모리 셀들에 인가될 제어 게이트 전압들(CG0, CG1, CG2, 및 CG3)로 변환한다. 전류 출력(뉴런)은 비트 라인들(BL0 - BLN)에 있으며, 여기서 각각의 비트 라인은 그 특정 비트 라인에 접속된 비휘발성 메모리 셀들로부터의 모든 전류들을 합산한다.
표 8은 VMM 어레이(1300)에 대한 동작 전압들 및 전류들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들을 위한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 비선택된 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그램의 동작들을 나타낸다.
[표 8]
Figure pct00008
도 22는 뉴런 VMM 어레이(2200)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(2200)에서, 입력들(INPUT0. ..., INPUTN)은 각각 비트 라인들(BL0, ... BLN) 상에서 수신되고, 출력들(OUTPUT1, OUTPUT2, OUTPUT3, 및 OUTPUT4)은 각각 소스 라인들(SL0, SL1, SL2, 및 SL3) 상에서 생성된다.
도 23은 뉴런 VMM 어레이(2300)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. 이 예에서, 입력들(INPUT0, INPUT1, INPUT2, 및 INPUT3)은 각각 소스 라인들(SL0, SL1, SL2, 및 SL3) 상에서 수신되고, 출력들(OUTPUT0, ... OUTPUTN)은 비트 라인들(BL0, ..., BLN) 상에서 생성된다.
도 24는 뉴런 VMM 어레이(2400)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. 이 예에서, 입력들(INPUT0, ..., INPUTM)은 각각 워드 라인들(WL0, ..., WLM) 상에서 수신되고, 출력들(OUTPUT0, ... OUTPUTN)은 비트 라인들(BL0, ..., BLN) 상에서 생성된다.
도 25는 뉴런 VMM 어레이(2500)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. 이 예에서, 입력들(INPUT0, ..., INPUTM)은 각각 워드 라인들(WL0, ..., WLM) 상에서 수신되고, 출력들(OUTPUT0, ... OUTPUTN)은 비트 라인들(BL0, …, BLN) 상에서 생성된다.
도 26은 뉴런 VMM 어레이(2600)를 도시하며, 이는 도 4에 도시된 바와 같은 메모리 셀들(410)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. 이 예에서, 입력들(INPUT0, ..., INPUTn)은 각각 수직 제어 게이트 라인들(CG0, ..., CGN) 상에서 수신되고, 출력들(OUTPUT1 및 OUTPUT2)은 소스 라인들(SL0 및 SL1) 상에서 생성된다.
도 27은 뉴런 VMM 어레이(2700)를 도시하며, 이는 도 4에 도시된 바와 같은 메모리 셀들(410)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. 이 예에서, 입력들(INPUT0, ..., INPUTN)은, 각각 비트 라인들(BL0, ..., BLN)에 결합되는, 각각 비트 라인 제어 게이트들(2701-1, 2701-2, ..., 2701-(N-1), 및 2701-N)의 게이트들 상에서 수신된다. 예시적인 출력들(OUTPUT1 및 OUTPUT2)이 소스 라인들(SL0 및 SL1) 상에서 생성된다.
도 28은, 도 3에 도시된 바와 같은 메모리 셀(310), 도 5에 도시된 바와 같은 메모리 셀(510), 및 도 7에 도시된 바와 같은 메모리 셀(710)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용되는 뉴런 VMM 어레이(2800)를 도시한다. 이 예에서, 입력들(INPUT0, ..., INPUTM)은 워드 라인들(WL0, ..., WLM) 상에서 수신되고, 출력들(OUTPUT0, ..., OUTPUTN)은 각각 비트 라인들(BL0, ..., BLN) 상에서 생성된다.
도 29는, 도 3에 도시된 바와 같은 메모리 셀(310), 도 5에 도시된 바와 같은 메모리 셀(510), 및 도 7에 도시된 바와 같은 메모리 셀(710)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용되는 뉴런 VMM 어레이(2900)를 도시한다. 이 예에서, 입력들(INPUT0, ..., INPUTM)은 제어 게이트 라인들(CG0, ..., CGM) 상에서 수신된다. 출력들(OUTPUT0, ..., OUTPUTN)은 각각 수직 소스 라인들(SL0, ..., SLN) 상에서 생성되며, 여기서 각각의 소스 라인(SLi)은 컬럼 i 내의 모든 메모리 셀들의 소스 라인들에 결합된다.
도 30은, 도 3에 도시된 바와 같은 메모리 셀(310), 도 5에 도시된 바와 같은 메모리 셀(510), 및 도 7에 도시된 바와 같은 메모리 셀(710)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용되는 뉴런 VMM 어레이(3000)를 도시한다. 이 예에서, 입력들(INPUT0, ..., INPUTM)은 제어 게이트 라인들(CG0, ..., CGM) 상에서 수신된다. 출력들(OUTPUT0, ..., OUTPUTN)은 각각 수직 비트 라인들(BL0, ..., BLN) 상에서 생성되며, 여기서 각각의 비트 라인(BLi)은 컬럼 i 내의 모든 메모리 셀들의 비트 라인들에 결합된다.
장단기 메모리
종래 기술은 장단기 메모리(long short-term memory, LSTM)로 알려진 개념을 포함한다. LSTM 유닛들은 종종 신경망들에서 사용된다. LSTM은 신경망이 미리 결정된 임의적인 시간 간격들에 걸쳐 정보를 기억하도록 그리고 후속 동작들에서 그 정보를 사용하도록 허용한다. 종래의 LSTM 유닛은 셀, 입력 게이트, 출력 게이트 및 망각 게이트를 포함한다. 3개의 게이트들은 셀 내로의 그리고 셀 외부로의 정보의 흐름을 그리고 정보가 LSTM에서 상기되는 시간 간격을 조절한다. VMM들은 LSTM 유닛들에서 특히 유용하다.
도 14는 예시적인 LSTM(1400)을 도시한다. 이 예에서의 LSTM(1400)은 셀들(1401, 1402, 1403, 및 1404)을 포함한다. 셀(1401)은 입력 벡터(x0)를 수신하고 출력 벡터(h0) 및 셀 상태 벡터(c0)를 생성한다. 셀(1402)은 입력 벡터(x1), 셀(1401)로부터의 출력 벡터(은닉 상태)(h0), 및 셀(1401)로부터의 셀 상태(c0)를 수신하고, 출력 벡터(h1) 및 셀 상태 벡터(c1)를 생성한다. 셀(1403)은 입력 벡터(x2), 셀(1402)로부터의 출력 벡터(은닉 상태)(h1), 및 셀(1402)로부터의 셀 상태(c1)를 수신하고, 출력 벡터(h2) 및 셀 상태 벡터(c2)를 생성한다. 셀(1404)은 입력 벡터(x3), 셀(1403)로부터의 출력 벡터(은닉 상태)(h2), 및 셀(1403)로부터의 셀 상태(c2)를 수신하고, 출력 벡터(h3)를 생성한다. 추가적인 셀들이 사용될 수 있으며, 4개의 셀을 갖는 LSTM은 단지 예일 뿐이다.
도 15는 도 14의 셀들(1401, 1402, 1403, 및 1404)에 대해 사용될 수 있는 LSTM 셀(1500)의 예시적인 구현을 도시한다. LSTM 셀(1500)은 입력 벡터(x(t)), 선행 셀로부터의 셀 상태 벡터(c(t-1)), 및 선행 셀로부터의 출력 벡터(h(t-1))를 수신하고, 셀 상태 벡터(c(t)) 및 출력 벡터(h(t))를 생성한다.
LSTM 셀(1500)은 시그모이드 함수 디바이스들(1501, 1502, 및 1503)을 포함하며, 이들 각각은 얼마나 많은 입력 벡터 내의 각각의 성분이 출력 벡터로 통하도록 허용되는지를 제어하기 위해 0과 1 사이의 수를 적용한다. LSTM 셀(1500)은 또한 입력 벡터에 쌍곡선 탄젠트 함수를 적용하기 위한 tanh 디바이스들(1504 및 1505), 2개의 벡터를 함께 승산하기 위한 승산기 디바이스들(1506, 1507, 및 1508), 및 2개의 벡터를 함께 가산하기 위한 가산 디바이스(1509)를 포함한다. 출력 벡터(h(t))는 시스템 내의 다음 LSTM 셀에 제공될 수 있거나, 그것은 다른 목적들을 위해 액세스될 수 있다.
도 16은 LSTM 셀(1500)의 구현의 예인 LSTM 셀(1600)을 도시한다. 독자의 편의를 위해, LSTM 셀(1500)로부터의 동일한 넘버링이 LSTM 셀(1600)에 사용된다. 시그모이드 함수 디바이스들(1501, 1502, 및 1503) 및 tanh 디바이스(1504) 각각은 다수의 VMM 어레이들(1601) 및 활성화 함수 블록들(1602)을 포함한다. 따라서, VMM 어레이들이 소정의 신경망 시스템들에서 사용되는 LSTM 셀들에 특히 유용함을 알 수 있다. 승산기 디바이스들(1506, 1507, 및 1508) 및 가산 디바이스(1509)는 디지털 방식으로 또는 아날로그 방식으로 구현된다. 활성화 함수 블록들(1602)은 디지털 방식으로 또는 아날로그 방식으로 구현될 수 있다.
LSTM 셀(1600)에 대한 대안(및 LSTM 셀(1500)의 구현예의 다른 예)이 도 17에 도시되어 있다. 도 17에서, 시그모이드 함수 디바이스들(1501, 1502, 및 1503) 및 tanh 디바이스(1504)는 시간 다중화 방식으로 동일한 물리적 하드웨어(VMM 어레이들(1701) 및 활성화 함수 블록(1702))를 공유한다. LSTM 셀(1700)은, 또한, 2개의 벡터들을 함께 승산하기 위한 승산기 디바이스(1703), 2개의 벡터들을 함께 가산하기 위한 가산 디바이스(1708), tanh 디바이스(1505)(활성화 함수 블록(1702)을 포함함), i(t)가 시그모이드 함수 블록(1702)으로부터 출력될 때 값 i(t)를 저장하기 위한 레지스터(1707), 값 f(t) * c(t-1)를 그 값이 멀티플렉서(1710)를 통해 승산기 디바이스(1703)로부터 출력될 때 저장하기 위한 레지스터(1704), 값 i(t) * u(t)를 그 값이 멀티플렉서(1710)를 통해 승산기 디바이스(1703)로부터 출력될 때 저장하기 위한 레지스터(1705), 및 값 o(t) * c~(t)를 그 값이 멀티플렉서(1710)를 통해 승산기 디바이스(1703)로부터 출력될 때 저장하기 위한 레지스터(1706), 및 멀티플렉서(1709)를 포함한다.
LSTM 셀(1600)은 VMM 어레이들(1601) 및 각자의 활성화 함수 블록들(1602)의 다수의 세트들을 포함하는 반면, LSTM 셀(1700)은 LSTM 셀(1700)의 실시예에서 다수의 층들을 나타내는 데 사용되는 VMM 어레이들(1701) 및 활성화 함수 블록(1702)의 하나의 세트만을 포함한다. LSTM 셀(1700)은 LSTM(1600)보다 더 적은 공간을 필요로 할 것인데, 그 이유는 LSTM 셀(1700)이 LSTM 셀(1600)과 비교하여 VMM들 및 활성화 함수 블록들에 대해 1/4만큼의 공간을 요구할 것이기 때문이다.
LSTM 유닛들은 전형적으로 다수의 VMM 어레이를 포함할 것이며, 이들 각각은 합산기 및 활성화 함수 블록 및 고전압 생성 블록들과 같은, VMM 어레이들 밖의 소정 회로 블록들에 의해 제공되는 기능을 요구한다는 것을 추가로 알 수 있다. 각각의 VMM 어레이에 대한 별개의 회로 블록들을 제공하는 것은 반도체 디바이스 내의 상당한 양의 공간을 필요로 할 것이고 다소 비효율적일 것이다. 따라서 후술하는 실시예들은 VMM 어레이들 자체 밖에서 요구되는 회로를 감소시킨다.
게이티드 회귀 유닛(Gated Recurrent Unit)들
아날로그 VMM 구현예가 GRU(게이티드 회귀 유닛) 시스템에 이용될 수 있다. GRU들은 회귀 신경망들에서의 게이팅 메커니즘이다. GRU들은, GRU 셀들이 대체적으로 LSTM 셀보다 더 적은 컴포넌트들을 포함하는 것을 제외하고는, LSTM들과 유사하다.
도 18은 예시적인 GRU(1800)를 도시한다. 이 예에서의 GRU(1800)는 셀들(1801, 1802, 1803, 및 1804)을 포함한다. 셀(1801)은 입력 벡터(x0)를 수신하고 출력 벡터(h0)를 생성한다. 셀(1802)은 입력 벡터(x1) 및 셀(1801)로부터의 출력 벡터(h0)를 수신하고, 출력 벡터(h1)를 생성한다. 셀(1803)은 입력 벡터(x2) 및 셀(1802)로부터의 출력 벡터(은닉 상태)(h1)를 수신하고, 출력 벡터(h2)를 생성한다. 셀(1804)은 입력 벡터(x3) 및 셀(1803)로부터의 출력 벡터(은닉 상태)(h2)를 수신하고, 출력 벡터(h3)를 생성한다. 추가적인 셀들이 사용될 수 있으며, 4개의 셀을 갖는 GRU는 단지 예일 뿐이다.
도 19는 도 18의 셀들(1801, 1802, 1803, 및 1804)에 사용될 수 있는 GRU 셀(1900)의 예시적인 구현예를 도시한다. GRU 셀(1900)은 선행 GRU 셀로부터 입력 벡터(x(t)) 및 출력 벡터(h(t-1))를 수신하고, 출력 벡터(h(t))를 생성한다. GRU 셀(1900)은 시그모이드 함수 디바이스들(1901 및 1902)을 포함하고, 이들 각각은 0과 1 사이의 수를 출력 벡터(h(t-1)) 및 입력 벡터(x(t))로부터의 성분들에 적용한다. GRU 셀(1900)은 또한 입력 벡터에 쌍곡선 탄젠트 함수를 적용하기 위한 tanh 디바이스(1903), 2개의 벡터를 함께 승산하기 위한 복수의 승산기 디바이스들(1904, 1905, 및 1906), 2개의 벡터를 함께 가산하기 위한 가산 디바이스(1907), 및 1로부터 입력을 감산하여 출력을 생성하기 위한 상보 디바이스(1908)를 포함한다.
도 20은 GRU 셀(1900)의 구현의 예인 GRU 셀(2000)을 도시한다. 독자의 편의를 위해, GRU 셀(1900)로부터의 동일한 넘버링이 GRU 셀(2000)에 사용된다. 도 20에서 알 수 있는 바와 같이, 시그모이드 함수 디바이스들(1901 및 1902) 및 tanh 디바이스(1903) 각각은 다수의 VMM 어레이들(2001) 및 활성화 함수 블록들(2002)을 포함한다. 따라서, VMM 어레이들은 소정 신경망 시스템들에서 사용되는 GRU 셀들에서 특히 유용하다는 것을 알 수 있다. 승산기 디바이스들(1904, 1905, 1906), 가산 디바이스(1907), 및 상보 디바이스(1908)는 디지털 방식으로 또는 아날로그 방식으로 구현된다. 활성화 함수 블록들(2002)은 디지털 방식으로 또는 아날로그 방식으로 구현될 수 있다.
GRU 셀(2000)에 대한 대안(및 GRU 셀(1900)의 구현예의 다른 예)이 도 21에 도시되어 있다. 도 21에서, GRU 셀(2100)은 VMM 어레이들(2101) 및 활성화 함수 블록(2102)을 이용하며, 활성화 함수 블록은, 시그모이드 함수로서 구성될 때, 얼마나 많은 입력 벡터 내의 각각의 성분이 출력 벡터로 통하도록 허용되는지를 제어하기 위해 0과 1 사이의 수를 적용한다. 도 21에서, 시그모이드 함수 디바이스들(1901 및 1902) 및 tanh 디바이스(1903)는 시간 다중화 방식으로 동일한 물리적 하드웨어(VMM 어레이들(2101) 및 활성화 함수 블록(2102))를 공유한다. GRU 셀(2100)은, 또한, 2개의 벡터들을 함께 승산하기 위한 승산기 디바이스(2103), 2개의 벡터들을 함께 가산하기 위한 가산 디바이스(2105), 1로부터 입력을 감산하여 출력을 생성하기 위한 상보 디바이스(2109), 멀티플렉서(2104), 값 h(t-1) * r(t)를 그 값이 멀티플렉서(2104)를 통해 승산기 디바이스(2103)로부터 출력될 때 보유하기 위한 레지스터(2106), 값 h(t-1) *z(t)를 그 값이 멀티플렉서(2104)를 통해 승산기 디바이스(2103)로부터 출력될 때 보유하기 위한 레지스터(2107), 및 값 h^(t) * (1-z(t))를 그 값이 멀티플렉서(2104)를 통해 승산기 디바이스(2103)로부터 출력될 때 보유하기 위한 레지스터(2108)를 포함한다.
GRU 셀(2000)은 VMM 어레이들(2001) 및 활성화 함수 블록들(2002)의 다수의 세트들을 포함하는 반면, GRU 셀(2100)은 GRU 셀(2100)의 실시예에서 다수의 층들을 나타내는 데 사용되는 VMM 어레이들(2101) 및 활성화 함수 블록(2102)의 하나의 세트만을 포함한다. GRU 셀(2100)은 GRU 셀(2000)보다 더 적은 공간을 필요로 할 것인데, 그 이유는 GRU 셀(2100)이 GRU 셀(2000)과 비교하여 VMM들 및 활성화 함수 블록들에 대해 1/3만큼의 공간을 요구할 것이기 때문이다.
GRU 시스템들은 전형적으로 다수의 VMM 어레이를 포함할 것이며, 이들 각각은 합산기 및 활성화 함수 블록 및 고전압 생성 블록들과 같은, VMM 어레이들 밖의 소정 회로 블록들에 의해 제공되는 기능을 요구한다는 것을 추가로 알 수 있다. 각각의 VMM 어레이에 대한 별개의 회로 블록들을 제공하는 것은 반도체 디바이스 내의 상당한 양의 공간을 필요로 할 것이고 다소 비효율적일 것이다. 따라서 후술하는 실시예들은 VMM 어레이들 자체 밖에서 요구되는 회로를 감소시킨다.
VMM 어레이들에 대한 입력은 아날로그 레벨, 이진 레벨, 펄스, 시간 변조된 펄스, 또는 디지털 비트들일 수 있고(이 경우에 DAC가 디지털 비트들을 적절한 입력 아날로그 레벨로 변환하는 데 필요함), 출력은 아날로그 레벨, 이진 레벨, 타이밍 펄스, 펄스들, 또는 디지털 비트들일 수 있다(이 경우에 출력 ADC가 출력 아날로그 레벨을 디지털 비트들로 변환하는 데 필요함).
일반적으로, VMM 어레이 내의 각각의 메모리 셀에 대해, 각각의 가중치(W)는 단일 메모리 셀에 의해 또는 차동 셀에 의해 또는 2개의 블렌드(blend) 메모리 셀들(2개의 셀들의 평균)에 의해 구현될 수 있다. 차동 셀 경우에, 2개의 메모리 셀들은 차동 가중치(W = W+ ― W-)로서 가중치(W)를 구현하는 데 필요하다. 2개의 블렌드 메모리 셀들에서, 2개의 메모리 셀들은 2개의 셀들의 평균으로서 가중치(W)를 구현하는 데 필요하다.
도 31은 VMM 시스템(3100)을 도시한다. 몇몇 실시예들에서, VMM 어레이에 저장되는 가중치들(W)은 차동 쌍들 W+(포지티브 가중치) 및 W-(네거티브 가중치)로서 저장되며, 여기서 W = (W+) - (W-)이다. VMM 시스템(3100)에서, 비트 라인들의 절반은 W+ 라인들, 즉 포지티브 가중치들(W+)을 저장할 메모리 셀들에 접속하는 비트 라인들로 지정되고, 비트 라인들의 다른 절반은 W- 라인들, 즉 네거티브 가중치들(W-)을 구현하는 메모리 셀들에 접속하는 비트 라인들로 지정된다. W- 라인들은 교번하는 방식으로 W+ 라인들 사이에 산재된다. 감산 동작은 합산 회로들(3101 및 3102)과 같은, W+ 라인 및 W- 라인으로부터 전류를 수신하는 합산 회로에 의해 수행된다. W+ 라인의 출력과 W- 라인의 출력은 함께 조합되어 (W+, W-) 라인들의 모든 쌍들에 대해 (W+, W-) 셀들의 각각의 쌍에 대한 W = W+ - W-를 효과적으로 제공한다. 상기는 교번하는 방식으로 W+ 라인들 사이에 산재된 W- 라인들과 관련하여 설명되었지만, 다른 실시예들에서 W+ 라인들 및 W- 라인들은 어레이 내의 어디든 임의적으로 위치될 수 있다.
도 32는 다른 실시예를 도시한다. VMM 시스템(3210)에서, 포지티브 가중치들(W+)이 제1 어레이(3211)에서 구현되고 네거티브 가중치들(W-)이 제2 어레이(3212)에서 구현되며, 제2 어레이(3212)는 제1 어레이와는 별개이며, 결과적인 가중치들은 합산 회로들(3213)에 의해 함께 적절하게 조합된다.
도 33은 VMM 시스템(3300)을 도시하며, VMM 어레이에 저장되는 가중치들(W)은 차동 쌍들 W+(포지티브 가중치) 및 W-(네거티브 가중치)로서 저장되며, 여기서 W = (W+) - (W-)이다. VMM 시스템(3300)은 어레이(3301) 및 어레이(3302)를 포함한다. 어레이(3301 및 3302) 각각 내의 비트 라인들의 절반은 W+ 라인들, 즉 포지티브 가중치들(W+)을 저장할 메모리 셀들에 접속하는 비트 라인들로 지정되고, 어레이(3301 및 3302) 각각 내의 비트 라인들의 다른 절반은 W- 라인들, 즉 네거티브 가중치들(W-)을 구현하는 메모리 셀들에 접속하는 비트 라인들로 지정된다. W- 라인들은 교번하는 방식으로 W+ 라인들 사이에 산재된다. 감산 동작은 합산 회로들(3303, 3304, 3305, 및 3306)과 같은, W+ 라인 및 W- 라인으로부터 전류를 수신하는 합산 회로에 의해 수행된다. 각각의 어레이(3301, 3302)로부터의 W+ 라인의 출력과 W- 라인의 출력은 각각 함께 조합되어 (W+, W-) 라인들의 모든 쌍들에 대해 (W+, W-) 셀들의 각각의 쌍에 대한 W = W+ - W-를 효과적으로 제공한다. 또한, 각각의 어레이(3301 및 3302)로부터의 W 값들은 합산 회로들(3307 및 3308)을 통해 추가로 조합될 수 있으며, 따라서 각각의 W 값은 어레이(3301)로부터의 W 값 - 어레이(3302)로부터의 W 값의 결과이며, 이는 합산 회로들(3307 및 3308)로부터의 최종 결과가 2개의 차동 값들의 차동 값임을 의미한다.
아날로그 신경 메모리 시스템에서 사용되는 각각의 비휘발성 메모리 셀들은 플로팅 게이트에서 매우 특정적이고 정확한 양의 전하를, 즉 전자들의 수를 보유하도록 소거 및 프로그램되어야 한다. 예를 들어, 각각의 플로팅 게이트는 N개의 상이한 값 중 하나를 보유해야 하며, 여기서 N은 각각의 셀에 의해 표시될 수 있는 상이한 가중치들의 수이다. N의 예들은 16, 32, 64, 128 및 256을 포함한다.
유사하게, 판독 동작은 N개의 상이한 레벨들을 정확하게 구별할 수 있어야 한다.
어레이로부터 출력들을 신속하고 정확하게 수신하고 그러한 출력들에 의해 표현되는 값들을 구별할 수 있는 개선된 출력 블록들에 대한 필요성이 VMM 시스템들에서 존재한다.
딥 러닝 인공 신경망 내의 아날로그 신경 메모리를 위한 출력 회로의 다수의 실시예들이 개시된다.
도 1은 인공 신경망을 예시하는 다이어그램이다.
도 2는 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 3은 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 4는 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 5는 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 6은 하나 이상의 비휘발성 메모리 어레이를 활용하는 상이한 레벨들의 예시적인 인공 신경망을 예시하는 다이어그램이다.
도 7은 벡터×매트릭스 승산 시스템을 예시하는 블록 다이어그램이다.
도 8은 하나 이상의 벡터×매트릭스 승산 시스템들을 활용하는 예시적인 인공 신경망을 예시하는 블록 다이어그램이다.
도 9는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 10은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 11은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 12는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 13은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 14는 종래 기술의 장단기 메모리 시스템을 도시한다.
도 15는 장단기 메모리 시스템에서 사용하기 위한 예시적인 셀을 도시한다.
도 16은 도 15의 예시적인 셀의 실시예를 도시한다.
도 17은 도 15의 예시적인 셀의 다른 실시예를 도시한다.
도 18은 종래 기술의 게이티드 회귀 유닛 시스템을 도시한다.
도 19는 게이티드 회귀 유닛 시스템에서 사용하기 위한 예시적인 셀을 도시한다.
도 20은 도 19의 예시적인 셀의 실시예를 도시한다.
도 21은 도 19의 예시적인 셀의 다른 실시예를 도시한다.
도 22는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 23은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 24는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 25는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 26은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 27은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 28은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 29는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 30은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 31은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 32는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 33은 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 34는 벡터×매트릭스 승산 시스템의 다른 실시예를 도시한다.
도 35a, 도 35b, 도 35c, 도 35d, 도 35e, 및 도 35f는 출력 블록의 실시예들을 도시한다.
도 36은 출력 블록의 다른 실시예를 도시한다.
도 37a 및 도 37b는 출력 블록의 다른 실시예를 도시한다.
도 38a 및 도 38b는 출력 블록의 다른 실시예를 도시한다.
도 39는 가변 저항기 레플리카(replica)를 도시한다.
도 40은 전류-전압 변환기의 실시예를 도시한다.
도 41은 차동 출력 증폭기를 도시한다.
도 42는 오프셋 교정 방법을 도시한다.
도 43은 다른 오프셋 교정 방법을 도시한다.
본 발명의 인공 신경망은 CMOS 기술과 비휘발성 메모리 어레이들의 조합을 이용한다.
VMM 시스템 개관
도 34는 VMM 시스템(3400)의 블록 다이어그램을 도시한다. VMM 시스템(3400)은 VMM 어레이(3401), 로우 디코더(3402), 고전압 디코더(3403), 컬럼 디코더(3404), 비트 라인 드라이버들(3405), 입력 회로(3406), 출력 회로(3407), 제어 로직(3408), 및 바이어스 생성기(3409)를 포함한다. VMM 시스템(3400)은 전하 펌프(3411), 전하 펌프 조절기(3412), 및 고전압 아날로그 정밀 레벨 생성기(3413)를 포함하는 고전압 생성 블록(3410)을 추가로 포함한다. VMM 시스템(3400)은 (프로그램/소거, 또는 가중치 튜닝) 알고리즘 컨트롤러(3414), 아날로그 회로(3415), (제한 없이, 산술 함수, 활성화 함수, 임베디드 마이크로컨트롤러 로직과 같은 특수 함수들을 포함할 수 있는) 제어 엔진(3416), 및 테스트 제어 로직(3417)을 추가로 포함한다. 아래에서 설명되는 시스템들 및 방법들은 VMM 시스템(3400)에서 구현될 수 있다.
입력 회로(3406)는 DAC(디지털-아날로그 변환기), DPC(디지털-펄스 변환기, 디지털-시간 변조된 펄스 변환기), AAC(전류-전압 변환기, 로그 변환기와 같은, 아날로그-아날로그 변환기), PAC(펄스-아날로그 레벨 변환기), 또는 임의의 다른 유형의 변환기들과 같은 회로들을 포함할 수 있다. 입력 회로(3406)는 정규화, 선형 또는 비선형 업/다운 스케일링 함수들, 또는 산술 함수들을 구현할 수 있다. 입력 회로(3406)는 입력 레벨들에 대한 온도 보상 함수를 구현할 수 있다. 입력 회로(3406)는 ReLU 또는 시그모이드와 같은 활성화 함수를 구현할 수 있다. 출력 회로(3407)는 ADC(뉴런 아날로그 출력을 디지털 비트들로 변환하기 위한, 아날로그-디지털 변환기), AAC(전류-전압 변환기, 로그 변환기와 같은, 아날로그-아날로그 변환기), APC(아날로그-펄스(들) 변환기, 아날로그-시간 변조된 펄스 변환기), 또는 임의의 다른 유형의 변환기들과 같은 회로들을 포함할 수 있다.
출력 회로(3407)는 정류 선형 활성화 함수(ReLU) 또는 시그모이드와 같은 활성화 함수를 구현할 수 있다. 출력 회로(3407)는 뉴런 출력들을 위한 통계 정규화, 규칙화, 업/다운 스케일링/이득 함수들, 통계적 반올림, 또는 산술 함수들(예를 들어, 가산, 감산, 제산, 승산, 시프트, 로그)을 구현할 수 있다. 출력 회로(3407)는, 예를 들어, 어레이의 전력 소모를 대략 일정하게 유지하기 위해 또는 예를 들어 IV 기울기를 대략 동일하게 유지함으로써 어레이(뉴런) 출력들의 정밀도를 개선하기 위해 뉴런 출력들 또는 어레이 출력들(예를 들어, 비트 라인 출력)을 위한 온도 보상 함수를 구현할 수 있다.
도 35a는 출력 블록(3500)을 도시한다. 출력 블록(3500)은 전류-전압 변환기들(ITV, 차동 입력들 및 차동 출력들을 가짐)(3501-1 내지 3501-i, 여기서 i는 출력 블록(3500)에 의해 수신되는 비트 라인 W+ 및 W- 쌍들의 수임); 멀티플렉서(3502); 샘플 및 홀드 회로들(3503-1 내지 3503-k), 채널 멀티플렉서(3504), 및 차동 입력 아날로그-디지털 변환기(ADC)(3505)를 포함한다. 출력 블록(3500)은 어레이 내의 비트 라인 쌍들로부터 차동 가중치 출력들 W+ 및 W-를 수신하고, 궁극적으로 ADC(3505)(차동 입력들을 갖는 ADC)로부터 비트 라인 쌍들(예를 들어, W+ 및 W- 라인들) 중 하나의 출력을 나타내는 디지털 출력 DOUTx를 생성한다.
전류-전압(ITV) 변환기들(3501-1 내지 3501-i)은 각각 (각각, 입력들 및 저장된 W+ 및 W- 가중치들에 응답하여 생성된 비트 라인 출력들인) 아날로그 비트 라인 전류 신호들 BLw+ 및 BLw-를 수신하고, 그들을 각자의 차동 전압들 ITVO+ 및 ITVO-로 변환한다.
이어서 차동 전압들 ITVO+ 및 ITVO-는 멀티플렉서(3502)에 의해 수신되고, 이 멀티플렉서(3502)는 전류-전압 변환기들(3501-1 내지 3501-i)로부터의 출력들을 샘플 및 홀드(S/H) 회로들(3503-1 내지 3503k, 여기서 k는 i와 동일하거나 상이할 수 있음)로 시간 다중화한다.
S/H 회로들(3503-1 내지 3503-k)은 각각 그의 수신된 차동 전압들을 샘플링하고 그들을 차동 출력으로서 유지한다.
채널 멀티플렉서(3504)는 비트 라인 W+ 및 W- 채널들 중 하나, 즉 비트 라인 쌍들 중 하나를 선택하기 위한 제어 신호를 수신하고, 각자의 샘플 및 홀드 회로(3503)에 의해 유지된 차동 전압들을 ADC(3505)에 출력하며, 이 ADC(3505)는 각자의 샘플 및 홀드 회로(3503)에 의해 출력된 아날로그 차동 전압들을 디지털 비트들의 세트 DOUTx로 변환한다. 단일 S/H(3503)가 다수의 ITV 변환기들(3501)에 걸쳐 공유될 수 있다. ADC(3505)는 시간 다중화 방식으로 다수의 ITV 변환기들 상에서 동작할 수 있다. 각각의 S/H(3503)는 단지 커패시터 또는 버퍼(예를 들어, 연산 증폭기)가 뒤따르는 커패시터일 수 있다.
ITV 변환기들(3501)은 도 40에서의 전류-전압 변환기(4000)와 조합되는, 각각, 도 37a, 도 37b, 도 38a, 및 도 38b로부터의 출력 전류 뉴런 회로(3700, 3750, 3800, 또는 3820)를 포함할 수 있다. 그러한 경우에, ITV 변환기들(3501)에 대한 입력들은 (도 35a 내지 도 35e, 도 37a, 도 37b, 도 38a, 또는 도 38b에서의 BLW+ 및 BLW-와 같은) 2개의 전류 입력들일 것이며, ITV 변환기들의 출력들은 (도 40에서의 VOP 및 VON, 또는 도 35a 내지 도 35d에서의 ITVO+ 및 ITVO-와 같은) 차동 출력들이다.
ADC(3505)는 하이브리드 ADC 아키텍처의 것일 수 있으며, 이는 그것이 변환을 수행하기 위해 하나 초과의 ADC 아키텍처를 갖는다는 것을 의미한다. 예를 들어, DOUTx가 8 비트 출력인 경우, ADC(3505)는 비트들 B7-B4를 생성하기 위한 ADC 하위-아키텍처, 및 차동 입력들 ITVSH+ 및 ITVSH-로부터 비트들 B3-B0을 생성하기 위한 다른 ADC 하위-아키텍처를 포함할 수 있다. 즉, ADC 회로(3505)는 다수의 ADC 하위-아키텍처들을 포함할 수 있다.
선택적으로, ADC 하위-아키텍처는 모든 채널들 사이에서 공유될 수 있는 반면, 다른 ADC 하위-아키텍처는 모든 채널들 사이에서 공유되지는 않는다.
다른 실시예에서, 채널 멀티플렉서(3504) 및 ADC(3505)는 제거될 수 있고, 출력은 대신에, 연산 증폭기에 의해 버퍼링될 수 있는, S/H(3503)로부터의 아날로그 차동 전압들일 수 있다. 예를 들어, 아날로그 전압의 사용은 모든 아날로그 신경망(즉, 신경 메모리 어레이에 대해 디지털 출력 또는 디지털 입력이 필요하지 않은 것)에서 구현될 수 있다.
도 35b는 출력 블록(3550)을 도시한다. 출력 블록은 전류-전압 변환기들(ITV)(3551-1 내지 3551-i, 여기서 i는 출력 블록(3550)에 의해 수신되는 비트 라인 W+ 및 W- 쌍들의 수); 멀티플렉서(3552); 차동-단일 종단 변환기들 Diff-S 변환기(3553-1 내지 3553-k), 샘플 및 홀드 회로들(3554-1 내지 3554-k)(여기서 k는 i와 동일하거나 상이함), 채널 멀티플렉서(3555), 및 아날로그-디지털 변환기(ADC)(3556)를 포함한다. Diff-S 변환기(3553)는 mux(3552)에 의해 제공되는 ITV(3551) 신호로부터의 차동 출력들, 즉 ITVOMX+ 및 ITVOMX-를 단일 종단 출력 ITVSOMX+로 변환하는 데 사용된다. 이어서 단일 종단 출력 ITVSOMX+는 S/H(3554), 멀티플렉서(3555), 및 ADC(3556)에 입력된다.
도 35c는 출력 블록(3560)을 도시한다. 출력 블록(3560)은 전류-전압 변환기들(ITV)(3561-1 내지 3561-i, 여기서 i는 출력 블록(3560)에 의해 수신되는 비트 라인 W+ 및 W- 쌍들의 수임), 및 차동 입력 아날로그-디지털 변환기(ADC)(3566-1 내지 3566-i)를 포함한다.
도 35d는 출력 블록(3570)을 도시한다. 출력 블록(3570)은 전류-전압 변환기들(ITV)(3571-1 내지 3571-i, 여기서 i는 출력 블록(3570)에 의해 수신되는 비트 라인 W+ 및 W- 쌍들의 수임), 및 단일 입력 아날로그-디지털 변환기(ADC)(3576-1 내지 3576-i)를 포함한다. 차동 출력 ITV의 하나의 출력만이 사용되는 이러한 경우에, ITV는 차동 입력들 및 단일 출력과 함께 사용된다.
도 35e는 출력 블록(3580)을 도시한다. 출력 블록(3580)은 전류-전압 변환기들(ITV)(3581-1 내지 3581-i, 여기서 i는 출력 블록(3580)에 의해 수신되는 비트 라인 W+ 및 W- 쌍들의 수임), 및 차동 입력 아날로그-디지털 변환기(ADC)(3586-1 내지 3586-i)를 포함한다. ITV 블록들(3581-1 내지 3581-i)은 공통 모드 입력 회로(각각, 3582-1 내지 3582-i), 및 차동 연산 증폭기(각각, 3583-1 내지 3583-I)를 포함하며, 이때 가변 저항기들(각각, 3584-1 내지 3584-i, 및 각각, 3585-1 내지 3585-i)에 의해 피드백이 제공된다.
도 35f는 도 35e에서의 공통 모드 입력 회로들(3582-1 내지 3582-i)에 대해 사용될 수 있는 출력 블록(3590)을 도시한다. 출력 블록(3591)은 2개의 전류 입력들 BLw+ 및 BLw-에 접속된 2개의 동등한 가변 전류 소스들 Ibias+ 및 Ibias-를 포함한다.
도 36은 출력 블록(3600)을 도시한다. 출력 블록은 (전류 미러 회로와 같은) 합산 회로들(3601-1 내지 3601-i)(여기서 i는 출력 블록(3600)에 의해 수신되는 비트 라인 BLw+ 및 BLw- 쌍들의 수임); 전류-전압 변환기 회로들(ITV)(3602-1 내지 3602-i), 멀티플렉서(3603); 샘플 및 홀드 회로들(3604-1 내지 3604-k)(여기서 k는 i와 동일하거나 상이함), 채널 멀티플렉서(3605), 및 ADC(3606)를 포함한다. 출력 블록(3600)은 어레이 내의 비트 라인 쌍들로부터 차동 가중치 출력들 BLw+ 및 BLw-를 수신하고, 궁극적으로 한 번에 비트 라인 쌍들 중 하나의 출력을 나타내는, ADC(3606)로부터의 디지털 출력 DOUTx를 생성한다.
전류 합산 회로들(3601-1 내지 3601-i)은 각각 한 쌍의 비트 라인들로부터 전류를 수신하고, BLw+ 값으로부터 BLw- 값을 감산하고, 결과를 합산 전류 IWO로서 출력한다.
전류-전압 변환기들(3602-1 내지 3602-i)은 출력 합산 전류 IWO를 수신하고, 각자의 합산 전류를 차동 전압들 ITVO+ 및 ITVO-로 변환하며, 이들은 이어서 멀티플렉서(3603)에 의해 수신되고 샘플 및 홀드 회로들(3604-1 내지 3604-k)에 선택적으로 제공된다. 차동 전압들은 차동 입력 ADC(블록 3606)에 의해 디지털화(디지털 출력 비트들로 변환)되어야 하며, 이는 입력 잡음 감소(예를 들어, 클록 피드-스루로부터) 및 더 정확한 비교 연산(SAR ADC에서와 같이)과 같은 다양한 이점들을 갖는다.
각각의 샘플 및 홀드 회로(3604)는 차동 전압들 ITVOMX+ 및 ITVOMX-를 수신하고, 수신된 차동 전압들을 샘플링하고, 그들을 차동 전압 출력 OSH+ 및 PSH-로서 유지한다.
채널 멀티플렉서(3605)는 비트 라인 쌍들, 즉 채널들 BLw+ 및 BLw- 중 하나를 선택하기 위한 제어 신호를 수신하고, 각자의 샘플 및 홀드 회로(3604)에 의해 유지된 전압을 차동 입력 ADC(3606)에 출력하며, 이 차동 입력 ADC(3606)는 전압을 DOUTx로서 디지털 비트들의 세트로 변환한다.
도 37a는, 선택적으로 도 35의 출력 블록(3500) 또는 도 36의 출력 블록(3600)에 포함될 수 있는, 출력 전류 뉴런 회로(3700)를 도시한다.
출력 전류 뉴런 회로(3700)는 제1 가변 전류 소스(3701), 제2 가변 전류 소스(3702), 및 바이어스 회로(3703)를 포함한다. 바이어스 회로(3703)는 BLW+와 VREF 또는 BLW-와 VREF의 비교에 기초하여 제어 전압 Vbias를 생성한다. 제1 가변 전류 소스(3701)는 출력 전류 Ibias+를 생성하는데, 이 출력 전류 Ibias+는 제어 전압 Vbias에 의해 변경되고(즉, 출력 전류 Ibias+의 양은 Vbias의 값에 응답함) 제1 비트 라인 BLW+에 결합된다. 제2 가변 전류 소스(3702)는 출력 전류 Ibias-를 생성하는데, 이 출력 전류 Ibias-는 Vbias에 의해 변경되고(즉, 출력 전류 Ibias-의 양은 Vbias의 값에 응답함) 제2 비트 라인 BLW-에 결합된다. BLW+는 컬럼 디코더(도시되지 않음)에 의해 선택되고 판독 동작 동안 W+ 값들을 저장하는 셀들로부터 제1 전류를 수신하며, BLW-는 컬럼 디코더에 의해 선택되고 판독 동작 동안 W- 값들을 저장하는 셀들로부터 제2 전류를 수신한다. W+ 값 및 연관된 W- 값은 가중치 값 W를 나타낸다. 전류 소스들(3701 및 3702)의 출력 Ibias+ 및 Ibias-는 임의의 주어진 시간에 동일하다.
VREF가 BLW+ 및 BLW-에 공통 모드 전압을 부과하도록 가변 전류 소스들(3701 및 3702)을 제어하기 위해 Vbias 전압을 생성하도록 입력 공통 모드 전압으로서 인가되며, 여기서 입력 공통 모드 전압은 판독 동작 동안 비트 라인들 상의 기준 판독 전압으로서의 역할을 한다. 출력 전류 뉴런 회로(3700)의 출력은 차동 신호를 형성하는 Iout+ 및 Iout-이다. Iout+는 Ibias+를 생성하도록 Vbias가 인가된 후 비트 라인 BLW+로부터의 출력 전류이고, Iout-는 Ibias-를 생성하도록 Vbias가 인가된 후 비트 라인 BLW-로부터의 출력 전류이며, 여기서 Iout+ = Ibias+ ― IBLW+이고 Iout- = Ibias- ― IBLW-이다.
도 37b는 PMOS 트랜지스터들(3711 및 3712)을 사용하는 가변 전류 소스들(3701 및 3702)의 실시예를 도시하는 출력 전류 뉴런 회로(3750)를 도시한다.
도 38a는, 선택적으로 도 35의 출력 블록(3500), 도 35b의 출력 블록(3550), 또는 도 36의 출력 블록(3600)에 포함될 수 있는, 출력 전류 뉴런 회로(3800)를 도시한다.
출력 전류 뉴런 회로(3800)는 제1 종단 및 제2 종단을 포함하는 제1 가변 저항기(3801)(제1 디바이스) - 제2 종단은 판독 동작 동안 선택되는 비트 라인 BLW+에 결합됨 -; 제3 종단 및 제4 종단을 포함하는 제2 가변 저항기(3802)(제2 디바이스) - 제4 종단은 판독 동작 동안 선택되는 비트 라인 BLW-에 결합되며, BLW+는 W+ 값들을 저장하는 메모리 어레이 내의 셀들에 접속되고, BLW-는 연관된 W- 값들을 저장하는 메모리 어레이 내의 셀들에 접속됨 -; 가변 전류 소스(3803); 및 바이어스 전압 Vbias를 생성하는 바이어스 회로 연산 증폭기(3804) - 바이어스 전압 Vbias의 값은 BLW+(또는, 대안적으로, BLW-)와 VREF 사이의 차이를 나타냄 - 를 포함한다. 제1 가변 저항기(3801)의 제1 종단 및 제2 가변 저항기(3802)의 제3 종단은 가변 전류 소스(3803)에 결합된다.
VREF는 비트 라인들(BLW+ 및 BLW-)에 입력 공통 모드 전압을 부과하기 위해 가변 전류 소스(3803)에 인가되는 Vbias 전압을 생성하는 데 사용되며, 여기서 입력 공통 모드 전압은 판독 동작 동안 비트 라인들 상의 판독 기준 전압으로서의 역할을 한다. 출력 전류 뉴런 회로(3800)의 출력은, 차동 전류 신호를 형성하는, 제1 가변 저항기(3801)로부터의 Iout+(제1 출력 전류) 및 제2 가변 저항기(3802)로부터의 Iout-(제2 출력 전류)이다. 다음의 Iout+ = Ibias ― IBLW+ 및 Iout- = Ibias ― IBLW-에 따라, Iout+는 Ibias를 생성하도록 Vbias가 인가된 후 비트 라인 BLW+로부터의 출력 전류이고, Iout-는 Ibias를 생성하도록 Vbias가 인가된 후 비트 라인 BLW-로부터의 출력 전류이다.
도 38b는, 선택적으로 도 35의 출력 블록(3500), 도 35b의 출력 블록(3550), 또는 도 36의 출력 블록(3600)에 포함될 수 있는, 출력 전류 뉴런 회로(3820)를 도시한다. 회로는, 연산 증폭기(3804)의 출력이 2개의 가변 저항기들(3801 및 3802)의 2개의 단자로 직접 구동된다는 점을 제외하고는, 도 38a에서의 회로의 것과 유사하다.
도 39는, 선택적으로 도 38에서의 가변 저항기(3801) 및/또는 가변 저항기(3802) 대신에 사용될 수 있는, 가변 저항기 레플리카(3900)를 도시한다. 가변 저항기 레플리카(3900)는 NMOS 트랜지스터(3901)를 포함한다. NMOS 트랜지스터(3901)의 하나의 단자는 바이어스 회로(3804)에 결합된다. NMOS 트랜지스터(3901)의 다른 단자는 BLW+ 또는 BLW-에 결합된다. NMOS 트랜지스터(3901)의 게이트는 비교기(3902)에 결합되며, 이 비교기(3902)는 NMOS 트랜지스터(3901)에 의해 제공되는 저항을 조정하는 제어 신호 VGC를 생성한다. 따라서, NMOS(3901)의 저항 = VREF/IBIAS이다. VREF 또는 IBIAS를 변경함으로써, NMOS(3901)의 등가 저항이 변경될 수 있다.
도 40은 도 35a에서의 전류-전압 변환기들(3501), 도 35b에서의 전류-전압 변환기들(3511), 또는 도 36에서의 전류-전압 변환기들(3602)에 대해 사용될 수 있는 전류-전압 변환기(4000)를 도시한다.
전류-전압 변환기(4000)는, 도시된 바와 같이 구성된, 차동 증폭기(4001); 가변 적분 저항기들(4002 및 4003); 제어 스위치들(4004, 4005, 4006, 및 4007); 및 가변 샘플 및 홀드 커패시터들(4008 및 4009)을 포함한다.
전류-전압 변환기(4000)는 차동 전류들 IOUT+ 및 IOUT-를 수신하고 전압들 VOP 및 VON을 출력한다. 출력 전압 VOP= IOUT+*R이고 출력 전압 VON=IOUT-*R이며, 이때 저항기들(4002 및 4003)은 각각 R과 동일한 값을 갖는다. 출력 뉴런의 스케일링은 저항기들(4002 및 4003)의 값들의 변화에 의해 제공된다. 예를 들어, 저항기들(4002 및 4004)은 각각 저항기 레플리카 회로(3900)에 의해 제공될 수 있다. 커패시터(4008 및 4009)는 일단 저항기들(4002 및 4003) 및 입력 전류들이 차단되면 출력 전압을 유지하기 위한 홀딩 S/H 커패시터로서의 역할을 한다. 제어 회로(도시되지 않음)가 적분 시간을 제공하도록 스위치들(4004, 4005, 4006 및 4007)의 개폐를 제어한다.
다른 동작 모드에서, 가변 커패시터들(4008 및 4009)은 차동 출력 전류 IOUT+ 및 IOUT-를 적분하는 데 사용된다. 이 경우에, 저항기들(4002 및 4003)은 디스에이블된다(사용되지 않는다). 출력 전압 VOP는 그에 따라 Iout+*Time/C에 비례하고 출력 전압 VON은 그에 따라 Iout-*Time/C에 비례한다. 값 Time은 펄스(4010)의 펄스 폭 T에 의해 제어된다. C 값은 커패시터들(4008 및 4009)에 의해 제공된다. 이어서 출력 뉴런 값들의 스케일링은 펄스 폭 T의 변화, 또는 이 예에서 커패시터들(4008 및 4009)의 커패시턴스 값들의 변화에 의해 제공된다.
차동 전류들 IOUT+ 및 IOUT-는 제1 비트 라인 전류 BLW+ 및 제2 비트 라인 전류 BLW-로부터 도출된다. IOUT+ 및 IOUT-는 상보 값들을 갖는다(하나는 포지티브, 그리고 다른 것은 동일한 크기를 갖는 네거티브). IOUT+의 값 = ((BLW-의 전류) ― (BLW+의 전류))/2이고, IOUT- = ((BLW+의 전류) ― (BLW-의 전류))/2이다. 예를 들어, BLW+의 전류가 1μa이고 BLW-의 전류가 31μa인 경우, Iout+ = (31 ㎂ ― 1 ㎂)/2 = 15 ㎂이고 Iout - = - 15 ㎂이다.
도 41은, 선택적으로 도 35a의 출력 블록(3500), 도 35b의 출력 블록(3550) 또는 도 36의 출력 블록(3600)에 포함될 수 있는, 차동 증폭기(4100)를 도시한다. 차동 출력 증폭기(4100)는, 도시된 바와 같이 구성된, PMOS 트랜지스터들(4101, 4102, 4103, 4104, 4105, 4106, 4107, 및 4108), 및 NMOS 트랜지스터들(4109, 4110, 4111, 4112, 및 4113)을 포함한다. 차동 출력 증폭기(4100)는 입력들 VINP 및 VINN을 수신하고 출력들 VOUTP 및 VOUTN을 생성한다. VPBIAS는 PMOS 트랜지스터들(4102, 4104, 4106, 및 4108)의 게이트들에 인가되고, VNBIAS는 NMOS 트랜지스터들(4111 및 4113)의 게이트들에 인가된다. VINP > VINN인 경우, VOUTP는 높을 것이고 VOUTN은 낮은 것이다. VINP < VINN인 경우, VOUTP는 낮을 것이고 VOUTN은 높을 것이다. 출력 공통 모드에 대한 공통 모드 피드백 회로는 도시되지 않는다.
도 42는 전술된 출력 블록들(3500, 3550, 3560, 3570, 3580, 3590, 또는 3600)과 같은 출력 블록에 대한 오프셋 교정 방법(4200)을 도시한다. 방법은 출력 블록의 서브 회로 블록 내에서, 예컨대 ITV 블록 또는 ADC 블록에 의해 수행될 수 있다.
첫째로, 공칭 바이어스들이 입력 노드들에 인가된다. 공칭 바이어스들은 중간점 오프셋 트림 세팅, 예를 들어 0 값 또는 평균 값(예를 들어, BLw+ 및 BLw-에 대한 입력에 대해, 타겟 입력 범위의 평균)일 수 있다(단계 4202).
둘째로, 증가된 오프셋 트림 세팅이 (ITV 또는 ADC와 같은) 출력 블록의 서브 회로 블록 중 하나에 적용된다. (단계 4203).
셋째로, 전체 출력 블록의 새로운 트리밍된 출력 값이 측정되고, 값이 공칭 출력 값의 타겟 값 이내에 있는지를 확인하기 위해 예상 출력 값과 비교된다(단계 4204). 참인 경우, 방법은 단계 4207로 진행한다. 참이 아닌 경우, 전체 출력 블록의 새로운 트리밍된 출력 값이 예상 출력 값 이내에 있을 때까지, 단계들 4203 및 4204가 반복되며, 이때 서브 회로 블록에 적용되는 오프셋 트림 세팅은 매번 증가되며, 전체 출력 블록의 새로운 트리밍된 출력 값이 예상 출력 값 이내에 있는 시점에 방법은 단계 4207로 진행한다.
(임계치 T에 의해 설정된) 소정 횟수의 시도들 후에, 전체 출력 블록의 새로운 트리밍된 출력 값이 예상 출력 값의 타겟 이내에 있지 않은 경우, 오프셋 트림 세팅은 공칭 오프셋 트림 세팅으로 복귀되고, 오프셋 트림 세팅은 공칭 세팅으로부터 감소된다(단계 4205).
전체 출력 블록의 새로운 트리밍된 출력 값이 측정되고, 값이 예상 출력 값의 타겟 값 이내에 있는지를 확인하기 위해 전체 출력 블록의 예상 출력 값과 비교된다(단계 4206). 참인 경우, 방법은 단계 4207로 진행한다. 참이 아닌 경우, 새로운 트리밍된 출력 값이 예상 출력 값의 타겟 값 이내에 있을 때까지, 단계들 4205 및 4206이 반복되며, 이때 입력 노드들에 적용되는 오프셋 트림 세팅은 매번 감소되며, 새로운 트리밍된 출력 값이 예상 출력 값의 타겟 값 이내에 있는 시점에서 방법은 단계 4207로 진행한다.
단계 4207에서, 출력 값이 예상 출력 값의 타겟 값 이내에 있게 한 트리밍된 값이 저장된 트림 값으로서 저장된다. 그것은 출력 블록에 의한 가장 작은 오프셋을 야기할 트림 값이다.
단계 4208에서, 선택적으로, 저장된 트리밍된 값은 모든 동작 동안 출력 블록의 서브 회로 블록에 바이어스로서 추가된다.
이에 따라, 오프셋 교정 방법(4200)은 출력 블록의 서브 회로 블록을 트리밍함으로써 전체 출력 블록에 대해 트림 동작을 수행한다.
도 43은 전술된 출력 블록들(3500, 3550, 3560, 3570, 3580, 3590, 또는 3600)과 같은 출력 블록에 대한 오프셋 교정 방법(4300)을 도시한다. 방법은 ITV 블록과 같은 서브 회로 블록 내에서 또는 ADC 블록에 의해 수행될 수 있다.
첫째로, 기준 바이어스들이 출력 블록의 서브 회로 블록의 (BLw+ 및 BLw-를 위한 입력과 같은) 입력 노드들에 인가된다(단계 4301).
다음에, 출력 블록의 출력 값이 측정되고 타겟 오프셋 값과 비교된다(단계 4302).
측정된 출력 값 > 타겟 오프셋 값인 경우, 오프셋 트림 값들의 시퀀스 내의 다음 오프셋 트림 값이 적용되고(단계 4303), 단계 4302가 반복된다. 오프셋 트림은 (ITV 또는 ADC와 같은) 출력 블록의 서브 회로 블록 중 하나에 적용된다.
측정된 출력 값 <= 타겟 오프셋 값이 될 때까지 단계들 4303 및 4302가 반복되며, 측정된 출력 값 <= 타겟 오프셋 값인 시점에서 오프셋 트림 값이 저장된다(단계 4304). 그것은 허용 가능한 레벨의 오프셋을 야기하는 트림 값이다.
선택적으로, 저장된 오프셋 트림 값은 모든 동작 동안 출력 블록의 서브 회로 블록에 바이어스로서 적용된다(단계 4305).
대안적인 실시예들에서, 도 35e 또는 도 40b에서의 가변 저항기들은 저항이 동일하지 않다. 이 경우에, ITV로부터의 출력 전압들 또는 전류들은 저항 값들에 비례한다. 예를 들어, 도 35e에서, 저항기(3585-1)는 매우 클 수 있으며, 그러면 2개의 비트 라인들(IBLw+ - IBLw-)로부터의 전류의 대부분이 저항기(3584-1)를 통해 흐를 것이다. 도 35e에서의 다른 예에서, 저항기(3585-1)는 분리되며, 그러면 2개의 비트 라인들(IBLw+ - IBLw-)로부터의 전류 모두가 저항기(3584-1)를 통해 흐를 것이다.
본 명세서에서 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (33)

  1. 출력 전류 뉴런 회로로서,
    판독 동작 동안 메모리 어레이 내의 W+ 셀에 결합되고 제1 전류를 인출하는 제1 비트 라인;
    판독 동작 동안 상기 메모리 어레이 내의 W- 셀에 결합되고 제2 전류를 인출하는 제2 비트 라인 - 상기 W+ 셀에 저장된 값과 상기 W- 셀에 저장된 값 사이의 차이는 가중치 값 W임 -;
    공통 모드 바이어스 전압을 생성하는 바이어스 회로;
    제1 출력을 생성하기 위해 상기 공통 모드 바이어스 전압에 응답하여 상기 제1 비트 라인에 공통 모드 바이어스 전류를 적용하는 제1 가변 전류 소스; 및
    제2 출력을 생성하기 위해 상기 공통 모드 바이어스 전압에 응답하여 상기 제2 비트 라인에 상기 공통 모드 바이어스 전류를 적용하는 제2 가변 전류 소스를 포함하며,
    상기 제1 출력은 상기 공통 모드 바이어스 전류에서 상기 제1 전류를 뺀 값과 동일하고, 상기 제2 출력은 상기 공통 모드 바이어스 전류에서 상기 제2 전류를 뺀 값과 동일한, 출력 전류 뉴런 회로.
  2. 제1항에 있어서, 상기 제1 가변 전류 소스는 제1 PMOS 트랜지스터를 포함하는, 출력 전류 뉴런 회로.
  3. 제2항에 있어서, 상기 제2 가변 전류 소스는 제2 PMOS 트랜지스터를 포함하는, 출력 전류 뉴런 회로.
  4. 출력 전류 뉴런 회로로서,
    전류 소스;
    상기 전류 소스에 제어 전압을 적용하기 위한 바이어스 회로;
    제1 종단 및 제2 종단을 포함하는 제1 가변 저항기 - 상기 제1 종단은 상기 전류 소스에 결합됨 -;
    제3 종단 및 제4 종단을 포함하는 제2 가변 저항기 - 상기 제3 종단은 상기 전류 소스에 결합되고, 상기 전류 소스는 공통 모드 전압을 생성하기 위해 상기 제1 가변 저항기 및 상기 제2 가변 저항기에 바이어스 전류를 제공함 -;
    판독 동작 동안 W+ 셀에 결합된 제1 비트 라인;
    상기 판독 동작 동안 W- 셀에 결합된 제2 비트 라인 - 상기 W+ 셀에 저장된 값과 상기 W- 셀에 저장된 값 사이의 차이는 가중치 값 W임 -;
    제1 출력 전류를 제공하기 위해 상기 제1 가변 저항기의 상기 제2 종단 및 상기 제1 비트 라인에 결합된 제1 출력; 및
    제2 출력 전류를 제공하기 위해 상기 제2 가변 저항기의 상기 제4 종단 및 상기 제2 비트 라인에 결합된 제2 출력 - 상기 제1 출력 및 상기 제2 출력은 공통 모드 차동 전류 신호를 형성함 - 을 포함하는, 출력 전류 뉴런 회로.
  5. 제4항에 있어서, 상기 제1 가변 저항기는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터의 게이트에 적용되는 전압은 상기 NMOS 트랜지스터의 저항을 결정하는, 회로.
  6. 제5항에 있어서, 상기 제2 가변 저항기는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터의 게이트에 적용되는 전압은 상기 NMOS 트랜지스터의 저항을 결정하는, 회로.
  7. 출력 전류 뉴런 회로로서,
    메모리 어레이로부터 제1 전류를 수신하기 위한 제1 출력 노드;
    메모리 어레이로부터 제2 전류를 수신하기 위한 제2 출력 노드;
    바이어스 전류를 생성하기 위한 바이어스 회로;
    상기 바이어스 전류로부터 상기 제1 전류를 뺀 값과 동일한 제1 출력 전류를 생성하기 위한 제1 디바이스; 및
    상기 바이어스 전류로부터 상기 제2 전류를 뺀 값과 동일한 제2 출력 전류를 생성하기 위한 제2 디바이스를 포함하는, 출력 전류 뉴런 회로.
  8. 제7항에 있어서, 상기 제1 출력 전류는 하나 이상의 W+ 셀들에 결합된 비트 라인의 판독 동작으로부터 생성되는, 출력 전류 뉴런 회로.
  9. 제8항에 있어서, 상기 제1 출력 전류는 하나 이상의 W- 셀들에 결합된 비트 라인의 판독 동작으로부터 생성되는, 출력 전류 뉴런 회로.
  10. 출력 전류 뉴런 회로로서,
    메모리 어레이로부터 제1 전류를 수신하기 위한 제1 출력 노드;
    메모리 어레이로부터 제2 전류를 수신하기 위한 제2 출력 노드;
    바이어스 노드에서 바이어스 전압을 생성하기 위한 바이어스 회로;
    상기 바이어스 노드와 상기 제1 출력 노드 사이에 결합된 제1 가변 저항기;
    상기 바이어스 노드와 상기 제2 출력 노드 사이에 결합된 제2 가변 저항기를 포함하는, 출력 전류 뉴런 회로.
  11. 전류-전압 변환기로서,
    W+ 셀의 판독 동작 동안 생성되는 제1 전류를 수신하기 위한 제1 비트 라인;
    W- 셀의 판독 동작 동안 생성되는 제2 전류를 수신하기 위한 제2 비트 라인 - 상기 W+ 셀에 저장된 값과 상기 W- 셀에 저장된 값 사이의 차이는 가중치 값 W임 -; 및
    상기 제1 전류 및 상기 제2 전류를 수신하고, 제1 전압 출력 및 제2 전압 출력을 포함하는 차동 출력 전압을 생성하기 위한 차동 증폭기를 포함하는, 전류-전압 변환기.
  12. 출력 블록으로서,
    각각이 비트 라인 차동 쌍을 수신하고 차동 전압 출력을 생성하는, 복수의 전류-전압 변환기들; 및
    각각이 상기 복수의 전류-전압 변환기들 중 하나로부터 차동 전압 출력을 수신하고 디지털 출력 비트들의 세트를 생성하는, 복수의 차동 입력 아날로그-디지털 변환기들을 포함하는, 출력 블록.
  13. 출력 블록으로서,
    각각이 비트 라인 차동 쌍을 수신하고 전압 출력을 생성하는, 복수의 전류-전압 변환기들; 및
    각각이 상기 복수의 전류-전압 변환기들 중 하나로부터 전압 출력을 수신하고 디지털 출력 비트들의 세트를 생성하는, 복수의 차동 입력 아날로그-디지털 변환기들을 포함하는, 출력 블록.
  14. 출력 블록으로서,
    비트 라인 차동 쌍을 수신하기 위한 전류-전압 변환기 - 상기 전류-전압 변환기는,
    제1 입력 및 제2 입력과 제1 출력 및 제2 출력을 포함하는 차동 연산 증폭기 - 상기 제1 입력 및 상기 제2 입력은 상기 비트 라인 차동 쌍에 결합됨 -,
    상기 제1 입력과 상기 제1 출력 사이에 결합된 제1 가변 저항기,
    상기 제2 입력과 상기 제2 출력 사이에 결합된 제2 가변 저항기, 및
    상기 제1 입력과 상기 제2 입력 사이에 결합된 공통 모드 입력 회로를 포함함 -; 및
    상기 제1 출력 및 상기 제2 출력을 수신하고 디지털 출력 비트들의 세트를 생성하기 위한 차동 입력 아날로그-디지털 변환기를 포함하는, 출력 블록.
  15. 제14항에 있어서, 상기 공통 모드 입력 회로는 상기 제1 입력에 결합된 제1 가변 전류 소스 및 상기 제2 입력에 결합된 제2 가변 전류 소스를 포함하며, 상기 제1 가변 전류 소스와 상기 제2 가변 전류 소스는 동등한 전류들을 생성하는, 출력 블록.
  16. 출력 블록으로서,
    출력 전류 뉴런 회로 - 상기 출력 전류 뉴런 회로는,
    판독 동작 동안 메모리 어레이 내의 W+ 셀에 결합되고 제1 전류를 인출하는 제1 비트 라인,
    상기 메모리 어레이 내의 W- 셀에 결합되고 제2 전류를 인출하는 제2 비트 라인을 포함함 -; 상기 제1 비트 라인에 결합된 제1 바이어스 전류; 및
    상기 제2 비트 라인에 결합된 제2 바이어스 전류 - 상기 제1 바이어스 전류와 상기 제2 바이어스 전류는 동일한 값을 가짐 - 를 포함하는, 출력 블록.
    상기 제1 바이어스 전류와 동일한 값을 갖는.
  17. 출력 블록으로서,
    출력 전류 뉴런 회로 - 상기 출력 전류 뉴런 회로는,
    판독 동작 동안 메모리 어레이 내의 W+ 셀에 결합되고 제1 전류를 인출하는 제1 비트 라인, 및
    상기 판독 동작 동안 상기 메모리 어레이 내의 W- 셀에 결합되고 제2 전류를 인출하는 제2 비트 라인을 포함함 -;
    상기 제1 비트 라인에 결합된 제1 바이어스 전류; 및
    상기 제1 전류와 상기 제2 전류의 차이에 비례하는 제1 출력 전류를 포함하는, 출력 블록.
  18. 제17항에 있어서, 상기 제1 출력 전류는 상기 제1 전류와 상기 제2 전류의 상기 차이의 절반과 동일한, 출력 블록.
  19. 제17항에 있어서, 상기 제1 출력 전류에 상보적인 제2 출력 전류를 추가로 포함하는, 출력 블록.
  20. 출력 블록을 위한 오프셋 교정 방법으로서,
    상기 출력 블록의 서브 회로 블록의 입력 노드들에 공칭 바이어스들을 적용하는 단계; 및
    상기 출력 블록의 출력이 타겟 값의 임계치 이내에 있을 때까지 상기 출력 블록 내의 상기 서브 회로 블록에 증가된 또는 감소된 오프셋 트림 세팅을 적용하는 단계를 포함하는, 오프셋 교정 방법.
  21. 제20항에 있어서, 상기 서브 회로 블록은 전류-전압 회로인, 방법.
  22. 제20항에 있어서, 상기 서브 회로 블록은 아날로그-디지털 변환기 회로인, 방법.
  23. 제20항에 있어서,
    상기 출력 블록에 의해, 뉴런으로부터의 출력을 제공하는 단계를 추가로 포함하는, 방법.
  24. 제23항에 있어서, 상기 뉴런은 신경망 내의 신경 메모리 어레이의 일부인, 방법.
  25. 출력 블록을 위한 오프셋 교정 방법으로서,
    증가된 오프셋 트림 세팅에 응답하여 상기 출력 블록의 새로운 트리밍된 출력을 측정하는 단계;
    상기 새로운 트리밍된 출력과 공칭 바이어스 출력을 비교하는 단계 -
    상기 새로운 트리밍된 출력이 상기 공칭 바이어스 출력과 동일할 때, 적용하는 단계, 상기 측정하는 단계, 및 상기 비교하는 단계를 반복하고,
    상기 새로운 트리밍된 출력이 상기 공칭 바이어스 출력과는 상이할 때, 상기 새로운 트리밍된 출력을 트림 값으로서 저장함 -; 및
    동작 동안 상기 출력 블록 내의 서브 회로 블록에 상기 트림 값을 적용하는 단계를 포함하는, 오프셋 교정 방법.
  26. 제25항에 있어서,
    상기 출력 블록에 의해, 뉴런으로부터의 출력을 제공하는 단계를 추가로 포함하는, 방법.
  27. 제26항에 있어서, 상기 뉴런은 신경망 내의 신경 메모리 어레이의 일부인, 방법.
  28. 출력 블록을 위한 오프셋 교정 방법으로서,
    상기 출력 블록의 서브 회로 블록의 입력 노드들에 공칭 바이어스들을 적용하는 단계;
    상기 공칭 바이어스들에 응답하여 상기 출력 블록의 공칭 바이어스 출력을 측정하는 단계;
    상기 입력 노드들에 감소된 오프셋 트림 세팅을 적용하는 단계;
    증가된 오프셋 트림 세팅에 응답하여 상기 출력 블록의 새로운 트리밍된 출력을 측정하는 단계;
    상기 새로운 트리밍된 출력과 상기 공칭 바이어스 출력을 비교하는 단계 -
    상기 새로운 트리밍된 출력이 상기 공칭 바이어스 출력과 동일할 때, 상기 적용하는 단계, 상기 측정하는 단계, 및 상기 비교하는 단계를 반복하고,
    상기 새로운 트리밍된 출력이 상기 공칭 바이어스 출력과는 상이할 때, 상기 새로운 트리밍된 출력을 트림 값으로서 저장함 -; 및
    동작 동안 상기 출력 블록의 상기 서브 회로 블록에 상기 트림 값을 적용하는 단계를 포함하는, 오프셋 교정 방법.
  29. 제28항에 있어서,
    상기 출력 블록에 의해, 뉴런으로부터의 출력을 제공하는 단계를 추가로 포함하는, 방법.
  30. 제29항에 있어서, 상기 뉴런은 신경망 내의 신경 메모리 어레이의 일부인, 방법.
  31. 출력 블록을 위한 오프셋 교정 방법으로서,
    상기 출력 블록의 서브 회로 블록의 입력 노드들에 입력 값을 적용하는 단계;
    상기 입력 값에 응답하여 출력 값을 측정하는 단계;
    상기 출력 값을 타겟 오프셋 값과 비교하는 단계 -
    상기 출력 값이 상기 타겟 오프셋 값을 초과할 때, 다음 입력 값으로 상기 적용하는 단계, 상기 측정하는 단계, 및 상기 비교하는 단계를 반복하고,
    상기 출력 값이 상기 타겟 오프셋 값 이하일 때, 상기 입력 값을 트림 값으로서 저장함 -; 및
    상기 출력 블록의 동작 동안 상기 출력 블록의 상기 서브 회로 블록에 상기 트림 값을 적용하는 단계를 포함하는, 오프셋 교정 방법.
  32. 제31항에 있어서,
    상기 출력 블록에 의해, 뉴런으로부터의 출력을 제공하는 단계를 추가로 포함하는, 방법.
  33. 제32항에 있어서, 상기 뉴런은 신경망 내의 신경 메모리 어레이의 일부인, 방법.
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