KR20240024982A - 반도체 구조, 반도체 디바이스, 및 방법 - Google Patents

반도체 구조, 반도체 디바이스, 및 방법 Download PDF

Info

Publication number
KR20240024982A
KR20240024982A KR1020247002560A KR20247002560A KR20240024982A KR 20240024982 A KR20240024982 A KR 20240024982A KR 1020247002560 A KR1020247002560 A KR 1020247002560A KR 20247002560 A KR20247002560 A KR 20247002560A KR 20240024982 A KR20240024982 A KR 20240024982A
Authority
KR
South Korea
Prior art keywords
minutes
semiconductor
semiconductor substrate
semiconductor structure
particles
Prior art date
Application number
KR1020247002560A
Other languages
English (en)
Inventor
라드 자흐라 자한샤
페카 라우카넨
유하-페카 레흐티오
마르코 푼키넨
칼레비 코코
Original Assignee
투룬 일리오피스토
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 투룬 일리오피스토 filed Critical 투룬 일리오피스토
Publication of KR20240024982A publication Critical patent/KR20240024982A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02601—Nanoparticles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Formation Of Insulating Films (AREA)
  • Led Devices (AREA)

Abstract

본 개시는 반도체 구조, 반도체 디바이스, 및 반도체 구조를 형성하는 방법에 관한 것이다. 반도체 구조(1000)는 결정질 III-V 반도체 기판(1100)을 포함하고, 반도체 기판(1100)은 13족 후전이 금속 원소와 비화물, 및 이 반도체 기판(1100)에 화학적으로 결합된 결정질 입자(1200)를 포함하고, 이 입자(1200)는 13족 후전이 금속 원소 및 산소를 포함한다.

Description

반도체 구조, 반도체 디바이스, 및 방법
본 개시는 반도체 기술에 관한 것이다. 특히, 본 개시는 III-V 반도체 구조, 반도체 디바이스, 및 III-V 반도체 구조를 형성하는 방법에 관한 것이다.
몇몇 III-V 반도체는 실리콘보다 우수한 전자적 특성을 제공한다. 예를 들면, 갈륨 비소은 실리콘보다 높은 전자 이동도 및 밴드 갭을 나타낸다. 또한, 실리콘과 달리, 갈륨 비소은 포토닉스에서의 사용을 용이하게 하는 직접 밴드 갭도 가지고 있다.
그러나, 실리콘은 어떤 긍정적인 특징을 가지므로 반도체 산업의 필수 요소가 되었다. 이러한 특징 중 하나는 실리콘 상에서 자발적으로 형성되어 미세가공에 이용될 수 있는 안정된 천연 산화물이다.
이점을 고려하면 III-V 반도체 구조에 관련된 새로운 해결책을 개발하는 것이 바람직할 수 있다.
이 요약은 상세한 설명에서 후술하는 개념의 일부를 간략화하여 소개하기 위해 제공된다. 이 요약은 청구된 주제의 중요한 특징 또는 본질적인 특징을 특정하는 것을 의도하지 않으며, 청구된 주제의 범위를 한정하기 위해 사용되는 것도 의도하지 않는다.
제1 양태에 따르면, 반도체 구조가 제공된다. 반도체 구조는 결정질 III-V 반도체 기판을 포함하고, 반도체 기판은 13족 후전이 금속 원소와 비화물, 및 이 반도체 기판에 화학적으로 결합된 결정질 입자를 포함하고, 이 입자는 13족 후전이 금속 원소 및 산소를 포함한다.
제2 양태에 따르면, 제1 양태에 따른 반도체 구조를 포함하는 반도체 디바이스가 제공된다.
제3 양태에 따르면, 13족 후전이 금속 원소 및 비화물을 포함하는 결정질 III-V 반도체 기판, 및 13족 후전이 금속 원소 및 산소를 포함하고 반도체 기판에 화학적으로 결합된 결정질 입자를 포함하는 반도체 구조를 형성하는 방법이 제공된다. 이 방법은 입자를 형성하기 위해 적어도 2 분의 지속시간(tIP)을 갖는 침지 기간 동안 40 ℃를 초과하는 수온의 물에 반도체 기판을 노출시키는 프로세스를 포함한다.
제3 양태의 실시형태에서, 반도체 구조는 제1 양태에 따른 반도체 구조이다.
제1 양태의 실시형태에서, 반도체 구조는 제3 양태에 따른 방법에 의해 얻을 수 있다.
본 개시는 첨부된 도면을 고려하여 읽히는 이하의 상세한 설명으로부터 더 잘 이해될 것이다.
도 1은 반도체 구조를 도시하고;
도 2는 다른 반도체 구조를 도시하고;
도 3은 반도체 디바이스를 예시하고;
도 4는 반도체 구조를 형성하는 방법을 도시하고;
도 5a 및 도 5b는 각각 제1 반도체 구조 및 제2 반도체 구조를 도시하고;
도 6a 및 도 6b는 각각 제1 반도체 구조 및 제3 반도체 구조를 도시하고;
도 7a 및 도 7b는 각각 제3 반도체 구조 및 제4 반도체 구조를 예시하고;
도 8a 및 도 8b는 제5 반도체 구조를 도시하고;
도 9는 제6 반도체 구조를 도시한다.
특히 반대의 언급이 없는 한, 상기 도면의 실시형태의 특정의 구조적 양태를 강조하기 위해 상기 도면 중의 임의의 요소가 상기 도면 중의 다른 요소에 대하여 부정확한 비율로 작도될 수 있도록 상기 도면의 임의의 도면은 축척에 따라 작도되지 않을 수 있다.
더욱이, 상기 도면의 임의의 2 개의 도면의 실시형태에서 대응하는 요소는 상기 2 개의 도면의 실시형태의 특정의 구조적 양태를 강조하기 위해 상기 2 개의 도면에서 서로 불균형을 이룰 수 있다.
도 1은 일 실시형태에 따른 반도체 구조(1000)를 도시한다.
본 명세서에서, "반도체"는 금속 등의 전도성 재료의 전도성과 많은 플라스틱 및 유리 등의 절연성 재료의 전도성의 중간의 전도성을 갖는 갈륨 비소(GaAs), 인듐 비소(InAs), 또는 인듐 갈륨 비소(InGaAs)와 같은 재료를 지칭할 수 있다. 일반적으로, 반도체는 결정질 구조를 가질 수 있거나 가지지 않을 수 있다.
여기서, 재료의 "결정질" 구조는 규칙화된 3차원 결정 격자를 형성하는 상기 재료의 원자핵 등의 구성요소를 지칭할 수 있다.
더 나아가, "반도체 구조"는 트랜지스터(예를 들면, 파워 트랜지스터 또는 포토트랜지스터); 커패시터; 다이오드(예를 들면, 포토다이오드 또는 파워 다이오드); 마이크로프로세서; 또는 포토닉스 디바이스(예를 들면, 디스플레이, 광검출기, 또는 태양 전지) 등 완전하고 동작가능한 반도체 디바이스의 구조 부분, 층, 및/또는 기타 요소의 전부 또는 일부만을 포함할 수 있는 구조를 지칭할 수 있다. 이러한 컴포넌트, 요소, 또는 디바이스의 일부만을 형성하는 경우, "구조"라는 용어는 이러한 컴포넌트, 요소, 또는 디바이스를 "위한" 구조 또는 구성 블록으로 간주될 수 있다. 특히, 반도체 구조는 일반적으로 반도체 재료에 더하여 도체 및/또는 절연체 등 비반도체 재료를 포함할 수 있다.
도 1의 실시형태에서, 반도체 구조(1000)는 결정질 III-V 반도체 기판(1100)을 포함한다. 반도체 기판(1100)은 13족 후전이 금속 원소 및 비화물(As)을 포함한다.
본 개시의 전체를 통해, "III-V 반도체 기판"은 III-V 반도체 재료로 형성되어 재료가 퇴적될 수 있는 표면을 제공하는 고체 바디를 지칭하는 것일 수 있다. 일부의 실시형태에서, III-V 반도체 기판은 다양한 반도체 구조 및/또는 디바이스(예를 들면, 집적 회로 또는 포토닉스 디바이스)를 제조하는 데 적합한 GaAs, InAs, 또는 InGaAs와 같은 III-V 반도체 재료로 형성된 반도체 웨이퍼를 포함할 수 있다.
더 나아가, "13족 후전이 금속 원소"는 갈륨(Ga), 인듐(In), 또는 탈륨(Tl)을 지칭할 수 있다.
도 1의 실시형태에서, 반도체 구조(1000)는 반도체 기판(1100)에 화학적으로 결합된 결정질 입자(1200)를 포함한다. 입자(1200)는 13족 후전이 금속 원소 및 산소(O)를 포함한다. 일반적으로, 13족 후전이 금속 원소 및 산소를 포함하는 결정질 입자는, 13족 후전이 금속 원소 및 비화물을 포함하는 결정질 III-V 반도체 기판에 화학적으로 결합되므로, 광 반사율을 감소시킬 수 있고 및/또는 반도체 기판의 포토루미네슨스 강도를 증가시킬 수 있다.
도 1의 실시형태의 반도체 기판(1100)은 Ga을 포함할 수 있다. 다른 실시형태에서, 반도체 기판은 임의의 13족 후전이 금속 원소(들), 예를 들면, Ga 및/또는 In을 포함할 수 있다.
특히, 도 1의 실시형태의 반도체 기판(1100)은 GaAs를 포함할 수 있다. 일부의 실시형태에서, 반도체 기판은 GaAs 또는 InAs와 같은 III-V 화합물 반도체를 포함하거나, 본질적으로 이것으로 구성되거나, 이것으로 구성될 수 있다. 다른 실시형태에서, 반도체 기판은 InGaAs와 같은 III-V 반도체 합금을 포함할 수 있다.
도 1의 실시형태의 입자(1200)는 산화 갈륨(Ga2O3)을 포함할 수 있다. 특히, 입자(1200)는 입방정 결함-스피넬-구조의 γ-Ga2O3을 포함할 수 있다. 다른 실시형태에서, 입자는 하나 이상의 13족 후전이 금속 산화물(Ga2O3 등) 및/또는 산화 인듐(In2O3)을 포함하거나 포함하지 않을 수 있고, 또는 본질적으로 이들로 구성되거나 또는 구성되지 않을 수 있고, 또는 이들로 구성되거나 구성되지 않을 수 있다. 입자가 Ga2O3을 포함하거나, 본질적으로 이것으로 구성되거나, 이것으로 구성되는 실시형태에서, Ga2O3은 임의의 적절한 결정질 형태(들)로, 예를 들면, α-Ga2O3, 및/또는 β-Ga2O3, 및/또는 γ-Ga2O3, 및/또는 δ-Ga2O3, 및/또는 ε-Ga2O3으로서 입자 내에 존재할 수 있다.
도 1의 실시형태에서, 입자(1200)는 가늘고 긴 형상을 갖는다. 다른 실시형태에서, 입자는 임의의 적절한 형상, 예를 들면, 가늘고 긴 형상 또는 정육면체 형상을 가질 수 있다.
도 1의 실시형태의 입자(1200)는 반도체 기판(1100) 상에서 랜덤으로 배향된다. 일반적으로, 이러한 입자의 랜덤 배향은 이러한 입자를 형성하는 데 사용되는 버텀업(bottom-up) 제조 접근법을 나타낼 수 있다. 다른 실시형태에서, 입자는 반도체 기판 상에 랜덤으로 배향될 수 있거나 랜덤으로 배향되지 않을 수 있다. 예를 들면, 일부의 실시형태에서, 반도체 기판은 하나 이상의 특정의 성장 방향을 따라 입자의 형성을 지향시키는 마이크로 구조 및/또는 나노구조를 구비할 수 있다.
도 1의 실시형태의 입자(1200)의 각각은 투영 최소 직경(d⊥ min)을 가지며, 입자(1200)는 약 350 나노미터(nm)의 평균 투영 최소 직경(dave min)을 갖는다. 일반적으로, 보다 높은 평균 투영 최소 직경은 반도체 기판의 광 반사율을 저하시키는 것을 촉진할 수 있다. 다른 실시형태에서, 입자는 임의의 적절한 평균 투영 최소 직경(average projected minimum diameter), 예를 들면, 10 nm 이상, 20 nm 이상, 30 nm 이상, 40 nm 이상, 50 nm 이상, 60 nm 이상, 70 nm 이상, 80 nm 이상, 90 nm 이상, 100 nm 이상, 110 nm 이상, 120 nm 이상, 130 nm 이상, 140 nm 이상, 150 nm 이상, 160 nm 이상, 170 nm 이상, 180 nm 이상, 190 nm 이상, 또는 200 nm 이상 및/또는 1 μm 이하, 2 μm 이하, 3 μm 이하, 4 μm 이하, 5 μm 이하, 6 μm 이하, 7 μm 이하, 8 μm 이하, 9 μm 이하, 또는 10 μm 이하의 평균 투영 최소 직경을 가질 수 있다.
본 명세서의 전체를 통해 복수의 입자의 "평균 투영 최소 직경"은 상기 복수의 입자의 각각의 입자의 측정 평면 상으로의 투영의 최소 직경의 평균을 지칭하는 것일 수 있다. 여기서, 측정 평면 상으로의 입자의 투영의 최소 직경은 상기 투영의 중심점, 예를 들면, 질량중심(centroid)을 통하여 상기 측정 평면을 따라 연장하는 선을 따라 측정될 수 있다. 반도체 기판이 반도체 웨이퍼를 포함하는 실시형태에서, 측정 평면은 상기 반도체 웨이퍼의 면에 평행하게 연장될 수 있다.
도 1에서는 반도체 기판(1100)의 단일 단면 평면을 따라 측정되는 입자(1200)의 d⊥ min이 개략적으로 도시되어 있으나, 복수의 입자의 개별 입자의 투영 최소 직경은 일반적으로 그러한 방식으로 측정될 수 있거나 측정되지 않을 수 있다. 예를 들면, 입자가 반도체 기판 상에 랜덤으로 배향되는 실시형태에서, 상기 입자의 투영 최소 직경은 상기 반도체 기판의 다른 단면 평면을 따라 측정될 수 있다.
도 1의 실시형태에서, 반도체 구조(1000)는 반도체 기판(1100) 상에 코팅(1300)을 포함한다. 이 코팅(1300)은 O, Ga, 및 As를 포함한다. 일반적으로, 13족 후전이 금속 원소 및 As를 포함하는 반도체 기판 상의 O, 13족 후전이 금속 원소, 및 As를 포함하는 코팅은 반도체 기판의 포토루미네슨스를 증대시키는 것을 촉진할 수 있다. 다른 실시형태에서, 반도체 구조는 13족 후전이 금속 원소 및 As를 포함하거나, 본질적으로 이들로 구성되거나, 이들로 구성되는 반도체 기판 상의 O, 13족 후전이 금속 원소, 및 As를 포함하거나, 본질적으로 이들로 구성되거나, 이들로 구성되는 코팅을 포함할 수 있거나 포함하지 않을 수 있다.
도 1의 실시형태에서, 입자(1200)는 약 80 질량%(m%)의 평균 결정화도(average degree of crystallinity; wave)를 가질 수 있다. 일반적으로, 복수의 입자의 평균 결정화도는 분말 X선 회절을 사용하여 측정될 수 있다. 다른 실시형태에서, 입자는 임의의 적절한 평균 결정화도, 예를 들면, 40 m% 이상, 45 m% 이상, 55 m% 이상, 60 m% 이상, 65 m% 이상, 70 m% 이상, 75 m% 이상, 80 m% 이상, 85 m% 이상, 90 m% 이상, 또는 95 m% 이상의 평균 결정화도를 가질 수 있다.
도 2는 일 실시형태에 따른 반도체 구조(2000)를 도시한다. 도 2의 실시형태는 도 1을 참조하여 또는 도 1과 연결하여 개시된 모든 실시형태에 따를 수 있다. 추가적으로 또는 대안적으로, 도 2에는 명시적으로 도시되어 있지 않으나, 도 2의 실시형태 또는 그의 임의의 부분은 일반적으로 도 2에서 생략된 도 1의 실시형태의 임의의 특징 및/또는 요소를 포함할 수 있다.
도 2의 실시형태에서, 반도체 구조(2000)는 13족 후전이 금속 원소 및 As를 포함하는 결정질 III-V 반도체 기판(2100) 뿐만 아니라 이 반도체 기판(2100)에 화학적으로 결합된 결정질 입자(2200)를 포함한다. 입자(2200)는 13족 후전이 금속 원소 및 O를 포함한다.
도 2의 실시형태의 반도체 구조(2000)는 In을 포함할 수 있다. 특히, 반도체 구조(2000)는 InAs를 포함할 수 있다.
도 2의 실시형태의 입자(2200)는 산화 인듐 수산화물(InOOH)을 포함할 수 있다. 다른 실시형태에서, 입자는 산화 갈륨 수산화물(GaOOH) 및/또는 InOOH와 같은 하나 이상의 13족 후전이 금속 산화물 수산화물을 포함하거나 포함하지 않을 수 있고, 또는 본질적으로 이들로 구성되거나 구성되지 않을 수 있고, 또는 이들로 구성되거나 구성되지 않을 수 있다.
도 2의 실시형태에서, 입자(2200)는 정육면체 형상을 갖는다. 입자(1200)는 반도체 기판(2100) 상에 랜덤으로 배향된다.
위에서 기술한 제1 양태의 실시형태들은 서로 조합하여 사용될 수 있다는 것을 이해해야 한다. 여러 개의 실시형태를 함께 조합하여 추가의 실시형태를 형성할 수 있다.
도 3은 일 실시형태에 따른 반도체 디바이스(3000)를 도시한다. 도 3의 실시형태는 도 1 또는 도 2를 참조하여 또는 도 1 또는 도 2와 연결하여 개시된 모든 실시형태에 따를 수 있다. 추가적으로 또는 대안적으로, 도 3에는 명시적으로 도시되어 있지 않으나, 도 3의 실시형태 또는 그의 임의의 부분은 일반적으로 도 3에서 생략된 도 1 및 도 2의 실시형태의 임의의 특징 및/또는 요소를 포함할 수 있다.
도 3의 실시형태의 반도체 디바이스(3000)는 포토다이오드이고, 이것은 제1 양태에 따른 반도체 구조를 포함하는 반도체 디바이스의 일례로서 기능한다. 다른 실시형태에서, 제1 양태에 따른 반도체 구조를 포함하는 반도체 디바이스는 반도체 디바이스(3000)와 유사 또는 동일하거나 유사 또는 동일하지 않을 수 있다. 일부의 실시형태에서, 제1 양태에 따른 반도체 구조를 포함하는 반도체 디바이스는 트랜지스터(예를 들면, MOSFET 또는 포토트랜지스터); 커패시터(예를 들면, 슈퍼커패시터); 메모리스터, 다이오드(예를 들면, 포토다이오드, 발광 다이오드, 레이저 다이오드, 또는 파워 다이오드; 집적 회로(예를 들면, 마이크로프로세서 또는 메모리 칩); 또는 포토닉스 디바이스(예를 들면, 디스플레이, 광검출기, 방사선 검출기, 또는 태양 전지)로서 구현될 수 있다.
도 3의 실시형태에서, 반도체 디바이스(3000)는 반도체 기판으로서 기능하는 결정질 GaAs 반도체 웨이퍼(3100)를 포함한다. 이 반도체 웨이퍼(3100)는 도너 도핑층(3110), 도너 도핑층(3110) 상의 고유층(3120), 및 고유층(3120) 상의 억셉터 도핑층(3130)을 포함한다.
도 3의 실시형태의 반도체 디바이스(3000)는 또한 억셉터 도핑층(3130)에 화학적으로 결합된 결정질 GaOOH 입자(3200); 경우에 따라 비화학양론적인 Ga 및 As 산화물의 혼합물로 형성될 수 있는 코팅(3300); 뿐만 아니라 도너 도핑층(3110) 및 억셉터 도핑층(3130)에 각각 접속되는 제1 금속 접촉부(3401) 및 제2 금속 접촉부(3402)를 포함한다.
위에서는 주로 반도체 구조 및 반도체 디바이스의 구조적 특징 및 재료 특징을 설명하였다. 다음에는 반도체 구조를 형성하는 방법에 대해 더 강조하여 설명한다. 반도체 구조 및 반도체 디바이스와 관련된 구현형태, 정의, 세부사항, 및 장점에 대해 위에서 설명한 내용은 필요한 변경을 가하여 아래에서 설명하는 방법에 적용된다. 그 반대의 경우도 마찬가지이다.
도 4는 13족 후전이 금속 원소 및 As를 포함하는 결정질 III-V 반도체 기판, 및 반도체 기판에 화학적으로 결합된 13족 후전이 금속 원소 및 O를 포함하는 결정질 입자를 포함하는 반도체 구조를 형성하는 방법(4000)을 예시한다. 다른 실시형태에서, 이러한 반도체 구조를 형성하는 방법은 도 4의 실시형태의 방법과 동일하거나, 유사하거나, 또는 상이할 수 있다.
방법(4000)에서, 반도체 구조는 제1 양태에 따른 반도체 구조이거나 이 반도체 구조를 포함할 수 있다.
도 4의 실시형태에서, 이 방법(4000)은 입자를 형성하기 위해 적어도 5 분의 지속시간(tIP)을 갖는 침지 기간(IP) 동안 40 ℃를 초과하는 수온(TH2O)의 물에 반도체 기판을 노출시키는 것(4200)을 포함한다. 다른 실시형태에서, 제3 양태에 따른 방법은 반도체 기판을 40 ℃를 초과하는 임의의 적절한 TH2O, 예를 들면, 42 ℃ 이상, 45 ℃ 이상, 47 ℃ 이상, 50 ℃ 이상, 52 ℃ 이상, 55 ℃ 이상, 57 ℃ 이상, 60 ℃ 이상, 62 ℃ 이상, 65 ℃ 이상, 70 ℃ 이상, 또는 75 ℃ 이상 및/또는 100 ℃ 이하, 98 ℃ 이하, 95 ℃ 이하, 90 ℃ 이하, 85 ℃ 이하의 TH2O의 물에 노출시키는 것을 포함할 수 있다. 상기 다른 실시형태에서, IP는 적어도 5 분의 임의의 적절한 tIP, 예를 들면, 3 분 이상, 5 분 이상, 7 분 이상, 10 분 이상, 12 분 이상, 15 분 이상, 17 분 이상, 20 분 이상, 22 분 이상, 25 분 이상, 30 분 이상, 40 분 이상, 50 분 이상, 또는 60 분 이상 및/또는 72 시간 이하, 60 시간 이하, 48 시간 이하, 36 시간 이하, 24 시간 이하, 12 시간 이하, 10 시간 이하, 8 시간 이하, 6 시간 이하, 5 시간 이하, 4 시간 이하, 또는 3 시간 이하의 tIP를 가질 수 있다.
도 4의 실시형태에서, 반도체 기판을 물에 노출시키는 프로세스(4200)에서 사용되는 물은 초순수 물이다. 다른 실시형태에서는 임의의 충분한 순도의 물이 사용될 수 있다. 예를 들면, 일부의 실시형태에서, "고순도 물" 또는 "고도로 정수된 물"로도 알려진 초순수 물을 사용할 수 있다. 일부의 실시형태에서, ASTM 표준 D1193-06(2018)의 유형 1, 2, 3, 4, 또는 5의 초순수 물을 사용할 수 있다. 일부의 실시형태에서, ISO 표준 ISO 3696:1987의 1, 2, 또는 3 등급의 초순수 물을 사용할 수 있다.
본 명세서에서, "프로세스"는 최종 결과로 이어지는 일련의 하나 이상의 단계를 지칭할 수 있다. 따라서, 프로세스는 단일 단계 또는 다단계 프로세스일 수 있다. 또한, 프로세스는 복수의 하위 프로세스로 분할될 수 있고, 이러한 복수의 하위 프로세스의 개별 하위 프로세스는 공통의 단계를 공유하거나 공유하지 않을 수 있다. 여기서, "단계"는 미리 정한 결과를 달성하기 위해 취해지는 조치를 지칭할 수 있다.
도 4에서 점선으로 나타낸 바와 같이, 도 4의 실시형태의 방법(4000)은 반도체 기판을 물에 노출시키는 프로세스(4200) 이전에 반도체 기판을 세정하는 것(4100)을 선택적으로 포함할 수 있다. 다른 실시형태에서, 제3 양태에 따른 방법은 반도체 기판을 세정하는 것을 포함할 수 있거나 포함하지 않을 수 있다. 예를 들면, 일부의 실시형태에서, 미리 세정한 반도체 기판을 사용할 수 있다.
도 4의 실시형태에서, 반도체 기판을 세정하는 프로세스(4100)는 습식 세정(4110) 단계, 예를 들면, 염산(HCl) 습식 세정 단계 및/또는 이소프로판올(IPA) 습식 세정 단계를 포함할 수 있다. 일반적으로, 습식 세정 단계를 활용하면 반도체 구조를 형성하는 방법의 확장성이 증대된다. 다른 실시형태에서, 반도체 기판을 세정하는 프로세스는 임의의 적절한 단계(들), 예를 들면, 하나 이상의 습식 세정 단계를 포함할 수 있다. 반도체 기판을 세정하는 프로세스가 하나 이상의 습식 세정 단계를 포함하는 실시형태에서, 상기 하나 이상의 습식 세정 단계는 임의의 적절한 습식 세정 단계(들), 예를 들면, HCl 습식 세정 단계, 및/또는 IPA 습식 세정 단계, 및/또는 암모늄 수산화물(NH4OH), 및/또는 황산(H2SO4) 습식 세정 단계를 포함할 수 있다. 일반적으로, 상이한 유형의 세정 프로시저를 활용하면 반도체 기판 상에 형성되는 결정질 입자의 형상, 및/또는 크기, 및/또는 면수 밀도(areal number density)에 영향을 줄 수 있다.
다시 도 4에서 점선으로 표시된 바와 같이, 도 4의 실시형태의 방법(4000)은 선택적으로 적어도 5 분의 지속시간(tAP)을 갖는 어닐링 기간(AP) 동안 200 ℃ 내지 1200 ℃의 어닐링 온도 범위(ΔT) 내에서 입자의 온도(Tp)를 유지함으로써 입자를 어닐링하는 것(4300)을 더 포함할 수 있다. 일반적으로, 입자의 어닐링은 상기 입자 내의 13족 후전이 금속 산화물의 양을 증가시킬 수 있다. 다른 실시형태에서, 제3 양태에 따른 방법은 입자를 어닐링하는 것을 포함하거나 포함하지 않을 수 있다. 제3 양태에 따른 방법이 입자를 어닐링하는 것을 포함하는 다른 실시형태에서, ΔT는, 예를 들면, 220 ℃ 내지 1100 ℃, 250 ℃ 내지 1000 ℃, 270 ℃ 내지 900 ℃, 300 ℃ 내지 850 ℃, 320 ℃ 내지 800 ℃, 340 ℃ 내지 750 ℃, 360 ℃ 내지 700 ℃, 380 ℃ 내지 650 ℃, 또는 400 ℃ 내지 600 ℃의 범위일 수 있다. 상기 실시형태에서, AP는 임의의 적절한 tAP, 예를 들면, 적어도 5 분, 또는 적어도 5 분, 적어도 10 분, 적어도 15 분, 적어도 20 분, 적어도 25 분, 적어도 30 분, 적어도 35 분, 적어도 40 분, 적어도 45 분, 적어도 50 분, 적어도 55 분, 또는 적어도 60 분의 tAP를 가질 수 있다.
도 4의 실시형태에서, 입자를 어닐링하는 프로세스(4300)는 선택적으로 진공 체임버 내의 총 압력(ptot)이 AP 동안에 1x10-3 밀리바(mbar)의 최대 총 압력(pmax tot) 미만으로 유지되도록 AP 동안에 진공 체임버 내에 반도체 기판을 유지하는 것(4310)을 포함할 수 있다. 다른 실시형태에서, 제3 양태에 따른 방법은 진공 체임버 내에 반도체 기판을 유지하는 것을 포함하거나 포함하지 않을 수 있다. 다른 실시형태에서, ptot는 임의의 적절한 pmax tot 미만, 예를 들면, 1x10-3 mbar의 pmax tot 미만, 또는 5x10-4 mbar의 pmax tot 미만, 또는 1x10-4 mbar의 pmax tot 미만, 또는 5x10-5 mbar의 pmax tot 미만, 또는 1x10-5 mbar의 pmax tot 미만, 또는 5x10-6 mbar의 pmax tot 미만, 또는 2x10-6 mbar의 pmax tot 미만에 유지될 수 있다.
일 실시형태에서, 제3 양태에 따른 방법은 도 4의 실시형태의 방법(4000)의 프로세스에 대응하는 프로세스를 구현하는 단계를 포함한다. 다른 실시형태에서, 제3 양태에 따른 방법은 도 4의 실시형태의 방법(4000)의 반도체 기판을 물에 노출시키는 프로세스(4200)에 대응하는 프로세스를 구현하는 단계를 포함할 수 있다.
일반적으로, 방법(4000)의 프로세스 중 임의의 프로세스에 대응하는 프로세스를 구현하는 제3 양태에 따른 방법의 단계는 고정된 순서로 실행될 필요는 없다. 그러나, 방법(4000)의 반도체 기판을 세정하는 프로세스(4100)에 대응하는 프로세스를 구현하는 임의의 단계는 일반적으로 반도체 기판을 물에 노출시키는 프로세스(4200)에 대응하는 프로세스를 구현하는 단계 전에 실행되며, 방법(4000)의 반도체 기판을 물에 노출시키는 프로세스(4200)에 대응하는 프로세스를 구현하는 임의의 단계는 일반적으로 반도체 기판을 진공 체임버 내에 유지하는 프로세스(4310)에 대응하는 프로세스를 구현하는 단계 전에 실행된다.
일반적으로, 제3 양태에 따른 방법은 도 4의 실시형태의 방법(4000)과 관련하여 개시되지 않은 임의의 수의 추가의 프로세스 또는 단계를 포함할 수 있다.
위에서 기술한 제 3 양태의 실시형태들은 서로 조합하여 사용될 수 있다는 것을 이해해야 한다. 여러 개의 실시형태를 함께 조합하여 추가의 실시형태를 형성할 수 있다.
이하에서 다수의 실시례를 상세히 설명한다.
제1 실시례에서, 도 5a의 전자 현미경사진에서 묘사된 제1 반도체 구조(5001) 및 도 5b의 전자 현미경사진에서 묘사된 제2 반도체 구조(5002)가 형성되었다.
제1 반도체 구조(5001)는 결정질 GaAs 반도체 기판을 제공하고, HCl 및 IPA를 사용하여 반도체 기판을 세정하고, 반도체 기판에 화학적으로 결합된 결정질 입자를 형성하기 위해 30 분의 tIP를 갖는 IP 동안 80 ℃의 TH2O의 물에 반도체 기판을 노출시킴으로써 형성된다. 제1 반도체 구조(5001)는 또한 30 분의 tAP를 갖는 AP 동안 입자의 Tp를 350 ℃에 유지함으로써 어닐링되었다.
제2 반도체 구조(5002)는 제1 반도체 구조(5001)의 반도체 기판과 동일한 반도체 기판을 제공하고, 제1 반도체 구조(5001)의 반도체 기판과 유사하게 HCl 및 IPA를 사용하여 반도체 기판을 세정하고, 30 분의 tIP를 갖는 IP 동안 50 ℃의 TH20의 물에 반도체 기판을 노출시킴으로써 형성되었다.
도 5a 및 도 5b에서 명확하게 볼 수 있는 바와 같이, 제2 반도체 구조(5002)의 경우에는 입자 성장이 감소하는 것이 관찰되었다. 이러한 입자 성장의 감소는 낮은 TH2O에 기인된 것일 수 있다.
에너지 분산 X선 분광분석(EDS) 측정을 수행하여 제1 반도체 구조(5001)의 입자의 원소 조성을 결정하였다. 측정에 기초하면 입자는 본질적으로 Ga 및 O로 구성되어 있었다.
더 나아가, 제1 반도체 구조(5001)의 입자가 받는 어닐링 프로세스의 효과를 결정하기 위해 제1 반도체 구조(5001)를 형성하는 데 사용된 방법과 유사한 방법을 사용하여 추가의 반도체 구조를 형성하였다. 그러나, 제1 반도체 구조(5001)와 반대로 추가의 반도체 구조는 반도체 기판을 물에 노출시키는 프로시저 후에 어닐링되지 않았다.
제1 반도체 구조(5001)의 입자의 결정질 구조 및 추가의 반도체 구조의 반도체 기판 상에 형성된 입자의 결정질 구조를 결정하기 위해 X선 회절(XRD) 측정을 수행하였다. 그 결과, 제1 반도체 구조(5001)의 입자는 결함-스피넬-구조의 γ-Ga2O3를 포함하고, 반면에 추가의 반도체 구조의 반도체 기판 상의 입자는 GaOOH를 포함하였다.
제2 실시례에서, 도 6b의 전자 현미경사진에서 묘사된 제3 반도체 구조(6003)는 결정질 GaAs 반도체 기판을 제공하고, 이 반도체 기판을 HCl 및 IPA를 사용하여 세정하고, 이 반도체 기판을 150 분의 tIP를 갖는 IP 동안 80 ℃의 TH2O의 물에 노출시켜 반도체 기판에 화학적으로 결합된 결정질 입자를 형성함으로써 형성하였다.
제3 반도체 구조(6003)는 제1 실시례의 제1 반도체 구조(5001)를 형성하는 데 사용된 방법과 유사한 방법을 사용하여 형성하였다. 그러나, 제3 반도체 구조(6003)는 더 긴 IP 동안 초순수 물에 노출되었고, 어닐링되지 않았다. 제1 반도체 구조(5001)는 도 6a에 예시되어 있다.
도 6a 및 도 6b에서 명확하게 볼 수 있는 바와 같이, 제3 반도체 구조(6003)의 경우에는 입자 크기의 증가가 관찰되었다. 이러한 입자 크기의 증가는 긴 IP에 기인된 것일 수 있다.
더 나아가, 포토루미네슨스 측정 및 광 반사율 측정을 사용하여 제3 반도체 구조(6003)의 결정질 GaAs 반도체 기판의 광학적 특성에 미치는 제3 반도체 구조(6003)의 입자의 영향을 평가하였다. 측정 중에, 천연 산화물 층으로 코팅된 결정질 GaAs 반도체 기판을 참조 샘플로 사용하였다. 그 결과에 기초하여, 입자는 측정된 포토루미네슨스의 강도를 약 850 nm의 파장에서 약 8배로 증가시키고, 반사율을, 예를 들면, 550 nm의 파장에서 약 37 %로부터 약 24 %로 참조 샘플의 측정된 포토루미네슨스 및 반사율과 각각 비교하여 거의 반만큼 감소시켰다.
제3 실시례에서, 도 7b의 전자 현미경사진에서 묘사된 제4 반도체 구조(7004)는 결정질 GaAs 반도체 기판을 제공하고, HCl 및 IPA를 사용하여 반도체 기판을 세정하고, 120 분의 tIP를 갖는 IP 동안 100 ℃의 TH2O의 물에 반도체 기판을 노출시켜 이 반도체 기판에 화학적으로 결합된 결정질 입자를 형성함으로써 형성되었다.
제4 반도체 구조(7004)는 제2 실시례의 제3 반도체 구조(6003)를 형성하는 데 사용된 방법과 유사한 방법을 사용하여 형성하였다. 그러나, 제4 반도체 구조(7004)는 더 높은 TH2O로 형성되었다. 제3 반도체 구조(6003)는 도 7a에 예시되어 있다.
입자에 더하여, 제4 반도체 구조(7004)는 반도체 기판을 피복하는 거친 비정질 코팅을 포함하였다. 또한, 제3 반도체 구조(6003)와는 반대로, 입자는 반도체 기판의 표면의 상당 부분이 입자가 없도록 반도체 기판의 표면의 전체에 불균일하게 분산되어 있다.
제4 실시례에서, 도 8a 및 도 8b의 전자 현미경사진에서 묘사된 제5 반도체 구조(8005)는 결정질 InAs 반도체 기판을 제공하고, 이 반도체 기판을 HCl 및 IPA를 사용하여 세정하고, 이 반도체 기판을 120 분의 tIP를 갖는 IP 동안 70 ℃의 TH2O의 물에 노출시켜 반도체 기판에 화학적으로 결합된 결정질 입자를 형성함으로써 형성되었고, 입자는 정육면체 형상을 갖는다.
EDS 측정을 수행하여 제5 반도체 구조(8005)의 입자의 원소 조성을 결정하였다. 측정에 기초하면, 입자는 In 및 O 둘 모두를 포함하였다.
더 나아가, 입자 성장에 미치는 TH2O 변화의 영향을 결정하기 위해 2개의 추가의 반도체 구조 샘플이 형성되었고, 그 중 하나는 60 ℃의 TH2O를 사용하여 형성되었고, 그 중 다른 하나는 80 ℃의 TH2O를 사용하여 형성되었다. 2 개의 추가의 반도체 구조 샘플의 경우에는 둘 모두 입자 성장이 상당히 감소된 것이 관찰되었다.
제5 실시례에서, 도 9의 전자 현미경사진에서 묘사된 제6 반도체 구조(9006)는 결정질 GaAs 반도체 기판을 제공하고, 이 반도체 기판을 HCl 및 IPA를 사용하여 세정하고, 이 반도체 기판을 30 분의 tIP를 갖는 IP 동안 80 ℃의 TH2O의 물에 노출시켜 반도체 기판에 화학적으로 결합된 결정질 입자를 형성하고, 입자의 Tp를 40 분의 tAP를 갖는 AP 동안 400 ℃에 유지함으로써 입자를 어닐링하고, 진공 체임버 내의 ptot가 AP 동안 1x10-3 mbar의 pmax tot 미만에 유지되도록 반도체 기판을 AP 동안 진공 체임버 내에 유지함으로써 형성되었다. 그 결과 얻어진 다결정질 입자는 뾰족하고 들쭉날쭉한 형상을 갖는 것으로 관찰되었다.
제6 실시례에서, 또 하나의 반도체 구조는 n형 GaAs 에미터 층, 이 에미터 층 상의 갈륨 인듐 인화물(GaInP) 감금 층, 이 감금 층 상의 GaAs로 형성된 제1 장벽층, 이 제1 장벽층 상의 갈륨 인듐 비소(GaInAs) 양자 우물 층, 이 양자 우물 층 상의 GaAs로 형성된 제2 장벽층을 포함하는 반도체 기판을 제공하고, 이 반도체 기판을 30 분의 tIP를 갖는 IP 동안 80 ℃의 TH2O의 물에 노출시켜 반도체 기판에 화학적으로 결합된 결정질 입자를 형성함으로써 형성되었다. 결정질 입자의 형성 후에 제6 실시례의 반도체 기판은 이러한 입자를 포함하지 않는 유사한 참조 샘플에 비해 포토루미네슨스가 증가하고 가시광 반사율이 감소하였다. 포토루미네슨스 강도의 증가 및 반사율의 감소는 입자가 형성된 지 2주 후에도 관찰되었다.
제7 실시례에서, 또 다른 반도체 구조는 반도체 기판을 150 분의 tIP를　갖는 IP 동안 80 ℃의　ＴＨ２Ｏ의　물에　노출시켜　반도체 기판에　화학적으로 결합된　결정질 입자를　형성하기　전에　GaAs 반도체 기판을　기계적으로 연마함으로써　형성되었다． GaAs 반도체 기판을　기계적으로 연마하는　프로세스로　인해，　결정질　입자는　반도체 기판의　마모되지　않은　부분　상에는　더　높은　표면　밀도로　형성되었고，　반도체 기판의　마모된　부분　상에는　상당히　더　낮은　표면　밀도로　형성되었다． 다른 실시형태에서, 13족 후전이 금속 원소 및 비화물을 포함하는 결정질 III-V 반도체 기판, 및 이 반도체 기판에 화학적으로 결합된 13족 후전이 금속 원소 및 산소를 포함하는 결정질 입자를 포함하는 반도체 구조를 형성하는 방법은 반도체 기판을 물에 노출시키는 프로세스 전에 반도체 기판을 기계적으로 연마하는 것을 포함할 수 있거나 포함하지 않을 수 있다.
제8 실시례에서, 또 하나의 반도체 구조는 반도체 기판을 150 분의 tIP를 갖는 IP 동안 80 ℃의 TH2O의 물에 노출시켜 반도체 기판에 화학적으로 결합된　결정질 입자를 형성하기 전에 GaAs 반도체 기판을 아르곤(Ar) 이온 스퍼터링에 노출시킴으로써 형성되었다. 이온 스퍼터링은, 예를 들면, 실온에서 실시될 수 있다. 또한 350 ℃와 같은 고온을 이용해도 나노결정 밀도는 동일한 것으로 밝혀졌다. 반도체 기판을 이온 스퍼터링에 노출시키는 프로세스로 인해, 결정질 입자는 반도체 기판 상에 더 낮은 표면 밀도로 형성되었다. 다른 실시형태에서, 13족 후전이 금속 원소 및 비화물을 포함하는 결정질 III-V 반도체 기판, 및 이 반도체 기판에 화학적으로 결합된 13족 후전이 금속 원소 및 산소를 포함하는 결정질 입자를 포함하는 반도체 구조를 형성하는 방법은 반도체 기판을 물에 노출시키는 프로세스 전에 반도체 기판을 Ar 이온 스퍼터링과 같은 이온 스퍼터링에 노출시키는 것을 포함할 수 있거나 포함하지 않을 수 있다.
추가의 실시례
이하에서는 다양한 유리한 결과가 달성될 수 있는 추가의 실시례 및 그 추가의 특징이 제시된다.
추가의 실시례 1.
이하의 프로세스에 의해 나노결정의 크기를 감소시키고 그 밀도를 증가시킬 수 있다는 것이 밝혀졌다. GaAs를 먼저 HCl+IPA로 3 분 동안 화학 세정하고, 다음에 80 ℃에서 150 분 동안 HW 처리를 실시하고, 다음에 나노결정을 연마한다. 연마 후에 동일한 샘플에 두 번째의 화학 세정 및 HW를 적용한다.
나노결정을 제거하기 위한 연마는 더 작은 입자를 형성하는 데 중요한 요소가 될 수 있다. 기계적 제거 중에 기존의 나노결정이 파괴되면 제2 HW 처리 중에 더 작은 나노결정(나노 와이어)의 성장을 위한 새로운 핵이 형성될 수 있다. 화학 세정 단계는 생략될 수 있다.
추가의 실시례 2.
HW 내의 As의 양은 나노결정의 성장에 영향을 미칠 수 있다. As의 농도가 높을수록 성장이 적을 수 있다. 예를 들면, HW에서 As 농도 범위를 0.012-0.026 mg/ml로 하고, As 농도가 높은 물에서 80 ℃에서 150 분 동안 HW 처리를 실시하면 유리한 결과를 얻을 수 있다.
추가의 실시례 3.
화학 세정 -> 80 ℃에서 150 분 동안 HW -> 나노결정 연마 -> IPA에 나노결정 저장의 순서로 샘플의 기판 상에 더 작은 나노구조를 성장시킬 수 있는 것으로 밝혀졌다. 다음에 다른 샘플로부터 채취한 나노결정을 함유한 IPA 내에 샘플을 침지시킴으로써 프로세스를 계속한다. 다음에 제2 샘플을 HW 처리하였다. 그러면 샘플의 SEM 이미지에서 볼 수 있는 바와 같이 더 작은 나노결정이 기판 상에 성장할 수 있다.
선택적으로, 위에서 설명한 프로세스에서, 나노결정+IPA 내에 침지하기 전에 GaAs 기판을 세정하여 GaAs 기판 상에 더 작은 나노결정의 형성을 촉진할 수 있다.
추가의 실시례 4.
80 ℃에서 150 분 동안 HW 처리하기 전에 실온에서 20 초 동안 H2O2:암모니아(20:1)의 화학적 전처리를 사용하면 기판 상에 비소 산화물 나노결정이 형성될 수 있다.
추가의 실시례 5.
GaOOH 나노결정을 UHV 가열하고 그 상이 Ga2O3로 변화된 후의 나노결정의 형태 및 밀도는 UHV 가열 전의 것과 동일할 수 있다.
이는 450 ℃에서 4 시간 동안 UHV 가열 후의 GaAs 45의 SEM 이미지에서 확인되었다. 이 샘플은 IPA+HCl 세정된 후에 UHV 가열 전에 80 ℃에서 150 분 동안 HW 처리된 GaAs 기판이었다.
기술의 진보에 따라 본 발명의 기본적인 아이디어를 다양한 방식으로 구현할 수 있다는 것은 당업자에게 명백하다. 따라서 본 발명 및 그 실시형태는 위에서 설명한 실시례에 한정되지 않고, 대신에 청구범위 내에서 변경될 수 있다.
위에서 설명한 이점 및 장점은 하나의 실시형태와 관련되거나 여러 실시형태와 관련될 수 있다는 것을 이해할 것이다. 실시형태는 언급된 문제의 일부 또는 전부를 해결하는 것 또는 언급된 이점 및 장점의 일부 또는 전부를 갖는 것에 한정되지 않는다.
본 명세서에서 "포함하다"라는 용어는 하나 이상의 추가의 특징 또는 행위의 존재를 배제하지 않고 후속 특징(들) 또는 행위(들)을 포함한다는 의미로 사용된다. 또한 '어떤' 항목에 대한 언급은 이들 항목 중 하나 이상을 지칭하는 것으로 이해될 것이다.
d⊥ min 투영 최소 직경
dave min 평균 투영 최소 직경
wave 평균 결정화도
IP 침지 기간
tIP 침지 기간의 지속시간
TH2O 수온
Tp 입자의 온도
ΔT 어닐링 온도 범위
AP 어닐링 기간
tAP 어닐링 기간의 지속시간
ptot 총 압력
pmax tot 최대 총 압력
1000 반도체 구조
1100 반도체 기판
1200 입자
1300 코팅
2000 반도체 구조
2100 반도체 기판
2200 입자
3000 반도체 디바이스
3100 반도체 웨이퍼
3110 도너 도핑층
3120 고유층
3130 억셉터 도핑층
3200 입자
3300 코팅
3401 제1 금속 접촉부
3402 제2 금속 접촉부
4000 방법
4100 반도체 기판을 세정함
4110 습식 세정
4200 반도체 기판을 물에 노출시킴
4300 입자를 어닐링함
4310 진공 체임버 내에 반도체 기판을 유지함
5001 제1 반도체 구조
5002 제2 반도체 구조
6003 제3 반도체 구조
7004 제4 반도체 구조
8005 제5 반도체 구조
9006 제6 반도체 구조

Claims (25)

  1. 반도체 구조(1000)로서,
    - 결정질 III-V 반도체 기판(1100) - 상기 반도체 기판(1100)은 13족 후전이 금속 원소 및 비화물(As)을 포함함 -; 및
    - 상기 반도체 기판(1100)에 화학적으로 결합된 결정질 입자(1200)를 포함하며, 상기 입자(1200)는 13족 후전이 금속 원소 및 산소(O)를 포함하는, 반도체 구조.
  2. 제1항에 있어서,
    상기 입자(1200)는 산화 갈륨(Ga2O3); 및/또는 산화 인듐(In2O3)과 같은 하나 이상의 13족 후전이 금속 산화물을 포함하는, 반도체 구조.
  3. 제1항 또는 제2항에 있어서,
    상기 입자(1200)는 산화 갈륨 수산화물(GaOOH); 및/또는 산화 인듐 수산화물(InOOH)과 같은 하나 이상의 13족 후전이 금속 산화물 수산화물을 포함하는, 반도체 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판(1100)은 갈륨(Ga) 및/또는 인듐(In)을 포함하는, 반도체 구조.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 기판(1100)은 갈륨 비소(GaAs), 또는 인듐 비소(InAs)와 같은 III-V 화합물 반도체를 포함하고, 및/또는 상기 반도체 기판(1100)은 인듐 갈륨 비소(InGaAs)와 같은 III-V 반도체 합금을 포함하는, 반도체 구조.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 입자(1200)는 가늘고 긴 형상, 정육면체 형상, 또는 뾰족하고 들쭉날쭉한 형상을 갖는, 반도체 구조.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 입자(1200)는 상기 반도체 기판(1100) 상에 랜덤으로 배향되는, 반도체 구조.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 입자(1200)는 10 nm 이상, 20 nm 이상, 30 nm 이상, 40 nm 이상, 50 nm 이상, 60 nm 이상, 70 nm 이상, 80 nm 이상, 90 nm 이상, 100 nm 이상, 110 nm 이상, 120 nm 이상, 130 nm 이상, 140 nm 이상, 150 nm 이상, 160 nm 이상, 170 nm 이상, 180 nm 이상, 190 nm 이상, 또는 200 nm 이상, 및/또는 1 μm 이하, 2 μm 이하, 3 μm 이하, 4 μm 이하, 5 μm 이하, 6 μm 이하, 7 μm 이하, 8 μm 이하, 9 μm 이하, 또는 10 μm 이하의 평균 투영 최소 직경(average projected minimum diameter)을 갖는, 반도체 구조.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 입자(1200)는 40 m% 이상, 45 m% 이상, 55 m% 이상, 60 m% 이상, 65 m% 이상, 70 m% 이상, 75 m% 이상, 80 m% 이상, 85 m% 이상, 90 m% 이상, 또는 95 m% 이상의 평균 결정화도(wave)를 갖는, 반도체 구조.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체 구조(1000)는 상기 반도체 기판(1100) 상에 코팅(1300)을 포함하고, 상기 코팅(1300)은 산소(O), 상기 13족 후전이 금속 원소, 및 비화물(As)을 포함하는, 반도체 구조.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 구조(1000)는 제13항에 따른 방법(4000)에 의해 얻을 수 있는, 반도체 구조.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 반도체 구조(1000)를 포함하는, 반도체 디바이스(3000).
  13. 13족 후전이 금속 원소 및 비화물(As)을 포함하는 결정질 III-V 반도체 기판, 및 상기 13족 후전이 금속 원소 및 산소(O)를 포함하고 상기 반도체 기판에 화학적으로 결합된 결정질 입자를 포함하는 반도체 구조를 형성하기 위한 방법(4000)으로서,
    - 상기 입자를 형성하기 위해 적어도 2 분의 지속시간(tIP)을 갖는 침지 기간(IP) 동안 40 ℃를 초과하는 수온(TH2O)의 물에 상기 반도체 기판을 노출시키는 프로세스(4200)를 포함하는, 반도체 구조의 형성 방법.
  14. 제13항에 있어서,
    상기 방법(4000)은 상기 반도체 기판을 물에 노출시키는 프로세스(4200) 전에 상기 반도체 기판을 세정하는 프로세스(4100)를 포함하는, 반도체 구조의 형성 방법.
  15. 제14항에 있어서,
    상기 반도체 기판을 세정하는 프로세스(4100)는 습식 세정(4110) 단계를 포함하는, 반도체 구조의 형성 방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 방법(4000)은 적어도 5 분의 지속시간(tAP)을 갖는 어닐링 기간(AP) 동안 200 ℃ 내지 1200 ℃의 어닐링 온도 범위(ΔT) 내에서 입자의 온도(Tp)를 유지함으로써 상기 입자를 어닐링하는 프로세스(4300)를 포함하는, 반도체 구조의 형성 방법.
  17. 제16항에 있어서,
    상기 어닐링 온도 범위(ΔT)는 220 ℃ 내지 1100 ℃, 250 ℃ 내지 1000 ℃, 270 ℃ 내지 900 ℃, 300 ℃ 내지 850 ℃, 320 ℃ 내지 800 ℃, 340 ℃ 내지 750 ℃, 360 ℃ 내지 700 ℃, 380 ℃ 내지 650 ℃, 또는 400 ℃ 내지 600 ℃인, 반도체 구조의 형성 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 어닐링 기간(AP)의 지속시간(tAP)은 적어도 5 분, 적어도 10 분, 적어도 15 분, 적어도 20 분, 적어도 25 분, 적어도 30 분, 적어도 35 분, 적어도 40 분, 적어도 45 분, 적어도 50 분, 적어도 55 분, 또는 적어도 60 분인, 반도체 구조의 형성 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 입자를 어닐링하는 프로세스(4300)는 진공 체임버 내의 총 압력(ptot)이 상기 어닐링 기간(AP) 동안 1x10-3 mbar의 최대 총 압력(pmax tot) 미만으로 유지되도록 상기 어닐링 기간(AP) 동안 상기 진공 체임버 내에 상기 반도체 기판을 유지하는 것(4310)을 포함하는, 반도체 구조의 형성 방법.
  20. 제19항에 있어서,
    상기 최대 총 압력(pmax tot)은 5Х10-4 mbar, 또는 1x10-4 mbar, 또는 5Х10-5 mbar, 또는 1Х10-5 mbar, 또는 5Х10-6 mbar, 또는 2Х10-6 mbar인, 반도체 구조의 형성 방법.
  21. 제13항 내지 제20항 중 어느 한 항에 있어서,
    상기 수온(TH2O)은 42 ℃ 이상, 45 ℃ 이상, 47 ℃ 이상, 50 ℃ 이상, 52 ℃ 이상, 55 ℃ 이상, 57 ℃ 이상, 60 ℃ 이상, 62 ℃ 이상, 65 ℃ 이상, 70 ℃ 이상, 또는 75 ℃ 이상 및/또는 100 ℃ 이하, 98 ℃ 이하, 95 ℃ 이하, 90 ℃ 이하, 85 ℃ 이하인, 반도체 구조의 형성 방법.
  22. 제13항 내지 제21항 중 어느 한 항에 있어서,
    상기 침지 기간(IP)의 지속시간(tIP)은 3 분 이상, 5 분 이상, 7 분 이상, 10 분 이상, 12 분 이상, 15 분 이상, 17 분 이상, 20 분 이상, 22 분 이상, 25 분 이상, 30 분 이상, 40 분 이상, 50 분 이상, 또는 60 분 이상 및/또는 72 시간 이하, 60 시간 이하, 48 시간 이하, 36 시간 이하, 24 시간 이하, 12 시간 이하, 10 시간 이하, 8 시간 이하, 6 시간 이하, 5 시간 이하, 4 시간 이하, 또는 3 시간 이하인, 반도체 구조의 형성 방법.
  23. 제13항 내지 제23항 중 어느 한 항에 있어서,
    상기 방법은 상기 반도체 기판을 물에 노출시키는 프로세스 전에 상기 반도체 기판을 기계적으로 연마하는 것을 포함하는, 반도체 구조의 형성 방법.
  24. 제13항 내지 제23항 중 어느 한 항에 있어서,
    상기 방법은 상기 반도체 기판을 물에 노출시키는 프로세스 전에 상기 반도체 기판을 이온 스퍼터링(ion sputtering)에 노출시키는 것을 포함하는, 반도체 구조의 형성 방법.
  25. 제13항 내지 제24항 중 어느 한 항에 있어서,
    상기 반도체 구조는 제1항에 따른 반도체 구조(1000)인, 반도체 구조의 형성 방법.
KR1020247002560A 2021-06-23 2022-06-22 반도체 구조, 반도체 디바이스, 및 방법 KR20240024982A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FI20215741 2021-06-23
FI20215741A FI130559B (en) 2021-06-23 2021-06-23 Semiconductor structure, semiconductor device and method
PCT/FI2022/050459 WO2022269139A1 (en) 2021-06-23 2022-06-22 Semiconductor structure, semiconductor device, and method

Publications (1)

Publication Number Publication Date
KR20240024982A true KR20240024982A (ko) 2024-02-26

Family

ID=82492774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247002560A KR20240024982A (ko) 2021-06-23 2022-06-22 반도체 구조, 반도체 디바이스, 및 방법

Country Status (9)

Country Link
US (1) US20240321590A1 (ko)
EP (1) EP4360121A1 (ko)
JP (1) JP2024528477A (ko)
KR (1) KR20240024982A (ko)
AU (1) AU2022297769A1 (ko)
CA (1) CA3221889A1 (ko)
FI (1) FI130559B (ko)
TW (1) TW202316485A (ko)
WO (1) WO2022269139A1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102144004B (zh) * 2008-09-04 2014-11-26 巴斯夫欧洲公司 改性颗粒及包含所述颗粒的分散体
KR101275856B1 (ko) * 2011-06-21 2013-06-18 한국과학기술연구원 금속 산화물 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터 제조 방법
US9608146B2 (en) * 2014-04-09 2017-03-28 The United States Of America, As Represented By The Secretary Of The Navy Method for fabrication of copper-indium gallium oxide and chalcogenide thin films

Also Published As

Publication number Publication date
AU2022297769A1 (en) 2023-12-21
WO2022269139A1 (en) 2022-12-29
FI20215741A1 (en) 2022-12-24
CA3221889A1 (en) 2022-12-29
US20240321590A1 (en) 2024-09-26
EP4360121A1 (en) 2024-05-01
JP2024528477A (ja) 2024-07-30
FI130559B (en) 2023-11-21
TW202316485A (zh) 2023-04-16

Similar Documents

Publication Publication Date Title
Najim et al. Effect Cd doping on the structural and optical properties of ZnO Thin Films
Kumar et al. Physics and chemistry of CdTe/CdS thin film heterojunction photovoltaic devices: fundamental and critical aspects
Panigrahy et al. Post Annealing Effects on $\text {Er} _ {2}\text {O} _ {3} $ Nanowire Arrays for Improved Photodetection
Suresh et al. IDC golf-ball structured thin films: preparation, characterization and photodiode properties
Pedapudi et al. High temperature annealing on vertical pn junction p-NiO/n-β-Ga2O3 nanowire arrays for high performance UV photodetection
Yu et al. The study of optical-electrical properties of ZnO (AZO)/Si heterojunction
Fukuda et al. Physical and electrical properties of Ge-implanted SiO 2 films
KR20240024982A (ko) 반도체 구조, 반도체 디바이스, 및 방법
Hasoon et al. Fabrication of nanostructure CdS thin film on nanocrystalline porous silicon
KR102255210B1 (ko) 표면 모폴리지 제어 및 광전 특성이 향상된 산화아연계 p-n 이종접합 구조체 및 이의 제조방법
RU2370854C1 (ru) СПОСОБ ПОЛУЧЕНИЯ НИТРИДНОЙ ПЛЕНКИ НА ПОВЕРХНОСТИ ГЕТЕРОСТРУКТУРЫ НА ОСНОВЕ GaSb
Dakhel Influence of Be doping on the characteristics of CdO/p-Si heterojunction for optoresponse applications
Atanassova et al. Effect of active actions on the properties of semiconductor materials and structures
Makhavikou et al. Ion-beam synthesis of zinc-based nanoparticles in Si and SiO 2
Khomchenko et al. White light emission of ZnO-Cu nano-films
Bahar et al. Structural, electrical and optical properties of TiO2 thin film deposited on the Nano porous silicon template
Jeon et al. Effect of an Electrochemically Oxidized ZnO Seed Layer on ZnO Nanorods Grown by using Electrodeposition
Soylu et al. Effect of Doping Thiourea in CdO Thin Films for Electronic Applications
Arif et al. Investigation of new approaches for InGaN growth with high indium content for CPV application
Konakova et al. Transformation of a SiC/por-SiC/TiO 2 structure during rapid thermal annealing
Lavrent’eva et al. Low-temperature molecular beam epitaxy of GaAs: Influence of crystallization conditions on structure and properties of layers
Williams et al. Vapor-liquid-solid growth of cadmium telluride nanowires by close-space-sublimation for photovoltaic applications
Chen et al. Interface properties of ZnO nanotips grown on Si substrates
Hassoni et al. Molarities Concentration Effects On Some Characterization Of (Fe2O3) Thin Film Solar Cell Application
Gezgin et al. Numerical analysis of the thin film solar cell modelled based on In doped CdS semiconductor