KR20240024489A

KR20240024489A - 플립플롭 및 이를 포함하는 스캔 체인 회로

Info

Publication number: KR20240024489A
Application number: KR1020220102505A
Authority: KR
Inventors: 강병곤; 이달희; 양기용; 김민지; 설태중; 양재범
Original assignee: 삼성전자주식회사
Priority date: 2022-08-17
Filing date: 2022-08-17
Publication date: 2024-02-26
Also published as: CN117595835A; TW202410636A; US20240061039A1

Abstract

플립플롭 회로는, 제1 노드에 출력단자가 연결된 선택 회로, 상기 제1 노드와 제2 노드 사이에 연결된 마스터 래치 회로, 및 상기 제2 노드와 상기 플립플롭 회로의 출력단자에 연결된 슬레이브 래치 회로를 포함하고, 상기 선택 회로는 상기 제1 노드에 출력단자가 연결되고, 클럭 신호 또는 상기 제2 노드의 신호에 따라 데이터 신호 또는 스캔 입력 신호를 출력하는 제1 인버터 회로; 상기 제1 인버터의 입력단자가 연결되는 제3 노드; 상기 제3 노드와 전원공급 단자 사이에 직렬로 연결된 제1 내지 제3 P타입 트랜지스터; 상기 제3 노드와 상기 전원공급 단자 사이에 직렬로 연결된 제4 및 제5 P타입 트랜지스터; 상기 제3 노드와 전원접지 단자 사이에 직렬로 연결된 제1 및 제2 N타입 트랜지스터; 및 상기 제3 노드와 상기 전원접지 단자 사이에 직렬로 연결된 제3 및 제4 N타입 트랜지스터를 포함하고, 상기 제1 N타입 트랜지스터와 상기 제5 P타입 트랜지스터의 게이트에는 스캔인에이블 신호가 입력되고, 상기 제4 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트에는 상기 데이터 신호가 입력되고, 상기 제3 P타입 트랜지스터와 상기 제3 N타입 트랜지스터의 게이트에는 반전 스캔 인에이블 신호가 입력되며, 상기 제2 P타입 트랜지스터와 상기 제2 N타입 트랜지스터의 게이트에는 스캔 입력 신호가 입력된다.

Description

플립플롭 및 이를 포함하는 스캔 체인 회로 {FLIP FLOP AND SCAN CHAIN CIRCUIT INCLUDING THE SAME}

본 발명은 플립플롭 및 이를 포함하는 스캔 체인 회로에 관한 것이다.

최근, 모바일 컨버전스(mobile convergence)가 진행됨에 따라 모바일 기기(예를 들어, 스마트폰 등)의 저전력화 기술에 대한 관심이 높아지고 있다. 일반적으로, 모바일 기기는 배터리라는 제한된 전원(power)을 사용하기 때문에, 모바일 기기의 저전력화를 위해서는 효율적인 전원 관리뿐만 아니라, 모바일 기기를 저전력 플립플롭으로 구성된 저전력 칩(chip)으로 설계할 필요가 있다. 저전력 칩을 설계하기 위해 복수의 플립플롭들이 클럭 신호를 공유하는 멀티비트 플립플롭이 제안되었다.

한편, 상기 복수의 플립플롭을 체인 형태로 연결하고, 스캔 입력 신호를 서로 연결된 복수의 플립플롭들을 통해 전달하면서 상기 멀티비트 플립플롭을 일괄적으로 스캔 테스트할 수 있다. 상기 스캔 테스트 시에 어떤 플립플롭이 잘못된 신호를 래치하면 잘못된 신호가 이어진 플립플롭으로 전달되면서 스캔 테스트 결과에 오류를 발생시킬 수 있다.

본 발명은 복수의 플립플롭들을 포함하는 스캔 체인 회로에서, 앞선 플립플롭으로부터 수신된 스캔 입력 신호의 유실을 방지함으로써 스캔 테스트의 신뢰성을 개선하고자 한다.

본 발명의 실시 예에 따른 플립플롭 회로는, 제1 노드에 출력단자가 연결된 선택 회로, 상기 제1 노드와 제2 노드 사이에 연결된 마스터 래치 회로, 및 상기 제2 노드와 상기 플립플롭 회로의 출력단자에 연결된 슬레이브 래치 회로를 포함하고, 상기 선택 회로는 상기 제1 노드에 출력단자가 연결되고, 클럭 신호 또는 상기 제2 노드의 신호에 따라 데이터 신호 또는 스캔 입력 신호를 출력하는 제1 인버터 회로; 상기 제1 인버터의 입력단자가 연결되는 제3 노드; 상기 제3 노드와 전원공급 단자 사이에 직렬로 연결된 제1 내지 제3 P타입 트랜지스터; 상기 제3 노드와 상기 전원공급 단자 사이에 직렬로 연결된 제4 및 제5 P타입 트랜지스터; 상기 제3 노드와 전원접지 단자 사이에 직렬로 연결된 제1 및 제2 N타입 트랜지스터; 및 상기 제3 노드와 상기 전원접지 단자 사이에 직렬로 연결된 제3 및 제4 N타입 트랜지스터를 포함하고, 상기 제1 N타입 트랜지스터와 상기 제5 P타입 트랜지스터의 게이트에는 스캔인에이블 신호가 입력되고, 상기 제4 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트에는 상기 데이터 신호가 입력되고, 상기 제3 P타입 트랜지스터와 상기 제3 N타입 트랜지스터의 게이트에는 반전 스캔 인에이블 신호가 입력되며, 상기 제2 P타입 트랜지스터와 상기 제2 N타입 트랜지스터의 게이트에는 스캔 입력 신호가 입력된다.

본 발명의 실시 예에 따른 플립플롭 회로는, 제1 노드에 출력단자가 연결된 선택 회로, 상기 제1 노드와 제2 노드 사이에 연결된 마스터 래치 회로, 및 상기 제2 노드와 상기 플립플롭 회로의 출력단자 사이에 연결된 슬레이브 래치 회로를 포함하고, 상기 선택 회로는 스캔 인에이블 신호에 따라 데이터 신호 또는 스캔 입력 신호를 출력하는 멀티플렉서; 상기 멀티플렉서의 출력단에 연결된 제3 노드; 상기 제3 노드에 입력단자가 연결되고, 클럭 신호에 따라 상기 제3 노드의 신호의 반전 신호를 출력하는 제1 인버터 회로; 상기 제1 인버터 회로의 출력단에 연결된 제4 노드; 및 상기 제4 노드에 입력단자가 연결되고, 클럭 신호 및 상기 제2 노드의 신호에 따라 상기 제4 노드의 반전 신호를 출력하고, 출력 단자가 상기 제1 노드에 연결되는 제2 인버터 회로를 포함한다.

본 발명의 실시 예에 따른 스캔 체인 회로는, 제1 선택 회로, 제1 마스터 래치 회로 및 제1 슬레이브 래치 회로를 포함하는 제1 플립플롭; 및 제2 선택 회로, 제2 마스터 래치 회로 및 제2 슬레이브 회로를 포함하며, 제2 플립플롭을 포함하고, 상기 제1 및 제2 플립플롭은 클럭 신호를 공유하고, 상기 제2 플립플롭은 상기 클럭 신호가 반전된 제2 클럭 버퍼 신호를 생성하고, 상기 제1 선택 회로는 외부의 제1 스캔 입력 신호가 입력되는 제1 입력단을 포함하고, 상기 제1 슬레이브 래치 회로의 출력단은 상기 제2 선택 회로의 제2 입력단에 연결되며, 상기 제2 선택 회로는 클럭 신호가 로직 로우 상태이고 스캔 인에이블 신호가 로직 하이(H) 상태일 때 상기 제2 입력단에서 입력되는 스캔 입력 신호의 반전 신호를 출력하는 제1 인버터; 상기 제1 인버터의 출력단이 연결되는 제1 노드; 상기 스캔 인에이블 신호가 로직 로우 상태일 때 외부에서 입력되는 데이터 신호의 반전 신호를 상기 제1 노드로 출력하는 제2 인버터; 및 상기 클럭 신호 또는 상기 클럭 버퍼 신호에 기초하여 상기 제1 노드의 출력신호를 반전하여 반전 신호를 상기 제2 마스터 래치 회로의 입력단으로 출력하는 제3 인버터를 포함한다.

본 발명의 실시 예에 따른 스캔 체인 회로는, 제1 선택 회로, 제1 마스터 래치 회로 및 제1 슬레이브 래치 회로를 포함하는 제1 플립플롭; 및 제2 선택 회로, 제2 마스터 래치 회로 및 제2 슬레이브 회로를 포함하며, 제2 플립플롭을 포함하고, 상기 제1 및 제2 플립플롭은 클럭 신호를 공유하고, 상기 제2 플립플롭은 상기 클럭 신호가 반전된 제2 클럭 버퍼 신호를 생성하고, 상기 제1 선택 회로는 외부의 제1 스캔 입력 신호가 입력되는 제1 입력단을 포함하고, 상기 제1 슬레이브 래치 회로의 출력단은 상기 제2 선택 회로의 제2 입력단에 연결되며, 상기 제2 선택 회로는 스캔 인에이블 신호에 기초하여 외부에서 입력되는 데이터 신호 또는 상기 제2 입력단에서 입력되는 스캔 입력 신호의 반전 신호를 선택적으로 출력하는 멀티플렉서; 상기 클럭 신호가 로직 로우 상태일 때 상기 멀티플렉서로부터 출력된 신호의 반전 신호를 출력하는 제1 인버터; 및 상기 클럭 신호 또는 상기 클럭 버퍼 신호에 기초하여 상기 제1 인버터로부터 출력된 신호의 반전 신호를 상기 제2 마스터 래치 회로의 입력단으로 출력하는 제2 인버터를 포함한다.

본 발명의 실시 예에 따른 스캔 체인 회로는 복수의 플립플롭들을 포함하는 스캔 체인 회로에서, 앞선 플립플롭으로부터 수신된 스캔 입력 신호의 유실을 방지함으로써 스캔 테스트의 신뢰성을 개선할 수 있다.

본 발명의 실시 예에 따른 플립플롭은 스캔 테스트 여부를 선택하는 선택 회로에서 클럭 신호 및 클럭 버퍼 신호에 응답하여 신호를 출력하는 인버터 회로의 입력단에 클럭 신호에 응답하여 신호를 출력하는 인버터 회로를 더 포함함으로써 클럭 버퍼 신호의 느린 토글링으로 인한 신호 유실을 방지할 수 있다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 실시 예에 따른 멀티비트 플립플롭 그룹을 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스캔 체인 회로를 구비한 집적 회로를 나타내는 블록도이다.
도 3은 본 발명의 실시 예에 따른 멀티비트 플립플롭을 나타내는 블록도이다.
도 4는 도 3의 멀티비트 플립플롭에 포함된 하나의 플립플롭을 나타내는 블록도이다.
도 5는 본 발명의 실시 예에 따라 제1 및 제2 플립플롭을 포함하는 멀티비트 플립플롭을 나타내는 블록도이다.
도 6은 본 발명의 실시 예에 따른 제1 플립플롭을 나타내는 회로도이다.
도 7은 본 발명의 실시 예에 따른 제2 플립플롭을 나타내는 회로도이다.
도 8a 내지 도 8d는 본 발명의 실시 예와는 다른 비교예에 따른 플립플롭들 간의 테스트 신호 전달을 설명하기 위한 도면들이다.
도 9a 내지 도 9d는 본 발명의 실시 예에 따른 플립플롭들 간의 테스트 신호 전달을 설명하기 위한 도면들이다.
도 10 내지 도 12는 본 발명의 실시 예들에 따른 제2 플립플롭을 나타내는 회로도들이다.
도 13은 본 발명의 실시 예에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 멀티비트 플립플롭 그룹을 나타내는 블록도이다.

도 1을 참조하면, 멀티비트 플립플롭 그룹(10)은 클럭 신호(CK)를 공유하는 멀티비트 플립플롭(100)들을 포함할 수 있다. 멀티비트 플립플롭(100)은 복수의 플립플롭들(1001-100m)을 포함할 수 있다. 복수의 플립플롭들(1001-100m) 각각은 클럭 신호(CK)를 수신할 수 있다. 복수의 플립플롭들(1001-100m) 각각은, 클럭 신호(CK)가 천이할 때 래치된 입력 신호들을 출력 신호들로서 출력할 수 있다. 멀티비트 플립플롭(100)은 클럭 신호(CK)를 공유하기 때문에, 동일한 수의 비트를 저장할 수 있는 싱글 비트 플립플롭들에 비해서 전력 소모량이 적을 수 있다.

멀티비트 플립플롭(100)들은 싱글페이즈 클럭 신호(CK)를 수신할 수 있다. 복수의 플립플롭들(1001-100m) 각각이 동작하기 위해서는 클럭 신호(CK)와는 반전된 위상을 갖는 클럭 버퍼 신호(CKb)를 필요로 할 수 있다. 복수의 플립플롭들(1001-100m)은 외부의 클럭 버퍼로부터 클럭 버퍼 신호(CKb)를 획득하는 대신, 내부의 정해진 노드를 클럭 버퍼 신호(CKb)를 필요로 하는 소자에 연결함으로써 클럭 버퍼 신호(CKb)를 공급할 수 있다. 멀티비트 플립플롭(100)은 클럭 버퍼 신호(CKb)를 생성하기 위한 별도의 클럭 버퍼들을 포함하지 않음으로써 저전력으로 동작할 수 있다.

한편, 복수의 플립플롭들(1001-100m)에 대한 스캔 테스트가 효과적으로 수행될 수 있도록, 복수의 플립플롭들(1001-100m)은 서로 직렬로 연결되어 스캔 체인 회로를 구성할 수 있다.

도 2는 본 발명의 실시 예에 따른 스캔 체인 회로를 구비한 집적 회로를 나타내는 블록도이다.

도 2를 참조하면, 집적 회로(20)는 조합 로직 회로(210) 및 스캔 체인 회로(230)를 포함할 수 있다. 조합 로직 회로(210)는 플립플롭들(235)을 포함할 수 있으며, 플립플롭들(235)은 조합 로직 회로(210)에 연결되어 스캔 경로를 형성할 수 있다. 한편, 도 2에서는 집적 회로(20) 내에서 조합 로직 회로(210)들이 모두 스캔 체인 회로(230)에 연결되는 것으로 도시되어 있지만, 스캔 테스트가 요구되지 않는 몇몇 조합 로직 회로(210)들은 스캔 체인 회로(230)에 연결되지 않을 수 있다. 실시 예에 따라, 집적 회로(20)는 시스템 온-칩(system on-chip; SOC)으로 구현될 수 있다.

조합 로직 회로(210)는 로직 콘(logic cone)들, 멀티플렉서들 등을 포함할 수 있다. 이 때, 스캔 테스트를 위해 조합 로직 회로(210)는 스캔 체인 회로(230)에 연결될 수 있다. 일반적으로, 집적 회로(20)에 대한 스캔 테스트는 스캔 체인 회로(230)에 테스트 패턴(SIP)이 순차적으로 로드되는 쉬프트-인 동작이 수행(즉, SHIFT-IN으로 표시)되고, 로드된 테스트 패턴(SI)에 기초한 조합 로직 회로(210)의 결과 값(SOP)(observation value)이 스캔 체인 회로(230)에 저장되는 캡쳐 동작이 수행되며, 스캔 체인 회로(230)에 저장된 결과 값(SOP)이 순차적으로 출력되는 쉬프트-아웃 동작이 수행(즉, SHIFT-OUT으로 표시)되는 방식으로 이루어질 수 있다.

이를 위해, 스캔 체인 회로(230)는 클럭 신호를 공유하는 멀티비트 플립플롭들을 포함할 수 있고, 상기 멀티비트 플립플롭들 각각은 플립플롭(235)들 및 상기 플립플롭(235)들을 동작시키기 위한 클럭 신호(CK)를 수신할 수 있다.

도 3은 본 발명의 실시 예에 따른 멀티비트 플립플롭을 나타내는 블록도이다.

도 3의 멀티비트 플립플롭(100)은 도 1을 참조하여 설명된 멀티비트 플립플롭(100)에 대응할 수 있다. 도 3의 멀티비트 플립플롭(100)에 포함되는 복수의 플립플롭들(1001-100m)은 도 2의 플립플롭(235)에 대응할 수 있다.

복수의 플립플롭들(1001-100m)은 스캔 인에이블 신호(SE)가 로직 하이(H) 상태를 갖는 경우, 스캔 입력 신호(SI)를 출력 신호(Q1, Q2, Q3, ??, QM)로서 출력할 수 있다. 그리고, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖는 경우, 복수의 플립플롭들(1001-100m)은 입력 신호(D1, D2, D3, ??, DM)를 출력 신호(Q1, Q2, Q3, ??, QM)로서 출력할 수 있다. 요컨대, 복수의 플립플롭들(1001-100m) 각각은 스캔 인에이블 신호(SE)에 기초하여 정상 동작 모드 또는 스캔 테스트 모드로 선택적으로 동작할 수 있다.

다시 도 2를 참조하면, 집적 회로(20)에 인가되는 스캔 인에이블 신호(SE)가 로직 하이(H) 상태를 갖는 동안, 집적 회로(20)의 스캔 테스트 입력 단자(SIP)를 통해 정해진 테스트 패턴(SI)이 스캔 체인 회로에 순차적으로 인가되는 쉬프트-인 동작이 수행될 수 있다. 이후, 스캔 체인 회로(230)에 로드된 테스트 패턴(SI)에 기초한 조합 로직 회로(210)의 결과 값이 스캔 체인 회로(230)에 저장되는 캡쳐 동작이 수행될 수 있다. 이때, 집적 회로(20)에 인가되는 스캔 인에이블 신호(SE)는 논리 로우 레벨을 가질 수 있다. 집적 회로(20)에 인가되는 스캔 인에이블 신호(SE)가 다시 로직 하이(H) 상태를 갖는 동안, 집적 회로(20)의 스캔 테스트 출력 단자(SOP)를 통해 스캔 체인 회로(230)에 저장된 결과 값이 순차적으로 출력되는 쉬프트-아웃 동작이 수행될 수 있다.

도 4는 도 3의 멀티비트 플립플롭에 포함된 하나의 플립플롭을 나타내는 블록도이다.

도 4의 플립플롭(300)은 도 1 및 도 3의 플립플롭들(1001-100m) 및 도 2의 플립플롭(235)에 대응할 수 있다. 플립플롭(300)은 선택부(310), 마스터 래치(320) 및 슬레이브 래치(330)를 포함할 수 있다.

선택부(310)는 스캔 인에이블 신호(SE)에 기초하여 플립플롭(300)이 스캔 테스트 모드로 동작할지, 혹은 정상 동작 모드로 동작할지 결정할 수 있다. 구체적으로, 선택부(310)는 스캔 인에이블 신호(SE)가 로직 하이(H) 상태를 갖는 경우 스캔 입력 신호(SI)를 마스터 래치(320)로 출력할 수 있으며, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖는 경우 데이터 신호(D)를 마스터 래치(320)로 출력할 수 있다.

마스터 래치(320)는 클럭 신호가 천이될 때 선택부(310)로부터 출력된 신호를 래치하고, 상기 신호를 슬레이브 래치(330)로 출력할 수 있다. 슬레이브 래치(330)는 클럭 신호가 다시 천이될 때 마스터 래치(320)로부터 출력된 신호를 래치하고, 래치된 신호를 출력 신호(Q)로서 출력할 수 있다. 도 4의 플립플롭(300)과 같이 마스터 래치(320) 및 슬레이브 래치(330)를 포함하는 마스터-슬레이브 플립플롭은 입력과 출력이 분리되어 레이스 문제가 최소화될 수 있다.

한편, 선택부(310), 마스터 래치(320) 및 슬레이브 래치(330)는 클럭 신호(CK) 및 클럭 버퍼 신호(CKb)에 동기화되어 동작할 수 있다. 도 1을 참조하여 설명된 것과 같이, 클럭 버퍼 신호(CKb)는, 클럭 신호(CK)에 응답하여 동작하는 플립플롭(300)의 정해진 노드로부터 획득될 수 있다. 따라서, 클럭 버퍼 신호(CKb)는 클럭 신호(CK)가 토글링된 이후에, 서서히 토글링될 수 있다.

선택부(310)가 마스터 래치(320)로 출력하는 신호를 유지하는 시간인 홀드 타임이 충분하지 않다면, 클럭 버퍼 신호(CKb)가 완전히 토글링되기 전에 상기 신호가 유실될 위험이 있다. 예를 들어, 선택부(310)의 출력단은 클럭 버퍼 신호(CKb)를 게이트에 입력받는 N타입 트랜지스터에 연결될 수 있으며, 클럭 버퍼 신호(CKb)가 제때 턴오프되지 않으면 누설 전류가 발생하고, 상기 출력단의 신호가 유실될 수 있다. 선택부(310)의 신호가 유실되는 경우, 마스터 래치(320)는 잘못된 신호를 래치할 수 있으며, 결과적으로 플립플롭(300)이 잘못된 신호를 출력할 수 있다.

정상 동작 모드에서는 플립플롭들 사이에 조합 로직 회로의 소자들이 연결될 수 있으며, 상기 소자들이 선택부(310)로 입력되는 신호의 버퍼 역할을 할 수 있으므로 선택부(310)가 출력하는 신호의 홀드 타임이 충분히 확보될 수 있다. 그러나, 스캔 테스트 모드에서는 어떤 플립플롭의 출력단의 신호가 다른 플립플롭의 입력단에 직접 연결되기 때문에, 선택부(310)의 홀드 타임이 짧아질 수 있으며, 신호가 유실될 위험이 크다.

본 발명의 실시 예에 따르면, 스캔 테스트 모드에서 선택부(311)의 신호 유실을 방지하고, 마스터 래치(320)가 잘못된 신호를 래치하는 문제를 방지할 수 있다. 따라서, 스캔 체인 회로를 구성하는 플립플롭(300)의 스캔 테스트 모드에서, 테스트 결과의 정확성을 개선할 수 있다.

도 5는 본 발명의 실시 예에 따라 제1 및 제2 플립플롭을 포함하는 멀티비트 플립플롭을 나타내는 블록도이다.

도 5를 참조하면, 멀티비트 플립플롭(400)은 복수의 플립플롭들(4001-400m)을 포함할 수 있다. 복수의 플립플롭들(4001-400m)은 스캔 체인 회로를 구성할 수 있다. 복수의 플립플롭들(4001-400m)은 제1 플립플롭(4001: FFA) 및 제2 플립플롭들(4002-400m: FFB)을 포함할 수 있다. 제1 플립플롭(FFA)은 스캔 체인 회로의 첫 번째 플립플롭, 즉 스캔 입력 신호(SI)를 다른 플립플롭으로부터 수신하지 않고 외부에서 수신하는 플립플롭을 지칭할 수 있다. 그리고, 제2 플립플롭(FFB)은 스캔 체인 회로의 2번째 내지 m번째 플립플롭, 즉 스캔 입력 신호(SI)를 다른 플립플롭의 출력단에서 획득하는 플립플롭을 지칭할 수 있다.

본 발명의 실시 예에 따르면, 제1 플립플롭(FFA)과 제2 플립플롭들(FFB)은 서로 다른 구조를 가질 수 있다. 도 5에서, 제1 플립플롭(FFA)은 선택부(SELA), 마스터 래치(ML) 및 슬레이브 래치(SL)를 포함할 수 있으며, 제2 플립플롭(FFB)은 선택부(SELB), 마스터 래치(ML) 및 슬레이브 래치(SL')를 포함할 수 있다. 도 5의 예에서, 제1 플립플롭(FFA)과 제2 플립플롭(FFB)은 동일한 구조의 마스터 래치(ML), 그리고 서로 유사한 구조의 슬레이브 래치(SL, SL')를 포함할 수 있으나, 서로 다른 구조의 선택부(SELA, SELB)를 포함할 수 있다.

본 발명의 실시 예에 따르면, 선택부(SELB)는 출력단의 신호가 유실되는 것을 방지하기 위한 소자들을 포함할 수 있다. 예를 들어, 선택부(SELB)가 상기 출력단에 연결되고 클럭 신호(CK) 및 클럭 버퍼 신호(CKb)에 기초하여 동작하는 제1 인버터 회로를 포함하는 경우, 선택부(SELB)는 상기 제1 인버터 회로의 입력단에 연결되고, 클럭 신호(CK)에 기초하여 동작하는 제2 인버터 회로를 더 포함할 수 있다. 선택부(SELB)는 클럭 버퍼 신호(CKb)가 제때 토글링되지 않아서 제1 인버터 회로에서 전류 누설이 발생하더라도, 클럭 신호(CK)에 즉각적으로 응답하는 상기 제2 인버터 회로를 이용하여 상기 제1 인버터 회로로 입력되는 신호 및 상기 제1 인버터 회로로 출력되는 신호를 홀딩할 수 있다.

도 6은 본 발명의 실시 예에 따른 제1 플립플롭을 나타내는 회로도이다.

도 6을 참조하면, 제1 플립플롭(FFA)은 선택부(SELA), 마스터 래치(ML) 및 슬레이브 래치(SL)를 포함할 수 있다. 제1 플립플롭(FFA)은 출력 드라이버(OUT)를 더 포함할 수 있다.

선택부(SELA)는 P타입 트랜지스터인 TP1-TP5 트랜지스터와 N타입 트랜지스터인 TN1-TN5 트랜지스터를 포함할 수 있다. 그리고, 선택부(SELA)는 스캔 인에이블 신호(SE)를 수신하여 반전 스캔 인에이블 신호(nse)를 생성하기 위한 인버터 회로를 더 포함할 수 있다.

TP1 트랜지스터는 전원공급 단자와 N6 노드 사이에 연결된다. N1 노드와 N6 노드 사이에 직렬로 연결된 TP2-TP3 트랜지스터와, N1 노드와 N6 노드 사이에 직렬로 연결된 TP4-TP5 트랜지스터가 서로 병렬로 연결된다. 그리고, N1 노드와 N7 노드 사이에 직렬로 연결된 TN1-TN2 트랜지스터와, N1 노드와 N7 노드 사이에 직렬로 연결된 TN4-TN5 트랜지스터가 서로 병렬로 연결된다. TN3 트랜지스터는 N7 노드와 전원접지 단자 사이에 연결된다.

TN1 및 TP5 트랜지스터의 게이트는 스캔 인에이블 신호(SE)를 입력받고, TP3 및 TN4 트랜지스터의 게이트는 반전 스캔 인에이블 신호(nse)를 입력받는다. TP4 및 TN5 트랜지스터는 데이터 신호(D)를 입력받고, TP2 및 TN2 트랜지스터는 스캔 입력 신호(SI)를 입력받는다. TP1 트랜지스터의 게이트는 클럭 신호(CK)를 입력받고, TN3 트랜지스터의 게이트는 클럭 버퍼 신호(CKb)를 입력받는다. 클럭 버퍼 신호(CKb)는 후술되는 N2 노드로부터 획득될 수 있다.

마스터 래치(MLA)는 P타입 트랜지스터인 MP1-MP4 트랜지스터와 N타입 트랜지스터인 MN1-MN4 트랜지스터를 포함할 수 있다. MP1 트랜지스터는 전원공급 단자와 N1 노드 사이에 연결될 수 있다. MN1 및 MN2 트랜지스터는 N1 노드와 전원접지 단자 사이에 직렬로 연결될 수 있다. MP1 트랜지스터는 클럭 버퍼 신호(CKb)로 게이팅되며, MN1 트랜지스터는 클럭 신호(CK)로 게이팅될 수 있다.

MP3 및 MP4 트랜지스터는 전원공급 단자와 N2 노드 사이에 병렬로 연결될 수 있다. MP2 트랜지스터는 전원공급 단자와 N3 노드 사이에 연결되며, MN3 트랜지스터는 N2 노드와 M3 노드 사이에 연결될 수 있다. MN4 트랜지스터는 N3 노드와 전원접지 단자에 연결될 수 있다. MP2, MP3 및 MN4 트랜지스터의 게이트는 N1 노드에 연결될 수 있다. MP4 및 MN3 트랜지스터는 클럭 신호(CK)로 게이팅될 수 있다.

슬레이브 래치(SLA)는 P타입 트랜지스터인 SP1-SP3 트랜지스터 및 N타입 트랜지스터인 SN1-SN4 트랜지스터를 포함할 수 있다. SP1 트랜지스터는 전원공급 단자와 N4 노드 사이에 연결되고, SN1 및 SN2 트랜지스터는 N4 노드와 전원접지 단자 사이에 직렬로 연결될 수 있다. SP1 트랜지스터의 게이트는 N2 노드에 연결되고, SN2 트랜지스터의 게이트는 N3 노드에 연결되며, SN1 트랜지스터는 클럭 신호(CK)에 의해 게이팅될 수 있다.

SP2 트랜지스터는 N6 노드와 N4 노드 사이에 연결될 수 있으며, SN3 트랜지스터는 N4 노드와 N7 노드 사이에 연결될 수 있다. SP3 트랜지스터는 전원공급 노드와 N5 노드 사이에 연결될 수 있으며, SN4 트랜지스터는 전원접지 노드외 N5 노드 사이에 연결될 수 있다. SP2, SN3, SP3 및 SN4 트랜지스터는 N4 노드의 신호를 래치하기 위한 래치로서 기능할 수 있다.

출력 드라이버(OUT)는 N4 노드의 신호를 반전시켜서 출력 신호(Q)로서 출력하기 위한 인버터(INV1)를 포함할 수 있다.

이하에서 제1 플립플롭(FFA)의 동작에 대해 설명된다. 선택부(SELA)는 클럭 신호(CK)가 로직 로우(L)일 때 스캔 인에이블 신호(SE)의 상태에 따라 데이터 신호(D) 또는 스캔 입력 신호(SI) 중 하나를 반전하여 N1 노드로 출력할 수 있다.

구체적으로, 선택부(SELA)에서, 스캔 인에이블 신호(SE)가 로직 로우(L)이면 TN1 트랜지스터는 턴오프되고, TP5 트랜지스터는 턴온 될 수 있다. 그리고, 반전 스캔 인에이블 신호(nse)에 의해 TP3 트랜지스터는 턴오프 되고, TN4 트랜지스터는 턴온될 수 있다. 클럭 신호(CK)가 로직 로우(L)일 때 선택부의 TP1 트랜지스터는 턴온될 수 있다. 그리고, 래치부(LA)의 MP4 트랜지스터가 턴온될 수 있으며, MN3 트랜지스터는 턴오프되므로 N2 노드는 로직 하이(H) 상태가 될 수 있다. TN3 트랜지스터의 게이트는 N2신호를 클럭 버퍼 신호(CKb)로서 입력받을 수 있으며, TN3 트랜지스터는 턴온 될 수 있다. 선택부(SELA)는 데이터 신호(D)를 반전한 신호를 N1 노드로 출력할 수 있다.

반면에, 스캔 인에이블 신호(SE)가 로직 하이(H) 상태이면, TN1 및 TP3 트랜지스터가 턴온될 수 있으며, TP5 및 TN4 트랜지스터는 턴오프될 수 있다. 클럭 신호(CK)가 로직 로우(L)일 때 TP1 트랜지스터는 턴온되고, TN3 트랜지스터는 턴온될 수 있다. 선택부(SELA)는 스캔 입력 신호(SI)를 반전한 신호를 N1 노드로 출력할 수 있다.

래치부(LA)는 클럭 신호(CK)가 로직 하이(H) 상태일 때 N1 노드의 신호를 래치하고, N1 노드의 신호를 N4 노드로 출력할 수 있다. 구체적으로, 클럭 신호(CK)가 로직 로우(L) 상태에서 로직 하이(H) 상태로 토글링되면, 클럭 신호(CK)로 게이팅되는 MN1 및 MN3 트랜지스터는 턴온 되고, MP4 트랜지스터는 턴오프될 수 있다. N1 노드의 신호는 MP3, MP2 및 MN4 트랜지스터의 게이트로 입력될 수 있다. 만약 N1 노드의 신호가 로직 하이(H)인 경우, MP2 및 MP3 트랜지스터는 턴오프되고, MN4 트랜지스터는 턴온 될 수 있다. 이에 따라, N2 노드의 클럭 버퍼 신호(CKb)는 로직 로우(L)가 되고, N3 노드의 GG 신호도 로직 로우(L)일 수 있다. 클럭 버퍼 신호(CKb)는 MP1 트랜지스터의 게이트로 피드백되어 MP1 트랜지스터를 턴온 시킬 수 있으며, GG 신호는 MN2 트랜지스터의 게이트로 피드백되어 MN2 트랜지스터를 턴오프 시킬 수 있다. 따라서, N1 노드의 신호가 로직 하이(H) 상태로 유지될 수 있다. 한편, SP1 트랜지스터는 게이트로 클럭 버퍼 신호(CKb)를 입력받아서 턴온 되고, SN2 트랜지스터는 게이트로 GG 신호를 입력받아서 턴오프될 수 있다. 따라서, N4 노드로 로직 하이(H) 신호, 즉 N1 노드와 동일한 상태를 갖는 신호가 전달될 수 있다.

반면에, N1 노드의 신호가 로직 로우(L) 상태인 경우, MP2 및 MP3 트랜지스터는 턴온되고, MN4 트랜지스터는 턴오프 될 수 있다. 이에 따라, 클럭 버퍼 신호(CKb)는 로직 하이(H) 상태로 유지되고, GG 신호 또한 로직 하이(H)일 수 있다. 클럭 버퍼 신호(CKb)는 MP1 트랜지스터의 게이트로 피드백되어 MP1 트랜지스터를 턴오프 하고, GG 신호는 MN2 트랜지스터의 게이트로 피드백되어 MN2 트랜지스터를 턴온 할 수 있다. 따라서, N1 노드의 신호는 로직 로우(L) 상태로 유지될 수 있다. 한편, SP1 트랜지스터는 게이트로 클럭 버퍼 신호(CKb)를 입력받아서 턴오프 되고, SN2 트랜지스터는 게이트로 GG 신호를 입력받아서 턴온될 수 있다. 따라서, N4 노드로 로직 하이(L) 신호, 즉 N1 노드와 동일한 상태를 갖는 신호가 전달될 수 있다.

슬레이브 래치(SLA)는 클럭 신호(CK)가 로직 로우(L) 상태일 때 N4 노드의 신호를 래치할 수 있다. 구체적으로, SP3 및 SN4 트랜지스터는 인버터로서, SP3 및 SN4 트랜지스터의 게이트로 입력되는 N4 노드의 QN 신호를 반전시켜서 N5 노드로 QI 신호를 출력할 수 있다. 클럭 신호(CK)가 로직 하이(H) 상태에서 로직 로우(L)상태로 토글링되면, SP2 트랜지스터의 소스로 N6 노드의 CKA 신호가 공급되고, SN3 트랜지스터의 소스로 N7 노드의 CKB 신호가 공급될 수 있다. SP2 및 SN3 트랜지스터의 게이트로 N5 노드의 QI 신호가 입력되면, SP2 및 SN3 트랜지스터는 QI 신호를 반전시켜서 N4 노드로 QN 신호를 피드백할 수 있다. 즉, N4 노드에서 QN 신호가 래치될 수 있다.

출력 드라이버(OUT)의 인버터(INV1)는 N4 노드에 래치된 QN 신호를 반전시켜서 출력 신호(Q)로서 출력할 수 있다.

한편, N1 노드의 신호가 로직 하이(H) 상태일 때, 클럭 신호(CK)가 로직 로우(L) 상태에서 로직 하이(H) 상태로 토글링되면 클럭 버퍼 신호(CKb)는 로직 하이(H) 상태에서 로직 로우(L) 상태로 토글링될 수 있다. 클럭 버퍼 신호(CKb)의 토글링은 클럭 신호(CK)의 토글링에 응답하여 발생하므로, 클럭 버퍼 신호(CKb)가 토글링되는 시점은 클럭 신호(CK)가 토글링되는 시점보다는 늦어질 수 있다. 따라서, 선택부(SELA)의 TN3 트랜지스터는 클럭 신호(CK)가 토글링된 이후에도 잠시 턴온 상태를 유지할 수 있다.

만약 선택부(SELA)로 입력되는 신호가 충분한 홀드 타임동안 유지되지 않는다면, 선택부(SELA)가 N1 노드로 출력하는 로직 하이(H) 신호는 클럭 버퍼 신호(CKb)가 완전히 토글링되기 전에 턴온 된 TN3 트랜지스터를 통해 유실될 수 있다.

특히, 멀티비트 플립플롭이 스캔 테스트 모드로 동작할 때 앞선 플립플롭의 출력 신호가 선택부의 입력단에 직접 입력되므로, 앞선 플립플롭의 출력 신호가 바뀌면 선택부(SELA)로 입력되는 신호가 즉각적으로 바뀔 수 있다. 즉, 선택부(SELA)로 입력되는 신호의 홀드 타임이 충분하지 않기 때문에 N1 노드의 신호가 유실될 수 있으며, 래치부(LA)가 잘못된 신호를 래치하게 될 수 있다. 결과적으로, 멀티비트 플립플롭을 포함하는 스캔 체인 회로는 정상적인 스캔 테스트 결과를 얻기 어렵다.

따라서, 스캔 테스트 모드에서 제2 플립플롭(FFB)의 선택부에서 출력되는 신호가 유실되지 않도록 보호될 것이 요구된다. 본 발명의 실시 예에 따르면, 제2 플립플롭(FFB)의 마스터 래치는 제1 플립플롭(FFA)의 마스터 래치와는 다른 구조를 가질 수 있다.

도 7은 본 발명의 실시 예에 따른 제2 플립플롭을 나타내는 회로도이다.

도 7을 참조하면, 제2 플립플롭(FFB1)은 선택부(SELB1), 마스터 래치(ML), 그리고 슬레이브 래치(SL')를 포함할 수 있다. 도 7의 마스터 래치(ML)는 도 6을 참조하여 설명된 마스터 래치(ML)와 동일한 구조를 가질 수 있다. 그리고, 도 7의 슬레이브 래치(SL')는 도 6을 참조하여 설명된 슬레이브 래치(SL)의 N5 노드에 인버터(INV2)가 추가된 구조를 가질 수 있다. 한편, 도 6과 도 7에서 공통적으로 사용된 부호들은 서로 동일한 것을 지칭할 수 있으나, 그렇지 않을 수도 있다. 이하에서, 도 6에서 설명된 제1 플립플롭(FFA)과 공통되는 설명은 생략된다.

선택부(SELB1)는 P타입 트랜지스터인 TP1-TP7 트랜지스터 및 N타입 트랜지스터인 TN1-TN6 트랜지스터를 포함할 수 있다. 그리고, 선택부(SELB1)는 스캔 인에이블 신호(SE)를 수신하여 반전 스캔 인에이블 신호(nse)를 생성하기 위한 인버터 회로를 더 포함할 수 있다.

전원공급 단자와 N1 노드 사이에 직렬로 연결된 TP1-TP3 트랜지스터와, 전원공급 단자와 N1 노드 사이에 직렬로 연결된 TP4 및 TP5 트랜지스터가 서로 병렬로 연결된다. 그리고, N1 노드와 전원접지 단자 사이에 직렬로 연결된 TN1 및 TN2 트랜지스터와, N1 노드와 전원접지 단자 사이에 직렬로 연결된 TN3 및 TN4 트랜지스터가 서로 병렬로 연결된다. 전원공급 단자와 N2 노드 사이에 TP6 및 TP7 트랜지스터가 직렬로 연결되고, N2 노드와 전원접지 단자 사이에 TN5 및 TN6 트랜지스터가 직렬로 연결될 수 있다.

TN1 및 TP5 트랜지스터의 게이트는 스캔 인에이블 신호(SE)를 입력받고, TP3 및 TN3 트랜지스터의 게이트는 반전 스캔 인에이블 신호(nse)를 입력받는다. TP4 및 TN4 트랜지스터는 데이터 신호(D)를 입력받고, TP2 및 TN2 트랜지스터의 게이트는 스캔 입력 신호(SI)를 입력받는다. TP1 및 TP6 트랜지스터의 게이트는 클럭 신호(CK)를 입력받고, TN6 트랜지스터의 게이트는 클럭 버퍼 신호(CKb)를 입력받는다. TP7 및 TN5 트랜지스터의 게이트는 N1 노드 신호를 입력받는다.

선택부(SELB)는 클럭 신호(CK)가 로직 로우(L) 상태일 때 스캔 인에이블 신호(SE)의 레벨에 따라 선택적으로 데이터 신호(D) 또는 스캔 입력 신호(SI)를 N2 노드에 DI 신호로서 출력할 수 있다. 예를 들어, 스캔 인에이블 신호(SE)가 로직 하이(H) 상태일 때, TP3 및 TN1 트랜지스터는 턴온 되고, TP5 및 TN4 트랜지스터는 턴오프 될 수 있다. 클럭 신호(CK)를 입력받는 TP1 트랜지스터가 턴온되므로, TP3 및 TN2 트랜지스터는 스캔 입력 신호(SI)를 반전시키는 인버터로서 기능할 수 있다. TP4 및 TN4 트랜지스터는 비활성화될 수 있다. 따라서, 스캔 입력 신호(SI)의 반전 신호가 N1 노드로 출력될 수 있다.

반면에, 스캔 인에이블 신호(SE)가 로직 로우(L) 상태일 때, TP3 및 TN1 트랜지스터는 턴오프 되고, TP5 및 TN4 트랜지스터는 턴온 될 수 있다. TP4 및 TN4 트랜지스터는 데이터 신호(D)를 반전시키는 인버터로서 기능할 수 있으며, TP3 및 TN2 트랜지스터는 비활성화될 수 있다. 따라서, 데이터 신호(D)의 반전 신호가 N1 노드로 출력될 수 있다.

클럭 신호(CK)가 로직 로우(L) 상태일 때 클럭 버퍼 신호(CKb)는 로직 하이(H) 상태가 될 수 있다. 따라서, TP6 트랜지스터 및 TN6 트랜지스터가 턴온 될 수 있다. 따라서, TP7 및 TN5 트랜지스터는 N1 노드의 신호를 반전시키는 인버터로서 기능할 수 있다. 결과적으로, 선택부(SELB)는 데이터 신호(D) 또는 스캔 입력 신호(SI)를 DI 신호로서 N2 노드로 출력할 수 있다.

한편, 클럭 신호(CK)가 로직 로우(L) 상태에서 로직 하이(H) 상태로 토글되면 클럭 신호(CK)로 게이팅되는 TP6은 곧바로 턴오프될 수 있으나, 클럭 신호(CK)에 기초하여 생성되는 클럭 버퍼 신호(CKb)로 게이팅되는 TN6 트랜지스터는 곧바로 턴오프되지 않을 수 있다. 본 발명의 실시 예에 따르면, 클럭 신호(CK)로 게이팅되는 TR1 트랜지스터가 곧바로 턴오프됨으로써, TN6 트랜지스터로 전류가 누설되어 N2 노드의 신호가 유실되는 문제를 방지할 수 있다.

이하에서, 도 8a 내지 도 9d를 참조하여 본 발명의 실시 예에 따른 플립플롭들을 이용한 스캔 입력 신호 전달 과정이 더욱 자세히 설명된다.

도 8a 내지 도 8d는 본 발명의 실시 예와는 다른 비교예에 따른 플립플롭들 간의 스캔 테스트 신호 전달을 설명하기 위한 도면이다.

도 8a는 제1 플립플롭(FFA)의 출력 신호(QI1)가, 비교예에 따른 제2 플립플롭(FFB_C)에 스캔 입력 신호(SI2)로서 입력되는 경우를 설명한다. 비교예에 따른 제1 플립플롭(FFA)은 도 6을 참조하여 설명된 제1 플립플롭(FFA)과 동일한 구조를 가질 수 있으며, 도 8a에서는 제1 플립플롭(FFA)의 마스터 래치(ML)의 일부와 슬레이브 래치(SL)가 도시된다. 비교예에 따른 제2 플립플롭(FFB_C)은 본 발명의 실시 예와는 다르게, 도 7을 참조하여 설명된 선택부(SELB) 대신 도 6을 참조하여 설명된 선택부(SELA)를 포함할 수 있으며, 도 8a에서는 제2 플립플롭(FFB_C)선택부(SELA)와, 마스터 래치(ML)의 일부가 도시된다. 도 8a의 선택부(SELA)에서, 선택 인에이블 신호(SE)에 의해 비활성화된 TP4, TP5, TN4 및 TN5 트랜지스터는 생략된다.

도 8b는 도 8a에 도시된 비교예에 따른 플립플롭들의 동작에 따른 신호도이다. 도 8c는 도 8b의 T1 시점에서의 플립플롭들의 동작을 설명하기 위한 도면이며, 도 8d는 도 8b의 T2 시점에서의 플립플롭들의 동작을 설명하기 위한 도면이다.

도 6을 참조하여 설명된 바에 따르면, 플립플롭에 포함된 선택부(SELA)는 클럭 신호(CK)가 로직 로우(L) 상태일 때 신호를 획득하고, 마스터 래치(ML)는 클럭 신호(CK)가 로직 하이(H) 상태일 때 신호를 래치하며, 슬레이브 래치(SL)는 클럭 신호(CK)가 로직 로우(L) 상태일 때 신호를 래치할 수 있다.

도 8b를 참조하면, T1 시점은 클럭 신호(CK)가 로직 로우(L) 상태인 시점이다. T1 시점에 제1 플립플롭(FFA)의 QN1 신호는 로직 하이(H) 상태일 수 있고, QI1 신호는 로직 로우(L) 상태일 수 있다. QI1 신호는 SI2 신호로서 제2 플립플롭(FFB_C)에 입력될 수 있다. 선택부(SELA)는 SI2 신호의 반전 신호를 DN2 신호로서 출력할 수 있다. DN2 신호는 로직 하이(H) 상태일 수 있다.

T2 시점은 클럭 신호(CK)가 로직 하이(H) 상태로 토글된 시점이다. 마스터 래치(ML)는 클럭 신호(CK)의 상승 에지 시점에서의 DN2 신호를 래치해야 할 수 있다. 그러나, 비교예에 따르면 T2 시점에서 DN2 신호의 레벨이 로직 하이(H) 상태에서 로직 로우(L) 상태로 변경되며, 이에 따라 클럭 버퍼 신호(CKb2) 및 GG2 신호의 레벨에도 오류가 발생할 수 있다. 즉, 제2 플립플롭(FFB_C)은 잘못된 신호를 래치하는 등, 동작 오류가 발생할 수 있다.

도 8c를 참조하면, T1 시점에서 제2 플립플롭(FFB_C)의 선택부(SELA)에 로직 로우(L) 레벨을 갖는 스캔 입력 신호(SI2)가 입력될 수 있다. T1 시점에서 로직 로우(L)를 갖는 클럭 신호(CK)에 의해 TP1 및 MP4 트랜지스터는 턴온 되고, MN1 및 MN3 트랜지스터는 턴오프 될 수 있다.

스캔 테스트 모드에서 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(nse)에 의해 TP3 및 TN1 트랜지스터가 활성화될 수 있으며, 선택부(SELA)는 스캔 입력 신호(SI2)를 반전한 신호, 즉 로직 하이(H) 신호를 DN2 신호로서 출력할 수 있다.

DN2 신호는 MP2, MP3 및 MN4 트랜지스터의 게이트에 입력될 수 있다. 로직 하이(H) 상태인 DN2 신호에 기초하여 MP2 및 MP3 트랜지스터는 턴오프 되고, MN4 트랜지스터는 턴온 될 수 있다. MN4 트랜지스터에 의해 N3 노드는 방전되고, GG2 신호는 로직 로우(L) 상태를 가질 수 있다. GG2 신호는 MN2 트랜지스터의 게이트로 피드백되어 MN2 트랜지스터를 턴오프 시킬 수 있다. MP4 트랜지스터에 의해 N2 노드는 충전되고, CKb2 신호는 로직 하이(H) 상태를 가질 수 있다. 로직 하이(H) 상태를 갖는 클럭 버퍼 신호(CKb)는 TN3 및 MP1 트랜지스터의 게이트로 피드백되어 TN3 트랜지스터를 턴온 시키고, MP1 트랜지스터를 턴오프 시킬 수 있다.

도 8d를 참조하면, T2 시점에서 제2 플립플롭(FFB_C)의 선택부(SELA)에 로직 하이(H) 상태를 갖는 스캔 입력 신호(SI2)가 입력될 수 있다. T2 시점에서 로직 하이(H) 상태를를 갖는 클럭 신호(CK)에 의해 TP1 및 TP4 트랜지스터는 턴오프 되고, MN1 및 MN3 트랜지스터는 턴온 될 수 있다.

DN2 신호가 로직 하이(H) 상태를 유지하는 동안, 직렬로 연결된 MN3 및 MN4 트랜지스터에 의해 N2 노드가 방전되면서 클럭 버퍼 신호(CKb2)의 레벨이 로직 하이(H) 상태에서 로직 로우(L) 상태로 서서히 떨어질 수 있다. 그러나, 클럭 버퍼 신호(CKb2)의 레벨이 로직 로우(L) 상태로 서서히 떨어지는 동안 TN3 트랜지스터가 턴온 상태를 유지하고, N1 노드가 TN1-TN3 트랜지스터에 의해 방전되면서 DN2 신호가 로직 하이(H) 상태를 유지하지 못하고 로직 로우(L) 상태로 떨어질 수 있다.

DN2 신호는 MP2, MP3 및 MN4 트랜지스터의 게이트에 입력되어 MP2 및 MP3 트랜지스터를 턴온 시키고, MN4 트랜지스터를 턴오프 시킬 수 있다. N3 노드는 턴온 된 MP2 트랜지스터에 의해 충전될 수 있으며, GG2 신호는 로직 하이(H) 상태가 될 수 있다. N2 노드는 MN3 트랜지스터에 의해 N3 노드와 전기적으로 연결될 수 있으며, 클럭 버퍼 신호(CKb)도 다시 로직 하이(H) 상태로 상승할 수 있다. 클럭 버퍼 신호(CKb2)는 TN3 및 MP1 트랜지스터로 피드백되고, GG2 신호는 MN2 트랜지스터로 피드백됨으로써 N1 노드가 로직 로우(L) 신호를 래치하도록 할 수 있다. 즉, 비교예에 따른 제2 플립플롭(FFB_C)은 N1 노드에서 잘못된 DN2 신호를 래치할 수 있다.

도 9a 및 도 9d는 본 발명의 실시 예에 따른 플립플롭들 간의 테스트 신호 전달을 설명하기 위한 도면이다.

도 9a는 제1 플립플롭(FFA)의 출력 신호(QI1)가, 본 발명의 실시 예에 따른 제2 플립플롭(FFB)에 스캔 입력 신호(SI2)로서 입력되는 경우를 설명한다. 본 발명의 실시 예에 따른 제1 플립플롭(FFA)은 도 6을 참조하여 설명된 제1 플립플롭(FFA)에 대응하며, 제2 플립플롭(FFB)은 도 7을 참조하여 설명된 제2 플립플롭(FFB)에 대응한다. 도 9a에서는 제1 플립플롭(FFA)의 마스터 래치(ML)의 일부와 슬레이브 래치(SL)가 도시되고, 제2 플립플롭(FFB)의 선택부(SELB)와, 마스터 래치(ML)의 일부가 도시된다. 도 9a의 선택부(SELB)에서, 선택 인에이블 신호(SE)에 의해 비활성화된 TP4, TP5, TN3 및 TN4 트랜지스터는 생략된다.

도 9b는 도 9a에 도시된 본 발명의 실시 예에 따른 플립플롭들의 동작에 따른 신호도이다. 도 9c는 도 9b의 T1 시점에서의 플립플롭들의 동작을 설명하기 위한 도면이며, 도 9d는 도 9b의 T2 시점에서의 플립플롭들의 동작을 설명하기 위한 도면이다.

도 7을 참조하여 설명된 바에 따르면, 플립플롭에 포함된 선택부(SELB)는 클럭 신호(CK)가 로직 로우일 때 신호를 획득하고, 마스터 래치(ML)는 클럭 신호(CK)가 로직 하이(H)일 때 신호를 래치하며, 슬레이브 래치(SL)는 클럭 신호(CK)가 로직 로우(L)일 때 신호를 래치할 수 있다.

도 9b를 참조하면, T1 시점은 클럭 신호(CK)가 로직 로우(L)인 시점이다. T1 시점에 제1 플립플롭(FFA)의 QN1 신호는 로직 로우(L)일 수 있고, QI1 신호는 로직 하이(H)일 수 있다. QI1 신호는 SI2 신호로서 제2 플립플롭(FFB)에 입력될 수 있다. 선택부(SELA)는 SI2 신호를 두 번 반전시켜서 N2 노드로 SI2 신호와 동일한 레벨의 신호를 출력할 수 있다. 즉, DI2 신호는 로직 하이(H) 레벨을 가질 수 있다.

T2 시점은 클럭 신호(CK)가 로직 하이(H)로 토글된 시점이다. 본 발명의 실시 예에 따르면, T2 시점에서 DN2 신호의 레벨이 유지될 수 있으며, 이에 따라 GG2 신호의 레벨이 유지되고, 클럭 버퍼 신호(CKb2)의 값도 클럭 신호(CK)의 반전된 값을 갖도록 정상적으로 변화할 수 있다. 따라서, 제2 플립플롭(FFB)은 정상적인 신호를 래치할 수 있다.

도 9c를 참조하면, T1 시점에서 제2 플립플롭(FFB)의 선택부(SELB)에 로직 하이(H) 상태를 갖는 스캔 입력 신호(SI2)가 입력될 수 있다. T1 시점에서 로직 로우(L) 상태를 갖는 클럭 신호(CK)에 의해 TP1, TP6 및 MP4 트랜지스터는 턴온 되고, MN1 및 MN3 트랜지스터는 턴오프 될 수 있다. MP4 트랜지스터에 의해 N3 노드가 충전되므로, CKb2 신호는 로직 하이(H) 상태일 수 있다. 따라서, TN6 트랜지스터는 턴온 되고, MP1 트랜지스터는 턴오프 될 수 있다.

스캔 테스트 모드에서 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(nse)에 의해 TP3 및 TN1 트랜지스터가 활성화될 수 있으며, 선택부(SELB)는 N1 노드가 스캔 입력 신호(SI2)를 반전한 신호, 즉 로직 로우(L) 신호를 DN2 신호로서 갖도록 할 수 있다. 그리고, DN2 신호는 TP7 및 TN5 트랜지스터의 게이트로 입력될 수 있으며, 선택부(SELB)는 N2 노드로 DN2 신호를 반전한 신호, 즉 로직 하이(H) 신호를 DI2 신호로서 출력할 수 있다.

DI2 신호는 MP2, MP3 및 MN4 트랜지스터의 게이트에 입력될 수 있다. 로직 하이(H) 상태인 DI2 신호에 기초하여 MP2 및 MP3 트랜지스터는 턴오프 되고, MN4 트랜지스터는 턴온 될 수 있다. MP2 트랜지스터에 의해 N4 노드는 방전될 수 있으며, GG2 신호는 로직 로우(L) 상태가 될 수 있다. GG2 노드는 MN2 트랜지스터의 게이트로 피드백되어 MN2 트랜지스터를 턴오프 시킬 수 있다. MP4 트랜지스터에 의해 N3 노드는 충전될 수 있으며, 클럭 버퍼 신호(CKb2)는 로직 하이(H) 상태가 될 수 있다. 클럭 버퍼 신호(CKb2)는 TN6 트랜지스터로 피드백되어 TN6 트랜지스터를 턴온 시킬 수 있다.

도 9d를 참조하면, T2 시점에서 제2 플립플롭(FFB)의 선택부(SELB)에 로직 로우(L) 상태를 갖는 스캔 입력 신호(SI2)가 입력될 수 있다. T2 시점에서 로직 하이(H)를 갖는 클럭 신호(CK)에 의해 TP1, TP6 및 MP4 트랜지스터는 턴오프 되고, MN1 및 MN3 트랜지스터는 턴온 될 수 있다.

TP1 트랜지스터가 턴오프 되면 TP2, TP3, TN1 및 TN2 트랜지스터가 비활성화되므로, N1 노드는 QI1 신호로부터 전기적으로 플로팅될 수 있다. 따라서, N1 노드는 DN2 신호를 로직 로우(L) 상태로 유지할 수 있다.

한편, DI2 신호는 MP2, MP3 및 MN4 트랜지스터의 게이트에 입력되어 MP3 및 MP2 트랜지스터를 턴오프 시키고, MN4 트랜지스터를 턴온 시킬 수 있다. N4 노드는 MN4 트랜지스터에 의해 방전되므로 GG2 신호는 로직 로우(L) 상태가 될 수 있다. N3 노드는 MN3 트랜지스터에 의해 N4 노드와 전기적으로 연결되므로, 로직 로우(L) 상태를 가질 수 있다.

한편, N3 노드는 MN3 및 MN4 트랜지스터에 의해 서서히 방전되므로, 클럭 버퍼 신호(CKb)를 입력받는 TN6 트랜지스터는 N3 노드가 어느 수준 이상 방전되기 전까지는 턴온 상태를 유지할 수 있다. 그러나, DN2 신호가 로직 로우(L) 상태를 유지하고 있으므로 TN5 트랜지스터가 턴온될 수 있다. 따라서, N2 노드에서 전류가 누설되지 않고, DI2 신호가 로직 하이(H) 상태로 유지될 수 있다. 따라서, 클럭 버퍼 신호(CKb2)는 정상적으로 방전될 수 있다.

클럭 버퍼 신호(CKb2)는 TN6 트랜지스터로 피드백되어 TN6 트랜지스터를 턴오프 시킬 수 있으며, GG2 신호는 MN2 트랜지스터로 피드백되어 MN2 트랜지스터를 턴오프 시킬 수 있다. 결과적으로, DI2 신호는 로직 하이(H) 상태을 유지할 수 있으며, 제2 플립플롭(FFB)은 클럭 신호(CK)의 상승 에지 시점의 신호를 정상적으로 래치할 수 있다.

본 발명의 실시 예에 따르면, 클럭 버퍼 신호(CKb2)가 클럭 신호(CK)에 비해 천천히 토글되는 경우라도 선택부(SELB)가 신속하게 토글되는 클럭 신호(CK)에 게이팅된 P타입 트랜지스터를 이용하여 누설 전류를 신속하게 차단함으로써 마스터 래치(ML)에 래치될 신호의 유실을 방지할 수 있다. 따라서, 제2 플립플롭(FFB)들을 포함하는 스캔 체인 회로의 스캔 테스트 신뢰성이 개선될 수 있다.

한편, 본 발명의 실시 예에 따른 제2 플립플롭(FFB)의 구조는 도 7을 참조하여 설명된 제2 플립플롭(FFB1)의 구조로 제한되지 않는다. 이하에서, 본 발명의 다양한 실시 예들에 따른 제2 플립플롭의 구조가 설명된다.

도 10 내지 도 12는 본 발명의 실시 예들에 따른 제2 플립플롭을 나타내는 회로도들이다.

도 10을 참조하면, 제2 플립플롭(FFB2)은 선택부(SELB2), 마스터 래치(ML) 및 슬레이브 래치(SL”)를 포함할 수 있다. 도 10의 마스터 래치(ML)는 도 7을 참조하여 설명된 마스터 래치(ML)와 동일한 구조를 가질 수 있으며, 도 10의 슬레이브 래치(SL”)는 도 7을 참조하여 설명된 슬레이브 래치(SL')와 유사한 구조를 가질 수 있다. 이하에서, 도 7을 참조하여 설명된 제2 플립플롭(FFB1)과 공통되는 설명은 생략된다.

선택부(SELB2)는 멀티플렉서(MUX), P타입 트랜지스터인 TP1-TP3 트랜지스터, 그리고 N타입 트랜지스터인 TN1-TN3 트랜지스터를 포함할 수 있다. 그리고, 선택부(SELB)는 스캔 인에이블 신호(SE)를 수신하여 반전 스캔 인에이블 신호(nse)를 생성하기 위한 인버터 회로를 더 포함할 수 있다.

멀티플렉서(MUX)는 스캔 인에이블 신호(SE)에 기초하여 데이터 신호(D) 또는 스캔 입력 신호(SI)를 선택적으로 N1 노드로 출력할 수 있다. 구현에 따라, 멀티플렉서(MUX)는 도 10에 도시된 바와 같이 데이터 신호(D) 또는 스캔 입력 신호(SI)를 반전한 DN 신호를 N1 노드로 출력할 수 있다.

TP1 및 TP2 트랜지스터는 전원공급 단자와 N2 노드 사이에 직렬로 연결되고, TN1 트랜지스터는 전원접지 단자와 N2 노드에 연결될 수 있다. TP1 트랜지스터의 게이트는 클럭 신호(CK)를 입력받고, TP2 및 TN1 트랜지스터의 게이트는 N1 노드의 신호를 입력받을 수 있다. TP2 및 TN1 트랜지스터는 클럭 신호(CK)가 로직 로우(L) 상태일 때 DN 신호가 반전된 DI 신호를 N2 노드로 출력할 수 있다.

TP3 및 TP4 트랜지스터는 전원공급 단자와 N3 노드 사이에 직렬로 연결되고, TN2 및 TN3 트랜지스터는 N3 노드와 전원접지 단자 사이에 직렬로 연결될 수 있다. TP3 트랜지스터의 게이트는 클럭 신호(CK)를 입력받고, TP4 및 TN2 트랜지스터의 게이트는 N2 노드의 신호를 입력받고, TN3 트랜지스터의 게이트는 클럭 버퍼 신호(CKb)를 입력받을 수 있다. TP4 및 TN2 트랜지스터는 클럭 신호(CK)가 로직 로우(L) 상태일 때, N2 노드의 DI 신호가 반전된 DN 신호를 N3 노드로 출력할 수 있다.

마스터 래치(ML)는 도 7을 참조하여 설명된 것과 동일한 방식으로 동작함으로써 N3 노드의 신호를 래치하고, N3 노드의 신호와 동일한 레벨을 갖는 신호를 N6 노드로 출력할 수 있다. 도 10의 예에서, 마스터 래치(ML)는 N3 노드에 DN 신호를 래치하고, N6 노드로 상기 DN 신호와 동일한 레벨을 갖는 QN 신호를 출력할 수 있다.

슬레이브 래치(SL”)는 선택부(SLEB2)의 N7 노드로부터의 CKA 신호 및 N8 노드로부터의 CKB 신호에 응답하여 동작할 수 있다. 슬레이브 래치(SL”)는 클럭 신호(CK)가 로직 로우(L)일 때 N6 노드의 QN 신호를 래치하고, 인버터(INV2)를 이용하여 QN 신호의 반전 신호를 출력 신호(Q)로서 출력할 수 있다.

한편, 클럭 신호(CK)가 로직 로우(L) 상태에서 로직 하이(H) 상태로 토글된 후에 클럭 버퍼 신호(CKb)가 천천히 토글링될 수 있으며, 클럭 버퍼 신호(CKb)를 입력받는 TN3 트랜지스터가 여전히 턴온 되어 누설 전류가 발생할 수 있다.

본 발명의 실시 예에 따르면, 선택부(SELB2)는 클럭 신호(CK)의 로직 하이(H) 상태에 응답하여 TP1 트랜지스터를 턴오프 함으로써 N2 노드의 신호를 홀딩할 수 있다. N2 노드의 신호가 TN2 트랜지스터를 턴오프 시킴으로써 N3 노드의 신호 유실을 방지하고, 마스터 래치(ML)가 정확한 신호를 래치하도록 할 수 있다.

도 11을 참조하면, 제2 플립플롭(FFB3)은 선택부(SELB3), 마스터 래치(ML) 및 슬레이브 래치(SL”)를 포함할 수 있다. 도 11의 마스터 래치(ML) 및 슬레이브 래치(SL”)는 도 10을 참조하여 설명된 마스터 래치(ML) 및 슬레이브 래치(SL”)와 동일한 구조를 가질 수 있다.

도 10의 선택부(SELB2)와 도 11의 선택부(SELB3)를 비교하면, 선택부(SELB3)에는 선택부(SELB2)에 포함된 TP1 트랜지스터가 생략될 수 있다. 본 발명의 실시 예에 따르면, 선택부(SELB3)는 N4 노드에 연결됨으로써 마스터 래치(ML)의 MP4 트랜지스터를 공유할 수 있다. 도 11에서는 TP2 트랜지스터의 소스가 N4 노드의 신호인 클럭 버퍼 신호(CKb)를 입력받는 것으로 도시된다.

도 11을 참조하여 설명된 본 발명의 실시 예에 따르면, N2 신호를 홀딩하기 위한 트랜지스터를 마스터 래치(ML)와 공유할 수 있으므로, 제2 플립플롭(FFB)의 전력 소모량이 감소할 수 있으며, 복수의 제2 플립플롭들(FFB)을 포함하는 멀티비트 플립플롭, 나아가 스캔 체인 회로의 전력 소모량이 감소할 수 있다.

도 12를 참조하면, 제2 플립플롭(FFB4)은 선택부(SEL4), 마스터 래치(ML) 및 슬레이브 래치(SL')를 포함할 수 있다. 도 12의 마스터 래치(ML) 및 슬레이브 래치(SL')는 도 7을 참조하여 설명된 마스터 래치(ML) 및 슬레이브 래치(SL')와 동일한 구조를 가질 수 있다. 도 12의 선택부(SELB4)를 도 7의 선택부(SELB1)과 비교하면, 도 12의 선택부(SELB4)는 도 7의 선택부(SELB1)의 출력단과 마스터 래치(ML)의 입력단 사이에 연결된 버퍼 로직(LOGIC)을 더 포함할 수 있다.

버퍼 로직(LOGIC)은 마스터 래치(ML)에 래치되는 N3 노드의 신호의 홀드 타임을 증가시킬 수 있다. 예를 들어, 도 12는 버퍼 로직(LOCIG)이 2단의 인버터를 포함하는 경우를 예시한다. 2단의 인버터는 N2 노드의 신호와 동일한 레벨을 갖는 신호를 딜레이시켜서 N3 노드로 출력할 수 있으므로, 홀드 타임이 증가할 수 있다.

본 발명은 버퍼 로직(LOGIC)이 2단의 인버터를 포함하는 것으로 제한되지 않으며, 버퍼 로직(LOGIC)은 짝수 단의 인버터를 포함할 수 있으며, 기타 다양한 딜레이 회로들을 포함할 수 있다. 또한, 버퍼 로직(LOGIC)은 도 10 및 도 11을 참조하여 설명된 선택부들(SELB2, SELB3)의 출력단과 마스터 래치(ML)의 입력단을 연결할 수도 있다.

도 13은 본 발명의 실시 예에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.

도 13을 참조하면, 집적 회로 테스트 시스템(5000)은 테스트 컨트롤러(5020), 제 1 내지 제 k(단, k는 1이상의 정수) 집적 회로들(5040-1, ..., 1040-k), 메모리 장치(5060), 테스트 데이터 제너레이터(5070) 및 테스트 결과 제너레이터(5080)를 포함할 수 있다. 이 때, 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각은 조합 로직 회로 및 스캔 체인 회로를 포함하는데, 스캔 체인 회로는 플립플롭들을 포함하고, 플립플롭들은 조합 로직 회로에 연결되어 스캔 경로를 형성할 수 있다. 실시예에 따라, 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각은 시스템 온-칩으로 구현될 수 있다.

테스트 컨트롤러(5020)는 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k), 메모리 장치(5060), 테스트 데이터 제너레이터(5070) 및 테스트 결과 제너레이터(5080)을 제어함으로써, 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각에 대한 스캔 테스트를 제어할 수 있다. 이 때, 집적 회로 테스트 시스템(5000)은 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각에 대하여, 스캔 체인 회로에 테스트 패턴을 순차적으로 로드하는 쉬프트-인 동작을 수행하고, 로드된 테스트 패턴에 기초한 조합 로직 회로의 결과 값을 스캔 체인 회로에 저장하는 캡쳐 동작을 수행하며, 스캔 체인 회로에 저장된 결과 값을 순차적으로 출력되는 쉬프트-아웃 동작을 수행함으로써 스캔 테스트를 수행할 수 있다.

제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각에 포함된 스캔 체인 회로는 클럭 신호를 공유하는 멀티비트 플립플롭들을 포함하고, 상기 멀티비트 플립플롭들 각각은 클럭 신호를 공유하는 플립플롭들을 포함할 수 있다. 상기 멀티비트 플립플롭에 포함된 플립플롭들은 서로 직렬로 연결되어 스캔 체인 회로를 구성할 수 있다.

본 발명의 실시 예에 따르면, 스캔 테스트 수행 시 외부로부터 스캔 입력 신호를 입력받는 제1 플립플롭(FFA)과, 다른 플립플롭의 출력단으로부터 스캔 입력 신호를 입력받는 제2 플립플롭들(FFB)은 서로 다른 구조를 가질 수 있다. 제2 플립플롭들(FFB)은 스캔 입력 신호 또는 데이터 신호를 마스터 래치로 선택적으로 출력하는 선택 회로로서, 상기 선택 회로의 출력단에 출력단자가 연결되고 클럭 신호(CK) 및 클럭 버퍼 신호(CKb)에 기초하여 동작하는 제1 인버터와, 상기 제1 인버터의 입력단에 출력단자가 연결되고 클럭 신호(CK)에 기초하여 동작하는 제2 인버터를 포함할 수 있다. 본 발명의 실시 예에 따른 제2 플립플롭(FFB)의 선택 회로는, 제2 플립플롭(FFB)이 클럭 신호(CK)에 응답하여 내부에서 생성하는 클럭 버퍼 신호(CKb)를 이용하여 동작하는 경우에도, 클럭 신호(CK)에 응답하여 제1 인버터를 통한 누설 전류를 신속하게 차단할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.

메모리 장치(5060)는 집적 회로 테스트 시스템(5000)이 스캔 테스트를 수행하는 데 필요한 데이터를 저장할 수 있다. 구체적으로, 메모리 장치(5060)는 테스트 데이터 제너레이터(5070)에 의해 생성되어 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각에 포함된 스캔 체인 회로에 인가되는 테스트 패턴, 스캔 체인 회로를 거쳐 출력되는 상기 테스트 패턴에 기초한 조합 로직 회로의 결과 값, 상기 결과 값과 비교되는 기준 패턴, 상기 결과 값과 기준 패턴이 비교됨으로써 테스트 결과 제너레이터(5080)로부터 출력되는 테스트 결과 등을 저장할 수 있다. 예를 들어, 메모리 장치(5060)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 실시예에 따라, 집적 회로 테스트 시스템(5000)은 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수도 있다.

테스트 데이터 제너레이터(5070)는 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각에 포함된 스캔 체인 회로에 인가되는 테스트 패턴을 생성할 수 있다. 테스트 결과 제너레이터(5080)는 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각에서 스캔 체인 회로에 테스트 패턴이 순차적으로 로드되는 쉬프트-인 동작, 로드된 테스트 패턴에 기초한 조합 로직 회로의 결과 값이 스캔 체인 회로에 저장되는 캡쳐 동작 및 스캔 체인 회로에 저장된 결과 값이 순차적으로 출력되는 쉬프트-아웃 동작이 수행됨으로써 출력되는 상기 결과 값을 기준 패턴과 비교함으로써 테스트 결과를 생성할 수 있다. 예를 들어, 상기 결과 값이 기준 패턴과 일치하는 경우, 테스트 결과 제너레이터(5080)는 조합 로직 회로에 결함이 없음을 나타내는 테스트 결과를 출력할 수 있고, 상기 결과 값이 기준 패턴과 일치하지 않는 경우, 테스트 결과 제너레이터(5080)는 조합 로직 회로에 결함이 있음을 나타내는 테스트 결과를 출력할 수 있다. 한편, 집적 회로 테스트 시스템(5000)은 보다 정확한 테스트 결과를 도출하기 위해 제 1 내지 제 k 집적 회로들(5040-1, ..., 5040-k) 각각에 대한 스캔 테스트를 복수 회에 걸쳐 반복할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

FFA: 제1 플립플롭
FFB: 제2 플립플롭
SELA, SELB, SELB1, SELB2, SELB3, SELB4: 선택부
ML: 마스터 래치
SL, SL', SL”: 슬레이브 래치

Claims

플립플롭 회로에 있어서,
제1 노드에 출력단자가 연결된 선택 회로, 상기 제1 노드와 제2 노드 사이에 연결된 마스터 래치 회로, 및 상기 제2 노드와 상기 플립플롭 회로의 출력단자에 연결된 슬레이브 래치 회로를 포함하고,
상기 선택 회로는
상기 제1 노드에 출력단자가 연결되고, 클럭 신호 또는 상기 제2 노드의 신호에 따라 데이터 신호 또는 스캔 입력 신호를 출력하는 제1 인버터 회로;
상기 제1 인버터의 입력단자가 연결되는 제3 노드;
상기 제3 노드와 전원공급 단자 사이에 직렬로 연결된 제1 내지 제3 P타입 트랜지스터;
상기 제3 노드와 상기 전원공급 단자 사이에 직렬로 연결된 제4 및 제5 P타입 트랜지스터;
상기 제3 노드와 전원접지 단자 사이에 직렬로 연결된 제1 및 제2 N타입 트랜지스터; 및
상기 제3 노드와 상기 전원접지 단자 사이에 직렬로 연결된 제3 및 제4 N타입 트랜지스터를 포함하고,
상기 제1 N타입 트랜지스터와 상기 제5 P타입 트랜지스터의 게이트에는 스캔인에이블 신호가 입력되고,
상기 제4 P타입 트랜지스터와 상기 제4 N타입 트랜지스터의 게이트에는 상기 데이터 신호가 입력되고,
상기 제3 P타입 트랜지스터와 상기 제3 N타입 트랜지스터의 게이트에는 반전 스캔 인에이블 신호가 입력되며,
상기 제2 P타입 트랜지스터와 상기 제2 N타입 트랜지스터의 게이트에는 스캔 입력 신호가 입력되는
플립플롭 회로.
제1항에 있어서,
상기 제1 인버터 회로는
상기 전원공급 단자와 상기 제1 노드 사이에 직렬로 연결된 제6 내지 제7 P타입 트랜지스터; 및
상기 제1 노드와 상기 전원접지 단자 사이에 직렬로 연결된 제5 내지 제6 N타입 트랜지스터를 포함하고,
상기 제6 P타입 트랜지스터의 게이트에는 상기 클럭 신호가 인가되고,
상기 제7 P타입 트랜지스터 및 상기 제5 N타입 트랜지스터의 게이트에는 상기 제4 노드가 연결되며,
상기 제6 N타입 트랜지스터의 게이트에는 상기 제2 노드가 연결되는
플립플롭 회로.
제2항에 있어서,
상기 마스터 래치 회로는
상기 전원공급 단자와 상기 제1 노드의 사이에 연결되는 제8 P타입 트랜지스터;
상기 제1 노드와 상기 전원접지 단자의 사이에 직렬로 연결되는 제7 및 제8 N타입 트랜지스터;
상기 전원공급 단자와 상기 제2 노드의 사이에 병렬로 연결되는 제9 및 제10 P타입 트랜지스터;
상기 제2 노드와 상기 전원접지 단자의 사이에 직렬로 연결되는 제9 및 제10 N타입 트랜지스터;
상기 제9 N타입 트랜지스터의 소스와 상기 제10 N타입 트랜지스터의 드레인을 연결하는 제4 노드; 및
상기 전원공급 단자와 상기 제4 노드의 사이에 연결되는 제11 P타입 트랜지스터를 포함하고,
상기 제8 P타입 트랜지스터의 게이트는 상기 제2 노드에 연결되고,
상기 제7 N타입 트랜지스터, 상기 제10 P타입 트랜지스터 및 상기 제9 N타입 트랜지스터는 상기 클럭 신호에 연결되고,
상기 제8 N타입 트랜지스터의 게이트는 상기 제4 노드에 연결되고,
상기 제9 P타입 트랜지스터, 상기 제11 P타입 트랜지스터 및 상기 제10 N타입 트랜지스터는 상기 제1 노드에 연결되는
플립플롭 회로.
제2항에 있어서,
상기 선택 회로는
상기 제6 P타입 트랜지스터의 드레인과 상기 제7 P타입 트랜지스터의 소스를 연결하는 제5 노드; 및
상기 제5 N타입 트랜지스터의 소스와 상기 제6 N타입 트랜지스터의 드레인을 연결하는 제6 노드를 더 포함하고,
상기 슬레이브 래치는
상기 전원공급 단자 및 상기 전원접지 단자의 사이에 직렬로 연결되는 제12 P타입 트랜지스터, 제11 N타입 트랜지스터 및 제12 N타입 트랜지스터;
상기 제12 P타입 트랜지스터의 드레인과 상기 제11 N타입 트랜지스터의 드레인을 연결하는 제7 노드;
상기 제5 노드 및 상기 제7 노드 사이에 연결되는 제13 P타입 트랜지스터;
상기 제7 노드 및 상기 제6 노드 사이에 연결되는 제13 N타입 트랜지스터;
상기 제7 노드에 입력단자가 연결되는 제2 인버터;
상기 제2 인버터의 출력단자가 연결되는 제8 노드; 및
상기 제8 노드에 입력단자가 연결되고, 출력단자가 상기 플립플롭의 출력단자에 연결되는 제3 인버터를 더 포함하고,
상기 제12 P타입 트랜지스터의 게이트는 상기 제2 노드에 연결되고,
상기 제11 N타입 트랜지스터의 게이트는 상기 클럭 신호에 연결되고,
상기 제12 N타입 트랜지스터의 게이트는 상기 제4 노드에 연결되며,
상기 제13 P타입 트랜지스터 및 상기 제13 N타입 트랜지스터의 게이트는 상기 제2 인버터의 출력단자에 연결되는
플립플롭 회로.
제1항에 있어서,
상기 플립플롭 회로는
짝수 개의 인버터들을 포함하고, 입력단자가 상기 제1 노드에 연결되는 인버터 체인 회로; 및
상기 인버터 체인 회로의 출력단자가 연결되는 제9 노드를 더 포함하며,
상기 마스터 래치 회로는
상기 제9 노드 및 상기 제2 노드의 사이에 연결되는
플립플롭 회로.
제1항에 있어서,
상기 마스터 래치 회로는
상기 클럭 신호의 로직 하이(H) 상태에서 상기 제1 노드의 신호를 래치하고,
상기 슬레이브 래치 회로는
상기 플립플롭 회로의 출력단자에서 출력되는 신호와 동일한 신호를 래치하는
플립플롭 회로.
플립플롭 회로에 있어서,
제1 노드에 출력단자가 연결된 선택 회로, 상기 제1 노드와 제2 노드 사이에 연결된 마스터 래치 회로, 및 상기 제2 노드와 상기 플립플롭 회로의 출력단자 사이에 연결된 슬레이브 래치 회로를 포함하고,
상기 선택 회로는
스캔 인에이블 신호에 따라 데이터 신호 또는 스캔 입력 신호를 출력하는 멀티플렉서;
상기 멀티플렉서의 출력단에 연결된 제3 노드;
상기 제3 노드에 입력단자가 연결되고, 클럭 신호에 따라 상기 제3 노드의 신호의 반전 신호를 출력하는 제1 인버터 회로;
상기 제1 인버터 회로의 출력단에 연결된 제4 노드; 및
상기 제4 노드에 입력단자가 연결되고, 클럭 신호 및 상기 제2 노드의 신호에 따라 상기 제4 노드의 반전 신호를 출력하고, 출력 단자가 상기 제1 노드에 연결되는 제2 인버터 회로
를 포함하는 플립플롭 회로.
제7항에 있어서,
상기 제1 인버터 회로는
전원공급 단자와 상기 제4 노드 사이에 직렬로 연결되는 제1 및 제2 P타입 트랜지스터; 및
상기 제4 노드와 전원접지 단자 사이에 연결되는 제1 N타입 트랜지스터를 포함하고,
상기 제1 P타입 트랜지스터의 게이트는 상기 클럭 신호에 연결되고,
상기 제2 P타입 트랜지스터 및 상기 제1 N타입 트랜지스터의 게이트는 상기 제3 노드에 연결되는
플립플롭 회로.
제8항에 있어서,
상기 제2 인버터 회로는
상기 전원공급 단자와 상기 제1 노드 사이에 직렬로 연결되는 제3 및 제4 P타입 트랜지스터;
상기 제1 노드와 상기 전원접지 단자 사이에 연결되는 제2 및 제3 N타입 트랜지스터를 포함하고,
상기 제3 P타입 트랜지스터의 게이트는 상기 클럭 신호에 연결되고,
상기 제4 P타입 트랜지스터 및 상기 제2 N타입 트랜지스터의 게이트는 상기 제4 노드에 연결되며,
상기 제3 N타입 트랜지스터의 게이트는 상기 제2 노드에 연결되는
플립플롭 회로.
제7항에 있어서,
상기 마스터 래치 회로는
전원공급 단자와 상기 제1 노드의 사이에 연결되는 제5 P타입 트랜지스터;
상기 제1 노드와 상기 전원접지 단자의 사이에 직렬로 연결되는 제4 및 제5 N타입 트랜지스터;
상기 전원공급 단자와 상기 제2 노드의 사이에 병렬로 연결되는 제6 및 제7 P타입 트랜지스터;
상기 제2 노드와 상기 전원접지 단자의 사이에 직렬로 연결되는 제6 및 제7 N타입 트랜지스터;
상기 제6 N타입 트랜지스터의 소스와 상기 제7 N타입 트랜지스터의 드레인을 연결하는 제5 노드; 및
상기 전원공급 단자와 상기 제5 노드의 사이에 연결되는 제8 P타입 트랜지스터를 포함하고,
상기 제5 P타입 트랜지스터의 게이트는 상기 제2 노드에 연결되고,
상기 제4 N타입 트랜지스터, 상기 제7 P타입 트랜지스터 및 상기 제6 N타입 트랜지스터는 상기 클럭 신호에 연결되고,
상기 제5 N타입 트랜지스터의 게이트는 상기 제5 노드에 연결되고,
상기 제6 P타입 트랜지스터, 상기 제8 P타입 트랜지스터 및 상기 제7 N타입 트랜지스터는 상기 제1 노드에 연결되는
플립플롭 회로.
제10항에 있어서,
상기 제1 인버터 회로는
상기 제2 노드와 상기 제4 노드 사이에 직렬로 연결되는 제2 P타입 트랜지스터; 및
상기 제4 노드와 전원접지 단자 사이에 연결되는 제1 N타입 트랜지스터를 포함하고,
상기 제2 P타입 트랜지스터 및 상기 제1 N타입 트랜지스터의 게이트는 상기 제3 노드에 연결되는
플립플롭 회로.
제10항에 있어서,
상기 슬레이브 래치 회로는
상기 전원공급 단자와 상기 전원접지 단자 사이에 직렬로 연결되는 제9 P타입 트랜지스터, 제8 N타입 트랜지스터 및 제9 N타입 트랜지스터;
상기 제9 P타입 트랜지스터의 드레인과 상기 제8 N타입 트랜지스터의 드레인을 연결하는 제6 노드;
상기 전원공급 단자와 상기 제6 노드 사이에 연결되는 제10 P타입 트랜지스터;
상기 제6 노드와 상기 전원접지 단자에 연결되는 제10 N타입 트랜지스터;
상기 제6 노드에 입력단자가 연결되고, 출력단자가 상기 제10 P타입 트랜지스터 및 상기 제10 N타입 트랜지스터의 게이트에 연결되는 제3 인버터 회로; 및
상기 제6 노드에 입력단자가 연결되고, 출력단자가 상기 플립플롭 회로의 출력단자에 연결되는 제4 인버터 회로를 포함하고,
상기 제9 P타입 트랜지스터는 상기 제2 노드에 연결되고,
상기 제8 N타입 트랜지스터는 상기 클럭 신호에 연결되며,
상기 제9 N타입 트랜지스터는 상기 제5 노드에 연결되는
플립플롭 회로.
제7항에 있어서,
상기 플립플롭 회로는
입력단자가 상기 제1 노드에 연결되는 딜레이 회로; 및
상기 딜레이 회로의 출력단자가 연결되는 제7 노드를 더 포함하며,
상기 마스터 래치 회로는
상기 제7 노드 및 상기 제2 노드의 사이에 연결되는
플립플롭 회로.
스캔 체인 회로에 있어서,
제1 선택 회로, 제1 마스터 래치 회로 및 제1 슬레이브 래치 회로를 포함하는 제1 플립플롭; 및
제2 선택 회로, 제2 마스터 래치 회로 및 제2 슬레이브 회로를 포함하며, 제2 플립플롭을 포함하고,
상기 제1 및 제2 플립플롭은 클럭 신호를 공유하고,
상기 제2 플립플롭은 상기 클럭 신호가 반전된 제2 클럭 버퍼 신호를 생성하고,
상기 제1 선택 회로는 외부의 제1 스캔 입력 신호가 입력되는 제1 입력단을 포함하고,
상기 제1 슬레이브 래치 회로의 출력단은 상기 제2 선택 회로의 제2 입력단에 연결되며,
상기 제2 선택 회로는
클럭 신호가 로직 로우 상태이고 스캔 인에이블 신호가 로직 하이(H) 상태일 때 상기 제2 입력단에서 입력되는 스캔 입력 신호의 반전 신호를 출력하는 제1 인버터;
상기 제1 인버터의 출력단이 연결되는 제1 노드;
상기 스캔 인에이블 신호가 로직 로우 상태일 때 외부에서 입력되는 데이터 신호의 반전 신호를 상기 제1 노드로 출력하는 제2 인버터; 및
상기 클럭 신호 또는 상기 클럭 버퍼 신호에 기초하여 상기 제1 노드의 출력신호를 반전하여 반전 신호를 상기 제2 마스터 래치 회로의 입력단으로 출력하는 제3 인버터
를 포함하는 스캔 체인 회로.
제14항에 있어서,
상기 제1 플립플롭은 상기 클럭 신호가 반전된 제1 클럭 버퍼 신호를 생성하고,
상기 제1 선택 회로는
상기 클럭 신호, 상기 제1 클럭 버퍼 신호 및 스캔 인에이블 신호에 기초하여 외부에서 입력되는 데이터 신호 또는 상기 제1 스캔 입력 신호의 반전 신호를 출력하는 멀티플렉서
를 포함하는 스캔 체인 회로.
제14항에 있어서,
상기 제2 선택 회로는
상기 제3 인버터의 출력단과 상기 제2 마스터 래치 회로의 입력단을 연결하는 제2 노드를 더 포함하고,
상기 제1 인버터는
전원공급 단자와 상기 제1 노드 사이에 연결되고, 게이트로 상기 클럭 신호를 입력받는 제1 P타입 트랜지스터를 포함하고,
상기 제3 인버터는
상기 전원공급 단자와 상기 제2 노드 사이에 연결되고, 게이트로 상기 클럭 신호를 입력받는 제2 P타입 트랜지스터; 및
상기 제2 노드와 전원접지 단자 사이에 연결되고, 게이트로 상기 클럭 버퍼 신호를 입력받는 제1 N타입 트랜지스터
를 포함하는 스캔 체인 회로.
제14항에 있어서,
상기 제2 마스터 래치 회로는
상기 클럭 신호의 로직 하이(H) 상태에서 상기 제2 마스터 래치 회로의 입력단의 신호를 래치하고,
상기 제2 슬레이브 래치 회로는
상기 클럭 신호의 로직 로우 상태에서 상기 제2 플립플롭의 출력단에서 출력되는 신호와 동일한 신호를 래치하는
스캔 체인 회로.
제14항에 있어서,
상기 제2 플립플롭은
상기 제2 선택 회로의 출력단과 상기 제2 마스터 래치 회로를 연결하는 딜레이 회로를 더 포함하는
스캔 체인 회로.
스캔 체인 회로에 있어서,
제1 선택 회로, 제1 마스터 래치 회로 및 제1 슬레이브 래치 회로를 포함하는 제1 플립플롭; 및
제2 선택 회로, 제2 마스터 래치 회로 및 제2 슬레이브 회로를 포함하며, 제2 플립플롭을 포함하고,
상기 제1 및 제2 플립플롭은 클럭 신호를 공유하고,
상기 제2 플립플롭은 상기 클럭 신호가 반전된 제2 클럭 버퍼 신호를 생성하고,
상기 제1 선택 회로는 외부의 제1 스캔 입력 신호가 입력되는 제1 입력단을 포함하고,
상기 제1 슬레이브 래치 회로의 출력단은 상기 제2 선택 회로의 제2 입력단에 연결되며,
상기 제2 선택 회로는
스캔 인에이블 신호에 기초하여 외부에서 입력되는 데이터 신호 또는 상기 제2 입력단에서 입력되는 스캔 입력 신호의 반전 신호를 선택적으로 출력하는 멀티플렉서;
상기 클럭 신호가 로직 로우 상태일 때 상기 멀티플렉서로부터 출력된 신호의 반전 신호를 출력하는 제1 인버터; 및
상기 클럭 신호 또는 상기 클럭 버퍼 신호에 기초하여 상기 제1 인버터로부터 출력된 신호의 반전 신호를 상기 제2 마스터 래치 회로의 입력단으로 출력하는 제2 인버터
를 포함하는 스캔 체인 회로.
제19항에 있어서,
상기 제2 선택 회로는
상기 제1 인버터 회로의 출력단과 상기 제2 인버터 회로의 입력단을 연결하는 제1 노드; 및
상기 제2 인버터 회로의 출력단과 상기 제2 마스터 래치 회로의 입력단을 연결하는 제2 노드를 더 포함하고,
상기 제1 인버터는
전원공급 단자와 상기 제1 노드 사이에 연결되고, 게이트로 상기 클럭 신호를 입력받는 제1 P타입 트랜지스터를 포함하고,
상기 제2 인버터는
상기 전원공급 단자와 상기 제2 노드 사이에 연결되고, 게이트로 상기 클럭 신호를 입력받는 제2 P타입 트랜지스터; 및
상기 제2 노드와 전원접지 단자 사이에 연결되고, 게이트로 상기 클럭 버퍼 신호를 입력받는 제1 N타입 트랜지스터
를 포함하는 스캔 체인 회로.