KR20240024260A - 모놀리식적 집적 탑 게이트 박막 트랜지스터 및 발광 다이오드 및 제조 방법 - Google Patents
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Abstract
고밀도 디스플레이에 적합한 픽셀과 서브 픽셀이 개시된다. 발광 다이오드(LED) 상에 직접 톱게이트 박막 트랜지스터(TFT)를 형성하여 고밀도를 실현함으로써 필요한 면적을 줄일 수 있다. 적층 구조를 가능하게 하기 위해 상면이 발광 다이오드(LED) 상단 전극의 상단 표면과 동일 평면이 되도록 평탄화 층을 형성한다. 그런 다음 박막 트랜지스터(TFT)의 소스 및 드레인이 평탄화 층과 전극에 형성되어 발광 다이오드(LED)와 박막 트랜지스터(TFT) 사이에 전기 접촉이 이루어진다. 일부 실시예에서, 제조 방법은 상면이 박막 트랜지스터(TFT)의 게이트 상면과 동일 평면인 추가적 평탄화 층의 증착을 포함한다. 이를 통해 박막 트랜지스터(TFT)/발광 다이오드(LED) 스택에 병렬 플레이트 커패시터를 형성할 수 있으므로 픽셀의 풋프린트를 더욱 줄일 수 있다.
Description
관련 출원에 대한 상호 참조
본 출원은, 여기에 그 전체가 참조에 의해 편입되는, 2021년 6월 28일자로 출원된 “모놀리식적 집적 탑 게이트 박막 트랜지스터 및 발광 다이오드 및 제조 방법”이라는 제목의 미국 특허 가출원 63/215,776(대리인 목록: 6494-236PR1)의 우선권을 주장한다. 본 출원의 청구항의 해석에 영향을 미칠 수 있는 참조에 의해 통합된 하나 이상의 사례와 본 출원 간에 언어상의 모순 또는 불일치가 있는 경우, 본 출원의 청구항은 본 건의 언어와 일치하는 것으로 해석되어야 한다.
본 출원은 이미지 디스플레이 기술에 관한 것으로, 특히 발광 다이오드(LED) 기반 마이크로디스플레이에 관한 것이다.
무기 발광 다이오드(LED)는 견고하고 수명이 길며 유기 발광 다이오드(OLED)와 같은 다른 유형의 발광 다이오드(LED)보다 더 밝은 빛을 발산할 수 있다. 따라서 발광 디스플레이 및 마이크로디스플레이의 픽셀 소자로 사용하기에 적합하다.
그러나 지금까지는 디스플레이 백플레인의 픽셀 구동 회로와 무기 발광 다이오드(LED)를 집적하는 것이 어려웠다. 무기 발광 다이오드(LED)는 일반적으로 예를 들면 질화 갈륨(GaN)과 같은 III-V 또는 II-VI 그룹 소재를 포함한 화합물 반도체 소재로 이루어진다. 화합물 반도체 재료는 가공에 매우 높은 온도(700℃ 초과)가 필요하다. 화합물 반도체 기술을 사용하여 만든 드라이버는 단결정 실리콘을 사용하는 상보성 금속 산화물 반도체(CMOS) 또는 비정질 실리콘(aSi) 또는 다결정 실리콘(poly-Si)을 사용하는 박막 트랜지스터(TFT)와 같은 표준 실리콘 기술에 비해 훨씬 더 높은 전압을 나타낸다. 그 결과, GaN만을 사용하여 실용적인 디스플레이 장치를 제작하는 것은 어려운 일이었다.
디스플레이를 실현하기 위해 무기 발광 다이오드(LED)와 표준 실리콘 기반 트랜지스터 기술을 모놀리식적으로 결합하려는 시도가 있었지만 대부분 성공하지 못했다. 예를 들어, 하트텐스벨트는 2021년 5월 17일부터 21일까지 온라인으로 개최된 정보 디스플레이 학회(Society for Information Display)에서 발행한 디스플레이 위크 2021의 논문 61-5페이지의 "완전 모놀리식 GaN mLED 디스플레이 시스템"에서 실리콘 기판 위에 GaN 기반 마이크로 발광 다이오드(LED)를 이기종 에피택셜로 집적하는 방법을 공개했으며, 이 논문은 여기에 참조로 포함되어 있다. 안타깝게도 이러한 모놀리식 집적 기술의 비용과 복잡성으로 인해 많은 애플리케이션에서 사용하기에는 한계가 있다.
무기 발광 다이오드(LED)와 실리콘 기반 전자기기의 이기종 집적은 모놀리식 집적에 대한 대안적인 접근 방식을 제공한다. 이러한 접근 방식은 픽 앤 플레이스 기술을 사용하여 완전히 형성된 발광 다이오드(LED) 어레이를 벌크 발광 다이오드(LED) 기판에서 이전에 형성된 실리콘 트랜지스터 회로가 포함된 수신 기판으로 옮기는데, 이때 솔더 범프 본딩 또는 전도성 입자가 포함된 열경화성 수지를 사용하여 발광 다이오드(LED)와 회로를 작동적으로 결합한다. 하지만, 안타깝게도 장기적인 신뢰성과 생산 수율 문제는 여전히 극복하기 어려운 과제다.
최근에는 박막 트랜지스터(TFT) 회로와 모놀리식으로 집적된 무기 발광 다이오드(LED)가 시연되었다. 예를 들어, 2017년 10월 17일에 발행된 미국 특허 제9,793,252호에서 고쉬가 하단 게이트 박막 트랜지스터(TFT) 회로와 무기 발광 다이오드(LED)의 성공적인 집적을 공개했으며, 이 특허는 여기에 참조용으로 포함되어 있다. 안타깝게도 이러한 구조의 복잡한 층 스택 구조는 많은 애플리케이션에서 이 기술의 채택을 계속 방해하는 까다로운 제조 문제를 야기한다.
실용적이고 비용 효율적인 방식으로 모놀리식으로 집적된 무기 발광 다이오드(LED)와 박막 트랜지스터(TFT) 기반 회로는 종래 기술에 비해 상당한 발전을 이룩한 것으로 볼 수 있다.
본 명세서는 탑 게이트 박막 트랜지스터(TFT) 회로와 무기 발광 다이오드(LED)의 모놀리식 집적에 관한 것이다. 본 명세서에 따른 실시예는 특히 디스플레이, 마이크로디스플레이, 증강 현실 시스템 및 가상 현실 시스템에서 사용하기에 적합하다.
종래 기술에 비해 진일보한 것은 픽셀이 발광 다이오드(LED)에 직접 배치되는 탑 게이트 아키텍처를 갖는 박막 트랜지스터(TFT)가 픽셀에 포함되는 디스플레이를 형성하여 소자의 층 구조가 결합된 디스플레이를 형성함으로써 실현된다. 그 결과 회로와 발광 다이오드(LED)의 결합된 층 구조가 상당히 단순화되고 제작이 용이해져 제조 비용이 절감되고 수율이 향상된다.
예시적인 실시예는 무기물 발광 다이오드(LED) 구조의 상단에 직접 형성되는 탑 게이트 박막 트랜지스터(TFT)를 포함한다. 박막 트랜지스터(TFT)와 발광 다이오드(LED)는 사파이어 기판 위에 모놀리식으로 집적되어 있다. 발광 다이오드(LED) 위에 박막 트랜지스터(TFT)를 형성하기 위해 유전체 물질을 포함하는 평탄화 층을 포함함으로써 발광 다이오드(LED)의 토폴로지를 수용한다. 평탄화 층은 발광 다이오드(LED) 구조 위에 형성되고, 그 상면이 동시에 노출되는 발광 다이오드(LED)의 애노드의 상면과 동일 평면이 되도록 연마한다. 평탄화 층이 형성되고 애노드의 상면이 노출되면 박막 트랜지스터(TFT)의 소스와 드레인은 드레인이 애노드에 위치하도록 형성되어 전기적 통신이 이루어진다. 그런 다음 박막 트랜지스터(TFT)의 채널 영역과 게이트 유전체를 정의하는 반도체 및 유전체 재료의 컨포멀 층을 증착하여 트랜지스터 구조가 완성된다. 그런 다음 게이트 유전체 상단에 게이트 전극을 형성하여 박막 트랜지스터(TFT)와 발광 다이오드(LED)의 모놀리식적 집적 구조를 완성한다.
박막 트랜지스터(TFT)는 드레인이 밑에 있는 발광 다이오드(LED)의 애노드 상에 배치되고 물리적으로 접촉하도록 형성되기 때문에, 본 명세서에 따른 픽셀 및 서브 픽셀은 종래의 접근 방식으로는 불가능했던 크기로 축소될 수 있다. 픽셀과 서브 픽셀을 매우 작은 크기로 축소함으로써 대형 디스플레이, 표준 해상도 디스플레이 또는 근거리 디스플레이에 사용할 수 있다.
일부 실시예에서, 발광 다이오드(LED)의 애노드와 박막 트랜지스터(TFT)의 드레인 또는 소스 중 하나는 동일한 층으로 형성된다. 일부 실시예에서, 발광 다이오드(LED)의 애노드는 박막 트랜지스터(TFT)의 드레인 또는 소스로서 기능한다.
일부 실시예에서, 스토리지 커패시터는 또한 박막 트랜지스터(TFT)의 게이트 바로 위에 형성함으로써 박막 트랜지스터(TFT) 및 발광 다이오드(LED) 구조와 모놀리식적으로 집적된다. 일부 실시예에서, 박막 트랜지스터(TFT)의 게이트는 스토리지 커패시터의 하나의 플레이트로서 기능한다.
본 발명에 따른 일 실시예는 제1 픽셀을 포함하는 디스플레이로서, 상기 디스플레이는: 제1 캐소드 및 제1 애노드를 포함하는 제1 발광 다이오드(LED); 및 제1 발광 다이오드 상에 배치된 제1 박막 트랜지스터(TFT) - 상기 제1 박막 트랜지스터는 제1 소스, 제1 드레인 및 제1 게이트를 포함하며, 상기 제1 게이트는 기판의 원위에 있음 -;를 포함하며, 상기 제1 발광 다이오드 및 상기 제1 박막 트랜지스터는 상기 기판에 모놀리식적 집적되어 상기 제1 캐소드와 상기 제1 애노드 중 하나는 상기 제1 소스와 상기 제1 드레인 중 하나에 전기적으로 결합되는 것을 특징으로 한다.
본 발명에 따른 다른 실시예는 복수의 픽셀을 포함하는 디스플레이로서, 상기 복수의 픽셀의 각 픽셀은: 기판 상에 복수의 발광 다이오드(LED) - 상기 복수의 발광 다이오드 각각은 캐소드 및 애노드를 포함하며, 상기 캐소드 및 상기 애노드 중 하나는 상기 기판에 원위인 제1 표면을 가짐 -; 유전체를 포함하는 평탄화 층 - 상기 평탄화 층은 상기 복수의 제1 표면과 같은 평면에 있는 제2 표면을 가짐 -; 및 박막 트랜지스터 - 상기 박막 트랜지스터는 상기 발광 다이오드 및 평탄화 층에 배치됨 - ;를 포함하며, 상기 박막 트랜지스터는 소스, 드레인 및 상기 기판에 원위에 있는 게이트를 포함하고, 상기 소스 및 드레인 중 하나가 애노드 및 캐소드 중 하나와 전기적으로 결합되고, 상기 소스 및 드레인 중 다른 하나가 평탄화 층에 배치되며, 상기 복수의 발광 다이오드 및 상기 복수의 박막 트랜지스터가 기판 상에 모놀리식적 집적되는 박막 트랜지스터를 더 포함하는 것을 특징으로 한다.
본 명세서에 따른 또 다른 실시예는 복수의 픽셀을 포함하는 디스플레이를 형성하는 방법으로서, 상기 방법은: 기판 상에 복수의 발광 다이오드(LED) - 상기 복수의 발광 다이오드 각각은 캐소드 및 애노드를 포함하며, 상기 캐소드 및 상기 애노드 중 하나는 상기 기판에 원위인 제1 표면(S1)을 가짐 - 를 형성하는 단계; 유전체를 포함하는 평탄화 층 - 상기 평탄화 층은 상기 복수의 제1 표면과 동일 평면에 있는 제2 표면(S2)을 가짐- 을 형성하는 단계; 복수의 박막 트랜지스터를 형성하여 상기 복수의 박막 트랜지스터 각각은 상기 복수의 발광 다이오드 중 서로 다른 발광 다이오드 상에 배치되며, 상기 복수의 박막 트랜지스터 각각은 소스, 드레인 및 상기 기판에 원위에 있는 게이트를 포함하는 단계; 를 포함하며, 상기 박막 트랜지스터의 각각은 (1) 상기 제1 소스 및 상기 제1 드레인 중 하나가 상기 박막 트랜지스터의 각각의 상기 발광 다이오드의 각각의 상기 제1 애노드 및 상기 제1 캐소드 중 하나 상에 배치되고 전기적으로 연결되고 (2) 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 표면 상에 배치되도록 형성되는 것을 특징으로 한다.
도 1a 및 도 1b는 본 발명에 따른 발광 디스플레이에 사용하기에 적합한 픽셀 일부의 사시도 및 단면도의 개략도를 도시한다.
도 2는 본 발명에 따른 디스플레이의 픽셀의 서브 픽셀을 형성하는 데 적합한 방법의 동작을 도시한다.
도 3a는 발광 다이오드(LED)(102)가 완료된 후의 초기 서브 픽셀(100')의 단면도를 개략적으로 나타낸 도면이다.
도 3b는 평탄화 층(120)가 완료된 후 초기 서브 픽셀(100')의 단면도를 개략적으로 나타낸 도면이다.
도 3c는 박막 트랜지스터(TFT)(104)가 완료된 후의 초기 서브 픽셀(100')의 단면도의 개략도를 도시한다.
도 4a는 본 발명에 따른 디스플레이의 픽셀, 즉 적색, 녹색 및 청색 서브 픽셀을 포함하는 픽셀의 전기적 레이아웃의 개략도를 도시한 도면이다.
도 4b는 서브 픽셀(100R), 100G 및 100B의 전기 버스 영역의 층 구조의 단면도를 나타낸 개략도이다.
도 5는 회로부(400)의 층 구조를 더 상세한 사시도의 개략도를 도시한다.
도 6은 본 발명에 따라 모놀리식으로 집적된 스토리지 커패시터를 포함하는 서브 픽셀의 개략도를 도시한다.
도 2는 본 발명에 따른 디스플레이의 픽셀의 서브 픽셀을 형성하는 데 적합한 방법의 동작을 도시한다.
도 3a는 발광 다이오드(LED)(102)가 완료된 후의 초기 서브 픽셀(100')의 단면도를 개략적으로 나타낸 도면이다.
도 3b는 평탄화 층(120)가 완료된 후 초기 서브 픽셀(100')의 단면도를 개략적으로 나타낸 도면이다.
도 3c는 박막 트랜지스터(TFT)(104)가 완료된 후의 초기 서브 픽셀(100')의 단면도의 개략도를 도시한다.
도 4a는 본 발명에 따른 디스플레이의 픽셀, 즉 적색, 녹색 및 청색 서브 픽셀을 포함하는 픽셀의 전기적 레이아웃의 개략도를 도시한 도면이다.
도 4b는 서브 픽셀(100R), 100G 및 100B의 전기 버스 영역의 층 구조의 단면도를 나타낸 개략도이다.
도 5는 회로부(400)의 층 구조를 더 상세한 사시도의 개략도를 도시한다.
도 6은 본 발명에 따라 모놀리식으로 집적된 스토리지 커패시터를 포함하는 서브 픽셀의 개략도를 도시한다.
다음은 본 명세서의 원리를 예시적으로 설명한 것에 불과하다. 따라서 통상의 기술자는 본 명세서에 명시적으로 설명되거나 도시되어 있지는 않지만 본 발명의 원리를 구현하고 본 발명의 정신 및 범위 내에 포함되는 다양한 배열을 고안할 수 있을 것으로 이해될 것이다.
또한, 본 명세서에 인용된 모든 실시예 및 조건문은 주로 독자가 본 발명의 원리와 발명자가 본 발명의 발전에 기여한 개념을 이해하는 데 도움을 주기 위한 교육적 목적으로만 명시적으로 의도된 것이며, 그러한 구체적으로 인용된 실시예 및 조건에 제한되지 않는 것으로 해석되어야 한다.
또한, 본 명세서의 원리, 태양 및 실시예와 그 구체적인 실시예를 인용하는 본 명세서의 모든 진술은 구조적 및 기능적 균등물을 모두 포함하도록 의도되었다. 또한, 그러한 등가물은 현재 알려진 등가물뿐만 아니라 미래에 개발되는 등가물, 즉 구조에 관계없이 동일한 기능을 수행하는 모든 개발 요소를 모두 포함하도록 의도되었다.
따라서, 예를 들어, 통상의 기술자는 본원의 임의의 블록 다이어그램이 본 명세서의 원리를 구현하는 예시적인 회로의 개념도를 나타낸다고 이해할 것이다. 마찬가지로, 임의의 순서도, 흐름도, 상태 전환 다이어그램, 의사 코드 등은 컴퓨터 또는 프로세서가 명시적으로 도시되어 있는지 여부에 관계없이 컴퓨터 판독 가능 매체에 실질적으로 표현되어 컴퓨터 또는 프로세서에 의해 실행될 수 있는 다양한 프로세스를 나타내는 것으로 이해될 수 있을 것이다.
"프로세서"로 표시될 수 있는 기능 블록을 포함하여 도면에 도시된 다양한 요소의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 연계하여 소프트웨어를 실행할 수 있는 하드웨어의 사용을 통해 제공될 수 있다. 프로세서에 의해 제공되는 경우, 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별 프로세서에 의해 제공될 수 있으며, 그 중 일부는 공유될 수 있다. 또한 "프로세서" 또는 "컨트롤러"라는 용어의 명시적 사용은 소프트웨어를 실행할 수 있는 하드웨어만을 지칭하는 것으로 해석되어서는 안 되며, 디지털 신호 프로세서(DSP) 하드웨어, 네트워크 프로세서, 애플리케이션 특정 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA), 소프트웨어 저장을 위한 읽기 전용 메모리(ROM), 랜덤 액세스 메모리(RAM) 및 비휘발성 스토리지 등을 암시적으로 포함하되 이에 한정되지 않는다. 기타 기존 및/또는 맞춤형 하드웨어도 포함될 수 있다.
소프트웨어 모듈 또는 단순히 소프트웨어로 암시되는 모듈은 여기서는 순서도 요소 또는 (프로세스 단계의 수행 및/또는 텍스트 설명을 나타내는) 기타 요소의 조합으로 표현될 수 있다. 이러한 모듈은 명시적 또는 암시적으로 표시된 하드웨어에 의해 실행될 수 있다.
본 명세서에 달리 명시되지 않는 한, 도면을 구성하는 도는 축척에 따라 그려지지 않는다.
상기 설명된 바와 같이, 디스플레이 및 마이크로디스플레이 애플리케이션에 사용하기 위한 탑 게이트 박막 트랜지스터(TFT) 회로와 무기 발광 다이오드(LED)의 모놀리식 집적은 본 명세서에 따른 실시예에서 종래 기술에 비한 상당한 이점을 제공한다. 첫째, 회로와 발광 다이오드(LED)의 결합 층 구조가 상당히 단순화된다. 둘째, 이러한 설계는 제조가 훨씬 쉬워져 제조 비용이 절감되고 시스템 수율이 향상된다. 셋째, 박막 트랜지스터(TFT)와 발광 다이오드(LED)의 층 스택은 서로 실질적으로 독립적이다. 따라서 어느 한쪽이 다른 한쪽을 포함한다고 해서 다른 한쪽이 손상될 필요가 없다.
도 1a 및 도 1b는 본 명세서에 따른 발광 디스플레이에 사용하기에 적합한 픽셀 일부의 사시도 및 단면도의 개략도를 도시한다. 서브 픽셀(100)은 기판(106) 상에 모놀리식으로 집적된 발광 다이오드(LED)(102) 및 박막 트랜지스터(TFT)(104)를 포함한다.
첨부된 청구항을 포함하여 본 명세서의 목적상, "모놀리식적 집적"이라는 용어는 기판의 본체 내에서, 전형적으로 기판 내 에칭에 의해 형성되거나; 기판의 표면에서, 전형적으로 표면에 배치된 패터닝 층에 의해 형성되는 것으로 정의된다. 모놀리식적 집적이라는 용어는 접착, 솔더 범프 본딩 등과 같은 공정을 사용하여 완전히 형성된 장치를 결합하는 것과 같은 하이브리드 집적 방법을 사용하여 집적된 시스템/장치를 명시적으로 제외한다.
도 2는 본 명세서에 따른 디스플레이 픽셀의 서브 픽셀을 형성하는 데 적합한 방법의 동작을 도시한다. 방법(200)은 기판(106) 상에 발광 다이오드(LED)(102)가 형성되는 동작(201)으로 시작된다.
기판(106)은 평면 가공 제조 방법에 사용하기에 적합한 기판이다. 바람직하게는, 기판(106)은 발광 다이오드(LED)(102)에 의해 방출되는 빛에 대해 실질적으로 투명하다. 도시된 실시예에서, 기판(106)은 사파이어 기판이지만, 본 발명에 따른 사용하기에 적합한 다른 기판은 본 명세서를 읽은 후 통상의 기술자에게 명백할 것이다.
발광 다이오드(LED)(102)는 기판(106) 상에 에피택셜하게(epitaxially) 성장된 무기 발광 다이오드(LED) 구조물이다. 발광 다이오드(LED)(102)는 다른 층들 중에서도 반도체(SC) 층(108), 게인(gain) 층(110), SC 층(112), 캐소드(116) 및 애노드(118)를 포함한다. 전형적으로, 발광 다이오드(LED)(102)의 반도체 및 게인 층은 금속-유기 화학 기상 증착(MOCVD)을 사용하여 에피택셜하게 성장되지만, 원자층 에피택시(ALE), 분자 빔 에피택시(MBE) 등을 포함하는 임의의 적절한 성장 방법을 사용하여 발광 다이오드(LED)(102)의 층을 형성할 수 있다.
발광 다이오드(LED)(102)의 형성은 기판(106) 위에 n형 반도체(SC) 층(108)의 에피택셜로 성장으로 시작된다. SC 층(108)은 캐소드(116)에 전기적으로 연결할 수 있는 전기 전도성 층으로 기능한다. 또한 게인 층(110)의 하부 광 구속(optical confinement) 층으로도 기능한다. 도시된 실시예에서, SC 층(108)은 약 2미크론의 두께를 갖는 n-도핑 질화 갈륨(GaN) 층이지만, 일부 실시예에서, SC 층(108)은 다른 화합물-반도체 재료 및/또는 두께를 포함한다.
그런 다음 게인 층(110)이 SC 층(108) 위에서 성장한다. 게인 층(110)은 발광 다이오드(LED)(102)의 구조 내에서 광학 게인을 제공하기에 적합한 화합물 반도체 물질의 하나 이상의 층을 포함한다. 도시된 실시예에서, 게인 층(110)은 약 150nm의 총 두께를 갖는 인듐 갈륨 질화물(InGaN) 및 질화 갈륨(GaN)의 교번 층을 포함하는 다중 양자 웰(MQW, multiple quantum well) 층이지만, 일부 실시예에서, 게인 층(110)은 적어도 하나의 다른 화합물 반도체 재료를 포함하거나 다른 두께를 갖는다.
그런 다음 발광 다이오드(LED)(102)의 형성은 게인 층(110)에서 SC 층(112)의 에피택셜로 성장과 함께 계속된다. SC 층(112)은 발광 다이오드(LED)(102)의 상단 접점 및 게인 층의 상부 광 구속(optical confinement) 층으로 기능한다. 도시된 예에서, SC 층(112)은 약 250nm의 두께를 갖는 p-도핑된 GaN 층이지만, 일부 실시예에서, SC 층(112)은 다른 화합물 반도체를 포함하거나 다른 두께를 갖는다.
그런 다음 게인 층(110)과 SC 층(112)을 패턴화하여 메사(114)를 정의하고, 캐소드(116)의 형성을 준비하기 위해 SC 층(108)의 영역을 노출시킨다.
캐소드(116)는 SC 층(108) 상에 형성되어 캐소드가 SC 층(108)을 통해 게인 층(110)과 전기적으로 결합되도록 한다. 도시된 예에서, 캐소드(116)는 약 50nm의 두께를 갖는 몰리브덴(Mo) 층이다. 전형적으로, 캐소드(116)는 섀도 마스크를 통한 스퍼터링에 의한 직접 패터닝을 통해 형성되지만, 임의의 적절한 증착 및/또는 증착 및 패터닝 방법이 캐소드(116)를 형성하는 데 사용될 수 있다.
유사한 방식으로, 애노드(118)이 SC 층(112) 상에 형성되어 애노드가 SC 층(112)을 통해 게인 층(110)과 전기적으로 결합되도록 한다. 도시된 예에서 애노드(118)은 두께가 약 20nm인 몰리브덴(Mo) 층이다.
도 3a는 발광 다이오드(LED)(102)가 완료된 후의 초기 서브 픽셀(100')의 단면도를 개략적으로 나타낸 도면이다.
발광 다이오드(LED)(102)가 완료되면 방법(200)은 동작(202)을 계속 진행하여 발광 다이오드(LED) 구조 위에 평탄화 층(120)을 형성한다. 평탄화 층(120)은 메사(114) 주변 영역을 채우는 유전체 재료의 층이다. 도시된 실시예에서, 평탄화 층(120)은 발광 다이오드(LED)(102)의 토폴로지 위에 기상 증착되는 이산화 규소를 포함한다. 일부 실시예에서, 평탄화 층(120)은 스핀 코팅, 스프레이 코팅 등과 같은 기상 증착 이외의 방식으로 증착된다.
동작(203)에서, 평탄화 층(120)은 애노드(118)의 상면(즉, 표면 S1)을 노출시키기 위해 얇아진다. 결과적으로, 표면 S2(즉, 평탄화 층(120)의 상단 표면)는 표면 S1과 실질적으로 동일 평면이며, 평면 처리 기술을 사용하여 박막 트랜지스터(TFT)(104)의 층을 형성하는 데 적합한 평평한 표면을 정의한다. 도시된 실시예에서, 평탄화 층(120)은 화학적 기계적 연마(CMP)를 통해 얇아지고 평탄화되지만, 본 명세서의 범위를 벗어나지 않고 임의의 적절한 방법이 사용될 수 있다.
도 3b는 평탄화 층(120)이 완료된 후 초기 서브 픽셀(100')의 단면도를 개략적으로 나타낸 도면이다.
동작(204)에서, 박막 트랜지스터(TFT)(104)가 기판(106) 상에 형성된다.
박막 트랜지스터(TFT)(104)는 게이트가 발광 다이오드(LED)(102)로부터 원위에 위치하도록 구성된 FET 트랜지스터 구조다. 박막 트랜지스터(TFT)(104)는 게이트(122), 드레인(124), 소스(126), 반도체 층(128) 및 게이트 유전체(130)를 포함한다.
박막 트랜지스터(TFT)(104)의 형성은 애노드(118)에 드레인(124)을 형성하고 평탄화 층(120)의 상면에 소스(126)를 형성하는 것으로 시작된다. 전형적으로, 드레인(124) 및 소스(126)는 캐소드(116)의 형성과 관련하여 위에서 설명한 것과 유사한 방법을 사용하여 동일한 작업에서 형성된다. 도시된 예에서, 드레인(124) 및 소스(126)는 각각 약 20nm의 두께를 갖는 몰리브덴 층이다.
드레인(124)과 소스(126)를 정의한 후, 그 위에 컨포멀 증착 방법을 사용하여 SC 층(128)을 증착하여 그 재료가 소스와 드레인 사이에 위치하도록 한다. 도시된 예에서, SC 층(128)은 약 40nm 두께의 인듐 갈륨 아연 산화물(IGZO)로 이루어진 층이다.
이어서, 게이트 유전체(130)가 SC 층(128) 상에 형성된다. 도시된 예에서, 게이트 유전체(130)는 약 150nm 두께의 이산화규소 층이다.
박막 트랜지스터(TFT)(104)의 형성은 게이트 유전체(130)의 상면에 게이트(122)가 정의됨으로써 완료된다. 도시된 예에서, 게이트(122)는 약 20nm 두께의 몰리브덴 층을 포함한다.
그러나, 본 명세서를 읽은 통상의 기술자에게 명백할 것이지만, 본 명세서의 범위를 벗어나지 않으면서 임의의 적절한 두께 및/또는 재료가 박막 트랜지스터(TFT)(104)의 임의의 구성 층/구조에 사용될 수 있다.
통상의 기술자에게도 명백할 것이지만, 일부 실시예에서, 서브 픽셀(100)은 전형적으로 추가 반도체 층들(예컨대, 버퍼 층들, 접촉 향상 층들 등)뿐만 아니라 다른 서브 픽셀, 제어 회로, 구동 회로 등에 대한 전기적 연결을 가능하게 하는 비아, 본드 패드 및 전기 통로와 같은 추가 특징들을 포함한다. 명확성을 위해 이러한 층/기능은 도면의 예시에는 표시되지 않았다.
도 3c는 박막 트랜지스터(TFT)(104)가 완료된 후의 초기 서브 픽셀(100')의 단면도의 개략도를 도시한다.
동작(205)에서, 패시베이션 층(132)이 형성되어 발광 다이오드(LED)(102)와 박막 트랜지스터(TFT)(104)를 전기적으로 패시베이션함으로써 서브 픽셀(100)이 완성된다.
서브 픽셀(100)이 완성되면, 박막 트랜지스터(TFT)(104)와 발광 다이오드(LED)(102)는 드레인(124) 및 애노드(118)를 통해 전기적으로 결합되며, 드레인은 애노드와 물리적으로 접촉하도록 형성된다. 일부 실시예에서, 애노드(118) 및 드레인(124)은 박막 트랜지스터(TFT)(104) 구조 내의 단일 소자에 의해 정의된다.
도 4a는 본 명세서에 따른 디스플레이의 픽셀, 즉 적색, 녹색 및 청색 서브 픽셀을 포함하는 픽셀의 전기적 레이아웃의 개략도를 도시한 도면이다. 디스플레이 부분(400)은 실질적으로 동일한 복수의 픽셀을 포함하는 디스플레이의 하나의 픽셀인 픽셀(P1)을 묘사한다. 픽셀 P1은 3개의 서브 픽셀(100R, 100G, 및 100B), 버스(402), 및 버스(404)를 포함한다.
도 4b는 서브 픽셀(100R, 100G 및 100B)의 전기 버스 영역의 층 구조에 대한 단면도의 개략도를 도시한다. 층 구조(406)는 버스(402) 및 버스(404), 그리고 이들 사이에 존재하여 전기 절연을 제공하는 층간 유전체만을 나타낸다.
서브 픽셀(100R, 100G 및 100B) 각각은 다른 회로 소자 중에서도 해당 서브 픽셀의 원하는 색상을 방출하도록 구성된 발광 다이오드(LED)(102)와 도 1a 및 도 1b와 관련하여 위에서 설명한 바와 같이 전기적으로 연결되는 박막 트랜지스터(TFT)(104)를 포함한다. 달리 말하면, 서브 픽셀(100R, 100G, 100B)은 각각 발광 다이오드(LED)(102R, 104G, 104B)를 포함하며, 여기서 발광 다이오드(LED)(102R)는 적색광을, 발광 다이오드(LED)(102G)는 녹색광을, 발광 다이오드(LED)(102B)는 청색광을 발산한다.
각 서브 픽셀(100R, 100G 및 100B)에서 발광 다이오드(LED) 캐소드(116)은 공통 VSS 전압 레벨로 유지되는 전기 버스(402)에 전기적으로 연결된다. 유사한 방식으로, 각 서브 픽셀에서 각각의 구동 트랜지스터(104)의 소스는 공통 ELVDD 전압 레벨로 유지되는 전기 버스(404)에 전기적으로 연결된다.
도시된 실시예에서, 버스(402)는 캐소드(116)과 동시에 형성되지만, 버스(402)는 본 명세서의 범위를 벗어나지 않고 별도의 공정에서 형성될 수 있다.
유사한 방식으로, 도시된 실시예에서, 버스(404)는 드레인(124) 및 소스(126)와 동시에 형성되지만, 버스(404)는 본 명세서의 범위를 벗어나지 않고 별도의 공정에서 형성될 수 있다.
버스(402)는 층간 유전체로서 기능하는 평탄화 층(120)의 일부에 의해 버스(404)로부터 전기적으로 절연된다. 일부 실시예에서, 버스(402)와 버스(404)를 전기적으로 절연시키기 위해 다른 유전체 층이 포함된다.
도 5는 회로부(400)의 층 구조를 보다 상세하게 투시한 개략도를 도시한 도면이다. 대부분의 발광 다이오드(LED) 기반 디스플레이와 마찬가지로, 데이터 라인 데이터 R, 데이터 G 및 데이터 B는 디스플레이의 동일한 행에 있는 모든 픽셀에 공통적이다. 전형적으로 각 서브 픽셀의 데이터 라인과 게이트는 두꺼운 전기 절연체 층(즉, 절연체 504)으로 분리된다. 일부 실시예에서, 절연체(504)는 패시베이션 층(132)을 포함한다.
종래 기술에서 각 픽셀(또는 서브 픽셀)은 일반적으로 트랜지스터 및 발광 다이오드(LED)에 인접한 스토리지 커패시터를 포함한다. 즉, 픽셀 구동 회로에 포함된 회로 소자는 수평으로 배열된다. 결과적으로 각 회로 소자는 상당한 양의 칩 공간을 필요로 하며, 이는 각 픽셀의 크기에 하한선을 설정한다(픽셀 밀도에 상응하는 상한선도 설정한다).
그러나, 본 명세서의 일 태양에 따르면, 스토리지 커패시터가 박막 트랜지스터(TFT) 상부에 형성되어 소자의 수직 배열을 실현함으로써 주어진 픽셀 구동 회로에 필요한 공간을 줄일 수 있다.
도 6은 본 명세서에 따라 모놀리식으로 집적된 스토리지 커패시터를 포함하는 서브 픽셀의 개략도를 도시한다. 서브 픽셀(600)은 서브 픽셀(100) 및 커패시터(602)를 포함한다.
커패시터(602)는 유전체(604)의 양쪽에 위치하는 커패시터 플레이트(C1 및 C2)를 포함하는 병렬 플레이트 커패시터다. 커패시터(602)는 서브 픽셀(100) 상에 형성되어 플레이트(C1)가 게이트(122)와 물리적 및 전기적으로 접촉하도록 한다.
커패시터 플레이트(C1 및 C2) 각각은 위에서 설명한 캐소드(116)과 유사하다. 도시된 예에서, 각 커패시터 플레이트는 두께가 약 50nm인 몰리브덴 층이다.
유전체(604)는 위에서 설명한 게이트 유전체(130)와 유사하다. 도시된 예에서, 유전체(604)는 약 150nm 두께의 이산화규소 층이다.
도시되지는 않았지만, 전형적으로 평탄화 층(120)과 유사한 평탄화 층이 플레이트(C1)를 형성하기 전에 서브 픽셀(100) 상에 형성된다.
커패시터(602)가 박막 트랜지스터(TFT)(104) 상부에 배치되도록 서브 픽셀(600)을 형성함으로써, 본 명세서에 따른 실시예는 종래 기술에 비해 다음과 같은 상당한 이점이 제공된다:
i. 회로에 필요한 픽셀 면적 감소, 또는
ii. 더 높은 픽셀 밀도, 또는
iii. 픽셀 밀도 저하 없이 회로 복잡성 증가, 또는
iv. 더 큰 커패시터로 더 나은 스토리지 성능 제공 또는
v. i, ii, iii, iv의 모든 조합.
본 명세서는 예시적인 실시예의 일부 예들을 개시하고 있으며, 본 명세서를 읽은 통상의 기술자에 의해 본 발명의 많은 변형이 쉽게 고안될 수 있다는 것을 이해해야 한다.
Claims (14)
- 제1 픽셀(P1)을 포함하는 디스플레이로서, 상기 디스플레이는:
제1 캐소드(116) 및 제1 애노드(118)를 포함하는 제1 발광 다이오드(LED) (102R); 및
상기 제1 발광 다이오드상에 배치된 제1 박막 트랜지스터(TFT)(104R) - 상기 제1 박막 트랜지스터는 제1 소스(126R), 제1 드레인(124R) 및 제1 게이트(122R)를 포함하며, 상기 제1 게이트는 기판(106)의 원위에 있음 -;
를 포함하며,
상기 제1 발광 다이오드 및 상기 제1 박막 트랜지스터는 상기 기판에 모놀리식(monolithic)하게 집적되어 상기 제1 캐소드와 상기 제1 애노드 중 하나는 상기 제1 소스와 상기 제1 드레인 중 하나에 전기적으로 결합되는, 디스플레이. - 제1항에 있어서,
상기 제1 애노드는 상면(S1)을 갖고, 상기 제1 픽셀은 평탄화 층(120) -상기 평탄화 층(120)은 유전체를 포함하고 제1 표면(S2)을 갖고 상기 제1 표면은 상기 상면(S1)과 동일 평면 상에 있음 - 을 포함하고, 추가적으로 상기 제1 소스와 상기 제1 드레인 중 하나는 상기 제1 표면 상에 배치되는, 디스플레이. - 제1항에 있어서,
상기 제1 애노드는 상기 제1 드레인에 전기적으로 연결되는, 디스플레이. - 제3항에 있어서,
상기 제1 애노드는 상기 제1 드레인에 직접적으로 물리적으로 접촉되는, 디스플레이. - 제3항에 있어서,
상기 제1 애노드는 상기 제1 드레인인, 디스플레이. - 제3항에 있어서,
상기 제1 애노드는 상기 제1 드레인인, 디스플레이. - 제1항에 있어서,
상기 제1 픽셀은 평행 플레이트 커패시터(602) - 상기 평행 플레이트 커패시터는 제1 플레이트(C1), 제2 플레이트(C2) 및 상기 제1 플레이트 및 상기 제2 플레이트 사이에 배치된 유전체 층(604)을 갖고, 상기 제1 플레이트는 상기 제1 게이트에 전기적으로 결합되며, 상기 제1 플레이트는 상기 제1 게이트 상에 배치되고 물리적으로 접촉함 - 를 더 포함하는, 디스플레이. - 제7항에 있어서,
상기 제1 플레이트는 상기 제1 게이트인, 디스플레이. - 제1항에 있어서,
상기 제1 픽셀은 제2 서브 픽셀을 더 포함하며, 상기 제2 서브 픽셀은:
제2 캐소드(116) 및 제2 애노드(118)를 포함하는 제2 발광 다이오드(102G); 및
상기 제2 발광 다이오드 상에 배치된 제2 박막 트랜지스터(104G) - 상기 제2 박막 트랜지스터는 제2 소스(126G), 제2 드레인(124G) 및 제2 게이트(122G)를 포함하며, 상기 제2 게이트는 상기 기판의 원위에 있음 -;
를 포함하며,
상기 제2 발광 다이오드 및 상기 제2 박막 트랜지스터는 상기 기판에 모놀리식(monolithic)하게 집적되어 상기 제2 캐소드와 상기 제2 애노드 중 하나는 상기 제2 소스와 상기 제2 드레인 중 하나에 전기적으로 결합되는, 디스플레이. - 복수의 픽셀(P1)을 포함하는 디스플레이를 형성하는 방법으로서, 상기 방법은:
기판 상에 복수의 발광 다이오드(LED)(102) - 상기 복수의 발광 다이오드 각각은 캐소드(116) 및 애노드(118)를 포함하며, 상기 캐소드 및 상기 애노드 중 하나는 상기 기판에 원위인 제1 표면(S1)을 가짐 - 를 형성하는 단계;
유전체를 포함하는 평탄화 층(120) - 상기 평탄화 층은 상기 복수의 제1 표면과 같은 평면에 있는 제2 표면(S2)을 가짐- 을 형성하는 단계;
복수의 박막 트랜지스터(104)를 형성하여 상기 복수의 박막 트랜지스터 각각은 상기 복수의 발광 다이오드 중 서로 다른 발광 다이오드 상에 배치되며, 상기 복수의 박막 트랜지스터 각각은 소스(126), 드레인(124) 및 상기 기판에 원위에 있는 게이트(122)를 포함하는 단계;
를 포함하며,
상기 박막 트랜지스터의 각각은 (1) 상기 제1 소스 및 상기 제1 드레인 중 하나가 상기 박막 트랜지스터의 각각의 상기 발광 다이오드의 각각의 상기 제1 애노드 및 상기 제1 캐소드 중 하나 상에 배치되고 전기적으로 연결되고 (2) 상기 소스 및 상기 드레인 중 다른 하나는 상기 제2 표면 상에 배치되도록 형성되는, 방법. - 제10항에 있어서,
상기 복수의 픽셀의 각 픽셀에서, 상기 애노드 및 상기 드레인은 직접적으로 물리적으로 접촉되고 전기적으로 연결되도록 형성되는, 방법. - 제11항에 있어서,
상기 복수의 픽셀의 각 픽셀에서, 상기 애노드는 상기 드레인으로서 형성되는, 방법. - 제10항에 있어서,
복수의 평행 플레이트 커패시터(602) - 각 커패시터는 제1 플레이트(C1), 제2 플레이트(C2) 및 상기 제1 플레이트 및 상기 제2 플레이트 사이에 배치된 유전체(604) 층을 가짐 - 를 형성하는 단계를 더 포함하며, 상기 복수의 픽셀의 각각에서, 상기 제1 플레이트는 상기 박막 트랜지스터의 각각의 상기 게이트와 전기적으로 결합되며, 상기 제1 플레이트는 상기 게이트 상에 배치되고 물리적으로 접촉하는, 방법. - 제13항에 있어서,
상기 제1 플레이트는 상기 게이트인, 방법.
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