KR20240022403A - 층상 구조물 - Google Patents

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KR20240022403A
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앤드류 존슨
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아이큐이, 피엘씨
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Abstract

본 개시내용은 p타입 반도체 재료를 포함하는 기판(110); 기판(110) 상의 적어도 하나의 p-on-n 접합을 포함하는 복수의 반도체층(120); 및 기판(110)과 복수의 반도체층 사이의 터널 접합층(130)을 포함하는 층상 구조물(200, 300)에 관한 것이다.

Description

층상 구조물{LAYERED STRUCTURE}
본 출원은 층상 구조물(layered structure) 및 층상 구조물을 제조하는 방법에 관한 것이다.
층상 반도체 구조물은 일반적으로 스택에서 에피택셜 성장한 복수의 층으로 형성된다. 층상 구조물은 화학적 기상 퇴적(CVD, chemical vapor deposition), 금속 유기 CVD(MOCVD, metal organic CVD), 금속 유기 기상 에피택시(MOVPE, metalorganic vapor-phase epitaxy) 및 분자빔 에피택시(MBE, molecular beam epitaxy)와 같은 다수의 방법을 사용하여 성장할 수 있다. 통상 복수의 층이 기판 상에 층별로 성장한다. 기판 및 층은 일반적으로 반도체 재료를 포함한다. 그러나, 다른 재료들도 층상 구조물에 통합될 수 있다.
기판 상에 층이 성장하여 층상 구조물을 형성하는데, 이는 웨이퍼라고 지칭될 수 있다. 웨이퍼는 후속하여 트랜지스터, 발광 다이오드(LED), 수직 공동 표면 방출 레이저(VCSEL, vertical cavity surface emitting laser), 에지 방출 레이저 및 포토디텍터와 같은 전자 또는 포토닉 디바이스로 제조될 수 있다.
기판에 대해 그리고 웨이퍼의 층 각각에 대해 선택된 특정 재료는 이후 웨이퍼로부터 제조되는 디바이스의 특성을 결정할 수 있다. III-V 반도체 재료가 지닌 몇몇 바람직한 품질 때문에, III-V 반도체 재료는 디바이스 제조를 위한 웨이퍼에서 점점 더 많이 사용되고 있다. 통상 III-V 반도체 재료는 III-V 반도체 기판 상의 층에서 성장한다.
추가적으로, IV족 반도체 기판 상에 III-V 반도체층을 성장시키는 것도 연구되고 있다. 이러한 층상 구조 조합은 III-V 반도체 재료가 지닌 바람직한 특성들 중 일부를 이용할 수 있으며, 또한 Si 및 Ge와 같은 IV족 반도체 재료로 개발되어 발달한 상보형 금속 산화물 반도체(CMOS, complementary metal-oxide-semiconductor) 제조 기술도 활용할 수 있다.
IV족 반도체 기판 상에서의 III-V 반도체 재료들의 조합은 사용되는 재료들의 격자 상수들에 의해 결정될 수 있다. 예를 들어, GaAs 및 AlAs와 같은 III-V 반도체 재료는 IV족 반도체 재료 Ge와 비교적 유사한 격자 상수를 갖는다. 따라서, Ge 기판 상에 GaAs 및 AlAs 층을 성장시키면 바람직한 저변형 특성을 나타낼 수 있는 에피택셜 성장 층상 구조물을 실현할 수 있다. 그러나, 이것은 적절한 III-V 반도체 재료와 IV족 반도체 기판의 일례의 조합이며, 당업자는 다른 재료 조합들은 층상 구조물을 형성하는 데 사용될 수 있는 것을 이해할 것이다.
에피택셜 성장 웨이퍼와 같은 층상 구조물로부터 제조된 다수의 디바이스들은 p-on-n 접합 구조를 포함한다. 예를 들어, VCSEL은 일반적으로 n타입 반사체, n타입 반사체 상의 p타입 반사체, 및 n타입 반사체와 p타입 반사체 사이에 위치하는 활성층을 포함한다. n타입 반사체 및 p타입 반사체의 구성은 p-on-n 접합을 형성한다.
따라서, p-on-n 접합을 포함하는 디바이스를 형성하기 위한 층상 구조물은 p-on-n 접합을 포함하는 복수의 반도체층을 포함할 수 있다. 이러한 층상 구조물에서는, 기판을 n타입으로 도핑하는 것이 일반적이다. n타입 기판은 기판 상에 위치하는 p-on-n 접합의 n타입 부분에 대해 저저항 재료로서 기능할 수 있다. 따라서, 디바이스에 전류를 인가하기 위해 n타입 기판 상에 컨택이 형성될 수 있는데, 이것은 저저항이고 특성상 오믹일 수 있다. 따라서, n타입 기판 상에 오믹 컨택을 형성하면 저저항 및 저손실의 디바이스를 실현할 수 있다.
그러나, 일부 재료에서는, 기판에 대한 오믹 컨택이 어려울 수 있다. 일부 재료에서는, 기판 재료에 페르미 준위 고정 효과(Fermi level pinning effect)가 발생할 수 있으며, 이것은 오믹 컨택이 기판 상에 용이하게 형성될 수 없음을 의미한다. 이러한 기판 재료을 사용하면 디바이스 내의 저항을 증가시킬 수 있고, 손실을 증가시킬 수 있다. 또한, 이러한 기판을 사용하면, 기판 상에 적절한 컨택을 제조하기 위해 집약적이고 제한적인 해법이 필요할 수 있다. 페르미 준위 고정 효과는 n타입 Ge 기판에서 관찰되고 있다. 따라서, 이 효과는 III-V 반도체 재료를 사용하여 디바이스를 성장시키는 데에 n타입 Ge 기판과 같은 기판의 사용을 제한한다.
본 개시내용의 목적은 전술한 기존의 기술과 연관된 단점들 중 적어도 일부를 회피하거나 제거하는 것이다.
제1 양태에 따르면, p타입 반도체 재료를 포함하는 기판; 기판 상의 적어도 하나의 p-on-n 접합을 포함하는 복수의 반도체층; 및 기판과 복수의 반도체층 사이의 터널 접합층을 포함하는 층상 구조물이 제공된다.
일부 예에서, p타입 기판 재료는 등가의 n타입 기판 재료가 받을 수 있는 페르미 준위 고정 효과를 받지 않을 수 있다. p타입 Ge는 n타입 Ge가 받는 페르미 준위 고정 효과를 받지 않는다는 것이 관찰되었다. 따라서, 일부 예에서, p타입 등가 재료는 보다 용이하게 오믹 컨택을 형성할 수 있다. 이 경우에, p타입 반도체 재료는 기판 상에 오믹 컨택을 제조할 수 있다. 그러나, 전술한 바와 같이, 일부 층상 구조물은 VCSEL을 형성하기 위한 층상 구조물과 같이 p-on-n 접합을 포함한다. 이러한 층상 구조물에서, p-on-n 접합의 n타입 층은 p타입 기판과 함께 n-on-p 접합을 형성할 수 있다. 따라서, 이 n-on-p 접합은 층상 구조물의 반도체층의 p-on-n 접합과 반대 배향일 수 있다. 따라서 p타입 기판과 p-on-n 접합의 n타입 층 사이의 n-on-p 접합은 층상 구조물로부터 제조된 디바이스의 전도를 억제하는 전압 장벽을 형성할 수 있다. 일부 예에서, p타입 기판과 n타입 반도체층 사이의 n-on-p 접합은 전도를 추가로 억제하는 정류 다이오드를 형성할 수도 있다.
본 개시내용의 예에 따르면, 터널 접합층은 따라서 기판과 복수의 반도체 사이에서 층상 구조물에 포함된다. 터널 접합층은 p타입 기판과 p-on-n 접합의 n타입 층 사이에 존재할 수 있는 장벽을 넘어서 전하 캐리어가 터널링할 수 있게 할 수 있다. 이 경우에 터널 접합층은 저손실의 디바이스를 형성할 수 있고 기판에 대한 오믹 컨택을 가능하게 할 수 있다.
일부 예에서, 터널 접합층은 n-on-p 터널 접합을 포함할 수 있다. 유리하게는, n-on-p 접합은 전하 캐리어가 p타입 기판과 p-on-n 접합의 n타입 층 사이에 존재할 수 있는 장벽을 넘어서 터널링할 수 있게 하여, 저저항 및 저손실의 디바이스를 실현할 수 있다.
일부 예에서, n-on-p 터널 접합의 n타입 반도체 터널층은 복수의 반도체층으로부터 터널 접합층으로의 확산에 의해 형성된 확산층을 포함할 수 있다. 일부 예에서, n-on-p 터널 접합은 기판 상에 p타입 반도체층을 그리고 p타입 반도체층 상에 복수의 반도체층을 성장시킴으로써 형성될 수 있다. 이러한 예에서, p타입 반도체층의 도핑으로 인해, n타입 원자들이 반도체층으로부터 p타입 층으로 확산됨으로써, n-on-p 터널 접합의 n타입 층을 형성할 수 있다. 유리하게는 이로 말미암아 제조 방법의 공정 단계들이 축소되어 공정 시간을 단축할 수 있다.
일부 예에서, 기판의 p타입 반도체 재료는 Ge를 포함할 수 있다. 유리하게는, p타입 Ge는 컨택 재료로 오믹 컨택을 형성할 수 있고, 저변형 특성을 갖는 III-V 반도체 재료의 층을 성장시키기 위한 플랫폼으로서 사용될 수 있다.
일부 예에서, 터널 접합층은 Ge를 포함할 수 있다. 유리하게는, Ge를 포함하는 터널 접합층은 기판 및 복수의 반도체층에 비해 바람직한 격자 상수를 가질 수 있으므로 저변형 특성을 갖는 층상 구조물을 형성하는 데에 사용될 수 있다.
일부 예에서, 터널 접합층은 제1 재료를 포함할 수 있고, 기판은 제1 재료를 포함할 수 있다. 따라서 유리하게는 기판과 동일한 재료를 포함하는 터널 접합층이 저변형 기판 상에 용이하게 성장하여, 그에 따라 바람직한 저변형 특성을 갖는 층상 구조물을 실현할 수 있다.
일부 예에서, 터널 접합층은 기판에 인접할 수 있다. 유리하게는, 기판 바로 위에 터널 접합층을 성장시키면 바람직한 저변형 특성을 갖는 층상 구조물을 실현할 수 있다.
일부 예에서, 층상 구조물은 기판과 터널 접합층 사이에 하나 이상의 버퍼층을 더 포함할 수 있다. 유리하게는, 하나 이상의 버퍼층은 기판에 대한 표면 오염물의 영향을 완화하고, 기판의 형태를 더욱 평활화하여 바람직한 저변형 특성을 갖는 층상 구조물을 실현할 수 있다.
일부 예에서, 적어도 하나의 p-on-n 접합은, n타입 반도체층, p타입 반도체층, 및 n타입 반도체층과 p타입 반도체층 사이의 하나 이상의 중간 반도체층을 포함할 수 있다. 유리하게는, 하나 이상의 중간 반도체층은 디바이스가 소정의 기능을 수행할 수 있게 할 수 있다.
일부 예에서, 하나 이상의 중간 반도체층은 광을 방출 또는 흡수하기 위한 활성층을 포함할 수 있다. 유리하게는, 층상 구조물은 따라서 광을 방출 또는 흡수하기 위한 디바이스를 형성하는 데 사용될 수 있다.
일부 예에서, n타입 반도체층은 터널 접합층에 인접할 수 있다. 유리하게는 터널 접합층은 전하 캐리어가 p타입 기판과 p-on-n 접합의 n타입 층 사이의 장벽을 넘어서 터널링할 수 있게 할 수 있다.
일부 예에서, 적어도 하나의 p-on-n 접합은 n타입 반사체 및 p타입 반사체를 포함할 수 있다. 유리하게는, n타입 반사체 및 p타입 반사체는 저저항 및 저손실의 디바이스를 형성하는 데 사용된다.
일부 예에서, 복수의 반도체층은 III-V 반도체 재료를 포함할 수 있다. 따라서 유리하게는 층상 구조물은 III-V 반도체 재료의 바람직한 특성을 활용하는 디바이스를 형성하는 데에 사용될 수 있다.
일부 예에서, 층상 구조물은 발광 다이오드(LED); 수직 공동 표면 방출 레이저(VCSEL); 에지 방출 레이저; 및 포토디텍터, 중 하나를 형성할 수 있다. 유리하게는, LED, VCSEL, 에지 방출 레이저 또는 포토디텍터는 저저항 및 저손실의 디바이스를 포함할 수 있다.
본 개시내용의 다른 양태에 따르면, p타입 반도체 재료를 포함하는 기판 상에 터널 접합층을 형성하는 단계와, 터널 접합층 상에 복수의 반도체층을 성장시키는 단계를 포함하는 층상 구조물을 제조하는 방법이 제공되며, 복수의 반도체층을 성장시키는 단계는 적어도 하나의 p-on-n 접합을 성장시키는 단계를 포함한다. 유리하게는, 층상 구조물은 저손실의 디바이스를 형성할 수 있고 기판에 대한 오믹 컨택을 가능하게 할 수 있다.
일부 예에서, 터널 접합층을 성장시키는 단계는 n-on-p 터널 접합을 형성하는 단계를 포함할 수 있다. 유리하게는, n-on-p 접합은 전하 캐리어가 p타입 기판과 p-on-n 접합의 n타입 층 사이에 존재할 수 있는 장벽을 넘어서 터널링할 수 있게 하여, 저저항 및 저손실의 디바이스를 실현할 수 있다.
일부 예에서, 터널 접합층을 형성하는 단계는 터널 접합층을 성장시키는 단계를 포함할 수 있고 n-on-p 터널 접합을 형성하는 단계는 기판 상에 p타입 반도체층을 성장시키는 단계와, p타입 반도체층 상에 n타입 반도체층을 성장시키는 단계를 포함할 수 있다. 유리하게는, p타입 반도체층 및 n타입 반도체층을 성장시키는 단계는 제어된 두께 및 저항 특성을 갖는 균일한 n-on-p 터널 접합을 실현할 수 있다.
일부 예에서, n-on-p 터널 접합을 형성하는 단계는 기판 상에 p타입 반도체 터널층을 성장시키는 단계를 포함하고, p타입 반도체 터널층 상에 n타입 반도체 터널층을 형성하는 단계는 복수의 반도체층으로부터 터널 접합층으로 n타입 재료를 확산시키는 단계를 포함할 수 있다. 이러한 예에서, p타입 반도체층의 고농도 도핑으로 인해, n타입 원자들이 반도체층으로부터 p타입 층으로 확산되고, 이에 의해 n-on-p 터널 접합의 n타입 층을 형성할 수 있다. 유리하게는 이로 말미암아 제조 방법의 공정 단계들이 축소되어 공정 시간을 단축할 수 있다.
일부 예에서, p타입 반도체 재료는 Ge를 포함할 수 있다. 유리하게는, p타입 Ge는 컨택 재료로 오믹 컨택을 형성할 수 있고, 저변형 특성을 갖는 III-V 반도체 재료의 층을 성장시키기 위한 플랫폼으로서 사용될 수 있다.
일부 예에서, 터널 접합층은 Ge를 포함할 수 있다. 유리하게는, Ge를 포함하는 터널 접합층은 기판 및 복수의 반도체층에 비해 바람직한 격자 상수를 가질 수 있으므로 저변형 특성을 갖는 층상 구조물을 형성하는 데에 사용될 수 있다.
일부 예에서, 터널 접합층은 제1 재료를 포함할 수 있고, 기판은 제1 재료를 포함할 수 있다. 유리하게는 기판과 동일한 재료를 포함하는 터널 접합층이 저변형으로 기판 상에 용이하게 성장하여, 바람직한 저변형 특성을 갖는 층상 구조물을 실현할 수 있다.
일부 예에서, 터널 접합층은 기판에 인접할 수 있다. 유리하게는, 기판 바로 위에 터널 접합층을 성장시키면 바람직한 저변형 특성을 갖는 층상 구조물을 실현할 수 있다.
일부 예에서, 적어도 하나의 p-on-n 접합을 성장시키는 단계는, n타입 반도체층을 성장시키는 단계; n타입 반도체층 상에 하나 이상의 중간 반도체층을 성장시키는 단계; 및 하나 이상의 중간 반도체층 상에 p타입 반도체층을 성장시키는 단계를 포함할 수 있다. 일부 예에서, n타입 반도체층을 성장시키는 단계, 하나 이상의 중간 반도체층을 성장시키는 단계, 및 p타입 반도체층을 성장시키는 단계는 에피택시에 의한 성장을 포함한다. 유리하게는, 하나 이상의 중간 반도체층은 디바이스가 소정의 기능을 수행할 수 있게 할 수 있다.
일부 예에서, 적어도 하나의 p-on-n 접합을 성장시키는 단계는 n타입 반사체를 성장시키는 단계 및 p타입 반사체를 성장시키는 단계를 포함할 수 있다. 유리하게는, n타입 반사체 및 p타입 반사체는 저저항 및 저손실의 디바이스를 형성하는 데 사용된다.
본 개시내용의 또 다른 양태에 따르면, p타입 반도체 재료를 포함하는 기판; 디바이스를 형성하기 위한 하나 이상의 반도체층; 및 기판과 하나 이상의 반도체층 사이의 터널 접합층을 포함하는 층상 구조물이 제공된다. 유리하게는, 층상 구조물은 저손실의 디바이스를 형성할 수 있고 기판에 대한 오믹 컨택을 가능하게 할 수 있다.
해당 기술을 더 잘 이해하고 어떻게 적용될 수 있는지 보여주기 위해 첨부된 도면을 예로 들어 설명한다.
도 1은 층상 구조물의 개략 단면도이다.
도 2는 층상 구조물의 개략 단면도이다.
도 3은 층상 구조물의 개략 단면도이다.
도 4는 층상 구조물을 제조하기 위한 방법을 예시하는 흐름도이다.
에피택시 또는 에피택셜은 일반적으로 고온 퇴적을 통한 재료의 결정질 성장을 의미한다. 에피택시는 초고진공 환경에서 가열된 기판 상에 층을 성장시키는 분자빔 에피택시(molecular beam epitaxy; MBE) 툴에서 실행될 수 있다. 노에서 원소 소스가 가열되고 캐리어 가스 없이 기판을 향해 지향된다. 원소 성분이 기판 표면에서 반응하여 퇴적 층을 생성한다. 각 층은 다음 층이 성장하기 전에 최저 에너지 상태가 되어, 층들 사이에 결합이 형성된다. 에피택시는 또한 금속 유기 화학적 기상 퇴적(MOCVD) 툴로도 알려진 금속 유기 기상 에피택시(MOVPE) 툴에서도 수행될 수 있다. 화합물 금속-유기 및 수화물 소스는 캐리어 가스, 통상 수소를 사용하여 가열된 표면 위에 흐른다. 에피택셜 퇴적은 MBE 툴에서보다 훨씬 높은 압력에서 이루어진다. 화합물 성분은 가스상에서 균열된 다음 표면에서 반응하여 원하는 조성의 층을 성장시킨다. 본 예에 따른 층상 구조물은 에피택시에 의해 성장할 수 있다.
퇴적이란 또 다른 층 또는 기판 상에 층을 퇴적하는 것을 의미한다. 이것은 에피택시, 화학적 기상 퇴적(CVD), 분말 베드 퇴적 및 층에 재료를 퇴적하기 위한 다른 알려진 기술들을 포함한다.
주기율표의 III족에 속하는 하나 이상의 재료와 V족에 속하는 하나 이상의 재료를 포함하는 화합물 재료는 III-V 재료로 알려져 있다. 화합물은 각 족에 속하는 원소 수에 관계없이 1:1 조합의 II족과 V족을 갖는다. 화합물의 화학 기호의 첨자는 해당 족 내의 해당 원소의 비율을 나타낸다. 이에 Al0.25GaAs는 III족 부분이 25%의 Al을 포함하고, 따라서 75%의 Ga를 포함하며, V족 부분이 100%의 As를 포함한다는 것을 의미한다.
결정질은 단결정 배향을 갖는 재료 또는 층을 의미한다. 에피택셜 성장 또는 퇴적에서, 동일하거나 유사한 격자 상수를 갖는 후속 층은 이전의 결정층의 레지스트리를 따르고, 따라서 동일한 결정 배향으로 성장한다. 본 명세서에서 면내는 기판의 표면에 평행하다는 의미로 사용되며, 면외는 기판의 표면에 수직이라는 의미로 사용된다.
본 개시내용 전반에 걸쳐, 당업자라면 이해하겠지만, 결정 배향 <100>은 입방 결정 구조의 면을 의미하며, 밀러 인덱스를 사용하여 [100], [010], 및 [001] 배향을 포함한다. 마찬가지로 <001>은 재료 극성이 중요한 경우를 제외하고 [001] 및 [00-1]을 포함한다. 하나 이상의 인덱스의 정수 배수는 인덱스의 단일 버전과 등가이다. 예를 들어, (222)는 (111)과 등가이고 동일하다.
기판은 후속 층이 퇴적되거나 성장할 수 있는 평면 웨이퍼를 의미한다. 기판은 단일 원소 또는 화합물 재료로 형성될 수 있고, 도핑되거나 도핑되지 않을 수 있다. 예를 들어, 기판은 실리콘(Si), 게르마늄(Ge), 갈륨 비화물(GaAs), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 주석(SiGeSn), 인듐 인화물(InP), 및 갈륨 안티몬화물(GaSb)을 포함할 수 있다.
기판은 성장 표면이 결정면과 정렬되는 온축(on-axis)일 수 있다. 예를 들어, 결정 배향이 <100>이다. 본 명세서에서, 소정 배향의 기판에 대한 언급은 또한, 다른 결정 방향으로 최대 20°만큼 미스커팅된 기판, 예컨대 (100) 기판이 (111)면을 향하도록 미스커팅된 경우를 포함한다. 수직 또는 면외는 성장 방향인 것을 의미하고, 횡방향 또는 면내는 기판 표면에 평행하고 성장 방향에 수직인 것을 의미한다.
도핑이란 층 또는 재료가 모재로부터 전하 캐리어를 기증(도너)하거나 추출(억셉터)하여 전도성을 변화시키는 또 다른 원소(도펀트)의 저농도의 불순물을 포함하는 것을 의미한다. 전하 캐리어는 전자 또는 정공일 수 있다. 전자가 더 많은 도핑 재료를 n타입이라고 하고, 정공이 더 많은(전자가 더 적은) 도핑 재료를 p타입이라고 한다.
격자 정합이란 두 결정층이 동일하거나 유사한 격자 간격을 가지므로 제2 층이 제1 층 상에서 동형으로 성장하는 경향이 있음을 의미한다. 격자 상수는 결정 단위 셀의 변형되지 않은 격자 간격이다. 격자 일치는 결정층이 이전 층의 정수 배수이거나 이에 가까운 격자 상수를 가지므로 원자가 이전 층과 레지스트리에 있을 수 있음을 의미한다. 격자 부정합은 인접한 두 층의 격자 상수가 격자 매칭도 격자 일치도 아닌 경우이다. 이러한 부정합은 제2 층이 제1 층의 면내 격자 간격을 채택하기 때문에 구조, 특히 제2 층에 탄성 변형을 유발한다. 변형은, 제2 층이 더 큰 격자 상수를 갖는 경우 압축성이고 제2 층이 더 작은 격자 상수를 갖는 경우에는 인장성이다.
변형이 너무 크면, 구조물은 이완되어 결함 생성, 일반적으로 슬립이라고 알려진 전위, 또는 추가적인 간극 결합을 통해 에너지를 최소화하는데, 이들 각각은 자신의 격자 상수 쪽으로 되돌아 갈 수 있다. 큰 격자 부정합으로 인해 또는 다수의 층에 걸친 작은 부정합의 축적으로 인해 변형이 지나치게 클 수도 있다. 이완층은 변성, 비간섭성, 비정합성, 또는 이완성으로 지칭되고, 이 용어들은 또한 일반적으로 상호 교환 가능하다.
디바이스를 설명할 경우, 디바이스는 일반적으로 직경이 4"(100 mm), 6"(150 mm), 8"(200 mm), 12"(300 mm) 이상인 원형 기판 웨이퍼 상에 형성되는 것을 이해해야 한다. 성장, 퇴적, 본딩 및 다른 제조 단계 후에, 디바이스는 웨이퍼 및 층을 적절한 치수의 디바이스(칩)로 다이싱함으로써 분리된다. 일반적으로, 단일 웨이퍼로부터 수십, 수백, 또는 수천 개의 디바이스가 절단된다.
본 명세서에서 "상단"은 층 또는 층상 구조물의 상부 표면을 의미하며, 일반적으로 예를 들어 디바이스를 형성하기 위한 중간 또는 반도체층의 추가 퇴적을 위해 적절한 표면 마감을 갖는 표면을 지칭한다. "하단"은 층 또는 층상 구조물의 하부 표면을 의미하고, 기판의 이전 층 또는 기판의 후면과 접하는 표면을 지칭한다. 일반적으로, 에피택셜 퇴적은 기판을 적절한 기계 내에 배치하고 층을 기판의 상면에 순차적으로 추가하는 방식으로 이루어진다. 따라서, 기판의 상단은 제1 층의 하단에 인접해 있고; 제1 층의 상단은 제2 층의 하단에 인접해 있고, 등등이다.
본 명세서에서 "층"은 상면 및 하면을 갖고 성장 방향으로 균일한 두께를 갖는 층상 구조물의 평면 섹션을 의미한다. 층의 횡방향 범위는 일반적으로 그 위와 그 아래의 층의 횡방향 범위와 일치할 것이다. 층은 또한 마스크를 사용하거나 또는 후속 선택적 에칭에 의해 형성된, 섹션들 사이에 갭이 있는 개별 섹션들을 포함할 수 있으며, 그럼에도 불구하고 층상 구조물의 수직 범위의 정의된 부분을 차지하며 단일 작업으로 퇴적된다. 층은 전체적으로 균일한 재료 특성을 가질 수도 있고, 또는 층의 두께를 통해, 즉 하단에서 상단으로 성장 방향으로 변화하는 등급식 또는 계단식 재료 특성을 가질 수도 있다.
도 1은 기판(110) 및 기판(110) 상의 복수의 반도체층(120)을 포함하는 알려진 층상 구조물(100)을 예시한다. 일부 예에서, 층상 구조물(100)은 디바이스를 형성하는 데 사용될 수 있다. 도 1에서 보여주는 예에서, 층상 구조물(100)은 VCSEL을 형성하기 위해 사용될 수 있다.
따라서, 복수의 반도체층(120)은 복수의 하부 반사체층(124)으로부터 형성된 하부 반사체(122)를 포함할 수 있다. 하부 반사체(122)는 기판(110) 위에서 성장할 수 있다. 하부 반사체층(124)은 반사체 쌍을 형성하는 두 재료의 교번층을 포함할 수 있다. 하부 반사체(122)는 분산 브래그 반사체(distributed Bragg reflector; DBR)일 수 있다. 일례에서, 하부 반사체(122)의 미러 쌍은 GaAs 및 AlAs와 같은 III-V 반도체 재료를 포함할 수 있다.
복수의 반도체층(120)은 하부 반사체(122) 위에 성장한 활성층(126)을 더 포함한다. 활성층(126)은 최대 5%의 질소 원자 농도를 포함하는 묽은 질화물 재료와 같은 벌크 재료일 수 있다. 활성층(126)은 AlInGaP와 같은 반도체 재료를 포함할 수 있다. 대안으로, 활성층(126)은 양자 웰 또는 양자 도트를 포함할 수 있다. 활성층(126)은 VCSEL에 주입되는 전자 및 정공의 재결합에 의해 광자를 생성하고 방출한다. 재료 및 포맷, 즉 벌크, 양자 웰 또는 양자 도트는, 원하는 출력 파장, 전력 또는 고온 성능을 산출하도록 선택될 수 있다. 일부 예에서, 원하는 출력 파장은 약 800 nm와 약 1600 nm의 사이일 수 있다.
다른 예에서는, 광을 흡수하기 위한 활성층을 포함하여 층상 구조물이 형성될 수도 있다. 이러한 예에서, 원하는 흡수 파장은 약 800 nm와 약 1700 nm의 사이일 수 있다.
활성층(126)은 전하 캐리어를 채널링하고 광을 방출하기 위한 개구부를 제공하기 위해 산화되는 산화 서브층을 더 포함할 수 있다. 산화 서브층은 고함량의 알루미늄을 가질 수 있으므로 산화 서브층은 다른 층보다 더 빠른 속도로 산화된다.
복수의 반도체층(120)은 활성층(126) 위에 성장한 상부 반사체(128)를 더 포함한다. 상부 반사체(128)는 하부 반사체(122)와 유사한 방식으로, 미러 쌍으로 재료의 교번층을 포함한다. 상부 반사체(128)의 미러 쌍은 하부 반사체(122)와 유사한 방식으로 GaAs 및 AlAs와 같은 III-V 반도체 재료를 포함할 수 있다. 따라서 상부 반사체(128)는 DBR도 포함할 수 있다.
일례로 상부 반사체(128)는 20개의 반사체 쌍을 포함할 수 있고, 하부 반사체(122)는 30개의 반사체 쌍을 포함할 수 있다. 이러한 방식으로, 상부 반사체(128)는 하부 반사체(122)보다 더 투명할 수 있다. 상부 반사체(128)는 또한 적어도 일부 광이 상부 반사체(128)를 통과할 수 있게 할 수 있다. 이러한 방식으로, 복수의 반도체층(120)은 상부 방출 VCSEL을 형성할 수 있다. 따라서 복수의 반도체층(120)은 상부 반사체(128) 위에 캡핑층(129)을 더 포함할 수 있다. 캡핑층(129)은 광 방출을 방해하지 않도록 방출된 광에 대해 투명할 수 있다.
도 1에는 도시하지 않았지만, 층상 구조물(100)로부터 형성된 디바이스에 전류를 인가하기 위해 층상 구조물(100) 상에 컨택이 형성될 수 있다. 일부 예에서, 기판(110) 상에 하나의 컨택이 형성될 수 있고 캡핑층(129) 상에 또 다른 컨택이 형성될 수 있다.
하부 반사체(122)는 n타입으로 도핑될 수 있고 상부 반사체(128)는 p타입으로 도핑될 수 있다. 이러한 도핑 배향은 상부 방출 VCSEL에서 일반적이다. 일부 예에서, 하부 반사체(122)가 주로 GaAs 및 AlAs와 같은 III-V 반도체 재료로 형성되는 경우, 하부 반사체(122)는 Si, Te, S 및 Se 중 하나 이상이 첨가되어 n타입으로 도핑될 수 있다. 일부 예에서, 상부 반사체(128)가 주로 GaAs 및 Als와 같은 III-V 반도체 재료로 형성되는 경우, 상부 반사체(128)는 C, Zn, Mg 및 BE가 첨가되어 p타입으로 도핑될 수 있다.
이에 하부 반사체(122) 및 상부 반사체(128)의 도핑으로 인해, 2개의 반사체는 하부 반사체(122)와 상부 반사체(128) 사이에 활성층(126)을 갖는 p-on-n 접합을 형성한다. 전술한 바와 같이, 디바이스 제조를 위해 다수의 층상 구조물은 p-on-n 접합 구조를 포함할 수 있다. 따라서, p-on-n 접합 구조로 인해 기판(110)은 n타입 하부 반사체(122)에 결합된 저저항 컨택 재료로서 기능하도록 n타입으로 도핑될 수 있다.
앞에서 또한 설명한 바와 같이, 층상 구조물에서 III-V 반도체 재료의 층을 성장시키기 위해 기판(110)에서 IV족 반도체 재료를 사용하는 것에 관심이 있다. 일 예에서, 기판(110)은 Ge를 포함할 수 있다. Ge의 격자 상수(300K에서 5.658 Å), GaAs의 격자 상수(300K에서 5.6533 Å), 및 AlAs의 격자 상수(300K에서 5.6611 Å)는 비교적 가깝다. 이와 같이, Ge 기판 상에 GaAs 및 AlAs 층을 성장시키면 바람직한 저변형 특성을 가진 층상 구조물을 실현할 수 있기 때문에 이에 대한 관심이 있다.
다수의 층상 구조물의 p-on-n 구조로 인해, 일반적으로 기판(110)은 n타입으로 도핑된다. Ge와 같은 IV족 반도체 기판은 P, As 및 Sb와 같은 V족 재료의 첨가로 n타입으로 도핑될 수 있다. 그러나, 전술한 같이, n타입 Ge와 같은 일부 기판 재료는 이들 재료에서 발생할 수 있는 페르미 준위 고정 효과로 인해 오믹 컨택이 어려울 수 있다. 따라서, III-V 반도체층을 성장시키기 위해 n타입 Ge와 같은 기판을 사용하면 상대적으로 고저항 및 고손실의 디바이스를 야기할 수 있고, 이에 기판 상에 적절한 컨택을 제조하기 위한 집약적이고 제한적인 해법을 필요로 할 수 있다.
도 2는 본 개시내용의 예를 따른 층상 구조물(200)을 도시한다. 층상 구조물(200)은 도 1과 관련하여 전술한 층상 구조물(100)과 공통된 요소를 포함한다. 이러한 요소는 대응하는 참조 번호로 라벨링되고, 전술한 것과 실질적으로 대응하는 방식으로 동작할 수 있다.
층상 구조물(200)은 p타입으로 도핑된 기판(110)을 포함한다. 일부 p타입 기판은 자신의 n타입 등가물에 존재할 수 있는 페르미 준위 고정 효과를 받지 않을 수 있다. 이러한 일례가 p타입 Ge 기판이다. 따라서, 특성상 저저항 및 오믹인 p타입 Ge 기판 상에 컨택이 제조될 수 있다. Ge와 같은 IV족 반도체 기판은 Al, Ga 및 In과 같은 III족 재료의 첨가로 p타입으로 도핑될 수 있다.
층상 구조물(200)은 터널 접합층(130)을 더 포함한다. 터널 접합층(130)은 p타입 층(132) 및 p타입 층(132) 상의 n타입 층(134)을 포함한다. 따라서, 터널 접합층(130)은 p타입 층(132) 및 n타입 층(134)을 형성하여 n-on-p 터널 접합을 포함한다. 일부 예에서, p타입 층(132) 및 n타입 층(134)은 각각 p++ 및 n++로 고농도 도핑될 수 있다.
전술한 바와 같이, p타입 기판(110)과 복수의 반도체층(120)에 포함된 p-on-n 접합의 n타입 층 사이에 n-on-p 접합이 형성될 수 있다. 이러한 n-on-p 접합은 도 1에 도시한 층상 구조물(100)의 기판(110)과 하부 반사체(122) 사이에서 이루어질 수 있다. 이러한 p-on-n 접합은 전술한 바와 같이 저항 및 손실을 증가시킬 수 있다.
따라서, 층상 구조물(200)은 기판(110)과 복수의 반도체층(120) 사이에 터널 접합층(130)을 포함한다. 따라서, 터널 접합층(130)은 전하 캐리어가 p타입 기판(110)과 복수의 반도체층(120)의 n타입 하부 반사체(122) 사이의 장벽을 넘어서 터널링할 수 있게 하여, 저항 및 손실을 감소시킬 수 있다.
일부 예에서, 터널 접합층(130)은 기판(110) 상에 p타입 층(132)을 에피택셜 성장시키고 p타입 층(132) 상에 n타입 층을 에피택셜 성장시킴으로써 형성될 수 있다. 이렇게 약 10 nm의 두께로 비교적 얇은 터널 접합이 형성될 수 있다.
일부 예에서, 터널 접합층(130)은 기판(110) 상에 p타입 층(132)을 에피택셜 성장시킴으로써 형성될 수 있다. 이어서 복수의 반도체층(120)이 p타입 층(134) 상에 성장할 수 있다. 일부 예에서, p타입 층(132)의 고농도 p++ 도핑은 n타입 원자들이 복수의 반도체층(120)의 반도체층으로부터 p타입 층(132)에 인접한 영역으로 확산되게 할 수 있다. 따라서 p타입 층(132)에 인접한 영역으로의 n타입 원자들의 확산은 p타입 층(132)에 인접한 n타입 층(134)을 효과적으로 형성할 수 있고, 이에 따라 터널 접합층(130)을 형성할 수 있다. 이러한 예에서, n타입 층(134)은 복수의 반도체층(120)의 반도체층으로부터의 확산에 의해 형성된 확산층을 포함할 수 있다. 이러한 예에서, n타입 층(134)이 확산에 의해 형성되는 경우, 터널 접합은 비교적 두꺼울 수 있고 약 0.3 ㎛의 두께를 포함할 수 있다.
일부 예에서, 터널 접합층(130)은 기판(110)과 동일한 재료로 형성될 수 있다. 예를 들어, 기판(110)은 Ge를 포함할 수 있고, 터널 접합층(130)의 p타입 층(132)과 n타입 층(134)은 각각 Ge를 포함할 수 있다.
도 2에 예시한 바와 같이, 터널 접합층(130)은 기판(110)과 인접해 있다. 그러나, 다른 예에서는, 기판(110)과 터널 접합층(130) 사이에 하나 이상의 버퍼층이 존재할 수도 있다. 일부 예에서, 하나 이상의 버퍼층은 기판에 대한 표면 오염물의 영향을 완화하고, 기판(110)의 형태를 평활화하여 바람직한 저변형 특성을 갖는 층상 구조물을 실현할 수 있다.
도 2에 예시한 바와 같이, 하부 n타입 반사체(122)는 터널 접합층(130)에 인접해 있다. 따라서, 일부 예에서, 복수의 반도체층(120)의 p-on-n 접합의 n타입 층은 터널 접합층(130)에 인접할 수 있다. 다른 예에서는, n타입 반사체(122)와 터널 접합층(130) 사이에 하나 이상의 버퍼층이 존재할 수도 있다. 따라서, 일부 예에서는, 복수의 반도체층(120)의 p-on-n 접합의 n타입 층과 터널 접합층(130) 사이에 하나 이상의 버퍼층이 존재할 수 있다.
도 3은 본 개시내용의 예를 따른 층상 구조물(300)을 도시한다. 층상 구조물(300)은 도 1 및 도 2와 관련하여 전술한 층상 구조물(100, 200)과 공통된 요소를 포함한다. 이러한 요소는 대응하는 참조 번호로 라벨링되고, 전술한 바와 실질적으로 대응하는 방식으로 동작할 수 있다.
층상 구조물(300)은 기판(110) 상에 제조된 제1 컨택층(140)을 더 포함한다. 층상 구조물(300)은 캡핑 구조물(129) 상에 제조된 제2 컨택층(150)을 더 포함한다. 제2 컨택층(150)은 제1 컨택 노드(152) 및 제2 컨택 노드(154)를 포함한다.
전술한 바와 같이, VCSEL을 형성하기 위해 복수의 반도체층(120)이 사용될 수 있다. 따라서, 컨택층(140, 150)을 통해 VCSEL에 전류를 인가하면 VCSEL에 주입되는 활성층(126) 내의 전자 및 정공의 재결합을 초래하여, VCSEL의 상단측으로부터 광(160)이 방출될 수 있다. 일부 예에서, 광은 약 800 nm와 약 1600 nm의 파장을 포함할 수 있다.
p타입 기판(110)은 p타입 Ge와 같은, 페르미 준위 고정 효과를 받지 않는 재료로 형성될 수 있다. 따라서, 제1 컨택층(140)은 집약적이거나 제한적인 제조 해법의 사용 없이, p타입 기판(110)과 오믹 특성으로 용이하게 접촉할 수 있다. 따라서, p타입 기판(110)에 대한 오믹 컨택은 기판(110)과 제1 컨택층(140) 사이에서 결합 저항을 감소시킬 수 있고, 그에 따라 저항 감소 및 손실 감소를 실현한다. 또한, 터널 접합층(130)의 존재는 전하 캐리어가 p타입 기판(110)으로부터 복수의 반도체층(120)의 반도체층으로 터널링할 수 있게 한다. 이에 터널 접합(130)은 저항 및 손실을 더욱 감소시킨다.
도 4는 본 개시내용의 예를 따른 층상 구조물을 제조하기 위한 방법(400)의 공정 단계를 예시하는 흐름도이다. 따라서, 방법(400)은 전술한 층상 구조물(200, 300) 중 어느 하나를 제조하기 위해 사용될 수 있다.
방법은, 제1 단계(410)에서, 기판 상에 터널 접합층을 형성하는 단계를 포함하고, 기판은 p타입 반도체 재료를 포함한다. 전술한 바와 같이, 일부 p타입 기판은 기판 상에 오믹 컨택이 제작될 수 있게 할 수 있다. 일부 예에서, p타입 반도체 재료는 Ge를 포함할 수 있다.
방법은, 제2 단계(420)에서, 복수의 반도체층을 성장시키는 단계를 더 포함하며, 복수의 반도체층을 성장시키는 단계는 적어도 하나의 p-on-n 접합을 성장시키는 단계를 포함한다. 일부 예에서, 복수의 반도체층을 성장시키는 단계는 복수의 반도체층을 에피택셜 성장시키는 단계를 포함할 수 있다.
일부 예에서, 터널 접합층을 성장시키는 단계는 n-on-p 터널 접합을 형성하는 단계를 포함할 수 있다. 일부 예에서, 터널 접합을 형성하는 단계는 터널 접합층을 성장시키는 단계를 포함할 수 있고 n-on-p 터널 접합을 형성하는 단계는 기판 상에 p타입 반도체층을 성장시키는 단계와, p타입 반도체층 상에 n타입 반도체층을 성장시키는 단계를 포함한다. 일부 예에서, 터널 접합층을 성장시키는 단계는 터널 접합층을 에피택셜 성장시키는 단계를 포함할 수 있다. n-on-p 터널 접합을 에피택셜 성장시키는 단계는 n-on-p 터널 접합의 고도한 제어를 가능하게 하여 명확한 특성을 갖는 n-on-p 터널 접합을 실현할 수 있다. 예를 들어, n-on-p 터널 접합은 비교적 얇을 수 있고 약 10 nm일 수 있다.
일부 예에서, n-on-p 터널 접합을 형성하는 단계는 기판 상에 p타입 반도체 터널층을 성장시키는 단계와, p타입 반도체 터널층 상에 n타입 반도체 터널층을 형성하는 단계를 포함하는데 이것은 복수의 반도체층으로부터 터널 접합층으로 n타입 재료를 확산시키는 것을 포함한다. 이러한 예에서, 복수의 반도체층으로부터의 확산에 의해 n타입 층이 형성될 수 있으므로, 터널 접합 상에 n타입 반도체층을 성장시키는 단계가 필요하지 않을 수 있기 때문에, 층상 구조물의 형성이 더 빨라질 수 있다. 그러나, 이러한 예에서는 터널 접합층이 비교적 두껍고 약 0.3 ㎛일 수 있다.
이상의 개시내용은 본 개시내용의 예에 따른 VCSEL의 형성을 위한 층상 구조물을 실질적으로 제시하였다. 따라서, VCSEL은 n타입 반사체, p타입 반사체, 및 n타입 반사체와 p타입 반사체 사이의 활성층을 포함하는 적어도 하나의 p-on-n 접합을 포함할 수 있다. 그러나, 다른 예에서, 본 개시내용의 예에 따른 층상 구조물은 또 다른 디바이스를 형성할 수 있으며, 여기서, 층상 구조물은 적어도 하나의 p-on-n 접합을 포함한다. 상기 디바이스는 LED, 에지 방출 레이저, 및 포토디텍터, 중 하나를 포함할 수 있다.
따라서, 본 개시내용에 따른 이러한 층상 구조물의 p-on-n 접합은 n타입 반도체층 및 p타입 반도체층을 포함할 수 있다. 일부 예에서, p-on-n 접합은 n타입 반도체층과 p타입 반도체층 사이에 활성층과 같은 하나 이상의 중간 반도체층을 포함할 수 있다.
전술한 실시형태들은 아이디어를 제한하는 것이 아니라 예시하는 것이며, 당업자들은 첨부한 청구항의 범위로부터 벗어나는 일 없이 다수의 대안의 실시형태들을 설계할 수 있을 것임에 유의해야 한다. "포함하는"이라는 단어는 청구항에 열거된 것 이외의 요소 또는 단계의 존재를 배제하지 않고, 단수형 표현은 복수를 배제하지 않으며, 단일 프로세서 또는 다른 유닛은 청구범위에 기재된 여러 유닛의 기능을 수행할 수 있다. 청구항의 참조 부호는 그 범위를 제한하는 것으로 해석되어서는 안 된다.

Claims (25)

  1. 층상 구조물(layered structure)에 있어서,
    p타입 반도체 재료를 포함하는 기판;
    상기 기판 상의 적어도 하나의 p-on-n 접합을 포함하는 복수의 반도체층; 및
    상기 기판과 상기 복수의 반도체층 사이의 터널 접합층
    을 포함하는, 층상 구조물.
  2. 제1항에 있어서, 상기 터널 접합층은 n-on-p 터널 접합을 포함하는 것인, 층상 구조물.
  3. 제2항에 있어서, 상기 n-on-p 터널 접합의 n타입 반도체 터널층은 상기 복수의 반도체층으로부터 상기 터널 접합층으로의 확산에 의해 형성된 확산층을 포함하는 것인, 층상 구조물.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판의 p타입 반도체 재료는 Ge를 포함하는, 층상 구조물.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 터널 접합층은 Ge를 포함하는 것인, 층상 구조물.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 터널 접합층은 제1 재료를 포함하고, 상기 기판은 상기 제1 재료를 포함하는 것인, 층상 구조물.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 터널 접합층은 상기 기판에 인접해 있는 것인, 층상 구조물
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기판과 상기 터널 접합층 사이에 하나 이상의 버퍼층을 더 포함하는, 층상 구조물.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 적어도 하나의 p-on-n 접합은, n타입 반도체층, p타입 반도체층, 및 상기 n타입 반도체층과 상기 p타입 반도체층 사이의 하나 이상의 중간 반도체층을 포함하는 것인, 층상 구조물.
  10. 제9항에 있어서, 상기 하나 이상의 중간 반도체층은 광을 방출 또는 흡수하기 위한 활성층을 포함하는 것인, 층상 구조물.
  11. 제9항 또는 제10항에 있어서, 상기 n타입 반도체층은 상기 터널 접합층에 인접해 있는 것인, 층상 구조물.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 적어도 하나의 p-on-n 접합은 n타입 반사체 및 p타입 반사체를 포함하는 것인, 층상 구조물.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 복수의 반도체층은 III-V 반도체 재료를 포함하는 것인, 층상 구조물.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 층상 구조물은 발광 다이오드(LED); 수직 공동 표면 방출 레이저(VCSEL); 에지 방출 레이저; 및 포토디덱터, 중 하나를 형성하는 것인, 층상 구조물.
  15. 층상 구조물을 제조하는 방법에 있어서,
    p타입 반도체 재료를 포함하는 기판 상에 터널 접합층을 형성하는 단계; 및
    상기 터널 접합층 상에 복수의 반도체층을 성장시키는 단계
    를 포함하고,
    상기 복수의 반도체층을 성장시키는 단계는 적어도 하나의 p-on-n 접합을 성장시키는 단계를 포함하는 것인, 방법.
  16. 제15항에 있어서, 상기 터널 접합층을 성장시키는 단계는 n-on-p 터널 접합을 형성하는 단계를 포함하는 것인, 방법.
  17. 제16항에 있어서, 상기 터널 접합층을 형성하는 단계는 상기 터널 접합층을 성장시키는 단계를 포함하고, 상기 n-on-p 터널 접합을 형성하는 단계는 상기 기판 상에 p타입 반도체층을 성장시키는 단계 및 상기 p타입 반도체층 상에 n타입 반도체층을 성장시키는 단계를 포함하는 것인, 방법.
  18. 제16항에 있어서, 상기 n-on-p 터널 접합을 형성하는 단계는 상기 기판 상에 p타입 반도체 터널층을 성장시키는 단계와, 상기 복수의 반도체층으로부터 상기 터널 접합층으로 n타입 재료를 확산시키는 것을 포함하는, 상기 p타입 반도체 터널층 상에 n타입 반도체 터널층을 형성하는 단계를 포함하는 것인, 방법.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서, 상기 p형 반도체 재료는 Ge를 포함하는 것인, 방법.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서, 상기 터널 접합층은 Ge를 포함하는 것인, 방법.
  21. 제15항 내지 제20항 중 어느 한 항에 있어서, 상기 터널 접합층은 제1 재료를 포함하고, 상기 기판은 상기 제1 재료를 포함하는 것인, 방법.
  22. 제15항 내지 제21항 중 어느 한 항에 있어서, 상기 터널 접합층은 상기 기판에 인접해 있는 것인, 방법.
  23. 제15항 내지 제22항 중 어느 한 항에 있어서, 상기 적어도 하나의 p-on-n 접합을 성장시키는 단계는,
    n타입 반도체층을 성장시키는 단계;
    상기 n타입 반도체층 상에 하나 이상의 중간 반도체층을 성장시키는 단계; 및
    상기 하나 이상의 중간 반도체층 상에 p타입 반도체층을 성장시키는 단계를 포함하는 것인, 방법.
  24. 제15항 내지 제23항 중 어느 한 항에 있어서, 상기 적어도 하나의 p-on-n 접합을 성장시키는 단계는 n타입 반사체를 성장시키는 단계 및 p타입 반사체를 성장시키는 단계를 포함하는 것인, 방법.
  25. 층상 구조물에 있어서,
    p타입 반도체 재료를 포함하는 기판;
    디바이스를 형성하기 위한 하나 이상의 반도체층; 및
    상기 기판과 상기 하나 이상의 반도체층 사이의 터널 접합층
    을 포함하는, 층상 구조물.
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