KR20240022091A - Method for manufacturing indium gallium zinc oxide transistor with sandwiched structure with indium oxide - Google Patents
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Abstract
본 발명은 IGZO 트랜지스터 제조 방법에 관한 것으로서, 기판 상에 게이트 전극의 기능을 수행하는 하부 전극을 형성하는 단계, 상기 하부 전극 상에 절연층을 형성하는 단계, 상기 절연층 상에 활성층을 형성하는 단계, 상기 활성층 상에 소스 전극과 드레인 전극을 포함하는 상부 전극을 형성하는 단계를 포함한다.
본 발명에 의하면 산화-인듐 샌드위치 구조를 갖는 IGZO 트랜지스터를 제안함으로써, 히스테리시스를 최소화하고, 소자 간 재현성(reproducibility), 턴온(turn-on) 전압(Von) 및 바이어스 안정성(bias stability)을 개선할 수 있는 효과가 있다.The present invention relates to a method of manufacturing an IGZO transistor, comprising forming a lower electrode that functions as a gate electrode on a substrate, forming an insulating layer on the lower electrode, and forming an active layer on the insulating layer. , including forming an upper electrode including a source electrode and a drain electrode on the active layer.
According to the present invention, by proposing an IGZO transistor with an indium oxide sandwich structure, hysteresis can be minimized and inter-device reproducibility, turn-on voltage (Von), and bias stability can be improved. There is an effect.
Description
본 발명은 트랜지스터 제조 방법에 관한 것으로서, 더욱 상세하게는 IGZO(indium gallium zinc oxide) 트랜지스터 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a transistor, and more specifically, to a method of manufacturing an indium gallium zinc oxide (IGZO) transistor.
비정질 금속 산화물은 디스플레이 산업에서 투명 전자 제품에 널리 사용되는 재료이다. 그 중에서 인듐 주석 산화물(Indium tin oxide, ITO)은 높은 전도성으로 인해 투명 전극으로 널리 사용되고 있다. 많은 금속 산화물은 인듐 산화물과 같은 반도체 특성을 가지고 있다. 인듐 아연 산화물과 같은 이원 및 삼원 산화물과 인듐 갈륨 아연 산화물과 같은 재료는 이동도가 높고, 흡수가 낮아서 n형 전하를 이동시킬 수 있으므로 투명 전자 장치에 적합하다.Amorphous metal oxide is a widely used material for transparent electronic products in the display industry. Among them, indium tin oxide (ITO) is widely used as a transparent electrode due to its high conductivity. Many metal oxides have semiconductor properties, such as indium oxide. Binary and ternary oxides such as indium zinc oxide and materials such as indium gallium zinc oxide have high mobility and low absorption, allowing n-type charges to move, making them suitable for transparent electronic devices.
전계 효과 트랜지스터(metal oxide semiconductor field-effect transistor, MOSFET)의 전력 소모를 줄이기 위해 유전 상수가 높은 게이트 절연체(High-K, 고유전율 유전체)를 사용하여 보다 낮은 전압에서 효율적으로 전하를 축적할 수 있다. 그러나 반도체-유전체 인터페이스에서의 전하 트래핑은 임계 전압(VTh)에 영향을 미치고, 게이트 바이어스에서 히스테리시스(hysteresis) 및 불안정성(instability)을 유발할 수 있다는 문제가 있다. To reduce the power consumption of a metal oxide semiconductor field-effect transistor (MOSFET), a gate insulator (High-K, high dielectric constant) with a high dielectric constant can be used to efficiently accumulate charge at a lower voltage. . However, there is a problem that charge trapping at the semiconductor-dielectric interface affects the threshold voltage (V Th ) and can cause hysteresis and instability in the gate bias.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 히스테리시스를 최소화하고, 소자 간 재현성(reproducibility), 턴온(turn-on) 전압(Von) 및 바이어스 안정성(bias stability)을 개선할 수 있는 구조의 IGZO(indium gallium zinc oxide) 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.The present invention was developed to solve the above problems, and is a structure that can minimize hysteresis and improve inter-device reproducibility, turn-on voltage (Von), and bias stability. The purpose is to provide a method for manufacturing an IGZO (indium gallium zinc oxide) transistor.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The object of the present invention is not limited to the object mentioned above, and other objects not mentioned will be clearly understood by those skilled in the art from the description below.
이와 같은 목적을 달성하기 위한 본 발명은 IGZO 트랜지스터 제조 방법에 관한 것으로서, 기판 상에 게이트 전극의 기능을 수행하는 하부 전극을 형성하는 단계, 상기 하부 전극 상에 절연층을 형성하는 단계, 상기 절연층 상에 활성층을 형성하는 단계, 상기 활성층 상에 소스 전극과 드레인 전극을 포함하는 상부 전극을 형성하는 단계를 포함한다. The present invention to achieve this object relates to a method of manufacturing an IGZO transistor, comprising forming a lower electrode that functions as a gate electrode on a substrate, forming an insulating layer on the lower electrode, and the insulating layer. It includes forming an active layer on the active layer, and forming an upper electrode including a source electrode and a drain electrode on the active layer.
상기 활성층을 형성하는 단계에서, 게이트 유전체를 사이에 두고 프리커서(precursor) 막을 양쪽에 배치하는 샌드위치 구조로 상기 활성층을 형성할 수 있다. In the step of forming the active layer, the active layer may be formed in a sandwich structure in which a precursor film is disposed on both sides with a gate dielectric in between.
상기 활성층을 형성하는 단계에서, 산화 인듐 박막 사이에 a-IGZO(amorphous Indium Gallium Zinc oxide) 박막을 배치하는 샌드위치 구조로 상기 활성층을 형성할 수 있다. In the step of forming the active layer, the active layer may be formed in a sandwich structure in which an amorphous indium gallium zinc oxide (a-IGZO) thin film is placed between indium oxide thin films.
상기 산화 인듐 박막의 두께를 조절하여 히스테리시스를 제어할 수 있다. Hysteresis can be controlled by adjusting the thickness of the indium oxide thin film.
상기 하부 전극을 형성하는 단계에서, 글래스(glass) 기판 상에 ITO(Indium Tin Oxide)를 증착하는 방식으로 상기 하부 전극을 형성할 수 있다. In the step of forming the lower electrode, the lower electrode may be formed by depositing ITO (Indium Tin Oxide) on a glass substrate.
상기 절연층을 형성하는 단계에서, 고유전율을 갖는 Al2O3 절연막을 증착하는 방식으로 상기 절연층을 형성할 수 있다. In the step of forming the insulating layer, the insulating layer may be formed by depositing an Al 2 O 3 insulating film having a high dielectric constant.
본 발명에 의하면 산화-인듐 샌드위치 구조를 갖는 IGZO 트랜지스터를 제안함으로써, 히스테리시스를 최소화하고, 소자 간 재현성(reproducibility), 턴온(turn-on) 전압(Von) 및 바이어스 안정성(bias stability)을 개선할 수 있는 효과가 있다.According to the present invention, by proposing an IGZO transistor with an indium oxide sandwich structure, hysteresis can be minimized and inter-device reproducibility, turn-on voltage (Von), and bias stability can be improved. There is an effect.
또한, 본 발명에 의하면 산화-인듐 샌드위치 구조를 통해, 종래 저전압 구동을 위해 절연막에 High-K 물질을 사용함에 따른 히스테리시스(hysteresis)를 감소시킬 수 있는 효과가 있다.In addition, according to the present invention, through the indium oxide-indium sandwich structure, there is an effect of reducing hysteresis caused by using a high-K material in the insulating film for conventional low voltage driving.
도 1은 본 발명의 일 실시예에 따른 IGZO 트랜지스터의 적층 구조를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 IGZO 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 샌드위치 구조의 활성층을 포함하는 트랜지스터 소자의 개략도(a) 및 트랜지스터 소자의 SEM 이미지(b)를 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 활성층 구조의 개략도와, 이를 포함하는 FET의 출력 곡선 및 전달 곡선을 도시한 것이다.
도 5는 본 발명의 실험에서 다양한 활성층을 갖는 FET의 성능 특성 분포를 도시한 그래프이다. Figure 1 shows a stacked structure of an IGZO transistor according to an embodiment of the present invention.
Figure 2 is a flow chart showing a method of manufacturing an IGZO transistor according to an embodiment of the present invention.
Figure 3 shows a schematic diagram (a) of a transistor device including an active layer of a sandwich structure and an SEM image (b) of the transistor device according to an embodiment of the present invention.
Figure 4 shows a schematic diagram of an active layer structure according to an embodiment of the present invention, and the output curve and transfer curve of a FET including the same.
Figure 5 is a graph showing the distribution of performance characteristics of FETs with various active layers in experiments of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can make various changes and have various embodiments, specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all changes, equivalents, and substitutes included in the spirit and technical scope of the present invention.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments and are not intended to limit the invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, terms such as “comprise” or “have” are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features. It should be understood that this does not exclude in advance the possibility of the existence or addition of elements, numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person of ordinary skill in the technical field to which the present invention pertains. Terms such as those defined in commonly used dictionaries should be interpreted as having meanings consistent with the meanings they have in the context of the related technology, and should not be interpreted as having ideal or excessively formal meanings, unless explicitly defined in the present application. No.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In addition, when describing with reference to the accompanying drawings, identical components will be assigned the same reference numerals regardless of the reference numerals, and overlapping descriptions thereof will be omitted. In describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.
도 1은 본 발명의 일 실시예에 따른 IGZO 트랜지스터의 적층 구조를 도시한 것이다. Figure 1 shows a stacked structure of an IGZO transistor according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 IGZO 트랜지스터는 기판(Substrate)(10), 하부 전극(Bottom electrode)(110), 절연층(Insulator layer)(120), 활성층(Active layer)(130), 상부 전극(Top electrode)을 포함한다.Referring to FIG. 1, the IGZO transistor according to an embodiment of the present invention includes a substrate 10, a bottom electrode 110, an insulator layer 120, and an active layer. (130), including a top electrode.
하부 전극(110)은 기판(10) 상에 형성되며, 게이트 전극의 기능을 수행한다. The lower electrode 110 is formed on the substrate 10 and functions as a gate electrode.
절연층(120)은 하부 전극(110) 상에 형성된다. The insulating layer 120 is formed on the lower electrode 110.
활성층(130)은 절연층(120) 상에 형성된다. The active layer 130 is formed on the insulating layer 120.
상부 전극(140)은 활성층(130) 상에 소스(source) 전극과 드레인(drain) 전극을 포함하여 형성된다. The upper electrode 140 is formed on the active layer 130 and includes a source electrode and a drain electrode.
본 발명에서 활성층(130)은 게이트 유전체(134)를 사이에 두고 프리커서(precursor) 막(132, 136)을 양쪽에 배치하는 샌드위치 구조로 형성된다. In the present invention, the active layer 130 is formed in a sandwich structure in which precursor films 132 and 136 are disposed on both sides with a gate dielectric 134 in between.
보다 구체적으로, 활성층(130)은 산화 인듐 박막(Indium thin film)(132, 136) 사이에 a-IGZO(amorphous Indium Gallium Zinc oxide) 박막(134)을 배치하는 샌드위치 구조로 형성될 수 있다. More specifically, the active layer 130 may be formed in a sandwich structure in which an amorphous indium gallium zinc oxide (a-IGZO) thin film 134 is disposed between indium oxide thin films 132 and 136.
본 발명에서 산화 인듐 박막의 두께를 조절하는 방식으로 히스테리시스를 제어할 수 있다. In the present invention, hysteresis can be controlled by adjusting the thickness of the indium oxide thin film.
본 발명에서 하부 전극(110)은 글래스(glass) 기판 상에 ITO(Indium Tin Oxide)를 증착하는 방식으로 형성될 수 있다. In the present invention, the lower electrode 110 may be formed by depositing ITO (Indium Tin Oxide) on a glass substrate.
절연층(120)은 고유전율을 갖는 Al2O3 절연막을 증착하는 방식으로 형성될 수 있다. The insulating layer 120 may be formed by depositing an Al 2 O 3 insulating film having a high dielectric constant.
도 2는 본 발명의 일 실시예에 따른 IGZO 트랜지스터 제조 방법을 보여주는 흐름도이다. Figure 2 is a flow chart showing a method of manufacturing an IGZO transistor according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 일 실시예에 따른 IGZO 트랜지스터 제조 방법은 기판(10) 상에 게이트 전극의 기능을 수행하는 하부 전극(110)을 형성하는 단계(S110), 상기 하부 전극(110) 상에 절연층(120)을 형성하는 단계(S120), 상기 절연층(120) 상에 활성층(130)을 형성하는 단계(S130), 상기 활성층(130) 상에 소스 전극과 드레인 전극을 포함하는 상부 전극(140)을 형성하는 단계(S140)를 포함한다. Referring to FIG. 2, the IGZO transistor manufacturing method according to an embodiment of the present invention includes forming a lower electrode 110 that functions as a gate electrode on a substrate 10 (S110), the lower electrode 110 ) forming an insulating layer 120 on the insulating layer 120 (S120), forming an active layer 130 on the insulating layer 120 (S130), including a source electrode and a drain electrode on the active layer 130. It includes forming the upper electrode 140 (S140).
활성층을 형성하는 단계(S130)에서, 게이트 유전체를 사이에 두고 프리커서(precursor) 막을 양쪽에 배치하는 샌드위치 구조로 활성층(130)을 형성할 수 있다. In the step of forming the active layer (S130), the active layer 130 may be formed in a sandwich structure in which a precursor film is disposed on both sides with a gate dielectric in between.
보다 구체적으로, 활성층을 형성하는 단계(S130)에서, 산화 인듐 박막 사이에 a-IGZO(amorphous Indium Gallium Zinc oxide) 박막을 배치하는 샌드위치 구조로 활성층(130)을 형성할 수 있다. More specifically, in the step of forming the active layer (S130), the active layer 130 may be formed in a sandwich structure in which an amorphous indium gallium zinc oxide (a-IGZO) thin film is placed between indium oxide thin films.
본 발명에서 산화 인듐 박막의 두께를 조절하는 방식으로 히스테리시스를 제어할 수 있다. In the present invention, hysteresis can be controlled by adjusting the thickness of the indium oxide thin film.
하부 전극을 형성하는 단계(S110)에서, 글래스(glass) 기판 상에 ITO(Indium Tin Oxide)를 증착하는 방식으로 하부 전극(140)을 형성할 수 있다. In the step of forming the lower electrode (S110), the lower electrode 140 may be formed by depositing indium tin oxide (ITO) on a glass substrate.
절연층을 형성하는 단계(S120)에서, 고유전율을 갖는 Al2O3 절연막을 증착하는 방식으로 절연층(120)을 형성할 수 있다.In the step of forming an insulating layer (S120), the insulating layer 120 may be formed by depositing an Al 2 O 3 insulating film having a high dielectric constant.
본 발명에서 수행한 실험에 대한 내용은 다음과 같다. The details of the experiments performed in the present invention are as follows.
도 3은 본 발명의 일 실시예에 따른 샌드위치 구조의 활성층을 포함하는 트랜지스터 소자의 개략도(a) 및 트랜지스터 소자의 SEM 이미지(b)를 도시한 것이다. 도 3에서 (a)는 본 발명의 일 실시예에서 ITO/Al2O3/In2O3/IGZO/In2O3 샌드위치 구조 기반의 FET 구조를 간략하게 나타낸 것이다.Figure 3 shows a schematic diagram (a) of a transistor device including an active layer of a sandwich structure and an SEM image (b) of the transistor device according to an embodiment of the present invention. Figure 3 (a) briefly shows the FET structure based on the ITO/Al 2 O 3 /In 2 O 3 /IGZO/In 2 O 3 sandwich structure in one embodiment of the present invention.
도 3을 참조하면, ITO가 증착된 글래스 기판(glass substrate) 위에 ALD(atomic layer deposition) 시스템을 사용하여 고유전율을 가진 Al2O3 절연층을 약 50 nm 증착한다. 그리고, 샌드위치 구조의 산화물층(130)을 형성하기 위해서 0.1 Mol의 인듐 솔루션(Indium solution)을 각각 1500 RPM, 2300 RPM, 3000 RPM의 속도로 30초 동안 스핀 코팅(spin-coating) 하여, 18, 13 및 9 nm의 In2O3 박막을 각각 생성하였다. 중간의 a-IGZO 박막(134)은 In:Ga:Zn 조성비가 1:1:1 mol.%로 구성된 타겟 기반의 RF 마그네트론 스퍼터링(magnetron sputtering) 공정을 통해 약 20 nm 두께로 증착하였다. 이후, a-IGZO 상부에 섀도우 마스크(shadow mask)를 사용하여 써멀 이배포래이션(thermal evaporation) 공정을 통해, 100 nm 두께의 Al(Aluminum) 소스/드레인(source/drain) 전극(140)을 증착한다. Referring to FIG. 3, an Al 2 O 3 insulating layer with a high dielectric constant of about 50 nm is deposited on a glass substrate on which ITO is deposited using an atomic layer deposition (ALD) system. Then, in order to form the sandwich-structured oxide layer 130, 0.1 Mol of indium solution was spin-coated for 30 seconds at a speed of 1500 RPM, 2300 RPM, and 3000 RPM, respectively, 18. In 2 O 3 thin films of 13 and 9 nm were produced, respectively. The middle a-IGZO thin film 134 was deposited to a thickness of about 20 nm through a target-based RF magnetron sputtering process with an In:Ga:Zn composition ratio of 1:1:1 mol.%. Afterwards, a 100 nm thick Al (Aluminum) source/drain electrode 140 was formed on the top of a-IGZO through a thermal evaporation process using a shadow mask. Deposit.
본 발명의 실험에서 In2O3 박막의 두께를 기반으로, In2O3 박막이 없는 활성층을 I-O, 18nm의 In2O3 박막 두께를 갖는 활성층을 I-18, 13nm의 In2O3 박막 두께를 갖는 활성층을 I-13, 9nm의 In2O3 박막 두께를 갖는 활성층을 I-9로 명명하기로 한다. 예를 들어, 18nm의 In2O3 박막 두께를 갖는 활성층을 I-18로 나타낸다. Based on the thickness of the In 2 O 3 thin film in the experiment of the present invention, the active layer without In 2 O 3 thin film is IO, the active layer with In 2 O 3 thin film thickness of 18 nm is I-18, and the active layer with In 2 O 3 thin film of 13 nm is designated as IO. The active layer having a thickness of 9 nm will be referred to as I-13, and the active layer having an In 2 O 3 thin film thickness of 9 nm will be referred to as I-9. For example, an active layer with an In 2 O 3 thin film thickness of 18 nm is designated as I-18.
도 3 (b)는 I-18의 활성층을 갖는 소자의 구조를 SEM(Scanning electron microscopy, Zeiss Crossbeam 540)으로 확인한 이미지를 나타낸 것이다.Figure 3 (b) shows an image confirming the structure of a device with an active layer of I-18 using SEM (Scanning electron microscopy, Zeiss Crossbeam 540).
본 발명의 실험에서 트랜지스터의 전기적 특성은 Keithley 4200A-SCS 반도체 파라미터 분석기를 사용하여 측정하였다.In the experiments of the present invention, the electrical characteristics of the transistor were measured using a Keithley 4200A-SCS semiconductor parameter analyzer.
도 4는 본 발명의 일 실시예에 따른 활성층 구조의 개략도와, 이를 포함하는 FET의 출력 곡선 및 전달 곡선을 도시한 것이다. Figure 4 shows a schematic diagram of an active layer structure according to an embodiment of the present invention, and the output curve and transfer curve of a FET including the same.
도 4에서 본 발명의 실험에서 네가지 유형의 활성층이 있는 FET의 출력 곡선 및 전달 곡선이 저전압 조건에서 기록되었다. 즉, 도 4에서 (a) I-0, (b) I-18, (c) I-13, (d) I-9의 활성층을 갖는 FET의 출력 곡선 및 전달 곡선을 도시한 것이다. In Figure 4, the output curves and transfer curves of FETs with four types of active layers were recorded under low voltage conditions in the experiments of the present invention. That is, Figure 4 shows the output curve and transfer curve of the FET having active layers of (a) I-0, (b) I-18, (c) I-13, and (d) I-9.
도 4에서 각 FET 소자는 명확한 n 형 동작을 나타냈다. In Figure 4, each FET device exhibited clear n-type operation.
도 4 (a)에서, I-0의 전달 곡선의 경우 순방향 및 역방향 스위프(sweep) 간에 명확한 히스테리시스가 관찰되었다. In Figure 4 (a), a clear hysteresis was observed between forward and reverse sweeps for the transfer curve of I-0.
반면, 도 4 (b)~(d)에서, 샌드위치 구조의 활성층을 갖는 소자에서의 히스테리시스가 I-0에 비해 훨씬 감소된 것을 확인할 수 있다.On the other hand, in Figures 4 (b) to (d), it can be seen that the hysteresis in the device having the active layer of the sandwich structure is much reduced compared to I-0.
도 5는 본 발명의 실험에서 다양한 활성층을 갖는 FET의 성능 특성 분포를 도시한 그래프이다. Figure 5 is a graph showing the distribution of performance characteristics of FETs with various active layers in experiments of the present invention.
도 5는 I-0, I-18, I-13 및 I-9의 활성층을 갖는 각 FET의 성능 파라미터를 도시한 것으로서, (a) 온/오프 비율(on/off ratio), (b) 전하 캐리어 이동도(charge carrier mobility), (c) 히스테리시스(hysteresis), (d) 턴온 전압(turn-on voltage), I-0 및 I-9를 포함하는 FET의 (e) 음의 바이어스 안정성(negative bias stability) 및 (f) 양의 바이어스 안정성(positive bias stability)을 도시한 것이다.Figure 5 shows the performance parameters of each FET with active layers I-0, I-18, I-13, and I-9, (a) on/off ratio, (b) charge. Charge carrier mobility, (c) hysteresis, (d) turn-on voltage, (e) negative bias stability of the FET including I-0 and I-9. bias stability) and (f) positive bias stability.
도 5를 참조하면, (a)에서 온/오프 비는 ION/IOFF를 나타내며, 여기서 ION 은 ON 상태의 IDS(드레인과 소스 간 전류)이고, IOFF 는 OFF 상태의 IDS 이다. Referring to Figure 5, the on/off ratio in (a) represents I ON /I OFF , where I ON is I DS (current between drain and source) in the ON state, and I OFF is I DS in the OFF state. .
도 5 (a)에서 I-0, I-18, I-13을 갖는 세 소자는 비슷한 평균 값을 보이는데, 대략 102에서 106 사이의 큰 분산을 나타낸다. In Figure 5 (a), the three devices with I-0, I-18, and I-13 show similar average values, with a large dispersion ranging from approximately 10 2 to 10 6 .
그러나, I-9의 활성층을 갖는 소자의 ION/IOFF는 평균값에서 더 작은 분산을 나타내는 것을 확인할 수 있다. However, it can be seen that I ON /I OFF of the device having an I-9 active layer shows a smaller variance in the average value.
(b)에서 활성층의 전하 캐리어 이동도도 (a)에서와 같이, 분산 측면에서 유사한 경향을 따랐으며, I-9 활성층을 갖는 소자가 가장 재현 가능한(reproducible) 성능 파라미터를 갖고 있음을 나타내고 있다.In (b), the charge carrier mobility of the active layer also followed a similar trend in terms of dispersion as in (a), indicating that the device with the I-9 active layer had the most reproducible performance parameters.
도 5 (c)에서 히스테리시스 동작을 평가하기 위해, 순방향 및 역방향 스위프(sweep)에서 VTh 값의 차가 계산되었다. 즉, ΔVTh = VTh,reverse - VTh,forward 이다. I-0를 포함하는 소자의 평균 ΔVTh 는 0.7V 이상이고, 최대값은 약 1.4V 이며, 이는 VDS = 3V 에서 비교적 크게 나타났다. 샌드위치 구조의 활성층을 갖는 모든 FET 소자는 히스테리시스가 크게 감소되었으며, ΔVTh가 약 0.3V이고, 비교적 낮은 분산을 나타내었다.To evaluate the hysteresis behavior in Figure 5(c), the difference in V Th values in forward and reverse sweeps was calculated. That is, ΔV Th = V Th,reverse -V Th, forward am. The average ΔV Th of the device containing I-0 is more than 0.7V, and the maximum value is about 1.4V, which is relatively large at V DS = 3V. All FET devices with sandwich-structured active layers had greatly reduced hysteresis, ΔV Th of approximately 0.3 V, and relatively low dispersion.
VON은 디지털 회로에 트랜지스터를 적용하기 위한 또 다른 중요한 파라미터이고, 그 분포가 도 5 (d)에 도시되어 있다. V ON is another important parameter for applying transistors to digital circuits, and its distribution is shown in Figure 5(d).
도 5 (d)에서, I-0를 구비하는 소자의 경우, VON은 비교적 큰 분산을 보여준다. I-18을 구비하는 소자의 경우, I-0을 구비하는 소자와 유사하게 VON의 평균값이 약 0.0 V로 나타났다. 그리고, In2O3 층의 두께가 감소함에 따라, VON값이 I-13에서 0.1V, I-9에서 약 0.8V로 약간씩 증가하는 것을 확인할 수 있다. 여기서, I-9를 구비하는 트랜지스터는 게이트 전압이 접지되었을 때 뚜렷한 OFF 상태를 보였고, VGS 가 증가함에 따라 IDS 가 명확하게 증가하였다.In Figure 5(d), for the device with I-0, V ON shows relatively large dispersion. In the case of the device having I-18, the average value of V ON was found to be about 0.0 V, similar to the device having I-0. And, as the thickness of the In 2 O 3 layer decreases, it can be seen that the V ON value slightly increases to 0.1V at I-13 and about 0.8V at I-9. Here, the transistor with I-9 showed a distinct OFF state when the gate voltage was grounded, and I DS clearly increased as V GS increased.
I-0 및 I-18을 구비하는 소자에 대해, VGS = -3 V에서의 음의 바이어스 스트레스(negative bias stress, NBS) 및 VGS = 3 V에서의 양의 바이어스 스트레스(positive bias stress, PBS)에서 안정성(stability)도 평가되었다.For devices with I-0 and I-18, negative bias stress (NBS) at V GS = -3 V and positive bias stress (NBS) at V GS = 3 V. Stability was also evaluated in PBS.
도 5에서 시간에 따른 임계 전압 이동 [ ΔVTh(t) = VTh,after - VTh,before ]이 (d)와 (f)에 각각 도시되어 있다. 여기서, NBS는 샌드위치 구조의 활성층을 사용할 때 크게 개선되었으며, t = 1500초 후에 VTh 의 변화가 거의 없었고, PBS에서 VTh 이동도 크게 감소했다 .In Figure 5, the threshold voltage shift over time [ΔV Th (t) = V Th,after -V Th,before ] are shown in (d) and (f), respectively. Here, NBS was significantly improved when using a sandwich-structured active layer, and there was little change in V Th after t = 1500 s, and the V Th shift in PBS was also greatly reduced.
본 발명에서 샌드위치 구조를 사용하는 소자의 개선된 히스테리시스에 기초하여 Al2O3-In2O3 계면은 Al2O3-IGZO 계면과 비교하여 개선된 트래핑 특성을 나타낼 수 있다. 유전체 계면에서의 전하 트래핑은 바이어스 안정성에도 영향을 미치므로, NBS 및 PBS의 개선은 샌드위치 구조를 사용하여 트랩 사이트(trap sites)를 제거하는 것과 같다. 본 발명의 실험에서 히스테리시스는 In2O3의 두께와 무관하며, 이는 해당 층의 대부분이 트래핑에 기여하지 않기 때문이다. 반면, In2O3의 두께를 최적화하는 것은 턴온 전압, 채널 간 재현성에 큰 영향을 미치는 것을 확인할 수 있으며, 결론적으로 I-9의 두께의 In2O3를 구비하는 활성층이 저전압에서 작동하는 고성능 완전 투명 전자 장치를 제조하는데 사용될 수 있을 것으로 보인다. Based on the improved hysteresis of the device using the sandwich structure in the present invention, the Al 2 O 3 -In 2 O 3 interface can exhibit improved trapping characteristics compared to the Al 2 O 3 -IGZO interface. Since charge trapping at the dielectric interface also affects bias stability, improvements in NBS and PBS are equivalent to eliminating trap sites using sandwich structures. In our experiments, hysteresis is independent of the thickness of In 2 O 3 because most of that layer does not contribute to trapping. On the other hand, it can be seen that optimizing the thickness of In 2 O 3 has a significant impact on turn-on voltage and inter-channel reproducibility, and in conclusion, the active layer containing In 2 O 3 with a thickness of I-9 has high performance operating at low voltage. It appears that it could be used to manufacture completely transparent electronic devices.
이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.Although the present invention has been described above using several preferred examples, these examples are illustrative and not limiting. Those of ordinary skill in the technical field to which the present invention pertains will understand that various changes and modifications can be made without departing from the spirit of the present invention and the scope of rights set forth in the appended claims.
10 기판
110 하부 전극
120 절연층
139 활성층
140 상부 전극10 substrate 110 lower electrode
120 insulating layer 139 active layer
140 upper electrode
Claims (5)
상기 하부 전극 상에 절연층을 형성하는 단계;
상기 절연층 상에 활성층을 형성하는 단계;
상기 활성층 상에 소스 전극과 드레인 전극을 포함하는 상부 전극을 형성하는 단계를 포함하되,
상기 활성층을 형성하는 단계에서, 게이트 유전체를 사이에 두고 프리커서(precursor) 막을 양쪽에 배치하는 샌드위치 구조로 상기 활성층을 형성하는 것을 특징으로 하는 IGZO 트랜지스터 제조 방법.
forming a lower electrode that functions as a gate electrode on the substrate;
forming an insulating layer on the lower electrode;
forming an active layer on the insulating layer;
Forming an upper electrode including a source electrode and a drain electrode on the active layer,
In the step of forming the active layer, the IGZO transistor manufacturing method is characterized in that the active layer is formed in a sandwich structure in which a precursor film is disposed on both sides with a gate dielectric in between.
상기 활성층을 형성하는 단계에서,
산화 인듐 박막 사이에 a-IGZO(amorphous Indium Gallium Zinc oxide) 박막을 배치하는 샌드위치 구조로 상기 활성층을 형성하는 것을 특징으로 하는 IGZO 트랜지스터 제조 방법.
In claim 1,
In the step of forming the active layer,
A method of manufacturing an IGZO transistor, characterized in that the active layer is formed in a sandwich structure in which an amorphous indium gallium zinc oxide (a-IGZO) thin film is placed between indium oxide thin films.
상기 산화 인듐 박막의 두께를 조절하여 히스테리시스를 제어하는 것을 특징으로 하는 IGZO 트랜지스터 제조 방법.
In claim 2,
A method of manufacturing an IGZO transistor, characterized in that hysteresis is controlled by adjusting the thickness of the indium oxide thin film.
상기 하부 전극을 형성하는 단계에서,
글래스(glass) 기판 상에 ITO(Indium Tin Oxide)를 증착하는 방식으로 상기 하부 전극을 형성하는 것을 특징으로 하는 IGZO 트랜지스터 제조 방법.
In claim 1,
In the step of forming the lower electrode,
A method of manufacturing an IGZO transistor, characterized in that the lower electrode is formed by depositing ITO (Indium Tin Oxide) on a glass substrate.
상기 절연층을 형성하는 단계에서,
고유전율을 갖는 Al2O3 절연막을 증착하는 방식으로 상기 절연층을 형성하는 것을 특징으로 하는 IGZO 트랜지스터 제조 방법.In claim 1,
In the step of forming the insulating layer,
A method of manufacturing an IGZO transistor, characterized in that the insulating layer is formed by depositing an Al 2 O 3 insulating film having a high dielectric constant.
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| KR1020220100349A KR20240022091A (en) | 2022-08-11 | 2022-08-11 | Method for manufacturing indium gallium zinc oxide transistor with sandwiched structure with indium oxide |
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|---|---|---|---|---|
| KR102238749B1 (en) | 2019-11-07 | 2021-04-08 | 김은도 | Indium zinc oxide thin film transistor and manufacturing method thereof |
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