KR20240020328A - 발광 표시 장치 - Google Patents

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Abstract

실시예들에 따르면, 발광 표시 장치는 캐소드, 및 제1 구동 전압선과 연결되어 있는 애노드를 포함하는 발광 소자; 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제3 트랜지스터; 게이트 전극, 기준 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터; 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압선과 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터; 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제1 커패시터; 및 제1 전극 및 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제2 커패시터를 포함한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 발광 소자를 구동하는 화소 구동 회로부와 발광 소자의 캐소드 전극이 연결되어 있는 화소를 가지는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
이러한 유기 발광 표시 장치에 사용되는 화소의 구조는 다양한 방향으로 개발되고 있다.
실시예들은 신규한 구조를 가지는 인버티드 화소(inverted pixel), 즉, 발광 소자를 구동하는 화소 구동 회로부와 발광 소자의 캐소드 전극이 연결되어 있는 화소,를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 캐소드, 및 제1 구동 전압선과 연결되어 있는 애노드를 포함하는 발광 소자; 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제3 트랜지스터; 게이트 전극, 기준 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터; 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압선과 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터; 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제1 커패시터; 및 제1 전극 및 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제2 커패시터를 포함한다.
게이트 전극, 상기 발광 소자의 상기 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 제2 커패시터의 상기 제2 전극은 상기 제6 트랜지스터의 상기 제1 전극, 및 상기 제1 커패시터의 상기 제2 전극과도 연결될 수 있다.
상기 제2 커패시터의 상기 제1 전극은 상기 제1 구동 전압선 또는 상기 제2 구동 전압선에 연결되거나, 서스 전압, 기준전압, 홀드 전압, 및 접지 전압 중 하나가 인가될 수 있다.
상기 제2 트랜지스터의 상기 게이트 전극은 제1 스캔선과 연결되고, 상기 제3 트랜지스터의 상기 게이트 전극은 제2 스캔선과 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극은 제3 스캔선과 연결되고, 상기 제5 트랜지스터의 상기 게이트 전극은 제1 발광 신호선과 연결되고, 상기 제6 트랜지스터의 상기 게이트 전극은 제2 발광 신호선과 연결될 수 있다.
발광 구간에는 상기 제1 발광 신호선 및 상기 제2 발광 신호선에 게이트 온 전압이 인가되고, 초기화 구간에는 상기 제3 스캔선 및 제2 발광 신호선에 게이트 온 전압이 인가되며, 보상 구간에는 상기 제2 스캔선 및 상기 제3 스캔선에 게이트 온 전압이 인가되고, 기입 구간에는 상기 제1 스캔선에 게이트 온 전압이 인가될 수 있다.
상기 발광 구간, 상기 초기화 구간, 상기 보상 구간, 상기 기입 구간이 순차적으로 반복되며, 상기 제2 발광 신호선은 상기 발광 구간에서 게이트 온 전압이 인가될 때와 상기 초기화 구간에서 게이트 온 전압이 인가될 때의 사이에 게이트 오프 전압이 인가되는 구간을 가지며, 상기 제3 스캔선은 상기 초기화 구간 및 상기 보상 구간에 걸쳐 연속적으로 게이트 온 전압을 인가할 수 있다.
게이트 전극, 상기 제1 구동 전압선에 연결되어 있는 제1 전극, 및 상기 제5 트랜지스터의 상기 제1 전극과 연결되어 있는 제7 트랜지스터를 더 포함할 수 있다.
상기 제7 트랜지스터의 상기 게이트 전극은 상기 제2 스캔선과 연결될 수 있다.
일 실시예에 따른 발광 표시 장치는 캐소드, 및 제1 구동 전압선과 연결되어 있는 애노드를 포함하는 발광 소자; 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제3 트랜지스터; 게이트 전극, 기준 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터; 게이트 전극, 상기 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터; 게이트 전극, 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압선과 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터; 게이트 전극, 제1 전극, 및 상기 캐소드와 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터; 게이트 전극, 초기화 전압선에 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 제2 전극과 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터; 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제1 커패시터; 및 제1 전극, 및 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제2 커패시터를 포함한다.
상기 제2 트랜지스터의 상기 게이트 전극은 제1 스캔선과 연결되고, 상기 제3 트랜지스터의 상기 게이트 전극 및 상기 제7 트랜지스터의 상기 게이트 전극은 제2 스캔선과 연결되고, 상기 제4 트랜지스터의 상기 게이트 전극은 제3 스캔선과 연결되고, 상기 제8 트랜지스터의 상기 게이트 전극은 제4 스캔선과 연결될 수 있다.
초기화 구간에는 상기 제3 스캔선 및 상기 제4 스캔선에 게이트 온 전압이 인가되며, 상기 제1 스캔선 및 상기 제2 스캔선에는 게이트 오프 전압이 인가될 수 있다.
보상 구간에는 상기 제2 스캔선 및 상기 제3 스캔선에 게이트 온 전압이 인가되며, 상기 제1 스캔선 및 상기 제4 스캔선에는 게이트 오프 전압이 인가될 수 있다.
기입 구간에는 상기 제1 스캔선에 게이트 온 전압이 인가되며, 상기 제2 스캔선, 상기 제3 스캔선, 및 상기 제4 스캔선에는 게이트 오프 전압이 인가될 수 있다.
상기 제5 트랜지스터의 상기 게이트 전극 및 상기 제6 트랜지스터의 상기 게이트 전극은 제1 발광 신호선에 연결될 수 있다.
발광 구간에는 상기 제1 발광 신호선에 게이트 온 전압이 인가되며, 상기 제1 스캔선, 상기 제2 스캔선, 상기 제3 스캔선, 및 상기 제4 스캔선에는 게이트 오프 전압이 인가될 수 있다.
상기 제3 트랜지스터의 상기 제1 전극 및 상기 제7 트랜지스터의 상기 제1 전극은 상기 제1 구동 전압선에 연결될 수 있다.
상기 제3 트랜지스터의 상기 제1 전극 및 상기 제7 트랜지스터의 상기 제1 전극은 제1 전압을 인가받으며, 상기 제1 전압은 상기 제1 구동 전압선에 인가되는 제1 구동 전압이 아닐 수 있다.
상기 제2 커패시터의 상기 제1 전극은 상기 제1 구동 전압선에 연결될 수 있다.
상기 제2 커패시터의 상기 제1 전극은 제2 전압을 인가받으며, 상기 제2 전압은 상기 제1 구동 전압선에 인가되는 제1 구동 전압이 아닐 수 있다.
실시예들에 따르면, 신규한 구조를 가지며, 제1 트랜지스터를 기준으로 제1 구동 전압(ELVDD) 쪽에 발광 소자가 위치하는 화소(인버티드 화소; inverted pixel)를 포함하는 표시 장치를 제공할 수 있다.
실시예들에 따르면, 제1 트랜지스터의 문턱 전압 및 구동 저전압이 인가되면서 발생하는 전압 강하 문제를 제거하여 표시 품질이 향상된다.
또한, 화소가 인버티드 화소(inverted pixel) 구조를 가져, 발광 소자가 제1 트랜지스터의 소스 전극과 분리되어 화소 구동 회로부의 각 부분이 전압이 변경될 때 제1 트랜지스터의 소스 전극 의 전압 변동이 적은 장점을 가질 수 있다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이다.
도 3 내지 도 6은 도 2의 신호에 기초하는 구간 별로 도 1의 화소의 동작을 설명하는 도면이다.
도 7 내지 도 10은 도 1의 실시예의 변형 화소의 등가 회로도이다.
도 11은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 12는 도 11의 화소에 인가되는 신호를 보여주는 파형도이다.
도 13 내지 도 16은 도 12의 신호에 기초하는 구간 별로 도 11의 화소의 동작을 설명하는 도면이다.
도 17 내지 도 20은 도 11의 실시예의 변형 화소의 등가 회로도이다.
도 21은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 22는 도 21의 화소에 인가되는 신호를 보여주는 파형도이다.
도 23 내지 도 26은 도 22의 신호에 기초하는 구간 별로 도 21의 화소의 동작을 설명하는 도면이다.
도 27 내지 도 30은 도 21의 실시예의 변형 화소의 등가 회로도이다.
도 31 및 도 32는 실시예에 따른 발광 소자의 적층 구조 및 제1 트랜지스터와의 연결 구조를 개략적으로 도시한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
또한, 명세서 전체에서, 배선, 층, 막, 영역, 판, 구성 요소 등의 부분이 "제1 방향 또는 제2 방향으로 연장된다"라고 할 때, 이는 해당 방향으로 곧게 뻗은 직선 형상만을 의미하는 것이 아니고, 제1 방향 또는 제2 방향을 따라 전반적으로 연장되는 구조로, 일 부분에서 꺾이거나, 지그재그 구조를 가지거나, 곡선 구조를 포함하면서 연장되는 구조도 포함한다.
또한, 명세서에서 설명된 표시 장치, 표시 패널 등이 포함된 전자 기기(예를 들면, 휴대폰, TV, 모니터, 노트북 컴퓨터, 등)나 명세서에서 설명된 제조 방법에 의하여 제조된 표시 장치, 표시 패널 등이 포함된 전자 기기도 본 명세서의 권리 범위에서 배제되지 않는다.
이하에서는 도 1을 통하여 일 실시예에 따른 발광 표시 장치 중 하나의 화소의 회로 구조를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 1을 참조하면, 하나의 화소는 발광 소자(LED)와 이를 구동하는 화소 구동 회로부를 포함하며, 화소 구동 회로부는 행렬 형태로 배열되어 있다. 화소 구동 회로부는 도 1에서 발광 소자(LED)를 제외한 다른 소자를 모두 포함하며, 도 1의 실시예에 따른 화소의 화소 구동 회로부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다.
또한, 화소 구동 회로부는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163), 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164), 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함)이 인가되는 제1 구동 전압선(172), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179), 및 기준 전압(Vref)이 인가되는 기준 전압선(173)과 연결될 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 소자)를 중심으로 화소의 회로 구조를 살펴보면 아래와 같다.
제1 트랜지스터(T1; 이하 구동 트랜지스터라고도 함)는 제1 커패시터(C1)의 제1 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 게이트 전극(이하 게이트 전극이라고도 함), 제3 트랜지스터(T3)의 제2 전극과 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다.
제1 트랜지스터(T1)는 게이트 전극의 전압에 따라서 제1 트랜지스터(T1)가 턴 온되는 정도가 정해지며, 턴 온 되는 정도에 따라서 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류의 크기가 정해진다. 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류는 발광 구간에서 발광 소자(LED)를 흐르는 전류와 같아 발광 전류라고도 할 수 있다. 여기서 제1 트랜지스터(T1)는 n형 트랜지스터로 형성되어 있으며, 게이트 전극의 전압이 높을수록 큰 발광 전류가 흐를 수 있다. 발광 전류가 크면, 발광 소자(LED)가 높은 휘도를 표시할 수 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 화소내로 입력시켜 제1 트랜지스터(T1)의 게이트 전극으로 전달하며, 제1 커패시터(C1)의 제1 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제1 구동 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 발광 소자(LED)를 거치지 않고 제1 구동 전압(ELVDD)이 제1 트랜지스터(T1)로 전달될 수 있도록 한다. 이는 발광 소자(LED)에 전류가 흐르는 경우 발광 소자(LED)가 불필요하게 빛을 방출하게 되는 문제가 발생할 수 있어 별도의 경로로 제1 구동 전압(ELVDD)을 제1 트랜지스터(T1)로 전달시키기 위한 것이다. 그러므로, 제3 트랜지스터(T3)는 발광 구간에는 턴 온되지 않을 수 있으며, 그 외 구간에서는 턴 온 될 수 있다.
제4 트랜지스터(T4; 이하 기준 전압 전달 트랜지스터라고도 함)는 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163)과 연결되어 있는 게이트 전극, 기준 전압선(173)에 연결되어 있는 제1 전극, 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제2 트랜지스터(T2)의 제2 전극과 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 기준 전압(Vref)을 제1 커패시터(C1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극에 전달하여 초기화시키는 역할을 한다.
제5 트랜지스터(T5; 이하 캐소드 연결 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 발광 소자(LED)의 캐소드와 연결되어 있는 제1 전극, 제1 트랜지스터(T1)의 제1 전극 및 제3 트랜지스터(T3)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)를 연결시켜 전류 경로를 형성하고 발광 소자(LED)가 발광할 수 있도록 한다.
제6 트랜지스터(T6; 이하 구동 저전압 인가 트랜지스터라고도 함)는 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165)에 연결되어 있는 게이트 전극, 제1 트랜지스터(T1)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제1 전극 및 제2 구동 전압(ELVSS)을 전달받는 제2 전극을 포함한다. 제6 트랜지스터(T6)는 제2 발광 신호(EM2)에 기초하여 제1 트랜지스터(T1)의 제2 전극으로 제2 구동 전압(ELVSS)을 전달하거나 차단하는 역할을 한다.
도 1의 실시예에서 모든 트랜지스터는 n형 트랜지스터로 형성되어 있으며, 각 트랜지스터는 게이트 전극의 전압이 고 레벨의 전압일 때 턴 온되고, 저 레벨의 전압일 때 턴 오프될 수 있다. 또한, 각 트랜지스터에 포함되는 반도체층은 다결정 실리콘 반도체를 사용하거나 산화물 반도체를 사용할 수 있으며, 추가적으로 비정질 반도체나 단결정 반도체를 사용할 수도 있다.
실시예에 따라서, 각 트랜지스터에 포함되는 반도체층은 이와 중첩하는 중첩층(또는 추가 게이트 전극)을 더 포함할 수 있으며, 중첩층(추가 게이트 전극)에 전압을 인가하여 트랜지스터의 특성을 변경시켜 화소의 표시 품질을 보다 향상시킬 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제1 커패시터(C1)의 제1 전극은 데이터 전압(VDATA)을 제2 트랜지스터(T2)로부터 전달받아 저장하는 역할을 한다.
제2 커패시터(C2)는 제1 구동 전압선(172)과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 및 제1 커패시터(C1)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제2 커패시터(C2)는 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압을 일정하게 유지하는 역할을 한다. 한편, 실시예에 따라서는 제2 커패시터(C2)가 생략될 수도 있다.
발광 소자(LED)는 제1 구동 전압선(172)과 연결되어 제1 구동 전압(ELVDD)을 전달받는 애노드와 제5 트랜지스터(T5)의 제1 전극과 연결되어 있는 캐소드를 포함한다. 발광 소자(LED)는 제5 트랜지스터(T5)를 지나 제1 트랜지스터(T1)와 연결된다. 발광 소자(LED)는 화소 구동 회로부와 제1 구동 전압(ELVDD) 사이에 위치하여 화소 구동 회로부의 제1 트랜지스터(T1)를 흐르는 전류와 동일한 전류가 흐르며, 해당 전류의 크기에 따라 발광하는 휘도도 결정될 수 있다. 발광 소자(LED)는 애노드와 캐소드 사이에 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 실시예에 따른 구체적인 발광 소자(LED)의 적층 구조는 도 31 및 도 32에서 살펴본다.
도 1의 실시예에 따른 화소는, 제1 트랜지스터(T1)의 특성(문턱 전압)이 변경되는 것을 감지하는 보상 동작을 수행하여 제1 트랜지스터(T1)의 특성이 변경되는 것과 무관하게 일정한 표시 휘도를 표시하도록 할 수 있다.
또한, 도 1에서는 발광 소자(LED)는 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172)의 사이에 위치한다. 본 실시예에 따른 화소는 발광 소자가 제1 트랜지스터(T1)와 제2 구동 전압(ELVSS)의 사이에 위치하는 화소와 구분하기 위하여 인버티드 화소(inverted pixel)라고도 한다. 발광 소자는 제1 구동 전압(ELVDD)으로부터 제1 트랜지스터(T1)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 흐르는 전류의 크기에 따라서 휘도를 나타내며, 전류가 클수록 표시되는 휘도도 높을 수 있다. 도 1의 인버티드 화소(inverted pixel) 구조에서는 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)가 연결되어 있고 제1 트랜지스터(T1)의 제2 전극(소스 전극)과 분리되어 있으므로 화소 구동 회로부의 각 부분이 전압이 변경될 때 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압에 변동이 없는 장점을 가질 수 있다. 보다 구체적으로 제6 트랜지스터(T6)가 턴 온될 때, 제1 커패시터(C1)의 제2 전극의 전압이 낮아지면서 제1 커패시터(C1)의 제1 전극의 전압도 낮아지게 되는데, 이로 인하여 제1 트랜지스터(T1)가 출력하는 출력 전류도 낮아질 수 있지만, 본 실시예에서는 이와 같은 제1 트랜지스터(T1)의 출력 전류가 낮아지는 문제는 제거된다. 이에 대해서는 도 2 내지 도 6의 동작을 설명하면서 구체적으로 살펴본다.
도 1의 실시예에서는 하나의 화소(PX)가 6개의 트랜지스터(T1 내지 T6) 및 2개의 커패시터(제1 커패시터(C1), 제2 커패시터(C2))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 추가적으로 커패시터나 트랜지스터가 더 포함될 수도 있으며, 일부 커패시터나 트랜지스터가 생략될 수도 있다.
이상에서는 도 1을 통하여 일 실시예에 따른 화소의 회로 구조를 살펴보았다.
이하에서는 도 2 내지 도 6을 통하여 도 1의 화소에 인가되는 신호의 파형 및 그에 따른 화소의 동작을 상세하게 살펴본다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이고, 도 3 내지 도 6은 도 2의 신호에 기초하는 구간 별로 도 1의 화소의 동작을 설명하는 도면이다.
도 2를 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 기입 구간, 및 발광 구간으로 구분된다.
먼저, 발광 구간은 발광 소자(LED)가 빛을 방출하는 구간으로, 제1 및 제2 발광 신호(EM1, EM2)로 게이트 온 전압(고 레벨의 전압)이 인가되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제3 스캔 신호(GR)는 게이트 오프 전압(저 레벨의 전압)이 인가된다. 그 결과, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 형성하게 된다. 전류 경로(path)를 흐르는 전류의 크기는 제1 트랜지스터(T1)의 채널이 턴 온된 정도에 따라 결정되며, 제1 트랜지스터(T1)의 채널이 턴 온된 정도는 제1 트랜지스터(T1)의 게이트 전극(또는 제1 커패시터(C1)의 제1 전극)의 전압에 따라 결정된다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극의 전압에 따라 생성된 출력 전류가 발광 소자(LED)를 포함하는 전류 경로를 따라 흐르게 되면서 발광 소자(LED)가 빛을 방출하게 된다. 도 2에서는 발광 신호가 게이트 온 전압(고 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 도 2에서 간단하게 도시하였다.
제1 및 제2 발광 신호(EM1, EM2)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 발광 구간은 종료되며, 초기화 구간으로 진입한다.
도 2를 참고하면, 초기화 구간에서는 제3 스캔 신호(GR)가 먼저 게이트 온 전압(고 레벨의 전압)으로 변경 된 후 제2 발광 신호(EM2)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제1 발광 신호(EM1)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 3을 참고하면, 먼저 게이트 온 전압(고 레벨의 전압)으로 변경되어 인가되는 제3 스캔 신호(GR)와 연결된 제4 트랜지스터(T4)는 턴 온 되어 기준 전압(Vref)이 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되어 초기화 된다. 여기서, 기준 전압(Vref)은 제1 트랜지스터(T1)를 턴 온 시킬 수 있는 전압 값을 가질 수 있다.
그 후, 제2 발광 신호(EM2)도 게이트 온 전압(고 레벨의 전압)으로 변경되면서 인가되어 제6 트랜지스터(T6)도 턴 온 되고, 그 결과, 제1 트랜지스터(T1)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극이 제2 구동 전압(ELVSS)으로 초기화 된다.
그 후, 제2 발광 신호(EM2)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 초기화 구간이 종료되고 보상 구간으로 진입한다.
도 2를 참고하면, 보상 구간에서는 제3 스캔 신호(GR)가 게이트 온 전압(고 레벨의 전압)을 유지하면서 제2 스캔 신호(GC)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제1 발광 신호(EM1), 및 제2 발광 신호(EM2)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 4를 참고하면, 턴 온되어 있는 제4 트랜지스터(T4)를 통하여 기준 전압(Vref)이 계속 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되면서, 추가적으로 인가된 게이트 온 전압(고 레벨의 전압)의 제2 스캔 신호(GC)에 의하여 제3 트랜지스터(T3)도 턴 온 되고, 제1 구동 전압(ELVDD)이 제1 트랜지스터(T1)의 제1 전극으로 전달된다. 이 때, 제1 트랜지스터(T1)는 기준 전압(Vref)에 의하여 제1 트랜지스터(T1)는 턴 온 상태를 가지므로, 제1 트랜지스터의 Vgs값은 제1 트랜지스터(T1)의 문턱 전압(Vth)값과 같다. 여기서, Vgs는 게이트 전극의 전압에서 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압을 뺀 값이므로, 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압 값은 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다.
그 후, 도 2를 참고하면, 제2 스캔 신호(GC)가 게이트 오프 전압(저 레벨의 전압)으로 변경되고, 그 후, 제3 스캔 신호(GR)도 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 기입 구간으로 진입한다.
기입 구간에는 제1 스캔 신호(GW)가 게이트 온 전압(고 레벨의 전압)이 인가된다. 이 때, 제1 스캔 신호(GW)가 게이트 온 전압으로 유지되는 기간이 1H일 수 있다. 1H는 1 수평주기를 나타내며, 1 수평주기는 하나의 수평 동기 신호(Hsync)에 대응될 수 있다. 1H는 하나의 스캔선에 게이트 온 전압이 인가된 후 다음 행의 스캔선에 게이트 온 전압이 인가되는 시간을 의미할 수 있다. 한편, 기입 구간에는 제2 스캔 신호(GC), 제3 스캔 신호(GR), 제1 발광 신호(EM1), 및 제2 발광 신호(EM2)가 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 5를 참고하면, 기입 구간에는 게이트 온 전압(고 레벨의 전압)이 인가되는 제2 트랜지스터(T2)는 턴 온되고, 다른 트랜지스터들은 모두 턴 오프되어 있다. 그 결과 데이터 전압(VDATA)이 화소 내로 진입하여 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극에 인가된다. 이 때, 제1 트랜지스터(T1)의 제2 전극의 전압 값은 보상 구간에서와 같이, 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다.
한편, 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)는 턴 오프되어 있어 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172) 및 발광 소자(LED)는 전기적으로 분리되어 있다.
그 후, 도 2를 참고하면, 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(고 레벨의 전압)으로 변경되면서 발광 구간으로 진입한다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제3 스캔 신호(GR)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 6을 참고하면, 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)에 의하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 되고, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)가 형성되게 된다. 전류 경로를 따라 흐르는 전류(IOLED)의 크기는 제1 트랜지스터(T1)가 턴 온되는 정도에 따라 정해지며, 제1 트랜지스터(T1)가 턴 온되는 정도는 게이트 전극에 인가되는 데이터 전압(VDATA)의 크기에 따라 정해진다. 전류 경로를 따라 흐르는 전류(IOLED)의 크기에 따라서 발광 소자(LED)는 밝기를 다르게 표시한다.
도 5와 도 6을 비교하면, 게이트 전극의 전압값이 ΔV만큼 변경되어 있는 것을 확인할 수 있다. ΔV의 차이가 발생하는 이유를 구체적으로 살펴보면 다음과 같다.
발광 구간으로 진입되면서 제6 트랜지스터(T6)가 턴 온되며, 그 결과 제1 커패시터(C1)의 제2 전극 및 제1 트랜지스터(T1)의 제2 전극의 전압은 제2 구동 전압(ELVSS)으로 변경된다. 제1 커패시터(C1)의 제2 전극의 전압값이 변경되면, 그에 따라 제1 커패시터(C1)의 제1 전극의 전압값도 변경되므로 도 6에서와 같이 ΔV로 전압 변동값을 표시하였다. 제1 커패시터(C1)의 제1 전극의 전압 변동값인 ΔV는 제1 커패시터(C1)의 제2 전극의 전압값과 같을 수 있다.
도 5를 참고하면, 기입 구간에서 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압값은 기준전압(Vref)값에서 제1 트랜지스터(T1)의 문턱 전압(Vth)값을 뺀 값(Vref-Vth)을 가지므로, 기입 구간에서 발광 구간으로 변경되면서, 제1 커패시터(C1)의 제2 전극의 전압의 변화값 및 제1 커패시터(C1)의 제1 전극의 전압의 변화값(ΔV)은 아래의 수학식 1과 같다.
여기서, Vref는 기준 전압(Vref)의 전압값이며, Vth는 제1 트랜지스터(T1)의 문턱 전압 값이고, VELVSS는 제2 구동 전압(ELVSS)의 전압값이다.
이 때, 발광 구간에서 발광 소자(LED)를 흐르는 전류(IOLED)는 아래의 수학식 2와 같은 수식으로 얻어질 수 있다.
여기서, k는 상수값이며, Vdata는 데이터 전압의 전압값이고, Vref는 기준 전압(Vref)의 전압값이며, Vth는 제1 트랜지스터(T1)의 문턱 전압 값이고, VELVSS는 제2 구동 전압(ELVSS)의 전압값이고, Vgs는 제1 트랜지스터(T1)의 게이트 전극과 제2 전극간의 전압차이고, ΔV 는 수학식 1의 값을 사용하였다.
그러므로, 발광 소자(LED)를 흐르는 전류(IOLED)의 값은 데이터 전압(VDATA)의 값과 기준 전압(Vref)의 값만으로 정해지며, 제1 트랜지스터의 문턱 전압(Vth)에 무관한 값을 가지므로, 제1 트랜지스터(T1)의 특성 변경에도 불구하고 일정한 출력 전류(IOLED)를 생성할 수 있는 장점을 가진다.
뿐만 아니라, 발광 구간에서 제2 구동 전압(ELVSS)이 인가되면서 게이트 전극에 발생하는 전압 변화값(ΔV)도 수학식 2에서와 같이 제거되므로 별도로 고려할 필요가 없고, 데이터 전압(VDATA)값과 기준 전압(Vref)만 고려하면 되어 제1 트랜지스터(T1)의 특성에 따라 전류가 변경되지 않는 장점을 가진다.
이상에서, 제1 구동 전압(ELVDD)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 크게 설정되어 있으며, 제2 구동 전압(ELVSS)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 작게 설정될 수 있다.
이상에서는 도 1의 화소를 중심으로 다양하게 구동하는 방법에 대하여 살펴보았다.
이하에서는 도 1의 화소의 변형 실시예를 도 7 내지 도 10을 통하여 살펴본다.
도 7 내지 도 10은 도 1의 실시예의 변형 화소의 등가 회로도이다.
이하에서는 도 1과의 차이가 있는 부분을 중심으로 살펴본다.
도 7의 실시예는 도 1의 실시예와 달리 제3 트랜지스터(T3)의 제1 전극이 제1 구동 전압선(172)과 연결되지 않고 서스 전압(Vsus)이 인가되는 서스 전압선(174)과 연결되는 차이가 있다. 여기서 서스 전압(Vsus)은 제1 구동 전압(ELVDD)과 유사하게 양의 전압값을 가질 수 있다. 또한, 실시예에 따라서는 서스 전압(Vsus) 대신 바이어스 전압(Vbais)이 인가될 수도 있다.
도 8의 실시예는 도 7의 실시예와 같이, 제3 트랜지스터(T3)의 제1 전극이 서스 전압선(174)과 연결되어 있을 뿐만 아니라, 제2 커패시터(C2)의 제1 전극도 서스 전압선(174)과 연결되어 있는 실시예이다.
도 9의 실시예는 제2 커패시터(C2)의 제1 전극만이 서스 전압선(174)과 연결되어 있는 실시예이다. 한편, 실시예에 따라서는 제2 커패시터(C2)의 제1 전극에 인가되는 전압은 기준 전압(Vref), 제2 구동 전압(ELVSS), 또는 접지 전압과 같이 다양한 전압이 인가될 수 있다.
도 10의 실시예는 제3 트랜지스터(T3)의 제1 전극이 서스 전압선(174)과 연결되어 있을 뿐만 아니라, 제2 커패시터(C2)의 제1 전극이 홀드 전압(Vhold)이 인가되는 홀드 전압선(175)과 연결되어 있는 실시예이다. 여기서, 홀드 전압(Vhold)은 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS) 사이의 전압값을 가질 수 있다. 한편, 실시예에 따라서는 제2 커패시터(C2)의 제1 전극에 인가되는 전압은 홀드 전압(Vhold)이 아니라, 기준 전압(Vref), 제2 구동 전압(ELVSS), 또는 접지 전압과 같이 다양한 전압이 인가될 수 있다.
한편, 도 7, 8, 10의 변형 실시예에서, 제3 트랜지스터(T3)의 제1 전극으로 인가되는 전압(서스 전압(Vsus) 또는 바이어스 전압(Vbais) 등)의 전압값은 기준 전압(Vref)의 전압값에서 구동 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 크게 설정될 수 있다.
이상에서는 도 1의 화소 회로와 그 변형예에 대하여 상세하게 살펴보았다.
이하에서는 또 다른 실시예에 따른 화소 구조에 대하여 살펴본다.
도 11은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 11의 실시예에서는 도 1의 실시예에 더하여 추가적으로 제7 트랜지스터(T7)를 더 포함한다.
제7 트랜지스터(T7)는 제1 구동 전압(ELVDD)을 발광 소자(LED)의 캐소드로 전달하는 트랜지스터로, 캐소드에 남아 있는 전하로 인하여 블랙을 표시하지 못하는 문제를 제거하고 블랙을 명확하게 표시할 수 있도록 하는 트랜지스터이다.
이하에서는 도 11의 화소의 구조를 상세하게 살펴보면 아래와 같다.
도 11을 참조하면, 하나의 화소는 발광 소자(LED)와 이를 구동하는 화소 구동 회로부를 포함하며, 화소 구동 회로부는 행렬 형태로 배열되어 있다. 화소 구동 회로부는 도 11에서 발광 소자(LED)를 제외한 다른 소자를 모두 포함하며, 도 11의 실시예에 따른 화소의 화소 구동 회로부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다.
또한, 화소 구동 회로부는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163), 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164), 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함)이 인가되는 제1 구동 전압선(172), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179), 및 기준 전압(Vref)이 인가되는 기준 전압선(173)과 연결될 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 소자)를 중심으로 화소의 회로 구조를 살펴보면 아래와 같다.
제1 트랜지스터(T1)는 제1 커패시터(C1)의 제1 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 게이트 전극, 제3 트랜지스터(T3)의 제2 전극과 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다.
제1 트랜지스터(T1)는 게이트 전극의 전압에 따라서 제1 트랜지스터(T1)가 턴 온되는 정도가 정해지며, 턴 온 되는 정도에 따라서 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류의 크기가 정해진다. 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류는 발광 구간에서 발광 소자(LED)를 흐르는 전류와 같아 발광 전류라고도 할 수 있다. 여기서 제1 트랜지스터(T1)는 n형 트랜지스터로 형성되어 있으며, 게이트 전극의 전압이 높을수록 큰 발광 전류가 흐를 수 있다. 발광 전류가 크면, 발광 소자(LED)가 높은 휘도를 표시할 수 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 화소 내로 입력시켜 제1 트랜지스터(T1)의 게이트 전극으로 전달하며, 제1 커패시터(C1)의 제1 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제1 구동 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 발광 소자(LED)를 거치지 않고 제1 구동 전압(ELVDD)이 제1 트랜지스터(T1)로 전달될 수 있도록 한다. 이는 발광 소자(LED)에 전류가 흐르는 경우 발광 소자(LED)가 불필요하게 빛을 방출하게 되는 문제가 발생할 수 있어 별도의 경로로 제1 구동 전압(ELVDD)을 제1 트랜지스터(T1)로 전달시키기 위한 것이다. 그러므로, 제3 트랜지스터(T3)는 발광 구간에는 턴 온되지 않을 수 있으며, 그 외 구간에서는 턴 온 될 수 있다.
제4 트랜지스터(T4; 이하 기준 전압 전달 트랜지스터라고도 함)는 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163)과 연결되어 있는 게이트 전극, 기준 전압선(173)에 연결되어 있는 제1 전극, 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제2 트랜지스터(T2)의 제2 전극과 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 기준 전압(Vref)을 제1 커패시터(C1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극에 전달하여 초기화시키는 역할을 한다.
제5 트랜지스터(T5; 이하 캐소드 연결 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 발광 소자(LED)의 캐소드와 연결되어 있는 제1 전극, 제1 트랜지스터(T1)의 제1 전극 및 제3 트랜지스터(T3)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)를 연결시켜 전류 경로를 형성하고 발광 소자(LED)가 발광할 수 있도록 한다.
제6 트랜지스터(T6; 이하 구동 저전압 인가 트랜지스터라고도 함)는 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165)에 연결되어 있는 게이트 전극, 제1 트랜지스터(T1)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제1 전극 및 제2 구동 전압(ELVSS)을 전달받는 제2 전극을 포함한다. 제6 트랜지스터(T6)는 제2 발광 신호(EM2)에 기초하여 제1 트랜지스터(T1)의 제2 전극으로 제2 구동 전압(ELVSS)을 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 제2 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제1 구동 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 발광 소자(LED)의 캐소드 및 제5 트랜지스터(T5)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제7 트랜지스터(T7)는 제1 구동 전압(ELVDD)을 캐소드로 전달하는 역할을 하며, 캐소드의 전압 레벨을 제1 구동 전압(ELVDD)으로 변경하여, 캐소드에 남아 있는 전하로 인하여 블랙을 표시하지 못하는 문제를 제거하고 블랙을 명확하게 표시할 수 있도록 한다.
도 11의 실시예에서 모든 트랜지스터는 n형 트랜지스터로 형성되어 있으며, 각 트랜지스터는 게이트 전극의 전압이 고 레벨의 전압일 때 턴 온되고, 저 레벨의 전압일 때 턴 오프될 수 있다. 또한, 각 트랜지스터에 포함되는 반도체층은 다결정 실리콘 반도체를 사용하거나 산화물 반도체를 사용할 수 있으며, 추가적으로 비정질 반도체나 단결정 반도체를 사용할 수도 있다.
실시예에 따라서, 각 트랜지스터에 포함되는 반도체층은 이와 중첩하는 중첩층(또는 추가 게이트 전극)을 더 포함할 수 있으며, 중첩층(추가 게이트 전극)에 전압을 인가하여 트랜지스터의 특성을 변경시켜 화소의 표시 품질을 보다 향상시킬 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제1 커패시터(C1)의 제1 전극은 데이터 전압(VDATA)을 제2 트랜지스터(T2)로부터 전달받아 저장하는 역할을 한다.
제2 커패시터(C2)는 제1 구동 전압선(172)과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 및 제1 커패시터(C1)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제2 커패시터(C2)는 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압을 일정하게 유지하는 역할을 한다. 한편, 실시예에 따라서는 제2 커패시터(C2)가 생략될 수도 있다.
발광 소자(LED)는 제1 구동 전압선(172)과 연결되어 제1 구동 전압(ELVDD)을 전달받는 애노드와 제5 트랜지스터(T5)의 제1 전극 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 캐소드를 포함한다. 발광 소자(LED)는 제5 트랜지스터(T5)를 지나 제1 트랜지스터(T1)와 연결된다. 발광 소자(LED)는 화소 구동 회로부와 제1 구동 전압(ELVDD) 사이에 위치하여 화소 구동 회로부의 제1 트랜지스터(T1)를 흐르는 전류와 동일한 전류가 흐르며, 해당 전류의 크기에 따라 발광하는 휘도도 결정될 수 있다. 발광 소자(LED)는 애노드와 캐소드 사이에 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 실시예에 따른 구체적인 발광 소자(LED)의 적층 구조는 도 31 및 도 32에서 살펴본다.
도 11의 실시예에 따른 화소는, 제1 트랜지스터(T1)의 특성(문턱 전압)이 변경되는 것을 감지하는 보상 동작을 수행하여 제1 트랜지스터(T1)의 특성이 변경되는 것과 무관하게 일정한 표시 휘도를 표시하도록 할 수 있다.
또한, 도 11에서는 발광 소자(LED)는 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172)의 사이에 위치한다. 본 실시예에 따른 화소는 발광 소자가 제1 트랜지스터(T1)와 제2 구동 전압(ELVSS)의 사이에 위치하는 화소와 구분하기 위하여 인버티드 화소(inverted pixel)라고도 한다. 발광 소자는 제1 구동 전압(ELVDD)으로부터 제1 트랜지스터(T1)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 흐르는 전류의 크기에 따라서 휘도를 나타내며, 전류가 클수록 표시되는 휘도도 높을 수 있다. 도 11의 인버티드 화소(inverted pixel) 구조에서는 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)가 연결되어 있고 제1 트랜지스터(T1)의 제2 전극(소스 전극)과 분리되어 있으므로 화소 구동 회로부의 각 부분이 전압이 변경될 때 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압에 변동이 없는 장점을 가질 수 있다. 보다 구체적으로 제6 트랜지스터(T6)가 턴 온될 때, 제1 커패시터(C1)의 제2 전극의 전압이 낮아지면서 제1 커패시터(C1)의 제1 전극의 전압도 낮아지게 되는데, 이로 인하여 제1 트랜지스터(T1)가 출력하는 출력 전류도 낮아질 수 있지만, 본 실시예에서는 이와 같은 제1 트랜지스터(T1)의 출력 전류가 낮아지는 문제는 제거된다. 이에 대해서는 도 12 내지 도 16의 동작을 설명하면서 구체적으로 살펴본다.
도 11의 실시예에서는 하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7) 및 2개의 커패시터(제1 커패시터(C1), 제2 커패시터(C2))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 추가적으로 커패시터나 트랜지스터가 더 포함될 수도 있으며, 일부 커패시터나 트랜지스터가 생략될 수도 있다.
이상에서는 도 11을 통하여 일 실시예에 따른 화소의 회로 구조를 살펴보았다.
이하에서는 도 12 내지 도 16을 통하여 도 11의 화소에 인가되는 신호의 파형 및 그에 따른 화소의 동작을 상세하게 살펴본다.
도 12는 도 11의 화소에 인가되는 신호를 보여주는 파형도이고, 도 13 내지 도 16은 도 12의 신호에 기초하는 구간 별로 도 11의 화소의 동작을 설명하는 도면이다.
도 12를 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 기입 구간, 및 발광 구간으로 구분된다.
먼저, 발광 구간은 발광 소자(LED)가 빛을 방출하는 구간으로, 제1 및 제2 발광 신호(EM1, EM2)로 게이트 온 전압(고 레벨의 전압)이 인가되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제3 스캔 신호(GR)는 게이트 오프 전압(저 레벨의 전압)이 인가된다. 그 결과, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 형성하게 된다. 전류 경로(path)를 흐르는 전류의 크기는 제1 트랜지스터(T1)의 채널이 턴 온된 정도에 따라 결정되며, 제1 트랜지스터(T1)의 채널이 턴 온된 정도는 제1 트랜지스터(T1)의 게이트 전극(또는 제1 커패시터(C1)의 제1 전극)의 전압에 따라 결정된다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극의 전압에 따라 생성된 출력 전류가 발광 소자(LED)를 포함하는 전류 경로를 따라 흐르게 되면서 발광 소자(LED)가 빛을 방출하게 된다. 도 12에서는 발광 신호가 게이트 온 전압(저 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 도 12에서 간단하게 도시하였다.
제1 및 제2 발광 신호(EM1, EM2)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 발광 구간은 종료되며, 초기화 구간으로 진입한다.
도 12를 참고하면, 초기화 구간에서는 제3 스캔 신호(GR)가 먼저 게이트 온 전압(고 레벨의 전압)으로 변경 된 후 제2 발광 신호(EM2)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제1 발광 신호(EM1)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 13을 참고하면, 먼저 게이트 온 전압(고 레벨의 전압)으로 변경되어 인가되는 제3 스캔 신호(GR)와 연결된 제4 트랜지스터(T4)는 턴 온 되어 기준 전압(Vref)이 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되어 초기화 된다. 여기서, 기준 전압(Vref)은 제1 트랜지스터(T1)를 턴 온 시킬 수 있는 전압 값을 가질 수 있다.
그 후, 제2 발광 신호(EM2)도 게이트 온 전압(고 레벨의 전압)으로 변경되면서 인가되어 제6 트랜지스터(T6)도 턴 온 되고, 그 결과, 제1 트랜지스터(T1)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극이 제2 구동 전압(ELVSS)으로 초기화 된다.
그 후, 제2 발광 신호(EM2)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 초기화 구간이 종료되고 보상 구간으로 진입한다.
도 12를 참고하면, 보상 구간에서는 제3 스캔 신호(GR)가 게이트 온 전압(고 레벨의 전압)을 유지하면서 제2 스캔 신호(GC)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제1 발광 신호(EM1), 및 제2 발광 신호(EM2)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 14를 참고하면, 턴 온되어 있는 제4 트랜지스터(T4)를 통하여 기준 전압(Vref)이 계속 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되면서, 추가적으로 인가된 게이트 온 전압(고 레벨의 전압)의 제2 스캔 신호(GC)에 의하여 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)도 턴 온 되고 제1 구동 전압(ELVDD)이 제1 트랜지스터(T1)의 제1 전극 및 발광 소자(LED)의 캐소드로 전달된다. 이 때, 제1 트랜지스터(T1)는 기준 전압(Vref)에 의하여 제1 트랜지스터(T1)는 턴 온 상태를 가지므로, 제1 트랜지스터의 Vgs값은 제1 트랜지스터(T1)의 문턱 전압(Vth)값과 같다. 여기서, Vgs는 게이트 전극의 전압에서 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압을 뺀 값이므로, 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압 값은 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다. 한편, 턴 온된 제7 트랜지스터(T7)는 캐소드의 전압 레벨을 제1 구동 전압(ELVDD)으로 변경하여, 캐소드의 전압을 제1 구동 전압(ELVDD)으로 초기화하며, 캐소드에 남아 있는 전하를 제거하여 블랙을 표시하지 못하는 문제를 제거한다.
그 후, 도 12를 참고하면, 제2 스캔 신호(GC)가 게이트 오프 전압(저 레벨의 전압)으로 변경되고, 그 후, 제3 스캔 신호(GR)도 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 기입 구간으로 진입한다.
기입 구간에는 제1 스캔 신호(GW)가 게이트 온 전압(고 레벨의 전압)이 인가된다. 이 때, 제1 스캔 신호(GW)가 게이트 온 전압으로 유지되는 기간이 1H일 수 있다. 1H는 1 수평주기를 나타내며, 1 수평주기는 하나의 수평 동기 신호(Hsync)에 대응될 수 있다. 1H는 하나의 스캔선에 게이트 온 전압이 인가된 후 다음 행의 스캔선에 게이트 온 전압이 인가되는 시간을 의미할 수 있다. 한편, 기입 구간에는 제2 스캔 신호(GC), 제3 스캔 신호(GR), 제1 발광 신호(EM1), 및 제2 발광 신호(EM2)가 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 15를 참고하면, 기입 구간에는 게이트 온 전압(고 레벨의 전압)이 인가되는 제2 트랜지스터(T2)는 턴 온되고, 다른 트랜지스터들은 모두 턴 오프되어 있다. 그 결과 데이터 전압(VDATA)이 화소 내로 진입하여 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극에 인가된다. 이 때, 제1 트랜지스터(T1)의 제2 전극의 전압 값은 보상 구간에서와 같이, 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다.
한편, 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)는 턴 오프되어 있어 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172) 및 발광 소자(LED)는 전기적으로 분리되어 있다.
그 후, 도 12를 참고하면, 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(고 레벨의 전압)으로 변경되면서 발광 구간으로 진입한다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제3 스캔 신호(GR)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 16을 참고하면, 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)에 의하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 되고, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)가 형성되게 된다. 전류 경로를 따라 흐르는 전류(IOLED)의 크기는 제1 트랜지스터(T1)가 턴 온되는 정도에 따라 정해지며, 제1 트랜지스터(T1)가 턴 온되는 정도는 게이트 전극에 인가되는 데이터 전압(VDATA)의 크기에 따라 정해진다. 전류 경로를 따라 흐르는 전류(IOLED)의 크기에 따라서 발광 소자(LED)는 밝기를 다르게 표시한다.
도 15와 도 16을 비교하면, 게이트 전극의 전압값이 ΔV만큼 변경되어 있는 것을 확인할 수 있다. ΔV의 차이가 발생하는 이유를 구체적으로 살펴보면 다음과 같다.
발광 구간으로 진입되면서 제6 트랜지스터(T6)가 턴 온되며, 그 결과 제1 커패시터(C1)의 제2 전극 및 제1 트랜지스터(T1)의 제2 전극의 전압은 제2 구동 전압(ELVSS)으로 변경된다. 제1 커패시터(C1)의 제2 전극의 전압값이 변경되면, 그에 따라 제1 커패시터(C1)의 제1 전극의 전압값도 변경되므로, 도 6에서와 같이 ΔV로 전압 변동값을 표시하였다. 제1 커패시터(C1)의 제1 전극의 전압 변동값인 ΔV는 제1 커패시터(C1)의 제2 전극의 전압값과 같을 수 있다.
도 15를 참고하면, 기입 구간에서 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압값은 기준전압(Vref)값에서 제1 트랜지스터(T1)의 문턱 전압(Vth)값을 뺀 값(Vref-Vth)을 가지므로, 기입 구간에서 발광 구간으로 변경되면서, 제1 커패시터(C1)의 제2 전극의 전압의 변화값 및 제1 커패시터(C1)의 제1 전극의 전압의 변화값(ΔV)은 아래의 수학식 3과 같다.
여기서, Vref는 기준 전압(Vref)의 전압값이며, Vth는 제1 트랜지스터(T1)의 문턱 전압 값이고, VELVSS는 제2 구동 전압(ELVSS)의 전압값이다.
이 때, 발광 구간에서 발광 소자(LED)를 흐르는 전류(IOLED)는 아래의 수학식 4와 같은 수식으로 얻어질 수 있다.
여기서, k는 상수값이며, Vdata는 데이터 전압의 전압값이고, Vref는 기준 전압(Vref)의 전압값이며, Vth는 제1 트랜지스터(T1)의 문턱 전압 값이고, VELVSS는 제2 구동 전압(ELVSS)의 전압값이고, Vgs는 제1 트랜지스터(T1)의 게이트 전극과 제2 전극간의 전압차이고, ΔV 는 수학식 1의 값을 사용하였다.
그러므로, 발광 소자(LED)를 흐르는 전류(IOLED)의 값은 데이터 전압(VDATA)의 값과 기준 전압(Vref)의 값만으로 정해지며, 제1 트랜지스터(T1)의 문턱 전압(Vth)에 무관한 값을 가지므로, 제1 트랜지스터(T1)의 특성 변경에도 불구하고 일정한 출력 전류(IOLED)를 생성할 수 있는 장점을 가진다.
뿐만 아니라, 발광 구간에서 제2 구동 전압(ELVSS)이 인가되면서 게이트 전극에 발생하는 전압 변화값(ΔV)도 수학식 4에서와 같이 제거되므로, 별도로 고려할 필요가 없고, 데이터 전압(VDATA)값과 기준 전압(Vref)만 고려하면 되어 제1 트랜지스터(T1)의 특성에 따라 전류가 변경되지 않는 장점을 가진다.
이상에서, 제1 구동 전압(ELVDD)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 크게 설정되어 있으며, 제2 구동 전압(ELVSS)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 작게 설정될 수 있다.
이상에서는 도 11의 화소를 중심으로 다양하게 구동하는 방법에 대하여 살펴보았다.
이하에서는 도 11의 화소의 변형 실시예를 도 17 내지 도 20을 통하여 살펴본다.
도 17 내지 도 20은 도 11의 실시예의 변형 화소의 등가 회로도이다.
이하에서는 도 11과의 차이가 있는 부분을 중심으로 살펴본다.
도 17의 실시예는 도 11의 실시예와 달리 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)의 제1 전극이 제1 구동 전압선(172)과 연결되지 않고 추가 초기화 전압(Vcint)이 인가되는 추가 초기화 전압선(176)과 연결되는 차이가 있다. 여기서 추가 초기화 전압(Vcint)은 제1 구동 전압(ELVDD)과 유사하게 양의 전압값을 가질 수 있다. 또한, 실시예에 따라서는 추가 초기화 전압(Vcint) 대신 바이어스 전압(Vbais)이 인가될 수도 있다.
도 18의 실시예는 도 17의 실시예와 같이, 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)의 제1 전극이 추가 초기화 전압선(176)과 연결되어 있을 뿐만 아니라, 제2 커패시터(C2)의 제1 전극도 추가 초기화 전압선(176)과 연결되어 있는 실시예이다.
도 19의 실시예는 도 11의 실시예와 달리, 제2 커패시터(C2)의 제1 전극만이 추가 초기화 전압선(176)과 연결되어 있는 실시예이다. 한편, 실시예에 따라서는 제2 커패시터(C2)의 제1 전극에 인가되는 전압은 기준 전압(Vref), 제2 구동 전압(ELVSS), 또는 접지 전압과 같이 다양한 전압이 인가될 수 있다.
도 20의 실시예는 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)의 제1 전극이 추가 초기화 전압선(176)과 연결되어 있을 뿐만 아니라, 제2 커패시터(C2)의 제1 전극이 홀드 전압(Vhold)이 인가되는 홀드 전압선(175)과 연결되어 있는 실시예이다. 여기서, 홀드 전압(Vhold)은 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS) 사이의 전압값을 가질 수 있다. 한편, 실시예에 따라서는 제2 커패시터(C2)의 제1 전극에 인가되는 전압은 홀드 전압(Vhold)이 아니라, 기준 전압(Vref), 제2 구동 전압(ELVSS), 또는 접지 전압과 같이 다양한 전압이 인가될 수 있다.
한편, 도 17, 18, 20의 변형 실시예에서, 제3 트랜지스터(T3)의 제1 전극으로 인가되는 전압(추가 초기화 전압(Vcint) 또는 바이어스 전압(Vbais) 등)의 전압값은 기준 전압(Vref)의 전압값에서 구동 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 크게 설정될 수 있다.
이상에서는 도 11의 화소 회로의 구조 및 동작과 함께 도 11의 화소의 회로 변형 구조도 살펴보았다.
이하에서는 또 다른 실시예에 따른 화소 구조에 대하여 살펴본다.
도 21은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 21의 실시예에서는 도 11의 실시예에 더하여 추가적으로 제8 트랜지스터(T8; 이하 초기화 전압 전달 트랜지스터라고도 함)를 더 포함한다.
제8 트랜지스터(T8)는 초기화 전압(Vint)를 제1 트랜지스터(T1)의 제2 전극, 제7 트랜지스터(T7)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극으로 전달하는 트랜지스터로, 각 전극의 전압을 초기화 전압(Vint)으로 변경시켜 초기화시키는 트랜지스터이다.
또한, 도 21의 실시예에 따른 화소에서는 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165)을 포함하지 않으며, 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)만 포함한다.
이하에서는 도 21의 화소의 구조를 상세하게 살펴보면 아래와 같다.
도 21을 참조하면, 하나의 화소는 발광 소자(LED)와 이를 구동하는 화소 구동 회로부를 포함하며, 화소 구동 회로부는 행렬 형태로 배열되어 있다. 화소 구동 회로부는 도 21에서 발광 소자(LED)를 제외한 다른 소자를 모두 포함하며, 도 11의 실시예에 따른 화소의 화소 구동 회로부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다.
또한, 화소 구동 회로부는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163), 제4 스캔 신호(GI)가 인가되는 제4 스캔선(166), 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함)이 인가되는 제1 구동 전압선(172), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179), 기준 전압(Vref)이 인가되는 기준 전압선(173), 및 초기화 전압(Vint)이 인가되는 초기화 전압선(177)과 연결될 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 소자)를 중심으로 화소의 회로 구조를 살펴보면 아래와 같다.
제1 트랜지스터(T1)는 제1 커패시터(C1)의 제1 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 게이트 전극, 제3 트랜지스터(T3)의 제2 전극과 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다.
제1 트랜지스터(T1)는 게이트 전극의 전압에 따라서 제1 트랜지스터(T1)가 턴 온되는 정도가 정해지며, 턴 온 되는 정도에 따라서 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류의 크기가 정해진다. 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류는 발광 구간에서 발광 소자(LED)를 흐르는 전류와 같아 발광 전류라고도 할 수 있다. 여기서 제1 트랜지스터(T1)는 n형 트랜지스터로 형성되어 있으며, 게이트 전극의 전압이 높을수록 큰 발광 전류가 흐를 수 있다. 발광 전류가 크면, 발광 소자(LED)가 높은 휘도를 표시할 수 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 화소 내로 입력시켜 제1 트랜지스터(T1)의 게이트 전극으로 전달하며, 제1 커패시터(C1)의 제1 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제1 구동 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 발광 소자(LED)를 거치지 않고 제1 구동 전압(ELVDD)이 제1 트랜지스터(T1)로 전달될 수 있도록 한다. 이는 발광 소자(LED)에 전류가 흐르는 경우 발광 소자(LED)가 불필요하게 빛을 방출하게 되는 문제가 발생할 수 있어 별도의 경로로 제1 구동 전압(ELVDD)을 제1 트랜지스터(T1)로 전달시키기 위한 것이다. 그러므로, 제3 트랜지스터(T3)는 발광 구간에는 턴 온되지 않을 수 있으며, 그 외 구간에서는 턴 온 될 수 있다.
제4 트랜지스터(T4; 이하 기준 전압 전달 트랜지스터라고도 함)는 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163)과 연결되어 있는 게이트 전극, 기준 전압선(173)에 연결되어 있는 제1 전극, 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제2 트랜지스터(T2)의 제2 전극과 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 기준 전압(Vref)을 제1 커패시터(C1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극에 전달하여 초기화시키는 역할을 한다.
제5 트랜지스터(T5; 이하 캐소드 연결 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 발광 소자(LED)의 캐소드와 연결되어 있는 제1 전극, 제1 트랜지스터(T1)의 제1 전극 및 제3 트랜지스터(T3)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)를 연결시켜 전류 경로를 형성하고 발광 소자(LED)가 발광할 수 있도록 한다.
제6 트랜지스터(T6; 이하 구동 저전압 인가 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 제1 트랜지스터(T1)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제1 전극 및 제2 구동 전압(ELVSS)을 전달받는 제2 전극을 포함한다. 제6 트랜지스터(T6)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제2 전극으로 제2 구동 전압(ELVSS)을 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 제2 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제1 구동 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 발광 소자(LED)의 캐소드 및 제5 트랜지스터(T5)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제7 트랜지스터(T7)는 제1 구동 전압(ELVDD)을 캐소드로 전달하는 역할을 하며, 캐소드의 전압 레벨을 제1 구동 전압(ELVDD)으로 변경하여, 캐소드에 남아 있는 전하로 인하여 블랙을 표시하지 못하는 문제를 제거하고 블랙을 명확하게 표시할 수 있도록 한다.
제8 트랜지스터(T8; 이하 초기화 전압 전달 트랜지스터라고도 함)는 제4 스캔 신호(GI)가 인가되는 제4 스캔선(166)과 연결되어 있는 게이트 전극, 초기화 전압선(177)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제8 트랜지스터(T8)는 초기화 전압(Vint)을 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극으로 전달하여 초기화하는 역할을 한다.
도 21의 실시예에서 모든 트랜지스터는 n형 트랜지스터로 형성되어 있으며, 각 트랜지스터는 게이트 전극의 전압이 고 레벨의 전압일 때 턴 온되고, 저 레벨의 전압일 때 턴 오프될 수 있다. 또한, 각 트랜지스터에 포함되는 반도체층은 다결정 실리콘 반도체를 사용하거나 산화물 반도체를 사용할 수 있으며, 추가적으로 비정질 반도체나 단결정 반도체를 사용할 수도 있다.
실시예에 따라서, 각 트랜지스터에 포함되는 반도체층은 이와 중첩하는 중첩층(또는 추가 게이트 전극)을 더 포함할 수 있으며, 중첩층(추가 게이트 전극)에 전압을 인가하여 트랜지스터의 특성을 변경시켜 화소의 표시 품질을 보다 향상시킬 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제1 커패시터(C1)의 제1 전극은 데이터 전압(VDATA)을 제2 트랜지스터(T2)로부터 전달받아 저장하는 역할을 한다.
제2 커패시터(C2)는 제1 구동 전압선(172)과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 및 제1 커패시터(C1)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제2 커패시터(C2)는 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압을 일정하게 유지하는 역할을 한다. 한편, 실시예에 따라서는 제2 커패시터(C2)가 생략될 수도 있다.
발광 소자(LED)는 제1 구동 전압선(172)과 연결되어 제1 구동 전압(ELVDD)을 전달받는 애노드와 제5 트랜지스터(T5)의 제1 전극 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 캐소드를 포함한다. 발광 소자(LED)의 캐소드는 제5 트랜지스터(T5)를 지나 제1 트랜지스터(T1)와 연결된다. 발광 소자(LED)는 화소 구동 회로부와 제1 구동 전압(ELVDD) 사이에 위치하여 화소 구동 회로부의 제1 트랜지스터(T1)를 흐르는 전류와 동일한 전류가 흐르며, 해당 전류의 크기에 따라 발광하는 휘도도 결정될 수 있다. 발광 소자(LED)는 애노드와 캐소드 사이에 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 실시예에 따른 구체적인 발광 소자(LED)의 적층 구조는 도 31 및 도 32에서 살펴본다.
도 21의 실시예에 따른 화소는, 제1 트랜지스터(T1)의 특성(문턱 전압)이 변경되는 것을 감지하는 보상 동작을 수행하여 제1 트랜지스터(T1)의 특성이 변경되는 것과 무관하게 일정한 표시 휘도를 표시하도록 할 수 있다.
또한, 도 21에서는 발광 소자(LED)는 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172)의 사이에 위치한다. 본 실시예에 따른 화소는 발광 소자가 제1 트랜지스터(T1)와 제2 구동 전압(ELVSS)의 사이에 위치하는 화소와 구분하기 위하여 인버티드 화소(inverted pixel)라고도 한다. 발광 소자는 제1 구동 전압(ELVDD)으로부터 제1 트랜지스터(T1)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 흐르는 전류의 크기에 따라서 휘도를 나타내며, 전류가 클수록 표시되는 휘도도 높을 수 있다. 도 21의 인버티드 화소(inverted pixel) 구조에서는 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)가 연결되어 있고 제1 트랜지스터(T1)의 제2 전극(소스 전극)과 분리되어 있으므로 화소 구동 회로부의 각 부분이 전압이 변경될 때 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압에 변동이 없는 장점을 가질 수 있다. 보다 구체적으로 제6 트랜지스터(T6)가 턴 온될 때, 제1 커패시터(C1)의 제2 전극의 전압이 낮아지면서 제1 커패시터(C1)의 제1 전극의 전압도 낮아지게 되는데, 이로 인하여 제1 트랜지스터(T1)가 출력하는 출력 전류도 낮아질 수 있지만, 본 실시예에서는 이와 같은 제1 트랜지스터(T1)의 출력 전류가 낮아지는 문제는 제거된다. 이에 대해서는 도 22 내지 도 26의 동작을 설명하면서 구체적으로 살펴본다.
도 21의 실시예에서는 하나의 화소(PX)가 8개의 트랜지스터(T1 내지 T8) 및 2개의 커패시터(제1 커패시터(C1), 제2 커패시터(C2))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 추가적으로 커패시터나 트랜지스터가 더 포함될 수도 있으며, 일부 커패시터나 트랜지스터가 생략될 수도 있다.
이상에서는 도 21을 통하여 일 실시예에 따른 화소의 회로 구조를 살펴보았다.
이하에서는 도 22 내지 도 26을 통하여 도 11의 화소에 인가되는 신호의 파형 및 그에 따른 화소의 동작을 상세하게 살펴본다.
도 22는 도 21의 화소에 인가되는 신호를 보여주는 파형도이고, 도 23 내지 도 26은 도 22의 신호에 기초하는 구간 별로 도 21의 화소의 동작을 설명하는 도면이다.
도 22를 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 기입 구간, 및 발광 구간으로 구분된다.
먼저, 발광 구간은 발광 소자(LED)가 빛을 방출하는 구간으로, 제1 발광 신호(EM1)로 게이트 온 전압(고 레벨의 전압)이 인가되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GR), 제4 스캔 신호(GI)는 게이트 오프 전압(저 레벨의 전압)이 인가된다. 그 결과, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 형성하게 된다. 전류 경로(path)를 흐르는 전류의 크기는 제1 트랜지스터(T1)의 채널이 턴 온된 정도에 따라 결정되며, 제1 트랜지스터(T1)의 채널이 턴 온된 정도는 제1 트랜지스터(T1)의 게이트 전극(또는 제1 커패시터(C1)의 제1 전극)의 전압에 따라 결정된다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극의 전압에 따라 생성된 출력 전류가 발광 소자(LED)를 포함하는 전류 경로를 따라 흐르게 되면서 발광 소자(LED)가 빛을 방출하게 된다. 도 22에서는 발광 신호가 게이트 온 전압(저 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 도 22에서 간단하게 도시하였다.
제1 발광 신호(EM1)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 발광 구간은 종료되며, 초기화 구간으로 진입한다.
도 22를 참고하면, 초기화 구간에서는 제3 스캔 신호(GR)가 먼저 게이트 온 전압(고 레벨의 전압)으로 변경 된 후 제4 스캔 신호(GI)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제1 발광 신호(EM1)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 23을 참고하면, 먼저 게이트 온 전압(고 레벨의 전압)으로 변경되어 인가되는 제3 스캔 신호(GR)와 연결된 제4 트랜지스터(T4)는 턴 온 되어 기준 전압(Vref)이 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되어 초기화 된다. 여기서, 기준 전압(Vref)은 제1 트랜지스터(T1)를 턴 온 시킬 수 있는 전압 값을 가질 수 있다.
그 후, 제4 스캔 신호(GI)도 게이트 온 전압(고 레벨의 전압)으로 변경되면서 인가되어 제8 트랜지스터(T8)도 턴 온 되고, 그 결과, 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극이 초기화 전압(Vint)으로 초기화 된다.
그 후, 제4 스캔 신호(GI)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 초기화 구간이 종료되고 보상 구간으로 진입한다.
도 22를 참고하면, 보상 구간에서는 제3 스캔 신호(GR)가 게이트 온 전압(고 레벨의 전압)을 유지하면서 제2 스캔 신호(GC)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제4 스캔 신호(GI), 및 제1 발광 신호(EM1)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 24를 참고하면, 턴 온되어 있는 제4 트랜지스터(T4)를 통하여 기준 전압(Vref)이 계속 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되면서, 추가적으로 인가된 게이트 온 전압(고 레벨의 전압)의 제2 스캔 신호(GC)에 의하여 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)도 턴 온 되고 제1 구동 전압(ELVDD)이 제1 트랜지스터(T1)의 제1 전극 및 발광 소자(LED)의 캐소드로 전달된다. 이 때, 제1 트랜지스터(T1)는 기준 전압(Vref)에 의하여 제1 트랜지스터(T1)는 턴 온 상태를 가지므로, 제1 트랜지스터의 Vgs값은 제1 트랜지스터(T1)의 문턱 전압(Vth)값과 같다. 여기서, Vgs는 게이트 전극의 전압에서 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압을 뺀 값이므로, 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압 값은 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다. 한편, 턴 온된 제7 트랜지스터(T7)는 캐소드의 전압 레벨을 제1 구동 전압(ELVDD)으로 변경하여, 캐소드의 전압을 제1 구동 전압(ELVDD)으로 초기화하며, 캐소드에 남아 있는 전하를 제거하여 블랙을 표시하지 못하는 문제를 제거한다.
그 후, 도 22를 참고하면, 제2 스캔 신호(GC)가 게이트 오프 전압(저 레벨의 전압)으로 변경되고, 그 후, 제3 스캔 신호(GR)도 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 기입 구간으로 진입한다.
기입 구간에는 제1 스캔 신호(GW)가 게이트 온 전압(고 레벨의 전압)이 인가된다. 이 때, 제1 스캔 신호(GW)가 게이트 온 전압으로 유지되는 기간이 1H일 수 있다. 1H는 1 수평주기를 나타내며, 1 수평주기는 하나의 수평 동기 신호(Hsync)에 대응될 수 있다. 1H는 하나의 스캔선에 게이트 온 전압이 인가된 후 다음 행의 스캔선에 게이트 온 전압이 인가되는 시간을 의미할 수 있다. 한편, 기입 구간에는 제2 스캔 신호(GC), 제3 스캔 신호(GR), 제1 발광 신호(EM1), 및 제1 발광 신호(EM1)가 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 25를 참고하면, 기입 구간에는 게이트 온 전압(고 레벨의 전압)이 인가되는 제2 트랜지스터(T2)는 턴 온되고, 다른 트랜지스터들은 모두 턴 오프되어 있다. 그 결과 데이터 전압(VDATA)이 화소 내로 진입하여 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극에 인가된다. 이 때, 제1 트랜지스터(T1)의 제2 전극의 전압 값은 보상 구간에서와 같이, 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다.
한편, 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)는 턴 오프되어 있어 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172) 및 발광 소자(LED)는 전기적으로 분리되어 있다.
그 후, 도 22를 참고하면, 제1 발광 신호(EM1)가 게이트 온 전압(고 레벨의 전압)으로 변경되면서 발광 구간으로 진입한다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GR), 및 제4 스캔 신호(GI)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
도 26을 참고하면, 제1 발광 신호(EM1)에 의하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 되고, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)가 형성되게 된다. 전류 경로를 따라 흐르는 전류(IOLED)의 크기는 제1 트랜지스터(T1)가 턴 온되는 정도에 따라 정해지며, 제1 트랜지스터(T1)가 턴 온되는 정도는 게이트 전극에 인가되는 데이터 전압(VDATA)의 크기에 따라 정해진다. 전류 경로를 따라 흐르는 전류(IOLED)의 크기에 따라서 발광 소자(LED)는 밝기를 다르게 표시한다.
도 25와 도 26을 비교하면, 게이트 전극의 전압값이 ΔV만큼 변경되어 있는 것을 확인할 수 있다. ΔV의 차이가 발생하는 이유는 도 15 및 도 16에서 설명한 내용과 동일할 수 있어 여기서 추가 설명은 생략한다.
여기서, 제1 구동 전압(ELVDD)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 크게 설정되어 있으며, 제2 구동 전압(ELVSS)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 작게 설정될 수 있다.
이상에서는 도 21의 화소를 중심으로 다양하게 구동하는 방법에 대하여 살펴보았다.
이하에서는 도 21의 화소의 변형 실시예를 도 27 내지 도 30을 통하여 살펴본다.
도 27 내지 도 30은 도 21의 실시예의 변형 화소의 등가 회로도이다.
이하에서는 도 21과의 차이가 있는 부분을 중심으로 살펴본다.
도 27의 실시예는 도 21의 실시예와 달리 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)의 제1 전극이 제1 구동 전압선(172)과 연결되지 않고 추가 초기화 전압(Vcint)이 인가되는 추가 초기화 전압선(176)과 연결되는 차이가 있다. 여기서 추가 초기화 전압(Vcint)은 제1 구동 전압(ELVDD)과 유사하게 양의 전압값을 가질 수 있다. 또한, 실시예에 따라서는 추가 초기화 전압(Vcint) 대신 바이어스 전압(Vbais)이 인가될 수도 있다.
도 28의 실시예는 도 27의 실시예와 같이, 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)의 제1 전극이 추가 초기화 전압선(176)과 연결되어 있을 뿐만 아니라, 제2 커패시터(C2)의 제1 전극도 추가 초기화 전압선(176)과 연결되어 있는 실시예이다.
도 29의 실시예는 도 21의 실시예와 달리, 제2 커패시터(C2)의 제1 전극만이 추가 초기화 전압선(176)과 연결되어 있는 실시예이다. 한편, 실시예에 따라서는 제2 커패시터(C2)의 제1 전극에 인가되는 전압은 기준 전압(Vref), 제2 구동 전압(ELVSS), 또는 접지 전압과 같이 다양한 전압이 인가될 수 있다.
도 30의 실시예는 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)의 제1 전극이 추가 초기화 전압선(176)과 연결되어 있을 뿐만 아니라, 제2 커패시터(C2)의 제1 전극이 홀드 전압(Vhold)이 인가되는 홀드 전압선(175)과 연결되어 있는 실시예이다. 여기서, 홀드 전압(Vhold)은 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS) 사이의 전압값을 가질 수 있다. 한편, 실시예에 따라서는 제2 커패시터(C2)의 제1 전극에 인가되는 전압은 홀드 전압(Vhold)이 아니라, 기준 전압(Vref), 제2 구동 전압(ELVSS), 또는 접지 전압과 같이 다양한 전압이 인가될 수 있다.
한편, 도 27, 28, 30의 변형 실시예에서, 제3 트랜지스터(T3)의 제1 전극으로 인가되는 전압(추가 초기화 전압(Vcint) 또는 바이어스 전압(Vbais) 등)의 전압값은 기준 전압(Vref)의 전압값에서 구동 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 크게 설정될 수 있다.
이상에서는 도 21의 화소 회로의 구조 및 동작과 함께 도 21의 화소의 회로 변형 구조도 살펴보았다.
이하에서는 화소 구동부의 상부에 적층되는 발광 소자(LED)의 구조가 실시예 별로 다양할 수 있는데, 이에 대하여 도 31 및 도 32를 통하여 각각 살펴본다.
도 31 및 도 32는 실시예에 따른 발광 소자의 적층 구조 및 제1 트랜지스터와의 연결 구조를 개략적으로 도시한 도면이다.
먼저, 도 31의 발광 소자(LED)의 적층 구조를 살펴본다.
도 31의 발광 소자(LED)는 하부에 위치하는 애노드(Anode)부터 적층되어 가장 상부에는 캐소드(Cathode)가 위치하는 실시예이다.
도 31의 실시예를 구체적으로 살펴보면, 제1 트랜지스터(T1)의 제1 전극(Drain) 및 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선을 포함하는 화소 구동 회로부의 위에는 발광 소자(LED)가 위치한다.
발광 소자(LED)는 기판에 가까운 하부에서부터 순차적으로, 애노드(Anode), 정공 주입부(HIL), 정공 전달부(HTL), 발광층(EML), 전자 전달부(ETL), 및 캐소드(Cathode)가 위치한다. 실시예에 따라서는 전자 전달부(ETL)와 캐소드(Cathode)의 사이에 전자 주입부가 더 포함될 수도 있다. 발광층(EML)은 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함할 수 있다.
애노드(Anode)는 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선과 연결되어 제1 구동 전압(ELVDD)이 전달되며, 캐소드(Cathode)는 제1 트랜지스터(T1)의 제1 전극(Drain)과 연결되어 캐소드(Cathode)에는 제1 트랜지스터(T1)의 출력 전류가 발광 소자(LED)로 입력되게 된다.
애노드와 캐소드로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합하여 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어지면서 빛이 방출된다. 이 때, 발광 소자(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 한편, 실시예에 따라서는 발광 소자(LED)의 전면에 추가적인 컬러 필터나 색변환층을 더 포함하여 색을 표시 특성을 향상시킬 수도 있다.
도 31과 같은 실시예에서는 상부에 위치하는 캐소드(Cathode)와 하부의 화소 구동 회로부에 위치하는 제1 트랜지스터(T1)의 제1 전극(Drain)을 연결하기 위하여 별도의 연결부 구조를 형성하여야 한다. 하지만, 기존부터 사용하던 발광 소자(LED)의 적층 공정이 애노드(Anode)부터 적층하는 경우 공정을 변경하지 않고 그대로 적층할 수 있어 별도로 공정을 변경하지 않아도 되는 장점이 있다.
이하에서는 도 32의 발광 소자(LED)의 적층 구조를 살펴본다.
도 32의 발광 소자(LED)는 하부에 위치하는 캐소드(Cathode)부터 적층되어 가장 상부에는 애노드(Anode)가 위치하는 실시예이다.
도 32의 실시예를 구체적으로 살펴보면, 제1 트랜지스터(T1)의 제1 전극(Drain)을 포함하는 화소 구동 회로부의 위에는 발광 소자(LED)가 위치한다.
발광 소자(LED)는 기판에 가까운 하부에서부터 순차적으로, 캐소드(Cathode), 전자 전달부(ETL), 발광층(EML), 정공 전달부(HTL), 정공 주입부(HIL), 및 애노드(Anode)가 위치한다. 실시예에 따라서는 전자 전달부(ETL)와 캐소드(Cathode)의 사이에 전자 주입부가 더 포함될 수도 있다. 발광층(EML)은 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함할 수 있다.
애노드(Anode)는 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선과 연결되어 제1 구동 전압(ELVDD)이 전달되며, 캐소드(Cathode)는 제1 트랜지스터(T1)의 제1 전극(Drain)과 연결되어 캐소드(Cathode)에는 제1 트랜지스터(T1)의 출력 전류가 발광 소자(LED)로 입력되게 된다.
도 32과 같은 실시예에서는 캐소드(Cathode)가 하부에 위치하고 있어 화소 구동 회로부에 위치하는 제1 트랜지스터(T1)의 제1 전극(Drain)을 연결하기 용이한 구조를 가진다.
한편, 제1 구동 전압(ELVDD)이 전달되는 제1 구동 전압선과 애노드(Anode)의 연결은 표시 영역의 외측에서 전기적으로 연결되는 구조를 가질 수 있다.
애노드와 캐소드로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합하여 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어지면서 빛이 방출된다. 이 때, 발광 소자(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 한편, 실시예에 따라서는 발광 소자(LED)의 전면에 추가적인 컬러 필터나 색변환층을 더 포함하여 색을 표시 특성을 향상시킬 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
T1: 제1 트랜지스터 LED: 발광 소자
T2: 제2 트랜지스터, 데이터 입력 트랜지스터
T3: 제3 트랜지스터, 제1 전압 전달 트랜지스터
T4: 제4 트랜지스터, 기준 전압 전달 트랜지스터
T5: 제5 트랜지스터, 캐소드 연결 트랜지스터
T6: 제6 트랜지스터, 구동 저전압 인가 트랜지스터
T7: 제7 트랜지스터, 제2 전압 전달 트랜지스터
T8: 제8 트랜지스터, 초기화 전압 전달 트랜지스터
C1: 제1 커패시터 C2: 제2 커패시터
161: 제1 스캔선 162: 제2 스캔선
163: 제3 스캔선 164: 제1 발광 신호선
165: 제2 발광 신호선 166: 제4 스캔선
171: 데이터선 172: 제1 구동 전압선
173: 기준 전압선 174: 서스 전압선
175: 홀드 전압선 176: 추가 초기화 전압선
177: 초기화 전압선 179: 제2 구동 전압선
Anode: 애노드 Cathode: 캐소드
ELVDD: 구동 전압 ELVSS: 구동 저전압
GW: 제1 스캔 신호 GC: 제2 스캔 신호
GR: 제3 스캔 신호 EM1: 제1 발광 신호
EM2: 제2 발광 신호 GI: 제4 스캔 신호
VDATA: 데이터 전압 Vref: 기준 전압
Vsus: 서스 전압 Vcint: 추가 초기화 전압
Vint: 초기화 전압

Claims (20)

  1. 캐소드, 및 제1 구동 전압선과 연결되어 있는 애노드를 포함하는 발광 소자;
    게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터;
    게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
    게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제3 트랜지스터;
    게이트 전극, 기준 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터;
    게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압선과 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터;
    상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제1 커패시터; 및
    제1 전극 및 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제2 커패시터를 포함하는 발광 표시 장치.
  2. 제1항에서,
    게이트 전극, 상기 발광 소자의 상기 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는 발광 표시 장치.
  3. 제2항에서,
    상기 제2 커패시터의 상기 제2 전극은 상기 제6 트랜지스터의 상기 제1 전극, 및 상기 제1 커패시터의 상기 제2 전극과도 연결되어 있는 발광 표시 장치.
  4. 제3항에서,
    상기 제2 커패시터의 상기 제1 전극은 상기 제1 구동 전압선 또는 상기 제2 구동 전압선에 연결되거나, 서스 전압, 기준전압, 홀드 전압, 및 접지 전압 중 하나가 인가되는 발광 표시 장치.
  5. 제2항에서,
    상기 제2 트랜지스터의 상기 게이트 전극은 제1 스캔선과 연결되고,
    상기 제3 트랜지스터의 상기 게이트 전극은 제2 스캔선과 연결되고,
    상기 제4 트랜지스터의 상기 게이트 전극은 제3 스캔선과 연결되고,
    상기 제5 트랜지스터의 상기 게이트 전극은 제1 발광 신호선과 연결되고,
    상기 제6 트랜지스터의 상기 게이트 전극은 제2 발광 신호선과 연결되는 발광 표시 장치.
  6. 제5항에서,
    발광 구간에는 상기 제1 발광 신호선 및 상기 제2 발광 신호선에 게이트 온 전압이 인가되고,
    초기화 구간에는 상기 제3 스캔선 및 제2 발광 신호선에 게이트 온 전압이 인가되며,
    보상 구간에는 상기 제2 스캔선 및 상기 제3 스캔선에 게이트 온 전압이 인가되고,
    기입 구간에는 상기 제1 스캔선에 게이트 온 전압이 인가되는 발광 표시 장치.
  7. 제6항에서,
    상기 발광 구간, 상기 초기화 구간, 상기 보상 구간, 상기 기입 구간이 순차적으로 반복되며,
    상기 제2 발광 신호선은 상기 발광 구간에서 게이트 온 전압이 인가될 때와 상기 초기화 구간에서 게이트 온 전압이 인가될 때의 사이에 게이트 오프 전압이 인가되는 구간을 가지며,
    상기 제3 스캔선은 상기 초기화 구간 및 상기 보상 구간에 걸쳐 연속적으로 게이트 온 전압을 인가하는 발광 표시 장치.
  8. 제5항에서,
    게이트 전극, 상기 제1 구동 전압선에 연결되어 있는 제1 전극, 및 상기 제5 트랜지스터의 상기 제1 전극과 연결되어 있는 제7 트랜지스터를 더 포함하는 발광 표시 장치.
  9. 제8항에서,
    상기 제7 트랜지스터의 상기 게이트 전극은 상기 제2 스캔선과 연결되는 발광 표시 장치.
  10. 캐소드, 및 제1 구동 전압선과 연결되어 있는 애노드를 포함하는 발광 소자;
    게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터;
    게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
    게이트 전극, 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제3 트랜지스터;
    게이트 전극, 기준 전압선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터;
    게이트 전극, 상기 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터;
    게이트 전극, 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압선과 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터;
    게이트 전극, 제1 전극, 및 상기 캐소드와 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터;
    게이트 전극, 초기화 전압선에 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 제2 전극과 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터;
    상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제1 전극과 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제1 커패시터; 및
    제1 전극, 및 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제2 커패시터를 포함하는 발광 표시 장치.
  11. 제10항에서,
    상기 제2 트랜지스터의 상기 게이트 전극은 제1 스캔선과 연결되고,
    상기 제3 트랜지스터의 상기 게이트 전극 및 상기 제7 트랜지스터의 상기 게이트 전극은 제2 스캔선과 연결되고,
    상기 제4 트랜지스터의 상기 게이트 전극은 제3 스캔선과 연결되고,
    상기 제8 트랜지스터의 상기 게이트 전극은 제4 스캔선과 연결되어 있는 발광 표시 장치.
  12. 제11항에서,
    초기화 구간에는 상기 제3 스캔선 및 상기 제4 스캔선에 게이트 온 전압이 인가되며, 상기 제1 스캔선 및 상기 제2 스캔선에는 게이트 오프 전압이 인가되는 발광 표시 장치.
  13. 제12항에서,
    보상 구간에는 상기 제2 스캔선 및 상기 제3 스캔선에 게이트 온 전압이 인가되며, 상기 제1 스캔선 및 상기 제4 스캔선에는 게이트 오프 전압이 인가되는 는 발광 표시 장치.
  14. 제13항에서,
    기입 구간에는 상기 제1 스캔선에 게이트 온 전압이 인가되며, 상기 제2 스캔선, 상기 제3 스캔선, 및 상기 제4 스캔선에는 게이트 오프 전압이 인가되는 발광 표시 장치.
  15. 제11항에서,
    상기 제5 트랜지스터의 상기 게이트 전극 및 상기 제6 트랜지스터의 상기 게이트 전극은 제1 발광 신호선에 연결되어 있는 발광 표시 장치.
  16. 제15항에서,
    발광 구간에는 상기 제1 발광 신호선에 게이트 온 전압이 인가되며, 상기 제1 스캔선, 상기 제2 스캔선, 상기 제3 스캔선, 및 상기 제4 스캔선에는 게이트 오프 전압이 인가되는 발광 표시 장치.
  17. 제10항에서,
    상기 제3 트랜지스터의 상기 제1 전극 및 상기 제7 트랜지스터의 상기 제1 전극은 상기 제1 구동 전압선에 연결되어 있는 발광 표시 장치.
  18. 제10항에서,
    상기 제3 트랜지스터의 상기 제1 전극 및 상기 제7 트랜지스터의 상기 제1 전극은 제1 전압을 인가받으며, 상기 제1 전압은 상기 제1 구동 전압선에 인가되는 제1 구동 전압이 아닌 발광 표시 장치.
  19. 제10항에서,
    상기 제2 커패시터의 상기 제1 전극은 상기 제1 구동 전압선에 연결되어 있는 발광 표시 장치.
  20. 제10항에서,
    상기 제2 커패시터의 상기 제1 전극은 제2 전압을 인가받으며, 상기 제2 전압은 상기 제1 구동 전압선에 인가되는 제1 구동 전압이 아닌 발광 표시 장치.
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