KR20240014432A - 스토리지 장치 및 이의 동작 방법 - Google Patents

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KR20240014432A
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이평우
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Abstract

스토리지 장치 및 이의 동작 방법이 개시된다. 본 개시의 기술적 사상에 따른 스토리지 장치는, 컨트롤러 집적 회로, 제1 메모리 다이 및 제1 컨버터 집적 회로를 포함하고, 상기 제1 컨버터 집적 회로는 제1 외부 인터페이스 및 제2 외부 인터페이스를 포함하며, 상기 제1 외부 인터페이스는 직렬 인터페이스이고, 상기 제1 외부 인터페이스는 상기 컨트롤러 집적 회로에 연결되고, 상기 제2 외부 인터페이스는 상기 제1 컨버터 집적 회로를 상기 제1 메모리 다이에 연결하는 메모리 인터페이스이다.

Description

스토리지 장치 및 이의 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 개시에 따른 실시예의 하나 이상의 양태는 영구 스토리지(persistent storage)에 관한 것으로, 특히 영구 스토리지 장치들에서 사용하기 위한 인터페이스 칩에 관한 것이다.
본 출원은 2022년 7월 25일에 제출된 "METHOD USING SERIAL-INTERFACE CHIPLET(DIE) TO CONNECT CONTROLLER AND MEDIA FOR STORAGE"라는 제목의 미국 가출원 제63/391,844호에 대한 우선권 및 이점을 주장하며, 그 전체 내용은 참조에 의해 여기에 포함된다.
영구 스토리지 장치는 컨트롤러 및 저장 매체(예를 들어, 패키지 내의 복수의 메모리 다이들)를 포함할 수 있다. 컨트롤러와 메모리 다이들 사이의 병렬적인 연결들은 스큐(Skew)에 취약할 수 있고, 컨트롤러에서 상당한 양의 칩 영역을 소비할 수 있고, 컨트롤러 및 저장 매체가 고정될 수 있는 인쇄 회로 기판의 라우팅을 복잡하게 만들 수 있다.
본 개시의 양태가 관련된 것은 이러한 일반적인 기술 환경에 관한 것이다.
본 개시는 적어도 상술한 문제점들 및/또는 단점들을 다루고, 적어도 후술되는 장점들을 제공하기 위해 이루어진다.
본 개시의 기술적 사상에 따른 스토리지 장치는, 컨트롤러 집적 회로, 제1 메모리 다이 및 제1 컨버터 집적 회로를 포함하고, 상기 제1 컨버터 집적 회로는 제1 외부 인터페이스 및 제2 외부 인터페이스를 포함하며, 상기 제1 외부 인터페이스는 직렬 인터페이스이고, 상기 제1 외부 인터페이스는 상기 컨트롤러 집적 회로에 연결되고, 상기 제2 외부 인터페이스는 상기 제1 컨버터 집적 회로를 상기 제1 메모리 다이에 연결하는 메모리 인터페이스일 수 있다.
본 개시의 기술적 사상에 따른 방법은, 스토리지 장치의 제1 컨버터 집적 회로가, 상기 스토리지 장치의 컨트롤러 집적 회로로부터, 패킷 헤더 및 패킷 페이로드를 포함하는 패킷을 상기 제1 컨버터 집적 회로의 제1 외부 인터페이스를 통해 수신하는 단계 및 상기 제1 컨버터 집적 회로가 상기 패킷 페이로드를 상기 제1 컨버터 집적 회로의 제2 외부 인터페이스를 통해 전송하는 단계를 포함하고, 상기 제1 외부 인터페이스는 직렬 인터페이스이고, 상기 제2 외부 인터페이스는 상기 제1 컨버터 집적 회로를 상기 스토리지 장치의 제1 메모리 다이에 연결하는 메모리 인터페이스 일 수 있다.
본 개시의 기술적 사상에 따른 스토리지 장치는 컨트롤러 집적 회로, 제1 메모리 다이 및 컨버팅 수단(means for converting)을 포함하고, 상기 컨버팅 수단은 제1 외부 인터페이스 및 제2 외부 인터페이스를 포함하고, 상기 제1 외부 인터페이스는 직렬 인터페이스이고, 상기 제1 외부 인터페이스는 컨트롤러 집적 회로에 연결되고, 상기 제2 외부 인터페이스는 상기 컨버팅 수단을 상기 제1 메모리 다이에 연결하는 메모리 인터페이스일 수 있다.
직렬 인터페이스에 의해 컨트롤러에 연결되고 병렬 인터페이스에 의해 메모리 다이들에 연결된 컨버터 집적 회로의 사용은 컨트롤러가 복수의 병렬 인터페이스들을 통해 복수의 메모리 다이들에 직접 연결되는 실시예에 비해 몇 가지 이점들을 가질 수 있다.
예를 들어, 병렬 연결에서 데이터 속도를 제한할 수 있는 타이밍 스큐는 직렬 연결에서는 중요하지 않을 수 있다. 또한 컨트롤러에 필요한 패드들의 수를 크게 줄일 수 있다.
본 개시의 특징들 및 이점들은 명세서, 청구범위 및 아래에 첨부된 도면을 참조하여 이해될 것이다.
도 1a는 본 개시의 일 실시예에 따른 영구 스토리지 장치의 블록도이다.
도 1b는 본 개시의 일 실시예에 따른 영구 스토리지 장치의 블록도이다.
도 1c는 본 개시의 일 실시예에 따른 메모리 패키지의 개략적인 측면도이다.
도 1d는 본 개시의 일 실시예에 따른 메모리 패키지의 개략적인 평면도이다.
도 2a는 본 개시의 일 실시예에 따른 영구 스토리지 장치의 블록도이다.
도 2b는 본 개시의 일 실시예에 따른 영구 스토리지 장치 및 미디어 카드의 블록도이다.
도 2c는 본 개시의 일 실시예에 따른 영구 스토리지 장치의 블록도이다.
도 3은 본 개시의 일 실시예에 따른 흐름도이다.
도 4는 본 개시의 일 실시예에 따른 순서도이다.
첨부된 도면들과 관련하여 후술하는 상세한 설명은 본 개시에 따라 제공되는 메모리 인터페이스 칩의 예시적인 실시예들을 설명하기 위한 것일 뿐, 본 개시가 구성될 수 있거나 활용될 수 있는 유일한 형태를 나타내려는 것은 아니다. 상세한 설명은 예시된 실시예들과 관련하여 본 개시의 특징을 설명한다. 그러나 동일하거나 등가인 기능 및 구조가 본 개시의 범위 내에 포함되도록 의도된 상이한 실시예에 의해 달성될 수 있음을 이해해야 한다. 본 명세서의 다른 곳에서 표시된 바와 같이, 유사한 요소 번호는 유사한 요소 또는 특징을 나타내도록 의도된다.
일부 실시예에서, 영구 스토리지 장치에서, 컨버터 집적 회로(converter integrated circuit)는 영구 스토리지 장치의 컨트롤러와 영구 스토리지 장치의 메모리 다이들(예를 들어, 플래시 메모리 다이들) 사이에 연결된다. 컨버터 집적 회로는 컨트롤러에 대한 직렬 연결(예를 들어, 적어도 하나 이상의 직렬 레인을 포함) 및 메모리 다이들 각각에 대한 병렬 인터페이스를 가질 수 있다.
직렬 인터페이스에 의해 컨트롤러에 연결되고 병렬 인터페이스에 의해 메모리 다이들에 연결된 컨버터 집적 회로의 사용은 컨트롤러가 복수의 병렬 인터페이스들을 통해 복수의 메모리 다이들에 직접 연결되는 실시예에 비해 몇 가지 이점들을 가질 수 있다. 예를 들어, 병렬 연결에서 데이터 속도를 제한할 수 있는 타이밍 스큐는 직렬 연결에서는 중요하지 않을 수 있다. 또한 컨트롤러에 필요한 패드들의 수를 크게 줄일 수 있다.
도 1a을 참조하면, 일부 실시예에서, 영구 스토리지 장치(100)는 컨트롤러(또는 컨트롤러 집적 회로)(102) 및 복수의 메모리 패키지(105)들을 포함하며, 메모리 패키지(105)들 각각은 컨버터 집적 회로(110)(또는 추후에 설명되는 칩렛(chiplet)) 및 복수의 메모리 다이들(115)을 포함할 수 있다. 영구 스토리지 장치(100)는 호스트 인터페이스 커넥터(120)를 포함하는 호스트 인터페이스를 통해 호스트 장치와 연결될 수 있다. 컨트롤러(102)는 직렬 연결(130)을 통해 컨버터 집적 회로(110)들에 연결될 수 있는 하나 이상의 직렬 인터페이스 회로(125)를 포함할 수 있다. 여기서, 직렬 인터페이스 회로는 SERDES(serializer-deserializer) 회로일 수 있다. 메모리 다이들(115) 각각은 플래시 메모리 다이(예를 들어, NAND(not-AND) 플래시 메모리 다이)일 수 있다. 컨트롤러(102) 및 컨버터 집적 회로(110) 각각은 프로세싱 회로일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 컨버터 집적 회로(110)들은, 도 1b에 도시된 바와 같이, 메모리 패키지(105)의 외부(예를 들어, 컨트롤러(102)로부터 메모리 패키지(105)로의 경로를 따라 영구 스토리지 장치(100)의 내부)에 위치할 수 있다.
영구 스토리지 장치(100)는 2.5", 1.8", MO-297, MO-300, M.2, U.2, U.3 및 EDSFF(Enterprise and Data Center SSD Form Factor)를 포함하되, 영구 스토리지 장치들에 적합한 복수의 폼 팩터 중 어느 하나의 폼 팩터를 가질 수 있다. 또한 영구 스토리지 장치(100)는 호스트 장치에 연결될 수 있는 전기적 인터페이스를 가질 수 있다. 여기서, 전기적 인터페이스는 PCI(Peripheral Component Interconnect), PCI Express(PCIe), 이더넷, SCSI(Small Computer System Interface), SATA(Serial AT Attachment) 및 SAS(Serial Attached SCSI)를 포함하되, 영구 스토리지 장치들에 적합한 복수의 인터페이스 중 어느 하나의 인터페이스를 가질 수 있다.
도 1c 및 도 1d를 참조하면, 각각의 메모리 패키지(105)는, 상술한 바와 같이, 컨버터 집적 회로(110) 및 복수의 메모리 다이들(115)을 포함할 수 있다. 컨버터 집적 회로(110)는 각각의 병렬 인터페이스(135)에 의해 각각의 메모리 다이들(115)과 연결될 수 있다. 여기서, 병렬 인터페이스(135)는 컨버터 집적 회로(110) 상의 와이어 본드 패드(wire bond pad) 및 메모리 다이들(115) 상의 와이어 본드 패드 사이에 각각 연결을 형성하는 하나 이상의 와이어 본드를 포함할 수 있다. 컨버터 집적 회로(110) 및 메모리 다이들(115)은 기판(127)에 고정될 수 있으며, 기판(127)은, 예를 들어, 세라믹 기판 또는 유기 기판(예를 들어, 인쇄 회로 기판)일 수 있다. 기판은 절연층들 및 하나 이상의 비아(via)에 의해 분리된 하나 이상의 전도성 트레이스(예를 들어, 금속) 층을 가질 수 있다. 기판(127)의 하부 표면 상의 볼-그리드 어레이(ball-grid array)는 스토리지 장치의 인쇄 회로 기판에 연결하기 위해 사용될 수 있다. 메모리 다이들(115)는, 도 1c에 도시된 바와 같이, 스태거 방식(staggered fashion)으로 적층되어 기판(127)의 작은 면적에 다수의 메모리 다이들이 배치되도록 하면서, 메모리 다이들(115) 각각의 상부 표면의 일부는 노출되어 연결들(예를 들어, 비아 와이어 본드들)이 이루어질 수 있다. 병렬 인터페이스(135)는, 예를 들어, ONFI(Open NAND Flash Interface) 규격 또는 토글(Toggle) 규격을 따르는 인터페이스일 수 있다. 컨버터 집적 회로(110)는 직렬 인터페이스(140)에 의해 컨트롤러에 연결될 수 있고, 데이지-체인 연결들(Daisy-chained connections)을 형성하기 위한 포워딩(forwarding) 직렬 연결(145)을 가질 수 있다(아래에서 더 자세히 설명됨).
일부 실시예에서, 컨트롤러(102)와 각각의 컨버터 집적 회로(110) 사이의 직렬 인터페이스(140)는 SPI(Serial Peripheral Interface) 또는 PCIe 인터페이스(예를 들어, 단순화된 모바일 PCIe 인터페이스)일 수 있다. 일부 실시예에서, 직렬 인터페이스(140)는 UCIE(Universal Chiplet Interconnect Express) 인터페이스 또는 단거리 직렬 인터페이스(예를 들어, USR(Ultra Short Reach) 인터페이스 또는 XSR(Extra Short Reach) 인터페이스)일 수 있다.
동작 중에, 컨트롤러(102)는 컨버터 집적 회로(110)에게 비트들의 패킷들을 전송할 수 있고, 각각의 패킷은 패킷 헤더(header) 및 패킷 페이로드(payload)를 포함한다. 상기 헤더는 시작 구분 문자(start delimiter)를 포함할 수 있다. 여기서, 시작 구분 문자는 페이로드에 나타날 가능성이 낮은 비트 문자열(예를 들어, 32비트 이상의 의사-난수의(pseudo-random) 이진 단어)일 수도 있고 이를 포함할 수도 있다. 페이로드는 하나 이상의 메모리 다이들(115)로 전송될 명령 및 데이터를 포함하는 하나 이상의 다이 페이로드(die payload)를 포함할 수 있다. 각각의 메모리 다이들(115)은 각각의 식별자(예를 들어, 4비트 식별자)를 가질 수 있다. 여기서, 식별자(identifier)는 메모리 다이(115)에 프로그래밍될 수 있고, 각각의 식별자는 메모리 패키지(105) 내의 다른 메모리 다이(115)의 다이 식별자와 상이할 수 있다. 대기 시간을 줄이기 위해 다이 페이로드의 멀티플렉싱(또는 인터리빙(interleaving))이 페이로드에서 사용될 수 있습니다. 예를 들어, 일정 시간 동안 데이터가 컨트롤러(102)로부터 3개의 메모리 다이(115)(예를 들어, 제0 다이, 제1 다이 및 제2 다이)로 전송되는 경우, 페이로드는 3개의 메모리 다이(115)에 대한 인터리빙된 각각의 데이터 워드를 포함할 수 있다. 예를 들어, 페이로드는 시퀀스{[Data-die#0], [Data-die#1], [Data-die#2]}를 반복적으로 포함할 수 있습니다. 여기서, [Data-die#0]은 제0 다이에 대한 데이터 단어이고, [Data-die#1]은 제1 다이에 대한 데이터 워드이고, [Data-die#2]는 제2 다이에 대한 데이터 워드일 수 있다. 각각의 데이터 워드는 단일 비트 또는 비트 세트(예: 4비트, 8비트, 16비트 또는 32비트)일 수 있다. 유사하게, 메모리 다이들(115)로부터 컨트롤러(102)로 전송되는 데이터는 컨버터 집적 회로(110)에 의해 인터리빙될 수 있다. 컨트롤러(102)로 전송되는 임의의 패킷에 대해 필요에 따라 데이터가 사용 가능하도록 하기 위해서, 메모리 다이들(115)로부터 수신된 데이터의 버퍼링은 컨버터 집적 회로(110)에 의해 수행될 수 있다. 다이 페이로드가 인터리빙될 때, 패킷 헤더는 (i) 패킷 페이로드가 인터리빙된 다이 페이로드를 포함한다는 것을 나타내는 표시자(예를 들어, 플래그로 사용되는 비트) 및 (ii) 페이로드가 인터리빙된 다이에 대한 다이 식별자 세트를 포함할 수 있다. 여기서, 다이 식별자 세트는 패킷 페이로드에서 인터리빙 순서를 나타낼 수 있다.
도 2a를 참조하면, 일부 실시예에서, 스위치(205)는 컨트롤러(102)로부터 복수의 메모리 패키지들(105)의 컨버터 집적 회로(110)들로 패킷을 라우팅하기 위해 사용될 수 있으며, 각각의 컨버터 집적 회로(110)는 스위치를 통해 컨트롤러(102)에 연결될 수 있다. 이러한 구성에서, 컨트롤러(102)에 의해 전송된 각각의 패킷은 패킷이 어드레스되는 컨버터 집적 회로(110)의 식별자(또는 컨버터 식별자(converter identifier))를 헤더에 포함할 수 있고, 스위치(205)는 헤더를 파싱하고 그에 따라 패킷을 라우팅할 수 있다. 컨트롤러가 패킷의 출처를 식별할 수 있도록, 컨버터 집적 회로(110)에 의해 전송된 각각의 패킷은, 또한, 전송한 컨버터 집적 회로(110)의 컨버터 식별자를 포함할 수 있다. 이러한 실시예는 상이한 메모리 다이(115)의 데이터의 인터리빙과 함께 사용될 수 있거나 또는 인터리빙 없이 사용될 수 있다. 스위치의 사용은 영구 스토리지 장치(100)에서 더 많은 수의 메모리 패키지(105)를 수용하는 것을 가능하게 할 수 있다. 컨트롤러(102)와 스위치(205) 사이의 연결 대역폭은, 도시된 바와 같이, 스위치(205)를 복수의 직렬 레인들(예를 들어, SPI 레인 또는 PCIe 레인)로 컨트롤러(102)에 연결함으로써, 증가될 수 있다. 일부 실시예에서, 스위치(205)는 단일 직렬 레인으로 컨트롤러(102)에 연결될 수 있다. 일부 실시예에서, 하나 이상의 컨버터 집적 회로(110)는 대응하는 메모리 패키지(105) 외부에 있을 수 있다. 예를 들어, 하나 이상의 컨버터 집적 회로(110)가 스위치(205)의 출력 포트에 있을 수 있다.
일부 실시예에서 데이터는, 위에서 설명한 메모리 다이(115)를 통하여 다중화(multiplexing)와 유사한 방식으로, 컨버터 집적 회로(110)를 통하여 다중화될 수 있다. 예를 들어, 컨트롤러(102)는 {[data-chiplet#0], [data-chiplet#1], [data-chiplet#2]} 형식의 데이터 워드들의 그룹들을 반복적으로 전송할 수 있다. 여기서 [data-chiplet#0]은 제1 컨버터 집적 회로(110)(chiplet#0)에 대한 데이터 워드이고, [data-chiplet#1]은 제2 컨버터 집적 회로(110)(chiplet#1)에 대한 데이터 워드이고, [data-chiplet#1]은 제3 컨버터 집적 회로(110)(chiplet#2)에 대한 데이터 워드일 수 있다. 다중화는 컨버터 집적 회로(110)들 및 메모리 다이들(115)을 통하여 동시에 수행될 수 있다. 예를 들어, 제1 컨버터 집적 회로(110)는 제1 컨버터 집적 회로(110)가 스위치(205)로부터 수신하는 데이터 스트림의 일부분(share)을 역다중화(demultiplexing)할 수 있고, 제1 컨버터 집적 회로(110)와 연결된 복수의 메모리 다이들(115) 각각에 각각의 부분(respective portion)을 전송할 수 있다. 수용될 수 있는 메모리 패키지(105)의 수를 더 확장하기 위해서, 일부 실시예에서, 스위치(205) 및 복수의 메모리 패키지(105)들을 포함하는 미디어 카드(210)는 도 2b에 도시된 바와 같이 영구 스토리지 장치(100)의 스위치(205)에 연결될 수 있다. 미디어 카드는 영구 스토리지 장치(100)의 하우징 내에 있을 수 있거나 분리되어 구현될 수 있다. 예를 들어, 미디어 카드는 별도의 하우징에 구현될 수 있다.
일부 실시예에서, 복수의 메모리 패키지(105)들은, 도 2c에 도시된 바와 같이 하나 이상의 메모리 패키지(105) 각각의 포워딩 직렬 연결(145)을 다른 메모리 패키지(105)의 직렬 인터페이스(140)에 연결함으로써, 데이지 체인(daisy-chain)될 수 있다. 도 2c의 실시예에서, 제1 컨버터 집적 회로(110)가 제1 컨버터 집적 회로(110)의 직렬 인터페이스(140)에서 패킷을 수신할 때, 제1 컨버터 집적 회로(110)는 제1 컨버터 집적 회로의 포워딩 직렬 연결(145)을 통해 패킷을 포워드할 수 있다. 또한, 체인의 다른 컨버터 집적 회로(110)도 동일한 방식으로 동작할 수 있다. 이러한 방식으로 체인의 각각의 컨버터 집적 회로(110)는 각각의 패킷을 수신할 수 있다. 또한, 컨버터 식별자를 추출하기 위해서, 제1 컨버터 집적 회로(110)는 패킷 헤더를 파싱할 수 있다. 패킷 헤더의 컨버터 식별자가 제1 컨버터 집적 회로(110)의 컨버터 식별자와 일치하는 경우, 제1 컨버터 집적 회로(110)는 패킷을 처리할 수 있다. 예를 들어, 제1 컨버터 집적 회로(110)는 패킷 헤더의 메모리 다이 식별자 필드에서 식별된 메모리 다이(115)에게 페이로드를 전송할 수 있다. 패킷 헤더의 컨버터 식별자가 제1 컨버터 집적 회로(110)의 컨버터 식별자와 일치하지 않는 경우, 제1 컨버터 집적 회로(110)는 패킷의 나머지 부분을 무시할 수 있다. 각각의 다른 컨버터 집적 회로(110)는 패킷을 수신할 때 동일한 방식으로 동작한다. 이러한 방식으로, 패킷은 일치하는 컨버터 식별자를 갖는 체인에서 컨버터 집적 회로(110)에 의해 처리될 수 있다.
컨트롤러(102)에 연결된 각각의 컨버터 집적 회로(110)의 컨버터 식별자를 결정하기 위해서, 일부 실시예에서, 컨트롤러(102)는 디스커버리 프로세스(discovery process)를 수행할 수 있다. 이는 도 3의 흐름도에 따라 수행될 수 있다. 단계 305에서, 컨트롤러(102)는 식별자 값을, 예를 들어, 0으로 초기화할 수 있다. 단계 310에서, 컨트롤러(102)는 체인의 제1 컨버터 집적 회로(110)에 질의 명령(interrogatory command)을 전송할 수 있다. 여기서, 질의 명령은 수신자가 있는지 여부를 묻는 명령일 수 있다. 단계 315에서, 컨트롤러(102)가 유효한 응답을 수신하는 경우, 컨트롤러(102)는 컨트롤러(102)가 응답을 수신한 컨버터 집적 회로(110)(chiplet)를 등록할 수 있다. 예를 들어, 컨트롤러(102)는 유효한 컨버터 식별자 값의 테이블(table)에 현재 식별자 값을 포함시킬 수 있다. 여기서, 컨트롤러(102)는 체인 내의 제1 컨버터 집적 회로(110)로부터, 또는 체인 내의 제1 컨버터 집적 회로(110)에 의해 포워딩 후 수신된 체인 내 다른 컨버터 집적 회로(110)로부터 유효한 응답을 수신할 수 있다. 단계 325에서, 컨트롤러(102)는 식별자 값의 최대 가능한 값에 도달했는지 여부를 결정할 수 있다. 단계 330에서, 최대 가능한 값에 도달한 경우, 디스커버리 프로세스는 종료할 수 있다. 최대 가능한 값에 도달하지 않은 경우, 단계 335에서 식별자 값을 증가시키고, 단계 310으로 돌아갈 수 있다. 단계 315에서, 컨트롤러(102)가 유효한 응답을 수신하지 않은 경우, 컨트롤러(102)는 결정 단계(단계 325)로 전환할 수 있다.
도 4는 일부 실시예에서 방법의 흐름도이다. 상기 방법은, 단계 405에서, 스토리지 장치의 제1 컨버터 집적 회로가 스토리지 장치의 컨트롤러 집적 회로로부터 제1 컨버터 집적 회로의 제1 외부 인터페이스를 통해 패킷을 수신하는 단계를 포함할 수 있으며, 상기 패킷은 패킷 헤더 및 패킷 페이로드를 포함할 수 있다. 또한, 상기 방법은, 단계 410에서, 제1 컨버터 집적 회로가 제1 컨버터 집적 회로의 제2 외부 인터페이스를 통해 패킷 페이로드를 전송하는 단계를 포함할 수 있다. 상기 제1 외부 인터페이스는 직렬 인터페이스일 수 있고, 상기 제2 외부 인터페이스는 제1 컨버터 집적 회로를 스토리지 장치의 제1 메모리 다이에 연결하는 메모리 인터페이스일 수 있다.
본 명세서에서 사용된, 어떤 것의 "일부(a portion of)"는 어떤 것의 "적어도 일부(at least some of)"를 의미하며, 따라서 어떤 것의 전부, 또는 어떤 것의 전부보다 적은 것을 의미할 수 있다. 이와 같이 어떤 것의 "일부(a portion of)"는 특별한 경우로서 전체를 포함한다. 즉, 전체는 어떤 것의 일부의 예이다. 본 명세서에서 사용된, 제2 수량이 제1 수량 X의 "Y 내"인 경우, 제2 수량은 적어도 X-Y이고, 제2 수량은 최대 X+Y임을 의미할 수 있다. 본 명세서에 사용된, 제2 수가 제1 수의 "Y% 이내"인 경우, 제2 수는 제1 수의 적어도(1-Y/100)배이고, 제2 수는 제1 수의 최대(1+Y/100)배임을 의미할 수 있다. 본 명세서에서 사용된, "또는"은 "및/또는"으로 해석되어야 하며, 예를 들어 "A 또는 B"는 "A", "B" 또는 "A 및 B" 중 어느 하나를 의미할 수 있다.
본 개시의 배경기술에서 제공되는 배경기술은 단지 문맥을 설정하기 위한 것으로, 이 부분의 내용은 선행기술로 인정되지 않는다. 여기에 포함된 임의의 흐름도의 동작들 중 하나 이상을 수행하기 위해, 본 개시(예를 들어, 본 개시에 포함된 모든 시스템 블록도에서)에서 설명된 임의의 구성요소들 또는 임의의 조합들이 사용될 수 있다. 또한, (i) 동작은 예시적인 동작이며 명시적으로 다루지 않은 다양한 추가 단계를 포함할 수 있고 (ii) 동작의 시간적 순서는 변경될 수 있다.
여기서, "처리 회로"라는 용어는 데이터 또는 디지털 신호를 처리하는 데 사용되는 하드웨어, 펌웨어 및 소프트웨어의 임의의 조합을 의미할 수 있다. 처리 회로 하드웨어는, 예를 들어, 애플리케이션 특정 집적 회로(ASIC), 범용 또는 특수 목적 중앙 처리 장치(CPU), 디지털 신호 처리 장치(DSP), 그래픽 처리 장치(GPU) 및 필드 프로그래머블 게이트 어레이(FPGA)와 같은 프로그래밍 가능 논리 장치를 포함할 수 있다. 본 명세서에 사용된 것처럼, 처리 회로에서, 각 기능은 해당 기능을 수행하도록 구성된 하드웨어, 즉 유선으로 구성된 하드웨어에 의해 수행되거나 CPU와 같은 보다 범용적인 하드웨어에 의해 비일시적인 저장 매체에 저장된 명령을 실행하도록 구성된 하드웨어에 의해 수행될 수 있다. 처리 회로는 단일 인쇄 회로 기판(PCB)에서 제조되거나 여러 상호 연결된 PCB들에 분산될 수 있다. 처리 회로는 다른 처리 회로를 포함할 수 있다. 예를 들어, 처리 회로는 PCB 상에 상호 연결된 두 개의 처리 회로인 FPGA와 CPU를 포함할 수 있습니다.
본 명세서에서 사용되는 바와 같이, 방법(예를 들어, 조정) 또는 제1 수량(예를 들어, 제1 변수)이 제2 수량(예를 들어, 제2 변수)에 기초하는 것으로 언급되는 경우, 제2 수량이 방법에 대한 입력이거나 제1 수량에 영향을 미친다는 것을 의미할 수 있다. 예를 들어, 제2 수량은 제1 수량을 계산하는 입력(예를 들어, 유일한 입력 또는 여러 입력들 중 하나)일 수도 있고, 제1 수량이 제2 수량과 같을 수도 있고, 제1 수량은 제2 수량과 동일(예를 들어, 메모리의 동일한 위치 또는 위치에 저장됨)할 수 있다.
본 명세서에서 "제1", "제2", "제3" 등의 용어가 다양한 요소, 구성요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이들 요소, 구성요소, 영역, 층 및/또는 섹션은 이러한 용어에 의해 제한되어서는 안 된다. 이러한 용어는 하나의 요소, 구성 요소, 영역, 층 및/또는 섹션을 다른 요소, 구성 요소, 영역, 층 및/또는 섹션과 구별하는 데에만 사용된다. 따라서, 본 명세서에서 설명되는 제1 구성요소, 영역, 층 및/또는 섹션은 본 개시의 사상 및 범위를 벗어나지 않으면서 제2 구성요소, 구성요소, 영역, 층 및/또는 섹션으로 지칭될 수 있다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 본 명세서에서 사용된 바와 같이, 용어 "실질적", "약" 및 유사한 용어는 정도의 용어가 아닌 근사의 용어로 사용되며, 당업자의 통상적인 기술자가 인식할 수 있는 측정 또는 계산된 값의 고유한 편차를 설명하기 위한 것이다.
본 명세서에 사용된 바와 같이, 단수 형태는 문맥이 명확하게 달리 나타내지 않는 한 복수 형태도 포함하도록 의도된다. 본 명세서에서 "포함한다" 및/또는 "포함하는"이라는 용어가 명시된 특징, 정수, 단계, 연산, 요소 및/또는 구성요소의 존재를 지정하는 것으로 추가로 이해될 것이다. 단, 하나 이상의 다른 특징, 정수, 단계, 작업, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 사용된 "및/또는"이라는 용어는 하나 이상의 관련 목록 항목의 모든 조합을 포함할 수 있다. 구성 요소들의 리스트 앞에 오는 "적어도 하나의"와 같은 표현은 구성 요소들의 전체 리스트를 수정할 수 있으며, 리스트의 개별 구성 요소는 수정되지 않는다. 또한, 본 개시의 개념의 실시예들을 설명할 때 "할 수 있다"의 사용은 "본 개시의 하나 이상의 실시예들"을 의미한다. 또한, "예시"라는 용어는 예시를 지칭하기 위한 것이다. 본 명세서에서 사용되는 바와 같이, "사용하다", "사용하는" 및 "사용되는"이라는 용어는 각각 "활용하다", "활용하는" 및 "활용되는"이라는 용어와 동의어로 간주될 수 있다.
구성 요소 또는 층이 "위에", "연결된", "결합된" 또는 "인접한" 다른 요소 또는 층에 언급될 때, 그것은 바로 위에, 직접 연결된, 직접 결합된, 또는 바로 인접하거나 하나 이상의 중간 구성 요소 또는 층이 존재할 수 있다. 대조적으로, 구성 요소 또는 층이 다른 요소 또는 층에 "직접 연결되는", "직접 연결되는", "직접 결합되는" 또는 "바로 인접한" 것으로 언급될 때, 중간 구성 요소 또는 층이 존재하지 않는다.
본 명세서에 인용된 임의의 수치 범위는 인용된 범위 내에서 가정된 동일한 수치 정밀도의 모든 하위 범위를 포함하기 위한 것이다. 예를 들어, "1.0 내지 10.0" 또는 "1.0 내지 10.0 사이"의 범위는 언급된 최소값 1.0과 언급된 최대값 10.0 사이(및 포함)의 모든 하위 범위를 포함하도록 의도된다. 즉, 예를 들어 2.4 내지 7.6과 같이 1.0 이상의 최소값 및 10.0 이하의 최대값을 갖는 모든 하위 범위를 포함한다. 유사하게, "10의 35% 이내"로 설명된 범위는 언급된 최소값 6.5(즉, *?*(1 - 35/100) x 10)와 언급된 최대값 13.5(즉, (1 + 35/100) x 10) 사이(및 포함)의 모든 하위 범위를 포함하도록 의도된다. 즉, 예를 들어 7.4 내지 10.6과 같이 6.5 이상의 최소값 및 13.5 이하의 최대값을 갖는 모든 하위 범위를 포함한다. 본 명세서에 명시된 모든 최대 수치 제한은 가정된 모든 하위 수치 제한을 포함하기 위한 것이며, 본 명세서에 명시된 모든 최소 수치 제한은 가정된 모든 상위 수치 제한을 포함하기 위한 것이다.
본 명세서에서는 메모리 인터페이스 칩의 예시적인 실시예를 구체적으로 설명하고 예시했지만, 많은 수정 및 변형이 당업자에게 자명할 것이다. 따라서, 본 개시의 원리에 따라 구성된 메모리 인터페이스 칩은 본 명세서에 구체적으로 설명된 것과 다르게 구현될 수 있음을 이해해야 한다. 또한, 본 개시는 다음 청구범위 및 그 등가물에서 정의된다.

Claims (10)

  1. 컨트롤러 집적 회로;
    제1 메모리 다이 및
    제1 컨버터 집적 회로를 포함하고,
    상기 제1 컨버터 집적 회로는 제1 외부 인터페이스 및 제2 외부 인터페이스를 포함하며,
    상기 제1 외부 인터페이스는 직렬 인터페이스이고,
    상기 제1 외부 인터페이스는 상기 컨트롤러 집적 회로에 연결되고,
    상기 제2 외부 인터페이스는 상기 제1 컨버터 집적 회로를 상기 제1 메모리 다이에 연결하는 메모리 인터페이스인 것을 특징으로 하는, 스토리지 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 다이는 NAND 플래시 메모리 다이인 것을 특징으로 하는 스토리지 장치.
  3. 제2항에 있어서,
    상기 제2 외부 인터페이스는,
    토글(Toggle) 규격 또는 ONFI(Open NAND Flash Interface) 규격을 따르는 것을 특징으로 하는, 스토리지 장치.
  4. 제1항에 있어서,
    패키지를 더 포함하며,
    상기 패키지는,
    상기 제1 메모리 다이;
    상기 제1 컨버터 집적 회로; 및
    기판을 포함하며,
    상기 제1 메모리 다이 및 상기 제1 컨버터 집적 회로는 상기 기판에 고정되는 것을 특징으로 하는, 스토리지 장치.
  5. 제1항에 있어서,
    상기 제1 컨버터 집적 회로 및 상기 제1 메모리 다이에 연결되는 와이어 본드(wire bond)를 더 포함하는 것을 특징으로 하는, 스토리지 장치.
  6. 제1항에 있어서,
    상기 제1 외부 인터페이스는,
    SPI(Serial Peripheral Interface), PCIe(Peripheral Component Interconnect Express) 인터페이스 또는 UCIE(Universal Chiplet Interconnect Express)인 것을 특징으로 하는, 스토리지 장치.
  7. 제1항에 있어서,
    상기 제1 컨버터 집적 회로는,
    상기 제1 외부 인터페이스에서, 패킷 헤더(header) 및 패킷 페이로드(payload)를 포함하는 패킷을 수신하도록 구성되는 것을 특징으로 하는, 스토리지 장치.
  8. 제7항에 있어서,
    상기 패킷 페이로드는 제1 다이 페이로드를 포함하며,
    상기 제1 다이 페이로드는 명령 또는 데이터를 포함하는 것을 특징으로 하는, 스토리지 장치.
  9. 스토리지 장치의 제1 컨버터 집적 회로가, 상기 스토리지 장치의 컨트롤러 집적 회로로부터, 패킷 헤더 및 패킷 페이로드를 포함하는 패킷을 상기 제1 컨버터 집적 회로의 제1 외부 인터페이스를 통해 수신하는 단계; 및
    상기 제1 컨버터 집적 회로가 상기 패킷 페이로드를 상기 제1 컨버터 집적 회로의 제2 외부 인터페이스를 통해 전송하는 단계를 포함하고,
    상기 제1 외부 인터페이스는 직렬 인터페이스이고,
    상기 제2 외부 인터페이스는 상기 제1 컨버터 집적 회로를 상기 스토리지 장치의 제1 메모리 다이에 연결하는 메모리 인터페이스인 것을 특징으로 하는, 방법.
  10. 컨트롤러 집적 회로;
    제1 메모리 다이; 및
    컨버팅 수단(means for converting)을 포함하고,
    상기 컨버팅 수단은 제1 외부 인터페이스 및 제2 외부 인터페이스를 포함하고,
    상기 제1 외부 인터페이스는 직렬 인터페이스이고,
    상기 제1 외부 인터페이스는 컨트롤러 집적 회로에 연결되고,
    상기 제2 외부 인터페이스는 상기 컨버팅 수단을 상기 제1 메모리 다이에 연결하는 메모리 인터페이스인 것을 특징으로 하는, 스토리지 장치.
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