KR20240009400A

KR20240009400A - 전력 제어기 통신 지연시간 완화

Info

Publication number: KR20240009400A
Application number: KR1020237038588A
Authority: KR
Inventors: 비자야쿠마르 아쇼크 디바드; 바라트 쿠마르 랑가라잔; 뎁티 란잔 팔; 키스 앨런 보우먼; 매튜 세버슨; 고든 리
Original assignee: 퀄컴 인코포레이티드
Priority date: 2021-05-17
Filing date: 2022-04-11
Publication date: 2024-01-22
Also published as: BR112023023267A2; US11493980B1; TW202248804A; WO2022245445A1; US20220365580A1; EP4341776A1; CN117296020A

Abstract

휴대용 컴퓨팅 디바이스("PCD")에서 전력을 제어할 때, 과전류 조건이 검출되면 PCD 서브시스템에 대한 전력 공급 장치 입력은 변조 신호로 변조될 수 있다. 변조 신호의 검출은 서브시스템의 프로세싱 코어에게 프로세싱 부하를 줄이도록 표시할 수 있다. 전력 공급 장치 입력의 변조 신호에 대한 보상은 프로세싱 코어가 변조 신호에 의해 본질적으로 영향을 받지 않도록 적용될 수 있다.

Description

전력 제어기 통신 지연시간 완화

[0001] 모바일 또는 휴대용 컴퓨팅 디바이스("PCD")들은 일반적으로 모바일 폰들, 랩탑, 팜탑 및 태블릿 컴퓨터들, "PDA"(portable digital assistant), 휴대용 게임 콘솔 및 다른 휴대용 전자 디바이스들을 포함한다. 또 다른 유형의 PCD는 자동차 애플리케이션에 사용될 수 있다. PCD들은 일반적으로 사용자에게 기능을 전달하기 위해 함께 동작하도록 설계된 다수의 컴포넌트들 또는 서브시스템들을 포함하는 집적 회로들 또는 시스템 온 칩("SoC")들을 포함한다. 예를 들어, SoC는 중앙 프로세싱 유닛("CPU")들, 그래픽 프로세싱 유닛("GPU")들, 디지털 신호 프로세서("DSP")들, 신경 프로세싱 유닛("NPU")들, 무선 트랜시버 유닛(또한 모뎀들로 지칭됨)들 등 같은 임의의 개수의 프로세싱 엔진들을 포함할 수 있다.

[0002] "전력 관리"는 배터리 구동 PCD의 전력을 절약하고 모든 유형들의 PCD들의 열 관리를 위한 기법들을 포함한다. 동작 시, PCD 내의 전자 회로는 히트(heat) 또는 열 에너지를 생성하며, 이는 과도한 레벨들에서, 내부 회로에 해로울 수 있다. 생성되는 열 에너지의 양은 동작 조건들에 따라 달라질 수 있다. 예를 들어, 프로세서들은 높은 작업량 레벨들에서 동작할 때 상당한 열 에너지를 생성할 수 있다. 배터리 시간을 최대화하거나, 열 에너지 생산을 제어하거나, 다른 전력 관리 이점들을 제공하도록 하기 위해 전력 공급 전압을 동적으로 조정하는 다수의 기법들이 알려져 있다.

[0003] 동적 클록 및 전압 스케일링("DCVS")은 프로세서가 동작되는 클록 주파수 및/또는 전압이 동적으로, 즉 동작 조건들의 변화들에 응답하여 실시간으로 조정되어, 전력 소비와 성능 레벨 간의 원하는 밸런스 또는 균형을 전달하는 기법 또는 방법이다. 더 낮은 전력 소비 또는 더 낮은 열에너지 생성이 더 높은 성능보다 높은 우선순위를 가질 때, 전력 제어기는 클록 주파수 및 전압을 감소시킬 수 있고, 더 높은 성능이 더 낮은 전력 소비 또는 더 낮은 열에너지 생성보다 더 높은 우선순위를 가질 때, 전력 제어기는 클록 주파수 및 전압을 증가시킬 수 있다. DCVS를 사용하는 예는 프로세싱 부하와 관련하여 유입되는 전류가 임계치를 초과하는 것으로 검출될 때 클록 주파수와 전압을 줄이는 것이다.

[0004] 전력 제어기는 프로세서 서브시스템이 상주하는 칩(예를 들어, SoC)과 별도의 칩일 수 있다. 프로세서 서브시스템과 전력 제어기 간의 통신은 인터럽트들 또는 다른 서브시스템 간 통신을 통해 발생할 수 있다. 이러한 통신들의 지연시간은 프로세서 서브시스템과 전력 제어기가 효율적으로 조정하는 능력에 영향을 미칠 수 있다.

[0005] 휴대용 컴퓨팅 디바이스들의 전력 제어를 위한 시스템들, 방법들, 컴퓨터 판독가능 매체 및 다른 예들이 개시된다.

[0006] 휴대용 컴퓨팅 디바이스("PCD")의 서브시스템에서 전력 제어를 위한 예시적인 방법은 서브시스템에 대한 전력 입력에서 변조 신호를 검출하는 단계를 포함할 수 있다. 예시적인 방법은 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하를 감소시키는 단계를 더 포함할 수 있다.

[0007] PCD 서브시스템의 전력 제어를 위한 예시적인 시스템은 프로세싱 코어, 보상 회로 및 한계 관리 회로를 포함할 수 있다. 보상 회로는 서브시스템에 대한 전력 입력에서 변조 신호를 검출하도록 구성될 수 있다. 한계 관리 회로는 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하의 감소를 제어하도록 구성될 수 있다.

[0008] PCD의 서브시스템에서 전력 제어를 위한 다른 예시적인 시스템은 서브시스템에 대한 전력 입력에서 변조 신호를 검출하기 위한 수단을 포함할 수 있다. 예시적인 시스템은 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하를 줄이기 위한 수단을 더 포함할 수 있다.

[0009] PCD의 전력 제어를 위한 다른 예시적인 시스템은 전력 관리 집적 회로("PMIC") 및 시스템 온 칩("SoC")을 포함할 수 있다. PMIC는 전력 공급 레일을 제공하고, 전력 공급 레일의 과전류 조건을 검출하고, 과전류 조건이 검출되면 변조 신호로 전력 공급 레일을 변조하도록 구성될 수 있다. SoC는 전력 공급 레일에 연결된 전력 입력을 갖는 서브시스템을 포함할 수 있다. 서브시스템은 프로세싱 코어, 전력 입력 보상 회로 및 한계 관리 회로를 포함할 수 있다. 전력 입력 보상 회로는 전력 입력에서 변조 신호를 검출하도록 구성될 수 있다. 한계 관리 회로는 변조 신호의 검출에 응답하여 프로세싱 부하를 감소시키도록 프로세싱 코어에 경고하도록 구성될 수 있다.

[0010] 도면들에서, 동일한 참조 번호는 달리 표시되지 않는 한 다양한 도면 전체에 걸쳐 동일한 부분을 지칭한다. "102A" 또는 "102B"와 같은 문자 지정들이 있는 참조 번호들의 경우, 문자 지정들은 동일한 도면에 존재하는 2 개의 유사한 부분들 또는 요소들을 구별할 수 있다. 참조 번호들에 대한 문자 지정들은 참조 번호가 모든 도면들에서 동일한 참조 번호를 갖는 모든 부분들을 포괄하도록 하는 경우 생략될 수 있다.
[0011] 도 1은 예시적인 실시예들에 따른 휴대용 컴퓨팅 디바이스("PCD") 서브시스템의 전력 제어를 위한 시스템을 예시하는 블록도이다.
[0012] 도 2는 예시적인 실시예들에 따른 PCD 서브시스템의 전력 제어를 위한 다른 시스템을 예시하는 블록도이다.
[0013] 도 3은 예시적인 실시예들에 따른 도 2의 시스템의 동작의 예의 양태들을 예시하는 타이밍도이다.
[0014] 도 4는 예시적인 실시예들에 따른 적응형 클록 분배 회로의 블록도이다.
[0015] 도 5는 예시적인 실시예에 따른 도 4의 적응형 클록 분배 회로의 일부에 대한 블록도이다.
[0016] 도 6은 예시적인 실시예에 따른 PCD 서브시스템의 전력 제어 방법을 예시하는 흐름도이다.
[0017] 도 7은 예시적인 실시예들에 따른 PCD의 블록도이다.

[0018] "예시적인"이라는 단어는 "예, 사례 또는 예시로서 제공하는 것"을 의미하도록 본원에서 사용된다. "예시적인"이라는 단어는 본원에서 "예시적인"과 동의어로 사용될 수 있다. 본원에서 "예시적인" 것으로 설명된 임의의 양태가 반드시 다른 양태들에 비해 바람직하거나 유리한 것으로 해석되지 않는다.

[0019] 도 1에 예시된 바와 같이, 휴대용 컴퓨팅 디바이스("PCD")(100)는 서브시스템(102) 및 전력 제어기(104)를 포함할 수 있다. 서브시스템(102)은 프로세싱 코어(106), 보상 회로(108) 및 한계 관리 회로(110)를 포함할 수 있다. 단지 하나의 서브시스템(102)만이 명확성을 위해 도시되어 있지만, PCD(100)는 다양한 유형들일 수 있는 임의의 개수의 서브시스템들을 가질 수 있다. 유사하게, 단지 하나의 프로세싱 코어(106)만이 명확성을 위해 도시되어 있지만, 서브시스템(102)은 임의의 개수의 프로세싱 코어들(106)을 가질 수 있다. "서브시스템"이라는 용어는 적어도 하나의 프로세싱 코어를 포함하는 PCD의 일부를 의미한다. "프로세싱 코어"라는 용어는 소프트웨어, 펌웨어 등의 실행을 통해 정보를 프로세싱하도록 구성된 하나 이상의 프로세서들, 프로세싱 유닛들 또는 다른 로직을 포함하는 회로를 의미한다. 통상의 기술자가 이해하는 바와 같이, 프로세싱 코어(106)는 동작을 위한 클록 신호(도시되지 않음)를 자신의 입력들 중 하나로 요구한다. "프로세싱 부하" 및 "성능"과 같은 용어는 프로세서 코어(106)가 정보를 프로세싱하는 레이트를 의미하고, 클록 신호 주파수와 관련된다. 높은 프로세싱 부하를 유지하는 것이 서비스 품질 목적을 위해 바람직할지라도, 지속적인 높은 프로세싱 부하에서, 프로세서 코어(106)는 바람직하지 않게 과도한 열 에너지를 생성할 수 있고, 이는 프로세서 코어(106)에 피해를 줄 수 있거나 다른 바람직하지 않은 효과들을 야기할 수 있다. PCD(100)는 예를 들어 스마트폰, 랩탑, 팜탑 또는 태블릿 컴퓨터, 휴대용 게임 콘솔, 자동차 PCD 등을 포함하는 임의의 유형일 수 있다.

[0020] 전력 제어기(104)는 공급 전압 레일(112)을 통해 서브시스템(102)에 전력(즉, 전력 입력)을 공급할 수 있다. "공급 전압 레일"이라는 용어는 전력 제어기(104)에 의해 결정된 전압에서의 전력을 소비하는 하나 이상의 디바이스에 분배하는 하나 이상의 전기 전도체들(별도로 도시되지 않음)의 네트워크를 의미한다. 아래에 설명된 바와 같이, 일부 예시적인 실시예들에서, 서브시스템(102) 및 전력 제어기(104)는 별도의 집적 회로 칩들(도시되지 않음)에 포함될 수 있고, 공급 전압 레일(112)은 전력을 하나의 칩에서 다른 칩으로 분배할 수 있다. "전력 관리 집적 회로" 또는 "PMIC"라는 용어는 이러한 전력 제어기 칩의 예를 지칭하는 데 사용될 수 있다.

[0021] 전력 제어기(104) 및 서브시스템(102)은 데이터 통신 버스(114)를 통해 서로 통신할 수 있다. 데이터 통신 버스(114)의 예는 모바일 산업 프로세스 인터페이스 연합(Mobile Industry Process Interface Alliance)에 의해 공표된 시스템 전력 관리 인터페이스("SPMI") 버스이다. 통상의 기술자가 이해하는 바와 같이, SPMI 버스는 프로세서들의 동작 주파수들 및 전압들의 실시간 제어와 관련된 메시지들을 통신하는 데 사용되는 양방향 직렬 버스이다.

[0022] 종래의 시스템(도시되지 않음)에서, 전력 제어기는 전압 레일에 대한 과전류 조건을 검출할 수 있다. 즉, 전력 제어기는 전압 레일의 전류를 모니터링하고 서브시스템이 한계 또는 임계치를 초과하는 전류량을 끌어오고 있음을 검출할 수 있다. 전압 레일의 전류가 임계량 또는 시간 간격에 대한 한계 또는 임계치를 초과하는 경우, 이는 과전류 조건으로 지칭될 수 있다. 과전류 조건은 과도한 열 에너지 생성 또는 조절기 한계(regulator limit)를 초과하는 전력 소비를 나타낼 수 있다. 기존 전력 제어기는 SPMI 버스를 통해 과전류 조건을 서브시스템에 경고할 수 있다. 경고에 응답하여, 서브시스템은 하나 이상의 프로세싱 코어가 동작하는 클록 주파수를 줄이는 것과 같은 전력 또는 열 완화 방법을 적용하여 프로세싱 부하를 줄일 수 있다.

[0023] 증가된 열 에너지 생성은 일반적으로 증가된 전류보다 뒤처지기 때문에, 프로세싱 코어 또는 전력 조절기는 열 완화가 적용되어야 하기 전에 일정 기간 동안 과전류 조건과 연관된 높은 프로세싱 부하를 견딜 수 있다(즉, 해로운 효과들을 지속하지 않음). 이런 기간은 "현재 한계 연장(current limit extension)" 또는 "CLX" 창으로 지칭될 수 있다. CLX 창 동안 높은 프로세싱 부하를 유지하는 것은 성능(예를 들어, 서비스 품질) 목적들을 위해 바람직하다. CLX 창이 종료되기 전에 열 완화를 적용하는 것은 CLX 창의 나머지에 의해 제공되는 추가 수량의 성능을 이용하지 못할 수 있다. CLX 창이 종료된 후 열 완화를 적용하는 것은 해로운 효과들을 야기하도록 과도한 열 에너지를 유도할 수 있다. 그럼에도 불구하고, SPMI 버스는 다양한 지연시간들을 도입한다. 전력 제어기가 SPMI 버스를 통해 위에 설명된 경고 메시지를 전송하는 것과 경고 서브시스템이 공고 메시지를 수신하고 그에 따라 동작하는 것 사이의 시간 양과 같은 이러한 지연시간들 중 일부는 예측할 수 없을 수 있다. CLX 창이 종료되는 시점보다 훨씬 일찍 서브시스템이 경고 메시지를 수신하면, 열 완화는 너무 일찍 적용될 수 있다. CLX 창이 종료되는 시점보다 더 늦게 서브시스템이 경고 메시지를 수신하면, 열 완화는 너무 늦게 적용될 수 있다. 본원에 설명된 예시적인 실시예들은 이러한 잠재적인 문제를 다음과 같은 방식으로 해결한다.

[0024] 전력 제어기(104)는 공급 전압 레일(112)에서 과전류 조건을 검출할 때, 전력 제어기(104)가 변조 신호로 공급 전압 레일(112)의 전압을 변조하도록 구성된다. 변조 신호는 공급 전압 레일(112)의 전압 강하 또는 다른 일시적인 변동들과 쉽게 구별할 수 있는 임의의 신호일 수 있다. 예를 들어, 변조 신호는 일반적인 전압 변동보다 실질적으로 더 긴 지속기간을 갖는 저전압 펄스일 수 있다. 보상 회로(108)는 이 변조 신호를 검출하도록 구성될 수 있다. 보상 회로(108)는 또한 프로세싱 코어(106)에 공급되는 전압에 대한 변조 신호의 효과를 보상하도록 구성될 수 있다. 보상의 예는 아래에 설명된다. 한계 관리 회로(110)는 보상 회로(108)에 의한 변조 신호의 검출에 응답하여 프로세싱 코어(106)의 프로세싱 부하의 감소를 제어하도록 구성된다. 프로세싱 부하의 감소를 제어하는 예는 아래에서 설명된다.

[0025] 도 2에 예시된 바와 같이, PCD(200)는 서브시스템(202) 및 PMIC(204)를 포함할 수 있다. PCD(200)는 위에서 설명된 PCD(100)(도 1)의 예일 수 있다. PMIC(204)는 위에서 설명된 전력 제어기(104)(도 1)의 예일 수 있다. 서브시스템(202)은 다른 서브시스템들(도시되지 않음)과 함께 시스템 온 칩("SoC")(205)에 포함될 수 있다. 서브시스템(202)은 예를 들어 CPU 서브시스템일 수 있다. 따라서, 서브시스템(202)은 CPU 코어(206)를 포함할 수 있다. CPU 코어(206)는 적응형 클록 분배("ACD") 회로(208)를 포함할 수 있다. ACD 회로(208)는 위에서 설명된 보상 회로(108)(도 1)의 예일 수 있다.

[0026] 서브시스템(202)은 또한 한계 관리기(210)를 포함할 수 있다. 한계 관리기(210)는 위에서 설명된 한계 관리 회로(110)(도 1)의 예일 수 있다.

[0027] PMIC(204)는 공급 전압 레일(212)을 통해 SoC(205) 및 따라서 그 서브시스템(202)에 전력을 공급할 수 있다. PMIC(204) 및 서브시스템(202)은 SPMI 버스(214)를 통해 서로 통신할 수 있다. 파선으로 신호 경로들, 버스들 등의 부분들의 도 2에서의 묘사는 연관된 전압들, 통신들 또는 다른 신호들이 SoC(205)의 임의의 개수의 요소들 사이에서 이러한 신호들의 분배의 일부로서 묘사된 요소들 사이에서 전달되고, 임의의 개수의 중간 요소들을 통해 전달되고, 다양한 형태들 사이에서 변환될 수 있다는 것 등을 나타내기 위해 의도된다. ACD(208)는 공급 전압 레일(212)에 의해 전달되는 공급 전압("VDD")이 분배되는 SoC(205)의 하나의 그러한 요소의 예이고, 한계 관리기(210)는 통신들이 SPMI 버스(214)를 통해 수행될 수 있는 SoC(205)의 하나의 그러한 요소의 예이다.

[0028] ACD(208)의 하나의 기능은 공급 전압(VDD)에서 발생할 수 있는 바람직하지 않은 효과인 전압 강하를 보상하는 것일 수 있다. SoC(205)에서, 예를 들어 수정 발진기를 포함할 수 있는 클록 생성 회로(도시되지 않음)는 하나 이상의 클록 신호들을 생성할 수 있다. SoC(205)의 다른 요소들 중에서 CPU 코어(206)의 동작은 이들 클록 신호들 중 하나 이상에 기반할 수 있다. ACD(208)는 CPU 코어(206)의 다양한 논리 요소들(별도로 도시되지 않음)에 대한 이러한 클록 신호의 분배를 제어할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, ACD(208)는 공급 전압(VDD)의 변화와 관련하여 CPU 코어(206)의 요소들에 분배되는 클록 신호의 주파수를 조정함으로써 클록 신호 분배를 제어할 수 있다. 예를 들어, 전압 강하로 인해 공칭 레벨 또는 값 아래로 공급 전압(VDD)의 줄어듦 또는 감소에 응답하여, ACD(208)는 CPU 코어(206)의 요소들에 분배되는 클록 신호의 동작 주파수를 비례적으로 감소시킬 수 있다. 공급 전압(VDD)의 변화와 관련하여 CPU 코어(206)의 요소들에 분배되는 클록 신호의 동작 주파수를 감소시키는 것은 CPU 코어(206)의 논리 경로(도시되지 않음)에서 타이밍 마진을 유지하는 데 도움이 될 수 있다. ACD(208)는 공급 전압(VDD)의 변화들을 추적하기 위해 클록 신호 주파수를 조정할 수 있다. 따라서, 전압 강하가 가라앉으면(즉, 공급 전압(VDD)이 다시 공칭 레벨을 향해 증가함), ACD(208)는 클록 신호 주파수를 공칭 클록 주파수를 향해 다시 비례적으로 증가시킬 수 있다.

[0029] ACD(208)의 다른 기능은 PMIC(204)에 의해 제공되는 공급 전압(VDD)에서 변조 신호를 검출하는 것일 수 있다. PMIC(204)가 공급 전압 레일(212)에서 과전류 조건을 검출하면, PMIC(204)는 변조 신호로 공급 전압(VDD)을 변조할 수 있다. 변조 신호는 예를 들어 과도 전압 강하와 구별되는 지속기간을 갖는 로우 펄스(low pulse)일 수 있다. 예시적인 실시예에서, 변조 신호는 2 마이크로초(μs)의 지속기간을 가질 수 있다. 그럼에도 불구하고, 다른 실시예들에서, PMIC(204)는 전압 강하와 구별되는 특성을 갖는 임의의 다른 변조 신호로 공급 전압(VDD)을 변조할 수 있다. ACD(208)가 변조 신호를 검출하면, ACD(208)는 인터럽트("ACD_CLX_INTR") 또는 유사한 경고 신호를 한계 관리기(210)에 전송할 수 있다.

[0030] 공급 전압(VDD)의 위에서 설명된 로우 펄스에 응답하여, ACD(208)가 위에서 설명된 클록 신호의 동작 주파수를 감소시킬 수 있다는 것을 유의하여야 한다. 즉, ACD(208)는 ACD(208)가 공급 전압(VDD)에서 전압 강하를 보상할 수 있는 것과 동일한 방식으로 공급 전압(VDD)에서 로우 펄스를 보상할 수 있다. ACD(208)의 보상 기능의 결과로, 로우 펄스는 CPU 코어(206)가 로우 펄스 지속기간 동안 더 낮은 클록 주파수에서 동작할 수 있는 정도를 제외하고는 CPU 코어(206)의 동작에 영향을 미치지 않는다.

[0031] 도 2에 도시된 예시적인 실시예에서, PMIC(204)가 공급 전압 레일(212)에서 과전류 조건을 검출하면, PMIC(204)는 변조 신호로 공급 전압(VDD)을 변조할 수 있을 뿐만 아니라 SPMI 버스(214)를 통해 CPU 서브시스템(202)에 인터럽트("SPMI_CLX_INTR")를 전송할 수 있다. 한계 관리기(210)는 ACD(208)로부터 ACD_CLX_INTR뿐만 아니라 PMIC(204)로부터 SPMI_CLX_INTR를 수신할 수 있다. 다양한 지연시간으로 인해, SPMI_CLX_INTR이, ACD(208)가 공급 전압(VDD)의 변조 신호를 검출하고 ACD_CLX_INTR을 한계 관리기(210)에 전송한 후 어느 시점까지 한계 관리기(210)에 의해 수신되지 않을 수 있다는 것을 유의하여야 한다. 즉, 동작의 일부 예들에서, SPMI_CLX_INTR이 한계 관리기(210)에 도착하기 전에 ACD_CLX_INTR이 한계 관리기(210)에 도착할 것이라는 것이 고려된다.

[0032] 비록 도 2에 도시된 예시적인 실시예에서, 한계 관리기(210)가 ACD(208)로부터 ACD_CLX_INTR과 PMIC(204)로부터 SPMI_CLX_INTR 둘 모두를 수신하도록 구성될 수 있지만, 다른 실시예들에서 이러한 한계 관리기는 ACD 또는 다른 그러한 보상 회로로부터 인터럽트(또는 유사한 경고)만을 수신하도록 구성될 수 있다. 그러한 다른 실시예들에서, PMIC 또는 다른 그러한 전력 제어기는 과전류 조건이 검출될 때 인터럽트를 전혀 전송하지 않을 수 있고, 오히려 변조 신호로 공급 전압(VDD)만을 변조할 수 있다.

[0033] 한계 관리기(210)는 타이머(216)를 포함할 수 있다. ACD_CLX_INTR 수신에 응답하여, 한계 관리기(210)는 타이머(216)를 사용하여 미리 결정된 시간 간격의 타이밍을 시작할 수 있다. 타이머(216)가, 시간 간격이 경과했음을 나타낼 때, 한계 관리기(210)는 CPU 코어(206)에 경고(218)를 전송할 수 있다. 이 경고(218)는 예를 들어 인터럽트, 버스를 통한 메시지 등과 같은 임의의 형태를 가질 수 있다. 경고(218)는 위에서 설명된 CLX 창이 종료되고 있으며 CPU 코어(206)가 열 완화를 시작할 수 있다는 것을 CPU 코어(206)에 나타낸다. CLX 창이 100μs이고, 변조 신호(로우 펄스)가 2μs의 지속기간을 갖는 예에서, 위에서 언급된 미리 결정된 시간 간격은 98μs(즉, 100μs-2μs)일 수 있다. 이러한 방식으로, CPU 코어(206)는 CLX 창이 종료될 때, 즉, PMIC(204)가 공급 전압 레일(212)에서 과전류 조건을 검출할 때 시작되는 100μs CLX 창의 끝보다 실질적으로 빠르지도 늦지도 않게 열 완화를 시작할 수 있다.

[0034] 대안적인 실시예에서, 한계 관리기(210)는 SPMI_CLX_INTR의 수신을 추가적인 조건으로 사용할 수 있다. 예를 들어, 타이머(216)가, 시간 간격이 경과했음을 나타낼 때, 한계 관리기(210)는, 한계 관리기(210)가 SPMI_CLX_INTR을 수신할 수 있는 시간까지 CPU 코어(206)에 경고(218)를 전송하는 것을 연기할 수 있다. 즉, 그러한 실시예에서, 경고(218)는 SPMI_CLX_INTR의 수신 시 추가적으로 컨디셔닝될 수 있다. 추가 조건은, 예를 들어, 과전류 조건이 빨리 해결되면 과전류 조건을 검출한 후 PMIC(204)가 SPMI_CLX_INTR의 전송을 억제하도록 구성되는 실시예에서 이용될 수 있다.

[0035] 경고(218)에 응답하여, CPU 코어(206)는 예를 들어 열 에너지 생성이 감소되도록 프로세싱 부하를 줄일 수 있다. 예를 들어, CPU 코어(206)는 CPU 코어(206)가 동작하는 클록 신호의 주파수를 감소시키는 CPU 서브시스템(202)의 클록 디바이더 회로(clock divider circuitry)(도시되지 않음)를 활성화할 수 있다.

[0036] 도 3에서, 타이밍도(300)는 동작의 예에서 위에서 설명된 엘리먼트들 간의 타이밍 관계들을 예시한다. 처음에, CPU 코어(206)(도 2)는 클록 신호(도시되지 않음)가 공칭 또는 "고" 주파수를 갖고, 공급 전압 레일(212)(도 2)의 전압(도시되지 않음)이 공칭 레벨 또는 값에서 안정적인 고성능 모드에서 동작할 수 있다. 이어서, PMIC(204)(도 2)는 공급 전압 레일(212)(도 2)에서 과전류 조건을 검출할 수 있다. PMIC(204)는 예를 들어 이동 필터 창(306) 동안 공급 전압 레일(212)의 전류(302) 변화에 기반하여 과전류 조건을 검출할 수 있다.

[0037] PMIC(204)(도 2)가 과전류 조건을 검출하는 경우, PMIC(204)는 시간(308)에서 도 3에 표시된 위에서 설명된 SPMI_CLX_INTR을 생성할 수 있다. 또한 그 시간(308)에 표시된 바와 같이, PMIC(204)는 로우 펄스(310)로 공급 전압 레일(212)(도 2)을 변조할 수 있다. 로우 펄스(310)는 위에서 설명된 예에서 2㎲ 지속기간과 같은 미리 결정된 지속기간 동안 공급 전압(VDD)의 공칭 값에서 더 낮은 전압(V2)으로 감소하는 것을 특징으로 할 수 있다.

[0038] 로우 펄스(310) 이후에, PMIC(204)는 CLX 창의 나머지 동안 공급 전압(VDD)의 공칭 값으로 공급 전압 레일(212)을 계속해서 유지할 수 있고, 이는 도 3에서 시간(312)에서 종료하는 것으로 묘사된다. 따라서, CPU 코어(206)(도 2)는 고성능 모드, 즉 과전류 조건이 검출되기 전과 동일한 프로세싱 부하에서 계속해서 동작할 수 있다.

[0039] 로우 펄스(310)에 응답하여, ACD(208)(도 2)는 위에서 설명된 ACD_CLX_INTR을 생성할 수 있다. ACD(208)가 로우 펄스(310)를 검출하도록, 즉 로우 펄스(310)를 전위 전압 강하와 구별하도록 동작할 수 있는 방식의 예가 아래에 설명된다. 로우 펄스(310)가 2μs의 지속기간을 갖는 예에서, ACD(208)가 로우 펄스(310)를 검출하는 데 대략 2μs가 걸릴 것이라는 것을 유의하여야 한다. ACD_CLX_INTR은 예를 들어, 로우 펄스(310)가 타겟 VDD까지 상승하는 시간 이전에 시작되는 하이 펄스(314)의 형태일 수 있다.

[0040] ACD_CLX_INTR(예를 들어, 하이 펄스(314))에 응답하여, 한계 관리기(210)(도 2)는 CLX 창의 나머지 시간을 측정할 수 있다. 예를 들어, CLX 창의 나머지는 전체 CLX 창이 100μs이고 로우 펄스(310)가 2μs인 예에서 98μs이다. 한계 관리기(210)는 CLX 창의 나머지 시간을 측정하기 위해 타이머(216)(도 2)를 활용하여 CLX 창이 종료되는 시기를 결정할 수 있다.

[0041] CLX 창이 종료되면(예시된 예에서 시간(312)에서), 한계 관리기(210)는 경고(도 3에 도시되지 않음)를 CPU 코어(206)(도 2)에 전송할 수 있다. 경고에 응답하여, CPU 코어(206)는 CPU 코어(206)가 "저" 주파수(공칭 또는 "고" 주파수보다 낮은)로 동작하는 클록 신호(도시되지 않음)의 주파수를 감소시킴으로써 고성능 모드(또는 높은 프로세싱 부하)에서 저성능 모드(또는 낮은 프로세싱 부하)로 전환할 수 있다.

[0042] SPMI 버스 및 다른 지연시간들로 인해, 시간(308)에서 SPMI_CLX_INTR의 어서션(assertion) 이후 시간(316)까지 대응 신호를 수신하는 한계 관리기(210)(도 2)로 이어지지 않는다는 것을 유의하여야 한다. 즉, 변조 신호(즉, 예시된 실시예에서 로우 펄스(310))는 SPMI_CLX_INTR이 한계 관리기(210)에 도착하는 것보다 실질적으로 더 일찍 ACD(208)(도 2)에 도착한다. 결과적으로, ACD(208)는 SPMI_CLX_INTR이 시간(316)에서 한계 관리기(210)에 도착할 때보다 훨씬 일찍 ACD_CLX_INTR을 생성할 수 있다. 변조 신호와 ACD_CLX_INTR 사이의 임의의 지연은 SPMI 버스 통신들에서 일반적인 지연 양에 비해 미미하다. 또한 시간(316)이 단지 예이고, SPMI_CLX_INTR의 어셔션에 대응하는 신호가 창(318) 동안 언제든지, 즉 CLX 창의 끝보다 빠르거나 CLX 창의 끝보다 늦게 한계 관리기(210)에 도착할 수 있다.

[0043] 도 4에서, 위에서 설명된 ACD(208)(도 2)의 예일 수 있는 ACD(400)가 예시된다. ACD(400)는 조정 가능 길이 지연("TLD")(402), 동적 변동 모니터("DVM")(404), 적응형 제어 유닛("ACU")(406) 및 클록 디바이더(408)를 포함할 수 있다. 명확성을 위해 도시되지는 않았지만, TLD(402), DVM(404), ACU(406) 및 클록 디바이더(408)는 공급 전압(VDD)에 기반하여 동작할 수 있다. 위상 고정 루프("PLL")(410)는 입력 클록 신호를 수신하고 루트 클록 신호(412)를 생성할 수 있다. TLD(402) 및 DVM(404)은 루트 클록 신호(412)를 수신할 수 있다. DVM(404)은 공급 전압(VDD)의 전압 강하의 시작을 검출할 수 있다. 전압 강하가 빠르게 발생할 수 있으므로, TLD(402)는 공급 전압 강하 동안 프로세서 경로들에서 클록 데이터 지연 보상을 이용한다. TLD(402)는 DVM(404)으로 강하를 검출하고 클록 주파수를 더 낮은 값으로 적응적으로 변경하는 응답 시간을 제공하기 위해 강하가 발생한 후 다수의 사이클들 동안 프로세서 경로 타이밍 마진(즉, 클록 기간에서 데이터경로 지연을 뺀 값)을 보호한다.

[0044] 도 5에서, 위에서 설명된 DVM(404)(도 4)의 예일 수 있는 DVM(500)가 예시된다. DVM(500)은 경로 기반 타이밍 마진 검출기일 수 있고, 이는 각각 조정 가능 지연 요소("TDE")(502) 및 구동 및 수신 플립플롭("FF")들(506 및 508) 사이의 에러 검사 로직(504)을 포함할 수 있다. DVM(500)은 각각의 사이클마다 타이밍 마진에 대한 공급 전압 변화들의 영향을 지속적으로 측정할 수 있다. DVM(500)은 2-입력 AND 게이트(503)의 하나의 입력인 DVM 인에이블 신호("dvm_en")를 어써팅함으로써 인에이블된다. TDE(502)에 대한 입력 신호("d_in")인 구동 FF(506) 출력은 또한 AND 게이트(503)에 대한 다른 입력으로서 반전된 d_in을 구동하기 위한 인버터(505)에 대한 입력이다. dvm_en이 하이일 때, FF(506), 인버터(505) 및 AND 게이트(503)의 조합은 매 사이클마다 d_in을 토글링(toggle)한다. dvm_en이 로우이면, d_in은 매 클록 사이클마다 로우이다. TDE(502)는 예시된 실시예에서 24 비트 워드(tde_cfg[23:0])로 구성된 제어 또는 구성 신호("tde_cfg")를 수신할 수 있다. TDE(502)는 3 개의 조정 가능한 섹션들 또는 컴포넌트들을 갖는다: (i) tde_cfg[23:16]에 의해 제어되는 d_in 전이들의 상승 및 하강 둘 모두에 영향을 미치는 공통 TDE 컴포넌트(510); (ii) tde_cfg[7:0]에 의해 제어되는 상승 d_in 전이만을 위한 TDE 컴포넌트(512); 및 (iii) tde_cfg[15:8]에 의해 제어되는 하강 d_in 전이만을 위한 TDE 컴포넌트(514).

[0045] 공통 TDE 컴포넌트(510)(즉, 상승 및 하강 d_in 전이들 둘 모두에 공통)는 tde_cfg[23:16]에 의해 제어되는 멀티플렉서("MUX")(516)를 통해 선택 가능한, d_in의 모든 상승 및 하강 전이들에 선택 가능하거나 구성 가능한 지연을 제공한다. 따라서, 공통 TDE 컴포넌트(510)에 의해 d_in에 제공되는 지연은 2^x단위 지연 시간들 중 하나로 선택될 수 있고, 여기서 x는 예시된 실시예에서 8과 동일한 TDE 구성 신호들의 개수(즉, 비트 23 내지 16)와 동일하다. 따라서, TDE 컴포넌트(510)는 2⁸ 또는 256개의 고유 단위 지연 시간들을 허용한다. 예시된 실시예에서, 각각의 단위 지연 시간은 2 개의 인버터 지연들과 동일할 수 있다. 예로서, TDE(510) 구성 신호 tde_cfg[17:16]의 최하위 2 비트들은 다음과 같은 지연을 선택할 수 있다: tde_cfg[17:16]=11가 인버터(518A-518F)에 의해 제공되는 지연량으로 구성된 6 개의 인버터 지연들 또는 3 개의 단위 지연 시간들; tde_cfg[17:16]=10가 인버터들(518A, 518B, 518C 및 518D)에 의해서만 제공되는 지연량으로 구성된 2 개의 단위 지연 시간들; tde_cfg[17:16]=01가 인버터(518A 및 518B)에 의해서만 제공되는 지연량으로 구성된 하나의 단위 지연 시간; 또는 0 단위 지연 시간들, 여기서 모든 6 개의 인버터들(518A-518F)은 tde_cfg[17:16]=00가 바이패스된다.

[0046] TDE 컴포넌트(512)는 d_in의 상승 전이들에 선택 가능하거나 구성 가능한 지연을 제공한다. TDE 컴포넌트(512)는 tde_cfg[7:0]에 의해 제어되는 제어 가능한 지연 라인(520)을 포함한다. 제어 가능한 지연 라인(520)에 제공되는 신호는 (AND 게이트(522)를 통해) d_in과 논리적으로 AND된 지연된 d_in(즉, MUX(516)의 출력)이다. TDE 컴포넌트(514)는 d_in의 하강 전이들에 선택 가능하거나 구성 가능한 지연을 제공한다. TDE 컴포넌트(514)는 tde_cfg[15:8]에 의해 제어되는 제어 가능한 지연 라인(524)을 포함한다. 제어 가능한 지연 라인(524)에 제공되는 신호는 (OR 게이트(526)를 통해) d_in과 논리적으로 OR된 지연된 d_in(즉, MUX(516)의 출력)이다.

[0047] 공통 TDE 컴포넌트(510)의 지연이 다른 2 개의 TDE 컴포넌트들(512 또는 514)의 지연보다 훨씬 길다는 것을 유의하여야 한다. 이러한 2 개의 개별 TDE 컴포넌트들(512, 514)은 d_in 상승 및 하강 전이들에 대해 거의 동일한 데이터경로 지연을 교정하고 DVM 타이밍 마진에 대해 더 미세한 지연 분해능을 제공하는 데 사용된다. 상승 d_in 전이를 갖는 사이클의 경우, d_in 신호는 OR 게이트(526) 및 제어 가능한 지연 라인(524)을 통해 빠르게 전파되어 "하강" 노드(528)를 하이로 전이한다. 상승 d_in 전이는 또한 d_in에 의해 제어되는 바와 같이, MUX(516)의 출력이 AND 게이트(522)의 하나의 입력을 하이 값으로 구동하는 반면 AND 게이트(522)의 다른 입력이 하이인 공통 TDE 컴포넌트(510)를 통해 전파된다. 제어 가능한 지연 라인(520)에 대한 입력인 AND 게이트(522)의 출력은 "상승" 노드(530)를 하이로 구동한다. 반대로, 하강 d_in 전이를 갖는 사이클의 경우, d_in 신호는 AND 게이트(522) 및 제어 가능한 지연 라인(520)을 통해 빠르게 전파되어 "상승" 노드(530)를 로우로 전이시킨다. 하강 d_in 전이는 또한 d_in에 의해 제어되는 바와 같이, MUX(516)의 출력이 OR 게이트(526)의 하나의 입력을 로우 값으로 구동하는 반면 OR 게이트(526)의 다른 입력이 로우인 공통 TDE 컴포넌트(510)를 통해 전파된다. OR 게이트(526)는 TDE 컴포넌트(514)를 구동하여 "하강" 노드(528)를 로우 값으로 낮춘다.

[0048] 에러 검사 로직(504)은 2 개의 배타적 OR("XOR") 게이트들(532 및 534)을 포함한다. XOR 게이트(532)는 "상승" 노드(530)의 값을 d_in의 값과 비교한다. XOR 게이트(534)는 "하강" 노드(528)의 값을 d_in의 값과 비교한다. OR 게이트(536)는 XOR 게이트들(532 및 534)의 출력을 수신하고 수신 FF(508)의 입력을 구동하여 다음 사이클에서 수신 FF(508)의 출력으로서 현재 에러("error_current")를 생성한다. "상승" 노드(530)와 하강 노드(528) 둘 모두가 논리적으로 d_in과 동일할 때, 에러 검사 로직(504)의 출력은 로우이다. 그렇지 않으면, 에러 검사 로직(504)의 출력은 하이이다. 따라서, 상승 d_in 전이를 위한 DVM 데이터경로 지연은 "상승" 노드(530) 및 에러 검사 로직(504)을 통과하는 반면, "하강" 노드(528)를 통한 경로는 타이밍을 충족하도록 보장된다. 하강 d_in 전이에 대한 DVM 데이터경로 지연은 "하강" 노드(528) 및 에러 검사 로직(504)을 통과하는 반면, "상승" 노드(530)를 통한 경로는 타이밍을 만족하도록 보장된다. error_current가 로우이면, DVM 타이밍 마진은 충족된다. error_current가 하이이면, DVM 타이밍 마진은 음수가 되고(즉, DVM 데이터경로 지연이 클록 기간보다 큼), 이는 타이밍 위반이다.

[0049] 늦은 경로 지연이 수신 FF(508)의 출력("error_current")에 대한 준안정성을 유도할 수 있으므로, DVM(500)은 준안정 조건 동안 에러를 샘플링할 확률을 높이기 위해 error_current(현재 사이클에서) 및 이전 사이클(FF(540)을 통해)의 error_current의 논리 OR로서 에러 신호를 (OR 게이트(538)를 통해) 생성하는 모드를 포함할 수 있다. 모드는 MUX(542)를 제어하는 "error_delayed_sel" 선택 신호의 설정에 기반하여 제어되거나 선택될 수 있다. 즉, error_delayed_sel의 값에 따라, MUX(542)는 에러 전류(현재 사이클) 또는 OR 게이트(538)의 출력을 DVM(500)의 출력("error")으로 선택한다.

[0050] 도 4로 돌아가서, 자동 교정 회로(436)는 공급 전압(VDD) 타겟 공칭 값들 및 클록 주파수(FCLK)에 대해 DVM(404)의 지연들((예를 들어, 도 5와 관련하여 위에서 설명된 DVM(500)의 TDE 컴포넌트들(510, 512 및 514)에 의해 제공됨)을 교정할 수 있다. DVM 교정 동안, 자동 교정 회로(436)는 DVM(404) 에러 신호 출력(도 5의 "에러" 신호)를 수신하는 동안 (도 5와 관련하여 위에서 설명된) DVM 인에이블 신호(dvm_en), 구성 신호(tde_cfg[23:0]) 및 error_delayed_sel 신호들을 제어한다. DVM(404)이 교정 동안 공급 전압 저하를 검출할 수 없기 때문에, 자동 교정 회로(436)는 DVM 교정 진행 중 신호(437)를 어서팅하여 프로세서 클록 주파수를 더 낮은 값을 감소시키고 DVM(404) 및 자동 교정 회로(436)는 DVM 교정 동안 루트 클록(412)을 통해 공칭 FCLK 값을 동작시킨다. 자동 교정 회로(436)는 DVM 출력 에러 신호("error")를 모니터링하여 TDE 구성 비트들(tde_cfg[23:0])을 프로그래밍한다. ACD(400)의 정상 동작 동안, 공급 전압이 공칭 조건들(즉, 공칭 값)에서 동작하는 동안, DVM(404) 타이밍 마진은 양수(즉, 에러가 낮음)로 유지된다. 공급 전압이 충분히 감소하면, DVM(404) 타이밍 마진은 위반된다(즉, 클록기간 < 데이터경로 지연). DVM 타이밍 마진 위반의 결과로, DVM(404)의 "에러" 신호 출력은 하이로 전이되어, 에러를 나타낸다. DVM 출력 에러는 2-입력 OR 게이트(438)의 하나의 입력을 하이로 구동하고, 따라서 OR 게이트(438)의 출력을 하이로 구동하고 동기화기(420)의 입력을 하이로 구동한다. (OR 게이트(438)의 다른 입력은 DVM 교정 진행 중 신호(437)이고, 이는 ACD(400)의 정상 동작 동안 항상 로우임). TLD(402) 출력으로부터 2 개의 상승 클록 에지들 후에, 동기화기(420)의 출력은 프로세서 경로 타이밍 마진 위반을 피하기 위해 강하 동안 프로세서에 대한 클록 주파수를 줄이기 위해 하이로 전이한다.

[0051] ACU(406) 및 클록 디바이더(408)는 동기화기(420)의 출력이 논리적으로 하이로 전이될 때 시작되어 공칭 FCLK 값에서 "더 낮은" FCLK 값으로 클록 주파수를 감소시키고, 이는 공급 전압(VDD)의 전압 강하 시작을 DVM(404)이 검출한 결과이다. 더 낮은 FCLK 값은 예를 들어 공칭 FCLK 값의 절반일 수 있다. ACU(406)는 공급 전압 감소 이벤트(예를 들어, 강하)가 발생한 후 더 낮은 FCLK 값에서 동작할 기간을 결정한다. 예를 들어, 공급 전압 강하는 로우 값과 하이 값 사이에서 진동할 수 있다. 공급 전압 저하가 DVM(404)에 의해 검출되면, ACU(406)는 공급 전압이 공칭 값으로 다시 정착될 때까지 더 낮은 FCLK를 유지한다. 이는 DVM 에러 신호가 클록 사이클들의 미리 결정된 개수(예를 들어, 100) 동안 로우로 유지될 때까지 더 낮은 FCLK를 유지함으로써 수행된다. 미리 결정된 개수의 클록 사이클들은 ACU(406)의 레지스터(도시되지 않음)에서 프로그래밍 가능할 수 있다. 이것이 발생하면, ACU(406)는 더 낮은 FCLK에서 공칭 FCLK 값으로의 전이를 개시한다.

[0052] ACD(400)는 0으로 초기화될 수 있는(즉, 전압 강하가 검출되기 전) 반주파수 카운터(414)를 더 포함할 수 있고, 전압 강하가 발생하는 동안 루트 클록 신호(412)의 주파수에서 카운트할 수 있다. OR 게이트(416)의 출력은 반주파수 카운터(414)가 카운트될 수 있게 하는 선택 신호(418)를 제공할 수 있다. 반주파수 카운터(414)는 공칭 FCLK 값 또는 PLL(410) 출력(루트 클록 신호(412))과 동일한 FCLK 값에서 동작하는 TLD(402)의 출력에서 동작한다. 따라서, 반주파수 카운터(414)는 ACD(400)가 공칭 FCLK 값의 절반 주파수에서 동작하는 공칭 FCLK 값에서의 사이클들의 개수를 카운트한다.

[0053] OR 게이트(416)의 2 개의 입력들 중 하나는 동기화기(420)에 의해 제공될 수 있다. 동기화기(420)는 DVM(404) 에러 출력 신호("에러")를 TLD(402) 출력 클록 도메인에 동기화한다. DVM(404)은 루트 클록 신호(412)에서 동작하는 반면, ACU(406) 및 클록 디바이더(408)는 TLD(402) 출력(클록) 신호에서 동작한다. 루트 클록 신호(412)와 TLD 출력 클록 신호의 주파수들이 동일할 수 있지만, 이들 클록 신호들은 본질적으로 동기화되지 않는다. OR 게이트(416)의 다른 입력은 클록 디바이더(408)에 의해 제어되는 FF(422)의 출력에 의해 제공될 수 있다. OR 게이트(416), FF(422) 및 동기화기(420)를 포함하는 회로는 2-입력 MUX(424)를 동작시키는 선택 신호(418)가 MUX(424)의 출력에 글리치(glitch)를 생성하지 않도록 보장한다. MUX(424)의 하나의 입력은 TLD(402)의 출력(즉, 클록 신호)을 수신할 수 있다. MUX(424)의 다른 입력은 TLD(402) 출력 클록 신호의 절반 주파수에서 동작하는 분할 클록 신호를 생성하기 위해 클록 신호를 수신할 수 있다. 분할된 클록 신호는 FF(428), 인버터(432) 및 AND 게이트(426)로부터 생성된다. 클록 디바이더(408)는 하나의 입력을 AND 게이트(426)로 구동하고, 이는 클록 디바이더 인에이블 신호로 지칭될 수 있다. 클록 디바이더 인에이블 신호가 하이일 때, FF(428)는 토글 FF로서 동작하고, 여기서 FF(428)의 출력은 인버터(432)에 의해 반전되어 AND 게이트(426)에 대한 입력을 구동하여 FF(428)에 입력을 제공한다. 토글 FF로 거동하는 FF(428)는 반주파수 신호를 생성한다. 공급 전압 감소 이벤트(즉, 공급 전압 강하 또는 로우 펄스(310)(도 3)) 이전에, 클록 디바이더 인에이블 신호는 로우이고, 이는 FF(428)에 대한 로우 입력 및 FF(428)로부터의 로우 출력을 초래한다. 이 조건에서 인버터(430)는 MUX(424) 입력에 하이 값을 구동한다. DVM(404)이 충분히 낮은 공급 전압을 검출하면, DVM(404) 출력 신호는 하이로 전이되고, 이는 동기화기(420)를 통해 TLD(402) 출력 클록 도메인에 동기화된다. 동기화기(420)의 출력이 하이로 전이되면, TLD(402) 출력 클록 신호와 인버터(430) 출력 신호 둘 모두는 하이이다. 동기화기(420) 출력은 OR 게이트(416) 출력을 하이로 전이하여 MUX(424) 선택 신호(418)를 로우에서 하이로 변경한다. 따라서, MUX(424) 출력을 구동하는 신호는 TLD(402) 출력 클록 신호에서 인버터(430) 출력 신호로 변경된다. MUX(424) 선택 신호(418)는 MUX(424) 입력들이 하이인 동안 전이되므로, 글리치는 MUX(424) 출력에서 발생하지 않는다. 게다가, 동기화기(420) 출력은 클록 디바이더 인에이블 신호를 하이로 전이하고 FF(422) 입력 신호를 하이로 전이한다. 후속 클록 사이클들에서, FF(428) 출력은 각각의 사이클을 토글링하여 인버터(430) 출력에서 절반 주파수 신호를 생성한다. 게다가, FF(422) 출력은 절반 주파수에서 동작하는 동안 MUX(424) 선택 신호(418)를 하이로 유지하기 위해 하이로 유지된다. ACU(406)는 타겟 FCLK로 다시 전이될 때까지 클록 디바이더 활성화 신호에 대한 하이 값과 FF(422) 입력에 대한 하이 값을 유지한다.

[0054] 반주파수 카운터(414)의 출력은 비교기(440)의 한 입력에 제공된다. 비교기(440)의 다른 입력은 로우 펄스(310)(도 3)를 특징으로 하는 클록 사이클들의 임계 개수를 나타내는 값인 타겟 임계치를 수신한다. 비교기의 출력은 위에서 설명된 ACD_CLX_INTR이다. 로우 펄스(310)가 2μs의 지속기간을 갖고, 공칭 FCLK가 1GHz인 예에서, 타겟 임계치는 2μs*FCLK 또는 2000일 수 있다. 이 예에서, 반주파수 카운터(414)의 출력인 카운트가 2000에 도달하면, ACD_CLX_INTR이 어서팅된다.

[0055] 도 6에서, PCD의 서브시스템에서 전력 제어를 위한 방법(600)이 흐름도 형태로 묘사된다. 블록(602)에 표시된 바와 같이, 방법(600)은 서브시스템에 대한 전력 입력에서 변조 신호를 검출하는 단계를 포함할 수 있다. 블록(604)에 의해 표시된 바와 같이, 방법(600)은 또한 전력 입력의 변조 신호를 보상하는 단계를 포함할 수 있다. 블록(606)에 의해 추가로 표시된 바와 같이, 방법(600)은 변조 신호의 검출에 응답하여 프로세싱 코어의 프로세싱 부하를 감소시키는 단계를 더 포함할 수 있다.

[0056] 도 7에서, 서브시스템 전력 제어를 위한 시스템들 및 방법들의 예시적인 실시예들이 제공될 수 있는 PCD의 예가 예시된다. 명확성을 위해, 일부 데이터 버스들, 클록 신호들, 전력 공급 전압들 등은 도시되지 않는다.

[0057] PCD(700)는 SoC(702)를 포함할 수 있다. SoC(702)는 CPU(서브시스템)(704), GPU(706), DSP(707), 아날로그 신호 프로세서(708), 또는 다른 프로세서들을 포함할 수 있다. CPU(704)는 N번째 CPU 코어(704N)를 통해 제1 CPU 코어(704A), 제2 CPU 코어(704B) 등과 같은 하나 이상의 CPU 코어들을 포함할 수 있다. CPU(704)는 ACD 회로(705)를 포함할 수 있다. ACD 회로(705)는 CPU 코어들(704A-704N) 중 하나 이상과 연관될 수 있다. 한계 관리기(709)는 CPU(704)에 결합될 수 있다.

[0058] 디스플레이 제어기(710) 및 터치스크린 제어기(712)는 CPU(704)에 결합될 수 있다. SoC(702) 외부의 터치스크린 디스플레이(714)는 디스플레이 제어기(710) 및 터치스크린 제어기(712)에 결합될 수 있다. PCD(700)는 CPU(704)에 결합된 비디오 디코더(716)를 더 포함할 수 있다. 비디오 증폭기(718)는 비디오 디코더(716) 및 터치스크린 디스플레이(714)에 결합될 수 있다. 비디오 포트(720)는 비디오 증폭기(718)에 결합될 수 있다. 범용 직렬 버스("USB") 제어기(722)는 또한 CPU(704)에 결합될 수 있고, USB 포트(724)는 USB 제어기(722)에 결합될 수 있다. 가입자 식별 모듈(“SIM”) 카드(726)는 또한 CPU(704)에 결합될 수 있다.

[0059] 하나 이상의 메모리들은 CPU(704)에 결합될 수 있다. 하나 이상의 메모리들은 휘발성 메모리와 비휘발성 메모리 둘 모두를 포함할 수 있다. 휘발성 메모리들의 예들은 정적 랜덤 액세스 메모리("SRAM")(728) 및 동적 RAM("DRAM")들(730 및 731)을 포함한다. 그러한 메모리들은 DRAM(730)과 같이 SoC(702) 외부에 있을 수 있거나, DRAM(731)과 같이 SoC(702) 내부에 있을 수 있다. CPU(704)에 결합된 DRAM 제어기(732)는 DRAM들(730 및 731)에 대한 데이터 쓰기 및 DRAM(730 및 731)으로부터의 데이터 읽기를 제어할 수 있다. 다른 실시예들에서, 이러한 DRAM 제어기는 CPU(704)와 같은 프로세서 내에 포함될 수 있다.

[0060] 스테레오 오디오 코덱(734)은 아날로그 신호 프로세서(708)에 결합될 수 있다. 추가로, 오디오 증폭기(736)는 스테레오 오디오 코덱(734)에 결합될 수 있다. 제1 및 제2 스테레오 스피커들(738, 740)은 각각 오디오 증폭기(736)에 결합될 수 있다. 게다가, 마이크로폰 증폭기(742)는 스테레오 오디오 코덱(734)에 결합될 수 있고, 마이크로폰(744)은 마이크로폰 증폭기(742)에 결합될 수 있다. 주파수 변조("FM") 라디오 튜너(746)는 스테레오 오디오 코덱(734)에 결합될 수 있다. FM 안테나(748)는 FM 라디오 튜너(746)에 결합될 수 있다. 추가로, 스테레오 헤드폰(750)은 스테레오 오디오 코덱(734)에 결합될 수 있다. CPU(704)에 결합될 수 있는 다른 디바이스들은 하나 이상의 디지털(예를 들어, CCD 또는 CMOS) 카메라들(752을 포함한다.

[0061] 모뎀 또는 RF 트랜시버(754)는 아날로그 신호 프로세서(708) 및 CPU(704)에 결합될 수 있다. RF 스위치(756)는 RF 트랜시버(754) 및 RF 안테나(758)에 결합될 수 있다. 게다가, 키패드(760), 마이크로폰(762)을 갖는 모노 헤드셋, 및 진동 디바이스(764)는 아날로그 신호 프로세서(708)에 결합될 수 있다.

[0062] SoC(702)는 하나 이상의 내부 또는 온-칩 열 센서들(770A)을 가질 수 있고, 하나 이상의 외부 또는 오프-칩 열 센서들(770B)에 결합될 수 있다. 아날로그-디지털 변환기("ADC") 제어기(772)는 열 센서들(770A 및 770B)에 의해 생성된 전압 강하들을 디지털 신호들로 변환할 수 있다. 전력 공급 장치(774) 및 PMIC(776)는 SoC(702)에 전력을 공급할 수 있다.

[0063] 펌웨어 또는 소프트웨어는 DRAM(730 또는 731), SRAM(728) 등과 같은 위에서 설명된 메모리들 중 어느 하나에 저장될 수 있거나, 소프트웨어 또는 펌웨어가 실행되는 프로세서 하드웨어에 의해 직접 액세스 가능한 로컬 메모리에 저장될 수 있다. 이러한 펌웨어 또는 소프트웨어의 실행은 위에 설명된 방법들 중 임의의 양태들을 제어하거나 위에서 설명된 시스템들 중 임의의 양태들을 구성할 수 있다. 프로세서 하드웨어에 의한 실행을 위해 컴퓨터 판독가능 형태로 저장된 펌웨어 또는 소프트웨어를 갖는 임의의 이러한 메모리 또는 다른 비일시적 저장 매체는 용어가 특허 용어집에서 이해되는 "컴퓨터 판독가능 매체"의 예일 수 있다.

[0064] 대안적인 실시예들은 본 발명이 속하는 통상의 기술자에게 명백해질 것이다. 그러므로, 비록 선택된 양태들이 상세히 예시되고 설명되었지만, 다양한 대체들 및 변경들이 이루어질 수 있다는 것이 이해될 것이다.

[0065] 구현 예들은 번호가 매겨진 다음 조항들에 설명된다:

[0066] 1. 휴대용 컴퓨팅 디바이스의 서브시스템에서 전력 제어를 위한 방법은,

[0067] 서브시스템에 대한 전력 입력에서 변조 신호를 검출하는 단계; 및

[0068] 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하를 감소시키는 단계를 포함한다.

[0069] 2. 조항 1에 있어서, 변조 신호를 검출하는 단계는 전력 관리 집적 회로로부터 수신된 전압 공급 레일에서 변조 신호를 검출하는 단계를 포함한다.

[0070] 3. 조항 1에 있어서,

[0071] 시간 간격이 경과한 때를 결정하는 단계를 더 포함하고, 시간 간격은 전력 입력에서 변조 신호의 검출 시 시작되고;

[0072] 변조 신호의 검출에 응답하여 프로세싱 부하를 감소시키는 단계는 시간 간격의 경과에 응답하여 프로세싱 부하를 감소시키는 단계를 포함한다.

[0073] 4. 조항 3에 있어서, 프로세싱 부하를 감소시키는 단계는 시간 간격의 경과에 응답하여 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키는 단계를 포함한다.

[0074] 5. 조항 1에 있어서, 전력 입력의 변조 신호에 응답하여 보상하는 단계를 더 포함한다.

[0075] 6. 조항 5에 있어서, 전력 입력의 변조 신호에 응답하여 보상하는 단계는 전력 입력의 전압 감소와 관련하여 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키는 단계를 포함한다.

[0076] 7. 조항 6에 있어서, 변조 신호를 검출하는 단계는 저전압 펄스를 검출하는 단계를 포함한다.

[0077] 8. 조항 7에 있어서, 클록 신호의 동작 주파수를 감소시키는 단계는, 저전압 펄스 동안 클록 신호의 동작 주파수를 감소시키고 저전압 펄스에 후속하는 클록 신호의 동작 주파수를 복원하는 단계를 포함한다.

[0078] 9. 조항 8에 있어서, 프로세싱 부하를 감소시키는 단계는 클록 신호의 동작 주파수를 감소시키는 단계를 포함한다.

[0079] 10. 휴대용 컴퓨팅 디바이스의 서브시스템에서 전력 제어를 위한 시스템은,

[0080] 서브시스템의 프로세싱 코어;

[0081] 서브시스템에 대한 전력 입력에서 변조 신호를 검출하도록 구성된 보상 회로; 및

[0082] 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하의 감소를 제어하도록 구성된 한계 관리 회로를 포함한다.

[0083] 11. 조항 10에 있어서, 서브시스템은 시스템 온 칩(SoC)에 포함되고, 전력 입력은 전력 관리 집적 회로에 결합된 SoC 공급 레일이다.

[0084] 12. 조항 11에 있어서, 전력 관리 집적 회로는 SoC 전력 공급 레일 상에 대한 과전류 조건을 검출하고, 과전류 조건이 검출될 때 변조 신호로 SoC 공급 레일을 변조하도록 구성된다.

[0085] 13. 조항 10에 있어서,

[0086] 한계 관리 회로는 전력 입력에서 변조 신호의 검출 시 시작되는 시간 간격의 시간을 측정하고, 시간 간격이 경과할 때 프로세싱 코어에 경고를 제공하도록 구성되고; 그리고

[0087] 프로세싱 코어는 경고에 응답하여 프로세싱 부하를 감소시키도록 구성된다.

[0088] 14. 조항 13에 있어서, 프로세싱 코어는 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시킴으로써 경고에 응답하여 프로세싱 부하를 감소시키도록 구성된다.

[0089] 15. 조항 10에 있어서, 보상 회로는 전력 입력의 변조 신호에 응답하여 보상하도록 추가로 구성된다.

[0090] 16. 조항 15에 있어서, 보상 회로는 전력 입력의 전압 감소와 관련하여 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키도록 구성된 적응형 클록 분배 회로를 포함한다.

[0091] 17. 조항 16에 있어서, 적응형 클록 분배 회로는 저전압 펄스를 검출함으로써 변조 신호를 검출하도록 구성된다.

[0092] 18. 조항 17에 있어서, 적응형 클록 분배 회로는, 저전압 펄스 동안 클록 신호의 동작 주파수를 감소시키고 저전압 펄스에 후속하는 클록 신호의 동작 주파수를 복원하도록 구성된다.

[0093] 19. 조항 18에 있어서,

[0094] 한계 관리 회로는 프로세싱 코어에 경고를 제공함으로써 프로세싱 부하의 감소를 제어하도록 구성되고; 그리고

[0095] 프로세싱 코어는 경고에 응답하여 프로세싱 부하를 감소시키도록 구성된다.

[0096] 20. 휴대용 컴퓨팅 디바이스의 서브시스템에서 전력 제어를 위한 시스템은,

[0097] 서브시스템에 대한 전력 입력에서 변조 신호를 검출하기 위한 수단; 및

[0098] 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하를 감소시키는 수단을 포함한다.

[0099] 21. 조항 20에 있어서, 변조 신호를 검출하기 위한 수단은 전력 관리 집적 회로로부터 수신된 전압 공급 레일에서 변조 신호를 검출하기 위한 수단을 포함한다.

[00100] 22. 조항 20에 있어서,

[00101] 시간 간격이 경과한 때를 결정하기 위한 수단을 더 포함하고, 시간 간격은 전력 입력에서 변조 신호의 검출 시 시작되고;

[00102] 변조 신호의 검출에 응답하여 프로세싱 부하를 감소시키는 수단은 시간 간격의 경과에 응답하여 프로세싱 부하를 감소시키는 수단을 포함한다.

[00103] 23. 조항 22에 있어서, 프로세싱 부하를 감소시키는 수단은 시간 간격의 경과에 응답하여 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키는 수단을 포함한다.

[00104] 24. 조항 20에 있어서, 전력 입력의 변조 신호에 응답하여 보상하는 수단을 더 포함한다.

[00105] 25. 조항 24에 있어서, 전력 입력의 변조 신호에 응답하여 보상하는 수단은 전력 입력의 전압 감소와 관련하여 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키는 수단을 포함한다.

[00106] 26. 조항 25에 있어서, 변조 신호를 검출하는 수단은 저전압 펄스를 검출하는 수단을 포함한다.

[00107] 27. 조항 26에 있어서, 클록 신호의 동작 주파수를 감소시키는 수단은, 저전압 펄스 동안 클록 신호의 동작 주파수를 감소시키고 저전압 펄스에 후속하는 클록 신호의 동작 주파수를 복원하는 수단을 포함한다.

[00108] 28. 조항 27에 있어서, 프로세싱 부하를 감소시키는 수단은 클록 신호의 동작 주파수를 감소시키는 수단을 포함한다.

[00109] 29. 휴대용 컴퓨팅 디바이스의 전력 제어를 위한 시스템은,

[00110] 전력 공급 레일을 제공하고, 전력 공급 레일의 과전류 조건을 검출하고, 과전류 조건이 검출되면 변조 신호로 전력 공급 레일을 변조하도록 구성된 전력 관리 집적 회로; 및

[00111] 서브시스템을 갖는 SoC(system-on-a-chip)를 포함하고, 서브시스템은 전력 공급 레일에 결합된 전력 입력을 가지며, 서브시스템은,

[00112] 프로세싱 코어;

[00113] 전력 입력에서 변조 신호를 검출하도록 구성된 보상 회로; 및

[00114] 변조 신호의 검출에 응답하여 프로세싱 부하를 감소시키도록 프로세싱 코어에 경고하도록 구성된 한계 관리 회로를 포함한다.

[00115] 30. 조항 29에 있어서,

[00116] 한계 관리 회로는 전력 입력에서 변조 신호의 검출 시 시작되는 간격의 시간을 측정하고, 간격이 경과할 때 프로세싱 코어에 경고를 제공하도록 구성되고; 그리고

[00117] 프로세싱 코어는 경고에 응답하여 프로세싱 부하를 감소시키도록 구성된다.

[00118] 31. 조항 29에 있어서, 보상 회로는 저전압 펄스를 검출함으로써 변조 신호를 검출하도록 구성된다.

[00119] 32. 조항 31에 있어서, 프로세싱 코어는 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시킴으로써 프로세싱 부하를 감소시키도록 구성된다.

[00120] 33. 조항 29에 있어서, 보상 회로는 전력 입력의 변조 신호에 응답하여 보상하도록 추가로 구성된다.

[00121] 34. 조항 33에 있어서, 보상 회로는 저전압 펄스 동안 클록 신호의 동작 주파수를 감소시키고 저전압 펄스에 후속하는 클록 신호의 동작 주파수를 복원하여 전력 입력에서 변조 신호에 응답하여 보상하도록 구성된다.

Claims

휴대용 컴퓨팅 디바이스의 서브시스템에서 전력 제어를 위한 방법으로서,
상기 서브시스템에 대한 전력 입력에서 변조 신호를 검출하는 단계; 및
상기 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하를 감소시키는 단계를 포함하는, 전력 제어를 위한 방법.
제1 항에 있어서,
상기 변조 신호를 검출하는 단계는 전력 관리 집적 회로로부터 수신된 전압 공급 레일에서 상기 변조 신호를 검출하는 단계를 포함하는, 전력 제어를 위한 방법.
제1 항에 있어서,
상기 시간 간격이 경과한 때를 결정하는 단계를 더 포함하고, 상기 시간 간격은 상기 전력 입력에서 상기 변조 신호의 검출 시 시작되고;
상기 변조 신호의 검출에 응답하여 상기 프로세싱 부하를 감소시키는 단계는 상기 시간 간격의 경과에 응답하여 상기 프로세싱 부하를 감소시키는 단계를 포함하는, 전력 제어를 위한 방법.
제3 항에 있어서,
상기 프로세싱 부하를 감소시키는 단계는 상기 시간 간격의 경과에 응답하여 상기 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키는 단계를 포함하는, 전력 제어를 위한 방법.
제1 항에 있어서,
상기 전력 입력의 상기 변조 신호에 응답하여 보상하는 단계를 더 포함하는, 전력 제어를 위한 방법.
제5 항에 있어서,
상기 전력 입력의 상기 변조 신호에 응답하여 보상하는 단계는 상기 전력 입력의 전압 감소와 관련하여 상기 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키는 단계를 포함하는, 전력 제어를 위한 방법.
제6 항에 있어서,
상기 변조 신호를 검출하는 단계는 저전압 펄스를 검출하는 단계를 포함하는, 전력 제어를 위한 방법.
제7 항에 있어서,
상기 클록 신호의 동작 주파수를 감소시키는 단계는, 상기 저전압 펄스 동안 상기 클록 신호의 동작 주파수를 감소시키고 상기 저전압 펄스에 후속하는 상기 클록 신호의 동작 주파수를 복원하는 단계를 포함하는, 전력 제어를 위한 방법.
제8 항에 있어서,
상기 프로세싱 부하를 감소시키는 단계는 상기 클록 신호의 동작 주파수를 감소시키는 단계를 포함하는, 전력 제어를 위한 방법.
휴대용 컴퓨팅 디바이스의 서브시스템에서 전력 제어를 위한 시스템으로서,
상기 서브시스템의 프로세싱 코어;
상기 서브시스템에 대한 전력 입력에서 변조 신호를 검출하도록 구성된 보상 회로; 및
상기 변조 신호의 검출에 응답하여 일정 시간 간격 후에 상기 프로세싱 코어의 프로세싱 부하의 감소를 제어하도록 구성된 한계 관리 회로를 포함하는, 전력 제어를 위한 시스템.
제10 항에 있어서,
상기 서브시스템은 시스템 온 칩(SoC)에 포함되고, 상기 전력 입력은 전력 관리 집적 회로에 결합된 SoC 전력 공급 레일인, 전력 제어를 위한 시스템.
제11 항에 있어서,
상기 전력 관리 집적 회로는 상기 SoC 전력 공급 레일에 대한 과전류 조건을 검출하고, 상기 과전류 조건이 검출될 때 변조 신호로 상기 SoC 공급 레일을 변조하도록 구성되는, 전력 제어를 위한 시스템.
제10 항에 있어서,
상기 한계 관리 회로는 상기 전력 입력에서 상기 변조 신호의 검출 시 시작되는 상기 시간 간격의 시간을 측정하고, 상기 시간 간격이 경과할 때 상기 프로세싱 코어에 경고를 제공하도록 구성되고; 그리고
상기 프로세싱 코어는 상기 경고에 응답하여 상기 프로세싱 부하를 감소시키도록 구성되는, 전력 제어를 위한 시스템.
제13 항에 있어서,
상기 프로세싱 코어는 상기 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시킴으로써 상기 경고에 응답하여 상기 프로세싱 부하를 감소시키도록 구성되는, 전력 제어를 위한 시스템.
제10 항에 있어서,
상기 보상 회로는 상기 전력 입력의 상기 변조 신호에 응답하여 보상하도록 추가로 구성되는, 전력 제어를 위한 시스템.
제15 항에 있어서,
상기 보상 회로는 상기 전력 입력의 전압 감소와 관련하여 상기 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키도록 구성된 적응형 클록 분배 회로를 포함하는, 전력 제어를 위한 시스템.
제16 항에 있어서,
상기 적응형 클록 분배 회로는 저전압 펄스를 검출함으로써 상기 변조 신호를 검출하도록 구성되는, 전력 제어를 위한 시스템.
제17 항에 있어서,
상기 적응형 클록 분배 회로는, 상기 저전압 펄스 동안 상기 클록 신호의 동작 주파수를 감소시키고 상기 저전압 펄스에 후속하는 상기 클록 신호의 동작 주파수를 복원하도록 구성되는, 전력 제어를 위한 시스템.
제18 항에 있어서,
상기 한계 관리 회로는 상기 프로세싱 코어에 경고를 제공함으로써 상기 프로세싱 부하의 감소를 제어하도록 구성되고; 그리고
상기 프로세싱 코어는 상기 경고에 응답하여 상기 프로세싱 부하를 감소시키도록 구성되는, 전력 제어를 위한 시스템.
휴대용 컴퓨팅 디바이스의 서브시스템에서 전력 제어를 위한 시스템으로서,
상기 서브시스템에 대한 전력 입력에서 변조 신호를 검출하기 위한 수단; 및
상기 변조 신호의 검출에 응답하여 일정 시간 간격 후에 프로세싱 코어의 프로세싱 부하를 감소시키기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
제20 항에 있어서,
상기 변조 신호를 검출하기 위한 수단은 전력 관리 집적 회로로부터 수신된 전압 공급 레일에서 상기 변조 신호를 검출하기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
제20 항에 있어서,
상기 시간 간격이 경과한 때를 결정하기 위한 수단을 더 포함하고, 상기 시간 간격은 전력 입력에서 변조 신호의 검출 시 시작되고;
상기 변조 신호의 검출에 응답하여 상기 프로세싱 부하를 감소시키기 위한 수단은 상기 시간 간격의 경과에 응답하여 상기 프로세싱 부하를 감소시키기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
제22 항에 있어서,
상기 프로세싱 부하를 감소시키기 위한 수단은 상기 시간 간격의 경과에 응답하여 상기 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
제20 항에 있어서,
상기 전력 입력의 상기 변조 신호에 응답하여 보상하기 위한 수단을 더 포함하는, 전력 제어를 위한 시스템.
제24 항에 있어서,
상기 전력 입력의 상기 변조 신호에 응답하여 보상하기 위한 수단은 상기 전력 입력의 전압 감소와 관련하여 상기 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시키기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
제25 항에 있어서,
상기 변조 신호를 검출하기 위한 수단은 저전압 펄스를 검출하기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
제26 항에 있어서,
상기 클록 신호의 동작 주파수를 감소시키기 위한 수단은, 상기 저전압 펄스 동안 상기 클록 신호의 동작 주파수를 감소시키고 상기 저전압 펄스에 후속하는 상기 클록 신호의 동작 주파수를 복원하기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
제27 항에 있어서,
상기 프로세싱 부하를 감소시키기 위한 수단은 상기 클록 신호의 상기 동작 주파수를 감소시키기 위한 수단을 포함하는, 전력 제어를 위한 시스템.
휴대용 컴퓨팅 디바이스의 전력 제어를 위한 시스템으로서,
전력 공급 레일을 제공하고, 상기 전력 공급 레일의 과전류 조건을 검출하고, 상기 과전류 조건이 검출될 때 변조 신호로 상기 전력 공급 레일을 변조하도록 구성된 전력 관리 집적 회로; 및
서브시스템을 갖는 SoC(system-on-a-chip)를 포함하고, 상기 서브시스템은 상기 전력 공급 레일에 결합된 전력 입력을 가지며, 상기 서브시스템은,
프로세싱 코어;
상기 전력 입력에서 상기 변조 신호를 검출하도록 구성된 보상 회로; 및
상기 변조 신호의 검출에 응답하여 프로세싱 부하를 감소시키도록 상기 프로세싱 코어에 경고하도록 구성된 한계 관리 회로를 포함하는, 전력 제어를 위한 시스템.
제29 항에 있어서,
상기 한계 관리 회로는 상기 전력 입력에서 상기 변조 신호의 검출 시 시작되는 간격의 시간을 측정하고, 상기 간격이 경과할 때 상기 프로세싱 코어에 경고를 제공하도록 구성되고; 그리고
상기 프로세싱 코어는 상기 경고에 응답하여 상기 프로세싱 부하를 감소시키도록 구성되는, 전력 제어를 위한 시스템.
제29 항에 있어서,
상기 보상 회로는 저전압 펄스를 검출함으로써 상기 변조 신호를 검출하도록 구성되는, 전력 제어를 위한 시스템.
제31 항에 있어서,
상기 프로세싱 코어는 상기 프로세싱 코어에 공급되는 클록 신호의 동작 주파수를 감소시킴으로써 상기 프로세싱 부하를 감소시키도록 구성되는, 전력 제어를 위한 시스템.
제29 항에 있어서,
상기 보상 회로는 상기 전력 입력의 상기 변조 신호에 응답하여 보상하도록 추가로 구성되는, 전력 제어를 위한 시스템.
제33 항에 있어서,
상기 보상 회로는 저전압 펄스 동안 클록 신호의 동작 주파수를 감소시키고 상기 저전압 펄스에 후속하는 상기 클록 신호의 동작 주파수를 복원함으로써 상기 전력 입력의 변조 신호에 응답하여 보상하도록 구성되는, 전력 제어를 위한 시스템.