KR20240004091A - 웨이퍼 상태 검출 - Google Patents

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KR20240004091A
KR20240004091A KR1020227046054A KR20227046054A KR20240004091A KR 20240004091 A KR20240004091 A KR 20240004091A KR 1020227046054 A KR1020227046054 A KR 1020227046054A KR 20227046054 A KR20227046054 A KR 20227046054A KR 20240004091 A KR20240004091 A KR 20240004091A
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노아 엘리엇 베이커
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램 리써치 코포레이션
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Abstract

본 명세서의 다양한 실시 예들은 웨이퍼 상태 검출을 위한 장치들 및 방법들에 관한 것이다. 일부 실시 예들에서, 웨이퍼 상태 검출을 위한 장치가 제공되고, 장치는, 무선 주파수 (radio frequency; RF) 차단 필터; DC 차단 필터; 및 RF 차단 필터 및 DC 차단 필터를 통해 정전 척 (electrostatic chuck; ESC) 과 연관된 복수의 전극들에 커플링된 제어기를 포함하고, 제어기는, 입력 신호로 하여금 복수의 전극들, RF 차단 필터, 및 DC 차단 필터와 연관된 회로의 입력 측에 주입되게 (inject) 하고; 회로의 출력 측에서 출력 신호의 특성들을 측정하고; 그리고 출력 신호의 특성들에 기초하여 플래튼 (platen) 의 표면 상에 포지셔닝된 웨이퍼의 웨이퍼 상태 특성들을 계산하도록 구성되고, 입력 측은 제 1 전극에 대응하고 그리고 출력 측은 제 2 전극에 대응한다.

Description

웨이퍼 상태 검출
정전 척들 (electrostatic chucks; ESCs) 은 반도체 제조 동안 제조를 겪는 (undergo) 웨이퍼를 파지하거나 (grip) 클램핑하기 (clamp) 위해 흔히 사용된다. 제조를 겪는 웨이퍼는 제조 프로세스 동안 변형되거나 보잉될 (bow) 수도 있다. 웨이퍼 보우 (bow) 는 바람직하지 않은 제조 결과들을 초래할 (produce) 수도 있다. 따라서 웨이퍼 보우는 완화되어야 한다. 고온들에서 또는 플라즈마를 활용하는 적용 예들에서 웨이퍼 보우를 검출하는 것이 특히 어려울 수도 있다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식이 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 출원된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
웨이퍼 상태 검출을 위한 장치들 및 방법들이 본 명세서에 개시된다.
일부 실시 예들에 따라, 웨이퍼 상태 검출을 위한 장치가 제공되고, 장치는, 무선 주파수 (radio frequency; RF) 차단 필터; DC 차단 필터; 및 RF 차단 필터 및 DC 차단 필터를 통해 정전 척 (electrostatic chuck; ESC) 과 연관된 복수의 전극들에 커플링된 제어기를 포함하고, 제어기는, 입력 신호로 하여금 복수의 전극들, RF 차단 필터, 및 DC 차단 필터와 연관된 회로의 입력 측에 주입되게 (inject) 하고; 회로의 출력 측에서 출력 신호의 특성들을 측정하고; 그리고 출력 신호의 특성들에 기초하여 ESC의 플래튼 (platen) 의 표면 상에 포지셔닝된 웨이퍼의 웨이퍼 상태 특성들을 계산하도록 구성되고, 입력 측은 복수의 전극들 중 제 1 전극에 대응하고 그리고 출력 측은 복수의 전극들 중 제 2 전극에 대응한다.
일부 실시 예들에서, RF 차단 필터, DC 차단 필터, 및 제어기는 단일 하우징에 포함된다. 일부 실시 예들에서, 단일 하우징은 ESC의 전력 공급부와 연관된다.
일부 실시 예들에서, RF 차단 필터는 하나 이상의 인덕터들을 포함한다. 일부 실시 예들에서, 하나 이상의 인덕터들은 페라이트 코어 (ferrite core) 인덕터들이다.
일부 실시 예들에서, DC 차단 필터는 커패시터를 포함한다. 일부 실시 예들에서, 커패시터는 복수의 전극들에 RF 입력들을 각각 커플링하는 복수의 커패시터들과 동일한 크기이다.
일부 실시 예들에서, 입력 신호는 복수의 전극들, RF 차단 필터, 및 DC 차단 필터와 연관된 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖고, 공진 주파수는 회로의 캘리브레이션 프로세스 동안 결정된다. 일부 실시 예들에서, 캘리브레이션 프로세스는 플래튼의 표면 상에 포지셔닝된 웨이퍼가 없거나 플래튼의 표면 상에 포지셔닝된 편평한 웨이퍼가 있는 회로의 공진 주파수를 결정하는 것을 포함한다. 일부 실시 예들에서, 출력 신호의 특성들은 출력 신호의 위상을 포함한다. 일부 실시 예들에서, 웨이퍼 상태 특성들을 계산하는 것은 입력 신호에 대한 출력 신호의 위상의 차에 기초하여 웨이퍼 보우 (bow) 의 양을 추정하는 것을 포함한다. 일부 실시 예들에서, 제어기는 하나 이상의 최적 적합 (best fit) 계수들을 사용하여 입력 신호에 대한 출력 신호의 위상의 차에 기초하여 웨이퍼 보우의 양을 추정하도록 더 구성된다.
일부 실시 예들에서, 제어기는, 복수의 전극들, RF 차단 필터, DC 차단 필터, 및 플래튼의 표면 상에 포지셔닝된 웨이퍼와 연관된 회로의 공진 주파수를 식별하고; 회로의 공진 주파수에 기초하여 플래튼의 표면에 대한 웨이퍼의 커패시턴스를 추정하고; 그리고 플래튼의 표면에 대한 웨이퍼의 추정된 커패시턴스에 기초하여 웨이퍼 보우의 양을 추정하도록 더 구성된다.
일부 실시 예들에서, 제어기는 웨이퍼 상태 특성들을 나타내는 경보를 생성하도록 더 구성된다. 일부 실시 예들에서, 경보는 웨이퍼가 플래튼의 표면으로부터 디클램핑된다는 (declamp) 것을 나타낸다. 일부 실시 예들에서, 경보는 추정된 웨이퍼 보우의 양을 나타낸다.
일부 실시 예들에서, 복수의 전극들은 3 개 이상의 전극들을 포함하고, 그리고 제어기는 제 2 입력 신호로 하여금 회로의 제 2 입력 측에 주입되게 하고; 그리고 회로의 제 2 출력 측에서 제 2 출력 신호의 특성들을 측정하도록 더 구성되고, 제 2 입력 측은 복수의 전극들 중 제 2 전극에 대응하고 그리고 제 2 출력 측은 복수의 전극들 중 제 3 전극에 대응한다.
일부 실시 예들에서, 복수의 전극들은 3 개 이상의 전극들을 포함하고, 그리고 제어기는 회로의 2 개 이상의 출력 측들에서 2 개 이상의 출력 신호들을 측정하도록 더 구성되고, 그리고 2 개 이상의 출력 측들은 복수의 전극들 중 제 1 전극 이외의 복수의 전극들 중 전극들에 대응한다.
일부 실시 예들에 따라, 웨이퍼 상태 검출을 위한 방법이 제공되고, 방법은, 입력 신호로 하여금 ESC의 복수의 전극들과 연관된 회로의 입력 측, ESC와 연관된 RF 차단 필터, 및 ESC와 연관된 DC 차단 필터에 주입되게 하는 단계; 회로의 출력 측에서 출력 신호의 특성들을 측정하는 단계; 및 출력 신호의 특성들에 기초하여 ESC의 플래튼의 표면 상에 포지셔닝된 웨이퍼의 웨이퍼 상태 특성들을 계산하는 단계를 포함하고, 입력 측은 복수의 전극들 중 제 1 전극에 대응하고 그리고 출력 측은 복수의 전극들 중 제 2 전극에 대응한다.
일부 실시 예들에서, 입력 신호는 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖고, 공진 주파수는 회로의 캘리브레이션 프로세스 동안 결정된다. 일부 실시 예들에서, 공진 주파수는 ESC의 동작 온도에 기초하여 식별된다. 일부 실시 예들에서, 방법은 출력 신호의 위상과 입력 신호의 위상 사이의 차를 계산하는 단계를 더 포함하고, 웨이퍼 상태 특성들은 이 차에 기초하여 계산된다. 일부 실시 예들에서, 웨이퍼 상태 특성들을 계산하는 단계는 출력 신호의 위상과 입력 신호의 위상 사이의 차를 웨이퍼 보우의 양에 관련시키는 최적 적합 모델을 사용하여 웨이퍼의 웨이퍼 보우의 양을 계산하는 단계를 포함한다. 일부 실시 예들에서, 최적 적합 모델은 지수 함수이다.
일부 실시 예들에서, 웨이퍼 상태 특성들을 계산하는 단계는, 플래튼의 표면 상에 포지셔닝된 웨이퍼가 있는 복수의 전극들, RF 차단 필터, 및 DC 차단 필터와 연관된 회로의 공진 주파수를 식별하는 단계; 플래튼의 표면에 대한 웨이퍼의 추정된 커패시턴스에 회로의 공진 주파수를 관련시키는 제 1 최적 적합 모델을 사용하여 플래튼의 표면에 대한 웨이퍼의 추정된 커패시턴스를 계산하는 단계; 및 플래튼의 표면에 대한 웨이퍼의 추정된 커패시턴스를 웨이퍼 보우의 양에 관련시키는 제 2 최적 적합 모델을 사용하여 웨이퍼의 웨이퍼 보우의 양을 계산하는 단계를 포함한다. 일부 실시 예들에서, 제 2 최적 적합 모델의 계수들은 웨이퍼 보우의 구형 모델 (spherical model) 에 기초한다. 일부 실시 예들에서, 제 2 최적 적합 모델은 다항 함수이다.
도 1은 일부 실시 예들에 따른 웨이퍼 상태 검출을 위한 시스템의 개략도를 제시한다.
도 2는 일부 실시 예들에 따른 웨이퍼 상태 특성들을 계산하기 위한 프로세스의 일 예를 제공한다.
도 3은 일부 실시 예들에 따른 웨이퍼 상태 특성들을 계산하기 위한 시스템을 캘리브레이팅하기 (calibrate) 위한 프로세스의 일 예를 제공한다.
도 4는 일부 실시 예들에 따른 웨이퍼 상태 특성들을 계산하기 위한 프로세스의 일 예를 제시한다.
도 5는 일부 실시 예들에 따른 웨이퍼 상태 특성들을 계산하기 위한 프로세스의 또 다른 예를 제시한다.
도 6은 일부 실시 예들에 따른 웨이퍼 갭의 함수로서 플래튼 (platen) 표면으로부터 기판으로의 추정된 커패시턴스들의 예시적인 관계를 도시하는 예시적인 그래프를 제시한다.
도 7은 일부 실시 예들에 따른 상이한 양들의 웨이퍼 보우 (bow) 에 대한 입력 신호들에 대한 출력 신호들의 위상 차들을 예시하는 예시적인 그래프를 제시한다.
도 8은 일부 실시 예들에 따른 웨이퍼에 대한 정전 척 (electrostatic chuck; ESC) 의 전극들 사이의 커패시턴스가 주파수들의 범위에 걸쳐 안정하다는 것을 예시하는 예시적인 그래프를 제시한다.
도 9a, 도 9b 및 도 9c는 일부 실시 예들에 따른 웨이퍼 보우의 추정에 관련된 예시적인 개략도들을 도시한다.
도 10은 본 명세서에 기술된 특정한 실시 예들을 구현하도록 채용될 수도 있는 예시적인 컴퓨터 시스템을 제시한다.
용어
다음 용어들은 본 명세서 전반에서 사용된다:
용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용될 수도 있다. 당업자들은 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 반도체 웨이퍼를 지칭할 수 있다는 것을 이해한다. 반도체 디바이스 산업계에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 반도체 웨이퍼들 외에, 개시된 실시 예들의 장점을 취할 수도 있는 다른 워크피스들 (work pieces) 은 다양한 물품들 (articles) 예컨대 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 디스플레이 디바이스들 또는 컴포넌트들 예컨대 픽셀화된 디스플레이 디바이스들을 위한 백플레인들 (backplanes), 평판 디스플레이들 (flat-panel displays), 마이크로-기계 디바이스들 등을 포함한다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다.
본 명세서에서 사용될 때 "반도체 디바이스 제조 동작"은 반도체 디바이스들의 제조 동안 수행된 동작이다. 통상적으로, 전체 제조 프로세스는 복수의 반도체 디바이스 제조 동작들을 포함하고, 각각은 플라즈마 반응기, 전기 도금 셀, 화학적 기계적 평탄화 툴, 습식 에칭 툴, 등과 같은 자체 반도체 제조 툴에서 수행된다. 반도체 디바이스 제조 동작들의 카테고리들은 서브트랙티브 (subtractive) 프로세스들, 예컨대 에칭 프로세스들 및 평탄화 프로세스들, 및 애디티브 (additive) 프로세스들, 예컨대 증착 프로세스들 (예를 들어, 물리적 기상 증착, 화학적 기상 증착, 원자 층 증착, 전기 화학적 증착, 무전해 증착) 을 포함한다. 에칭 프로세스들의 맥락에서, 기판 에칭 프로세스는 마스크 층을 에칭하는 프로세스들, 또는 더 일반적으로 기판 표면 상에 이전에 증착된 그리고/또는 달리 존재하는 재료의 임의의 층을 에칭하는 프로세스들을 포함한다. 이러한 에칭 프로세스는 기판의 층들의 스택을 에칭할 수도 있다.
"제작 장비"는 제작 프로세스가 발생하는 장비를 지칭한다. 제작 장비는 종종 프로세싱 동안 워크피스가 존재하는 프로세스 챔버를 갖는다. 통상적으로, 사용 시, 제작 장비는 하나 이상의 반도체 디바이스 제조 동작들을 수행한다. 반도체 디바이스 제조를 위한 제작 장비의 예들은 전기 도금 셀들, 물리적 기상 증착 반응기들, 화학적 기상 증착 반응기들, 및 원자 층 증착 반응기들과 같은 증착 반응기들, 및 건식 에칭 반응기들 (예를 들어, 화학적 에칭 반응기 및/또는 물리적 에칭 반응기), 습식 에칭 반응기들, 및 애셔들 (ashers) 과 같은 서브트랙티브 프로세스 반응기들을 포함한다.
본 명세서에 사용된 바와 같은 "정전 척" (electrostatic chuck; ESC) 은 프로세싱 동안 웨이퍼를 척에 클램핑하기 (clamp) 위해 정전기력을 사용하는 척을 지칭한다. ESC는 하나 이상의 전극들을 사용할 수도 있다. 전압들은 하나 이상의 전극들 각각에 인가될 수도 있다. 인가된 전압은 전류로 하여금 흐르게 할 수도 있고, 이에 따라 전하로 하여금 척과 웨이퍼 또는 프로세싱될 기판 사이의 유전체 층을 통해 마이그레이팅하게 (migrate) 한다. 따라서 웨이퍼에 대해 전극에 축적된 반대 전하들은 웨이퍼로 하여금 정전기력에 의해 척에 파지되거나 (grip) 클램핑되게 한다. 일부 경우들에서, 전극들은 ESC 내로 통합될 수도 있거나, ESC로부터 분리될 수도 있다. 일부 실시 예들에서, ESC는 정전기력을 생성하는 전극들을 지칭할 수도 있다.
본 명세서에 사용된 바와 같은 "플래튼 (platen)"은 그 위에 제조를 겪는 (undergo) 웨이퍼가 포지셔닝되는 ESC의 상단 표면을 지칭한다. 웨이퍼와 플래튼 표면 (예를 들어, 상부 표면) 사이에 갭이 있을 수도 있고, 이는 일반적으로 본 명세서에서 "d"로 지칭된다.
본 명세서에 사용된 바와 같은 "페데스탈"은 플래튼을 지지하거나 플래튼을 포함하는 구조체 또는 하우징을 지칭할 수도 있다.
본 명세서에 사용된 바와 같은 "웨이퍼 보우 (bow)"는 웨이퍼의 변형을 지칭할 수도 있다. 웨이퍼 보우는 제조 동안, 예를 들어, 웨이퍼 기판의 활성 표면 상의 재료들의 증착 동안 웨이퍼에 대한 응력의 결과로서 발생할 수도 있다. 웨이퍼 보우는 다양한 타입들의 제조 동안, 예컨대 큰 스택들의 재료들이 증착될 때 발생할 수도 있다. 웨이퍼 보우는 후속 프로세싱 단계들에서 문제들 (complications) 을 유발할 수도 있다. 예를 들어, 웨이퍼는 보잉 (bowing) 양이 너무 크면 정확하게 척킹하지 못할 수도 있다. 더욱이, 일부 프로세싱 단계들 (예를 들어, 포토리소그래피) 은 과도하게 보잉된 웨이퍼 상에서 수행된다면 불량한 결과들을 초래할 (produce) 수도 있다.
웨이퍼 보우는 기준 평면에 대한 웨이퍼의 표면의 평균 또는 중위 (median) 거리의 편차로서 측정될 수도 있다. 웨이퍼의 중위면 (median surface) 의 지점은 (예를 들어, 오목하거나 돔형인 (domed) 보잉의 경우) 중심 지점, 또는 (예를 들어, 뒤틀리거나 (warp) 또는 볼록한 보잉의 경우) 웨이퍼의 에지 지점 및/또는 웨이퍼의 평균 에지 지점일 수도 있다.
본 명세서에 사용된 바와 같은 "웨이퍼 디클램핑 (declamp)"은 웨이퍼가 더 이상 정전 척 (ESC) 의 플래튼에 클램핑되지 않는 상태를 지칭한다. 본 명세서에 사용된 바와 같이, 웨이퍼 보우가 검출될 때, 또는 웨이퍼의 제조 또는 프로세싱 동안 웨이퍼 보우의 양의 문턱 값보다 더 많은 양이 검출될 때, 웨이퍼는 ESC로부터 디클램핑된 것으로 간주될 수 있다. 본 명세서에 사용된 바와 같이, 웨이퍼 보우는 보잉 정도를 나타내는 수치 값 (numeric value) 과 연관될 수도 있다는 것을 주의해야 한다. 대조적으로, 웨이퍼 디클램핑은 웨이퍼가 플래튼에 클램핑되는지 여부를 나타내는 이진 분류 (binary classification) 일 수도 있다.
개요
웨이퍼 보우를 검출하고 그리고/또는 정량화하기 위한 장치들, 시스템들, 방법들, 및 매체가 제공된다.
웨이퍼는 플래튼 (예를 들어, ESC의 플래튼) 상에 포지셔닝될 수도 있다. 웨이퍼는 뒤틀림, 변형 또는 보우를 겪을 수도 있다. 일부 실시 예들에서, 웨이퍼가 보잉되는지 여부 및/또는 보잉의 양과 같은 웨이퍼 상태 특성들이 계산될 수도 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들은 웨이퍼 상태 특성들을 계산하도록 구성된 제어기에 의해 계산될 수도 있다. 제어기는 데이터를 수신, 송신, 및/또는 프로세싱하도록 사용되는 로직 또는 회로를 포함할 수도 있다. 일부 실시 예들에서, 제어기는 마이크로제어기, 임베디드 컴퓨터 (embedded computer), 등과 같은 디지털 컴포넌트들을 포함할 수도 있다. 일부 실시 예들에서, 제어기는 아날로그 컴포넌트들을 포함할 수도 있다. 예를 들어, 제어기는 회로의 공진 주파수를 식별하기 위해 비례-적분-미분 (proportional-integral-derivative; PID) 제어기를 포함할 수도 있다. 일부 실시 예들에서, PID 제어기는 하나 이상의 연산 증폭기들 (operational amplifiers) 을 포함할 수도 있다. 일부 실시 예들에서, 제어기는 ESC의 전력 공급부의 하우징 내에 포함될 수도 있다. 웨이퍼 상태 특성들은 웨이퍼 보우의 양 및/또는 웨이퍼가 척으로부터 디클램핑되는지 여부를 나타낼 수도 있다. 예를 들어, 웨이퍼 보우의 양은 기준 평면에 대한 웨이퍼 표면 상의 지점의 평균 또는 중위 거리로서 표현될 수도 있다.
일부 실시 예들에서, 제어기는 플래튼 표면에 대한 웨이퍼, 하나 이상의 RF 차단 필터들, 및/또는 하나 이상의 DC 차단 필터들에 의해 규정된 회로의 특성들에 기초하여 웨이퍼 상태 특성들을 결정하도록 구성될 수도 있다. 이러한 회로는 웨이퍼와 플래튼 표면 사이의 갭에 종속된 공진 주파수를 가질 수도 있다. 예를 들어, 일부 실시 예들에서, 회로의 공진 주파수는 플래튼 표면에 대한 웨이퍼의 커패시턴스에 종속될 수도 있다. 플래튼 표면에 대한 웨이퍼의 커패시턴스는 웨이퍼와 플래튼 표면 사이의 갭, 즉, 웨이퍼 보우에 종속될 수도 있다. 따라서, 회로의 공진 주파수, 또는 회로의 공진 주파수에서 또는 공진 주파수 근방에서 동작하는 회로의 특성들은 웨이퍼 보우를 추정하기 위해 사용될 수도 있다.
일 예로서, 일부 실시 예들에서, 제어기는 회로의 공진 주파수에 기초하여 웨이퍼 상태 특성들을 결정할 수도 있다. 더 특정한 예로서, 제어기는 공진 주파수에 기초하여 플래튼 표면에 대한 웨이퍼의 커패시턴스를 추정할 수도 있다. 이 더 특정한 예를 계속하면, 제어기는 커패시턴스에 기초하여 웨이퍼 보우의 양을 추정할 수도 있다.
또 다른 예로서, 일부 실시 예들에서, 제어기는 회로의 출력 측에서 출력 신호의 특성들에 기초하여 웨이퍼 상태 특성들을 계산하도록 구성될 수도 있다. 출력 신호의 특성들은 회로의 입력 측에서 주입된 (inject) 입력 신호와 출력 신호 사이의 차들 (예를 들어, 위상 차들 및/또는 크기 차들) 일 수도 있다. 일부 실시 예들에서, 입력 신호는 회로의 (예를 들어, 캐리어 주파수가 공진 주파수에 있거나 공진 주파수 근방이도록) 공진 주파수에 대응하는 캐리어 주파수를 가질 수도 있다. 일부 실시 예들에서, 입력 신호가 회로의 공진 주파수에서 또는 공진 주파수 근방의 캐리어 주파수를 가질 때, 웨이퍼 보우의 양은 입력 신호와 출력 신호 사이의 위상 차 및/또는 크기 차에 기초하여 추정될 수도 있다.
일부 실시 예들에서, 회로의 출력 측에서 회로의 특성들 및/또는 출력 신호의 특성들은 웨이퍼 보우를 검출하고 그리고/또는 하나 이상의 최적 적합 (best fit) 모델들을 사용하여 웨이퍼 보우를 정량화하도록 사용될 수 있다. 예를 들어, 일부 실시 예들에서, 회로의 공진 주파수의 값은 플래튼의 상부 표면에 대한 웨이퍼의 커패시턴스를 추정하도록 사용될 수도 있다. 결국 커패시턴스는 예를 들어, 최적 적합 모델을 사용하여 웨이퍼 보우의 양을 추정하도록 사용될 수도 있다. 또 다른 예로서, 일부 실시 예들에서, 웨이퍼 보우의 양은 최적 적합 모델을 사용하여 출력 신호와 대응하는 입력 신호 사이의 크기 차 및/또는 위상 차에 기초하여 추정될 수 있고, 여기서 입력 신호는 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖는다. 즉, 공진 주파수에서 또는 공진 주파수 근방에서 동작할 때, 입력 신호에 대한 출력 신호의 크기 차 및/또는 위상 차는 웨이퍼와 플래튼 표면 사이의 갭 및/또는 웨이퍼 보잉의 양을 나타낼 수도 있다. 일부 실시 예들에서, 위상 차는 최적 적합 모델을 사용하여 웨이퍼 보우를 추정하도록 사용될 수 있다. 일부 실시 예들에서, 최적 적합 모델들의 계수들은 실험 데이터를 사용하여 식별될 수도 있다.
웨이퍼 상태 특성들 식별
일부 실시 예들에서, 웨이퍼 보우를 검출하기 위해 그리고/또는 웨이퍼 보우의 양을 추정하기 위해 장치가 사용된다. 장치는 RF 차단 필터 및/또는 DC 차단 필터를 통해 ESC의 2 개 이상의 전극들에 커플링될 수도 있는, 제어기를 포함할 수도 있다. 제어기는 ESC, RF 차단 필터, 및 DC 차단 필터를 포함하는 회로와 연관된 공진 주파수를 식별하도록 구성될 수도 있다. 제어기는 캐리어 주파수를 갖는 입력 신호로 하여금 회로의 입력 측 내로 주입되게 하도록 구성될 수도 있다. 일부 실시 예들에서, 회로의 입력 측은 2 개 이상의 전극들 중 제 1 전극에 대응할 수도 있다. 제어기는 제 1 전극 이외의 나머지 전극들 중 하나 이상에서 출력 신호를 측정하도록 구성될 수도 있다. 입력 신호가 주입되는 제 1 전극 이외의 2 개 이상의 전극들에서 출력 신호를 측정하도록 제어기가 구성되는 실시 예들에서, 측정된 출력 신호들은 멀티플렉싱될 (multiplex) 수도 있다. 제어기는 출력 신호의 특성들에 기초하여 ESC와 연관된 플래튼 상에 포지셔닝된 웨이퍼의 웨이퍼 상태 특성들을 계산하도록 구성될 수도 있다.
일부 실시 예들에서, 제어기는 입력 신호에 대한 측정된 출력 신호의 크기 차 또는 위상 차에 기초하여 웨이퍼 상태 특성들을 계산하도록 구성될 수도 있다. 예를 들어, 일부 실시 예들에서, 제어기는 플래튼의 표면과 플래튼 상에 포지셔닝된 웨이퍼 사이의 커패시턴스를 추정하도록 구성될 수도 있다. 이 예를 계속하면, 제어기는 추정된 커패시턴스에 기초하여 웨이퍼 보우를 추정하도록 구성될 수도 있다. 추정된 커패시턴스에 기초하여 웨이퍼 보우를 추정하기 위한 기법들이 도 4와 관련하여 이하에 기술되고 도시된다는 것을 주의한다. 또 다른 예로서, 일부 실시 예들에서, 제어기는 출력 신호와 입력 신호 사이의 위상 차에 기초하여 웨이퍼 보우를 추정하도록 구성될 수도 있다. 출력 신호와 입력 신호 사이의 위상 차에 기초하여 웨이퍼 보우를 추정하기 위한 기법들이 도 5와 관련하여 이하에 기술되고 도시된다는 것을 주의한다.
일부 실시 예들에서, 일단 ESC와 연관된 제작 장비가 목표된 동작 온도에 도달하면 웨이퍼 상태 특성들이 결정될 수도 있다.
일부 실시 예들에서, 제어기, RF 차단 필터, 및 DC 차단 필터가 함께 하우징될 수도 있다. 예를 들어, 제어기, RF 차단 필터, 및 DC 차단 필터는 ESC를 위한 전력 공급부의 일부로서 함께 하우징될 수도 있다.
도 1은 일부 실시 예들에 따른 웨이퍼 상태 검출 회로가 ESC와 관련하여 구현될 수 있는 예시적인 시스템의 개략도 (100) 를 도시한다.
ESC는 플래튼 표면 (102) 을 가질 수 있다. ESC는 도 1에 도시된 바와 같이 N 개의 전극들 (예를 들어, 전극들 (104 및 106) 로 도시됨) 을 가질 수도 있다. N은 1, 2, 4, 10, 등일 수도 있다. 전극들 사이의 레지스턴스는 레지스턴스 (108) 로 도시된다. 전극들로부터 플래튼 표면으로의 레지스턴스는 레지스턴스들 (110a 및 110b) 로 도시된다. 전극들로부터 플래튼 표면으로의 커패시턴스들은 커패시터들 (112a 및 112b) 로 도시된다. 일부 실시 예들에서, 커패시터들 (112a 및 112b) 은 약 50 ㎊ 내지 700 ㎊의 범위 내, 약 150 ㎊ 내지 500 ㎊의 범위 내, 약 200 ㎊ 내지 400 ㎊의 범위 내, 등일 수도 있다.
전극으로부터 플래튼의 상부 표면으로의 커패시턴스들 (예를 들어, 커패시터들 (112a 및 112b)) 은 상이한 주파수들에 걸쳐 그리고 특정한 웨이퍼 포지셔닝 상태에 대해 상대적으로 안정할 수도 있다. 도 8은 입력 신호 캐리어 주파수의 함수로서 커패시턴스들의 안정성을 예시하는 그래프를 도시한다. 예시된 바와 같이, 주어진 웨이퍼 포지셔닝 상태에 대해, 커패시턴스는 상대적으로 고 주파수 (예를 들어, 10 내지 15 ㎒) 까지 안정하고, 이 지점에서 커패시턴스는 측정하기 어려울 수도 있다.
전압은 대응하는 RF 입력을 통해 전극 각각에 인가될 수도 있다. 예를 들어, 전압은 RF 입력부 (114) 를 통해 전극 (104) 에 인가될 수도 있다. RF 입력부는 커플링 커패시터를 통해 전극에 커플링될 수도 있다. 예를 들어, RF 입력부 (114) 는 커플링 커패시터 (118) 를 통해 전극 (104) 에 커플링된다. 유사하게, RF 입력부 (114) 는 커플링 커패시터 (120) 를 통해 전극 (106) 에 커플링된다. 일부 실시 예들에서, 커플링 커패시터들 (118 및/또는 120) 의 값들은 시스템의 RF 동작 주파수에 기초하여 선택될 수도 있다.
기판을 갖는 웨이퍼 (122) 는 제조 동안 플래튼 표면 상에 포지셔닝될 수도 있다. 웨이퍼 (122) 와 플래튼 표면 (102) 사이에 갭 (124) 이 있을 수도 있다. 플래튼 표면 (102) 과 웨이퍼 (122) 사이의 레지스턴스는 레지스턴스들 (126a 및 126b) 로 도시된다. 플래튼 표면 (102) 과 웨이퍼 (122) 사이의 레지스턴스(들)는 온도, 기판 상의 인입 막들, 또는 플래튼 상의 미리 증착된 막들과 같은 다양한 파라미터들에 종속될 수도 있다.
플래튼 표면 (102) 과 웨이퍼 (122) 사이의 커패시턴스는 가변 커패시터들 (128a 및 128b) 로서 도시된다. 플래튼 표면 (102) 과 웨이퍼 (122) 사이의 커패시턴스의 값들은 웨이퍼 (122) 의 측방향 포지션 및/또는 웨이퍼 (122) 의 보잉 (bowing) 의 양과 같은 다양한 파라미터들에 종속될 수도 있다. 플래튼 표면 (102) 과 웨이퍼 (122) 사이의 커패시턴스를 추정하기 위한 기법들이 도 4와 관련하여 이하에 기술되고 도시된다는 것을 주의한다. 플래튼 표면 (102) 과 웨이퍼 (122) 사이의 커패시턴스는 때때로 본 명세서에서 C w 로 지칭된다.
검출 회로 (138) 는 RF 차단 필터 (130) 및 DC 차단 필터 (134) 를 통해 ESC에 커플링될 수 있다. 검출 회로 (138) 는 웨이퍼 및/또는 플래튼의 표면 (102) 상에 포지셔닝된 웨이퍼 및 기판 (예를 들어, 웨이퍼 (122)) 에 대한 웨이퍼 상태 특성들을 추정하도록 구성될 수도 있다. 예를 들어, 검출 회로 (138) 는 입력 신호로 하여금 입력 측 (140) 에서 주입되게 하도록 구성될 수도 있다. 예시된 바와 같이, 입력 측 (140) 은 전극 (104) 에 대응할 수도 있다. 입력 신호는 DC 차단 필터 (134), RF 차단 필터 (130), 플래튼, 및 웨이퍼 (122) 와 플래튼 표면 (102) 사이의 커패시턴스에 의해 형성된 회로의 공진 주파수인, 캐리어 주파수를 가질 수도 있다. 이어서 검출 회로 (138) 는 출력 측 (142) 에서 출력 신호를 측정할 수도 있다. 예시된 바와 같이, 출력 측 (142) 은 전극 (106) 에 대응할 수도 있다. 도시되지 않지만, 출력 신호는 출력 부하 (예를 들어, 1 ㏀ 레지스터, 2 ㏀ 레지스터, 등) 에 걸쳐 측정될 수도 있다. 일부 실시 예들에서, 검출 회로 (138) 는 입력 신호의 위상에 대한 출력 신호의 위상의 비교에 기초하여 웨이퍼 상태 특성들을 추정하도록 구성될 수도 있다.
일부 실시 예들에서, 검출 회로 (138) 는 데이터, 웨이퍼 포지션 검출 프로세스를 수행하기 위한 프로그램들, 캘리브레이션 프로세스들을 수행하기 위한 프로그램들, 등을 저장하기 위한 메모리 및/또는 제어기 (예를 들어, 마이크로제어기) 를 포함할 수도 있다. 예를 들어, 제어기는 데이터를 수신하고, 데이터를 송신하고, (예를 들어, 다양한 연산들을 수행하고, 다양한 결정들을 수행하는, 등) 데이터를 프로세싱하고, 입력 신호들로 하여금 회로에 인가되게 하고, 출력 신호들을 측정하는, 등을 하도록 구성된 다양한 로직 및/또는 검출 회로를 포함할 수도 있다.
RF 차단 필터 (130) 는 RF 주파수들의 범위를 차단하도록 구성될 수 있다. RF 주파수들의 범위는 200 ㎑ 내지 100 ㎒의 범위 내일 수도 있다. 일부 실시 예들에서, RF 차단 필터 (130) 는 인덕터들 (132a 및 132b) 과 같은 하나 이상의 인덕터들을 포함할 수 있다. 일부 실시 예들에서, 인덕터들 (132a 및 132b) 은 페라이트-코어 (ferrite-core) 인덕터들일 수도 있다.
일부 실시 예들에서, DC 차단 필터 (134) 는 차단 커패시터들 (136a 및 136b) 과 같은 하나 이상의 차단 커패시터들을 포함할 수도 있다. 커패시터들 (136a 및/또는 136b) 의 값들은 다양한 기준에 따라 선택될 수도 있다. 예를 들어, 커패시터들 (136a 및/또는 136b) 의 값들은 여전히 DC 차단 필터 (134) 로 하여금 RF 차단 필터 (130) 에 커플링되게 하면서 커패시턴스가 최소화되도록 선택될 수도 있다. 일부 실시 예들에서, 커패시터들 (136a 및/또는 136b) 의 값들은 커플링 커패시터들 (118 및 120) 의 값들과 실질적으로 유사할 수도 있다. 예를 들어, 일부 실시 예들에서, 커패시터들 (136a 및/또는 136b) 의 값들은 커플링 커패시터들 (118 및 120) 과 동일한 크기일 수도 있다.
일부 실시 예들에서, RF 차단 필터 (130), DC 차단 필터 (134), 및 검출 회로 (138) 는 함께 하우징될 수도 있다. 예를 들어, RF 차단 필터 (130), DC 차단 필터 (134), 및 검출 회로 (138) 는 ESC를 위한 전력 공급부에 함께 하우징될 수도 있다.
도 2는 일부 실시 예들에 따른 웨이퍼 상태 특성들을 계산하기 위한 프로세스 (200) 의 일 예를 도시한다. 일부 실시 예들에서, 프로세스 (200) 의 블록들은 도 1과 관련하여 상기 기술되고 도시된 검출 회로 (138) 의 제어기와 같은, 제어기에 의해 실행될 수 있다. 일부 실시 예들에서, 프로세스 (200) 의 블록들은 도 2에 도시되지 않은 순서들로 수행될 수도 있다는 것을 주의해야 한다. 일부 실시 예들에서, 프로세스 (200) 의 2 개 이상의 블록들이 실질적으로 병렬로 수행될 수도 있다. 부가적으로, 일부 실시 예들에서, 프로세스 (200) 의 하나 이상의 블록들이 생략될 수도 있다는 것을 주의해야 한다.
(202) 에서, 제어기는 입력 신호로 하여금 회로의 입력 측에서 주입되게 하도록 구성될 수 있다. 일부 실시 예들에서, 회로의 입력 측은 ESC의 2 개 이상의 전극들 중 제 1 전극에 대응할 수 있다.
(204) 에서, 제어기는 회로의 출력 측에서 출력 신호를 측정하도록 구성될 수 있다. 출력 측은 입력 신호가 주입된 제 1 전극 이외의 ESC의 하나 이상의 전극들에 대응할 수 있다. 예를 들어, 일부 실시 예들에서, 출력 측은 제 1 전극과 상이한 제 2 전극일 수 있다. 또 다른 예로서, 일부 실시 예들에서, 출력 측은 제 1 전극과 각각 상이한 2 개 이상의 전극들에 대응할 수 있다. 일부 이러한 실시 예들에서, 출력 신호는 멀티플렉싱된 신호일 수 있다.
일부 실시 예들에서, 입력 신호는 회로의 공진 주파수에 대응하거나 공진 주파수에 실질적으로 근방인 캐리어 주파수를 가질 수도 있다는 것을 주의해야 한다. 일부 실시 예들에서, 공진 주파수는 (예를 들어, 도 3과 관련하여 이하에 기술되고 도시된 바와 같이) 캘리브레이션 절차 동안 웨이퍼를 사용하지 않거나 베어 실리콘 (bare silicon) 웨이퍼를 사용하여 결정될 수도 있다. 일부 실시 예들에서, 제어기는 블록 (206) 에서, 그리고 도 5와 관련하여 이하에 기술된 바와 같이, 입력 신호에 대한 출력 신호의 크기 차 및/또는 위상 차에 기초하여 웨이퍼 상태 특성들을 결정하도록 구성될 수도 있다. 대안적으로, 일부 실시 예들에서, 제어기는 플래튼 상에 배치된 (place) 제조를 겪는 웨이퍼가 있는 회로의 공진 주파수를 식별하도록 블록들 (202 및 204) 을 통해 복수 회 루프할 (loop) 수도 있다. 예를 들어, 일부 실시 예들에서, 제어기는 입력 신호의 위상 및/또는 크기에 대한 출력 신호의 위상 및/또는 크기의 비교에 기초하여 공진 주파수를 식별할 수 있다. 일부 실시 예들에서, 제어기는 공진 주파수가 식별될 때까지 블록 (202 및 204) 을 통해 루프할 수 있다. 일부 이러한 실시 예들에서, 플래튼 상에서 제조를 겪는 웨이퍼가 있는 회로의 공진 주파수는 플래튼 표면에 대한 웨이퍼의 커패시턴스를 추정하도록 사용될 수도 있다. 플래튼 표면에 대한 웨이퍼의 커패시턴스는 블록 (206) 에서, 그리고 도 4와 관련하여 이하에 기술된 바와 같이, 웨이퍼 보우를 추정하도록 사용될 수도 있다.
(206) 에서, 제어기는 측정된 출력 신호에 기초하여 웨이퍼 상태 특성들을 계산하도록 구성될 수 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들은 웨이퍼 보우가 검출된다는 결정을 포함할 수 있다. 일부 실시 예들에서, 웨이퍼 상태 특성들은 부가적으로 또는 대안적으로, 예를 들어, 마이크로미터 단위로 검출된 웨이퍼 보우의 양의 결정을 포함할 수 있다. 일부 실시 예들에서, 웨이퍼 상태 특성들은 웨이퍼의 측방향 포지션을 포함할 수 있다. 예를 들어, 일부 실시 예들에서, 웨이퍼의 측방향 포지션은 플래튼의 중심 지점에 대한 웨이퍼 표면의 지점의 측방향 시프트를 나타낼 수도 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들은 회로의 공진 주파수의 값에 기초하여 결정될 수 있다. 예를 들어, 일부 실시 예들에서, 플래튼의 상부 표면에 대한 웨이퍼의 커패시턴스는 도 4와 관련하여 이하에 기술되고 도시된 바와 같이, 회로의 공진 주파수에 기초하여 추정될 수도 있다. 이 예를 계속하면, 일부 실시 예들에서, 웨이퍼 보우의 양은 추정된 커패시턴스에 기초하여 추정될 수도 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들은 출력 신호와 입력 신호 사이의 차들에 기초하여 결정될 수 있다. 예를 들어, 출력 신호와 입력 신호 사이의 차들은 입력 신호에 대한 출력 신호의 크기 사이의 차 및/또는 입력 신호에 대한 출력 신호의 위상 사이의 차를 포함할 수 있다. 이 예를 계속하면, 일부 실시 예들에서, 제어기는 (예를 들어, 플래튼 표면에 대한 웨이퍼의 중간 커패시턴스를 추정하지 않고) 입력 신호에 대한 출력 신호의 위상 차에 기초하여 웨이퍼 보우의 양을 추정하도록 구성될 수 있다.
웨이퍼 보우의 양을 추정하기 위한 기법들이 도 4 및 도 5와 관련하여 이하에 기술되고 도시된다는 것을 주의한다.
(208) 에서, 제어기는 웨이퍼 상태 특성들의 지표로 하여금 제시되게 하도록 구성될 수 있다.
일부 실시 예들에서, 지표는 ESC의 동작과 연관된 디스플레이 상에 제시된 메시지를 통해 제시될 수 있다. 일부 이러한 실시 예들에서, 제어기는 지표로 하여금 디스플레이 상에 제시되게 하는 인스트럭션들을 이러한 디스플레이로 송신할 수 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들의 지표는 웨이퍼가 클램핑되는지 또는 디클램핑되는지 여부를 나타낼 수 있다. 예를 들어, 일부 실시 예들에서, 제어기는 추정된 웨이퍼 보우의 양이 보우의 양의 문턱 값 (예를 들어, 50 ㎛, 100 ㎛, 등) 을 초과한다는 결정에 응답하여 웨이퍼가 디클램핑된다고 결정하도록 구성될 수 있다. 이 예를 계속하면, 일부 실시 예들에서, 제어기는 웨이퍼의 클램핑 상태를 "클램핑됨 (clamped)", 또는 "디클램핑됨 (declamped)"으로 나타내는 메시지를 제시하도록 구성될 수 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들의 지표는 부가적으로 또는 대안적으로 추정된 웨이퍼 보우의 양 (예를 들어, 50 ㎛, 100 ㎛, 등) 을 나타낼 수 있다.
일부 실시 예들에서, 제어기는 웨이퍼 클램핑 상태의 지표로 하여금 디폴트 설정으로서 제시되게 하도록 구성될 수도 있다. 일부 이러한 실시 예들에서, 이러한 디폴트 설정은 사용자에 의해 추정된 웨이퍼 보우의 양의 지표를 제시하도록 무시될 수도 있다.
일부 실시 예들에서, 블록 (208) 은 생략될 수도 있다는 것을 주의해야 한다.
일부 실시 예들에서, 제어기는 블록 (202) 으로 다시 루프하고 그리고 공진 주파수를 갖는 제 2 입력 신호로 하여금 주입되게 하도록 구성될 수 있다. 일부 실시 예들에서, 제 2 입력 신호는 출력 신호를 측정하기 위해 블록 (204) 에서 이전에 사용된 제 2 전극에 대응하는 입력 측에서 주입될 수도 있다. 대안적으로, ESC가 3 개 이상의 전극들을 포함하는 예들에서, 입력 신호는 입력 신호를 주입하거나 출력 신호를 측정하기 위해 이전에 사용되지 않은 전극에 대응하는 입력 측에서 주입될 수도 있다. 일부 이러한 예들에서, 상이한 전극들로부터의 출력 신호들의 비교들은 웨이퍼의 측방향 포지셔닝을 결정하도록 사용될 수도 있다. 일부 실시 예들에서, 제어기는 모든 이용 가능한 전극들이 입력 신호를 주입하기 위해 사용되도록 모든 이용 가능한 전극들을 통해 루프하도록 구성될 수 있다.
공진 주파수들 식별
일부 실시 예들에서, 공진 주파수는 동작 온도, 플래튼의 재료들, 다수의 전극들, 등과 같은 다양한 인자들에 종속될 수도 있다. 따라서 공진 주파수는 장비의 특정한 피스 (piece) 에 대해 그리고 특정한 동작 온도에 대해 결정될 수도 있다.
일부 실시 예들에서, 공진 주파수는 캘리브레이션 프로세스를 사용하여 식별될 수도 있다. 일부 실시 예들에서, 캘리브레이션 프로세스는 장비의 피스를 사용하여 그리고 공진 주파수가 적용 가능한 동작 온도에서 수행될 수도 있다.
일부 실시 예들에서, 캘리브레이션 프로세스는 ESC의 플래튼 상에 포지셔닝된 베어 웨이퍼 (예를 들어, 베어 실리콘 (Si) 웨이퍼) 및/또는 (예를 들어, 플래튼에 적절히 클램핑되는 것으로 공지된) 편평한 웨이퍼를 사용하여 수행될 수도 있다. 편평한 웨이퍼는 베어일 수도 있거나 아닐 수도 있다는 것을 주의해야 한다. 예를 들어, 일부 실시 예들에서, 편평한 웨이퍼는 일부 프로세싱 (예를 들어, 마스킹, 리소그래피, 증착, 에칭, 등) 을 겪을 수도 있다. 프로세싱은 부분적으로 제조된 집적 회로를 생성할 수도 있다.
일부 실시 예들에서, 캘리브레이션 프로세스는 장비의 피스가 처음 시작될 때 또는 장비의 피스가 재시작될 때 수행될 수도 있다.
도 3은 일부 실시 예들에 따른 ESC와 연관된 회로의 공진 주파수를 식별하기 위한 프로세스 (300) 의 일 예를 도시한다. 일부 실시 예들에서, 프로세스 (300) 의 블록들은 도 1과 관련하여 상기 기술되고 도시된 바와 같이 검출 회로의 제어기와 같은 제어기에 의해 실행될 수 있다. 일부 실시 예들에서, 프로세스 (300) 의 블록들은 도 3에 도시되지 않은 다양한 순서들로 수행될 수 있다는 것을 주의해야 한다. 부가적으로, 일부 실시 예들에서, 프로세스 (300) 의 하나 이상의 블록들이 생략될 수 있다는 것을 주의해야 한다.
(302) 에서, 제어기는 특정한 캐리어 주파수에 대해, 캐리어 주파수 및 입력 진폭을 갖는 입력 신호로 하여금 회로의 입력 측에서 주입되게 하도록 구성될 수 있다. 일부 실시 예들에서, 캐리어 주파수는 회로의 예측되거나 가능성이 있는 (likely) 공진 주파수에 가까운 것으로 식별되는 캐리어 주파수일 수 있다. 예를 들어, 캐리어 주파수는 예측되거나 가능성이 있는 공진 주파수 미만의 미리 결정된 양 (예를 들어, 1 ㎑, 2 ㎑, 등) 인 주파수일 수 있다.
(304) 에서, 제어기는 회로의 출력 측에서 출력 신호를 측정하도록 구성될 수 있다. 일부 실시 예들에서, 출력 신호는 입력 신호를 주입하도록 사용된 전극 이외의 하나 이상의 전극들에서 측정될 수 있다. 일부 실시 예들에서, 출력 신호는 전극들에 커플링된 부하 (예를 들어, 1 ㏀ 레지스터, 2 ㏀ 레지스터, 등) 에 대해 측정될 수 있다.
(306) 에서, 제어기는 수신된 응답에 대해 출력 신호의 크기 및/또는 위상을 측정하도록 구성될 수 있다.
이어서 프로세스 (300) 는 (302) 로 다시 루프할 수 있다. 제어기는 상이한 캐리어 주파수를 갖는 입력 신호로 하여금 회로의 입력 측 내로 주입되게 할 수 있다. 일부 실시 예들에서, 프로세스 (300) 는 일련의 캐리어 주파수들의 캐리어 주파수에 각각 대응하는 일련의 입력 신호들이 주입되도록 블록들 (302 내지 306) 을 통해 루프할 수 있다. 일부 실시 예들에서, 일련의 캐리어 주파수들은 식별될 가능성이 있는 공진 주파수에 걸치도록 (span) 선택된다. 예를 들어, 가능성이 있는 공진 주파수가 약 13 ㎑인 예에서, 프로세스 (300) 는 13 ㎑, 예컨대 약 12 ㎑ 내지 14 ㎑의 범위, 약 12.5 ㎑ 내지 13.5 ㎑의 범위, 등에 걸친 일련의 캐리어 주파수들을 통해 루프할 수 있다. 일부 실시 예들에서, 일련의 캐리어 주파수들의 주파수들은 주파수 스텝에 의해 각각 분리될 수 있다. 이러한 주파수 스텝은 100 ㎐, 500 ㎐, 등일 수도 있다.
(308) 에서, 제어기는 입력 신호의 캐리어 주파수의 함수로서 출력 신호 각각의 계산된 크기들 및/또는 위상들에 기초하여 회로의 공진 주파수를 식별하도록 구성될 수 있다. 예를 들어, 일부 실시 예들에서, 제어기는 출력 신호의 크기가 가장 큰 캐리어 주파수로서 회로의 공진 주파수를 식별하도록 구성될 수 있다. 부가적으로 또는 대안적으로, 일부 실시 예들에서, 제어기는 입력 신호와 대응하는 출력 신호 사이의 위상 차가 가장 작은 캐리어 주파수로서 회로의 공진 주파수를 식별하도록 구성될 수 있다.
웨이퍼 보우 추정
웨이퍼 보우는 플래튼 상의 웨이퍼, 하나 이상의 RF 차단 필터들, 및/또는 하나 이상의 DC 차단 필터들을 포함하는 회로의 특성들에 기초하여 검출 및/또는 추정될 수 있다. 예를 들어, 일부 실시 예들에서, 웨이퍼 보우는 회로의 공진 주파수에 기초하여 검출 및/또는 추정될 수 있다. 더 특정한 예로서, 일부 실시 예들에서, 웨이퍼 보우는 플래튼 표면에 대한 웨이퍼의 추정된 커패시턴스에 기초하여 검출 및/또는 추정될 수 있고, 여기서 커패시턴스는 회로의 공진 주파수에 기초하여 추정된다. 이어서 웨이퍼 보우는 플래튼 표면에 대한 웨이퍼의 추정된 커패시턴스에 기초하여 추정될 수 있다.
또 다른 예로서, 일부 실시 예들에서, 웨이퍼 보우는 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖는 주입된 입력 신호로부터 발생하는 출력 신호의 특성들에 기초하여 검출 및/또는 추정될 수 있다. 더 특정한 예로서, 일부 실시 예들에서, 웨이퍼 보우는 회로의 입력 측에 주입된 입력 신호에 응답하여 회로의 출력 측에서 측정된 출력 신호 사이의 크기 차 및/또는 위상 차에 기초하여 검출 및/또는 정량화될 수 있고, 여기서 입력 신호는 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖는다. 즉, 출력 신호와 입력 신호 사이의 위상 차는 웨이퍼 보우의 양을 나타낼 수도 있다.
도 7은 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖는 입력 신호의 주입에 응답하여 측정될 수 있는 출력 신호들의 일 예를 도시한다. 도 7의 예에서, 곡선 (702) 은 웨이퍼가 없는 회로에서 측정된 출력 신호를 도시하고, 곡선 (704) 은 편평한 웨이퍼가 있는 회로에서 측정된 출력 신호를 도시하고, 그리고 곡선 (706) 은 보잉된 웨이퍼가 있는 회로에서 측정된 출력 신호를 도시한다. 도 7에 예시된 바와 같이, 곡선 (706) 과 곡선 (704) 사이에 위상 차가 있다. 일부 실시 예들에서, 이 위상 차는 웨이퍼 보우를 추정하도록 사용될 수도 있다.
일부 실시 예들에서, 웨이퍼 보우는 하나 이상의 최적 적합 모델들을 사용하여 추정될 수도 있다. 예를 들어, 일부 실시 예들에서, 최적 적합 모델은 웨이퍼와 플래튼 사이의 추정된 커패시턴스를 추정된 웨이퍼 보우의 양에 관련시킬 수도 있다. 또 다른 예로서, 일부 실시 예들에서, 최적 적합 모델은 출력 신호와 입력 신호 사이의 측정된 크기 차 및/또는 위상 차를 추정된 웨이퍼 보우의 양에 관련시킬 수도 있다.
일부 실시 예들에서, 웨이퍼 보우를 추정하기 위해 사용되는 임의의 최적 적합 모델들은 특정한 환경들 또는 장비에 특정적일 (specific) 수도 있다. 예를 들어, 최적 적합 모델은 ESC의 특정한 모델 또는 ESC의 특정한 컴포넌트들에 특정적일 수도 있다. 또 다른 예로서, 최적 적합 모델은 특정한 동작 온도에 특정적일 수도 있다. 더 특정한 예로서, 제 1 최적 적합 모델은 450 ℃에서 적용 가능할 수도 있고, 그리고 제 2 최적 적합 모델은 650 ℃에서 적용 가능할 수도 있다. 일부 실시 예들에서, 하나 이상의 적용 가능한 최적 적합 모델들은 웨이퍼 보우의 추정 전에 식별될 수도 있다. 예를 들어, 특정한 동작 온도에 적용 가능한 하나 이상의 최적 적합 모델들이 식별될 수도 있다.
최적 적합 모델은 선형 함수, 다항 함수 (예를 들어, 2 차, 3 차, 4 차, 5 차, 등), 지수 함수, 등과 같은 임의의 적합한 타입의 함수와 연관될 수도 있다는 것을 주의해야 한다.
일부 실시 예들에서, (예를 들어, 도 9a, 도 9b 및 도 9c와 관련하여 이하에 기술되고 도시된 바와 같이) 웨이퍼 보잉의 구형 모델 (spherical model) 을 사용하여 웨이퍼와 플래튼 표면 사이의 추정된 커패시턴스를 웨이퍼 보우의 양에 관련시키는, 최적 적합 모델에 대한 계수들이 계산될 수도 있다. 일부 실시 예들에서, 보잉의 구형 모델은 최적 적합 모델이 생성될 수 있는 일련의 (커패시턴스, 웨이퍼 보잉) 쌍들을 생성하도록 사용될 수도 있다. 도 6은 최적 적합 모델에 대한 계수들을 계산하도록 사용될 수 있는, 웨이퍼와 플래튼 사이의 추정된 커패시턴스와 웨이퍼 보우의 양 사이의 관계를 예시하는 예시적인 그래프를 도시한다.
일부 실시 예들에서, 입력 신호들에 대한 출력 신호들의 측정된 크기 차 및/또는 위상 차를 추정된 웨이퍼 보우에 관련시키는 최적 적합 모델에 대한 계수들은 실험 데이터를 사용하여 계산될 수도 있다. 이러한 실험 데이터는 상이한 양의 보우 및 연관된 크기 차 및/또는 위상 차를 각각 갖는 실험 웨이퍼들의 그룹을 포함할 수도 있다. 이어서 최적 적합 모델에 대한 계수들은 실험 데이터에 기초하여 계산될 수도 있다.
일부 실시 예들에서, 제어기 (예를 들어, 도 1에 도시된 바와 같은 검출 회로 (138) 의 제어기) 는 웨이퍼 보우를 검출하고 그리고/또는 추정하도록 구성될 수 있다. 일부 실시 예들에서, 제어기는 특정한 온도에서 웨이퍼 보우를 검출하고 그리고/또는 추정하도록 구성될 수 있다. 예를 들어, 제어기는 프로세스 온도에 도달했다는 결정에 응답하여 웨이퍼 보우를 검출하고 그리고/또는 추정하도록 구성될 수 있다. 일부 실시 예들에서, 제어기는 예를 들어, 제어기와 연관된 메모리로부터 프로세스 온도에 대응하는 공진 주파수를 검색함으로써 (retrieve), 프로세스 온도에 대응하는 회로에 대한 공진 주파수를 식별하도록 구성될 수도 있다.
도 4는 일부 실시 예들에 따른 플래튼 표면에 대한 웨이퍼의 추정된 커패시턴스에 기초하여 웨이퍼 상태 특성들을 계산하기 위한 프로세스 (400) 의 일 예를 도시한다. 일부 실시 예들에서, 프로세스 (400) 의 블록들은 ESC와 연관된 제어기 (예를 들어, 도 1의 검출 회로 (138) 의 제어기) 에 의해 실행될 수 있다. 일부 실시 예들에서, 프로세스 (400) 의 블록들은 도 4에 도시되지 않은 순서들로 수행될 수도 있다는 것을 주의해야 한다. 일부 실시 예들에서, 2 개 이상의 블록들 또는 프로세스 (400) 는 실질적으로 병렬로 수행될 수도 있다. 부가적으로 또는 대안적으로, 일부 실시 예들에서, 프로세스 (400) 의 하나 이상의 블록들이 생략될 수도 있다.
(402) 에서, 제어기는 회로의 공진 주파수를 식별하거나 추정하도록 구성될 수 있다. 공진 주파수는 ESC, RF 차단 필터, DC 차단 필터, 및 제조를 겪는 웨이퍼와 연관된 하나 이상의 전극들을 포함하는, 회로의 공진 주파수에 대응한다는 것을 주의해야 한다.
공진 주파수는 회로의 입력 측에서 주입된 입력 신호에 대해 회로의 출력 측에서 측정된 출력 신호의 특성들에 기초하여 식별되거나 추정될 수도 있다. 일부 실시 예들에서, 입력 신호는 ESC의 전극들의 그룹의 제 1 전극에 대응하는 입력 측에서 주입될 수 있다. 일부 실시 예들에서, 출력 신호는 제 1 전극 이외의 전극들의 그룹의 하나 이상의 전극들에 대응하는 출력 측에서 측정될 수 있다. 입력 신호는 회로의 가능성이 있는 공진 주파수 근방인 캐리어 주파수를 가질 수도 있다.
일부 실시 예들에서, 공진 주파수는 출력 신호와 입력 신호 사이의 크기 차 및/또는 위상 차에 기초하여 식별되거나 추정될 수도 있다. 일부 실시 예들에서, 크기 차는 입력 신호의 진폭에 대한 출력 신호의 진폭의 비로서 계산될 수 있다. 일부 실시 예들에서, 위상 차는 입력 신호의 위상에 대한 출력 신호의 위상 차로서 계산될 수 있다. 일부 실시 예들에서, 공진 주파수는 입력 신호에 대해 가장 큰 진폭 및/또는 입력 신호에 대해 가장 작은 위상 차를 갖는 출력 신호를 생성하는 입력 신호 캐리어 주파수로서 식별되거나 추정된다.
(404) 에서, 제어기는 웨이퍼와 웨이퍼가 포지셔닝되는 플래튼 사이의 추정된 커패시턴스를 계산하도록 구성될 수 있다. 웨이퍼와 플래튼 사이의 커패시턴스의 예들은 도 1에서 가변 커패시턴스들 (128a 및 128b) 로서 도시된다는 것을 주의한다.
일부 실시 예들에서, 웨이퍼와 플래튼 사이의 커패시턴스는 공진 주파수 f 0 에 기초하여 계산될 수 있고, 여기서 이고, 여기서 L F 는 RF 차단 필터들의 인덕턴스를 나타내고, C RF 는 클램핑 전극들에 대한 RF 입력의 커패시턴스 (예를 들어, 도 1의 커패시터들 (118 및/또는 120)) 를 나타내고, 그리고 C w 는 전극에 대한 웨이퍼 (웨이퍼에서 플래튼 표면 그리고 플래튼 표면에서 전극) 의 총 직렬 커패시턴스 (예를 들어, 도 1의 커패시턴스들 (128a 및/또는 128b)) 를 나타낸다. 일부 이러한 실시 예들에서, 웨이퍼와 플래튼 사이의 커패시턴스를 추정하기 위해 C w 를 풀 수 있다.
(406) 에서, 제어기는 추정된 커패시턴스에 기초하여 웨이퍼 상태 특성들을 계산하도록 구성될 수 있다. 예를 들어, 일부 실시 예들에서, 제어기는 추정된 커패시턴스에 기초하여 추정된 웨이퍼 보우의 양을 계산할 수 있다. 또 다른 예로서, 일부 실시 예들에서, 제어기는 추정된 웨이퍼 보우의 양이 문턱 값을 초과한다는 결정에 기초하여 웨이퍼가 디클램핑된다는 것을 결정하도록 구성될 수 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들은 추정된 커패시턴스 (예를 들어, 상기 예에서 C w ) 를 웨이퍼 보우의 양에 관련시키는 최적 적합 모델을 사용하여 계산될 수 있다. 일부 실시 예들에서, 최적 적합 모델은 n 차 (예를 들어, 3 차, 4 차, 5 차, 6 차, 등) 다항식일 수도 있다. 일부 실시 예들에서, 이러한 최적 적합 모델의 계수들은 실험 데이터에 기초하여 결정될 수도 있다. 부가적으로 또는 대안적으로, 일부 실시 예들에서, 이러한 최적 적합 모델의 계수들은 웨이퍼 보우의 구형 모델에 기초하여 결정될 수도 있다.
플래튼 표면에 대한 웨이퍼의 추정된 커패시턴스 (C w ) 를 추정된 웨이퍼 보우의 양 (d) 에 관련시키는 최적 적합 모델의 일 구체적인 예는 이고, 여기서 Coeff1, Coeff2, Coeff3, 및 Coeff4는 실험 데이터에 기초하여 그리고/또는 웨이퍼 보우의 구형 모델 (spherical model) 에 기초하여 결정될 수도 있는 계수들을 나타내고, 그리고 여기서 d는 플래튼 표면 위의 웨이퍼 중심 또는 에지의 대략적인 거리를 나타낸다. 따라서, d는 추정된 웨이퍼 보우의 양을 나타낸다.
플래튼 표면에 대한 웨이퍼의 추정된 커패시턴스 (C w ) 와 웨이퍼 상승 (wafer rise) (h) 을 관련시키는 최적 적합 모델의 또 다른 구체적인 예는 이고, 여기서 Coeff1, Coeff2, Coeff3, Coeff4, Coeff5, 및 Coeff6는 실험 데이터에 기초하여 그리고/또는 웨이퍼 보우의 구형 모델에 기초하여 결정될 수도 있는 계수들을 나타낸다. 상기 주어진 구체적인 예에서, h는 웨이퍼 보우의 양에 대응하는 웨이퍼 상승을 나타낼 수 있다. 예를 들어, 볼록한 보잉 (본 명세서에서 일반적으로 "뒤틀림"으로 지칭됨) 의 일 예에서, 편평한 웨이퍼가 플래튼 상에 포지셔닝된다면 h는 이러한 편평한 웨이퍼의 위치에 대응하는 평면 위의 웨이퍼의 에지의 거리에 대응할 수 있다. 반대로, 오목한 보잉의 일 예에서, 편평한 웨이퍼가 플래튼 상에 포지셔닝된다면 h는 이러한 편평한 웨이퍼의 위치에 대응하는 평면 위의 웨이퍼의 중심의 거리에 대응할 수 있다.
도 5는 일부 실시 예들에 따른 입력 신호에 대한 출력 신호의 크기 차 및/또는 위상 차에 기초하여 웨이퍼 상태 특성들을 계산하기 위한 프로세스 (500) 의 일 예를 도시한다. 더 구체적으로, 프로세스 (500) 는 (예를 들어, 상기 도 4에서와 같이) 플래튼 표면에 대한 웨이퍼의 중간 커패시턴스를 추정하지 않고 웨이퍼 보우를 추정하기 위한 프로세스의 일 예를 도시한다. 일부 실시 예들에서, 프로세스 (500) 의 블록들은 ESC와 연관된 제어기 (예를 들어, 도 1의 검출 회로 (138) 의 제어기) 에 의해 실행될 수 있다. 일부 실시 예들에서, 프로세스 (500) 의 2 개 이상의 블록들은 실질적으로 병렬로 실행될 수도 있다. 일부 실시 예들에서, 프로세스 (500) 의 블록들은 도 5에 도시되지 않은 순서들로 수행될 수도 있다는 것을 주의해야 한다.
(502) 에서, 제어기는 출력 신호와 입력 신호 사이의 크기 차 및/또는 위상 차를 식별하도록 구성될 수 있고, 여기서 입력 신호는 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖는다. 일부 실시 예들에서, 회로의 공진 주파수는 웨이퍼가 없는, 베어 실리콘 웨이퍼 및/또는 편평한 웨이퍼 (예를 들어, 적절히 클램핑된 것으로 공지된 웨이퍼) 가 있는 회로의 공진 주파수에 대응할 수도 있다. 예를 들어, 회로의 공진 주파수는 도 3과 관련하여 상기에 기술되고 도시된 바와 같이 캘리브레이션 절차 동안 식별될 수도 있다.
일부 실시 예들에서, 입력 신호는 ESC의 전극들의 그룹의 제 1 전극에 대응하는 입력 측에서 주입될 수 있다. 일부 실시 예들에서, 출력 신호는 제 1 전극 이외의 전극들의 그룹의 하나 이상의 전극들에 대응하는 출력 측에서 측정될 수 있다.
일부 실시 예들에서, 크기는 입력 신호의 진폭에 대한 출력 신호의 진폭의 비로서 계산될 수 있다. 일부 실시 예들에서, 위상 차는 입력 신호의 위상에 대한 출력 신호의 위상 차로서 계산될 수 있다.
(504) 에서, 제어기는 크기 차 및/또는 위상 차에 기초하여 웨이퍼 상태 특성들을 계산하도록 구성될 수 있다. 예를 들어, 일부 실시 예들에서, 제어기는 추정된 커패시턴스에 기초하여 추정된 웨이퍼 보우의 양을 계산할 수 있다. 또 다른 예로서, 일부 실시 예들에서, 제어기는 추정된 웨이퍼 보우의 양이 문턱 값을 초과한다는 결정에 기초하여 웨이퍼가 디클램핑되는지 여부를 결정하도록 구성될 수 있다.
일부 실시 예들에서, 웨이퍼 상태 특성들은 크기 차들 및/또는 위상 차들을 추정된 웨이퍼 보우의 양에 관련시키는 최적 적합 모델을 사용하여 계산될 수 있다.
출력 신호와 입력 신호 사이의 위상 차를 추정된 웨이퍼 보우에 관련시키는 최적 적합 모델의 구체적인 예는 이다. 이 예에서, PRC는 위상 값들의 기울기 (slope) 의 선형 근사치를 나타낼 수 있는 위상 레지스턴스 계수이고, 그리고 FSR은 위상 차들의 전체 스케일 범위이다. 이 예에서, PRC는 최대 가능 위상 차에 기초하여 계산될 수도 있다. PRC를 계산하기 위한 방정식의 일 예는 이고, 여기서 Max_Phase_Delta는 출력 신호와 입력 신호 사이의 최대 가능 위상 차를 나타내고, 그리고 여기서 Coeff는 스케일링 (scaling) 계수이다. Coeff의 예시적인 값들은 0.03, 0.04, 0.05, 등일 수도 있다.
일부 실시 예들에서, 웨이퍼 보우의 양은 출력 신호와 입력 신호 사이의 크기 차를 추정된 웨이퍼 보우에 관련시키는 최적 적합 모델을 사용하여 추정될 수도 있다는 것을 주의해야 한다. 일부 실시 예들에서, 최적 적합 모델은 n 차 다항 함수, 지수 함수, 등일 수도 있다.
도 9a, 도 9b 및 도 9c는 일부 실시 예들에 따른 웨이퍼와 플래튼 표면 사이의 추정된 커패시턴스를 웨이퍼 보우의 양에 관련시키기 위해 사용될 수 있는 개략도들을 예시한다. 더 구체적으로, 도 9a, 도 9b 및 도 9c는 플래튼 표면에 대한 웨이퍼의 커패시턴스와 웨이퍼와 플래튼 표면 사이의 갭 사이의 관계들을 예시한다. 일부 실시 예들에서, 갭에 대한 커패시턴스의 관계는 플래튼 표면에 대한 웨이퍼의 커패시턴스와 추정된 웨이퍼 보우를 관련시키는 최적 적합 모델의 계수들을 생성하도록 사용될 수 있다.
도 9a는 플래튼 표면 (904) 상에 포지셔닝된 편평한 웨이퍼 (902) 를 예시한다. 도 9a의 예에서, 편평한 웨이퍼 (902) 는 면적 A를 갖는다. 도 9a의 예에서, 편평한 웨이퍼 (902) 와 플래튼 표면 (904) 사이에 (본 명세서에서 "d"로 나타낸) 갭 (906) 이 있다. 일부 실시 예들에서, 플래튼 표면 (904) 에 대한 편평한 웨이퍼 (902) 의 커패시턴스는 병렬 플레이트 커패시터 표현들 (expressions) 로서 표현될 수 있다. 예를 들어, 커패시턴스 C w 는 로서 표현될 수 있고, 여기서 A는 편평한 웨이퍼 (902) 의 면적이고, d는 갭 (906) 에 대응하고, 그리고 ε0는 유전 상수이다.
도 9b는 플래튼 표면 (904) 상에 포지셔닝된 볼록한 웨이퍼 (922) 를 예시한다. 볼록함 또는 뒤틀림 정도는 평면 (926) 위의 볼록한 웨이퍼 (922) 의 에지의 거리를 나타내는 (도 9b에서 "h"로 나타낸) 에지 상승 (930) 에 의해 규정될 수도 있고, 여기서 편평한 웨이퍼가 플래튼 표면 (904) 상에 포지셔닝된다면 평면 (926) 은 이러한 편평한 웨이퍼의 포지션에 대응한다. 즉, 도 9a와 관련하여 상기 기술되고 도시된 예에서와 같이, 평면 (926) 과 플래튼 표면 (904) 사이의 갭은 d이다. 뒤틀리거나 볼록한 보잉된 웨이퍼는 (본 명세서에서 "R"로 나타낸) 반경 (932) 을 갖는 구 (sphere) 의 부분으로서 모델링될 수도 있다. (Θ1로 나타낸) 각도 (934) 는 반경 (932) 과 볼록한 웨이퍼 (922) 의 중간 선 사이의 각도를 나타낸다. 일부 실시 예들에서, 플래튼 표면 (904) 에 대한 볼록한 웨이퍼 (922) 의 커패시턴스는 병렬 커패시터들의 합으로서 표현될 수 있다.
도 9c는 플래튼 표면 (904) 상에 포지셔닝된 오목한 웨이퍼 (942) 를 예시한다. 보잉 정도는 평면 (926) 위로 오목한 웨이퍼 (942) 의 중심의 거리를 나타내는 (도 9c에서 "h"로 나타낸) 중심 상승 (950) 에 의해 규정될 수도 있고, 여기서 편평한 웨이퍼가 플래튼 표면 (904) 상에 포지셔닝된다면 평면 (926) 은 이러한 편평한 웨이퍼의 포지션에 대응한다. 즉, 도 9a와 관련하여 상기 기술되고 도시된 예에서와 같이, 평면 (926) 과 플래튼 표면 (904) 사이의 갭은 d이다. 오목한 웨이퍼는 (본 명세서에서 "R"로 나타낸) 반경 (952) 을 갖는, 구의 부분으로서 모델링될 수도 있다. (Θ1로 나타낸) 각도 (954) 는 반경 (952) 과 오목한 웨이퍼 (942) 의 중간 선 사이의 각도를 나타낸다. 일부 실시 예들에서, 플래튼 표면 (904) 에 대한 오목한 웨이퍼 (942) 의 커패시턴스는 병렬 커패시터들의 합으로서 표현될 수 있다.
적용 예들
본 명세서에 기술된 장치들, 시스템들, 방법들, 및/또는 매체는 프로세싱 동안 플래튼으로부터 웨이퍼 보우 또는 웨이퍼 디클램핑의 검출을 위해 사용될 수도 있다. 특히, 웨이퍼 보우는 회로의 출력부에서 측정된 출력 신호와 회로의 입력부에서 주입된 입력 신호 사이의 차에 기초하여 검출 및/또는 정량화될 수도 있다. 회로의 공진 주파수에서 동작함으로써, 웨이퍼 보우는 플라즈마를 활용하고 그리고/또는 상대적으로 고온들 (예를 들어, 400 ℃ 이상, 500 ℃ 이상, 600 ℃ 이상, 등) 에서 동작하는 동작들 및 프로세싱 챔버들과 관련하여 검출 및/또는 정량화될 수 있다. 즉, 웨이퍼 보우는 고온에서도 그리고/또는 플라즈마가 활용되는 예들에서도 측정될 수도 있는 특성들을 사용하여 검출 및/또는 정량화될 수도 있다.
개시된 컴퓨터를 사용한 (COMPUTATIONAL) 실시 예들에 대한 맥락
본 명세서에 개시된 특정한 실시 예들은 웨이퍼 보우를 검출하기 위한 컴퓨터를 사용한 시스템들에 관한 것이다.
임의의 다양한 컴퓨터 아키텍처들을 갖는 많은 타입들의 컴퓨팅 시스템들이 본 명세서에 기술된 바와 같은 알고리즘들을 구현하기 위해 개시된 시스템들로서 채용될 수도 있다. 예를 들어, 시스템들은 하나 이상의 범용 프로세서들 또는 특수하게 설계된 프로세서들 예컨대 주문형 반도체들 (Application Specific Integrated Circuits; ASICs) 또는 프로그램 가능한 로직 디바이스들 (예를 들어, FPGAs (Field Programmable Gate Arrays)) 상에서 실행하는 소프트웨어 컴포넌트들을 포함할 수도 있다. 또한, 시스템들은 단일 디바이스 상에서 구현될 수도 있고 또는 복수의 디바이스들에 걸쳐 분산될 수도 있다. 컴퓨터를 사용한 엘리먼트들의 기능들은 서로 병합될 수도 있고 또는 복수의 서브-모듈들로 더 분할될 수도 있다.
일부 실시 예들에서, 적절하게 프로그래밍된 시스템 상에서 웨이퍼 보우를 검출하기 위한 기법의 생성 또는 실행 동안 실행된 코드는 컴퓨터 디바이스 (예컨대 PC, 서버들, 네트워크 장비, 등) 를 구성하기 위한 다수의 인스트럭션들을 포함하여, 비휘발성 저장 매체 (예컨대 광학 디스크, 플래시 저장 디바이스, 모바일 하드 디스크, 등) 에 저장될 수 있는 소프트웨어 엘리먼트들의 형태로 구현될 수 있다.
일 레벨에서 소프트웨어 엘리먼트는 프로그래머/개발자에 의해 준비된 명령들의 세트로서 구현된다. 그러나, 컴퓨터 하드웨어에 의해 실행될 수 있는 모듈 소프트웨어는 특정한 기계어 인스트럭션 세트 (machine language instruction set) 로부터 선택된 "머신 코드들" 또는 하드웨어 프로세서 내에 설계된 "네이티브 인스트럭션들 (native instructions)"을 사용하여 메모리에 기록된 (commit) 실행 가능한 코드이다. 기계어 인스트럭션 세트, 또는 네이티브 인스트럭션 세트는 하드웨어 프로세서(들)에 공지되고, 하드웨어 프로세서(들) 내에 본질적으로 내장된다. 이는 시스템 및 애플리케이션 소프트웨어가 하드웨어 프로세서들과 통신하는 "언어"이다. 네이티브 인스트럭션 각각은 프로세싱 아키텍처에 의해 인식되고 그리고 연산 (arithmetic), 어드레싱, 또는 제어 함수들; 특정한 메모리 위치들 또는 오프셋들; 및 연산자들을 해석하기 위해 사용된 특정한 어드레싱 모드들에 대해 특정한 레지스터들을 명시할 수 있는, 이산적인 코드이다. 더 복잡한 연산들은 순차적으로, 또는 그렇지 않으면 제어 플로우 인스트럭션들에 의해 지시된 바와 같이 실행되는, 이들 단순한 네이티브 인스트럭션들을 조합함으로써 구축된다.
실행 가능한 소프트웨어 인스트럭션들과 하드웨어 프로세서 사이의 상호 관계는 구조적이다. 즉, 인스트럭션들 자체가 일련의 심볼들 또는 수치 값들 (numeric values) 이다. 이들은 본질적으로 어떠한 정보도 전달하지 않는다. 이는 인스트럭션들에 의미를 부여하는, 심볼들/수치 값들을 해석하도록 설계로 미리 구성된 프로세서이다.
본 명세서에서 사용된 방법들 및 기법들은 단일 위치의 단일 머신 상에서, 단일 위치의 복수의 머신들 상에서, 또는 복수의 위치들의 복수의 머신들 상에서 실행하도록 구성될 수도 있다. 복수의 머신들이 채용될 때, 개별 머신들이 특정한 태스크들을 위해 맞춤될 (tailor) 수도 있다. 예를 들어, 큰 코드 블록들 및/또는 상당한 프로세싱 용량을 필요로 하는 연산들은 큰 머신들 및/또는 고정 머신들에서 구현될 수도 있다.
이에 더하여, 특정한 실시 예들은 다양한 컴퓨터-구현된 연산들을 수행하기 위해 프로그램 인스트럭션들 및/또는 (데이터 구조들을 포함하는) 데이터를 포함하는 유형의 (tangible) 그리고/또는 비일시적 컴퓨터 판독 가능 매체 또는 컴퓨터 프로그램 제품들과 관련된다. 컴퓨터 판독 가능 매체의 예들은, 이로 제한되는 것은 아니지만, 반도체 메모리 디바이스들, 상 변화 디바이스들, 디스크 드라이브들과 같은 자기 매체, 자기 테이프, CD들과 같은 광학 매체, 자기-광학 매체, 및 ROM (read-only memory) 디바이스들 및 RAM (random access memory) 과 같은, 프로그램 인스트럭션들을 저장하고 수행하도록 특수하게 구성된 하드웨어 디바이스들을 포함한다. 컴퓨터 판독 가능 매체는 최종 사용자에 의해 직접적으로 제어될 수도 있고 또는 컴퓨터 판독 가능 매체는 최종 사용자에 의해 간접적으로 제어될 수도 있다. 직접적으로 제어된 매체의 예들은 사용자 설비에 위치된 매체 및/또는 다른 엔티티들 (entities) 과 공유되지 않은 매체를 포함한다. 간접적으로 제어된 매체의 예들은 외부 네트워크를 통해 그리고/또는 "클라우드"와 같은 공유된 리소스들을 제공하는 서비스를 통해 사용자에게 간접적으로 액세스 가능한 매체를 포함한다. 프로그램 인스트럭션들의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터 (interpreter) 를 사용하여 컴퓨터에 의해 실행될 수도 있는 더 고 레벨 코드를 포함하는 파일들 모두를 포함한다.
다양한 실시 예들에서, 개시된 방법들 및 장치에 채용된 데이터 또는 정보는 전자 포맷으로 제공된다. 이러한 데이터 또는 정보는 연산들, 등에 사용될 다양한 계수들을 포함할 수도 있다. 본 명세서에 사용된 바와 같이, 전자 포맷으로 제공된 데이터 또는 다른 정보는 머신에 저장을 위해 그리고 머신들 사이의 송신을 위해 이용 가능하다. 종래의, 전자 포맷의 데이터는 디지털로 제공되고, 그리고 비트들 및/또는 바이트들로 다양한 데이터 구조들, 리스트들, 데이터베이스들, 등에 저장될 수도 있다. 데이터는 전자적으로, 광학적으로, 등으로 구현될 수도 있다.
시스템 소프트웨어는 통상적으로 컴퓨터 하드웨어 및 연관된 메모리와 인터페이싱한다. 일부 실시 예들에서, 시스템 소프트웨어는 OS (operating system) 소프트웨어 및/또는 펌웨어, 뿐만 아니라 시스템에 설치된 임의의 미들웨어 및 드라이버들을 포함한다. 시스템 소프트웨어는 컴퓨터의 기본적인 비-태스크-특정 기능들을 제공한다. 반대로, 모듈들 및 다른 애플리케이션 소프트웨어는 특정한 태스크들을 달성하기 위해 사용된다. 모듈에 대한 네이티브 인스트럭션 각각은 메모리 디바이스에 저장되고 그리고 수치 값으로 나타낸다.
예시적인 컴퓨터 시스템 (1000) 이 도 10에 도시된다. 도시된 바와 같이, 컴퓨터 시스템 (1000) 은 애플리케이션에 따라 인간 사용자들 및/또는 다른 컴퓨터 시스템들과 상호작용하기 위한 인터페이스를 구현할 수도 있는, 입력/출력 서브시스템 (1002) 을 포함한다. 본 개시의 실시 예들은 (예를 들어, GUI (graphical user interface) 또는 키보드를 통해) 인간 사용자로부터 입력된 프로그램문들 (program statements) 및/또는 데이터를 수신하고 이들을 다시 사용자에게 디스플레이하기 위해 사용된 I/O 서브시스템 (1002) 을 사용하여 시스템 (1000) 상의 프로그램 코드로 구현될 수도 있다. I/O 서브시스템 (1002) 은 예를 들어, 키보드, 마우스, GUI, 터치스크린, 또는 입력을 위한 다른 인터페이스들, 및, 예를 들어, LED 또는 다른 평판 스크린 디스플레이, 또는 출력을 위한 다른 인터페이스들을 포함할 수도 있다.
통신 인터페이스들 (1007) 은 임의의 적합한 통신 네트워크 (예를 들어, 인터넷, 인트라넷, WAN (wide-area network), LAN (local-area network), 무선 네트워크, 가상 사설 네트워크 (VPN), 및/또는 임의의 다른 적합한 타입의 통신 네트워크) 를 사용하는 통신을 위해 사용된 임의의 적합한 컴포넌트들 또는 회로를 포함할 수 있다. 예를 들어, 통신 인터페이스들 (1007) 은 네트워크 인터페이스 카드 회로, 무선 통신 회로, 등을 포함할 수 있다.
프로그램 코드는 보조 메모리 (1010) 또는 메인 메모리 (1008) 또는 둘 모두와 같은 비일시적 매체에 저장될 수도 있다. 일부 실시 예들에서, 보조 메모리 (1010) 는 지속성 스토리지 (persistent storage) 일 수 있다. 하나 이상의 프로세서들 (1004) 이 하나 이상의 비일시적 매체로부터 프로그램 코드를 판독하고 그리고 컴퓨터 시스템으로 하여금 본 명세서의 실시 예들에 의해 수행된 방법들, 예컨대 본 명세서에 기술된 바와 같은 웨이퍼 보우를 검출하는 단계를 수반하는 방법들을 달성하게 하는 코드를 실행한다. 당업자는 프로세서가 트레이닝 및/또는 모델링 연산들을 실행하기 위한 명령문들과 같은 소스 코드를 수용하고, 그리고 프로세서의 하드웨어 게이트 레벨에서 이해될 수 있는 머신 코드로 소스 코드를 해석하거나 컴파일링할 수도 있다는 것을 이해할 것이다. 버스 (1005) 가 I/O 서브시스템 (1002), 프로세서 (1004), 주변 디바이스들 (1006), 통신 인터페이스들 (1007), 메인 메모리 (1008), 및 보조 메모리 (1010) 를 커플링한다.
결론
본 기술 (description) 에서 다수의 구체적인 상세들이 제시된 실시 예들의 완전한 이해를 제공하기 위해 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술되었지만, 구체적인 실시 예들은 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
달리 나타내지 않는 한, 본 명세서에 개시된 방법 동작들 및 디바이스 피처들은 본 기술분야 내에 있는, 계측, 반도체 디바이스 제조 기술 (technology), 소프트웨어 설계 및 프로그래밍, 및 통계에서 일반적으로 사용되는 기법들 및 장치를 수반한다.
본 명세서에서 달리 정의되지 않는 한, 본 명세서에 사용된 모든 기술적 및 과학적 용어들은 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에 포함된 용어들을 포함하는 다양한 과학 사전들은 공지되어 있고 당업자들에게 이용 가능하다. 본 명세서에 기술된 것들과 유사하거나 등가인 임의의 방법들 및 재료들이 본 명세서에 개시된 실시 예들의 실시 또는 테스팅에 사용되지만, 일부 방법들 및 재료들이 기술된다.
수치 범위들은 범위를 정의하는 숫자들을 포함한다. 본 명세서 전반에 걸쳐 주어진 모든 수치 상한 (maximum numerical limitation) 은 모든 수치 하한 (lower numerical limitation) 을, 이러한 수치 하한들이 본 명세서에 명시적으로 기술된 것처럼 포함하는 것으로 의도된다. 본 명세서 전반에 걸쳐 주어진 모든 수치 하한은 모든 수치 상한을, 이러한 수치 상한들이 본 명세서에 명시적으로 기술된 것처럼 포함할 것이다. 본 명세서 전반에 걸쳐 주어진 모든 수치 범위는 이러한 더 넓은 수치 범위 내에 있는 모든 더 좁은 수치 범위를, 이러한 더 좁은 수치 범위들이 모두 본 명세서에 명시적으로 기술된 것처럼 포함할 것이다.
본 명세서에 제공된 표제들은 본 개시를 제한하도록 의도되지 않는다.
본 명세서에 사용된 바와 같이, 단수 용어들 "a", "an" 및 "the"는 문맥이 달리 명확하게 나타내지 않는 한 복수의 참조를 포함한다. 본 명세서에 사용된 바와 같이, 용어 "또는"은 달리 명시되지 않는 한, 비배타적인 것을 나타낸다.
프로세서들, 메모리, 인스트럭션들, 루틴들, 모델들, 또는 다른 컴포넌트들을 포함하는 다양한 컴퓨터를 사용한 엘리먼트들은 태스크 또는 태스크들을 수행"하도록 구성된 (configured to)" 것으로 기술되거나 청구될 수도 있다. 이러한 맥락들에서, 어구 "~하도록 구성된"은 컴포넌트가 동작 동안 태스크 또는 태스크들을 수행하는 구조 (예를 들어, 저장된 인스트럭션들, 회로, 등) 를 포함한다는 것을 나타냄으로써 구조를 암시하도록 사용된다. 이와 같이, 유닛/회로/컴포넌트는 명시된 컴포넌트가 반드시 현재 동작할 필요가 없을 때 (예를 들어, 온 (on) 이 아닐 때) 에도 태스크를 수행하도록 구성된다고 할 수 있다.
"~하도록 구성된" 이라는 표현과 함께 사용된 컴포넌트들은 하드웨어, 예를 들어, 회로들, 동작을 구현하도록 실행 가능한 프로그램 인스트럭션들을 저장하는 메모리, 등을 지칭할 수도 있다. 부가적으로, "~하도록 구성된"은 언급된 태스크(들)를 수행할 수 있는 방식으로 동작하도록 소프트웨어 및/또는 펌웨어 (예를 들어, FPGA 또는 범용 프로세서 실행 소프트웨어) 에 의해 조작되는 일반 구조 (예를 들어, 일반 회로) 를 지칭할 수 있다. 부가적으로, "~하도록 구성된"은 언급된 태스크(들)를 수행하기 위한 컴퓨터 실행 가능 인스트럭션들을 저장하는 하나 이상의 메모리들 또는 메모리 엘리먼트들을 지칭할 수 있다. 이러한 메모리 엘리먼트들은 프로세싱 로직을 갖는 컴퓨터 칩 상의 메모리를 포함할 수도 있다. 일부 맥락들에서, "~하도록 구성된"은 또한 하나 이상의 태스크들을 구현하거나 수행하도록 적응되는 (adapt) 디바이스들 (예를 들어, 집적 회로들) 을 제조하기 위해 제작 프로세스 (예를 들어, 반도체 제조 설비) 를 적응시키는 것을 포함할 수도 있다.

Claims (27)

  1. 웨이퍼 상태 검출을 위한 장치에 있어서,
    무선 주파수 (radio frequency; RF) 차단 필터;
    DC 차단 필터; 및
    상기 RF 차단 필터 및 상기 DC 차단 필터를 통해 정전 척 (electrostatic chuck; ESC) 과 연관된 복수의 전극들에 커플링된 제어기를 포함하고, 상기 제어기는,
    입력 신호로 하여금 상기 복수의 전극들, 상기 RF 차단 필터, 및 상기 DC 차단 필터와 연관된 회로의 입력 측에 주입되게 (inject) 하고;
    상기 회로의 출력 측에서 출력 신호의 특성들을 측정하고; 그리고
    상기 출력 신호의 상기 특성들에 기초하여 상기 ESC의 플래튼 (platen) 의 표면 상에 포지셔닝된 웨이퍼의 웨이퍼 상태 특성들을 계산하도록 구성되고, 상기 입력 측은 상기 복수의 전극들 중 제 1 전극에 대응하고 그리고 상기 출력 측은 상기 복수의 전극들 중 제 2 전극에 대응하는, 웨이퍼 상태 검출 장치.
  2. 제 1 항에 있어서,
    상기 RF 차단 필터, 상기 DC 차단 필터, 및 상기 제어기는 단일 하우징에 포함되는, 웨이퍼 상태 검출 장치.
  3. 제 2 항에 있어서,
    상기 단일 하우징은 상기 ESC의 전력 공급부와 연관되는, 웨이퍼 상태 검출 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 RF 차단 필터는 하나 이상의 인덕터들을 포함하는, 웨이퍼 상태 검출 장치.
  5. 제 4 항에 있어서,
    상기 하나 이상의 인덕터들은 페라이트 코어 (ferrite core) 인덕터들인, 웨이퍼 상태 검출 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 DC 차단 필터는 커패시터를 포함하는, 웨이퍼 상태 검출 장치.
  7. 제 6 항에 있어서,
    상기 커패시터는 상기 복수의 전극들에 RF 입력들을 각각 커플링하는 복수의 커패시터들과 동일한 크기인, 웨이퍼 상태 검출 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 입력 신호는 상기 복수의 전극들, 상기 RF 차단 필터, 및 상기 DC 차단 필터와 연관된 상기 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖고, 상기 공진 주파수는 상기 회로의 캘리브레이션 프로세스 동안 결정되는, 웨이퍼 상태 검출 장치.
  9. 제 8 항에 있어서,
    상기 캘리브레이션 프로세스는 상기 플래튼의 상기 표면 상에 포지셔닝된 웨이퍼가 없거나 상기 플래튼의 상기 표면 상에 포지셔닝된 편평한 웨이퍼가 있는 상기 회로의 상기 공진 주파수를 결정하는 것을 포함하는, 웨이퍼 상태 검출 장치.
  10. 제 8 항에 있어서,
    상기 출력 신호의 상기 특성들은 상기 출력 신호의 위상을 포함하는, 웨이퍼 상태 검출 장치.
  11. 제 10 항에 있어서,
    상기 웨이퍼 상태 특성들을 계산하는 것은 상기 입력 신호에 대한 상기 출력 신호의 상기 위상의 차에 기초하여 웨이퍼 보우 (bow) 의 양을 추정하는 것을 포함하는, 웨이퍼 상태 검출 장치.
  12. 제 11 항에 있어서,
    상기 제어기는 하나 이상의 최적 적합 (best fit) 계수들을 사용하여 상기 입력 신호에 대한 상기 출력 신호의 상기 위상의 상기 차에 기초하여 상기 웨이퍼 보우의 양을 추정하도록 더 구성되는, 웨이퍼 상태 검출 장치.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어기는,
    상기 복수의 전극들, 상기 RF 차단 필터, 상기 DC 차단 필터, 및 상기 플래튼의 상기 표면 상에 포지셔닝된 상기 웨이퍼와 연관된 회로의 공진 주파수를 식별하고;
    상기 회로의 상기 공진 주파수에 기초하여 상기 플래튼의 상기 표면에 대한 상기 웨이퍼의 커패시턴스를 추정하고; 그리고
    상기 플래튼의 상기 표면에 대한 상기 웨이퍼의 상기 추정된 커패시턴스에 기초하여 웨이퍼 보우의 양을 추정하도록 더 구성되는, 웨이퍼 상태 검출 장치.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제어기는 상기 웨이퍼 상태 특성들을 나타내는 경보를 생성하도록 더 구성되는, 웨이퍼 상태 검출 장치.
  15. 제 14 항에 있어서,
    상기 경보는 상기 웨이퍼가 상기 플래튼의 상기 표면으로부터 디클램핑된다는 (declamp) 것을 나타내는, 웨이퍼 상태 검출 장치.
  16. 제 14 항에 있어서,
    상기 경보는 추정된 웨이퍼 보우의 양을 나타내는, 웨이퍼 상태 검출 장치.
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 전극들은 3 개 이상의 전극들을 포함하고, 그리고 상기 제어기는,
    제 2 입력 신호로 하여금 상기 회로의 제 2 입력 측에 주입되게 하고; 그리고 상기 회로의 제 2 출력 측에서 제 2 출력 신호의 특성들을 측정하도록 더 구성되고, 상기 제 2 입력 측은 상기 복수의 전극들 중 상기 제 2 전극에 대응하고 그리고 상기 제 2 출력 측은 상기 복수의 전극들 중 제 3 전극에 대응하는, 웨이퍼 상태 검출 장치.
  18. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 전극들은 3 개 이상의 전극들을 포함하고, 그리고 상기 제어기는 상기 회로의 2 개 이상의 출력 측들에서 2 개 이상의 출력 신호들을 측정하도록 더 구성되고, 그리고 상기 2 개 이상의 출력 측들은 상기 복수의 전극들 중 상기 제 1 전극 이외의 상기 복수의 전극들 중 전극들에 대응하는, 웨이퍼 상태 검출 장치.
  19. 웨이퍼 상태 검출을 위한 방법에 있어서,
    입력 신호로 하여금 ESC의 복수의 전극들과 연관된 회로의 입력 측, 상기 ESC와 연관된 RF 차단 필터, 및 상기 ESC와 연관된 DC 차단 필터에 주입되게 하는 단계; 상기 회로의 출력 측에서 출력 신호의 특성들을 측정하는 단계; 및 상기 출력 신호의 상기 특성들에 기초하여 상기 ESC의 플래튼의 표면 상에 포지셔닝된 웨이퍼의 웨이퍼 상태 특성들을 계산하는 단계를 포함하고, 상기 입력 측은 상기 복수의 전극들 중 제 1 전극에 대응하고 그리고 상기 출력 측은 상기 복수의 전극들 중 제 2 전극에 대응하는, 웨이퍼 상태 검출 방법.
  20. 제 19 항에 있어서,
    상기 입력 신호는 상기 회로의 공진 주파수에 대응하는 캐리어 주파수를 갖고, 상기 공진 주파수는 상기 회로의 캘리브레이션 프로세스 동안 결정되는, 웨이퍼 상태 검출 방법.
  21. 제 20 항에 있어서,
    상기 공진 주파수는 상기 ESC의 동작 온도에 기초하여 식별되는, 웨이퍼 상태 검출 방법.
  22. 제 20 항에 있어서,
    상기 출력 신호의 위상과 상기 입력 신호의 위상 사이의 차를 계산하는 단계를 더 포함하고, 상기 웨이퍼 상태 특성들은 상기 차에 기초하여 계산되는, 웨이퍼 상태 검출 방법.
  23. 제 22 항에 있어서,
    상기 웨이퍼 상태 특성들을 계산하는 단계는 상기 출력 신호의 상기 위상과 상기 입력 신호의 상기 위상 사이의 상기 차를 웨이퍼 보우의 양에 관련시키는 최적 적합 모델을 사용하여 상기 웨이퍼의 상기 웨이퍼 보우의 양을 계산하는 단계를 포함하는, 웨이퍼 상태 검출 방법.
  24. 제 23 항에 있어서,
    상기 최적 적합 모델은 지수 함수인, 웨이퍼 상태 검출 방법.
  25. 제 19 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 웨이퍼 상태 특성들을 계산하는 단계는,
    상기 플래튼의 상기 표면 상에 포지셔닝된 웨이퍼가 있는 상기 복수의 전극들, 상기 RF 차단 필터, 및 상기 DC 차단 필터와 연관된 상기 회로의 공진 주파수를 식별하는 단계;
    상기 플래튼의 상기 표면에 대한 상기 웨이퍼의 추정된 커패시턴스에 상기 회로의 상기 공진 주파수를 관련시키는 제 1 최적 적합 모델을 사용하여 상기 플래튼의 상기 표면에 대한 상기 웨이퍼의 상기 추정된 커패시턴스를 계산하는 단계; 및
    상기 플래튼의 상기 표면에 대한 상기 웨이퍼의 상기 추정된 커패시턴스를 웨이퍼 보우의 양에 관련시키는 제 2 최적 적합 모델을 사용하여 상기 웨이퍼의 상기 웨이퍼 보우의 양을 계산하는 단계를 포함하는, 웨이퍼 상태 검출 방법.
  26. 제 25 항에 있어서,
    상기 제 2 최적 적합 모델의 계수들은 웨이퍼 보우의 구형 모델 (spherical model) 에 기초하는, 웨이퍼 상태 검출 방법.
  27. 제 25 항에 있어서,
    상기 제 2 최적 적합 모델은 다항 함수인, 웨이퍼 상태 검출 방법.
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