KR20240001541A - Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof - Google Patents

Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof Download PDF

Info

Publication number
KR20240001541A
KR20240001541A KR1020220078323A KR20220078323A KR20240001541A KR 20240001541 A KR20240001541 A KR 20240001541A KR 1020220078323 A KR1020220078323 A KR 1020220078323A KR 20220078323 A KR20220078323 A KR 20220078323A KR 20240001541 A KR20240001541 A KR 20240001541A
Authority
KR
South Korea
Prior art keywords
semiconductor device
wafer
nanosheet
nanosheet semiconductor
substrate
Prior art date
Application number
KR1020220078323A
Other languages
Korean (ko)
Inventor
박준영
윤성수
이광선
왕동현
정대한
구자윤
Original Assignee
충북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충북대학교 산학협력단 filed Critical 충북대학교 산학협력단
Priority to KR1020220078323A priority Critical patent/KR20240001541A/en
Publication of KR20240001541A publication Critical patent/KR20240001541A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 본 발명에 따르면, 최근, 반도체소자의 소형화에 따라 기존의 FinFET(Fin Field-Effect Transistor)을 대신하여 단채널효과(short-channel effect)를 방지하기 위한 새로운 구조로서 제시되었으나 여전히 기판에서 존재하는 누설전류를 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자(nanosheet FET)들의 문제점을 해결하기 위해, Si 기판(Si-substrate), STI(Shallow Trench Isolation), 게이트(gate), 소스(source), 드레인(drain), 나노시트(nanosheets) 및 게이트 유전체(gate dielectric)가 각각 적층되어 구성되는 기존의 나노시트 반도체소자 구조에 SON(Silicon-On-Nothing) 기법을 적용하여, 기판 내부에 형성되는 결함층(defect layer)에 의해 OFF 상태에서의 누설전류를 개선하고 ON 상태에서의 출력전류를 증가시킬 수 있도록 구성됨으로써, 누설전류의 감소에 의해 반도체소자의 대기전력을 감소하여 전체적인 시스템의 전력소모 및 발열을 개선할 수 있는 동시에, 출력전류의 증가에 의해 반도체소자의 속도를 개선할 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법이 제공된다. The present invention relates to a semiconductor device and a method of manufacturing the same. According to the present invention, in recent years, with the miniaturization of semiconductor devices, it replaces the existing Fin Field-Effect Transistor (FinFET) and prevents the short-channel effect. In order to solve the problems of nanosheet semiconductor devices (nanosheet FETs) of the prior art, which were presented as a new structure to SON (Silicon-On-Image) is used in the existing nanosheet semiconductor device structure, which is composed of isolation, gate, source, drain, nanosheets, and gate dielectric, respectively. By applying the Nothing) technique, the leakage current in the OFF state is improved by a defect layer formed inside the substrate and the output current in the ON state is increased, thereby reducing the leakage current in the semiconductor Nanosheet semiconductor for reducing power consumption and improving output performance, which is configured to improve the power consumption and heat generation of the overall system by reducing the standby power of the device, and at the same time improve the speed of the semiconductor device by increasing the output current. A device and a method of manufacturing the same are provided.

Description

소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법{Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof} Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof}

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 더 상세하게는, 최근, 반도체소자의 소형화에 따라 기존의 FinFET(Fin Field-Effect Transistor)을 대신하여 단채널효과(short-channel effect)를 방지하기 위한 새로운 구조의 나노시트(nanosheet) 반도체소자가 제시되었으나, 이 또한 가장 아래층에 위치한 1층의 채널이 2차원 소자인 플래너(planar) 구조로 구성됨으로 인해 기판에서 존재하는 누설전류를 여전히 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 문제점을 해결하기 위해, 실리콘 웨이퍼(silicon wafer) 내부에 국부적인 결함층(defect layer)을 형성한 Silicon-On-Nothing(SON) 구조를 적용함으로써, OFF 상태에서의 누설전류를 개선하는 동시에 ON 상태에서의 출력전류를 증가시킬 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same. More specifically, in recent years, with the miniaturization of semiconductor devices, it has replaced the existing Fin Field-Effect Transistor (FinFET) to prevent the short-channel effect. A nanosheet semiconductor device with a new structure has been proposed for this purpose, but the leakage current existing in the substrate is still uncontrollable because the channel of the first layer located in the lowest layer is composed of a planar structure, which is a two-dimensional device. In order to solve the problems of nanosheet semiconductor devices of the prior art, which had limitations, by applying the Silicon-On-Nothing (SON) structure, which forms a localized defect layer inside a silicon wafer, OFF It relates to a nanosheet semiconductor device for reducing power consumption and improving output performance, which is configured to improve output current in the ON state while improving leakage current in the ON state, and a method of manufacturing the same.

또한, 본 발명은, 상기한 바와 같이 기판에서 존재하는 누설전류를 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 문제점을 해결하기 위해, Si 기판(Si-substrate), STI(Shallow Trench Isolation), 게이트(gate), 소스(source), 드레인(drain), 나노시트(nanosheets) 및 게이트 유전체(gate dielectric)가 각각 적층되어 구성되는 기존의 나노시트 반도체소자(nanosheet FET) 구조에 SON(Silicon-On-Nothing) 기법을 적용하여 Si 기판 내부에 형성되는 결함층(defect layer)을 포함하여 구성됨으로써, 기판 내부에 삽입된 결함층에 의해 누설전류가 억제되고 출력성능이 개선될 수 있으며, 그것에 의해, 누설전류의 감소가 가능하므로 반도체소자의 대기전력을 감소하여 전체적인 시스템의 전력소모 및 발열을 개선할 수 있는 동시에, 출력전류의 증가가 가능하므로 반도체소자의 속도를 개선할 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법에 관한 것이다. In addition, the present invention, as described above, in order to solve the problems of nanosheet semiconductor devices of the prior art, which had limitations that could not control the leakage current existing in the substrate, Si-substrate, STI (Shallow Trench Isolation) , SON (Silicon- By applying the On-Nothing technique to include a defect layer formed inside the Si substrate, leakage current can be suppressed and output performance improved by the defect layer inserted inside the substrate. , Leakage current can be reduced, so the standby power of semiconductor devices can be reduced to improve power consumption and heat generation of the overall system, and output current can be increased, so the speed of semiconductor devices can be improved. It relates to nanosheet semiconductor devices and their manufacturing methods for reduction and improvement of output performance.

최근, 반도체 기술이 발전함에 따라 반도체소자의 소형화가 이루어지고 있으며, 그에 따라 칩의 집적도가 향상되고 속도도 빨라지고 있으나, 반도체소자의 소형화가 진행될수록 이른바 단채널효과(short-channel effect)가 심해지는 현상이 발생하게 되는 단점이 있다. Recently, as semiconductor technology has developed, semiconductor devices have been miniaturized, and chip integration has improved and speed has increased accordingly. However, as semiconductor devices are miniaturized, the so-called short-channel effect is becoming more severe. There is a downside to this phenomenon occurring.

더 상세하게는, 단채널효과란, 반도체소자의 소형화로 인해 채널길이가 점점 더 짧아짐에 따라 누설전류(off-state current, IOFF)의 양이 증가하여 소자의 OFF 과정에서 전기적으로 완전히 OFF 되지 못하고 전류가 흐르게 되는 현상을 의미한다. More specifically, the short-channel effect refers to the fact that as the channel length becomes shorter due to miniaturization of semiconductor devices, the amount of leakage current (off-state current, I OFF ) increases, preventing the device from being completely turned off electrically during the turn-off process. This refers to the phenomenon in which current flows without stopping.

또한, 이러한 누설전류의 증가는 반도체소자의 대기전력(static power)을 증가시키고 발열을 유발하여 전체적인 시스템의 배터리 소모 증가 및 반도체칩의 수명저하 등과 같은 다양한 문제를 야기하게 된다. In addition, this increase in leakage current increases the static power of the semiconductor device and causes heat generation, causing various problems such as increased battery consumption of the overall system and reduced lifespan of the semiconductor chip.

아울러, 상기한 바와 같은 누설전류 문제를 해결하기 위해, 종래, 기존의 2차원 구조의 플래너(planar) FET를 개선하여 3차원 구조를 가지는 FinFET(Fin Field-Effect Transistor)이 제시된 바 있다. In addition, in order to solve the leakage current problem as described above, a FinFET (Fin Field-Effect Transistor) with a three-dimensional structure has been proposed by improving the existing two-dimensional planar FET.

즉, FinFET은 게이트 통제력(gate controllability)이 개선되어 단채널효과를 효과적으로 억제할 수 있도록 구성되는 것이나, 최근, 3나노 또는 2나노 등과 같이 반도체소자의 소형화가 극단적인 수준으로 진행됨에 따라 기존의 FinFET으로는 더 이상 단채널효과의 개선이 어려운 한계에 직면하였다. In other words, FinFET is configured to effectively suppress short-channel effects with improved gate controllability, but recently, as the miniaturization of semiconductor devices has progressed to an extreme level, such as 3-nano or 2-nano, the existing FinFET We are faced with a limitation where it is no longer possible to improve the single-channel effect.

이에, 종래, 기존의 FinFET을 대신하여 단채널효과를 방지하기 위한 새로운 구조의 반도체소자로서 나노시트 반도체소자(nanosheet FET)가 제시되었으며, 최근에는, 이러한 나노시트 반도체소자의 성능을 향상시키기 위한 연구가 활발히 이루어지고 있다. Accordingly, a nanosheet semiconductor device (nanosheet FET) has been proposed as a semiconductor device with a new structure to prevent the short-channel effect instead of the existing FinFET, and recently, research has been conducted to improve the performance of such nanosheet semiconductor devices. is being actively carried out.

여기서, 상기한 바와 같은 나노시트 반도체소자의 성능을 향상시키기 위한 장치 및 방법에 대한 종래기술의 예로는, 먼저, 예를 들면, 한국 등록특허공보 제10-2201432호에 제시된 바와 같은 "수평 나노시트 전계 효과 트랜지스터 및 그 제조 방법"이 있다. Here, examples of prior art for devices and methods for improving the performance of nanosheet semiconductor devices as described above include, for example, “horizontal nanosheets” as presented in Korean Patent Publication No. 10-2201432. “Field effect transistor and method of manufacturing same”.

더 상세하게는, 상기한 한국 등록특허공보 제10-2201432호는, 소스 전극; 드레인 전극; 소스 전극과 드레인 전극 사이에 배치되는 게이트 전극; 소스 전극을 게이트 전극으로부터 분리시키는 제 1 스페이서; 드레인 전극을 게이트 전극으로부터 분리시키는 제 2 스페이서; 게이트 전극 아래에 배치되고 소스 전극과 드레인 전극 사이에서 연장되는 채널영역; 및 적어도 하나의 결정성 배리어 물질층을 포함하며, 상기 소스 및 드레인 전극은 각각 확장 영역을 포함하고, 소스 전극의 확장영역은 제 1 스페이서의 적어도 일부 아래에 배치되고 드레인 전극의 확장영역은 제 2 스페이서의 적어도 일부 아래에 배치되며, 상기 적어도 하나의 결정성 배리어 물질층은 소스 및 드레인 전극의 확장영역에서 제 1 두께를 가지고, 채널영역에서 제 1 두께보다 얇은 제 2 두께를 가지도록 구성됨으로써, 기생저항을 증가시키지 않으면서 기생 누설전류를 감소시켜 성능이 향상될 수 있도록 구성되는 수평나노시트(Horizontal Nanosheet ; HNS) 전계효과 트랜지스터(Field Effect Transistors ; FETs) 및 그 제조방법에 관한 것이다. More specifically, the above-mentioned Korean Patent Publication No. 10-2201432 includes a source electrode; drain electrode; A gate electrode disposed between the source electrode and the drain electrode; a first spacer separating the source electrode from the gate electrode; a second spacer separating the drain electrode from the gate electrode; a channel region disposed below the gate electrode and extending between the source electrode and the drain electrode; and at least one layer of crystalline barrier material, wherein the source and drain electrodes each include an extended area, wherein the extended area of the source electrode is disposed under at least a portion of the first spacer and the extended area of the drain electrode is disposed under the second spacer. disposed below at least a portion of the spacer, wherein the at least one layer of crystalline barrier material is configured to have a first thickness in the extended regions of the source and drain electrodes and a second thickness that is thinner than the first thickness in the channel region, This relates to Horizontal Nanosheet (HNS) Field Effect Transistors (FETs), which are configured to improve performance by reducing parasitic leakage current without increasing parasitic resistance, and their manufacturing method.

또한, 상기한 바와 같은 나노시트 반도체소자의 성능을 향상시키기 위한 장치 및 방법에 대한 종래기술의 다른 예로는, 예를 들면, 한국 등록특허공보 제10-2311155호에 제시된 바와 같은 "게이트-올-어라운드 나노시트 전계 효과 트랜지스터 및 그 제조 방법"이 있다. In addition, other examples of prior art for devices and methods for improving the performance of nanosheet semiconductor devices as described above include, for example, "gate-all- “Around nanosheet field effect transistor and method of manufacturing the same.”

더 상세하게는, 상기한 한국 등록특허공보 제10-2311155호는, 기판 상에 교대로 배열된 채널층 및 비균일 희생영역을 포함하는 스택을 형성하는 것을 포함하고, 각각의 비균일 희생영역은 상부 희생층, 중간 희생층 및 하부 희생층을 포함하며, 상부 희생층 및 하부 희생층은 제 1 식각률로 식각되고, 중간 희생층은 제 1 식각률보다 큰 제 2 식각률로 식각되는 것에 의해, 저전압 및 고성능의 게이트-올-어라운드(Gate-all-around ; GAA) 나노시트(nanosheet ; NS) 전계효과 트랜지스터(FET)를 제조할 수 있도록 구성되는 게이트-올-어라운드 나노시트 전계효과 트랜지스터 제조방법에 관한 것이다. More specifically, the above-mentioned Korean Patent Publication No. 10-2311155 includes forming a stack including channel layers and non-uniform sacrificial regions arranged alternately on a substrate, and each non-uniform sacrificial region is A low voltage and A method of manufacturing a gate-all-around nanosheet field effect transistor, which is configured to manufacture a high-performance gate-all-around (GAA) nanosheet (NS) field effect transistor (FET) will be.

상기한 바와 같이, 종래, 나노시트 반도체소자의 성능을 향상시키기 위해 다양한 장치 및 방법들이 제시된 바 있으나, 상기한 바와 같은 종래기술의 내용들은 다음과 같은 한계가 있는 것이었다. As mentioned above, various devices and methods have been proposed to improve the performance of nanosheet semiconductor devices, but the contents of the prior art as described above have the following limitations.

즉, 상기한 바와 같이, 나노시트 반도체소자는 게이트전극이 채널(channel)의 모든 면(4면)을 감싸고 있는 게이트-올-어라운드(GAA) 형태로 구성되어 있음으로 인해 기존의 FinFET 대비 더 우수한 게이트 통제력을 가지며, 일반적으로, 나노시트 반도체소자는 3개 이상의 적층되어 있는 채널을 포함하여 구성되어 있다. In other words, as mentioned above, the nanosheet semiconductor device is superior to the existing FinFET because it is composed of a gate-all-around (GAA) form in which the gate electrode surrounds all surfaces (4 sides) of the channel. It has gate control, and generally, nanosheet semiconductor devices include three or more stacked channels.

그러나 상기한 바와 같은 종래기술의 나노시트 반도체소자는, 가장 아래층에 위치한 1층의 채널은 GAA 구조의 소자가 아닌 2차원 소자인 플래너(planar) 구조를 가질 수 밖에 없으며, 그로 인해, 기존의 FinFET 구조와 마찬가지로 기판에서 존재하는 누설전류를 여전히 통제 불가능한 한계가 있는 것이었다. However, in the nanosheet semiconductor device of the prior art as described above, the channel of the first layer located in the lowest layer has no choice but to have a planar structure, which is a two-dimensional device rather than a GAA structure device, and as a result, the existing FinFET As with the structure, there were still limitations in controlling the leakage current existing in the board.

여기서, 실리콘 웨이퍼(silicon wafer) 내부에 국부적인 결함층(defect layer)을 형성한 SON(Silicon-On-Nothing) 구조를 적용하면, OFF 상태에서의 누설전류를 개선하는 것에 의해 반도체소자의 대기전력을 감소하여 전체적인 시스템의 전력소모 및 발열을 개선하는 동시에, ON 상태에서의 출력전류를 증가시켜 반도체소자의 속도를 증가시킬 수 있을 것으로 기대되나, 아직까지 SON 구조를 적용한 나노시트 반도체소자나 그러한 나노시트 반도체소자의 제조방법은 제시되지 못하고 있는 실정이다. Here, by applying the SON (Silicon-On-Nothing) structure, which forms a localized defect layer inside the silicon wafer, the standby power of the semiconductor device is reduced by improving the leakage current in the OFF state. It is expected that it will be possible to improve the power consumption and heat generation of the overall system by reducing the The manufacturing method of sheet semiconductor devices has not been proposed.

따라서 상기한 바와 같이 기판에서 존재하는 누설전류를 여전히 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 한계를 해결하기 위하여는, 기존의 나노시트 반도체 소자에 SON 구조를 적용하여 실리콘(Si) 기판 내부에 국부적인 결함층을 형성함으로써, OFF 상태에서의 누설전류를 개선하는 동시에 ON 상태에서의 출력전류를 증가시킬 수 있도록 구성되는 새로운 구성의 나노시트 반도체소자 및 그 제조방법을 제시하는 것이 바람직하나, 아직까지 그러한 요구를 모두 만족시키는 장치나 방법은 제시되지 못하고 있는 실정이다. Therefore, in order to solve the limitations of the nanosheet semiconductor devices of the prior art, which still had limitations in controlling the leakage current existing in the substrate as described above, the SON structure was applied to the existing nanosheet semiconductor device to form a silicon (Si) substrate. It is desirable to present a nanosheet semiconductor device with a new configuration and a manufacturing method thereof that can improve the leakage current in the OFF state and increase the output current in the ON state by forming a localized defect layer inside. , a device or method that satisfies all such requirements has not yet been proposed.

한국 등록특허공보 제10-2201432호 (2021.01.14.)Korean Patent Publication No. 10-2201432 (2021.01.14.) 한국 등록특허공보 제10-2311155호 (2021.10.12.)Korean Patent Publication No. 10-2311155 (2021.10.12.)

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하고자 하는 것으로, 따라서 본 발명의 목적은, 최근, 반도체소자의 소형화에 따라 기존의 FinFET(Fin Field-Effect Transistor)을 대신하여 단채널효과(short-channel effect)를 방지하기 위한 새로운 구조의 나노시트(nanosheet) 반도체소자가 제시되었으나, 이 또한 가장 아래층에 위치한 1층의 채널이 2차원 소자인 플래너(planar) 구조로 구성됨으로 인해 기판에서 존재하는 누설전류를 여전히 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 문제점을 해결하기 위해, 실리콘 웨이퍼(silicon wafer) 내부에 국부적인 결함층(defect layer)을 형성한 Silicon-On-Nothing(SON) 구조를 적용함으로써, OFF 상태에서의 누설전류를 개선하는 동시에 ON 상태에서의 출력전류를 증가시킬 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법을 제시하고자 하는 것이다. The present invention seeks to solve the problems of the prior art as described above. Therefore, the purpose of the present invention is to replace the existing FinFET (Fin Field-Effect Transistor) with the recent miniaturization of semiconductor devices. A nanosheet semiconductor device with a new structure has been proposed to prevent -channel effect), but this also has a planar structure in which the channel of the first layer, located in the lowest layer, is a two-dimensional device, thereby reducing the amount of energy present in the substrate. To solve the problems of nanosheet semiconductor devices in the prior art, which still had limitations in controlling leakage current, Silicon-On-Nothing (SON), which forms a localized defect layer inside a silicon wafer, By applying the structure, the aim is to present a nanosheet semiconductor device and a manufacturing method for reducing power consumption and improving output performance, which are configured to improve leakage current in the OFF state and increase output current in the ON state at the same time. .

또한, 본 발명의 다른 목적은, 상기한 바와 같이 기판에서 존재하는 누설전류를 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 문제점을 해결하기 위해, Si 기판(Si-substrate), STI(Shallow Trench Isolation), 게이트(gate), 소스(source), 드레인(drain), 나노시트(nanosheets) 및 게이트 유전체(gate dielectric)가 각각 적층되어 구성되는 기존의 나노시트 반도체소자(nanosheet FET) 구조에 SON(Silicon-On-Nothing) 기법을 적용하여 Si 기판 내부에 형성되는 결함층(defect layer)을 포함하여 구성됨으로써, 기판 내부에 삽입된 결함층에 의해 누설전류가 억제되고 출력성능이 개선될 수 있으며, 그것에 의해, 누설전류의 감소가 가능하므로 반도체소자의 대기전력을 감소하여 전체적인 시스템의 전력소모 및 발열을 개선할 수 있는 동시에, 출력전류의 증가가 가능하므로 반도체소자의 속도를 개선할 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법을 제시하고자 하는 것이다. In addition, another object of the present invention is to solve the problems of nanosheet semiconductor devices of the prior art, which had limitations that made it impossible to control the leakage current existing in the substrate, as described above, by using a Si-substrate (Si-substrate), STI (Shallow SON is based on the existing nanosheet semiconductor device (nanosheet FET) structure, which is composed of stacked trench isolation, gate, source, drain, nanosheets, and gate dielectric, respectively. By applying the (Silicon-On-Nothing) technique to include a defect layer formed inside the Si substrate, leakage current can be suppressed and output performance improved by the defect layer inserted inside the substrate. , thereby, it is possible to reduce the leakage current, thereby reducing the standby power of the semiconductor device, thereby improving the power consumption and heat generation of the overall system, and at the same time, it is possible to increase the output current, thus improving the speed of the semiconductor device. The purpose is to present a nanosheet semiconductor device and its manufacturing method to reduce power consumption and improve output performance.

상기한 바와 같은 목적을 달성하기 위해, 본 발명에 따르면, 기판(substrate), STI(Shallow Trench Isolation), 소스(source) 단자, 게이트(gate) 단자, 드레인(drain) 단자, 나노시트(nanosheet) 및 게이트 유전체(gate dielectric)를 포함하여 이루어지는 나노시트 반도체소자(nanosheet FET)의 누설전류 및 출력성능이 개선될 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자에 있어서, 상기 나노시트 반도체소자는, 상기 나노시트 반도체소자에 SON(Silicon-On-Nothing) 구조를 적용하여 상기 기판 내부에 형성되는 결함층(defect layer)을 포함하여 구성됨으로써, 상기 기판 내부에 형성된 상기 결함층에 의해 OFF 상태에서의 누설전류가 감소되는 동시에, ON 상태에서의 출력전류가 증가될 수 있도록 구성되는 것을 특징으로 하는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자가 제공된다. In order to achieve the above-described object, according to the present invention, a substrate, STI (Shallow Trench Isolation), source terminal, gate terminal, drain terminal, nanosheet and a nanosheet semiconductor device for reducing power consumption and improving output performance, which is configured to improve leakage current and output performance of a nanosheet semiconductor device (nanosheet FET) including a gate dielectric, The sheet semiconductor device is composed of a defect layer formed inside the substrate by applying a SON (Silicon-On-Nothing) structure to the nanosheet semiconductor device, so that the defect layer formed inside the substrate A nanosheet semiconductor device for reducing power consumption and improving output performance is provided, which is configured to reduce leakage current in the OFF state and increase output current in the ON state.

여기서, 상기 나노시트 반도체소자는, 두 장의 웨이퍼(wafer 1, wafer 2)를 각각 준비하는 처리가 수행되는 웨이퍼 준비단계; 상기 웨이퍼 준비단계에서 준비된 웨이퍼 중 하나의 웨이퍼(wafer 2)에 식각을 위한 마스크(mask)와 하드마스크(hard mask)를 도포한 후, UV를 이용하여 식각공정을 행하는 처리가 수행되는 식각단계; 상기 식각단계의 식각공정 후 상기 하드마스크를 제거한 다음 이물질을 제거하기 위한 클리닝(cleaning) 처리가 수행되는 클리닝단계; 상기 클리닝 단계의 클리닝 처리 후 식각이 이루어진 상기 웨이퍼(wafer 2)를 다른 웨이퍼(wafer 1)와 접합하는(bondig) 처리가 수행되는 웨이퍼 접합단계; 및 각각의 단자 위치에 맞추어 접합된 웨이퍼를 커팅(cutting)한 후 CMP(Chemical Mechanical Polishing) 공정을 통해 연마(polishing)하는 처리가 수행되는 평탄화단계를 포함하는 처리과정을 통하여 상기 기판 내부에 상기 결함층을 형성하도록 구성되는 것을 특징으로 한다. Here, the nanosheet semiconductor device includes a wafer preparation step in which a process of preparing two wafers (wafer 1 and wafer 2) is performed; An etching step in which a mask and a hard mask for etching are applied to one of the wafers prepared in the wafer preparation step (wafer 2), and then an etching process is performed using UV; A cleaning step in which the hard mask is removed after the etching process of the etching step and then a cleaning process is performed to remove foreign substances; A wafer bonding step in which a bonding process is performed to bond the etched wafer (wafer 2) to another wafer (wafer 1) after the cleaning process of the cleaning step; and a planarization step in which the bonded wafer is cut according to each terminal position and then polished through a CMP (Chemical Mechanical Polishing) process to form the defects inside the substrate. It is characterized in that it is configured to form a layer.

또한, 상기 식각단계는, 습식 식각공정(wet etching)과 건식 식각공정(dry etching) 중 하나의 방법을 이용하여 상기 식각공정이 이루어지도록 구성되는 것을 특징으로 한다. In addition, the etching step is characterized in that the etching process is performed using one of a wet etching process and a dry etching process.

아울러, 상기 결함층은, 5nｍ 내지 250nm 사이의 크기로 형성되도록 구성되는 것을 특징으로 한다. In addition, the defect layer is characterized in that it is formed to have a size between 5 nm and 250 nm.

또는, 상기 결함층은, 상기 기판의 표면으로부터 5nm ~ 250nm 아래의 위치에 1nm ~ 100nm의 크기로 형성되도록 구성되는 것을 특징으로 한다. Alternatively, the defect layer may be formed to have a size of 1 nm to 100 nm at a location 5 nm to 250 nm below the surface of the substrate.

더욱이, 본 발명에 따르면, 상기에 기재된 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자를 포함하여 구성되는 것을 특징으로 하는 전자장치가 제공된다. Furthermore, according to the present invention, an electronic device is provided, characterized in that it includes the nanosheet semiconductor device for reducing power consumption and improving output performance as described above.

또한, 본 발명에 따르면, 누설전류 및 출력성능이 개선될 수 있도록 구성되는 나노시트 반도체소자의 제조방법에 있어서, 나노시트 반도체소자에 SON(Silicon-On-Nothing) 구조를 적용하여 기판 내부에 결함층을 형성하는 처리가 수행되는 기판제작단계; 및 상기 기판제작단계에서 제작된 기판을 이용하여, STI, 소스 단자, 게이트 단자, 드레인 단자, 나노시트 및 게이트 유전체를 각각 형성하여 나노시트 반도체소자를 제조하는 처리가 수행되는 소자제작단계를 포함하여 포함하여 구성되는 것을 특징으로 하는 나노시트 반도체소자의 제조방법이 제공된다. In addition, according to the present invention, in the method of manufacturing a nanosheet semiconductor device configured to improve leakage current and output performance, a SON (Silicon-On-Nothing) structure is applied to the nanosheet semiconductor device to prevent defects inside the substrate. A substrate manufacturing step in which processing to form a layer is performed; And a device manufacturing step in which a process of manufacturing a nanosheet semiconductor device is performed by forming an STI, a source terminal, a gate terminal, a drain terminal, a nanosheet, and a gate dielectric, respectively, using the substrate manufactured in the substrate manufacturing step. A method for manufacturing a nanosheet semiconductor device comprising:

여기서, 상기 기판제작단계는, 두 장의 웨이퍼(wafer 1, wafer 2)를 각각 준비하는 처리가 수행되는 웨이퍼 준비단계; 상기 웨이퍼 준비단계에서 준비된 웨이퍼 중 하나의 웨이퍼(wafer 2)에 식각을 위한 마스크와 하드마스크를 도포한 후, UV를 이용하여 식각공정을 행하는 처리가 수행되는 식각단계; 상기 식각단계의 식각공정 후 상기 하드마스크를 제거한 다음 이물질을 제거하기 위한 클리닝 처리가 수행되는 클리닝단계; 상기 클리닝 단계의 클리닝 처리 후 식각이 이루어진 상기 웨이퍼(wafer 2)를 다른 웨이퍼(wafer 1)와 접합하는 처리가 수행되는 웨이퍼 접합단계; 및 각각의 단자 위치에 맞추어 접합된 웨이퍼를 커팅한 후 CMP 공정을 통해 연마하는 처리가 수행되는 평탄화단계를 포함하여 구성되는 것을 특징으로 한다. Here, the substrate manufacturing step includes a wafer preparation step in which a process of preparing two wafers (wafer 1 and wafer 2) is performed; An etching step in which a mask and a hard mask for etching are applied to one of the wafers (wafer 2) prepared in the wafer preparation step, and then an etching process is performed using UV; A cleaning step in which the hard mask is removed after the etching process of the etching step and then a cleaning process is performed to remove foreign substances; A wafer bonding step in which a process of bonding the etched wafer (wafer 2) to another wafer (wafer 1) is performed after the cleaning process of the cleaning step; And a planarization step in which the bonded wafer is cut according to each terminal position and then polished through a CMP process.

아울러, 상기 식각단계는, 습식 식각공정과 건식 식각공정 중 하나의 방법을 이용하여 상기 식각공정이 이루어지도록 구성되는 것을 특징으로 한다. In addition, the etching step is characterized in that the etching process is performed using one of a wet etching process and a dry etching process.

더욱이, 상기 결함층은, 5nｍ 내지 250nm 사이의 크기로 형성되도록 구성되는 것을 특징으로 한다. Moreover, the defect layer is characterized in that it is formed to have a size between 5 nm and 250 nm.

또는, 상기 결함층은, 상기 기판의 표면으로부터 5nm ~ 250nm 아래의 위치에 1nm ~ 100nm의 크기로 형성되도록 구성되는 것을 특징으로 한다. Alternatively, the defect layer may be formed to have a size of 1 nm to 100 nm at a location 5 nm to 250 nm below the surface of the substrate.

상기한 바와 같이, 본 발명에 따르면, Si 기판, STI, 게이트, 소스, 드레인, 나노시트 및 게이트 유전체가 각각 적층되어 구성되는 기존의 나노시트 반도체소자 구조에 SON 기법을 적용하여 Si 기판 내부에 형성되는 결함층을 포함하여 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법이 제공됨으로써, 기판 내부에 삽입된 결함층에 의해 누설전류가 억제되고 출력성능이 개선될 수 있으며, 그것에 의해, 누설전류의 감소가 가능하므로 반도체소자의 대기전력을 감소하여 전체적인 시스템의 전력소모 및 발열을 개선할 수 있는 동시에, 출력전류의 증가가 가능하므로 반도체소자의 속도를 개선할 수 있다. As described above, according to the present invention, the SON technique is applied to the existing nanosheet semiconductor device structure, which is composed of a Si substrate, STI, gate, source, drain, nanosheet, and gate dielectric, respectively, and formed inside the Si substrate. By providing a nanosheet semiconductor device that includes a defect layer to reduce power consumption and improve output performance and a manufacturing method thereof, leakage current can be suppressed and output performance improved by the defect layer inserted inside the substrate. , thereby, it is possible to reduce the leakage current, thereby reducing the standby power of the semiconductor device, thereby improving the power consumption and heat generation of the overall system, and at the same time, it is possible to increase the output current, thereby improving the speed of the semiconductor device.

또한, 본 발명에 따르면, 상기한 바와 같이 실리콘 웨이퍼 내부에 국부적인 결함층을 형성한 SON 구조를 적용하여 OFF 상태에서의 누설전류를 개선하는 동시에 ON 상태에서의 출력전류를 증가시킬 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법이 제공됨으로써, 최근, 반도체소자의 소형화에 따라 기존의 FinFET을 대신하여 단채널효과를 방지하기 위한 새로운 구조의 나노시트 반도체소자가 제시되었으나, 이 또한 가장 아래층에 위치한 1층의 채널이 2차원 소자인 플래너 구조로 구성됨으로 인해 기판에서 존재하는 누설전류를 여전히 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 문제점을 해결할 수 있다. In addition, according to the present invention, as described above, by applying a SON structure in which a localized defect layer is formed inside the silicon wafer, the leakage current in the OFF state is improved and the output current in the ON state is increased. Nanosheet semiconductor devices and their manufacturing methods have been provided to reduce power consumption and improve output performance. Recently, with the miniaturization of semiconductor devices, nanosheet semiconductor devices with a new structure to prevent short-channel effects have been developed to replace the existing FinFET. However, this can also solve the problem of nanosheet semiconductor devices in the prior art, which had a limitation in that the leakage current existing in the substrate could not be controlled because the channel of the first layer located in the lowest layer was composed of a planar structure, which is a two-dimensional device. .

도 1은 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자의 전체적인 구성을 개략적으로 나타내는 도면이다.
도 2는 도 1에 나타낸 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자의 z축에 대한 단면도를 나타내는 도면이다.
도 3은 도 1에 나타낸 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자의 y축에 대한 단면도를 각각 나타내는 도면이다.
도 4는 도 1에 나타낸 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자의 적층구조를 개략적으로 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자를 제조하기 위해 나노시트 반도체소자에 SON 구조를 적용하여 기판 내부에 결함층을 형성하는 처리과정을 개략적으로 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자의 성능을 시뮬레이션을 통해 검증한 결과를 나타내는 도면으로, 본 발명의 실시예에 따른 나노시트 반도체소자와 기존의 나노시트 반도체소자의 성능을 비교하여 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자의 성능을 시뮬레이션을 통해 검증한 결과를 나타내는 도면으로, 결함층의 폭과 높이에 따른 성능 변화를 분석한 결과를 나타낸 도면이다. Figure 1 is a diagram schematically showing the overall configuration of a nanosheet semiconductor device for reducing power consumption and improving output performance according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view along the z-axis of a nanosheet semiconductor device for reducing power consumption and improving output performance according to an embodiment of the present invention shown in FIG. 1.
FIG. 3 is a cross-sectional view along the y-axis of a nanosheet semiconductor device for reducing power consumption and improving output performance according to an embodiment of the present invention shown in FIG. 1.
FIG. 4 is a diagram schematically showing a stacked structure of a nanosheet semiconductor device for reducing power consumption and improving output performance according to an embodiment of the present invention shown in FIG. 1.
Figure 5 schematically shows the process of forming a defect layer inside a substrate by applying a SON structure to a nanosheet semiconductor device to manufacture a nanosheet semiconductor device for reducing power consumption and improving output performance according to an embodiment of the present invention. This is a drawing that represents.
Figure 6 is a diagram showing the results of verifying through simulation the performance of a nanosheet semiconductor device for reducing power consumption and improving output performance according to an embodiment of the present invention, and comparing the nanosheet semiconductor device according to an embodiment of the present invention and the existing This is a diagram comparing the performance of nanosheet semiconductor devices.
Figure 7 is a diagram showing the results of verifying through simulation the performance of a nanosheet semiconductor device for reducing power consumption and improving output performance according to an embodiment of the present invention, analyzing performance changes according to the width and height of the defect layer. This is a drawing showing the results.

이하, 첨부된 도면을 참조하여, 본 발명에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법의 구체적인 실시예에 대하여 설명한다. Hereinafter, with reference to the attached drawings, specific embodiments of a nanosheet semiconductor device and a manufacturing method thereof for reducing power consumption and improving output performance according to the present invention will be described.

여기서, 이하에 설명하는 내용은 본 발명을 실시하기 위한 하나의 실시예일 뿐이며, 본 발명은 이하에 설명하는 실시예의 내용으로만 한정되는 것은 아니라는 사실에 유념해야 한다. Here, it should be noted that the content described below is only one embodiment for carrying out the present invention, and the present invention is not limited to the content of the embodiment described below.

또한, 이하의 본 발명의 실시예에 대한 설명에 있어서, 종래기술의 내용과 동일 또는 유사하거나 당업자의 수준에서 용이하게 이해하고 실시할 수 있다고 판단되는 부분에 대하여는, 설명을 간략히 하기 위해 그 상세한 설명을 생략하였음에 유념해야 한다. In addition, in the description of the embodiments of the present invention below, parts that are the same or similar to the contents of the prior art or that are judged to be easily understood and implemented at the level of those skilled in the art will be described in detail to simplify the explanation. It should be noted that was omitted.

즉, 본 발명은, 후술하는 바와 같이, 최근, 반도체소자의 소형화에 따라 기존의 FinFET(Fin Field-Effect Transistor)을 대신하여 단채널효과(short-channel effect)를 방지하기 위한 새로운 구조의 나노시트(nanosheet) 반도체소자가 제시되었으나, 이 또한 가장 아래층에 위치한 1층의 채널이 2차원 소자인 플래너(planar) 구조로 구성됨으로 인해 기판에서 존재하는 누설전류를 여전히 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 문제점을 해결하기 위해, 실리콘 웨이퍼(silicon wafer) 내부에 국부적인 결함층(defect layer)을 형성한 SON(Silicon-On-Nothing) 구조를 적용함으로써, OFF 상태에서의 누설전류를 개선하는 동시에 ON 상태에서의 출력전류를 증가시킬 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법에 관한 것이다. That is, as will be described later, the present invention is a nanosheet with a new structure to prevent the short-channel effect in place of the existing Fin Field-Effect Transistor (FinFET) in accordance with the recent miniaturization of semiconductor devices. A (nanosheet) semiconductor device was proposed, but this also had the limitation of not being able to control the leakage current existing in the substrate because the channel of the first layer located in the lowest layer was composed of a planar structure, which is a two-dimensional device. To solve the problems of sheet semiconductor devices, the leakage current in the OFF state is improved by applying the SON (Silicon-On-Nothing) structure, which forms a localized defect layer inside the silicon wafer. It relates to a nanosheet semiconductor device for reducing power consumption and improving output performance, which is configured to increase output current in the ON state at the same time, and a method for manufacturing the same.

아울러, 본 발명은, 후술하는 바와 같이, Si 기판(Si-substrate), STI(Shallow Trench Isolation), 게이트(gate), 소스(source), 드레인(drain), 나노시트(nanosheets) 및 게이트 유전체(gate dielectric)가 각각 적층되어 구성되는 기존의 나노시트 반도체소자(nanosheet FET) 구조에 SON(Silicon-On-Nothing) 기법을 적용하여 Si 기판 내부에 형성되는 결함층(defect layer)을 포함하여 구성됨으로써, 기판 내부에 삽입된 결함층에 의해 누설전류가 억제되고 출력성능이 개선될 수 있으며, 그것에 의해, 누설전류의 감소가 가능하므로 반도체소자의 대기전력을 감소하여 전체적인 시스템의 전력소모 및 발열을 개선할 수 있는 동시에, 출력전류의 증가가 가능하므로 반도체소자의 속도를 개선할 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법에 관한 것이다. In addition, as will be described later, the present invention includes a Si-substrate, STI (Shallow Trench Isolation), gate, source, drain, nanosheets, and gate dielectric ( By applying the SON (Silicon-On-Nothing) technique to the existing nanosheet semiconductor device (nanosheet FET) structure, which is composed of gate dielectrics, each stacked, it includes a defect layer formed inside the Si substrate. , Leakage current can be suppressed and output performance can be improved by the defect layer inserted inside the substrate. As a result, leakage current can be reduced, thereby reducing standby power of semiconductor devices and improving power consumption and heat generation of the overall system. It relates to a nanosheet semiconductor device for reducing power consumption and improving output performance, which is configured to improve the speed of the semiconductor device by enabling an increase in output current at the same time, and a method of manufacturing the same.

계속해서, 도면을 참조하여, 본 발명에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법의 구체적인 내용에 대하여 설명한다. Continuing, with reference to the drawings, specific details of the nanosheet semiconductor device and its manufacturing method for reducing power consumption and improving output performance according to the present invention will be described.

더 상세하게는, 먼저, 도 1 내지 도 3을 참조하면, 도 1은 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 전체적인 구성을 개략적으로 나타내는 블록도이고, 도 2 및 도 3은 도 1에 나타낸 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 z축 및 y축에 대한 단면도를 각각 나타내는 도면이다. More specifically, first, referring to FIGS. 1 to 3, FIG. 1 is a block schematically showing the overall configuration of the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention. 2 and 3 are cross-sectional views of the z-axis and y-axis of the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention shown in FIG. 1, respectively. .

도 1 내지 도 3에 나타낸 바와 같이, 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)는, 크게 나누어, Si 기판(Si-substrate)(11), STI(Shallow Trench Isolation)(12), 소스(source) 단자(13), 게이트(gate) 단자(14), 드레인(drain) 단자(15), 나노시트(nanosheets)(16), 게이트 유전체(gate dielectric) 및 Si 기판 내부에 형성되는 결함층(defect layer)(17)을 포함하여 구성될 수 있다. As shown in Figures 1 to 3, the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention is roughly divided into a Si-substrate 11 and an STI. (Shallow Trench Isolation) (12), source terminal (13), gate terminal (14), drain terminal (15), nanosheets (16), gate dielectric ) and a defect layer 17 formed inside the Si substrate.

여기서, 도 1 내지 도 4에 나타낸 본 발명의 실시예에서는, 설명의 편의상 게이트 유전체가 도시되어 있지 아니함에 유념해야 한다. Here, it should be noted that in the embodiments of the present invention shown in FIGS. 1 to 4, the gate dielectric is not shown for convenience of explanation.

즉, 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)는, 도 1에 나타낸 바와 같이, Si 기판(11), STI(12), 소스 단자(13), 게이트 단자(14), 드레인 단자(15), 나노시트(16) 및 게이트 유전체를 포함하여 구성되는 점에 있어서는 기존의 나노시트 반도체소자들의 구조와 유사하다고 할 수 있다. That is, the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention includes a Si substrate 11, an STI 12, and a source terminal 13, as shown in FIG. 1. , it can be said to be similar to the structure of existing nanosheet semiconductor devices in that it is composed of a gate terminal 14, a drain terminal 15, a nanosheet 16, and a gate dielectric.

그러나 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)는, 도 2 및 도 3에 나타낸 바와 같이, Si 기판(11) 내부에 형성되는 결함층(17)을 포함하여 구성되며, 이와 같이 기판(11) 내부에 삽입된 결함층(17)에 의해 반도체소자(10)의 누설전류가 억제되고 출력성능이 개선될 수 있도록 구성되는 점이 다르다. However, the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention has a defect layer 17 formed inside the Si substrate 11, as shown in FIGS. 2 and 3. It is configured to include, and is different in that it is configured to suppress leakage current of the semiconductor device 10 and improve output performance by the defect layer 17 inserted inside the substrate 11.

여기서, 이러한 결함층(17)은 최소 5nm에서 최대 250nm의 크기로 제작될 수 있고, 바람직하게는, 1nm ~ 100nm의 크기(높이)로 형성될 수 있으며, 결함층(17)의 위치는 웨이퍼, 즉, 기판(11)의 표면으로부터 5nm ~ 250nm 아래에 위치되도록(중간점 기준) 형성될 수 있고, 이러한 결함층(17)의 구체적인 제조방법에 대하여는 후술한다. Here, the defect layer 17 can be manufactured in a size from a minimum of 5 nm to a maximum of 250 nm, and preferably, can be formed in a size (height) of 1 nm to 100 nm, and the position of the defect layer 17 is on the wafer, That is, it can be formed to be located 5 nm to 250 nm below the surface of the substrate 11 (based on the midpoint), and a specific manufacturing method of the defect layer 17 will be described later.

더 상세하게는, 도 4를 참조하면, 도 4는 도 1에 나타낸 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 적층구조를 개략적으로 나타내는 도면이다. More specifically, referring to FIG. 4, FIG. 4 is a diagram schematically showing the stacked structure of the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention shown in FIG. 1. .

또한, 도 4에 있어서, 도 4a는 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 전체적인 구조를 개략적으로 나타내는 도면이고, 도 4b 및 도 4c는 각각 z축과 y축 방양에 대한 단면도를 개략적으로 나타내는 도면이다. In addition, in Figure 4, Figure 4a is a diagram schematically showing the overall structure of the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention, and Figures 4b and 4c are respectively This is a diagram schematically showing a cross-sectional view of the z-axis and y-axis.

도 4에 나타낸 바와 같이, 기존의 나노시트 반도체소자에 SON(Silicon-On-Nothing) 구조를 적용하여 기판 내부에 결함층을 형성함으로써, OFF 상태에서의 누설전류 개선과 함께 ON 상태에서의 출력전류를 증가시킬 수 있게 된다. As shown in Figure 4, by applying the SON (Silicon-On-Nothing) structure to the existing nanosheet semiconductor device to form a defect layer inside the substrate, the leakage current in the OFF state is improved and the output current in the ON state is improved. can be increased.

아울러, 상기한 바와 같은 SON 구조 및 SON 구조에 의해 OFF 상태에서의 누설전류가 개선되고 ON 상태에서의 출력전류가 증가되는 동작원리 등에 대한 보다 상세한 내용에 대하여는 종래기술의 내용 등을 통하여 당업자에게 자명한 사항이므로, 이에, 본 발명에서는, 설명을 간략히 하기 위해, 상기한 바와 같이 종래기술의 문헌 등을 통하여 당업자가 용이하게 이해하고 실시할 수 있는 내용에 대하여는 그 상세한 설명을 생략하였음에 유념해야 한다. In addition, more detailed information about the SON structure as described above and the operating principle by which the leakage current in the OFF state is improved and the output current in the ON state is increased by the SON structure will be apparent to those skilled in the art through the contents of the prior art. Therefore, in the present invention, in order to simplify the explanation, it should be noted that detailed description of content that can be easily understood and implemented by a person skilled in the art through prior art literature, etc., has been omitted as described above. .

계속해서, 도 5를 참조하면, 도 5는 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 제조방법을 개략적으로 나타내는 도면으로, 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을위한 나노시트 반도체소자(10)를 제조하기 위해 나노시트 반도체소자에 SON 구조를 적용하여 기판 내부에 결함층을 형성하는 처리과정을 개략적으로 나타내는 도면이다. Continuing with reference to FIG. 5, FIG. 5 is a diagram schematically showing a method of manufacturing a nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention. This is a diagram schematically showing the process of forming a defect layer inside the substrate by applying the SON structure to the nanosheet semiconductor device to manufacture the nanosheet semiconductor device 10 to reduce power consumption and improve output performance.

더 상세하게는, SON 구조를 적용하여 기판 내부에 결함층이 형성된 나노시트 반도체소자를 제조하기 위한 처리과정은, 먼저, 도 5a에 나타낸 바와 같이 웨이퍼 두 장(wafer 1, wafer 2)을 준비하고, 도 5b에 나타낸 바와 같이 한쪽의 웨이퍼(wafer 2)에 식각을 위한 마스크(mask)와 하드마스크(hard mask)를 도포한 후, 도 5c에 나타낸 바와 같이 UV를 이용하여 하드마스크를 먼저 녹인 다음, 마스크를 이용하여 식각공정이 수행된다. More specifically, the process for manufacturing a nanosheet semiconductor device with a defect layer formed inside the substrate by applying the SON structure is to first prepare two wafers (wafer 1 and wafer 2) as shown in Figure 5a. , as shown in Figure 5b, after applying a mask and hard mask for etching to one wafer (wafer 2), the hard mask is first melted using UV as shown in Figure 5c. , the etching process is performed using a mask.

여기서, 식각공정은 습식(wet etching)과 건식(dry etching) 모두 사용 가능하고, 식각공정 후 도 5d에 나타낸 바와 같이 하드마스크를 제거한 다음 클리닝(cleaning)을 수행하며, 이때, 특히, 결함층으로 형성되는 부분에 이물질이 유입되지 않도록 주의해야 한다. Here, both wet etching and dry etching can be used for the etching process, and after the etching process, as shown in FIG. 5D, the hard mask is removed and then cleaning is performed. In this case, in particular, the defect layer Care must be taken to prevent foreign substances from entering the forming area.

그 후, 도 5e에 나타낸 바와 같이 식각이 이루어진 웨이퍼(wafer 2)를 다른 웨이퍼(wafer 1)와 접합하고(bondig), 마지막으로, 도 5f에 나타낸 바와 같이 각각의 단자 위치를 고려하여 웨이퍼(wafer 1)를 커팅(cutting)한 후 CMP 공정을 통해 매끈하게 연마(polishing)하는 것에 의해 기판 내부에 결함층을 형성하는 처리가 수행되도록 구성될 수 있다. Afterwards, as shown in FIG. 5E, the etched wafer (wafer 2) is bonded to another wafer (wafer 1), and finally, as shown in FIG. 5F, the wafer (wafer) is bonded considering the positions of each terminal. 1) may be configured to form a defect layer inside the substrate by cutting and then smooth polishing through a CMP process.

이때, 상기한 결함층은, 상기한 바와 같이 최소 5nm에서 최대 250nm, 바람직하게는, 1nm ~ 100nm의 크기(높이)로 형성될 수 있고, 그 위치는 웨이퍼 표면으로부터 5nm ~ 250nm 아래의 위치(중간점 기준)에 형성될 수 있다. At this time, the defect layer may be formed to have a size (height) of at least 5 nm to a maximum of 250 nm, preferably 1 nm to 100 nm, as described above, and its location is 5 nm to 250 nm below the wafer surface (middle). can be formed on a point basis).

여기서, 상기한 바와 같이 하여 기판 내부에 결함층을 형성하는 과정 이외에 다른 부분은 기존의 나노시트 반도체 소자의 제조방법과 동일 내지 유사하게 하여 구성될 수 있으므로, 이에, 본 발명에서는, 설명을 간략히 하기 위해, 상기한 바와 같이 종래기술의 내용과 동일 내지 유사하게 하여 구성될 수 있는 내용에 대하여는 그 상세한 설명을 생략하였음에 유념해야 한다. Here, in addition to the process of forming a defect layer inside the substrate as described above, other parts may be configured in the same or similar manner to the existing nanosheet semiconductor device manufacturing method. Therefore, in the present invention, the description will be brief. For this reason, it should be noted that detailed description of content that may be configured identically or similarly to the content of the prior art has been omitted as described above.

따라서 상기한 바와 같이 기판 내부에 결함층을 형성하는 것에 의해 본 발명의 실시예에 따른 나노시트 반도체소자(10) 및 그 제조방법을 구현할 수 있으며, 그것에 의해, 나노시트 반도체소자에 SON 구조를 적용하여 누설전류를 억제하고 출력성능을 개선할 수 있다. Therefore, the nanosheet semiconductor device 10 and its manufacturing method according to an embodiment of the present invention can be implemented by forming a defect layer inside the substrate as described above, thereby applying the SON structure to the nanosheet semiconductor device. This can suppress leakage current and improve output performance.

계속해서, 상기한 바와 같이 하여 구성되는 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 실제 성능을 실험을 통해 검증한 내용에 대하여 설명한다. Continuing, the actual performance of the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention configured as described above will be described through experiments.

먼저, 도 6을 참조하면, 도 6은 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 성능을 시뮬레이션을 통해 검증한 결과를 나타내는 도면으로, 본 발명의 실시예에 따른 나노시트 반도체소자(10)와 기존의 나노시트 반도체소자의 성능을 비교하여 나타낸 도면이다. First, referring to FIG. 6, FIG. 6 is a diagram showing the results of verifying through simulation the performance of the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention. This is a diagram comparing the performance of the nanosheet semiconductor device 10 according to the embodiment and the existing nanosheet semiconductor device.

더 상세하게는, 도 6은 SON 구조가 있는 경우와 없는 경우에 대하여 각각 드레인 전류(Drain current)(ID)와 게이트 전압(Gate voltage)(VG)의 관계를 나타내는 ID-VG 그래프로서, 드레인 전류(ID)는 반도체 소자의 출력성능을 나타내는 것으로, 우측에서의 ION 값이 높을수록 우수한 출력성능을 의미하고 좌측에서의 IOFF 값이 낮을수록, 그리고 ON 과 OFF 상태의 기울기가 가파를수록 소자의 누설전류가 낮음을 의미한다. More specifically, Figure 6 is an ID-VG graph showing the relationship between drain current (ID) and gate voltage (VG) for the case with and without the SON structure, respectively, and the drain current (ID) represents the output performance of the semiconductor device. The higher the I ON value on the right side, the better the output performance, the lower the I OFF value on the left side, and the steeper the slope between the ON and OFF states, the better the device. This means that the leakage current is low.

시뮬레이션 결과, 도 6에 나타낸 바와 같이, 본 발명의 실시예에 따라 나노시트 반도체 소자에 SON 구조를 적용했을 경우 출력전류는 55%(VG = 1.0V 기준) 증가하였으며, 누설전류는 100% 감소(VG = -0.5V 기준)하였고, ON/OFF 기울기인 문턱전압 이하 스윙(subthreshold swing)은 24% 개선되었음을 확인할 수 있다. As a simulation result, as shown in Figure 6, when the SON structure was applied to the nanosheet semiconductor device according to the embodiment of the present invention, the output current increased by 55% (based on V G = 1.0V), and the leakage current decreased by 100%. (Based on V G = -0.5V), and it can be seen that the subthreshold swing, which is the ON/OFF slope, has been improved by 24%.

또한, 도 7을 참조하면, 도 7은 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자(10)의 성능을 시뮬레이션을 통해 검증한 결과를 나타내는 도면으로, 결함층(17)의 폭과 높이에 따른 성능 변화를 분석한 결과를 ID-VG 그래프로 나타낸 도면이다. In addition, referring to FIG. 7, FIG. 7 is a diagram showing the results of verifying through simulation the performance of the nanosheet semiconductor device 10 for reducing power consumption and improving output performance according to an embodiment of the present invention, and shows the defect layer This is a diagram showing the results of analyzing performance changes according to width and height in (17) as an ID-VG graph.

여기서, 도 7에 있어서, 도 7a 도 7b, 도 7c는 10진 스케일(demical scale)이고 도 7d 도 7e, 도 7f는 로그 스케일(log scale)이며, 도 7a와 도 7d는 결함층의 폭(width)을, 도 7b와 도 7e는 결함층의 높이(height)를, 도 7c와 도 7f는 결함층의 위치(position)를 변화시킨 시뮬레이션 결과를 각각 나타내고 있다. Here, in Figure 7, Figures 7a, 7b and 7c are in decimal scale, Figures 7d, 7e and 7f are in log scale, and Figures 7a and 7d are the width of the defective layer ( width), Figures 7b and 7e show the height of the defective layer, and Figures 7c and 7f show simulation results of changing the position of the defective layer, respectively.

도 7a 및 도 7d에 나타낸 바와 같이, 결함층의 폭(W)은 채널(channel) 이상의 크기부터 효과를 가지며 넓게 만들수록 효과가 좋아지는 것을 확인할 수 있고, 결함층의 높이(H)는, 도 7b 및 도 7e에 나타낸 바와 같이, 1nm부터 효과를 가지며 크기가 커질수록 효과가 좋아짐을 확인할 수 있고, 기판 크기를 고려하면 일반적으로 1 ~ 100nm로 구성될 수 있다. As shown in FIGS. 7A and 7D, it can be seen that the width (W) of the defect layer has an effect starting from the size of the channel and that the effect improves as it is made wider, and the height (H) of the defect layer is as shown in FIG. 7B. As shown in Figure 7e, it can be confirmed that the effect is effective starting from 1 nm and that the effect improves as the size increases. Considering the substrate size, it can generally be configured to be 1 to 100 nm.

마지막으로, 도 7c 및 도 7f는 결함층의 위치변화에 대한 그래프로서 게이트(Gate)와 결함층의 거리인 D를 변화시킨 시뮬레이션 결과를 나타내고 있으며, 도 7c 및 도 7f의 그래프에 나타낸 바와 같이, 소스 단자와 드레인 단자의 끝점(결함층의 시작점)부터 효과가 있고, 이러한 효과는 1 ~ 10nm에서 가장 좋으며, 100nm까지 효과가 있음을 확인할 수 있다. Finally, FIGS. 7C and 7F are graphs of the change in position of the defect layer and show simulation results by changing D, the distance between the gate and the defect layer. As shown in the graphs of FIGS. 7C and 7F, It is effective from the end point of the source terminal and drain terminal (the starting point of the defect layer), and this effect is best at 1 to 10 nm, and it can be confirmed that the effect is effective up to 100 nm.

따라서 상기한 바와 같은 결과로부터, 결함층의 크기(높이)는 1nm ~ 100nm로 형성하고, 결함층의 위치는 웨이퍼 표면으로부터 5nm ~ 250nm 아래의 위치(중간점 기준)에 형성하는 것이 바람직함을 알 수 있다. Therefore, from the above results, it can be seen that it is desirable to form the defect layer in a size (height) of 1 nm to 100 nm, and to form the defect layer at a position 5 nm to 250 nm below the wafer surface (based on the midpoint). You can.

상기한 바와 같이, 본 발명에 따르면, 나노시트 반도체 소자에 SON 구조를 적용하는 것에 의해 나노시트 반도체 소자의 누설전류(IOFF)를 감소할 수 있으며, 그것에 의해, 반도체칩의 대기전력 감소를 가능하게 하여 전체적인 시스템의 배터리 소모 및 발열현상을 개선할 수 있다. As described above, according to the present invention, the leakage current (I OFF ) of the nanosheet semiconductor device can be reduced by applying the SON structure to the nanosheet semiconductor device, thereby reducing the standby power of the semiconductor chip. This can improve battery consumption and heat generation of the overall system.

더욱이, 본 발명에 따르면, 상기한 바와 같이 나노시트 반도체 소자에 SON 구조를 적용하는 것에 의해 나노시트 반도체 소자의 출력전류(ION)를 증가시킬 수 있으며, 그것에 의해, 반도체칩의 속도를 증가시킬 수 있다. Moreover, according to the present invention, the output current (I ON ) of the nanosheet semiconductor device can be increased by applying the SON structure to the nanosheet semiconductor device as described above, thereby increasing the speed of the semiconductor chip. You can.

따라서 상기한 바와 같이 하여 본 발명의 실시예에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법을 구현할 수 있으며, 그것에 의해, 본 발명에 따르면, Si 기판, STI, 게이트, 소스, 드레인, 나노시트 및 게이트 유전체가 각각 적층되어 구성되는 기존의 나노시트 반도체소자 구조에 SON 기법을 적용하여 Si 기판 내부에 형성되는 결함층을 포함하여 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법이 제공됨으로써, 기판 내부에 삽입된 결함층에 의해 누설전류가 억제되고 출력성능이 개선될 수 있으며, 그것에 의해, 누설전류의 감소가 가능하므로 반도체소자의 대기전력을 감소하여 전체적인 시스템의 전력소모 및 발열을 개선할 수 있는 동시에, 출력전류의 증가가 가능하므로 반도체소자의 속도를 개선할 수 있다. Therefore, as described above, a nanosheet semiconductor device and a manufacturing method thereof for reducing power consumption and improving output performance according to an embodiment of the present invention can be implemented, and thereby, according to the present invention, a Si substrate, STI, gate, By applying the SON technique to the existing nanosheet semiconductor device structure, which is composed of a stack of source, drain, nanosheet, and gate dielectrics, it includes a defect layer formed inside the Si substrate to reduce power consumption and improve output performance. By providing a nanosheet semiconductor device and its manufacturing method, leakage current can be suppressed and output performance improved by a defect layer inserted inside the substrate, thereby reducing the leakage current and thus reducing the standby power of the semiconductor device. By reducing the overall system power consumption and heat generation, the output current can be increased, thereby improving the speed of the semiconductor device.

또한, 본 발명에 따르면, 상기한 바와 같이 실리콘 웨이퍼 내부에 국부적인 결함층을 형성한 SON 구조를 적용하여 OFF 상태에서의 누설전류를 개선하는 동시에 ON 상태에서의 출력전류를 증가시킬 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법이 제공됨으로써, 최근, 반도체소자의 소형화에 따라 기존의 FinFET을 대신하여 단채널효과를 방지하기 위한 새로운 구조의 나노시트 반도체소자가 제시되었으나, 이 또한 가장 아래층에 위치한 1층의 채널이 2차원 소자인 플래너 구조로 구성됨으로 인해 기판에서 존재하는 누설전류를 여전히 통제 불가능한 한계가 있었던 종래기술의 나노시트 반도체소자들의 문제점을 해결할 수 있다. In addition, according to the present invention, as described above, by applying a SON structure in which a localized defect layer is formed inside the silicon wafer, the leakage current in the OFF state is improved while simultaneously increasing the output current in the ON state. Nanosheet semiconductor devices and their manufacturing methods have been provided to reduce power consumption and improve output performance. Recently, with the miniaturization of semiconductor devices, nanosheet semiconductor devices with a new structure to prevent short-channel effects have been developed to replace the existing FinFET. However, this can also solve the problem of nanosheet semiconductor devices in the prior art, which had a limitation in that the leakage current existing in the substrate could not be controlled because the channel of the first layer located in the lowest layer was composed of a planar structure, which is a two-dimensional device. .

이상, 상기한 바와 같은 본 발명의 실시예를 통하여 본 발명에 따른 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자 및 그 제조방법의 상세한 내용에 대하여 설명하였으나, 본 발명은 상기한 실시예에 기재된 내용으로만 한정되는 것은 아니며, 따라서 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 설계상의 필요 및 기타 다양한 요인에 따라 여러 가지 수정, 변경, 결합 및 대체 등이 가능한 것임은 당연한 일이라 하겠다. Above, the details of the nanosheet semiconductor device and its manufacturing method for reducing power consumption and improving output performance according to the present invention have been described through the embodiments of the present invention as described above, but the present invention is limited to the above embodiments. It is not limited to the content described, and therefore, the present invention can be modified, changed, combined, and replaced according to design needs and various other factors by those skilled in the art to which the present invention pertains. I would say that it is natural.

10. 나노시트 반도체소자 11. 기판
12. 절연체(STI) 13. 소스 단자
14. 게이트 단자 15. 드레인 단자
16. 나노시트 17. 결함층 10. Nanosheet semiconductor device 11. Substrate
12. Insulator (STI) 13. Source terminal
14. Gate terminal 15. Drain terminal
16. Nanosheet 17. Defect layer

Claims (11)

기판(substrate), STI(Shallow Trench Isolation), 소스(source) 단자, 게이트(gate) 단자, 드레인(drain) 단자, 나노시트(nanosheet) 및 게이트 유전체(gate dielectric)를 포함하여 이루어지는 나노시트 반도체소자(nanosheet FET)의 누설전류 및 출력성능이 개선될 수 있도록 구성되는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자에 있어서,
상기 나노시트 반도체소자는,
상기 나노시트 반도체소자에 SON(Silicon-On-Nothing) 구조를 적용하여 상기 기판 내부에 형성되는 결함층(defect layer)을 포함하여 구성됨으로써,
상기 기판 내부에 형성된 상기 결함층에 의해 OFF 상태에서의 누설전류가 감소되는 동시에, ON 상태에서의 출력전류가 증가될 수 있도록 구성되는 것을 특징으로 하는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자.
A nanosheet semiconductor device including a substrate, STI (Shallow Trench Isolation), source terminal, gate terminal, drain terminal, nanosheet, and gate dielectric. In a nanosheet semiconductor device for reducing power consumption and improving output performance, which is configured to improve the leakage current and output performance of (nanosheet FET),
The nanosheet semiconductor device,
By applying the SON (Silicon-On-Nothing) structure to the nanosheet semiconductor device and including a defect layer formed inside the substrate,
A nanosheet semiconductor for reducing power consumption and improving output performance, characterized in that the leakage current in the OFF state is reduced by the defect layer formed inside the substrate, and the output current in the ON state is increased. device.
 제 1항에 있어서,
상기 나노시트 반도체소자는,
두 장의 웨이퍼(wafer 1, wafer 2)를 각각 준비하는 처리가 수행되는 웨이퍼 준비단계;
상기 웨이퍼 준비단계에서 준비된 웨이퍼 중 하나의 웨이퍼(wafer 2)에 식각을 위한 마스크(mask)와 하드마스크(hard mask)를 도포한 후, UV를 이용하여 식각공정을 행하는 처리가 수행되는 식각단계;
상기 식각단계의 식각공정 후 상기 하드마스크를 제거한 다음 이물질을 제거하기 위한 클리닝(cleaning) 처리가 수행되는 클리닝단계;
상기 클리닝 단계의 클리닝 처리 후 식각이 이루어진 상기 웨이퍼(wafer 2)를 다른 웨이퍼(wafer 1)와 접합하는(bondig) 처리가 수행되는 웨이퍼 접합단계; 및
각각의 단자 위치에 맞추어 접합된 웨이퍼를 커팅(cutting)한 후 CMP(Chemical Mechanical Polishing) 공정을 통해 연마(polishing)하는 처리가 수행되는 평탄화단계를 포함하는 처리과정을 통하여 상기 기판 내부에 상기 결함층을 형성하도록 구성되는 것을 특징으로 하는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자.
According to clause 1,
The nanosheet semiconductor device,
A wafer preparation step in which processing to prepare two wafers (wafer 1 and wafer 2) is performed;
An etching step in which a mask and a hard mask for etching are applied to one of the wafers prepared in the wafer preparation step (wafer 2), and then an etching process is performed using UV;
A cleaning step in which the hard mask is removed after the etching process of the etching step and then a cleaning process is performed to remove foreign substances;
A wafer bonding step in which a bonding process is performed to bond the etched wafer (wafer 2) to another wafer (wafer 1) after the cleaning process of the cleaning step; and
The defect layer is formed inside the substrate through a process including a planarization step of cutting the bonded wafer according to each terminal position and then polishing it through a CMP (Chemical Mechanical Polishing) process. A nanosheet semiconductor device for reducing power consumption and improving output performance, characterized in that it is configured to form.
 제 2항에 있어서,
상기 식각단계는,
습식 식각공정(wet etching)과 건식 식각공정(dry etching) 중 하나의 방법을 이용하여 상기 식각공정이 이루어지도록 구성되는 것을 특징으로 하는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자.
According to clause 2,
The etching step is,
A nanosheet semiconductor device for reducing power consumption and improving output performance, characterized in that the etching process is performed using one of wet etching and dry etching.
 제 1항에 있어서,
상기 결함층은,
5nm 내지 250nm 사이의 크기로 형성되도록 구성되는 것을 특징으로 하는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자.
According to clause 1,
The defect layer is,
A nanosheet semiconductor device for reducing power consumption and improving output performance, characterized in that it is formed to have a size between 5nm and 250nm.
 제 1항에 있어서,
상기 결함층은,
상기 기판의 표면으로부터 5nm ~ 250nm 아래의 위치에 1nm ~ 100nm의 크기로 형성되도록 구성되는 것을 특징으로 하는 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자.
According to clause 1,
The defect layer is,
A nanosheet semiconductor device for reducing power consumption and improving output performance, characterized in that it is formed in a size of 1 nm to 100 nm at a position 5 nm to 250 nm below the surface of the substrate.
 청구항 1항 내지 청구항 5항 중 어느 한 항에 기재된 소비전력 감소 및 출력성능 개선을 위한 나노시트 반도체소자를 포함하여 구성되는 것을 특징으로 하는 전자장치.
An electronic device comprising a nanosheet semiconductor device for reducing power consumption and improving output performance according to any one of claims 1 to 5.
 누설전류 및 출력성능이 개선될 수 있도록 구성되는 나노시트 반도체소자의 제조방법에 있어서,
나노시트 반도체소자에 SON(Silicon-On-Nothing) 구조를 적용하여 기판 내부에 결함층을 형성하는 처리가 수행되는 기판제작단계; 및
상기 기판제작단계에서 제작된 기판을 이용하여, STI, 소스 단자, 게이트 단자, 드레인 단자, 나노시트 및 게이트 유전체를 각각 형성하여 나노시트 반도체소자를 제조하는 처리가 수행되는 소자제작단계를 포함하여 포함하여 구성되는 것을 특징으로 하는 나노시트 반도체소자의 제조방법.
In the method of manufacturing a nanosheet semiconductor device configured to improve leakage current and output performance,
A substrate manufacturing step in which a process of forming a defect layer inside the substrate is performed by applying a SON (Silicon-On-Nothing) structure to a nanosheet semiconductor device; and
Including a device manufacturing step in which a process of manufacturing a nanosheet semiconductor device is performed by forming an STI, a source terminal, a gate terminal, a drain terminal, a nanosheet, and a gate dielectric, respectively, using the substrate manufactured in the substrate manufacturing step. A method of manufacturing a nanosheet semiconductor device, characterized in that it is composed of:
 제 7항에 있어서,
상기 기판제작단계는,
두 장의 웨이퍼(wafer 1, wafer 2)를 각각 준비하는 처리가 수행되는 웨이퍼 준비단계;
상기 웨이퍼 준비단계에서 준비된 웨이퍼 중 하나의 웨이퍼(wafer 2)에 식각을 위한 마스크와 하드마스크를 도포한 후, UV를 이용하여 식각공정을 행하는 처리가 수행되는 식각단계;
상기 식각단계의 식각공정 후 상기 하드마스크를 제거한 다음 이물질을 제거하기 위한 클리닝 처리가 수행되는 클리닝단계;
상기 클리닝 단계의 클리닝 처리 후 식각이 이루어진 상기 웨이퍼(wafer 2)를 다른 웨이퍼(wafer 1)와 접합하는 처리가 수행되는 웨이퍼 접합단계; 및
각각의 단자 위치에 맞추어 접합된 웨이퍼를 커팅한 후 CMP 공정을 통해 연마하는 처리가 수행되는 평탄화단계를 포함하여 구성되는 것을 특징으로 하는 나노시트 반도체소자의 제조방법.
According to clause 7,
The substrate manufacturing step is,
A wafer preparation step in which processing to prepare two wafers (wafer 1 and wafer 2) is performed;
An etching step in which a mask and a hard mask for etching are applied to one of the wafers (wafer 2) prepared in the wafer preparation step, and then an etching process is performed using UV;
A cleaning step in which the hard mask is removed after the etching process of the etching step and then a cleaning process is performed to remove foreign substances;
A wafer bonding step in which a process of bonding the etched wafer (wafer 2) to another wafer (wafer 1) is performed after the cleaning process of the cleaning step; and
A method of manufacturing a nanosheet semiconductor device comprising a planarization step in which the bonded wafer is cut according to the position of each terminal and then polished through a CMP process.
 제 7항에 있어서,
상기 식각단계는,
습식 식각공정과 건식 식각공정 중 하나의 방법을 이용하여 상기 식각공정이 이루어지도록 구성되는 것을 특징으로 하는 나노시트 반도체소자의 제조방법.
According to clause 7,
The etching step is,
A method of manufacturing a nanosheet semiconductor device, characterized in that the etching process is performed using one of a wet etching process and a dry etching process.
 제 7항에 있어서,
상기 결함층은,
5nｍ 내지 250nm 사이의 크기로 형성되도록 구성되는 것을 특징으로 하는 나노시트 반도체소자의 제조방법.
According to clause 7,
The defect layer is,
A method of manufacturing a nanosheet semiconductor device, characterized in that it is formed to have a size between 5nm and 250nm.
 제 7항에 있어서,
상기 결함층은,
상기 기판의 표면으로부터 5nm ~ 250nm 아래의 위치에 1nm ~ 100nm의 크기로 형성되도록 구성되는 것을 특징으로 하는 나노시트 반도체소자의 제조방법.
According to clause 7,
The defect layer is,
A method of manufacturing a nanosheet semiconductor device, characterized in that it is formed to have a size of 1 nm to 100 nm at a position 5 nm to 250 nm below the surface of the substrate.
KR1020220078323A 2022-06-27 2022-06-27 Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof KR20240001541A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220078323A KR20240001541A (en) 2022-06-27 2022-06-27 Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220078323A KR20240001541A (en) 2022-06-27 2022-06-27 Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof

Publications (1)

Publication Number Publication Date
KR20240001541A true KR20240001541A (en) 2024-01-03

Family

ID=89538823

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220078323A KR20240001541A (en) 2022-06-27 2022-06-27 Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR20240001541A (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102201432B1 (en) 2016-05-09 2021-01-14 삼성전자주식회사 Horizontal nanosheet FETs and methods of manufacturing the same
KR102311155B1 (en) 2017-05-08 2021-10-12 삼성전자주식회사 Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102201432B1 (en) 2016-05-09 2021-01-14 삼성전자주식회사 Horizontal nanosheet FETs and methods of manufacturing the same
KR102311155B1 (en) 2017-05-08 2021-10-12 삼성전자주식회사 Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same

Similar Documents

Publication Publication Date Title
TWI287867B (en) Independently accessed double-gate and tri-gate transistors in same process flow
US9196715B2 (en) Field effect transistor with channel core modified to reduce leakage current and method of fabrication
KR101018893B1 (en) Multiple gate field effect transistor structure and method for fabricating same
JP2010225768A (en) Semiconductor device
US7285456B2 (en) Method of fabricating a fin field effect transistor having a plurality of protruding channels
US9496178B2 (en) Semiconductor device having fins of different heights and method for manufacturing the same
JP2007103490A (en) Semiconductor device and manufacturing method of semiconductor device
KR101392436B1 (en) A hetero-structured, inverted-t field effect transistor
TW201628090A (en) Semiconductor device and method for fabricating the same
JP4064955B2 (en) Semiconductor device and manufacturing method thereof
US20130299885A1 (en) Finfet and method for manufacturing the same
WO2005055326A1 (en) Dual-gate field effect transistor
US9000521B2 (en) Body contact SOI transistor structure and method of making
KR20050078729A (en) Semiconductor device and method of manufacturing for the same
JP2007335892A (en) Semiconductor device
US9680023B1 (en) Method of manufacturing a dual-gate FinFET
TWI491042B (en) Semiconductor device and method thereof
JP2007165780A (en) Semiconductor device
US20180061977A1 (en) Device and method of fabricating a semiconductor device having a t-shape in the metal gate line-end
KR20240001541A (en) Nanosheet semiconductor device for reduced power consumption and improved output performance and manufacturing method thereof
JP4704416B2 (en) Semiconductor device using SOI substrate and method of manufacturing the same
US11658184B2 (en) Fin field effect transistor with merged drift region
JP2004119884A (en) Semiconductor device
KR100823874B1 (en) High density fin field effect transistor having low leakage current and method of manufacturing the finfet
KR20050027381A (en) Method of forming recess channel of transistor