KR20240001308A

KR20240001308A - Semiconducter device and manufacturing method thereof

Info

Publication number: KR20240001308A
Application number: KR1020230183698A
Authority: KR
Inventors: 신현서; 김은정; 김성우
Original assignee: 삼성전자주식회사
Priority date: 2023-12-15
Filing date: 2023-12-15
Publication date: 2024-01-03

Abstract

실시예에 따른 반도체 장치는 기판, 상기 기판 위에 위치하고 접속 플러그와 연결되는 확장부들을 포함하는 복수의 신호 라인, 그리고 상기 복수의 신호 라인의 상기 확장부들 사이에 배치되고 절연물로 채워지고, 상기 기판의 적어도 일부분 내에 위치하는 복수의 분리 홈을 포함할 수 있고, 상기 복수의 분리 홈은 제1 분리 홈과 제2 분리 홈을 포함할 수 있고, 상기 기판을 위에서 보는 한 평면 상, 상기 제1 분리 홈의 가장자리가 이루는 평면 형태와 상기 제2 분리 홈의 가장자리가 이루는 평면 형태는 서로 다를 수 있다.A semiconductor device according to an embodiment includes a substrate, a plurality of signal lines including extensions located on the substrate and connected to a connection plug, and disposed between the extensions of the plurality of signal lines and filled with an insulating material, and of the substrate. It may include a plurality of separation grooves located at least in part, wherein the plurality of separation grooves may include a first separation groove and a second separation groove, and on a plane when the substrate is viewed from above, the first separation groove The planar shape formed by the edge of and the planar shape formed by the edge of the second separation groove may be different from each other.

Description

Semiconductor device and manufacturing method thereof {SEMICONDUCTER DEVICE AND MANUFACTURING METHOD THEREOF}

본 개시는 반도체 장치 및 그 제조 방법에 관한 것이다.This disclosure relates to semiconductor devices and methods for manufacturing the same.

반도체 장치, 예를 들어 반도체 메모리 장치의 집적도가 높아짐에 따라 회로들이 더욱 미세해지고 있으며, 이에 따라 디자인 룰이 감소하여 공정이 점차 복잡하고 어려워지고 있다. 특히 워드 라인이나 비트 라인 등 신호를 전달하는 신호 라인의 불량, 예를 들어 단선이나 단락 등의 가능성이 높아지고 있다.As the level of integration of semiconductor devices, such as semiconductor memory devices, increases, circuits are becoming finer, and design rules are reduced accordingly, making processes increasingly complex and difficult. In particular, the possibility of defects in signal lines such as word lines or bit lines that transmit signals, such as disconnection or short circuit, is increasing.

실시예들은 신호 라인의 불량을 줄이고 성능을 개선하기 위한 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.Embodiments are intended to provide a semiconductor device and a manufacturing method thereof to reduce signal line defects and improve performance.

그러나, 실시예들이 해결하고자 하는 과제는 상술한 과제에 한정되지 않고 실시예들에 포함된 기술적 사상의 범위에서 다양하게 확장될 수 있다.However, the problems that the embodiments seek to solve are not limited to the above-described problems and can be expanded in various ways within the scope of the technical ideas included in the embodiments.

실시예에 따른 반도체 장치 제조 방법은 기판을 포함하는 베이스 층 위에 패턴부를 형성하는 단계, 상기 패턴부의 측벽에 스페이서를 형성하는 단계, 상기 패턴부를 제거하여 상기 스페이서 사이의 영역에 위치하는 제1 개구부와 상기 패턴부에 대응하는 영역에 위치하는 제2 개구부를 형성하는 단계, 상기 스페이서를 식각 마스크로 상기 베이스층을 식각하여, 상기 제2 개구부에 대응하는 제1 분리 홈과 상기 제1 개구부에 대응하는 제2 분리 홈을 형성하는 단계, 상기 제1 분리 홈과 상기 제2 분리 홈을 절연막으로 채우는 단계, 상기 제1 분리 홈과 상기 제2 분리 홈 사이에 위치하는 확장부를 포함하는 신호 라인을 형성하는 단계를 포함할 수 있고, 상기 기판을 위에서 보는 한 평면 상, 상기 제1 분리 홈의 가장자리가 이루는 평면 형태와 상기 제2 분리 홈의 가장자리가 이루는 평면 형태는 서로 다를 수 있다.A semiconductor device manufacturing method according to an embodiment includes forming a pattern portion on a base layer including a substrate, forming a spacer on a side wall of the pattern portion, removing the pattern portion to form a first opening located in an area between the spacers, and forming a second opening located in an area corresponding to the pattern portion, etching the base layer using the spacer as an etch mask to form a first separation groove corresponding to the second opening and a first separation groove corresponding to the first opening. forming a second separation groove, filling the first separation groove and the second separation groove with an insulating film, forming a signal line including an extension located between the first separation groove and the second separation groove. It may include a step, and when the substrate is viewed from above, the planar shape formed by the edge of the first separation groove and the planar shape formed by the edge of the second separation groove may be different from each other.

실시예들에 따르면, 신호 라인의 불량을 줄이고 성능을 개선하기 위한 반도체 장치 및 그 제조 방법을 제공할 수 있다.According to embodiments, a semiconductor device and a manufacturing method thereof can be provided to reduce signal line defects and improve performance.

그러나, 실시예들의 효과는 상술한 효과에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있음이 자명하다.However, it is obvious that the effects of the embodiments are not limited to the effects described above and can be expanded in various ways without departing from the spirit and scope of the present invention.

도 1은 한 실시예에 따른 반도체 장치의 개략적인 배치도이다.
도 2는 도 1의 I-I 선을 따라 잘라 도시한 단면도의 한 예이다.
도 3은 도 1의 II-II 선을 따라 잘라 도시한 단면도의 한 예이다.
도 4 및 도 7은 한 실시예에 따른 반도체 장치의 제조 방법의 중간 과정에서의 개략적인 배치도이다.
도 5 및 도 6은 도 4의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이다.
도 8 및 도 9는 도 7의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이다.
도 10, 도 12, 도 14, 도 16, 도 18, 도 20은 본 발명의 한 실시예에 따른 반도체 장치를 제조하는 중간 과정에서의 개략적인 평면도이다.
도 11은 도 10의 A-A 선을 따라 잘라 도시한 간략 단면도이다.
도 13은 도 12의 A-A 선을 따라 잘라 도시한 간략 단면도이다.
도 15는 도 14의 A-A 선을 따라 잘라 도시한 간략 단면도이다.
도 17은 도 16의 A-A 선을 따라 잘라 도시한 간략 단면도이다.
도 19는 도 18의 A-A 선을 따라 잘라 도시한 간략 단면도이다.
도 21 및 도 22는 도 20의 A-A 선을 따라 공정 순서에 따라 도시한 간략 단면도이다.
도 23 및 도 26은 한 실시예에 따른 반도체 장치의 제조 방법의 중간 과정에서의 개략적인 배치도이다.
도 24 및 도 25는 도 23의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이다.
도 27 및 도 28은 도 26의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이다.1 is a schematic layout diagram of a semiconductor device according to an embodiment.
FIG. 2 is an example of a cross-sectional view taken along line II of FIG. 1.
FIG. 3 is an example of a cross-sectional view taken along line II-II in FIG. 1.
4 and 7 are schematic layout diagrams of an intermediate process of a semiconductor device manufacturing method according to an embodiment.
FIGS. 5 and 6 are cross-sectional views of the semiconductor device of FIG. 4 taken along line II and shown according to the process sequence.
FIGS. 8 and 9 are cross-sectional views of the semiconductor device of FIG. 7 taken along line II and shown according to the process sequence.
10, 12, 14, 16, 18, and 20 are schematic plan views showing an intermediate process of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 11 is a simplified cross-sectional view taken along line AA of FIG. 10.
FIG. 13 is a simplified cross-sectional view taken along line AA of FIG. 12.
FIG. 15 is a simplified cross-sectional view taken along line AA of FIG. 14.
FIG. 17 is a simplified cross-sectional view taken along line AA of FIG. 16.
FIG. 19 is a simplified cross-sectional view taken along line AA of FIG. 18.
FIGS. 21 and 22 are simplified cross-sectional views showing the process sequence along line AA of FIG. 20.
23 and 26 are schematic layout diagrams of an intermediate process of a semiconductor device manufacturing method according to an embodiment.
FIGS. 24 and 25 are cross-sectional views of the semiconductor device of FIG. 23 taken along line II and shown according to the process sequence.
FIGS. 27 and 28 are cross-sectional views of the semiconductor device of FIG. 26 taken along line II and shown according to the process sequence.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, with reference to the attached drawings, various embodiments of the present invention will be described in detail so that those skilled in the art can easily implement the present invention. The invention may be implemented in many different forms and is not limited to the embodiments described herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. In order to clearly explain the present invention, parts that are not relevant to the description are omitted, and identical or similar components are assigned the same reference numerals throughout the specification.

또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.In addition, the attached drawings are only for easy understanding of the embodiments disclosed in this specification, and the technical idea disclosed in this specification is not limited by the attached drawings, and all changes included in the spirit and technical scope of the present invention are not limited. , should be understood to include equivalents or substitutes.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.In addition, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, so the present invention is not necessarily limited to what is shown. In the drawing, the thickness is enlarged to clearly express various layers and regions. And in the drawings, for convenience of explanation, the thicknesses of some layers and regions are exaggerated.

또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.Additionally, when a part of a layer, membrane, region, plate, etc. is said to be “on” or “on” another part, this includes not only cases where it is “directly above” another part, but also cases where there is another part in between. . Conversely, when a part is said to be “right on top” of another part, it means that there is no other part in between. In addition, being “on” or “on” a reference part means being located above or below the reference part, and does not necessarily mean being located “above” or “on” the direction opposite to gravity. .

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, when a part is said to "include" a certain component, this means that it may further include other components rather than excluding other components, unless specifically stated to the contrary.

또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.In addition, throughout the specification, when referring to “on a plane,” this means when the target portion is viewed from above, and when referring to “in cross section,” this means when a cross section of the target portion is cut vertically and viewed from the side.

또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 것만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 것, 물리적으로 연결되는 것뿐만 아니라 전기적으로 연결되는 것, 또는 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 일체인 것을 의미할 수 있다.In addition, throughout the specification, when "connected" is used, this does not mean that two or more components are directly connected, but rather that two or more components are indirectly connected through other components, or physically connected. It can mean not only being connected but also being electrically connected, or being integrated although referred to by different names depending on location or function.

첨부한 도면은 DRAM(dynamic random access memory)에 관한 것이지만 본 발명은 이에 한정되지 않는다.The attached drawings relate to dynamic random access memory (DRAM), but the present invention is not limited thereto.

이하에서는 도면을 참조하여 다양한 실시예와 변형예들을 상세하게 설명한다.Hereinafter, various embodiments and modifications will be described in detail with reference to the drawings.

도 1 내지 도 3을 참고하여, 한 실시예에 따른 반도체 장치에 대하여 설명한다. 도 1은 한 실시예에 따른 반도체 장치의 개략적인 배치도이고, 도 2는 도 1의 I-I 선을 따라 잘라 도시한 단면도의 한 예이고, 도 3은 도 1의 II-II 선을 따라 잘라 도시한 단면도의 한 예이다.With reference to FIGS. 1 to 3 , a semiconductor device according to an embodiment will be described. FIG. 1 is a schematic layout diagram of a semiconductor device according to an embodiment, FIG. 2 is an example of a cross-sectional view taken along line II-I of FIG. 1, and FIG. 3 is a cross-sectional view taken along line II-II of FIG. 1. This is an example of a cross-sectional view.

도 1을 참고하면, 한 실시예에 따른 반도체 장치는 기판(10), 기판(10)의 내부 또는 외부에 형성된 복수의 워드 라인(word line)(WL), 복수의 비트 라인(bit line)(BL) 및 복수의 활성 영역(AC)을 포함할 수 있다.Referring to FIG. 1, a semiconductor device according to an embodiment includes a substrate 10, a plurality of word lines (WL) formed inside or outside the substrate 10, and a plurality of bit lines ( BL) and a plurality of active regions (AC).

복수의 워드 라인(WL)은 제1 방향(D1)을 따라 서로 평행하게 뻗을 수 있고, 실질적으로 균일한 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.The plurality of word lines WL may extend parallel to each other along the first direction D1 and may be arranged at substantially uniform intervals. The width of the word line (WL) or the spacing between word lines (WL) may be determined according to design rules.

비트 라인(BL)은 워드 라인(WL)과 교차, 예를 들어 직교할 수 있다. 비트 라인(BL)은 제2 방향(D2)을 따라 서로 평행하게 뻗을 수 있고, 실질적으로 균일한 간격으로 배치될 수 있다.The bit line BL may intersect, for example, be orthogonal to the word line WL. The bit lines BL may extend parallel to each other along the second direction D2 and may be arranged at substantially uniform intervals.

워드 라인(WL)과 비트 라인(BL)은 전기적으로 절연된다. 예를 들어 워드 라인(WL)과 비트 라인(BL)은 절연층을 사이에 두고 교차할 수 있고, 교차점에서 비트 라인(BL)이 워드 라인(WL) 위에 위치할 수 있다. 그러나 워드 라인(WL)과 비트 라인(BL)의 상하 관계는 이에 한정되지 않는다.The word line (WL) and bit line (BL) are electrically isolated. For example, the word line (WL) and the bit line (BL) may intersect with an insulating layer in between, and the bit line (BL) may be located on the word line (WL) at the intersection point. However, the vertical relationship between the word line (WL) and the bit line (BL) is not limited to this.

워드 라인(WL)과 비트 라인(BL)은 서로 교차하여 셀을 정의할 수 있다.The word line (WL) and the bit line (BL) can cross each other to define a cell.

비트 라인(BL)의 끝 부분은 접속 플러그(BP)와 연결될 수 있다. 도시하지 않았으나, 워드 라인(WL)의 끝 부분 역시 접속 플러그(도시하지 않음)와 연결될 수 있다.The end of the bit line (BL) may be connected to the connection plug (BP). Although not shown, the end of the word line (WL) may also be connected to a connection plug (not shown).

도 1에서, 짝수 번째 비트 라인(BL)과 접속되는 접속 플러그(BP)만 도시하였으나, 홀수 번째 비트 라인(BL)과 연결되는 접속 플러그가 제2 방향(D2)을 따라 반대 쪽에 위치할 수 있다.In FIG. 1, only the connection plug BP connected to the even-numbered bit line BL is shown, but the connection plug connected to the odd-numbered bit line BL may be located on the opposite side along the second direction D2. .

이와 유사하게, 워드 라인(WL)의 끝 부분에 연결된 접속 플러그는 제1 방향(D1)을 따라 양쪽 끝에 위치하여, 홀수 번째 워드 라인들(WL)과 짝수 번째 워드 라인(WL)들이 양 측에 위치하는 접속 플러그에 연결될 수 있다.Similarly, the connection plug connected to the end of the word line (WL) is located at both ends along the first direction (D1), so that the odd-numbered word lines (WL) and the even-numbered word lines (WL) are located on both sides. It can be connected to the connecting plug located on the

비트 라인(BL)에 연결되는 접속 플러그(BP) 사이의 단락을 방지하기 위하여, 워드 라인(WL)에 연결되는 접속 플러그(도시하지 않음) 사이의 단락을 방지하기 위하여, 또한, 신호 라인(WL, BL) 사이의 단락을 방지하기 위하여, 접속 플러그(BP) 사이 및/또는 신호 라인(WL, BL) 사이에 절연물로 채운 분리 홈(BSH)을 배치할 수 있다.In order to prevent a short circuit between the connection plugs (BP) connected to the bit line (BL), to prevent a short circuit between the connection plugs (not shown) connected to the word line (WL), and to prevent a short circuit between the connection plugs (not shown) connected to the word line (WL), the signal line (WL) , BL), a separation groove (BSH) filled with insulating material may be disposed between the connection plugs (BP) and/or between the signal lines (WL, BL).

분리 홈(BSH)은 교대로 배치된 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB)을 포함할 수 있다. 위에서 볼 때, 제1 방향(D1)과 제2 방향(D2)이 이루는 한 평면 상, 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB)의 가장자리가 이루는 평면 형태는 서로 다를 수 있다.The separation groove (BSH) may include a first separation groove (BSHA) and a second separation groove (BSHB) arranged alternately. When viewed from above, on a plane formed by the first direction D1 and the second direction D2, the plane shapes formed by the edges of the first separation groove BSHA and the second separation groove BSHB may be different from each other.

제1 방향(D1)과 제2 방향(D2)이 이루는 한 평면 상, 비트 라인(BL)이 뻗는 제2 방향(D2)을 따라 서로 마주하여 양 측에 위치하는 제1 분리 홈(BSHA)의 제1 가장자리(E1)와 제2 가장자리(E2)는 가운데 부분이 볼록하게 라운드질 수 있다. 보다 구체적으로, 제2 방향(D2)을 따라 위쪽에 위치하는 제1 가장자리(E1)는 위쪽을 향해 볼록하게 라운드지고 아래쪽에 위치하는 제2 가장자리(E2)는 아래쪽을 향해 볼록하게 라운드질 수 있다. 제2 방향(D2)과 다른 방향인 제1 방향(D1)을 따라 서로 마주하여 양 측에 위치하는 제1 분리 홈(BSHA)의 제3 가장자리(E3) 및 제4 가장자리(E4)는 실질적으로 직선인 형태를 가질 수 있다. On a plane formed by the first direction D1 and the second direction D2, the first separation grooves BSHA located on both sides face each other along the second direction D2 where the bit line BL extends. The first edge E1 and the second edge E2 may have a convex rounded center portion. More specifically, the first edge E1 located above along the second direction D2 may be rounded convexly upward, and the second edge E2 located below may be rounded convexly downward. . The third edge E3 and the fourth edge E4 of the first separation groove BSHA located on both sides face each other along the first direction D1, which is a different direction from the second direction D2, are substantially It can have a straight shape.

제1 방향(D1)과 제2 방향(D2)이 이루는 한 평면 상, 제2 방향(D2)을 따라 서로 마주하여 양 측에 위치하는 제2 분리 홈(BSHB)의 제1 가장자리(E1) 및 제2 가장자리(E2)는 실질적으로 직선 형태를 가지고, 제1 방향(D1)을 따라 서로 마주하여 양 측에 위치하는 제2 분리 홈(BSHB)의 제3 가장자리(E3) 및 제4 가장자리(E4)의 가운데 부분은 실질적으로 직선 형태를 가지고 양 끝단은 라운드 및 확장되어 제1 가장자리(E1) 및 제2 가장자리(E2)과 연결되는 형태를 가질 수 있다.The first edge E1 of the second separation groove BSHB located on both sides of the first direction D1 and the second direction D2, facing each other along the second direction D2, and The second edge E2 has a substantially straight shape, and the third edge E3 and the fourth edge E4 of the second separation groove BSHB are located on both sides facing each other along the first direction D1. ) may have a substantially straight shape and both ends may be rounded and expanded to be connected to the first edge E1 and the second edge E2.

제1 분리 홈(BSHA)과 제2 분리 홈(BSHB) 사이에 비트 라인 확장부(BLE)가 위치할 수 있고, 비트 라인 확장부(BLE)가 위치하는 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB) 사이의 간격은 실질적으로 일정할 수 있다.A bit line extension (BLE) may be located between the first separation groove (BSHA) and the second separation groove (BSHB), and the first separation groove (BSHA) and the second separation groove (BSHA) where the bit line extension (BLE) is located. The spacing between the separation grooves BSHB may be substantially constant.

도시한 실시예에서는 인접한 접속 플러그(BP)에 연결되는 비트 라인 확장부(BLE) 사이에 위치하는 분리 홈(BSH)를 도시하였으나, 실시예는 이에 한정되지 않으며, 워드 라인(WL)의 끝 부분에 연결된 접속 플러그 사이에도 분리 홈이 위치할 수 있고, 분리 홈들은 신호 라인(WL, BL) 사이로 확장되어 위치할 수 있다. 워드 라인(WL)에 연결된 접속 플러그 사이에 위치하는 분리 홈 역시, 서로 평면 형태가 다른 가장자리를 가지는 제1 분리 홈과 제2 분리 홈을 포함할 수 있다.In the illustrated embodiment, a separation groove (BSH) is shown between the bit line extensions (BLE) connected to adjacent connection plugs (BP), but the embodiment is not limited to this, and the end portion of the word line (WL) Separation grooves may also be located between the connection plugs connected to , and the separation grooves may be extended and located between the signal lines (WL, BL). The separation groove located between the connection plugs connected to the word line WL may also include a first separation groove and a second separation groove having edges having different planar shapes.

분리 홈(BSH)은 하나의 비트 라인(BL)의 끝 부근 연장선 상에 위치하고 비트 라인(BL)보다 폭이 넓고 깊이/높이가 커서 해당 비트 라인(BL)을 끝 부근에서 절단할 수 있다. 이와 유사하게, 실시예에 따르면, 워드 라인(WL)의 끝 부분 연장선 상에 위치하는 분리 홈을 더 포함할 수 있고, 분리 워드 라인(WL)을 끝 부근에서 절단할 수 있다.The separation groove (BSH) is located on an extension line near the end of one bit line (BL) and is wider and has a greater depth/height than the bit line (BL), so that the bit line (BL) can be cut near the end. Similarly, according to the embodiment, a separation groove located on an extension line at the end of the word line (WL) may be further included, and the separation word line (WL) may be cut near the end.

홀수 번째와 짝수 번째의 신호 라인(WL, BL)의 배치는 반대일 수 있다.The arrangement of odd-numbered and even-numbered signal lines (WL, BL) may be reversed.

비트 라인 접속 플러그(BP)와 연결되는 비트 라인(BL)의 끝 부분은 확장되어 넓은 면적을 가질 수 있고, 비트 라인(BL) 말단의 넓은 부분은 비트 라인 확장부(expansion)(BLE)가 될 수 있다.The end of the bit line (BL) connected to the bit line connection plug (BP) may be expanded to have a large area, and the wide part at the end of the bit line (BL) will be the bit line expansion (BLE). You can.

워드 라인(WL)과 비트 라인(BL)의 폭, 워드 라인(WL) 사이의 간격, 비트 라인(BL) 사이의 간격 등은 디자인 룰에 따라 결정될 수 있다.The width of the word line (WL) and the bit line (BL), the spacing between the word lines (WL), the spacing between the bit lines (BL), etc. may be determined according to design rules.

각각의 활성 영역(AC)은 절연층을 사이에 두고 워드 라인(WL)과 교차하고, 비트 라인(BL)과 연결될 수 있다. 각각의 활성 영역(AC)은 또한 커패시터(도시하지 않음)와 연결될 수 있다. 이와 같은 구조를 통하여 활성 영역(AC)에 채널을 가지는 트랜지스터를 형성할 수 있는데, 이때 워드 라인(WL)은 게이트 전극의 역할을 하고, 활성 영역(AC)에서 워드 라인(WL)의 양쪽에 위치한 부분은 소스/드레인 영역으로서 기능한다.Each active area (AC) may intersect the word line (WL) with an insulating layer interposed therebetween and may be connected to the bit line (BL). Each active area (AC) may also be connected to a capacitor (not shown). Through this structure, a transistor with a channel in the active area (AC) can be formed. At this time, the word line (WL) acts as a gate electrode, and the transistor located on both sides of the word line (WL) in the active area (AC) can be formed. The portion functions as a source/drain region.

본 발명의 한 실시예에 따르면, 활성 영역(AC)은 단축 및 장축을 가지는 비교적 긴 섬 모양일 있으며, 예를 들어 도 1에 도시한 바와 같이 대각선(diagonal line) 또는 사선(oblique line) 방향으로 긴 막대(bar) 모양일 수 있다. 그러나, 도시한 활성 영역(AC)의 모양은 반도체 장치의 디자인 룰 감소에 따른 것일 뿐이며, 실시예는 이에 한정되지 않는다.According to one embodiment of the present invention, the active area (AC) has a relatively long island shape with a minor axis and a major axis, for example, in a diagonal line or oblique line direction as shown in FIG. 1. It may be shaped like a long bar. However, the illustrated shape of the active area AC is only in accordance with the reduced design rules of the semiconductor device, and the embodiment is not limited thereto.

한 실시예에 따르면, 각각의 활성 영역(AC)은 두 개의 워드 라인(WL)과 교차하고 하나의 비트 라인(BL)과 연결될 수 있다. 이 경우 활성 영역(AC)은 워드 라인(WL)을 경계로 3 부분으로 나뉠 수 있으며, 가운데 부분은 직접 컨택(direct contact)(DC)을 통하여 비트 라인(BL)과 연결되고, 양끝 부분은 매몰 컨택(buried contact)(BC) 및 랜딩 패드(landing pad)(LP)를 통하여 커패시터(도시하지 않음)와 연결될 수 있다.According to one embodiment, each active area (AC) may intersect two word lines (WL) and be connected to one bit line (BL). In this case, the active area (AC) can be divided into three parts by the word line (WL), the middle part is connected to the bit line (BL) through a direct contact (DC), and both ends are buried. It may be connected to a capacitor (not shown) through a buried contact (BC) and a landing pad (LP).

직접 컨택(DC)은 비트 라인(BL) 및 활성 영역(AC)과 중첩하고 이들과 접촉할 수 있으며, 활성 영역(AC)의 중앙에 위치할 수 있다. 매몰 컨택(BC)은 활성 영역(AC)의 양 끝 부분과 중첩하고 이에 접촉할 수 있으며, 가로 방향으로 길게 뻗은 격벽(48)과 세로 방향으로 뻗은 비트 라인(BL)으로 구획되는 공간 내에 위치할 수 있다. 격벽(48)은 워드 라인(WL)과 완전히 중첩할 수 있으며 워드 라인(WL)보다 좁을 수 있다. The direct contact (DC) may overlap and contact the bit line (BL) and the active area (AC), and may be located in the center of the active area (AC). The buried contact (BC) may overlap and contact both ends of the active area (AC), and may be located in a space demarcated by the horizontally extending partition wall 48 and the vertically extending bit line BL. You can. The partition wall 48 may completely overlap the word line WL and may be narrower than the word line WL.

랜딩 패드(LP)는 매몰 컨택(BC)과 중첩하고 이에 접촉할 수 있으며, 인접하는 워드 라인(WL) 사이의 공간에 주로 위치할 수 있다. 랜딩 패드(LP)는 또한 커패시터(도시하지 않음)의 한 전극과 접촉할 수 있다. 랜딩 패드(LP)는 배치 구조 상 매몰 컨택(BC)의 면적이 좁은 것을 감안하여 도입한 것으로서, 매몰 컨택(BC)과 커패시터 전극의 실질적인 접촉 면적을 확대하여 접촉 저항을 줄여 줄 수 있다. 그러나 본 발명의 실시예는 이에 한정되지 않으며 랜딩 패드(LP)를 생략할 수도 있다.The landing pad LP may overlap and contact the buried contact BC, and may be mainly located in the space between adjacent word lines WL. The landing pad LP may also contact one electrode of a capacitor (not shown). The landing pad (LP) was introduced in consideration of the small area of the buried contact (BC) due to the arrangement structure, and can reduce contact resistance by expanding the actual contact area between the buried contact (BC) and the capacitor electrode. However, the embodiment of the present invention is not limited to this and the landing pad LP may be omitted.

본 발명의 한 실시예에 따르면, 홀수 번째 비트 라인(BL)의 직접 컨택(DC)과 짝수 번째 비트 라인(BL)의 직접 컨택(DC)은 상하로 엇갈리게 배치하며, 랜딩 패드(LP)의 위치도 상하로 엇갈리게 배치된다. 이와 같이 함으로써 좁은 면적을 효율적으로 활용할 수 있다.According to one embodiment of the present invention, the direct contacts (DC) of the odd-numbered bit line (BL) and the direct contacts (DC) of the even-numbered bit line (BL) are arranged vertically and alternately, and the position of the landing pad (LP) They are also arranged vertically and staggered. By doing this, a small area can be utilized efficiently.

그러나 본 발명의 실시예는 이에 한정되지 않고 다양한 배치를 가질 수 있다.However, embodiments of the present invention are not limited to this and may have various arrangements.

앞서 설명한 워드 라인(WL), 비트 라인(BL), 활성 영역(AC), 직접 컨택(DC), 매몰 컨택(BC), 랜딩 패드(LP) 등은 다양한 구조물로 기판(10)에 구현할 수 있다.The previously described word line (WL), bit line (BL), active area (AC), direct contact (DC), buried contact (BC), landing pad (LP), etc. can be implemented on the substrate 10 with various structures. .

도 2 및 도 3을 참고하면, 본 발명의 한 실시예에 따른 반도체 장치는 기판(10)을 포함할 수 있다. 기판(10)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.Referring to FIGS. 2 and 3 , a semiconductor device according to an embodiment of the present invention may include a substrate 10. The substrate 10 may be a silicon substrate or a silicon-on-insulator (SOI). Alternatively, the substrate 10 may include, but is not limited to, silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. .

활성 영역(AC)은 기판(10) 내에 형성된 영역 분리층(14)에 의하여 정의될 수 있다. 즉, 기판(10)에서 영역 분리층(14)이 없는 부분이 활성 영역(12)이 될 수 있다. 활성 영역(12)은 도 1의 도면 부호 AC에 대응한다.The active area AC may be defined by the region isolation layer 14 formed within the substrate 10 . That is, a portion of the substrate 10 without the region isolation layer 14 may become the active region 12. The active area 12 corresponds to reference numeral AC in FIG. 1 .

영역 분리층(14)은 기판(10) 표면에서 소정 깊이를 차지할 수 있으며, 기판(10) 표면에서 소정 깊이로 트렌치를 형성한 후 절연물로 이를 메운 STI(shallow trench isolation) 구조를 가질 수 있다.The region isolation layer 14 may occupy a predetermined depth on the surface of the substrate 10, and may have a shallow trench isolation (STI) structure in which a trench is formed at a predetermined depth on the surface of the substrate 10 and then filled with an insulating material.

도 2 및 도 3에서 영역 분리층(14)의 윗면이 기판(10)의 윗면과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 한정되는 것은 아니다.In FIGS. 2 and 3 , the top surface of the region isolation layer 14 is shown to lie on the same plane as the top surface of the substrate 10, but this is only for convenience of explanation and is not limited thereto.

영역 분리층(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 또는 이들의 조합 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 도 3에서 영역 분리층(14)은 단일층으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 한정되는 것은 아니다. 영역 분리층(14)은 그 폭에 따라 각각 하나의 절연층으로 형성될 수도 있고, 복수의 절연층으로 형성될 수도 있다.The region isolation layer 14 may include, but is not limited to, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON), or a combination thereof. In FIG. 3, the region separation layer 14 is shown as a single layer, but this is only for convenience of explanation and is not limited thereto. The region separation layer 14 may be formed of one insulating layer or a plurality of insulating layers depending on its width.

본 발명의 한 실시예에 따른 워드 라인(WL)은 매몰형일 수 있다. 도 3에서 기판(10) 내에 형성된 워드 라인 구조물(WS)이 워드 라인(WL)과 관련된다. 워드 라인 구조물(WS)은 영역 분리층(14)과 활성 영역(12)을 가로지를 수 있다. 워드 라인 구조물(WS)은 워드 라인(24)과 그 위에 순서대로 위치하는 캐핑 도전층(25) 및 캐핑 절연층(26), 그리고 워드 라인(24)의 바닥면과 측면, 캐핑 도전층(25)의 측면을 둘러싸는 게이트 절연층(22)을 포함할 수 있다.The word line (WL) according to an embodiment of the present invention may be a buried type. In FIG. 3, the word line structure WS formed in the substrate 10 is related to the word line WL. The word line structure WS may cross the region isolation layer 14 and the active region 12. The word line structure (WS) includes a word line 24, a capping conductive layer 25 and a capping insulating layer 26 located in that order, and the bottom and side surfaces of the word line 24 and a capping conductive layer 25. ) may include a gate insulating layer 22 surrounding the side of the gate.

워드 라인 구조물(WS)은 기판(10)에 트렌치를 파고 그 내부에 형성할 수 있다.The word line structure WS may be formed inside a trench dug in the substrate 10.

도 2 및 도 3을 참고하면, 게이트 절연층(22)은 트렌치의 표면을 얇게 도포하는 형태로, 표면의 굴곡을 따라 형성될 수 있다. 그러나 본 발명의 실시예는 이에 한정되지 않는다.Referring to FIGS. 2 and 3 , the gate insulating layer 22 may be formed by thinly coating the surface of the trench and following the curves of the surface. However, embodiments of the present invention are not limited thereto.

게이트 절연층(22)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.The gate insulating layer 22 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, or a high dielectric constant material having a higher dielectric constant than silicon oxide. High dielectric constant materials include, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, and zirconium. oxide (zirconium oxide), zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium At least one of titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, lead zinc niobate, and combinations thereof It can be included.

워드 라인(24)은 게이트 절연층(22) 상에 위치할 수 있으며, 트렌치의 하부 공간을 채울 수 있다. 워드 라인(24)은 단일층으로 이루어질 수도 있고 다중층으로 이루어질 수도 있다.Word line 24 may be located on gate insulating layer 22 and may fill the lower space of the trench. The word line 24 may be made of a single layer or may be made of multiple layers.

워드 라인(24) 및 캐핑 도전층(25)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 불순물 함유 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 워드 라인(24)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The word line 24 and the capping conductive layer 25 may be formed of, for example, metals, metal alloys, conductive metal nitrides, conductive metal carbonitrides, conductive metal carbides, metal silicides, impurity-containing semiconductor materials, conductive metal oxynitrides, and conductive metals. It may contain at least one of oxides. Word line 24 may be, for example, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, It may include at least one of IrOx, RuOx, and combinations thereof.

캐핑 절연층(26)은 트렌치의 상부 공간을 채울 수 있다. 도 2 및 도 3에서는 게이트 절연층(22)이 트렌치의 측벽을 모두 덮는 것으로 도시하였지만, 게이트 절연층(22)이 트렌치의 측벽 하부만을 덮고 측벽 상부는 캐핑 절연층(26)과 접촉할 수 있다.The capping insulating layer 26 may fill the upper space of the trench. 2 and 3 show that the gate insulating layer 22 covers all of the sidewalls of the trench. However, the gate insulating layer 22 covers only the lower part of the sidewall of the trench, and the upper part of the sidewall may be in contact with the capping insulating layer 26. .

캐핑 절연층(26)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO₂), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The capping insulating layer 26 is, for example, at least one of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO ₂ ), silicon carbonitride (SiCN), silicon oxycarbonitride (SiOCN), and combinations thereof. It can contain one.

워드 라인 구조물(WS)의 적어도 일부는 활성 영역(12)과 중첩할 수 있다.At least a portion of the word line structure WS may overlap the active area 12 .

활성 영역(12), 영역 분리층(14) 및 워드 라인 구조물(WS)을 포함하는 기판(10)이면 위에는 버퍼층(30)이 형성될 수 있다. 버퍼층(30)은 다른 절연 구조물들과 함께 기판(10) 표면 또는 내부를 노출하는 각종 컨택 홀을 가질 수 있다.If the substrate 10 includes the active region 12, the region isolation layer 14, and the word line structure WS, a buffer layer 30 may be formed thereon. The buffer layer 30 may have various contact holes that expose the surface or interior of the substrate 10 along with other insulating structures.

버퍼층(30)은 도 2 및 도 3에 도시한 것처럼 하부 절연막(31) 및 상부 절연막(32)을 포함하는 다중막일 수 있다. 예를 들어, 하부 절연막(31)은 실리콘 산화물을 포함할 수 있고, 상부 절연막(32)은 금속 산화물 및/또는 실리콘 질화물을 포함할 수 있지만, 실시예는 이에 한정되지 않는다. 도시한 것과 달리, 버퍼층(30)은 실리콘 산화막 ― 금속 산화막 ― 실리콘 질화막을 포함하는 삼중막일 수 있지만, 이에 한정되는 것은 아니고 단일 절연막 또는 4층 이상의 절연막일 수도 있다.The buffer layer 30 may be a multilayer including a lower insulating film 31 and an upper insulating film 32 as shown in FIGS. 2 and 3 . For example, the lower insulating film 31 may include silicon oxide, and the upper insulating film 32 may include metal oxide and/or silicon nitride, but the embodiment is not limited thereto. Unlike shown, the buffer layer 30 may be a triple layer including a silicon oxide film, a metal oxide film, and a silicon nitride film, but is not limited thereto and may be a single insulating film or a four or more layer insulating film.

본 발명의 한 실시예에 따른 비트 라인(BL)은 기판(10) 위에 층을 쌓아 만든 적층형일 수 있으며, 도 2 및 도 3에 도시한 바와 같이, 비트 라인 본체(BLM) 및 이에 연결된 비트 라인 확장부(BLE)를 포함할 수 있다.The bit line (BL) according to an embodiment of the present invention may be a stacked type made by stacking layers on the substrate 10, and as shown in Figures 2 and 3, the bit line body (BLM) and the bit lines connected thereto It may include an extension part (BLE).

본 발명의 한 실시예에서, 비트 라인(BL)은 다중막일 수 있다. 예를 들어, 비트 라인(BL)은 차례로 적층된 하부 도전막(41A, 41B), 중간 도전막(42A, 42B) 및 상부 도전막(43A, 43B)을 포함할 수 있다. 그러나 비트 라인(BL)은 이에 한정되지 않으며, 예를 들어 단일막, 이중막 또는 4층 이상의 도전막을 포함할 수도 있다.In one embodiment of the present invention, the bit line BL may be a multilayer. For example, the bit line BL may include lower conductive films 41A and 41B, middle conductive films 42A and 42B, and upper conductive films 43A and 43B that are sequentially stacked. However, the bit line BL is not limited to this and may include, for example, a single layer, a double layer, or a conductive layer of four or more layers.

하부 도전막(41A, 41B), 중간 도전막(42A, 42B) 및 상부 도전막(43A, 43B)은 각각 예를 들어, 불순물을 함유하는 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 하부 도전막(41A, 41B)은 불순물 함유 반도체 물질(보기: 폴리실리콘 등)을 포함하고, 중간 도전막(42A, 42B)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 상부 도전막(43A, 43B)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.The lower conductive films 41A, 41B, the middle conductive films 42A, 42B, and the upper conductive films 43A, 43B are each made of, for example, a semiconductor material containing impurities, a conductive silicide compound, a conductive metal nitride, a metal, and a metal. It may include at least one of the alloys. For example, the lower conductive films 41A and 41B include an impurity-containing semiconductor material (eg, polysilicon, etc.), and the middle conductive films 42A and 42B include at least one of a conductive silicide compound and a conductive metal nitride. , the upper conductive films 43A and 43B may include at least one of metal and metal alloy, but are not limited thereto.

비트 라인(BL)은 직접 컨택(DC)을 통하여 활성 영역(12)과 연결될 수 있다.The bit line BL may be connected to the active area 12 through a direct contact (DC).

직접 컨택(DC)은 버퍼층(30)과 활성 영역(12)에 형성된 직접 컨택 홀(DCH) 내에 형성되며 윗면은 비트 라인(BL)과 접촉하고 아랫면은 활성 영역(12)과 접촉할 수 있다. 직접 컨택(DC)은 비트 라인(BL)과의 접촉 저항을 줄이기 위하여 비트 라인(BL)의 아랫면과 동일한 물질로 형성될 수 있다.The direct contact (DC) is formed in the direct contact hole (DCH) formed in the buffer layer 30 and the active area 12, and the upper surface may be in contact with the bit line BL and the lower surface may be in contact with the active area 12. The direct contact (DC) may be formed of the same material as the lower surface of the bit line (BL) in order to reduce contact resistance with the bit line (BL).

비트 라인(BL)이 다중막인 경우 가장 아래에 위치한 층이 직접 컨택(DC)을 통하여 활성 영역(12)과 연결될 수 있다. 본 발명의 한 실시예에서, 예를 들어 도 3을 참고하면, 직접 컨택(DC)은 비트 라인(BL), 특히 비트 라인 본체(BLM)의 가장 아래에 위치한 하부 도전막(41A)의 일부일 수 있다.If the bit line BL is a multilayer, the lowest layer may be connected to the active region 12 through a direct contact (DC). In one embodiment of the present invention, for example, referring to FIG. 3, the direct contact (DC) may be a part of the lower conductive layer 41A located at the bottom of the bit line (BL), particularly the bit line body (BLM). there is.

직접 컨택(DC)이 직접 컨택 홀(DCH)의 측벽과 접촉하지 않고 직접 컨택(DC)의 측면과 직접 컨택 홀(DCH)의 측벽 사이에 공간이 있을 수 있으며 이 공간을 절연 스페이서로 채울 수 있다. 예를 들어 도 3을 참고하면, 직접 컨택 홀(DCH)의 측벽과 직접 컨택(DC)의 측면 사이의 공간에 3 층의 스페이서, 즉 내부 스페이서(51) 및 충전(充塡) 스페이서(55)가 채워질 수 있다. 내부 스페이서(51)는 직접 컨택 홀(DCH)의 측벽과 아랫면, 직접 컨택(DC)의 측면을 얇게 덮으며 접촉 면의 굴곡을 따라 형성될 수 있다. 충전 스페이서(55)는 직접 컨택 홀(DCH)의 나머지 빈 공간을 채울 수 있다. 그러나 본 발명의 실시예는 이에 한정되지 않는데, 예를 들어, 다른 충전 스페이서를 더 포함할 수 있다.Instead of the direct contact (DC) contacting the sidewall of the direct contact hole (DCH), there may be a space between the side wall of the direct contact (DC) and the sidewall of the direct contact hole (DCH), and this space can be filled with an insulating spacer. . For example, referring to Figure 3, there are three layers of spacers in the space between the side wall of the direct contact hole (DCH) and the side wall of the direct contact (DC), that is, the internal spacer 51 and the filling spacer 55. can be filled. The internal spacer 51 thinly covers the sidewall and bottom of the direct contact hole (DCH) and the side of the direct contact (DC) and may be formed along the curve of the contact surface. The filling spacer 55 may fill the remaining empty space of the direct contact hole (DCH). However, embodiments of the present invention are not limited thereto, and may further include, for example, other charging spacers.

비트 라인(BL) 윗면은 비트 라인 캐핑으로 덮일 수 있으며, 비트 라인 캐핑은 비트 라인 본체(BLM) 위에 위치한 캐핑 본체(BAM)와 비트 라인 확장부(BLE) 위에 위치한 캐핑 확장부(BAE)를 포함한다. 이하에서 편의 상 캐핑 본체(BAM)와 캐핑 확장부(BAE)를 합하여 "비트 라인 캐핑(BA)"으로 표기한다. 비트 라인 캐핑(BA)은 비트 라인(BL) 형성 이후의 공정에서 비트 라인(BL)이 손상되는 것을 줄이기 위한 것이다. 비트 라인 캐핑(BA)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. The top of the bit line (BL) may be covered with bit line capping, which includes a capping body (BAM) located on the bit line body (BLM) and a capping extension (BAE) located on the bit line extension (BLE). do. Hereinafter, for convenience, the capping body (BAM) and the capping extension (BAE) are collectively referred to as “bit line capping (BA).” Bit line capping (BA) is intended to reduce damage to the bit line (BL) in the process after forming the bit line (BL). The bit line capping (BA) may include, for example, at least one of silicon nitride, silicon oxynitride, silicon carbonitride, and silicon oxycarbonitride.

도 2 및 도 3에 도시한 것과 같이, 비트 라인 캐핑(BA)은 삼중막 구조를 가질 수 있다. 예를 들어, 비트 라인 캐핑(BA)은 절연 캐핑막(44A, 44B), 중간 절연막(45A, 45B) 및 마스크층(46A, 46B)을 포함할 수 있다. 절연 캐핑막(44A, 44B), 중간 절연막(45A, 45B) 및 마스크층(46A, 46B)은 각각 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.As shown in FIGS. 2 and 3, the bit line capping (BA) may have a triple layer structure. For example, the bit line capping BA may include insulating capping layers 44A and 44B, intermediate insulating layers 45A and 45B, and mask layers 46A and 46B. The insulating capping films 44A, 44B, the intermediate insulating films 45A, 45B, and the mask layers 46A, 46B may each include, for example, at least one of silicon nitride, silicon oxynitride, silicon carbonitride, and silicon oxycarbonitride. You can.

도 3에는 비트 라인 캐핑(BA)이 삼중막인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 도시한 것과 달리, 비트 라인 캐핑(BA)은 단일층, 이중층 또는 사중층 이상의 구조를 가질 수 있다.In FIG. 3, the bit line capping (BA) is shown as a triple layer, but it is not limited thereto. Unlike what is shown, the bit line capping (BA) may have a single-layer, double-layer, or quadruple-layer structure.

비트 라인(BL)과 비트 라인 캐핑(BA)은 실질적으로 동일한 평면 모양을 가질 수 있으며 동일한 마스크를 사용하여 형성될 수 있다.The bit line BL and the bit line capping BA may have substantially the same planar shape and may be formed using the same mask.

본 명세서에서는 이하 비트 라인(BL)과 비트 라인 캐핑(BA)을 합하여 "비트 라인 구조물(BS)"이라고 표현하고, 비트 라인 본체(BLM)와 캐핑 본체(BAM)를 합하여 "비트 라인 구조물 본체(BSM)", 비트 라인 확장부(BLE)와 캐핑 확장부(BAE)를 합하여 "비트 라인 구조물 확장부(BSE)"라고 표현한다.In this specification, the bit line (BL) and the bit line capping (BA) are collectively referred to as the “bit line structure (BS),” and the bit line body (BLM) and the capping body (BAM) are collectively referred to as the “bit line structure body (BAM).” BSM)", the bit line extension (BLE) and the capping extension (BAE) are combined and expressed as the "bit line structure extension (BSE)".

비트 라인 구조물 확장부(BSE) 사이에는 비트 라인 분리 홈(BSH)이 위치하며, 비트 라인 분리 홈(BSH)의 측벽은 중간 절연막(45B), 도전막(41B, 42B, 43B), 버퍼층(30) 및 기판(10)으로 이루어지며 내부는 마스크층(46B)으로 채워져 있다. 비트 라인 분리 홈(BSH)은 확장부(BSE)가 반대쪽, 즉 도 1에서 아래쪽에 위치하는 비트 라인 구조물(BS)의 연장선 상에 위치하며 이 비트 라인 구조물(BS)의 끝이 비트 라인 분리 홈(BSH) 측벽의 일부를 이룰 수 있다.A bit line separation groove (BSH) is located between the bit line structure extensions (BSE), and the side walls of the bit line separation groove (BSH) include an intermediate insulating layer 45B, conductive layers 41B, 42B, and 43B, and a buffer layer 30. ) and a substrate 10, and the inside is filled with a mask layer 46B. The bit line separation groove (BSH) is located on the extension line of the bit line structure (BS) with the extension portion (BSE) located on the opposite side, that is, at the bottom in FIG. 1, and the end of the bit line structure (BS) is the bit line separation groove. (BSH) May form part of the side wall.

비트 라인 구조물(BS)의 양 측면에는 비트 라인 스페이서(50)가 위치할 수 있다. 본 발명의 한 실시예에 따르면, 비트 라인 스페이서(50)는 비트 라인(BL)[또는 비트 라인 구조물(BS)]을 따라 세로로 길게 뻗을 수 있다. 비트 라인 스페이서(50)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 공기(air) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.Bit line spacers 50 may be located on both sides of the bit line structure BS. According to one embodiment of the present invention, the bit line spacer 50 may extend vertically along the bit line BL (or bit line structure BS). The bit line spacer 50 may include, but is limited to, at least one of, for example, silicon oxide, silicon nitride, silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), air, and combinations thereof. It doesn't work.

한 실시예에 따른 비트 라인 스페이서(50)는 복수의 층을 포함할 수 있다. 예를 들어, 비트 라인 스페이서(50)는 비트 라인 구조물(BS)과 가까운 순서로 차례로 배열된 내부 스페이서(51), 중간 스페이서(52) 및 외부 스페이서(53)를 포함할 수 있다. 내부 스페이서(51)는 비트 라인 구조물(BS)과 접촉하며, 앞서 설명한 바와 같이 직접 컨택(DC)을 따라 연장되어 직접 컨택 홀(DCH)의 측벽과 아랫면을 덮는다.The bit line spacer 50 according to one embodiment may include a plurality of layers. For example, the bit line spacer 50 may include an internal spacer 51, an intermediate spacer 52, and an external spacer 53 arranged in order to be close to the bit line structure BS. The internal spacer 51 is in contact with the bit line structure BS and, as described above, extends along the direct contact DC to cover the sidewall and bottom of the direct contact hole DCH.

워드 라인 구조물(WS)의 연장선 상에는 워드 라인 분리 홈이 위치할 수 있고, 워드 라인 분리 홈은 두 개의 워드 라인 구조물(WS)마다 하나씩 배치될 수 있다. 워드 라인 분리 홈의 바닥면은 워드 라인 구조물(WS)의 바닥면보다 낮을 수 있으며, 워드 라인 분리 홈의 폭은 워드 라인 구조물(WS)의 폭보다 넓을 수 있다. 워드 라인 분리 홈은 절연물로 채워질 수 있다.A word line separation groove may be located on an extension line of the word line structure WS, and one word line separation groove may be placed for every two word line structures WS. The bottom surface of the word line separation groove may be lower than the bottom surface of the word line structure WS, and the width of the word line separation groove may be wider than the width of the word line structure WS. The word line separation groove may be filled with insulating material.

도 1 내지 도 3을 참고하면, 격벽(48)은 가로 방향으로 길게 뻗어 비트 라인 구조물 본체(BSM) 및 비트 라인 스페이서(50)와 교차할 수 있다. 격벽(48)은 또한 워드 라인 구조물(WS)과 완전히 중첩하고 워드 라인 구조물(WS)보다 좁을 수 있다. 즉, 격벽(48)의 상하 경계가 워드 라인 구조물(WS)의 내부와 중첩할 수 있다.Referring to FIGS. 1 to 3 , the partition wall 48 may extend long in the horizontal direction and intersect the bit line structure main body (BSM) and the bit line spacer 50. The partition 48 may also completely overlap the word line structure WS and be narrower than the word line structure WS. That is, the upper and lower boundaries of the partition wall 48 may overlap with the interior of the word line structure WS.

격벽(48) 중 비트 라인 스페이서(50) 사이의 공간에 위치한 부분은 기판(10) 내부, 예를 들어 캐핑 절연층(26) 내부로 연장될 수 있다. 격벽(48)과 비트 라인 구조물 본체(BSM)가 중첩하는 부분에서는, 격벽(48)이 비트 라인 구조물 본체(BSM) 위에 위치할 수 있으며 비트 라인 구조물 본체(BSM)의 높이가 상대적으로 낮을 수 있다. 도 2는 격벽(48) 아래에 위치한 캐핑 본체(BAM) 부분에 마스크층(46A)이 없고, 중간 절연막(45A)도 상부 일부가 제거되어 있는 경우를 도시하지만, 실시예는 이에 한정되지 않는다. 격벽(48)의 윗면은 비트 라인 구조물 본체(BSM)의 가장 높은 부분 윗면보다 낮을 수 있으나 이에 한정되지 않는다. 격벽(48)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.The portion of the partition wall 48 located in the space between the bit line spacers 50 may extend into the inside of the substrate 10, for example, into the capping insulating layer 26. In a portion where the partition wall 48 and the bit line structure main body (BSM) overlap, the partition wall 48 may be located above the bit line structure main body (BSM) and the height of the bit line structure main body (BSM) may be relatively low. . FIG. 2 illustrates a case in which there is no mask layer 46A in the capping body (BAM) located below the partition 48 and a portion of the upper part of the intermediate insulating film 45A is removed, but the embodiment is not limited thereto. The upper surface of the partition 48 may be lower than the upper surface of the highest part of the bit line structure main body (BSM), but is not limited to this. The barrier rib 48 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and combinations thereof, but is not limited thereto.

매몰 컨택(BC)은 격벽(48)과 비트 라인 스페이서(50)로 구획되는 공간에 위치할 수 있으며, 활성 영역(12)의 끝 부분과 중첩할 수 있다. 매몰 컨택(BC)의 적어도 일부는 기판(10)에 매몰될 수 있다. 예를 들면, 매몰 컨택(BC)의 아랫면은 기판(10)의 윗면보다 낮고, 격벽(48)의 아랫면보다 높을 수 있다. 매몰 컨택(BC)의 윗면은 격벽(48)의 윗면보다 낮을 수 있으며, 예를 들어 기판(10)의 윗면보다 높을 수 있으나 이에 한정되는 것은 아니다.The buried contact BC may be located in a space defined by the partition wall 48 and the bit line spacer 50, and may overlap the end of the active area 12. At least a portion of the buried contact BC may be buried in the substrate 10 . For example, the lower surface of the buried contact BC may be lower than the upper surface of the substrate 10 and higher than the lower surface of the partition wall 48. The top surface of the buried contact BC may be lower than the top surface of the partition wall 48 and, for example, may be higher than the top surface of the substrate 10, but is not limited thereto.

한 실시예에 따르면, 매몰 컨택(BC)은 하부층(61)과 상부층(62)을 포함할 수 있다. 하부층(61)은 예를 들어, 불순물을 함유하는 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 하부층(61)은 예를 들어 불순물 함유 폴리실리콘을 포함할 수 있으며, 불순물로는 예를 들어 인(Phosphorus), 비소(Arsenic), 붕소(Boron) 또는 이들의 조합 중 하나 이상을 예로 들 수 있다. 상부층(62)은 금속 실리사이드를 포함할 수 있다.According to one embodiment, the buried contact BC may include a lower layer 61 and an upper layer 62. The lower layer 61 may include, for example, at least one of a semiconductor material containing impurities, a conductive silicide compound, a conductive metal nitride, and a metal. The lower layer 61 may include, for example, polysilicon containing impurities, and the impurities may include, for example, one or more of phosphorus, arsenic, boron, or a combination thereof. . Top layer 62 may include metal silicide.

매몰 컨택(BC)을 구획하는 비트 라인 스페이서(50)와 격벽(48)의 측면에는 셀 스페이서(58)가 위치할 수 있다. 셀 스페이서(58)는 매몰 컨택(BC)의 윗면까지 연장될 수 있다.A cell spacer 58 may be located on the side of the bit line spacer 50 and the partition wall 48 that partitions the buried contact BC. The cell spacer 58 may extend to the upper surface of the buried contact BC.

랜딩 패드(LP)는 매몰 컨택(BC) 위에 형성되어 매몰 컨택(BC)과 접촉할 연결될 수 있다. 랜딩 패드(LP)는 비트 라인 구조물 본체(BSM) 윗면 일부와 중첩할 수 있다.The landing pad LP may be formed on the buried contact BC and be connected to contact the buried contact BC. The landing pad (LP) may overlap a portion of the upper surface of the bit line structure main body (BSM).

워드 라인 접속 플러그는 워드 라인(WL)과 중첩할 수 있고, 비트 라인 접속 플러그(BP)는 비트 라인(BL)과 중첩할 수 있다. The word line connection plug may overlap the word line (WL), and the bit line connection plug (BP) may overlap the bit line (BL).

비트 라인 접속 플러그(BP)는 비트 라인 구조물 확장부(BSE)보다 작으며 비트 라인 구조물 확장부(BSE)의 중앙에 위치할 수 있다. 비트 라인 접속 플러그(BP)는 캐핑 확장부(BAE)를 관통하여 비트 라인 확장부(BLE)의 상부 도전막(43B)과 접촉할 수 있다.The bit line connection plug (BP) is smaller than the bit line structure extension (BSE) and may be located in the center of the bit line structure extension (BSE). The bit line connection plug BP may penetrate the capping extension BAE and contact the upper conductive layer 43B of the bit line extension BLE.

도 3을 참고하면, 랜딩 패드(LP)와 접속 플러그(BP)는 각각 차례로 적층된 도전성 장벽층(64A, 64B) 및 도전층(66A, 66B)을 포함할 수 있다. 도전성 장벽층(64A, 64B)은 예를 들어, Ti, TiN 또는 Ti/TiN의 적층 구조일 수 있다. 도전층(66A, 66B)은 예를 들어, 불순물을 함유하는 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.Referring to FIG. 3 , the landing pad LP and the connection plug BP may include conductive barrier layers 64A and 64B and conductive layers 66A and 66B, respectively, which are sequentially stacked. The conductive barrier layers 64A and 64B may be, for example, a stacked structure of Ti, TiN, or Ti/TiN. The conductive layers 66A and 66B may include, for example, at least one of a semiconductor material containing impurities, a conductive silicide compound, a conductive metal nitride, a conductive metal carbide, a metal, and a metal alloy.

패드 분리 절연층(70)은 랜딩 패드(LP) 및 접속 플러그(BP)를 분리하며, 비트 라인 구조물(BS), 비트 라인 스페이서(50) 및 셀 스페이서(58) 등을 잠식할 수 있다.The pad separation insulating layer 70 separates the landing pad LP and the connection plug BP, and may encroach on the bit line structure BS, bit line spacer 50, and cell spacer 58.

패드 분리 절연층(70)은 절연성 물질을 포함하고, 복수의 랜딩 패드(LP)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 및 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다.The pad separation insulating layer 70 includes an insulating material and can electrically separate the plurality of landing pads LP from each other. For example, the pad isolation insulating layer 70 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, silicon oxycarbonitride, and silicon carbonitride.

그러면, 도 4 내지 도 28을 참고하여 도 1 내지 도 3에 도시한 반도체 장치를 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 설명한다.Next, a method of manufacturing the semiconductor device shown in FIGS. 1 to 3 according to an embodiment of the present invention will be described with reference to FIGS. 4 to 28 .

도 4 및 도 7은 한 실시예에 따른 반도체 장치의 제조 방법의 중간 과정에서의 개략적인 배치도이고, 도 5 및 도 6은 도 4의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이고, 도 8 및 도 9는 도 7의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이다. 도 10, 도 12, 도 14, 도 16, 도 18, 도 20은 본 발명의 한 실시예에 따른 반도체 장치를 제조하는 중간 과정에서의 개략적인 평면도이고, 도 11은 도 10의 A-A 선을 따라 잘라 도시한 간략 단면도이고, 도 13은 도 12의 A-A 선을 따라 잘라 도시한 간략 단면도이고, 도 15는 도 14의 A-A 선을 따라 잘라 도시한 간략 단면도이고, 도 17은 도 16의 A-A 선을 따라 잘라 도시한 간략 단면도이고, 도 19는 도 18의 A-A 선을 따라 잘라 도시한 간략 단면도이고, 도 21 및 도 22는 도 20의 A-A 선을 따라 공정 순서에 따라 도시한 간략 단면도이다. 도 23 및 도 26은 한 실시예에 따른 반도체 장치의 제조 방법의 중간 과정에서의 개략적인 배치도이고, 도 24 및 도 25는 도 23의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이고, 도 27 및 도 28은 도 26의 반도체 장치를 I-I 선을 따라 잘라 공정 순서에 따라 도시한 단면도이다.FIGS. 4 and 7 are schematic layout views of an intermediate process of a method of manufacturing a semiconductor device according to an embodiment, and FIGS. 5 and 6 are cross-sectional views showing the semiconductor device of FIG. 4 taken along line II-I according to the process sequence. 8 and 9 are cross-sectional views of the semiconductor device of FIG. 7 taken along line I-I and shown according to the process sequence. FIGS. 10, 12, 14, 16, 18, and 20 are schematic plan views in the intermediate process of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 11 is taken along line A-A of FIG. 10. Figure 13 is a simplified cross-sectional view taken along line A-A of Figure 12, Figure 15 is a simplified cross-sectional view taken along line A-A of Figure 14, and Figure 17 is a simplified cross-sectional view taken along line A-A of Figure 16. It is a simplified cross-sectional view cut along the line A-A of FIG. 18, and FIGS. 21 and 22 are a simplified cross-sectional view cut along the line A-A of FIG. 20 according to the process sequence. FIGS. 23 and 26 are schematic layout views of an intermediate process of a semiconductor device manufacturing method according to an embodiment, and FIGS. 24 and 25 are cross-sectional views of the semiconductor device of FIG. 23 taken along line I-I and shown according to the process sequence. 27 and 28 are cross-sectional views of the semiconductor device of FIG. 26 taken along line I-I and shown according to the process sequence.

도 4 및 도 5를 참고하면, 활성 영역(12)을 정의하는 복수의 영역 분리층(14)이 형성되어 있는 기판(10) 내에 복수의 워드 라인(WL)을 이루는 워드 라인 구조물(WS)을 형성할 수 있다. 워드 라인 구조물(WS)은 기판(10) 내에 위치할 수 있고, 워드 라인 구조물(WS)은 대략 제1 방향(D1)으로 뻗으며, 두 개씩 짝지어서 끝에서 서로 연결되고, 뒤에서 형성되는 분리 홈에 의해 분리되어 워드 라인(WL)이 될 수 있으나, 실시예는 이에 한정되지 않는다.Referring to FIGS. 4 and 5 , a word line structure (WS) forming a plurality of word lines (WL) is formed in a substrate 10 on which a plurality of region separation layers 14 defining the active region 12 are formed. can be formed. The word line structure WS may be located within the substrate 10, and the word line structure WS may extend approximately in the first direction D1, be paired in pairs, connected to each other at the ends, and have a separation groove formed at the back. may be separated to form a word line (WL), but the embodiment is not limited to this.

한 실시예에 따르면, 워드 라인(WL)을 형성한 후, 활성 영역(12)에 불순물을 주입하여 소스/드레인 영역을 형성할 수 있다. 다른 실시예에 따르면, 워드 라인(WL)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.According to one embodiment, after forming the word line WL, source/drain regions may be formed by injecting impurities into the active region 12. According to another embodiment, an impurity ion implantation process to form source/drain regions may be performed before forming the word line WL.

도 6을 참고하면, 형성된 기판(10) 위에 버퍼층(30), 3층의 도전막(410, 420, 430) 및 절연 캐핑막(440), 그리고 복수의 직접 컨택 홀(DCH)을 형성한다. 이때 3층의 도전막(410, 420, 430) 중 하부 도전막(410)과 동일한 물질이 직접 컨택 홀(DCH)을 채울 수 있다. 복수의 직접 컨택 홀(DCH)은 서로 떨어져 고립되어 있으며, 원형, 타원형, 사각형 등의 평면 모양을 가질 수 있으나 이에 한정되지 않는다. 이어서, 얇은 절연막(450)을 적층할 수 있다.Referring to FIG. 6, a buffer layer 30, three layers of conductive films 410, 420, and 430, an insulating capping film 440, and a plurality of direct contact holes (DCH) are formed on the formed substrate 10. At this time, the same material as the lower conductive film 410 among the three layers of conductive films 410, 420, and 430 may directly fill the contact hole DCH. The plurality of direct contact holes (DCH) are isolated from each other and may have a planar shape such as a circle, oval, or square, but is not limited thereto. Subsequently, a thin insulating film 450 can be stacked.

도 6에는 버퍼층(30)이 2 개의 절연막(31, 32)을 포함하는 것으로 도시하였으나, 이에 한정되지 않고 단일막, 삼중막 또는 4 개 이상의 절연막을 포함할 수도 있다.In FIG. 6, the buffer layer 30 is shown as including two insulating films 31 and 32, but the buffer layer 30 is not limited to this and may include a single layer, a triple layer, or four or more insulating layers.

가장 아래에 위치한 하부 도전막(410)은 불순물을 함유하는 반도체 물질, 예를 들어 폴리실리콘을 포함할 수 있으며, 직접 컨택 홀(DCH)을 채울 수 있다. 그러나 실시예는 이에 한정되지 않는다. 예를 들어, 세 개의 도전막(410, 420, 430)이 각각 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 한 실시예에 따르면 하부 도전막(410)은 불순물 함유 반도체 물질을 포함하고, 중간 도전막(420)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 상부 도전막(430)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.The lower conductive layer 410 located at the bottom may include a semiconductor material containing impurities, for example, polysilicon, and may fill the direct contact hole (DCH). However, the embodiment is not limited to this. For example, the three conductive films 410, 420, and 430 may each include at least one of a conductive silicide compound, a conductive metal nitride, a metal, and a metal alloy. According to one embodiment, the lower conductive film 410 includes a semiconductor material containing impurities, the middle conductive film 420 includes at least one of a conductive silicide compound and a conductive metal nitride, and the upper conductive film 430 includes metal and It may include at least one of metal alloys.

다른 실시예에 따르면 3층의 도전막(410, 420, 430) 대신 단일층이나 2층 또는 4층 이상의 도전막을 사용할 수 있다.According to another embodiment, a single layer, two layers, or four or more layers of conductive films may be used instead of the three-layer conductive films 410, 420, and 430.

절연 캐핑막(440)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.The insulating capping film 440 may include, but is not limited to, at least one of, for example, silicon oxide, silicon nitride, silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), and combinations thereof.

도 7 및 도 8을 참고하면, 기판(10) 위의 층들과 기판(10)을 식각하여 복수의 분리 홈(BSH)을 형성한다. 복수의 분리 홈(BSH)은 비트 라인을 분리하기 위한 복수의 비트 라인 분리 홈일 수 있고, 이 때 워드 라인을 분리하기 위한 복수의 워드 라인 분리 홈을 함께 형성할 수 있으나, 실시예는 이에 한정되지 않으며, 복수의 워드 라인 분리 홈은 복수의 비트 라인 분리 홈과 별개의 공정으로 형성할 수도 있다.Referring to FIGS. 7 and 8 , the layers on the substrate 10 and the substrate 10 are etched to form a plurality of separation grooves (BSH). The plurality of separation grooves (BSH) may be a plurality of bit line separation grooves for separating bit lines, and in this case, a plurality of word line separation grooves for separating word lines may be formed together, but the embodiment is not limited to this. Alternatively, the plurality of word line separation grooves may be formed in a separate process from the plurality of bit line separation grooves.

분리 홈(BSH)은 절연막(450), 도전막(410, 420, 430), 버퍼층(30) 및 기판(10)이 측벽을 이루며 바닥면은 워드 라인 구조물(WS)보다 낮을 수 있다. 분리 홈(BSH)은 도 1 및 도 2에 도시한 바와 같이 나중에 형성할 비트 라인 구조물 확장부(BSE)와 교대로 배치되도록 배열할 수 있다.The separation groove BSH includes an insulating film 450, conductive films 410, 420, and 430, a buffer layer 30, and a substrate 10 forming sidewalls, and the bottom surface may be lower than that of the word line structure WS. As shown in FIGS. 1 and 2, the separation grooves (BSH) may be arranged to alternate with the bit line structure extensions (BSE) to be formed later.

분리 홈(BSH)은 교대로 배치된 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB)을 포함하도록 형성될 수 있다. 앞서 설명한 바와 같이, 위에서 본 한 평면 상, 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB)의 가장자리가 이루는 평면 형태는 서로 다를 수 있다.The separation groove (BSH) may be formed to include a first separation groove (BSHA) and a second separation groove (BSHB) arranged alternately. As previously described, the planar shapes formed by the edges of the first separation groove (BSHA) and the second separation groove (BSHB) on a plane viewed from above may be different from each other.

제1 분리 홈(BSHA)과 제2 분리 홈(BSHB) 사이의 간격(DL)은 실질적으로 일정하도록 형성될 수 있다.The distance DL between the first separation groove BSHA and the second separation groove BSHB may be formed to be substantially constant.

이어서, 도 9에 도시한 바와 같이, 마스크층(460)을 적층한다. 이때 마스크층(460)은 분리 홈(BSH)을 채울 수 있다. 마스크층(460)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.Next, as shown in FIG. 9, a mask layer 460 is stacked. At this time, the mask layer 460 may fill the separation groove (BSH). The mask layer 460 may include, but is not limited to, at least one of, for example, silicon oxide, silicon nitride, silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), and combinations thereof.

그러면, 도 10 내지 도 22를 참고하여, 실시예에 따른 반도체 장치 방법에 따른 분리 홈(BSH) 제조 방법에 대하여 보다 구체적으로 설명한다. 도 10 내지 도 22에서, 기판(10)과 기판(10) 위의 버퍼층(30), 3층의 도전막(410, 420, 430) 및 절연 캐핑막(440), 얇은 절연막(450)을 포함하는 복수의 층들을 간략하게, 베이스층(400)으로 표시하였다.Then, with reference to FIGS. 10 to 22 , a method of manufacturing a separation groove (BSH) according to a semiconductor device method according to an embodiment will be described in more detail. 10 to 22, it includes a substrate 10, a buffer layer 30 on the substrate 10, three layers of conductive films 410, 420, and 430, an insulating capping film 440, and a thin insulating film 450. The plurality of layers are briefly indicated as a base layer 400.

도 10 및 도 11을 참고하면, 베이스층(400) 위에 제1 희생층(PRA) 및 제2 희생층(PRB)을 적층하고, 제1 패턴부(PAT1)를 형성할 수 있다.Referring to FIGS. 10 and 11 , a first sacrificial layer (PRA) and a second sacrificial layer (PRB) may be stacked on the base layer 400 to form a first pattern portion (PAT1).

제1 희생층(PRA) 및 제2 희생층(PRB)은 기판(10) 위의 전면에 위치하여, 기판(10)에 형성되어 있는 워드 라인 구조물(WS)과 주변 영역의 트랜지스터 등을 보호할 수 있다.The first sacrificial layer (PRA) and the second sacrificial layer (PRB) are located on the front surface of the substrate 10 to protect the word line structure WS formed on the substrate 10 and the transistors in the surrounding area. You can.

제1 패턴부(PAT1)는 분리 홈(BSH) 중 제1 분리 홈(BSHA)이 위치할 영역에 대응하는 부분에 형성될 수 있다. 제1 패턴부(PAT1)는 제1 분리 홈(BSHA)과 유사한 평면 형태를 가질 수 있다.The first pattern portion PAT1 may be formed in a portion of the separation groove BSH corresponding to the area where the first separation groove BSHA will be located. The first pattern portion PAT1 may have a planar shape similar to the first separation groove BSHA.

제1 희생층(PRA)은 제1 층(PRA1)과 제2 층(PRA2)을 포함할 수 있고, 제2 희생층(PRB)은 제3 층(PRB1)과 제4 층(PRB2)을 포함할 수 있다. 제1 희생층(PRA)과 제2 희생층(PRB)은 서로 식각 조건이 다를 수 있고, 제1 층(PRA1)과 제2 층(PRA2)은 서로 식각 조건이 다를 수 있고, 제3 층(PRB1)과 제4 층(PRB2)은 서로 식각 조건이 다를 수 있다. 제1 희생층(PRA)의 제2 층(PRA2)과 제2 희생층(PRB)의 제4 층(PRB2)의 식각 조건은 실질적으로 같을 수 있고, 제1 희생층(PRA)의 제2 층(PRA2)의 두께는 제2 희생층(PRB)의 제4 층(PRB2)의 두께보다 두꺼울 수 있다.The first sacrificial layer (PRA) may include a first layer (PRA1) and a second layer (PRA2), and the second sacrificial layer (PRB) may include a third layer (PRB1) and a fourth layer (PRB2). can do. The first sacrificial layer (PRA) and the second sacrificial layer (PRB) may have different etching conditions, the first layer (PRA1) and the second layer (PRA2) may have different etching conditions, and the third layer ( PRB1) and the fourth layer (PRB2) may have different etching conditions. The etching conditions of the second layer (PRA2) of the first sacrificial layer (PRA) and the fourth layer (PRB2) of the second sacrificial layer (PRB) may be substantially the same, and the etching conditions of the second layer (PRA2) of the first sacrificial layer (PRA) may be substantially the same. The thickness of PRA2 may be thicker than the thickness of the fourth layer PRB2 of the second sacrificial layer PRB.

도 12 및 도 13을 참고하면, 제1 패턴부(PAT1)를 식각 마스크로 하여, 제2 희생층(PRB)을 식각하여 제2 패턴부(PAT2)를 형성하고, 제1 패턴부(PAT1)를 제거할 수 있다.Referring to FIGS. 12 and 13 , using the first pattern portion (PAT1) as an etch mask, the second sacrificial layer (PRB) is etched to form a second pattern portion (PAT2), and the first pattern portion (PAT1) is etched. can be removed.

위에서 보는 한 평면 상, 제2 패턴부(PAT2)는 제1 패턴부(PAT1)와 유사한 평면 형태를 가질 수 있고 제2 패턴부(PAT2)는 제1 패턴부(PAT1)와 같은 위치에 형성되어, 제2 패턴부(PAT2)는 분리 홈(BSH) 중 제1 분리 홈(BSHA)이 위치할 영역에 대응하는 부분에 형성될 수 있고 제2 패턴부(PAT2)는 제1 분리 홈(BSHA)과 유사한 평면 형태를 가질 수 있다.On a plane viewed from above, the second pattern portion PAT2 may have a similar planar shape to the first pattern portion PAT1, and the second pattern portion PAT2 may be formed at the same position as the first pattern portion PAT1. , the second pattern portion (PAT2) may be formed in a portion of the separation groove (BSH) corresponding to the area where the first separation groove (BSHA) will be located, and the second pattern portion (PAT2) may be formed in a portion of the separation groove (BSH) corresponding to the area where the first separation groove (BSHA) will be located. It may have a similar planar shape.

제2 패턴부(PAT2)는 제2 희생층(PRB)의 제3 층(PRB1)으로 이루어진 제1 부분(PAT21)과 제2 희생층(PRB)의 제4 층(PRB2)으로 이루어진 제2 부분(PAT22)을 포함할 수 있다.The second pattern portion (PAT2) includes a first portion (PAT21) composed of the third layer (PRB1) of the second sacrificial layer (PRB) and a second portion composed of the fourth layer (PRB2) of the second sacrificial layer (PRB). (PAT22) may be included.

도 14 및 도 15를 참고하면, 제2 패턴부(PAT2)와 제1 희생층(PRA) 위에 마스크 층(PRC)을 적층할 수 있다. 마스크 층(PRC)의 두께는 제2 패턴부(PAT2)의 두께보다 얇을 수 있어, 마스크 층(PRC)은 제2 패턴부(PAT2)의 돌출된 상부 및 측면을 덮는 돌출 영역(PRCA)을 포함할 수 있다.Referring to FIGS. 14 and 15 , a mask layer (PRC) may be stacked on the second pattern portion (PAT2) and the first sacrificial layer (PRA). The thickness of the mask layer (PRC) may be thinner than the thickness of the second pattern portion (PAT2), so that the mask layer (PRC) includes a protruding area (PRCA) covering the protruding top and side surfaces of the second pattern portion (PAT2). can do.

도 16 및 도 17을 참고하면, 마스크 층(PRC)과 함께 제1 희생층(PRA)의 제2 층(PRA2)의 일부분과 제2 패턴부(PAT2)의 제2 부분(PAT22)을 식각할 수 있다.Referring to FIGS. 16 and 17 , a portion of the second layer (PRA2) of the first sacrificial layer (PRA) and the second portion (PAT22) of the second pattern portion (PAT2) are etched along with the mask layer (PRC). You can.

제1 희생층(PRA)의 제2 층(PRA2)과 제2 희생층(PRB)의 제4 층(PRB2)의 식각 조건은 실질적으로 같을 수 있고, 제1 희생층(PRA)의 제2 층(PRA2)의 두께는 제2 희생층(PRB)의 제4 층(PRB2)의 두께보다 두꺼울 수 있기 때문에, 제2 희생층(PRB)의 제4 층(PRB2)으로 이루어진 제2 패턴부(PAT2)의 제2 부분(PAT22)을 모두 제거하여도 제1 희생층(PRA)의 제2 층(PRA2)은 모두 제거되지 않고 일부분 남을 수 있다.The etching conditions of the second layer (PRA2) of the first sacrificial layer (PRA) and the fourth layer (PRB2) of the second sacrificial layer (PRB) may be substantially the same, and the etching conditions of the second layer (PRA2) of the first sacrificial layer (PRA) may be substantially the same. Since the thickness of (PRA2) may be thicker than the thickness of the fourth layer (PRB2) of the second sacrificial layer (PRB), the second pattern portion (PAT2) composed of the fourth layer (PRB2) of the second sacrificial layer (PRB) ), even if the entire second portion (PAT22) of the first sacrificial layer (PRA) is removed, a portion of the second layer (PRA2) of the first sacrificial layer (PRA) may not be completely removed and may remain.

이러한 식각 공정을 통해, 제2 패턴부(PAT2)의 제1 부분(PAT21)을 노출할 수 있고, 마스크 층(PRC) 중 제2 패턴부(PAT2)의 측면에 위치하는 부분을 남겨 마스크 스페이서(PRC1)를 형성할 수 있고, 제1 희생층(PRA) 위에 위치하는 마스크 층(PRC)을 제거하여 인접한 측면 스페이서(PRC1)들 사이에 위치하는 제1 개구부(OPT1)를 형성할 수 있다.Through this etching process, the first portion (PAT21) of the second pattern portion (PAT2) can be exposed, and a portion of the mask layer (PRC) located on the side of the second pattern portion (PAT2) is left to form a mask spacer ( PRC1) can be formed, and the first opening OPT1 positioned between adjacent side spacers PRC1 can be formed by removing the mask layer PRC positioned on the first sacrificial layer PRA.

위에서 보는 한 평면상, 제1 개구부(OPT1)는 측면 스페이서(PRC1)들 사이에 위치하여, 제1 개구부(OPT1)는 분리 홈(BSH) 중 제2 분리 홈(BSHB)이 위치할 영역에 대응하는 부분에 형성될 수 있고, 제1 개구부(OPT1)는 제2 분리 홈(BSHB)과 유사한 평면 형태를 가질 수 있다.In a plane view from above, the first opening (OPT1) is located between the side spacers (PRC1), and the first opening (OPT1) corresponds to the area where the second separation groove (BSHB) of the separation grooves (BSH) will be located. The first opening OPT1 may have a planar shape similar to the second separation groove BSHB.

도 18 및 도 19를 참고하면, 제2 패턴부(PAT2)의 제1 부분(PAT21) 식각으로 제거하여, 마스크 스페이서(PRC1) 사이의 제2 패턴부(PAT2)의 제1 부분(PAT21)이 위치하였던 영역에 제2 개구부(OPT2)를 형성할 수 있다.Referring to FIGS. 18 and 19 , the first portion (PAT21) of the second pattern portion (PAT2) is removed by etching, and the first portion (PAT21) of the second pattern portion (PAT2) between the mask spacers (PRC1) is A second opening (OPT2) may be formed in the previously located area.

제2 개구부(OPT2)는 제2 패턴부(PAT2)의 제1 부분(PAT21)이 위치하였던 영역에 형성되기 때문에, 위에서 보는 한 평면상, 제2 개구부(OPT2)는 분리 홈(BSH) 중 제1 분리 홈(BSHA)이 위치할 영역에 대응하는 부분에 형성될 수 있고, 제2 개구부(OPT2)는 제2 분리 홈(BSHB)과 유사한 평면 형태를 가질 수 있다.Since the second opening OPT2 is formed in the area where the first part PAT21 of the second pattern part PAT2 was located, in a plane view from above, the second opening OPT2 is located in the first part of the separation groove BSH. 1 The separation groove BSHA may be formed in a portion corresponding to the area where the separation groove BSHA will be located, and the second opening OPT2 may have a planar shape similar to the second separation groove BSHB.

도 20 및 도 21을 참고하면, 마스크 스페이서(PRC1)를 식각 마스크로 하여, 제1 희생층(PRA)과 베이스층(400)을 식각하여, 제1 개구부(OPT1)과 제2 개구부(OPT2)에 대응하는 제1 홈(HL1)과 제2 홈(HL2)을 형성할 수 있다.20 and 21, using the mask spacer (PRC1) as an etch mask, the first sacrificial layer (PRA) and the base layer 400 are etched to form the first opening (OPT1) and the second opening (OPT2). A first groove (HL1) and a second groove (HL2) corresponding to may be formed.

이어서 도 22를 참고하면, 베이스층(400) 위에 남아 있는 제1 희생층(PRA)을 모두 제거하여, 베이스층(400)에 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB)을 함께 형성할 수 있다.Next, referring to FIG. 22, all of the first sacrificial layer (PRA) remaining on the base layer 400 is removed, and the first separation groove (BSHA) and the second separation groove (BSHB) are formed on the base layer 400. can be formed.

이처럼, 하나의 식각 마스크인 마스크 스페이서(PRC1)를 이용하여, 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB)을 함께 형성함으로써, 서로 교대로 배치되는 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB)을 별개로 형성하여 미스 얼라인이 발생할 수 있는 경우와 비교하여, 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB) 사이의 간격의 오차 발생을 줄여 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB) 사이의 간격을 일정하게 형성할 수 있다. 따라서, 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB) 사이에 형성되는 비트 라인 확장부(BLE)와 같은 신호선의 끝 부분이 형성될 영역이 유지되어 신호선의 끝 부분과 접속 플러그 사이의 연결의 신뢰성을 높일 수 있다.In this way, the first separation grooves (BSHA) and the second separation grooves (BSHB) are formed together using the mask spacer (PRC1), which is one etch mask, so that the first separation grooves (BSHA) and the second separation grooves (BSHA) are alternately arranged. 2 Compared to the case where misalignment may occur by forming the separation groove (BSHB) separately, the occurrence of error in the gap between the first separation groove (BSHA) and the second separation groove (BSHB) is reduced. The gap between (BSHA) and the second separation groove (BSHB) can be formed to be constant. Accordingly, the area where the end of the signal line, such as the bit line extension (BLE) formed between the first separation groove (BSHA) and the second separation groove (BSHB), will be formed is maintained, so that the area between the end of the signal line and the connection plug is maintained. The reliability of the connection can be increased.

반도체 장치가 고집적화되면서 신호선의 폭도 감소하게 되고 접속 플러그와 연결되는 신호선의 끝 부분이 형성되는 영역의 폭도 감소하게 되는데, 신호선의 끝 부분이 형성될 영역의 폭이 일정하지 않고, 좁아지는 부분이 발생하는 경우, 이 부분에서 신호선의 단선이나 단락이 발생할 수 있다. 그러나, 실시예에 따른 반도체 장치의 제조 방법에 따르면, 제1 분리 홈(BSHA)과 제2 분리 홈(BSHB) 사이의 간격의 오차 발생을 줄여, 신호선의 끝 부분이 형성될 영역의 폭의 오차가 줄어들고, 이를 통해 신호선 끝 부분에서 발생할 수 있는 단선이나 단락을 방지할 수 있다.As semiconductor devices become more highly integrated, the width of the signal line decreases, and the width of the area where the end of the signal line connected to the connection plug is formed also decreases. The width of the area where the end of the signal line is formed is not constant, and the area becomes narrow. In this case, disconnection or short circuit of the signal line may occur in this area. However, according to the semiconductor device manufacturing method according to the embodiment, the error in the gap between the first separation groove (BSHA) and the second separation groove (BSHB) is reduced, and the error in the width of the area where the end of the signal line is to be formed is reduced. is reduced, and this prevents disconnection or short circuiting that may occur at the end of the signal line.

실시예에 따른 반도체 장치의 제조 방법에 대하여 이어서 설명한다.The manufacturing method of the semiconductor device according to the embodiment will be described next.

도 23 및 도 24를 참고하면, 마스크층(460), 절연막(450), 캐핑막(440) 및 3층의 도전막(410, 420, 430)을 식각하여 복수의 비트 라인 구조물(BS)을 형성할 수 있다. 도 23에 도시한 바와 같이 복수의 비트 라인 구조물(BS)의 끝 부분은 폭이 넓은 확장부(BSE)를 이루며, 비트 라인 확장부(BSE)는 비트 라인 분리 홈(BSH)과 교대로 배치될 수 있다.Referring to FIGS. 23 and 24 , the mask layer 460, the insulating film 450, the capping film 440, and the three-layer conductive films 410, 420, and 430 are etched to form a plurality of bit line structures (BS). can be formed. As shown in FIG. 23, the ends of the plurality of bit line structures BS form wide extensions BSE, and the bit line extensions BSE are arranged alternately with the bit line separation grooves BSH. You can.

이어 도 25를 참고하면, 비트 라인 스페이서(50), 충전 스페이서(도 3의 54), 매몰 컨택(BC), 격벽(48), 셀 스페이서(58) 등을 형성할 수 있다. 이 과정에서 비트 라인 구조물(BS)의 상부 일부, 예를 들어 마스크층(46) 및 그 아래의 절연막(45)이 부분적으로 제거되어 비트 라인 구조물(BS)의 높이가 일정하지 않고 들쑥날쑥할 수 있다.Next, referring to FIG. 25, a bit line spacer 50, a charging spacer (54 in FIG. 3), a buried contact (BC), a partition wall 48, a cell spacer 58, etc. can be formed. In this process, the upper part of the bit line structure BS, for example, the mask layer 46 and the insulating film 45 below it, are partially removed, so the height of the bit line structure BS may be uneven and jagged. .

도 26 및 도 27을 참고하면, 비트 라인(BL)의 상부 도전막(43)을 노출하는 복수의 비트 라인 접속 플러그 홀(BLH)을 형성할 수 있다. 이 때, 워드 라인(WL)을 노출하는 복수의 워드 라인 접속 플러그 홀을 함께 형성할 수 있다.Referring to FIGS. 26 and 27 , a plurality of bit line connection plug holes BLH may be formed to expose the upper conductive film 43 of the bit line BL. At this time, a plurality of word line connection plug holes exposing the word line WL may be formed together.

이어 도 28을 참고하면, 도전성 장벽층(640)과 도전층(660)을 적층한다.Next, referring to FIG. 28, the conductive barrier layer 640 and the conductive layer 660 are stacked.

마지막으로 도 1 내지 도 3을 참고하면, 도전층(660)과 도전성 장벽층(640)을 그 아래의 층들과 함께 식각하여 복수의 비트 라인 접속 플러그(BP) 및 복수의 랜딩 패드(LP)를 형성하고, 제거된 부분을 패드 분리 절연층(70)으로 채울 수 있다. 복수의 비트 라인 접속 플러그(BP) 및 복수의 랜딩 패드(LP)와 함께 복수의 워드 라인 접속 플러그를 형성할 수 있다.Lastly, referring to FIGS. 1 to 3, the conductive layer 660 and the conductive barrier layer 640 are etched together with the layers below them to form a plurality of bit line connection plugs (BP) and a plurality of landing pads (LP). formed, and the removed portion can be filled with the pad separation insulating layer 70. A plurality of word line connection plugs may be formed together with a plurality of bit line connection plugs (BP) and a plurality of landing pads (LP).

이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and can be implemented with various modifications within the scope of the claims, the detailed description of the invention, and the accompanying drawings. It is natural that it falls within the scope of the invention.

BL: 비트 라인
WL: 워드 라인
BLE: 비트 라인 확장부
BP: 접속 플러그
BSH, BSHA, BSHB: 분리 홈
DC: 직접 컨택
LP: 랜딩 패드
AC: 활성 영역
BC: 매몰 컨택
400: 베이스층
PRC1: 마스크 스페이서
OPT1, OPT2: 개구부BL: bit line
WL: word line
BLE: bit line extension
BP: connection plug
BSH, BSHA, BSHB: Separating groove
DC: Direct Contact
LP: Landing Pad
AC: active area
BC: Buried Contact
400: base layer
PRC1: Mask spacer
OPT1, OPT2: opening

Claims

Board,
A plurality of signal lines including extensions located on the substrate and connected to a connection plug, and
a plurality of separation grooves disposed between the extensions of the plurality of signal lines and filled with an insulating material and located within at least a portion of the substrate;
The plurality of separation grooves include a first separation groove and a second separation groove,
A semiconductor device in which a planar shape formed by an edge of the first separation groove and a planar shape formed by an edge of the second separation groove are different from each other when the substrate is viewed from above.

In paragraph 1:
A semiconductor device wherein the first separation grooves and the second separation grooves are alternately arranged along a first direction.

In paragraph 2,
The plurality of signal lines extend in a second direction,
The first separation groove is located on both sides of the first edge and the second edge facing each other along the second direction and located at the top and bottom, and the first edge and the second edge are located on both sides facing each other along the first direction. comprising a third edge and a fourth edge connected to the edge,
The first edge and the second edge have a planar shape with a convex and rounded center portion.

In paragraph 3,
A semiconductor device having a substantially straight planar shape, wherein the third edge and the fourth edge are substantially straight.

In paragraph 4,
The first edge is convexly rounded toward the upward direction and the second edge is convexly rounded toward the downward direction.

In paragraph 5,
The second separation groove is located on both sides of a fifth edge and a sixth edge facing each other along the second direction and a seventh edge connected to the fifth edge and the sixth edge. It includes an edge and an eighth edge,
The fifth edge and the sixth edge have a substantially straight planar shape,
The middle portions of the seventh edge and the eighth edge have a substantially straight shape, and both ends of the seventh edge and the eighth edge are rounded and expanded to form a plane connected to the fifth edge and the sixth edge. A semiconductor device having a.

In paragraph 1:
A semiconductor device wherein a gap between the first separation groove and the second separation groove is substantially constant.

Forming a pattern portion on a base layer including a substrate,
Forming a spacer on the side wall of the pattern portion,
removing the pattern portion to form a first opening located in an area between the spacers and a second opening located in an area corresponding to the pattern portion;
Etching the base layer using the spacer as an etch mask to form a first separation groove corresponding to the second opening and a second separation groove corresponding to the first opening,
Filling the first separation groove and the second separation groove with an insulating film,
Forming a signal line including an extension located between the first separation groove and the second separation groove,
A method of manufacturing a semiconductor device in which a planar shape formed by an edge of the first separation groove and a planar shape formed by an edge of the second separation groove are different from each other when the substrate is viewed from above.

In paragraph 8:
The first separation grooves and the second separation grooves are alternately arranged along the first direction,
The plurality of signal lines extend in a second direction,
The first separation groove is located on both sides of the first edge and the second edge facing each other along the second direction and located at the top and bottom, and the first edge and the second edge are located on both sides facing each other along the first direction. comprising a third edge and a fourth edge connected to the edge,
The first edge is convexly rounded toward the upward direction and the second edge is convexly rounded toward the downward direction,
A method of manufacturing a semiconductor device wherein the third edge and the fourth edge have a substantially straight planar shape.

In paragraph 9:
The second separation groove is located on both sides of a fifth edge and a sixth edge facing each other along the second direction and a seventh edge connected to the fifth edge and the sixth edge. It includes an edge and an eighth edge,
The fifth edge and the sixth edge have a substantially straight planar shape,
The middle portions of the seventh edge and the eighth edge have a substantially straight shape, and both ends of the seventh edge and the eighth edge are rounded and expanded to form a plane connected to the fifth edge and the sixth edge. A semiconductor device manufacturing method having a.