KR20240000369A - 동작 전압 트리거식 반도체 제어 정류기 - Google Patents

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소빅 미트라
알랭 에프 루아조
로버트 제이 주니어 고티에
멍 미아오
아닌댜 나쓰
웨이 리앙
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글로벌파운드리즈 유.에스. 인크.
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Abstract

구조체가 SCR의 Nwell 및 Pwell에 연결되는 두 개의 P형 반도체 단자들을 갖는 제1 트랜지스터; Pwell 및 접지에 연결되는 두 개의 N형 반도체 단자들을 갖는 제2 트랜지스터; 및 옵션적으로, Nwell 및 접지에 연결되는 두 개의 P형 반도체 단자들을 갖는 추가적인 트랜지스터를 포함하는, SCR을 위한 트리거 제어 회로부를 포함한다. 트랜지스터들의 제어 단자들은 동일한 제어 신호(예컨대, 파워-온-리셋으로부터의 RST)를 수신한다. ESD 보호를 위해 SCR에 연결되는 회로가 켜질 때, ESD 위험이 제한되며 그래서 RST는 하이로 전환된다. 따라서, 제1 트랜지스터 및 옵션적 추가적인 트랜지스터는 턴 오프되고 제2 트랜지스터는 턴 온되어, 누설이 줄어든다. 회로가 꺼질 때, ESD 위험은 증가하며 그래서 RST는 로우로 전환된다. 따라서, 제1 트랜지스터 및 옵션적 추가적인 트랜지스터는 턴 온되고 제2 트랜지스터는 턴 오프되어, 트리거 전압 및 전류를 낮춘다.

Description

동작 전압 트리거식 반도체 제어 정류기{OPERATING VOLTAGE-TRIGGERED SEMICONDUCTOR CONTROLLED RECTIFIER}
본 발명은 반도체 제어 정류기들(semiconductor controlled rectifiers)(SCR들)에 관한 것이고, 더 상세하게는, 동작 전압 트리거식 SCR의 실시예들에 관한 것이다.
정전기 방전(electrostatic discharge)(ESD)으로 인한 고장들은 집적 회로들(integrated circuits)(IC들)의 신뢰도에 부정적으로 영향을 미친다. IC 설계들은 ESD 보호 디바이스들을 (예컨대, 입출력 패드들에, 전력 패드들에, 그리고 전력 도메인들 사이에) 전형적으로 포함한다. 반도체-제어 정류기들(SCR들)(예컨대, 실리콘-제어 정류기들)은 ESD 디바이스들로서 채용될 수 있다. 그러나, 고급 기술 노드들에서, 전형적으로 다이오드-트리거식인 SCR들은 ESD 보호를 제공하기에 너무 높을 수 있는 높은 누설 및 높은 트리거 전압들에 의해 제한된다(즉, 트리거 전압에 도달되기 전에, 트리거 전압보다 낮은 어떤 전압은 ESD 보호를 필요로 하는 회로 또는 디바이스를 손상시킬 수 있다).
본 개시에서 개시되는 구조체의 실시예들은 제1 트랜지스터와 제2 트랜지스터를 포함할 수 있다. 제1 트랜지스터는 P형 반도체 단자와 추가적인 P형 반도체 단자를 가질 수 있다. 제2 트랜지스터는 N형 반도체 단자와 추가적인 N형 반도체 단자를 가질 수 있다. 그 구조체는 PNP 바이폴라 접합 트랜지스터(bipolar junction transistor)와 NPN 바이폴라 접합 트랜지스터를 더 포함할 수 있다. 제1 트랜지스터의 P형 반도체 단자, PNP 바이폴라 접합 트랜지스터의 P형 컬렉터, NPN 바이폴라 접합 트랜지스터의 P형 베이스, 및 제2 트랜지스터의 추가적인 N형 반도체 단자가 전기적으로 연결될 수 있다. 제1 트랜지스터의 추가적인 P형 반도체 단자, PNP 바이폴라 접합 트랜지스터의 N형 베이스, 및 NPN 바이폴라 접합 트랜지스터의 N형 컬렉터는 전기적으로 연결될 수 있다. 추가로, 제2 트랜지스터의 N형 반도체 단자와 NPN 바이폴라 접합 트랜지스터의 N형 이미터는 전기적으로 연결될 수 있다.
본 개시에서 개시되는 구조체의 일부 실시예들은 제1 트랜지스터와 제2 트랜지스터를 포함할 수 있다. 제1 트랜지스터는 P형 반도체 단자와 추가적인 P형 반도체 단자를 가질 수 있다. 제2 트랜지스터는 N형 반도체 단자와 추가적인 N형 반도체 단자를 가질 수 있다. 그 구조체는 PNP 바이폴라 접합 트랜지스터와 NPN 바이폴라 접합 트랜지스터를 더 포함할 수 있다. 제1 트랜지스터의 P형 반도체 단자, PNP 바이폴라 접합 트랜지스터의 P형 컬렉터, NPN 바이폴라 접합 트랜지스터의 P형 베이스, 및 제2 트랜지스터의 추가적인 N형 반도체 단자가 전기적으로 연결될 수 있다. 제1 트랜지스터의 추가적인 P형 반도체 단자, PNP 바이폴라 접합 트랜지스터의 N형 베이스, 및 NPN 바이폴라 접합 트랜지스터의 N형 컬렉터는 전기적으로 연결될 수 있다. 추가로, 제2 트랜지스터의 N형 반도체 단자와 NPN 바이폴라 접합 트랜지스터의 N형 이미터는 풀-다운 노드에 전기적으로 연결될 수 있다. 그 구조체는 P형 반도체 단자들이 있는 그리고 제1 트랜지스터와 풀-다운 노드 사이에 직렬로 연결되는 추가적인 트랜지스터를 더 포함할 수 있다.
본 개시에서 개시되는 구조체의 추가적인 실시예들은 제1 트랜지스터와 제2 트랜지스터를 포함할 수 있다. 제1 트랜지스터는 P형 반도체 단자와 추가적인 P형 반도체 단자를 가질 수 있다. 제2 트랜지스터는 N형 반도체 단자와 추가적인 N형 반도체 단자를 가질 수 있다. 그 구조체는 PNP 바이폴라 접합 트랜지스터와 NPN 바이폴라 접합 트랜지스터를 더 포함할 수 있다. 제1 트랜지스터의 P형 반도체 단자, PNP 바이폴라 접합 트랜지스터의 P형 컬렉터, NPN 바이폴라 접합 트랜지스터의 P형 베이스, 및 제2 트랜지스터의 추가적인 N형 반도체 단자가 전기적으로 연결될 수 있다. 제1 트랜지스터의 추가적인 P형 반도체 단자, PNP 바이폴라 접합 트랜지스터의 N형 베이스, 및 NPN 바이폴라 접합 트랜지스터의 N형 컬렉터는 전기적으로 연결될 수 있다. 제2 트랜지스터의 N형 반도체 단자와 NPN 바이폴라 접합 트랜지스터의 N형 이미터는 전기적으로 연결될 수 있다. 그 구조체는 제1 트랜지스터 및 제2 트랜지스터의 온/오프 상태들을 제어하도록 연결되는 파워-온-리셋(power-on-reset)(POR)을 더 포함할 수 있다.
본 발명은 반드시 축척대로 그려지지는 않은 도면들을 참조하여 다음의 상세한 설명으로부터 더 잘 이해될 것이며, 도면들 중:
도 1aa 및 도 1ab는 각각 본 개시에서 개시되는 구조체의 실시예를 예시하고 SCR 및 SCR을 위한 트리거 제어 회로부를 포함하는 개략도 및 예시적인 단면도이며;
도 1ba 및 도 1bb는 각각 본 개시에서 개시되는 구조체의 다른 실시예를 예시하고 SCR 및 SCR을 위한 트리거 제어 회로부를 포함하는 개략도 및 예시적인 단면도이며;
도 2a, 도 2b, 도 3a 및 도 3b는 본 개시에서 개시되는 구조체의 추가적인 실시예들을 각각 예시하고 SCR 및 SCR을 위한 트리거 제어 회로부를 포함하는 개략도들이며;
도 4는 본 개시에서 개시되는 구조체의 다양한 실시예들에 통합될 수 있는 예시적인 POR을 예시하는 개략도이며; 및
도 5는 POR 동작 동안의 다양한 신호들의 전압 레벨들을 예시하는 그래프이다.
위에서 언급된 바와 같이, ESD로 인한 고장은 IC들의 신뢰도에 부정적으로 영향을 미친다. IC 설계들은 ESD 보호 디바이스들을 (예컨대, 입출력 패드들에, 전력 패드들에, 그리고 전력 도메인들 사이에) 전형적으로 포함한다. SCR들(예컨대, 실리콘-제어 정류기들)은 ESD 디바이스들로서 채용될 수 있다. 그러나, 고급 기술 노드들에서, 전형적으로 다이오드-트리거식인 SCR들은 ESD 보호를 제공하기에 너무 높을 수 있는 높은 누설 및 높은 트리거 전압들에 의해 제한된다(즉, 트리거 전압에 도달되기 전에, 트리거 전압보다 낮은 어떤 전압은 ESD 보호를 요구하는 회로 또는 디바이스를 손상시킬 수 있다).
전술한 바를 감안하여, 본 개시에서 개시된 바는 동작 전압 트리거식 SCR을 포함하는 구조체의 실시예들이다. 구체적으로는, 그 구조체는 SCR 및 SCR을 위한 트리거 제어 회로부를 포함할 수 있다. 트리거 제어 회로부는 두 개의 P형 반도체 단자들(예컨대, 아래에서 더 상세히 논의되는 바와 같이 SCR의 Nwell 및 Pwell에 연결됨)을 가지는 제1 트랜지스터; 두 개의 N형 반도체 단자들(예컨대, 아래에서 더 상세히 논의되는 바와 같이 Pwell 및 접지에 연결됨)을 가지는 제2 트랜지스터; 및, 옵션적으로, P형 반도체 단자들(예컨대, 아래에서 더 상세히 논의되는 바와 같이 Nwell 및 접지에 연결됨)을 또한 가지는 추가적인 트랜지스터를 포함할 수 있다. 트리거 제어 회로부의 트랜지스터들은, 예를 들어, 전계 효과 트랜지스터들(field effect transistors)(FET들), 측방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터들(lateral double-diffused metal oxide semiconductor field effect transistors)(LDMOSFET들), 바이폴라 접합 트랜지스터들(BJT들) 등일 수 있다. 어느 경우에나, 이들 트랜지스터들은 동일한 제어 신호를 수신하는 해당 제어 단자들을 가질 수 있고 이 제어 신호는 ESD가 ESD 보호를 위해 SCR에 연결되는 컴포넌트(들)를 손상시킬 위험에 따라 상태들을 자동으로 전환할 수 있다. 예를 들어, ESD 손상의 위험이 낮을 때, 제어 신호는 하이 상태로 전환하여 제1 트랜지스터 및 옵션적 추가적인 트랜지스터(해당된다면)를 턴 오프하고 제2 트랜지스터를 턴 온함으로써, 누설을 줄일 수 있다. 그러나, ESD 손상의 위험이 높을 때, 제어 신호는 로우 상태로 전환하여 제1 트랜지스터 및 옵션적 추가적인 트랜지스터(해당된다면)를 턴 온하고 제2 트랜지스터를 턴 오프함으로써, SCR 동작을 비교적 낮은 트리거 전압 및 전류에서 트리거할 수 있다. ESD 손상의 위험이 회로가 켜질 때 낮고 회로가 꺼질 때 높으므로, 이러한 제어 신호는 POR에 의해 제공되는 리셋 신호(RST)일 수 있는데, POR은 현재 동작 전압에 의존하여 RST의 상태를 변경시키도록 구성될 수 있기 때문이다. 따라서, 개시된 구조체 실시예들에서의 SCR은 동작 전압 트리거식일 수 있고 이러한 동작 전압 트리거식 SCR의 장점들은, 감소된 소비 전력 및 감소된 트리거 전압으로 이어지는 누설 감소와 SCR의 동작이 트리거되기 전에 ESD 손상의 위험 감소로 이어지는 전류를 포함하지만 그것들로 제한되지 않는다.
더 상세하게는, 본 개시에서 개시된 바는 집적 회로(IC) 구조체(예컨대, 무선 주파수 집적 회로(radio frequency integrated circuit)(RFIC) 구조체)의 실시예들이다. 도 1aa 및 도 1ab는 각각 구조체(100A)의 하나의 실시예를 예시하는 개략도 및 예시적인 단면도이다. 도 1ba 및 도 1bb는 각각 구조체(100B)의 다른 실시예를 예시하는 개략도 및 예시적인 단면도이다. 도 2a, 도 2b, 도 3a 및 도 3b는 구조체(200A, 200B, 300A 및 300B)의 추가적인 실시예들을 각각 예시하는 개략도들이다. 구조체(100A, 100B, 200A, 200B, 300A, 300B)는 다수의 반도체 디바이스들과, 특히, 상호연결되어 SCR(110)(예컨대, 실리콘 제어 정류기 등)을 형성하고 또한 SCR을 위한 트리거 제어 회로부(110)를 형성하는 다수의 트랜지스터들을 포함할 수 있다.
구체적으로, 트랜지스터들은 트리거 제어 회로부를 위한 제1 트랜지스터(120), 제2 트랜지스터(130) 및, 옵션적으로, 추가적인 트랜지스터(140)(구조체들(100B, 200B, 300B)을 참조), 뿐만 아니라 SCR(110)을 위한 PNP BJT(173) 및 NPN BJT(174)를 포함할 수 있다. 제1 트랜지스터(120), 제2 트랜지스터(130) 및 옵션적 추가적인 트랜지스터(140)는, 아래에서 더 상세히 논의되는 바와 같이, 예를 들어, FET들, LDMOSFET들, BJT들, HBT들 등일 수 있다.
일부 실시예들에서, 제1 트랜지스터(120), 제2 트랜지스터(130), 및 옵션적 추가적인 트랜지스터(140)는 모두 FET들(예컨대, 도 1aa 및 도 1ab의 구조체(100A)에서의 FET들(120(1) 및 130(1))을 참조하고; 또한 도 1ba 및 도 1bb의 구조체(100B)에서의 FET들(120(1), 130(1) 및 140(1))을 참조)일 수 있다. 본 기술분야의 통상의 기술자들은, 일반적으로 FET가 동일한 유형 도전율을 갖는 한 쌍의 소스/드레인 단자들; 소스/드레인 단자들 사이에 있고 반대 유형 도전율을 갖거나 또는 비도핑된(즉, 진성인) 채널 영역; 및 제어 단자와, 특히, 채널 영역에 인접한 게이트를 포함하는 것으로 인식할 것이다. FET의 온/오프 상태들(즉, FET의 채널 영역이 도전성인지 여부)은 게이트 전압을 포함하는 특정 단자 바이어스 조건들에 따라 달라질 수 있다. P형 FET들(PFET들)에서, 소스/드레인 단자들은 상대적으로 높은 도전율 레벨에 있는 P형 도전율을 가지는(예컨대, P+ 소스/드레인 영역들인) 반면, N형 FET들(NFET들)에서, 소스/드레인 단자들은 상대적으로 높은 N형 도전율을 가진다(예컨대, N+ 소스/드레인 영역들이다). PFET가 전형적으로 게이트 상의 음 또는 접지 전압 펄스에 응답하여(예컨대, 로우 상태(0)의 제어 신호에 응답하여) 턴 온되고 게이트 상의 양의 전압 펄스에 응답하여(예컨대, 하이 상태(1)의 제어 신호에 응답하여) 턴 오프될 것이다. NFET가 전형적으로 게이트 상의 양의 전압 펄스에 응답하여(예컨대, 하이 상태의 제어 신호에 응답하여) 턴 온되고 게이트 상의 음 또는 접지 전압 펄스에 응답하여(예컨대, 로우 상태(0)의 제어 신호에 응답하여) 턴 오프될 것이다.
다른 실시예들에서, 제1 트랜지스터(120), 제2 트랜지스터(130) 및 옵션적 추가적인 트랜지스터(140)는 모든 FET들일 수 있지만 더 구체적으로는 모든 LDMOSFET들(예컨대, 도 2a의 구조체(200A)에서의 LDMOSFET들(120(2) 및 130(2))을 참조; 또한 도 2b의 구조체(200B)에서의 LDMOSFET들(120(2), 130(2) 및 140(2) 참조)일 수 있다. 본 기술분야의 통상의 기술자들은 무선 주파수(RF) 애플리케이션들에 요구되는 상대적으로 높은 절연파괴 전압(breakdown voltage)(BV)을 제공하도록 설계되는 일부 수정들이 있는 위에서 설명된 동일한 FET 특징부들(예컨대, 소스/드레인 단자들, 소스/드레인 단자들 사이의 채널 영역, 및 채널 영역에 인접한 게이트)을 LDMOSFET들이 가진다는 것을 인식할 것이다. 예를 들어, LDMOSFET들에서, 소스/드레인 단자들은 채널 영역에 대해 비대칭일 수 있고, 더 상세하게는, 채널 영역은 드레인 영역에 대해 위치된 곳보다 소스 영역에 더 가까이 위치될 수 있고 채널 영역과 드레인 영역 사이의 공간은 상대적으로 낮게 도핑된 드레인 드리프트 영역을 포함할 수 있다.
또 다른 실시예들에서, 제1 트랜지스터(120), 제2 트랜지스터(130), 및 옵션적 추가적인 트랜지스터(140)는 다른 유형들의 트랜지스터들, 이를테면 모든 BJT들(예컨대, 도 3a의 구조체(300A)에서의 BJT들(120(3) 및 130(3))을 참조; 또한 도 3b의 구조체(300B)에서의 BJT들(120(3), 130(3) 및 140(3)을 참조)일 수 있다. 본 기술분야의 통상의 기술자들은 일반적으로 BJT가 동일한 유형 도전율을 갖는 이미터 단자 및 콜렉터 단자; 및 제어 단자와, 특히, 이미터 단자와 콜렉터 단자 사이에 있고 반대 유형 도전율을 갖는 적어도 일부 부분을 가지는 베이스 단자를 포함한다는 것을 인식할 것이다. BJT의 온/오프 상태들(즉, BJT가 도전성인지 여부)은 베이스 전압을 포함하는 특정 단자 바이어스 조건들에 따라 달라질 수 있다. PNP BJT들에서, 이미터 및 컬렉터 단자들은 상대적으로 높은 도전율 레벨에 있는 P형 도전율(예컨대, P+ 이미터 및 컬렉터 영역들임)과 N형 베이스 단자를 가지는 반면, NPN BJT들에서, 이미터 및 컬렉터 단자들은 상대적으로 높은 N형 도전율(예컨대, N+ 소스/드레인 영역들임)과 P형 베이스 단자를 가진다. PNP BJT가 전형적으로 베이스 상의 음 또는 접지 전압 펄스에 응답하여(예컨대, 로우 상태(0)의 제어 신호에 응답하여) 턴 온되고 베이스 상의 양의 전압 펄스에 응답하여(예컨대, 하이 상태(1)의 제어 신호에 응답하여) 턴 오프될 것이다. NPN BJT가 전형적으로 베이스 상의 양의 전압 펄스에 응답하여(예컨대, 하이 상태의 제어 신호에 응답하여) 턴 온되고 베이스 상의 음 또는 접지 전압 펄스에 응답하여(예컨대, 로우 상태(0)의 제어 신호에 응답하여) 턴 오프될 것이다.
트랜지스터 유형에 상관없이, 제1 트랜지스터(120)는 두 개의 P형 반도체 단자들(122~123)(P형 반도체 단자(122) 및 추가적인 P형 반도체 단자(123)라고 지칭됨)과 해당 제어 단자(125)를 포함할 수 있으며, 제2 트랜지스터(130)는 두 개의 N형 반도체 단자들(N형 반도체 단자(132) 및 추가적인 N형 반도체 단자(133)라고 지칭됨)와 해당 제어 단자(135)를 포함할 수 있고; 옵션적 추가적인 트랜지스터(140)는 두 개의 P형 반도체 단자들(142~143)과 해당 제어 단자(145)를 포함할 수 있다.
예를 들어, 도 1aa 및 도 1ab의 구조체(100A)에서 예시된 바와 같이, 도 1ba 및 도 1bb의 구조체(100B)에서, 도 2a의 구조체(200A)에서 그리고 도 2b의 구조체(200B)에서, 제1 트랜지스터는 P형 반도체 단자들(122~123)(예컨대, P+ 소스/드레인 단자들); P형 반도체 단자들(122~123) 사이의 채널 영역(예컨대, N- 채널 영역 또는 진성 채널 영역); 및 해당 제어 단자(125)와, 특히, 채널 영역에 인접한 게이트를 포함하는 PFET(120(1) 또는 P형 LDMOSFET(120(2)일 수 있다. 옵션적 추가적인 트랜지스터는 P형 반도체 단자들(142~143)(예컨대, P+ 소스/드레인 단자들); P형 반도체 단자들(142~143) 사이의 채널 영역(예컨대, N- 채널 영역 또는 진성 채널 영역); 및 해당 제어 단자(145)와, 특히, 채널 영역에 인접한 게이트를 포함하는 추가적인 PFET(140(1) 또는 추가적인 P형 LDMOSFET(140(2)일 수 있다. 제2 트랜지스터는 N형 반도체 단자들(132~133)과, 특히, 상대적으로 높은 N형 도전율 레벨에 있는 N형 소스/드레인 단자들(예컨대, N+ 소스/드레인 단자들); N형 반도체 단자들(132~133) 사이의 채널 영역(예컨대, P- 채널 영역 또는 진성 채널 영역); 및 해당 제어 단자(135)와, 특히, 채널 영역에 인접한 게이트를 포함하는 NFET(130(1) 또는 N형 LDMOSFET(130(2)일 수 있다. 다양한 상이한 FET 및 LDMOSFET 구성들은 본 기술분야에서 널리 공지되어 있고 트리거 제어 회로부에 통합될 수 있다는 것이 이해되어야 한다.
대안적으로, 도 3a의 구조체(300A)에서 그리고 도 3b의 구조체(300B)에서 예시된 바와 같이, 제1 트랜지스터는 P형 반도체 단자들(122~123)(예컨대, P+ 이미터/컬렉터 단자들)과 P형 반도체 단자들(122~123) 사이의 해당 제어 단자(125)(예컨대, N형 베이스 단자)를 포함하는 추가적인 PNP BJT(120(3)일 수 있다. 도 3b에 도시된 바와 같이 옵션적 추가적인 트랜지스터는 P형 반도체 단자들(142~143)(예컨대, P+ 이미터/컬렉터 단자들)과 P형 반도체 단자들(142~143) 사이의 해당 제어 단자(145)(예컨대, N형 베이스 단자)를 포함하는 다른 추가적인 PNP BJT일 수 있다. 제2 트랜지스터는 N형 반도체 단자들(132~133)(예컨대, N + 이미터/컬렉터 단자들)과 N형 반도체 단자들(132~133) 사이의 해당 제어 단자(135)(예컨대, P형 베이스 단자)를 포함하는 추가적인 NPN BJT(130(3)일 수 있다. 다양한 상이한 BJT 구성들(예컨대, 측방향 BJT들, 측방향 헤테로접합 바이폴라 트랜지스터들(HBT) 등)은 본 기술분야에서 널리 공지되어 있고 트리거 제어 회로부에 통합될 수 있다는 것이 이해되어야 한다.
SCR(110)에서, PNP BJT(173)는 P형 이미터(예컨대, P+ 영역(116) 참조), P형 컬렉터(Pwell(111) 및 P+ 영역(112) 참조), 및 P형 이미터와 P형 컬렉터 사이에서 인접하는 N형 베이스(Nwell(115) 및 N+ 영역(117) 참조)를 포함할 수 있다. NPN BJT(174)는 N형 이미터(N+ 영역(113) 참조), N형 컬렉터(Nwell(115) 및 N+ 영역(117) 참조), 및 N형 이미터와 N형 컬렉터 사이에 있는 P형 베이스(Pwell(111) 및 P+ 영역(112) 참조)를 포함할 수 있다.
위에서 언급된 바와 같이, PNP BJT(173), NPN BJT(174), 제1 트랜지스터(120), 제2 트랜지스터(130) 및 옵션적 추가적인 트랜지스터(140)(해당된다면)는 구조체(100A, 100B, 200A, 200B, 300A, 300B)가 SCR(110)과 SCR을 위한 트리거 제어 회로부(110)를 포함하도록 상호연결될 수 있다.
구체적으로, PNP BJT(173)와 NPN BJT(174)는 SCR(110)을 형성하도록 다음과 같이 상호연결될 수 있다. PNP BJT(173)의 P형 이미터(P+ 영역(116))는 패드(191)에 전기적으로 연결될 수 있고 SCR(110)의 애노드 단자(181)일 수 있다. 패드(191)는, 예를 들어, 입출력 패드, 전력 패드 등일 수 있다. 옵션적으로, 추가적인 회로(155)(예컨대, 트랜시버 프런트 엔드 또는 다른 회로)는 이 패드(191)에 그리고 ESD 보호를 위한 SCR(110)에 또한 전기적으로 연결될 수 있다. PNP BJT(173)의 P형 컬렉터와 NPN BJT(174)의 P형 베이스는 전기적으로 연결될 수 있고, 옵션적으로, 동일한 P형 반도체 영역들(즉, Pwell(111) 및 P+ 영역(112))을 공유할 수 있다. 추가로, NPN BJT(174)의 N형 컬렉터와 PNP BJT(173)의 N형 베이스는 전기적으로 연결될 수 있고, 옵션적으로, 동일한 N형 반도체 영역들(즉, Nwell(115) 및 N+ 영역(117))을 공유할 수 있다. NPN BJT(174)의 N형 이미터(즉, N+ 영역(113))는 풀-다운 노드(193)에 연결됨으로써, 접지 레일(192)에 연결될 수 있고, SCR(110)의 캐소드 단자(182)일 수 있다.
도 1ab는 구조체(100A)의 하나의 예시적인 단면을 예시하는 단면도이다. 그러나, 이 동일한 단면도는, FET들(120(1) 및 130(1))이, 표시된 바와 같이, 도 2a의 구조체(200A)에서의 LDMOSFET들(120(2) 및 130(2))로 또는 도 3a의 구조체(300A)에서의 BJT들(120(3) 및 130(3))로 대체될 것이라는 이해와 함께, 구조체(도 2a의 200A 및 도 3a의 300A)에서의 해당 특징부들(SCR(110), MOL 접촉들(198) 및 BEOL 배선(199)을 포함함)을 또한 예시한다. 마찬가지로, 도 1bb는 구조체(100B)의 하나의 예시적인 단면을 예시하는 단면도이다. 그러나, 이 동일한 단면도는, FET들(120(1), 130(1) 및 140(1))이, 표시된 바와 같이, 도 2b의 구조체(200B)에서의 LDMOSFET들(120(2), 130(2) 및 140(2))로 또는 도 3b의 구조체(300B)에서의 BJT들(120(3), 130(3) 및 140(3))로 대체될 것이라는 이해와 함께, 구조체(도 2b의 200B 및 도 3b의 300B)에서의 해당 특징부들(SCR(110), MOL 접촉들(198) 및 BEOL 배선(199)을 포함함)을 또한 예시한다.
도 1ab 및 도 1bb를 참조하면, 구조체는, 예를 들어, 반도체 기판(101)을 더 포함할 수 있다. 반도체 기판(101)은, 예를 들어, 예시된 바와 같이, 벌크 반도체 기판일 수 있다. 이 벌크 반도체 기판은, 예를 들어, 벌크 단결정 실리콘 기판 또는 일부 다른 적합한 반도체 재료의 단결정 기판일 수 있다. 대안적으로, 이 반도체 기판은 반도체-온-절연체 구조의 반도체 층(예컨대, 실리콘-온-절연체(silicon-on-insulator)(SOI) 구조의 단결정 실리콘 층)일 수 있다. 반도체 기판은 바닥 표면과 바닥 표면에 반대인 상단 표면을 가질 수 있다. 바닥 표면에 인접한 반도체 기판(101)의 하부는, 예를 들어, 상대적으로 낮은 P형 도전율 레벨에 있는 P형 도전율을 가질 수 있다(예컨대, 하부는 반도체 기판의 P-부분일 수 있다).
SCR(110)은 상단 표면에 인접한 반도체 기판(101) 내에 Pwell(111) 및 Nwell(115)을 포함할 수 있다. Pwell(111) 및 Nwell(115)은 각각 P형 도전율 및 N형 도전율을 갖는 도펀트 주입 영역들일 수 있다. Pwell(111)은 반도체 기판(101)의 하부보다 높은 P형 도전율을 가질 수 있다. 더욱이, Nwell(115)은 Pwell(111)에 측방향으로 바로 인접하여 위치됨으로써, 두 개의 웰들 사이의 계면에서 반도체 기판 내에 PN 접합을 형성할 수 있다.
SCR(110)은, 반도체 기판(101)의 상단 표면에 있는 Pwell(111)에서, Pwell(111)에 대한 접촉을 형성하는 제1 P형 영역(112)과 Pwell(111)과 PN 접합을 형성하는 제1 N형 영역(113)을 더 포함할 수 있다. 제1 P형 영역(112)과 제1 N형 영역(113)은 Pwell(111)과 비교하여 상대적으로 얕을 수 있다. 다시 말하면, 반도체 기판(101)의 상단 표면으로부터 측정된 바와 같은 제1 P형 영역(112) 및 제1 N형 영역(113)의 바닥들의 깊이들은 Pwell(111)의 깊이 미만일 수 있다. SCR(110)은, 반도체 기판(101)의 상단 표면에 있는 Nwell(115)에서, Nwell(115)과 PN 접합을 형성하는 제2 P형 영역(116)과 Nwell(115)에 대한 접촉을 형성하는 제2 N형 영역(117)을 더 포함할 수 있다. 제2 P형 영역(116)과 제2 N형 영역(117)은 Nwell(115)과 비교하여 상대적으로 얕을 수 있다. 다시 말하면, 반도체 기판(101)의 상단 표면으로부터 측정된 바와 같은 제2 P형 영역(116) 및 제2 N형 영역(117)의 바닥들의 깊이들은 Nwell(115)의 깊이 미만일 수 있다. 제1 P형 영역(112)과 제2 P형 영역(116)은 Pwell(111)보다 높은 P형 도전율을 가질 수 있다. 다시 말하면, 이들 P형 영역들(112 및 116)은 P+ 영역들일 수 있다. 마찬가지로, 제1 N형 영역(113)과 제2 N형 영역(117)은 Nwell(115)보다 높은 N형 도전율을 가질 수 있다. 다시 말하면, 이들 N형 영역들(113 및 117)은 N+ 영역들일 수 있다. 제1 P형 영역(112), 제1 N형 영역(113), 제2 P형 영역(116) 및 제2 N형 영역(117)은 각각 그 사이에 측방향으로 위치될 수 있으며, 더 상세하게는, 격리 영역들(103)에 의해 측방향으로 둘러싸일 수 있다. 격리 영역들(103)은, 예를 들어, 얕은 트렌치 분리(STI) 영역들일 수 있다. 추가적인 격리 영역들(104)(예컨대, 깊은 트렌치 격리(deep trench isolation)(DTI) 영역들)은, 옵션적으로, 반도체 기판 상의 다른 디바이스 영역들로부터 Pwell(111) 및 Nwell(115)을 격리시킬 수 있다.
이 구성에서, P+ 영역(116)은 PNP BJT(173)의 P형 이미터일 수 있고 MOL 및 BEOL 인터커넥트들을 통해 패드(191)에 전기적으로 연결될 수 있다. Pwell(111) 및 P+ 영역(112)은 PNP BJT(173)의 P형 컬렉터 및 NPN BJT(174)의 P형 베이스를 위한 공유된 P형 반도체 영역들일 수 있다. Nwell(115) 및 N+ 영역(117)은 NPN BJT(174)의 N형 컬렉터 및 PNP BJT(173)의 N형 베이스를 위한 공유된 N형 반도체 영역들일 수 있다. N+ 영역(113)은 NPN BJT(174)의 N형 이미터일 수 있고 풀-다운 노드(193)에 전기적으로 연결됨으로써, MOL 및 BEOL 인터커넥트들을 통해 접지 레일(192)에 연결될 수 있다.
PNP BJT(173) 및 NPN BJT(174)를 포함하는 SCR(110)은 MOL 및 BEOL 인터커넥트들(즉, 접촉들(198) 및 배선(199))에 의해 트리거 제어 회로부에 그리고, 특히, 제1 트랜지스터, 제2 트랜지스터, 및 SCR에 인접하거나 또는 반도체 기판(101) 상의 다른 곳에 위치되는 옵션적 추가적인 트랜지스터들(140)(해당된다면)에 추가로 전기적으로 연결될 수 있다. 예를 들어, 예시된 바와 같이, P+ 영역(112)은 MOL 및 BEOL 인터커넥트들에 의해 제1 트랜지스터의 P형 반도체 단자(122)에(예컨대, 예시된 바와 같은 PFET(120(1))의 소스(112)에, 또는 대안적으로 P형 LDMOSFET(120(2))의 소스에 또는 추가적인 PNP BJT(120(3))의 이미터에 그리고 제2 트랜지스터의 N형 반도체 단자(133)에(예컨대, 예시된 바와 같은 NFET(130(1))의 드레인에 또는 대안적으로 N형 LDMOSFET(130(2))의 드레인에 또는 추가적인 NPN BJT(130(3))의 컬렉터에) 전기적으로 연결될 수 있다. N+ 영역(113)과, 더 상세하게는, 풀-다운 노드(193)는 MOL 및 BEOL 인터커넥트들에 의해 제2 트랜지스터의 N형 반도체 단자(132)에(예컨대, 예시된 바와 같은 NFET(130(1))의 소스에 또는 대안적으로 N형 LDMOSFET(130(2))의 소스에 또는 추가적인 NPN BJT(130(3))의 이미터에 그리고, 옵션적으로, 추가적인 트랜지스터의 P형 반도체 단자(143)에(예컨대, 예시된 바와 같은 추가적인 PFET(140(1)의 드레인에 또는 대안적으로 추가적인 P형 LDMOSFET(140(2))의 드레인에 또는 추가적인 PNP BJT(140(3))의 컬렉터에) 추가로 전기적으로 연결될 수 있다. 마지막으로, N+ 영역(117)은 MOL 및 BEOL 인터커넥트들에 의해 제1 트랜지스터의 P형 반도체 단자(123)(예컨대, 예시된 바와 같은 PFET(120(1))의 드레인에 또는 대안적으로 P형 LDMOSFET(120(2))의 드레인에 또는 추가적인 PNP BJT(120(3))의 컬렉터에 그리고, 옵션적으로, 추가적인 트랜지스터의 P형 반도체 단자(142)에(예컨대, 예시된 바와 같은 추가적인 PFET(140(1)의 소스에 또는 대안적으로 추가적인 P형 LDMOSFET(140(2))의 소스에 또는 추가적인 PNP BJT(140(3))의 이미터에) 전기적으로 연결될 수 있다.
따라서, 위에서 설명된 구조체(100A, 100B, 200A, 200B, 300A, 300B)에서, 제1 트랜지스터(120)의 온/오프 상태는 P+ 영역(112)(과, 따라서, Pwell(111))과 N+ 영역(117)(과, 따라서, Nwell(115)) 사이의 전기적 연결을 제어한다. 제1 트랜지스터(120)의 제어 단자 상의 제어 신호가 하이 상태에 있을 때, 제1 트랜지스터는 오프될 것이고, P+ 영역(112)(과, 따라서, Pwell(111))을 N+ 영역(117)(과, 따라서, Nwell(115))에 전기적으로 연결하지 않을 것이다. 제1 트랜지스터(120)의 제어 단자 상의 제어 신호가 로우 상태에 있을 때, 제1 트랜지스터는 P+ 영역(112)(과, 따라서, Pwell(111))을 N+ 영역(117)(과, 따라서, Nwell(115))에 전기적으로 연결하기 위해서 온될 것이고 도전성일 것이다. 제2 트랜지스터(130)의 온/오프 상태는 P+ 영역(112)(과, 따라서, Pwell(111))과 접지 레일(192)에 연결된 풀-다운 노드(193) 사이의 전기적 연결을 제어한다. 제2 트랜지스터(130)의 제어 단자 상의 제어 신호가 하이 상태에 있을 때, 제2 트랜지스터는 온되고 P+ 영역(112)(과, 따라서, Pwell(111))을 접지 레일에 전기적으로 연결하는(즉, P+ 영역(112) 및 Pwell(111) 상의 전압 레벨을 접지로 풀 다운하는) 도전성이 될 것인 반면, 제2 트랜지스터(130)의 제어 단자 상의 제어 신호가 로우 상태에 있을 때, 제2 트랜지스터는 오프될 것이고 P+ 영역(112) 및 Pwell(111)은 접지에 직접 연결되지 않을 것이다. 추가적인 트랜지스터(140)(해당된다면)의 온/오프 상태는 N+ 영역(117)(과, 따라서, Nwell(115))과 접지 사이의 전기적 연결을 제어한다. 추가적인 트랜지스터(140)의 제어 단자 상의 제어 신호가 로우 상태에 있을 때, 추가적인 트랜지스터는 온 될 것이고 N+ 영역(117)(과, 따라서, Nwell(115))을 접지 레일에 전기적으로 연결하는 도전성일 것인 반면, 추가적인 트랜지스터(140)의 제어 단자 상의 제어 신호가 하이 상태에 있을 때, 추가적인 트랜지스터는 오프될 것이고 N+ 영역(117)과 Nwell(115)은 접지에 직접 연결되지 않을 것이다.
개시된 실시예들에서, 트리거 제어 회로부의 다양한 트랜지스터들(즉, 위에서 설명된 그리고 도면들에서 예시된 바와 같은 제1 트랜지스터, 제2 트랜지스터, 및 옵션적 추가적인 트랜지스터(해당된다면))의 제어 단자들은 제2 트랜지스터(130)가 하이 상태인 제어 신호로 인해 온일 때 제1 트랜지스터(120)와, 해당된다면, 추가적인 트랜지스터(140)가 오프되도록 동일한 제어 신호를 수신할 수 있고 반대의 경우일 수 있다. 더욱이, 구조체는, ESD가 패드(191)에 그리고 ESD 보호를 위한 SCR(110)에 연결되는 회로(155)(예컨대, 트랜시버 또는 다른 회로)에 대한 손상을 야기할 위험에 의존하여 로우 상태(예컨대, 접지 또는 0)와 하이 상태(예컨대, Vdd 또는 1) 사이에서 제어 신호의 상태가 자동으로 전환하도록 구성될 수 있다. 전형적으로, 회로(155)에 대한 ESD 손상의 위험은 회로(155)가 켜질 때(즉, 양의 공급 전압(Vdd)이 회로(155)에 연결된 양의 공급 전압 레일(159) 상에 있고 회로(155)가 제1 모드, 특히, 정상 운영 모드에 있을 때) 낮을 것인 반면, 회로(155)에 대한 ESD 손상의 위험은 회로(155)가 꺼질 때(즉, Vdd가 양의 공급 전압 레일(159) 상에 있지 않을 때, 이를테면 양의 공급 전압 레일(159)이 접지, 부동(floating), 또는 적어도 Vdd보다 낮은 어떤 임계 레벨에 있고 회로(155)가 오프이거나 또는 제2 모드에 있을 때) 높다. 따라서, 예를 들어, 제어 신호(RST로서 도면들에서 식별됨)는 동작 전압 의존적일 수 있다. 다시 말하면, 회로(155)가 켜지고 ESD 손상의 위험이 낮을 때, RST는 제1 트랜지스터(120) 및 추가적인 트랜지스터(140)(해당된다면)가 턴 오프되고 제2 트랜지스터(130)가 온되어 누설을 감소시키도록 하이 상태(예컨대, 1)에 있을 수 있다. 그러나, 회로(155)가 꺼질 때, RST는 제1 트랜지스터(120) 및 추가적인 트랜지스터(140)(해당된다면)를 턴 온하고 제2 트랜지스터(130)를 턴 오프하도록 로우 상태로 전환하여, SCR 동작을 상대적으로 낮은 트리거 전압 및 전류에서 트리거하여 필요한 ESD 보호를 제공한다.
이러한 동작 전압 의존적인 제어 신호는, 예를 들어, 파워-온-리셋(POR)에 의해 제공될 수 있다. 다시 말하면, 일부 실시예들에서, 구조체(100A, 100B, 200A, 200B, 300A, 300B)는 POR(150)을 더 포함할 수 있다. POR(150)은 양의 공급 전압 레일(159)에 연결될 수 있고 제어 신호, 특히, 리셋 신호(RST)를 출력하도록 구성될 수 있으며, 여기서 RST의 상태는 패드(191)에 그리고 ESD 보호를 위한 SCR(110)에 연결되는 회로(155)의 켜진 상태에 따라 달라진다. 더 상세하게는, RST는 Vdd를 회로(155)에 제공하는 양의 공급 전압 레일(159) 상의 전압 레벨에 따라 달라질 수 있다. POR(150)은, 회로(155)가 켜지고(예컨대, Vdd가 레일(159)) 상에 있을 때임) 회로(155)에 대한 ESD 손상의 위험이 낮을 때, RST를 하이 상태로 전환함으로써, 제1 트랜지스터(120) 및 추가적인 트랜지스터(140)(해당된다면)를 턴 오프하고 제2 트랜지스터(130)를 턴 온하도록 구성될 수 있다. POR(150)은, 회로(155)가 꺼지고(예컨대, 레일(159) 상의 전압 레벨이 접지, 부동 또는 적어도 Vdd 미만의 어떤 임계 레벨에 있을 때임) ESD 손상의 위험이 높을 때, RST를 로우 상태로 전환함으로써, 제1 트랜지스터(120) 및 추가적인 트랜지스터(140)(해당된다면)를 턴 온하고 제2 트랜지스터(130)를 턴 오프하도록 추가로 구성될 수 있다.
도 4는 구조체(100A, 100B, 200A, 200B, 300A, 300B)에 통합될 수 있는 하나의 예시적인 POR(150)을 예시하는 개략도이다. POR(150)은 회로(155)를 위한 양의 공급 전압 레일(159)에 전기적으로 연결된 제1 노드(499)를 가질 수 있다. POR(150)은 접지 레일(192)에 전기적으로 연결된 제2 노드(498)를 더 포함할 수 있다. POR(150)은 다수의 저항기들을 더 포함할 수 있다. 구체적으로, POR(150)은 제1 노드(499)와 제2 노드(498) 사이에 전기적으로 연결된 제1 저항기(401)를 갖는 제2 분기를 포함할 수 있다. POR(150)은 제1 노드(499)와 제2 노드(498) 사이에 직렬로 전기적으로 연결된 제2 저항기(402) 및 제3 저항기(403)를 갖는 제2 분기를 (즉, 제1 분기와 병렬로) 더 포함할 수 있다. POR(150)은 인버터(440)와 직렬로 연결되는 비교기(430)를 더 포함할 수 있다. 비교기(430)는 제1 노드(499)와 제1 저항기(401) 사이의 접합부에서의 제3 노드(411)에 있는 제1 분기에 전기적으로 연결된 제1 입력(즉, 비반전 입력(+))을 가질 수 있다. 비교기(430)는 제2 저항기(402)와 제3 저항기(403) 사이의 접합부에서의 제4 노드(412)에 있는 제2 분기에 전기적으로 연결된 제2 입력(즉, 반전 입력(-))을 또한 가질 수 있다. 비교기(430)는 노드(411)로부터의 비반전 입력(+)에 있는 제1 전압 신호(V1)(421)와 노드(412)로부터의 반전 입력(-)에 있는 제2 전압 신호(V2)(422)을 수신하고 V1과 V2 사이의 차이의 따라 달라지는 중간 신호를 출력할 수 있다. 인버터(440)는 중간 신호에 대해 반전된 RST를 출력할 수 있다. 구체적으로는, V1>V2일 때, 비교기(430)로부터의 중간 출력은 하이 상태에 있을 것이고 인버터(440)로부터의 RST는 낮을 것인 반면; V1<V2일 때, 비교기(430)로부터의 중간 출력은 하이 상태에 있을 것이고 RST는 로우 상태에 있을 것이다.
전형적으로, 디바이스에 대한 POR은 양의 공급 전압 레일 상의 전압이 불충분한 양의 공급 전압으로 인한 디바이스 고장과 경쟁(race) 조건들을 피하기 위하여 임계 전압 레벨 위로 상승하기까지 RST가 로우 상태로 출력되도록 그리고 올바른 동작이 보장될 때 RST를 하이 상태로 추가로 출력하도록 설계될 것이다(즉, 저항기들의 저항 값들은 선택될 수 있다). RST가 하이 상태로 전환하는 것에 응답하여, 상태 머신은, 예를 들어, 디바이스를 초기화할 것이다.
개시된 구조체(100A, 100B, 200A, 200B, 300A, 300B)에 통합되는 POR(150)은, 그러나 ESD 보호를 보장하기 위해 ESD 손상의 위험이 그 위에서는 낮고 ESD 손상의 위험이 그 아래에서는 충분히 높은 임계 전압 레벨을 사용하는 대신, 유사하게 설계될 수 있다(즉, 저항기들의 저항 값들은 선택될 수 있다). 구체적으로, POR(150)은, ESD 손상의 위험이 어떤 허용가능 레벨 위로 증가할 때 SCR(110)에 의해 ESD 보호를 트리거하기 위하여, 양의 공급 전압 레일(159) 상의 전압이 임계 전압 레벨 위로 상승할 때 RST를 하이 상태로 출력하고 양의 공급 전압 레일(159) 상의 전압이 임계 전압 레벨 아래로 떨어질 때 RSD를 로우 상태로 출력하도록 설계될 수 있다. 도 5의 그래프에 예시된 바와 같이, POR(150)의 두 개의 분기들에서의 저항기들은, 노드(411) 상의 V1이 Vdd 미만인 최대 전압을 가지도록, 양의 공급 전압 레일(159) 상의 전압이 임계 전압 레벨에 있을 때 켜지거나 또는 꺼지는 동안의 어떤 시점에 노드(412) 상의 V2가 V1의 최대 전압과만 동일하도록, 양의 공급 전압 레일(159) 상의 전압이 임계 전압 레벨보다 클 때 V2가 V1보다 크고 RST가 하이 상태에 있도록 그리고 양의 공급 전압 레일(159) 상의 전압이 임계 전압 레벨 미만이고 ESD 손상의 위험이 높을 때 V2가 V1 미만이고 RST가 로우 상태에 있도록 설계될 수 있다.
도면들은 제한되는 것으로 의도되지 않았다는 것과 도 4에 도시된 POR은 예시 목적으로 제공된다는 것이 이해되어야 한다. 다양한 POR 구성들은 본 기술분야에서 공지되어 있고, 대안적으로, 구조체(100A, 100B, 200A, 200B, 300A, 300B)에 POR(150)로서 통합될 수 있다.
위에서 설명된 구조체(100A, 100B, 200A, 200B, 300A, 300B)에서, ESD 손상의 위험이 낮을 때(즉, 회로(155)가 (정상적인 DC 조건들 하에서) 정상적인 회로 동작들 동안 켜질 때), RST가 높기 때문에 누설은 감소되고, 따라서, P+ 영역(112)/Pwell(111)과 N+ 영역(117)/Nwell(115) 사이의 제1 트랜지스터(120)는 턴 오프되고 N+ 영역/Nwell(115)과 접지 사이의 추가적인 트랜지스터(140)(해당된다면)는 또한 턴 오프된다. 더욱이, 트리거 전압 및 전류는 ESD 손상의 위험이 증가할 때(즉, 회로(155)가 꺼질 때) 감소되는데, 왜냐하면 RST가 낮아지고 P+ 영역(112)/Pwell(111)과 N+ 영역(117)/Nwell(115) 사이의 제1 트랜지스터(120)가 턴 온되며, N+ 영역/Nwell(115)과 접지 사이의 추가적인 트랜지스터(140)(해당된다면)가 또한 턴 온되고, P+ 영역(112)/Pwell(111)과 접지 사이의 제2 트랜지스터(130)가 턴 오프되기 때문이다.
위의 구조체 실시예들의 설명에서, 기판들, 계층들, 영역들, 부분들, 단자들 등을 비제한적으로 포함하는 반도체 특징부들과 그들 특징부들의 도전성 유형들(예컨대, P형 또는 N형)이 참조된다. 이러한 특징부들은 하나 이상의 반도체 재료들로 구성되고 반도체 재료는 도전 성질들이 불순물들로 도핑함으로써 변화될 수 있는 재료를 의미한다는 것이 이해되어야 한다. 예시적인 반도체 재료들은, 예를 들어, 실리콘계 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 실리콘 카바이드 등)과 III-V족 화합물 반도체들(즉, 알루미늄(Al), 갈륨(Ga), 또는 인듐(In)과 같은 그룹 III 원소들을 질소(N), 인(P), 비소(As) 또는 안티몬(Sb)과 같은 V족 원소들(예컨대, GaN, InP, GaAs, 또는 GaP)과 결합함으로써 획득되는 화합물들)을 포함한다. 순수한 반도체 재료와, 더 상세하게는, P형 또는 N형 도전율을 증가시킬 목적으로 불순물로 도핑되지 않은 반도체 재료가 당해 기술분야에서 진성 반도체(즉, 비도핑된 반도체)라고 지칭된다. P형 또는 N형 도전율을 증가시킬 목적으로 불순물로 도핑된 반도체 재료는 외인성 반도체(즉, 도핑된 반도체)로서 본 기술분야에서 지칭된다. 이러한 외인성 반도체는 P형일 것이거나(즉, P형 도전율을 가질 것이거나) 또는 N형일 것이고(즉, N형 도전율을 가질 것이고) 동일한 베이스 재료로 만들어진 진성 반도체보다 도전성이 높을 것이다. 다시 말하면, 외인성 실리콘은 진성 실리콘보다 도전성이 더 많을 것이며; 외인성 실리콘 게르마늄은 진성 실리콘 게르마늄보다 도전성이 더 많을 것인 등등이다. 더욱이, 상이한 불순물들(즉, 상이한 도펀트들)이 상이한 도전성 유형들(예컨대, P형 도전율 및 N형 도전율)을 성취하는데 사용될 수 있다는 것과 도펀트들이 사용되는 상이한 반도체 재료들에 의존하여 가변할 수 있다는 것이 이해되어야 한다. 예를 들어, 실리콘계 반도체 재료(예컨대, 실리콘, 실리콘 게르마늄 등)는 P형 도전율을 성취하기 위해 붕소(B) 또는 인듐(In)과 같은 III족 도펀트로 전형적으로 도핑되는 반면, 실리콘계 반도체 재료는 N형 도전율을 성취하기 위해 비소(As), 인(P) 또는 안티몬(Sb)과 같은 V족 도펀트로 전형적으로 도핑된다. 갈륨 질화물(GaN)계 반도체 재료는 P형 도전율을 성취하기 위해 마그네슘(Mg)으로 그리고 N형 도전율을 성취하기 위해 실리콘(Si) 또는 산소로 전형적으로 도핑된다. 본 기술분야의 통상의 기술자들은 또한 recognize that 상이한 도전율 레벨들이 주어진 반도체 영역에서 도펀트(들)의 상대 농도 레벨들에 따라 달라질 것이다.
본 개시에서 사용되는 기술용어들은 개시된 구조들 및 방법들을 설명할 목적을 위한 것이고 제한할 의도는 아니라는 것을 이해해야 한다. 예를 들어, 본 개시에서 사용되는 바와 같이, 단수형인 "a", "an" 및 "the"의 사용에 해당하는 표현은 문맥이 분명히 달리 나타내지 않는 한 복수형도 포함하도록 의도된다. 추가로, 본 개시에서 사용되는 바와 같이, "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"이란 용어들은 진술되는 특징부들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징부들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그 그룹들의 존재 또는 추가를 배제하지 않는다. 더욱이, 본 개시에서 사용되는 바와 같이, "우측", "좌측", "수직", "수평", "상단", "바닥", "상부", "하부", "하의(under)", "아래(below)", "밑에 있는(underlying)", "위에(over)", "위에 놓인(overlying)", "평행", "수직" 등과 같은 용어들은 상대적 로케이션들을 기술하도록 의도되는데, 그것들이 (달리 나타내어지지 않는 한) 도면들에서 배향되고 예시되고 "닿는(touching)", "직접 접촉하는", "접하는(abutting)", "에 직접 인접하는(directly adjacent to)", "에 바로 인접하는(immediately adjacent to)" 등과 같은 용어들이 적어도 하나의 엘리먼트가 다른 엘리먼트에 (설명되는 엘리먼트들을 분리하는 다른 엘리먼트들 없이) 물리적으로 접촉시킨다는 것을 나타내려고 하는 것이기 때문이다. "측방향으로(laterally)"라는 용어는 엘리먼트들이 도면들에서 배향되고 예시됨에 따라 그들 엘리먼트들의 상대적인 로케이션들을 설명하기 위해, 더 상세하게는, 엘리먼트가 다른 엘리먼트의 위 또는 아래가 아니라 상기 다른 엘리먼트의 측면에 위치됨을 나타내기 위해 본 개시에서 사용된다. 예를 들어, 다른 엘리먼트에 측방향으로 인접하게 위치되는 엘리먼트는 다른 엘리먼트 옆에 있을 것이며, 다른 엘리먼트에 측방향으로 바로 인접하게 위치되는 엘리먼트는 다른 엘리먼트 바로 옆에 있을 것이고, 다른 엘리먼트를 측방향으로 둘러싸는 엘리먼트는 상기 다른 엘리먼트에 인접하고 상기 다른 엘리먼트의 외부 측벽들의 가장자리를 이룰 것이다. 청구범위에서의 모든 수단 또는 단계 더하기 기능 엘리먼트들의 대응하는 구조들, 재료들, 액트들, 및 동등물들은 구체적으로는 청구되는 바와 같은 다른 청구된 엘리먼트들과 조합하여 기능을 수행하기 위한 임의의 구조, 재료, 또는 액트를 포함하도록 의도된다.
본 개시의 다양한 실시예들의 설명들은 예시 목적으로 제시되었고 개시된 실시예들을 완전하게 하거나 또는 제한하도록 의도되지 않았다. 많은 변형들 및 개조들이 설명된 실시예들의 범위 및 정신으로부터 벗어남 없이 본 기술분야의 통상의 기술자들에게는 명백할 것이다. 본 개시에서 사용되는 기술용어는 실시예들의 원리들, 시장에서 발견되는 기술들에 대한 실제 응용 또는 기술적 개선을 설명하기 위해, 그리고/또는 본 기술분야의 통상의 지식의 다른 기술자들이 본 개시에서 개시되는 실시예들을 이해하는 것을 가능하게 하기 위해 선택되었다.

Claims (20)

  1. 구조체로서,
    P형 반도체 단자와 추가적인 P형 반도체 단자를 포함하는 제1 트랜지스터;
    N형 반도체 단자와 추가적인 N형 반도체 단자를 포함하는 제2 트랜지스터;
    PNP 바이폴라 접합 트랜지스터; 및
    NPN 바이폴라 접합 트랜지스터
    를 포함하며,
    상기 제1 트랜지스터의 상기 P형 반도체 단자, 상기 PNP 바이폴라 접합 트랜지스터의 P형 컬렉터, 상기 NPN 바이폴라 접합 트랜지스터의 P형 베이스, 및 상기 제2 트랜지스터의 상기 추가적인 N형 반도체 단자는 전기적으로 연결되며,
    상기 제1 트랜지스터의 상기 추가적인 P형 반도체 단자, 상기 PNP 바이폴라 접합 트랜지스터의 N형 베이스, 및 상기 NPN 바이폴라 접합 트랜지스터의 N형 컬렉터는 전기적으로 연결되고,
    상기 제2 트랜지스터의 상기 N형 반도체 단자와 상기 NPN 바이폴라 접합 트랜지스터의 N형 이미터는 전기적으로 연결되는, 구조체.
  2. 제1항에 있어서, 상기 제1 트랜지스터는 P형 전계 효과 트랜지스터를 포함하고 상기 제2 트랜지스터는 N형 전계 효과 트랜지스터를 포함하는, 구조체.
  3. 제1항에 있어서, 상기 제1 트랜지스터는 P형 측방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터를 포함하고 상기 제2 트랜지스터는 N형 측방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는, 구조체.
  4. 제1항에 있어서, 상기 제1 트랜지스터는 추가적인 PNP 바이폴라 접합 트랜지스터를 포함하고 상기 제2 트랜지스터는 추가적인 NPN 바이폴라 접합 트랜지스터를 포함하는, 구조체.
  5. 제1항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 리셋 신호를 수신하도록 연결되는 해당 제어 단자들을 포함하고,
    상기 리셋 신호는 제1 모드에서의 제1 전압과 상기 제1 전압보다 낮은 제2 모드에서의 제2 전압 사이에서 자동으로 전환되는, 구조체.
  6. 제5항에 있어서, 전력 공급부 전압을 검출하도록 연결되어, 상기 전력 공급부 전압이 임계 레벨을 초과할 때 상기 리셋 신호를 상기 제1 전압으로 출력하고, 상기 전력 공급부 전압이 상기 임계 레벨 미만일 때 상기 리셋 신호를 상기 제2 전압으로 출력하는 파워-온-리셋을 더 포함하는, 구조체.
  7. 제1항에 있어서, 상단 표면을 갖는 반도체 기판을 더 포함하며, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 PNP 바이폴라 접합 트랜지스터, 및 상기 NPN 바이폴라 접합 트랜지스터는 상기 반도체 기판 상에 있고, 상기 PNP 바이폴라 접합 트랜지스터 및 상기 NPN 바이폴라 접합 트랜지스터는 반도체 제어 정류기를 형성하도록 연결되는, 구조체.
  8. 제7항에 있어서,
    상기 반도체 제어 정류기는,
    상기 반도체 기판에서의 Pwell;
    상기 Pwell에 측방향으로 인접하게 위치되는, 상기 반도체 기판에서의 Nwell;
    상기 Pwell에서의 상기 상단 표면에 있는 제1 P형 영역;
    상기 Pwell에서의 상기 상단 표면에 있는 제1 N형 영역;
    상기 Nwell에서의 상기 상단 표면에 있는 제2 P형 영역; 및
    상기 Pwell에서의 상기 상단 표면에 있는 제2 N형 영역
    을 포함하며,
    상기 제1 P형 영역과 상기 제2 P형 영역은 상기 Pwell보다 높은 P형 도전율을 가지고 상기 제1 N형 영역과 상기 제2 N형 영역은 상기 Nwell보다 높은 N형 도전율을 가지며,
    상기 제2 P형 영역, 상기 Nwell 및 상기 Pwell 내의 상기 제1 P형 영역은 각각 상기 PNP 바이폴라 접합 트랜지스터의 P형 이미터, 상기 N형 베이스, 및 상기 P형 컬렉터를 형성하고,
    상기 제1 N형 영역, 상기 Pwell 및 상기 Nwell 내의 상기 제2 N형 영역은 각각 상기 NPN 바이폴라 접합 트랜지스터의 상기 N형 이미터, 상기 P형 베이스, 및 상기 N형 컬렉터를 형성하는, 구조체.
  9. 구조체로서,
    P형 반도체 단자와 추가적인 P형 반도체 단자를 포함하는 제1 트랜지스터;
    N형 반도체 단자와 추가적인 N형 반도체 단자를 포함하는 제2 트랜지스터;
    PNP 바이폴라 접합 트랜지스터;
    NPN 바이폴라 접합 트랜지스터
    - 상기 제1 트랜지스터의 상기 P형 반도체 단자, 상기 PNP 바이폴라 접합 트랜지스터의 P형 컬렉터, 상기 NPN 바이폴라 접합 트랜지스터의 P형 베이스, 및 상기 제2 트랜지스터의 상기 추가적인 N형 반도체 단자는 전기적으로 연결되며,
    상기 제1 트랜지스터의 상기 추가적인 P형 반도체 단자, 상기 PNP 바이폴라 접합 트랜지스터의 N형 베이스, 및 상기 NPN 바이폴라 접합 트랜지스터의 N형 컬렉터는 전기적으로 연결되고,
    상기 제2 트랜지스터의 상기 N형 반도체 단자 및 상기 NPN 바이폴라 접합 트랜지스터의 N형 이미터는 풀-다운 노드에 전기적으로 연결됨 -; 및
    P형 반도체 단자들을 포함하는 추가적인 트랜지스터 - 상기 추가적인 트랜지스터는 상기 제1 트랜지스터와 상기 풀-다운 노드 사이에 직렬로 연결됨 -
    를 포함하는, 구조체.
  10. 제9항에 있어서, 상기 제1 트랜지스터와 상기 추가적인 트랜지스터는 P형 전계 효과 트랜지스터들을 포함하고 상기 제2 트랜지스터는 N형 전계 효과 트랜지스터를 포함하는, 구조체.
  11. 제9항에 있어서, 상기 제1 트랜지스터와 상기 추가적인 트랜지스터는 P형 측방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터들을 포함하고 상기 제2 트랜지스터는 N형 측방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는, 구조체.
  12. 제9항에 있어서, 상기 제1 트랜지스터와 상기 추가적인 트랜지스터는 추가적인 PNP 바이폴라 접합 트랜지스터들을 포함하고 상기 제2 트랜지스터는 추가적인 NPN 바이폴라 접합 트랜지스터를 포함하는, 구조체.
  13. 제9항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 추가적인 트랜지스터는 리셋 신호를 수신하도록 연결되는 해당 제어 단자들을 포함하고,
    상기 리셋 신호는 제1 모드에서의 제1 전압과 상기 제1 전압보다 낮은 제2 모드에서의 제2 전압 사이에서 자동으로 전환되는, 구조체.
  14. 제13항에 있어서, 전력 공급부 전압을 검출하도록 연결되어, 상기 전력 공급부 전압이 임계 레벨을 초과할 때 상기 리셋 신호를 상기 제1 전압으로 출력하고, 상기 전력 공급부 전압이 상기 임계 레벨 미만일 때 상기 리셋 신호를 상기 제2 전압으로 출력하는 파워-온-리셋을 더 포함하는, 구조체.
  15. 제9항에 있어서,
    상단 표면을 갖는 반도체 기판을 더 포함하며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 PNP 바이폴라 접합 트랜지스터, 상기 NPN 바이폴라 접합 트랜지스터 및 상기 추가적인 트랜지스터는 상기 반도체 기판 상에 있으며,
    상기 PNP 바이폴라 접합 트랜지스터와 상기 NPN 바이폴라 접합 트랜지스터는,
    상기 반도체 기판에서의 Pwell;
    상기 Pwell에 측방향으로 인접하게 위치되는, 상기 반도체 기판에서의 Nwell;
    상기 Pwell에서의 상기 상단 표면에 있는 제1 P형 영역;
    상기 Pwell에서의 상기 상단 표면에 있는 제1 N형 영역;
    상기 Nwell에서의 상기 상단 표면에 있는 제2 P형 영역; 및
    상기 Pwell에서의 상기 상단 표면에 있는 제2 N형 영역;
    을 포함하는 반도체 제어 정류기를 형성하도록 연결되며,
    상기 제1 P형 영역과 상기 제2 P형 영역은 상기 Pwell보다 높은 P형 도전율을 가지고 상기 제1 N형 영역과 상기 제2 N형 영역은 상기 Nwell보다 높은 N형 도전율을 가지며,
    상기 제2 P형 영역, 상기 Nwell 및 상기 Pwell 내의 상기 제1 P형 영역은 각각 상기 PNP 바이폴라 접합 트랜지스터의 P형 이미터, 상기 N형 베이스, 및 상기 P형 컬렉터를 형성하고,
    상기 제1 N형 영역, 상기 Pwell 및 상기 Nwell 내의 상기 제2 N형 영역은 각각 상기 NPN 바이폴라 접합 트랜지스터의 상기 N형 이미터, 상기 P형 베이스, 및 상기 N형 컬렉터를 형성하는, 구조체.
  16. 구조체로서,
    P형 반도체 단자와 추가적인 P형 반도체 단자를 포함하는 제1 트랜지스터;
    N형 반도체 단자와 추가적인 N형 반도체 단자를 포함하는 제2 트랜지스터;
    PNP 바이폴라 접합 트랜지스터;
    NPN 바이폴라 접합 트랜지스터
    - 상기 제1 트랜지스터의 상기 P형 반도체 단자, 상기 PNP 바이폴라 접합 트랜지스터의 P형 컬렉터, 상기 NPN 바이폴라 접합 트랜지스터의 P형 베이스, 및 상기 제2 트랜지스터의 상기 추가적인 N형 반도체 단자는 전기적으로 연결되며,
    상기 제1 트랜지스터의 상기 추가적인 P형 반도체 단자, 상기 PNP 바이폴라 접합 트랜지스터의 N형 베이스, 및 상기 NPN 바이폴라 접합 트랜지스터의 N형 컬렉터는 전기적으로 연결되고,
    상기 제2 트랜지스터의 상기 N형 반도체 단자와 상기 NPN 바이폴라 접합 트랜지스터의 N형 이미터는 전기적으로 연결됨 -; 및
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 온/오프 상태들을 제어하도록 연결되는 파워-온-리셋
    을 포함하는, 구조체.
  17. 제16항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 파워-온-리셋에 연결되는 해당 제어 단자들을 포함하며,
    상기 파워-온-리셋은, 전력 공급부 전압을 검출하도록 그리고 상기 전력 공급부 전압에 의존하여 상기 제어 단자들에 리셋 신호를 출력하도록 연결되며,
    상기 리셋 신호는, 상기 전력 공급부 전압이 임계 레벨을 초과할 때 제1 전압에 있어서 상기 제1 트랜지스터는 오프 상태에 있고 상기 제2 트랜지스터는 온 상태에 있도록 하고, 상기 전력 공급부 전압이 상기 임계 레벨 미만일 때 상기 제1 전압보다 낮은 제2 전압에 있어서 상기 제1 트랜지스터는 상기 오프 상태에 있고 상기 제2 트랜지스터는 상기 오프 상태에 있도록 하는, 구조체.
  18. 제16항에 있어서, 상기 파워-온-리셋은,
    양의 공급 전압 레일에 연결되는 제1 노드;
    접지 레일;
    상기 접지 레일에 연결되는 제2 노드;
    상기 제1 노드와 상기 제2 노드 사이에서 직렬로 연결되는 제1 저항기 및 제2 저항기;
    상기 제1 노드와 상기 제2 노드 사이에서 직렬로 연결되는 제3 저항기; 및
    상기 제1 저항기와 상기 제2 저항기 사이에서 제3 노드에 연결되는 반전 입력과 상기 제1 노드와 상기 제3 저항기 사이에서 제4 노드에 연결되는 비반전 입력을 갖는 비교기를 포함하는, 구조체.
  19. 제18항에 있어서,
    상기 제2 트랜지스터의 상기 N형 반도체 단자 및 상기 NPN 바이폴라 접합 트랜지스터의 상기 N형 이미터는 풀-다운 노드에 전기적으로 연결되며,
    상기 구조체는 P형 반도체 단자들과 상기 리셋 신호를 수신하기 위한 상기 파워-온-리셋에 연결되는 해당 제어 단자를 포함하는 추가적인 트랜지스터를 더 포함하고,
    상기 추가적인 트랜지스터는 상기 제1 트랜지스터와 상기 풀-다운 노드 사이에 직렬로 연결되는, 구조체.
  20. 제16항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    P형 전계 효과 트랜지스터 및 N형 전계 효과 트랜지스터;
    P형 측방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터 및 N형 측방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터; 및
    추가적인 PNP 바이폴라 접합 트랜지스터 및 추가적인 NPN 바이폴라 접합 트랜지스터
    중 임의의 것을 포함하는, 구조체.
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