KR20230174437A

KR20230174437A - Semiconductor device test circuit and integrated circuit including the same

Info

Publication number: KR20230174437A
Application number: KR1020220075356A
Authority: KR
Inventors: 오지원; 전중원; 우원조
Original assignee: 삼성전자주식회사
Priority date: 2022-06-21
Filing date: 2022-06-21
Publication date: 2023-12-28

Abstract

테스트 신뢰성이 향상된 반도체 장치 테스트 회로와 제품 신뢰성이 향상된 집적 회로가 제공된다. 반도체 장치 테스트 회로는, 제1 방향으로 연장하는 활성 패턴 및 활성 패턴 상의 제1 소오스/드레인 패턴을 포함하는 활성 영역, 제1 방향과 교차하는 제2 방향으로 활성 영역과 이격되고, 활성 패턴 및 제1 소오스/드레인 패턴을 비포함하는 필드 영역, 제1 소오스/드레인 패턴 상의 제1 소오스/드레인 컨택, 제1 소오스/드레인 컨택과 제1 방향으로 인접하고, 제2 방향으로 연장하여 활성 영역 및 필드 영역에 걸쳐 배치되는 제1 게이트 구조체, 제1 소오스/드레인 컨택 상에서 제1 소오스/드레인 컨택과 연결되는 기준 패드 및 필드 영역에서 제1 게이트 구조체와 연결되는 제1 테스트 패드를 포함한다.A semiconductor device test circuit with improved test reliability and an integrated circuit with improved product reliability are provided. The semiconductor device test circuit includes an active region including an active pattern extending in a first direction and a first source/drain pattern on the active pattern, spaced apart from the active region in a second direction intersecting the first direction, the active pattern and a first source/drain pattern on the active pattern. 1 A field region not including a source/drain pattern, a first source/drain contact on the first source/drain pattern, adjacent to the first source/drain contact in a first direction, and extending in a second direction to form an active region and a field. It includes a first gate structure disposed across the region, a reference pad connected to the first source/drain contact on the first source/drain contact, and a first test pad connected to the first gate structure in the field region.

Description

Semiconductor device test circuit and integrated circuit including the same}

본 발명은 반도체 장치 테스트 회로 및 그를 포함하는 집적 회로에 관한 것이다.The present invention relates to a semiconductor device test circuit and an integrated circuit including the same.

반도체 장치가 집적화 됨에 따라 반도체 장치의 불량이 증가한다. 예를 들어, 반도체 소자 내의 소오스/드레인 컨택과 게이트 컨택이 전기적으로 연결될 수 있다. 따라서, 반도체 장치의 제조 과정에서 반도체 장치의 불량을 테스트 할 수 있는 테스트 회로가 요구된다.As semiconductor devices become more integrated, defects in semiconductor devices increase. For example, a source/drain contact and a gate contact within a semiconductor device may be electrically connected. Therefore, a test circuit capable of testing defects in a semiconductor device during the manufacturing process of the semiconductor device is required.

본 발명이 해결하고자 하는 기술적 과제는 테스트 신뢰성이 향상된 반도체 장치 테스트 회로를 제공하는 것이다.The technical problem to be solved by the present invention is to provide a semiconductor device test circuit with improved test reliability.

본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 집적 회로를 제공하는 것이다.Another technical problem to be solved by the present invention is to provide an integrated circuit with improved product reliability.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 테스트 회로는, 제1 방향으로 연장하는 활성 패턴 및 활성 패턴 상의 제1 소오스/드레인 패턴을 포함하는 활성 영역, 제1 방향과 교차하는 제2 방향으로 활성 영역과 이격되고, 활성 패턴 및 제1 소오스/드레인 패턴을 비포함하는 필드 영역, 제1 소오스/드레인 패턴 상의 제1 소오스/드레인 컨택, 제1 소오스/드레인 컨택과 제1 방향으로 인접하고, 제2 방향으로 연장하여 활성 영역 및 필드 영역에 걸쳐 배치되는 제1 게이트 구조체, 제1 소오스/드레인 컨택 상에서 제1 소오스/드레인 컨택과 연결되는 기준 패드 및 필드 영역에서 제1 게이트 구조체와 연결되는 제1 테스트 패드를 포함한다.A semiconductor device test circuit according to some embodiments of the present invention for achieving the above technical problem includes an active region including an active pattern extending in a first direction and a first source/drain pattern on the active pattern, crossing the first direction. a field region that is spaced apart from the active region in a second direction and does not include the active pattern and the first source/drain pattern, a first source/drain contact on the first source/drain pattern, a first source/drain contact, and a first source/drain contact. a first gate structure adjacent in each direction, extending in a second direction and disposed across the active region and the field region, a reference pad connected to the first source/drain contact on the first source/drain contact, and a first gate in the field region. It includes a first test pad connected to the structure.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로는, 스탠다드 셀 영역, 스탠다드 셀 영역 사이에 배치되는 필러 셀 영역, SRAM 영역 및 테스트 회로를 포함하고, 테스트 회로는, 제1 방향으로 이격되고, 제1 방향과 교차하는 제2 방향으로 연장하는 제1 게이트 구조체 내지 제3 게이트 구조체와, 제1 방향으로 연장하는 활성 패턴과, 활성 패턴 상에서 제1 게이트 구조체 및 제2 게이트 구조체 사이에 배치되는 제1 소오스/드레인 패턴과, 활성 패턴 상에서 제2 게이트 구조체 및 제3 게이트 구조체 사이에 배치되는 제2 소오스/드레인 패턴을 포함하는 활성 영역과, 제2 방향으로 활성 영역과 이격되고, 활성 패턴, 제1 소오스/드레인 패턴 및 제2 소오스/드레인 패턴을 비포함하는 필드 영역과, 필드 영역에서 제2 게이트 구조체와 연결되는 제1 테스트 패드를 포함하고, 테스트 회로는, 제1 게이트 구조체 및 제2 게이트 구조체 사이에서 제1 소오스/드레인 패턴과 연결되는 소오스/드레인 컨택과, 제2 게이트 구조체 및 제3 게이트 구조체 사이에서 제2 소오스/드레인 패턴과 연결되는 소오스/드레인 컨택을 비포함하고, 스탠다드 셀 영역, 필러 셀 영역 및 SRAM 영역 중 적어도 하나는 테스트 회로를 포함한다.An integrated circuit according to some embodiments of the present invention for achieving the above technical problem includes a standard cell region, a pillar cell region disposed between the standard cell regions, an SRAM region, and a test circuit, and the test circuit is oriented in a first direction. spaced apart from each other, first to third gate structures extending in a second direction intersecting the first direction, an active pattern extending in the first direction, and between the first gate structure and the second gate structure on the active pattern. an active region including a first source/drain pattern disposed in and a second source/drain pattern disposed between the second gate structure and the third gate structure on the active pattern, and spaced apart from the active region in a second direction; It includes a field region not including an active pattern, a first source/drain pattern, and a second source/drain pattern, and a first test pad connected to a second gate structure in the field region, and the test circuit includes a first gate structure. and a source/drain contact connected to the first source/drain pattern between the second gate structures and a source/drain contact connected to the second source/drain pattern between the second gate structure and the third gate structure. , at least one of the standard cell area, pillar cell area, and SRAM area includes a test circuit.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

도 1은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 2 내지 도 5는 도 1의 A-A, B-B, C-C 및 D-D를 따라 절단한 단면도이다.
도 6은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 7 내지 도 9는 도 6의 A-A, B-B 및 D-D를 따라 절단한 단면도이다.
도 10은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 11 내지 도 14는 도 10의 A-A, B-B, C-C 및 D-D를 따라 절단한 단면도이다.
도 15는 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 16 및 도 17은 도 15의 A-A 및 B-B를 따라 절단한 단면도이다.
도 18은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 19 및 도 20은 도 18의 A-A 및 D-D를 따라 절단한 단면도이다.
도 21은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 22는 도 21의 D-D를 따라 절단한 단면도이다.
도 23은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 24는 도 23의 D-D를 따라 절단한 단면도이다.
도 25는 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다.
도 26 및 도 27은 도 25의 B-B 및 D-D를 따라 절단한 단면도이다.
도 28 내지 도 32는 다른 몇몇 실시예에 따른 반도체 장치 테스트 회로를 설명하기 위한 도면들이다.
도 33은 몇몇 실시예에 따른 집적 회로를 설명하기 위한 도면이다.1 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
Figures 2 to 5 are cross-sectional views taken along lines AA, BB, CC, and DD of Figure 1.
6 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
Figures 7 to 9 are cross-sectional views taken along lines AA, BB, and DD of Figure 6.
10 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
Figures 11 to 14 are cross-sectional views taken along lines AA, BB, CC, and DD of Figure 10.
15 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
Figures 16 and 17 are cross-sectional views taken along lines AA and BB of Figure 15.
18 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
Figures 19 and 20 are cross-sectional views taken along AA and DD of Figure 18.
21 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
FIG. 22 is a cross-sectional view taken along DD of FIG. 21.
23 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
FIG. 24 is a cross-sectional view taken along DD of FIG. 23.
25 is an example layout diagram of a semiconductor device test circuit according to some embodiments.
Figures 26 and 27 are cross-sectional views taken along BB and DD of Figure 25.
28 to 32 are diagrams for explaining a semiconductor device test circuit according to some other embodiments.
Figure 33 is a diagram for explaining an integrated circuit according to some embodiments.

몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFET^TM(Multi-Bridge Channel Field Effect Transistor) 또는 수직 트랜지스터(Vertical FET)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.In the drawings of semiconductor devices according to some embodiments, examples include a fin-type transistor (FinFET) including a channel region in the shape of a fin-type pattern, a transistor including a nanowire or nanosheet, and a MBCFET ^TM (Multi-Bridge Channel Field Effect Transistor or vertical transistor (Vertical FET) is shown, but is not limited thereto. Of course, the semiconductor device according to some embodiments may include a tunneling transistor (tunneling FET) or a three-dimensional (3D) transistor. Of course, semiconductor devices according to some embodiments may include planar transistors. In addition, the technical idea of the present invention can be applied to 2D material based transistors (2D material based FETs) and their heterostructure.

또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.Additionally, a semiconductor device according to some embodiments may include a bipolar junction transistor, a horizontal double diffusion transistor (LDMOS), and the like.

도 1은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 2 내지 도 5는 도 1의 A-A, B-B, C-C 및 D-D를 따라 절단한 단면도이다.1 is an example layout diagram of a semiconductor device test circuit according to some embodiments. Figures 2 to 5 are cross-sectional views taken along lines A-A, B-B, C-C, and D-D of Figure 1.

도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 적어도 하나 이상의 제1 활성 패턴(AP1)과, 적어도 하나 이상의 제1 게이트 전극(120)과, 제1 소오스/드레인 컨택(170)과, 게이트 컨택(180)과, 테스트 패드(210)와 기준 패드(220)를 포함할 수 있다. Referring to FIGS. 1 to 5 , a semiconductor device test circuit 10 according to some embodiments includes at least one first active pattern AP1, at least one first gate electrode 120, and a first source/electrode. It may include a drain contact 170, a gate contact 180, a test pad 210, and a reference pad 220.

기판(100)은 활성 영역(RX1)과, 필드 영역(FX)을 포함할 수 있다. 필드 영역(FX)은 활성 영역(RX)과 바로 인접하여 형성될 수 있다. 필드 영역(FX)은 활성 영역(RX)과 경계를 이룰 수 있다.The substrate 100 may include an active region (RX1) and a field region (FX). The field area FX may be formed immediately adjacent to the active area RX. The field area (FX) may border the active area (RX).

예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.For example, a portion where a channel region of a transistor, which is an example of a semiconductor device, is formed may be an active region, and a portion that separates the channel region of a transistor formed in the active region may be a field region. Alternatively, the active region may be a portion where a fin-shaped pattern or nanosheet used as a channel region of a transistor is formed, and the field region may be a region where a fin-shaped pattern or nanosheet used as a channel region is not formed.

도 3 및 도 5에서 도시되는 것과 같이, 필드 영역(FX)은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.As shown in FIGS. 3 and 5, the field area FX may be defined by a deep trench DT, but is not limited thereto. In addition, it is obvious that a person skilled in the art to which the present invention pertains can distinguish which part is a field area and which part is an active area.

일 예로, 활성 영역(RX)은 PMOS 형성 영역일 수 있다. 다른 예로, 활성 영역(RX)은 NMOS 형성 영역일 수 있다. For example, the active area RX may be a PMOS formation area. As another example, the active region RX may be an NMOS formation region.

기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘-게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate 100 may be a silicon substrate or a silicon-on-insulator (SOI). Alternatively, the substrate 100 may include, but is not limited to, silicon-germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. no.

적어도 하나 이상의 제1 활성 패턴(AP1)은 활성 영역(RX)에 형성될 수 있다. 제1 활성 패턴(AP1)은 활성 영역(RX)의 기판(100)으로부터 돌출되어 있을 수 있다. 제1 활성 패턴(AP1)은 기판(100) 상에, 제1 방향(X)을 따라 길게 연장될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 여기에서, 제1 방향(X)은 제2 방향(Y) 및 제3 방향(Z)과 교차될 수 있다. 또한, 제2 방향(Y)은 제3 방향(Z)과 교차될 수 있다. 제3 방향(Z)은 기판(100)의 두께 방향일 수 있다.At least one first active pattern AP1 may be formed in the active area RX. The first active pattern AP1 may protrude from the substrate 100 in the active region RX. The first active pattern AP1 may extend long along the first direction (X) on the substrate 100 . For example, the first active pattern AP1 may include a long side extending in the first direction (X) and a short side extending in the second direction (Y). Here, the first direction (X) may intersect with the second direction (Y) and the third direction (Z). Additionally, the second direction (Y) may intersect the third direction (Z). The third direction (Z) may be the thickness direction of the substrate 100.

제1 활성 패턴(AP1)은 각각 다채널 활성 패턴일 수 있다. 각각의 제1 활성 패턴(AP1)은 예를 들어, 핀형 패턴일 수 있다. 제1 활성 패턴(AP1)은 각각 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 활성 패턴(AP1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 활성 패턴(AP1)은 각각 하나 이상일 수 있다. Each of the first activation patterns AP1 may be a multi-channel activation pattern. Each first active pattern AP1 may be, for example, a fin-type pattern. The first active pattern AP1 may be used as a channel region of each transistor. Although the number of first active patterns AP1 is shown to be three, this is only for convenience of explanation and is not limited thereto. There may be one or more first activation patterns AP1.

제1 활성 패턴(AP1)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 활성 패턴(AP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 활성 패턴(AP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. Each of the first active patterns AP1 may be a part of the substrate 100 and may include an epitaxial layer grown from the substrate 100. The first active pattern AP1 may include, for example, silicon or germanium, which are elemental semiconductor materials. Additionally, the first active pattern AP1 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. Group IV-IV compound semiconductors are, for example, binary compounds or ternary compounds containing at least two of carbon (C), silicon (Si), germanium (Ge), and tin (Sn). compound) or a compound doped with a group IV element.

III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.Group III-V compound semiconductors include, for example, at least one of aluminum (Al), gallium (Ga), and indium (In) as group III elements and phosphorus (P), arsenic (As), and antimonium (as group V elements). It may be one of a binary compound, a ternary compound, or a quaternary compound formed by combining one of Sb).

필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 활성 영역(RX)과, 필드 영역(FX)에 걸쳐 형성될 수 있다. 필드 절연막(105)는 깊은 트렌치(DT)를 채울 수 있다. The field insulating film 105 may be formed on the substrate 100 . The field insulating layer 105 may be formed over the active region RX and the field region FX. The field insulating layer 105 may fill the deep trench DT.

필드 절연막(105)은 제1 활성 패턴(AP1)의 측벽을 덮을 수 있다. 제1 활성 패턴(AP1)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. The field insulating layer 105 may cover the sidewall of the first active pattern AP1. Each of the first active patterns AP1 may protrude above the top surface of the field insulating layer 105 . The field insulating layer 105 may include, for example, an oxide layer, a nitride layer, an oxynitride layer, or a combination thereof.

적어도 하나 이상의 게이트 구조체(GS)는 기판(100) 상에 배치될 수 있다. 예를 들어, 적어도 하나 이상의 게이트 구조체(GS)는 필드 절연막(105) 상에 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(Y)으로 연장될 수 있다. 인접하는 게이트 구조체(GS)는 제1 방향(X)으로 이격될 수 있다.At least one gate structure GS may be disposed on the substrate 100 . For example, at least one gate structure GS may be disposed on the field insulating layer 105 . The gate structure GS may extend in the second direction (Y). Adjacent gate structures GS may be spaced apart in the first direction (X).

게이트 구조체(GS)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 게이트 구조체(GS)는 제1 활성 패턴(AP1)과 교차할 수 있다. The gate structure GS may be disposed on the first active pattern AP1. The gate structure GS may intersect the first active pattern AP1.

게이트 구조체(GS)는 활성 영역(RX) 및 필드 영역(FX)에 걸쳐 배치될 수 있다. 즉, 게이트 구조체(GS)는 제2 방향(Y)으로 연장하여 활성 영역(RX) 및 필드 영역(FX) 상에 배치될 수 있다. The gate structure GS may be disposed across the active region RX and the field region FX. That is, the gate structure GS may extend in the second direction Y and be disposed on the active area RX and the field area FX.

게이트 구조체(GS)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140) 및 게이트 캡핑막(145)을 포함할 수 있다.The gate structure GS may include, for example, a gate electrode 120, a gate insulating layer 130, a gate spacer 140, and a gate capping layer 145.

게이트 전극(120)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 게이트 전극(120)은 제1 활성 패턴(AP1)과 교차할 수 있다. 게이트 전극(120)은 필드 절연막(105)의 상면보다 돌출된 제1 활성 패턴(AP1)을 감쌀 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장된 장변과, 제1 방향(X)으로 연장된 단변을 포함할 수 있다.The gate electrode 120 may be disposed on the first active pattern AP1. The gate electrode 120 may intersect the first active pattern AP1. The gate electrode 120 may surround the first active pattern AP1 that protrudes from the top surface of the field insulating layer 105. The gate electrode 120 may include a long side extending in the second direction (Y) and a short side extending in the first direction (X).

게이트 전극(120)의 상면은 제1 활성 패턴(AP1)의 상면을 향해 리세스된 오목한 곡면일 수 있지만, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 게이트 전극(120)의 상면은 평평한 평면일 수도 있다. The top surface of the gate electrode 120 may be a concave curved surface recessed toward the top surface of the first active pattern AP1, but is not limited thereto. That is, unlike what is shown, the top surface of the gate electrode 120 may be a flat plane.

게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The gate electrode 120 may be, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN), tantalum titanium nitride (TaTiN), titanium. Aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbonitride (TiAlC-N), titanium aluminum carbide (TiAlC), titanium carbide ( TiC), tantalum carbonitride (TaCN), tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), tantalum (Ta), nickel (Ni), platinum (Pt), Nickel platinum (Ni-Pt), niobium (Nb), niobium nitride (NbN), niobium carbide (NbC), molybdenum (Mo), molybdenum nitride (MoN), molybdenum carbide (MoC), tungsten carbide (WC), rhodium ( It may include at least one of Rh), palladium (Pd), iridium (Ir), osmium (Os), silver (Ag), gold (Au), zinc (Zn), vanadium (V), and combinations thereof.

게이트 전극(120)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.The gate electrode 120 may each include a conductive metal oxide, a conductive metal oxynitride, or the like, or may include an oxidized form of the above-mentioned material.

게이트 전극(120)은 이 후에 설명될 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 게이트 구조체(GS)는 소오스/드레인 패턴(150)의 제1 방향(X)으로 양측에 배치될 수 있다.The gate electrode 120 may be disposed on both sides of the source/drain pattern 150, which will be described later. The gate structure GS may be disposed on both sides of the source/drain pattern 150 in the first direction (X).

게이트 스페이서(140)은 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)은 제2 방향(Y)으로 연장될 수 있다. 게이트 스페이서(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO₂), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Gate spacer 140 may be disposed on the sidewall of gate electrode 120. The gate spacer 140 may extend in the second direction (Y). The gate spacer 140 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO ₂ ), silicon oxycarbonitride (SiOCN), silicon boronitride (SiBN), silicon oxyboron nitride (SiOBN). ), silicon oxycarbide (SiOC), and combinations thereof.

게이트 절연막(130)은 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(130)은 제1 활성 패턴(AP1) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다. The gate insulating film 130 may extend along the sidewall and bottom surface of the gate electrode 120. The gate insulating layer 130 may be formed on the first active pattern AP1 and the field insulating layer 105. The gate insulating film 130 may be formed between the gate electrode 120 and the gate spacer 140.

게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. The gate insulating layer 130 may be formed along the profile of the first active pattern AP1 protruding above the field insulating layer 105 and the top surface of the field insulating layer 105 .

게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The gate insulating film 130 may include silicon oxide, silicon oxynitride, silicon nitride, or a high dielectric constant material having a higher dielectric constant than silicon oxide. High-k materials include, for example, boron nitride, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, and lanthanum aluminum oxide. (lanthanum aluminum oxide), zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. It may include one or more of these.

게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 게이트 절연막(130)은 제1 활성 패턴(AP1) 및 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다. 예를 들어, 계면막은 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일을 따라 형성될 수 있다. The gate insulating layer 130 is shown as a single layer, but this is only for convenience of explanation and is not limited thereto. The gate insulating layer 130 may include a plurality of layers. The gate insulating layer 130 may include an interfacial layer disposed between the first active pattern AP1 and the gate electrode 120 and a high dielectric constant insulating layer. For example, the interface film may be formed along the profile of the first active pattern AP1 that protrudes above the field insulating film 105 .

몇몇 실시예들에 따른 반도체 장치 테스트 회로(10)는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. The semiconductor device test circuit 10 according to some embodiments may include a negative capacitance (NC) FET using a negative capacitor. For example, the gate insulating layer 130 may include a ferroelectric material layer with ferroelectric properties and a paraelectric material layer with paraelectric properties.

강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. The ferroelectric material film may have a negative capacitance, and the paraelectric material film may have a positive capacitance. For example, when two or more capacitors are connected in series, and the capacitance of each capacitor has a positive value, the total capacitance is less than the capacitance of each individual capacitor. On the other hand, when at least one of the capacitances of two or more capacitors connected in series has a negative value, the total capacitance may have a positive value and be greater than the absolute value of each individual capacitance.

음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다. When a ferroelectric material film with a negative capacitance and a paraelectric material film with a positive capacitance are connected in series, the overall capacitance value of the ferroelectric material film and the paraelectric material film connected in series may increase. By taking advantage of the increase in overall capacitance value, a transistor including a ferroelectric material film can have a subthreshold swing (SS) of less than 60 mV/decade at room temperature.

강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.A ferroelectric material film may have ferroelectric properties. Ferroelectric material films include, for example, hafnium oxide, hafnium zirconium oxide, barium strontium titanium oxide, barium titanium oxide, and lead zirconium oxide. It may contain at least one of titanium oxide. Here, as an example, hafnium zirconium oxide may be a material in which zirconium (Zr) is doped into hafnium oxide. As another example, hafnium zirconium oxide may be a compound of hafnium (Hf), zirconium (Zr), and oxygen (O).

강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. The ferroelectric material film may further include a doped dopant. For example, dopants include aluminum (Al), titanium (Ti), niobium (Nb), lanthanum (La), yttrium (Y), magnesium (Mg), silicon (Si), calcium (Ca), and cerium (Ce). ), dysprosium (Dy), erbium (Er), gadolinium (Gd), germanium (Ge), scandium (Sc), strontium (Sr), and tin (Sn). Depending on what kind of ferroelectric material the ferroelectric material film contains, the type of dopant included in the ferroelectric material film may vary.

강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. When the ferroelectric material film includes hafnium oxide, the dopant included in the ferroelectric material film is, for example, at least one of gadolinium (Gd), silicon (Si), zirconium (Zr), aluminum (Al), and yttrium (Y). It can be included.

도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. When the dopant is aluminum (Al), the ferroelectric material film may contain 3 to 8 at% (atomic %) of aluminum. Here, the ratio of the dopant may be the ratio of aluminum to the sum of hafnium and aluminum.

도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다. When the dopant is silicon (Si), the ferroelectric material film may contain 2 to 10 at% of silicon. When the dopant is yttrium (Y), the ferroelectric material film may contain 2 to 10 at% of yttrium. When the dopant is gadolinium (Gd), the ferroelectric material film may contain 1 to 7 at% of gadolinium. When the dopant is zirconium (Zr), the ferroelectric material film may contain 50 to 80 at% of zirconium.

상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. A paradielectric material film may have paradielectric properties. For example, the paradielectric material film may include at least one of silicon oxide and a metal oxide having a high dielectric constant. The metal oxide included in the paradielectric material film may include, but is not limited to, at least one of, for example, hafnium oxide, zirconium oxide, and aluminum oxide.

강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다. The ferroelectric material film and the paraelectric material film may include the same material. A ferroelectric material film may have ferroelectric properties, but a paraelectric material film may not have ferroelectric properties. For example, when the ferroelectric material film and the paraelectric material film include hafnium oxide, the crystal structure of the hafnium oxide included in the ferroelectric material film is different from the crystal structure of the hafnium oxide included in the paraelectric material film.

강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.The ferroelectric material film may have a thickness having ferroelectric properties. The thickness of the ferroelectric material film may be, for example, 0.5 to 10 nm, but is not limited thereto. Since the critical thickness representing ferroelectric properties may vary for each ferroelectric material, the thickness of the ferroelectric material film may vary depending on the ferroelectric material.

일 예로, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.As an example, the gate insulating layer 130 may include one ferroelectric material layer. As another example, the gate insulating film 130 may include a plurality of ferroelectric material films spaced apart from each other. The gate insulating film 130 may have a stacked structure in which a plurality of ferroelectric material films and a plurality of paraelectric material films are alternately stacked.

게이트 캡핑막(145)은 게이트 전극(120)의 상면 및 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 게이트 캡핑막(145)의 상면은 게이트 구조체의 상면(GS_US)일 수 있다. 게이트 캡핑막(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO₂), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The gate capping film 145 may be disposed on the top surface of the gate electrode 120 and the top surface of the gate spacer 140. The top surface of the gate capping film 145 may be the top surface (GS_US) of the gate structure. The gate capping film 145 is, for example, at least one of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO ₂ ), silicon carbonitride (SiCN), silicon oxycarbonitride (SiOCN), and combinations thereof. It can contain one.

도시된 것과 달리, 게이트 캡핑막(145)은 게이트 스페이서(140) 사이에 배치될 수 있다. 이와 같은 경우, 게이트 캡핑막(145)의 상면은 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다. 이와 같은 경우, 게이트 구조체의 상면(GS_US)은 게이트 캡핑막(145)의 상면과 게이트 스페이서(140)의 상면을 포함할 수 있다.Unlike shown, the gate capping film 145 may be disposed between the gate spacers 140. In this case, the top surface of the gate capping film 145 may be placed on the same plane as the top surface of the gate spacer 140. In this case, the top surface (GS_US) of the gate structure may include the top surface of the gate capping film 145 and the top surface of the gate spacer 140.

소오스/드레인 패턴(150)은 기판(100) 상에 위치할 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1)과 연결된다. 제1 소오스/드레인 패턴의 바닥면(150_BS)은 제1 활성 패턴(AP1)과 접촉한다.The source/drain pattern 150 may be located on the substrate 100 . The source/drain pattern 150 may be formed on the first active pattern AP1. The source/drain pattern 150 is connected to the first active pattern AP1. The bottom surface 150_BS of the first source/drain pattern contacts the first active pattern AP1.

소오스/드레인 패턴(150)은 게이트 구조체(GS)의 측면에 배치될 수 있다. 소오스/드레인 패턴(150)은 게이트 구조체(GS) 사이에 배치될 수 있다. The source/drain pattern 150 may be disposed on a side of the gate structure GS. The source/drain pattern 150 may be disposed between the gate structures GS.

예를 들어, 소오스/드레인 패턴(150)은 게이트 구조체(GS)의 양측에 배치될 수 있다. 도시된 것과 달리, 소오스/드레인 패턴(150)은 게이트 구조체(GS)의 일측에 배치되고, 게이트 구조체(GS)의 타측에는 배치되지 않을 수 있다. For example, the source/drain pattern 150 may be disposed on both sides of the gate structure GS. Unlike shown, the source/drain pattern 150 may be disposed on one side of the gate structure GS and may not be disposed on the other side of the gate structure GS.

소오스/드레인 패턴(150)은 에피택셜 패턴을 포함할 수 있다. 소오스/드레인 패턴(150)은 반도체 물질을 포함할 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. The source/drain pattern 150 may include an epitaxial pattern. The source/drain pattern 150 may include a semiconductor material. The source/drain pattern 150 may be included in the source/drain of a transistor using the first active pattern AP1 as a channel region.

소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 중 채널로 사용되는 채널 영역과 연결될 수 있다. 소오스/드레인 패턴(150)은 각각의 제1 활성 패턴(AP1) 상에 형성된 3개의 에피택셜 패턴이 합쳐진(merged) 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 각각의 제1 활성 패턴(AP1) 상에 형성된 에피택셜 패턴은 서로 간에 분리되어 있을 수 있다. The source/drain pattern 150 may be connected to a channel region used as a channel in the first active pattern AP1. The source/drain pattern 150 is shown as a merge of three epitaxial patterns formed on each first active pattern AP1, but this is only for convenience of explanation and is not limited thereto. That is, the epitaxial patterns formed on each first active pattern AP1 may be separated from each other.

일 예로, 필드 절연막(105)과 합쳐진 소오스/드레인 패턴(150) 사이 공간에, 에어갭(air gap)이 배치될 수 있다. 다른 예로, 필드 절연막(105)과 합쳐진 소오스/드레인 패턴(150) 사이 공간에, 절연 물질이 채워질 수 있다.As an example, an air gap may be disposed in the space between the field insulating film 105 and the combined source/drain pattern 150. As another example, the space between the field insulating film 105 and the combined source/drain pattern 150 may be filled with an insulating material.

소오스/드레인 식각 정지막(160)은 필드 절연막(105)의 상면과, 게이트 구조체(GS)의 측벽과, 소오스/드레인 패턴(150)의 프로파일을 따라 연장될 수 있다. 소오스/드레인 식각 정지막(160)은 소오스/드레인 패턴(150)의 상면과, 소오스/드레인 패턴(150)의 측벽 상에 배치될 수 있다. The source/drain etch stop layer 160 may extend along the top surface of the field insulating layer 105, the sidewall of the gate structure GS, and the profile of the source/drain pattern 150. The source/drain etch stop layer 160 may be disposed on the top surface of the source/drain pattern 150 and the sidewall of the source/drain pattern 150 .

소오스/드레인 식각 정지막(160)은 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The source/drain etch stop layer 160 may include a material having an etch selectivity with respect to the first interlayer insulating layer 190. The source/drain etch stop layer 160 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), silicon boron nitride (SiBN), silicon oxyboron nitride (SiOBN), and silicon. It may include at least one of oxygenated carbide (SiOC) and combinations thereof.

제1 층간 절연막(190)은 소오스/드레인 식각 정지막(160) 상에 배치된다. 제1 층간 절연막(190)은 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연막(190)은 소오스/드레인 패턴(150) 상에 배치될 수 있다. The first interlayer insulating layer 190 is disposed on the source/drain etch stop layer 160. The first interlayer insulating film 190 may be formed on the field insulating film 105 . The first interlayer insulating film 190 may be disposed on the source/drain pattern 150 .

제1 층간 절연막(190)은 게이트 구조체의 상면(GS_US)을 덮지 않을 수 있다. 예를 들어, 제1 층간 절연막(190)의 상면은 게이트 구조체의 상면(GS_US)과 동일 평면에 놓일 수 있다.The first interlayer insulating film 190 may not cover the top surface (GS_US) of the gate structure. For example, the top surface of the first interlayer insulating film 190 may lie on the same plane as the top surface (GS_US) of the gate structure.

제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.For example, the first interlayer insulating film 190 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low dielectric constant material. Low-k materials include, for example, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSylyl Borate (TMSB), DiAcet oxyDitertiaryButoSiloxane ( DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ (Tonen SilaZen), FSG (Fluoride Silicate Glass), polyimide nanofoams such as polypropylene oxide, CDO (Carbon Doped silicon Oxide), OSG (Organo Silicate Glass), SiLK , Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica, or a combination thereof, but is not limited thereto.

제1 소오스/드레인 컨택(170)은 활성 영역(RX) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(170)은 활성 영역(RX)에 형성된 소오스/드레인 패턴(150)과 연결될 수 있다. The first source/drain contact 170 may be disposed on the active region RX. The first source/drain contact 170 may be connected to the source/drain pattern 150 formed in the active region (RX).

제1 소오스/드레인 컨택(170)은 소오스/드레인 식각 정지막(160)을 통과하여, 소오스/드레인 패턴(150)과 연결될 수 있다. 제1 소오스/드레인 컨택(170)은 소오스/드레인 패턴(150) 상에 배치될 수 있다.The first source/drain contact 170 may pass through the source/drain etch stop layer 160 and be connected to the source/drain pattern 150. The first source/drain contact 170 may be disposed on the source/drain pattern 150 .

제1 소오스/드레인 컨택(170)은 제1 층간 절연막(190) 내에 배치될 수 있다. 제1 소오스/드레인 컨택(170)은 제1 층간 절연막(190)에 의해 둘러싸일 수 있다. The first source/drain contact 170 may be disposed within the first interlayer insulating film 190. The first source/drain contact 170 may be surrounded by a first interlayer insulating film 190.

제1 소오스/드레인 컨택(170)과 소오스/드레인 패턴(150) 사이에, 컨택 실리사이드막(155)이 배치될 수 있다. 컨택 실리사이드막(155)은 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택(170) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 컨택 실리사이드막(155)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.A contact silicide film 155 may be disposed between the first source/drain contact 170 and the source/drain pattern 150. The contact silicide film 155 is shown as being formed along the profile of the interface between the source/drain pattern 150 and the first source/drain contact 170, but is not limited thereto. The contact silicide layer 155 may include, for example, a metal silicide material.

게이트 컨택(180)은 게이트 구조체(GS) 내에 배치될 수 있다. 게이트 컨택(180)은 게이트 구조체(GS)에 포함된 게이트 전극(120)과 연결될 수 있다. Gate contact 180 may be disposed within gate structure GS. The gate contact 180 may be connected to the gate electrode 120 included in the gate structure GS.

게이트 컨택(180)은 게이트 구조체(GS)와 중첩되는 위치에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 장치 테스트 회로(10)에서, 게이트 컨택(180)의 적어도 일부는 활성 영역(RX) 또는 필드 영역(FX)에 배치될 수 있다. 예를 들어, 평면도적인 관점에서, 게이트 컨택(180)는 전체적으로 활성 영역(RX) 또는 필드 영역(FX)과 중첩되는 위치에 배치될 수 있다.The gate contact 180 may be disposed at a location that overlaps the gate structure GS. In the semiconductor device test circuit 10 according to some embodiments, at least a portion of the gate contact 180 may be disposed in the active region (RX) or the field region (FX). For example, from a plan view perspective, the gate contact 180 may be disposed in a position that entirely overlaps the active region RX or the field region FX.

제1 층간 절연막(190)은 제1 소오스/드레인 컨택(170)의 상면을 덮지 않는다. 일 예로, 제1 소오스/드레인 컨택(170)의 상면은 게이트 구조체의 상면(GS_US)보다 위로 돌출되지 않을 수 있다. 제1 소오스/드레인 컨택(170)의 상면은 게이트 구조체의 상면(GS_US)과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 다른 예로, 제1 소오스/드레인 컨택(170)의 상면은 게이트 구조체의 상면(GS_US)보다 위로 돌출될 수 있다.The first interlayer insulating film 190 does not cover the top surface of the first source/drain contact 170. For example, the top surface of the first source/drain contact 170 may not protrude above the top surface (GS_US) of the gate structure. The top surface of the first source/drain contact 170 may be placed on the same plane as the top surface (GS_US) of the gate structure. Unlike what is shown, in another example, the top surface of the first source/drain contact 170 may protrude above the top surface (GS_US) of the gate structure.

제1 소오스/드레인 컨택(170)은 소오스/드레인 컨택 배리어막(170a)과, 소오스/드레인 컨택 배리어막(170a) 상의 소오스/드레인 컨택 필링막(170b)을 포함할 수 있다. 소오스/드레인 컨택 배리어막(170a)은 소오스/드레인 컨택 필링막(170b)의 측벽 및 바닥면을 따라 연장될 수 있다.The first source/drain contact 170 may include a source/drain contact barrier layer 170a and a source/drain contact filling layer 170b on the source/drain contact barrier layer 170a. The source/drain contact barrier layer 170a may extend along the sidewall and bottom surface of the source/drain contact filling layer 170b.

소오스/드레인 컨택의 바닥면(170_BS)은 웨이비(wavy) 형상을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 소오스/드레인 컨택의 바닥면(170_BS)은 평평한 형상을 가질 수 있음은 물론이다.The bottom surface 170_BS of the source/drain contact is shown as having a wavy shape, but is not limited thereto. Of course, unlike what is shown, the bottom surface 170_BS of the source/drain contact may have a flat shape.

제1 활성 패턴의 상면(AP1_US)을 기준으로, 소오스/드레인 컨택 배리어막(170a)의 상면은 소오스/드레인 컨택 필링막(170b)의 상면과 실질적으로 동일한 높이에 위치하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. Based on the top surface (AP1_US) of the first active pattern, the top surface of the source/drain contact barrier layer 170a is shown to be located at substantially the same height as the top surface of the source/drain contact filling layer 170b, but is limited to this. It doesn't work.

도시된 것과 달리, 제1 활성 패턴의 상면(AP1_US)을 기준으로, 소오스/드레인 컨택 배리어막(170a)의 상면은 소오스/드레인 컨택 필링막(170b)의 상면보다 낮을 수 있다. Unlike shown, based on the top surface (AP1_US) of the first active pattern, the top surface of the source/drain contact barrier layer 170a may be lower than the top surface of the source/drain contact filling layer 170b.

소오스/드레인 컨택 배리어막(170a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치 테스트 회로(10)에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe₂), 텅스텐 디셀레나이드(WSe₂), 텅스텐 이황화물(WS₂), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.The source/drain contact barrier film 170a may be formed of, for example, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), ruthenium (Ru), cobalt ( Co), nickel (Ni), nickel boron (NiB), tungsten (W), tungsten nitride (WN), tungsten carbonitride (WCN), zirconium (Zr), zirconium nitride (ZrN), vanadium (V), vanadium nitride It may include at least one of (VN), niobium (Nb), niobium nitride (NbN), platinum (Pt), iridium (Ir), rhodium (Rh), and two-dimensional (2D) material. . In the semiconductor device test circuit 10 according to some embodiments, the two-dimensional material may be a metallic material and/or a semiconductor material. 2D materials may include 2D allotropes or 2D compounds, for example, graphene, molybdenum disulfide (MoS2), and molybdenum diselenide (MoSe). ₂ ), tungsten diselenide (WSe ₂ ), and tungsten disulfide (WS ₂ ), but is not limited thereto. That is, since the above-described two-dimensional materials are listed only as examples, two-dimensional materials that can be included in the semiconductor device test circuit 10 according to some embodiments of the present invention are not limited by the above-described materials.

소오스/드레인 컨택 필링막(170b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.The source/drain contact filling film 170b may include, for example, aluminum (Al), tungsten (W), cobalt (Co), ruthenium (Ru), silver (Ag), gold (Au), manganese (Mn), and molar. It may contain at least one of ribdenum (Mo).

제1 소오스/드레인 컨택(170)은 복수의 도전막을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)은 단일막일 수 있음은 물론이다.The first source/drain contact 170 is shown as including a plurality of conductive films, but is not limited thereto. Of course, unlike what is shown, the first source/drain contact 170 may be a single layer.

게이트 컨택(180)은 게이트 전극(120) 상에 배치될 수 있다. 게이트 컨택(180)은 게이트 캡핑막(145)을 관통하여, 게이트 전극(120)과 연결될 수 있다. Gate contact 180 may be disposed on gate electrode 120. The gate contact 180 may penetrate the gate capping film 145 and be connected to the gate electrode 120.

일 예로, 게이트 컨택(180)의 상면은 게이트 구조체의 상면(GS_US)과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 다른 예로, 게이트 컨택(180)의 상면은 게이트 구조체의 상면(GS_US)보다 위로 돌출될 수 있다.For example, the top surface of the gate contact 180 may be placed on the same plane as the top surface (GS_US) of the gate structure. Unlike what is shown, in another example, the top surface of the gate contact 180 may protrude above the top surface (GS_US) of the gate structure.

게이트 컨택(180)은 게이트 컨택 배리어막(180a)과, 게이트 컨택 배리어막(180a) 상의 게이트 컨택 필링막(180b)을 포함할 수 있다. 게이트 컨택 배리어막(180a) 및 게이트 컨택 필링막(180b)에 포함된 물질에 관한 내용은 소오스/드레인 컨택 배리어막(170a) 및 소오스/드레인 컨택 필링막(170b)에 관한 설명과 동일할 수 있다.The gate contact 180 may include a gate contact barrier layer 180a and a gate contact filling layer 180b on the gate contact barrier layer 180a. Details regarding the materials included in the gate contact barrier film 180a and the gate contact filling film 180b may be the same as the descriptions of the source/drain contact barrier film 170a and the source/drain contact filling film 170b. .

제1 식각 정지막(196)은 제1 층간 절연막(190), 게이트 구조체(GS), 소오스/드레인 컨택(170) 및 게이트 컨택(180) 상에 배치될 수 있다. 제2 층간 절연막(191)은 제1 식각 정지막(196) 상에 배치된다. The first etch stop layer 196 may be disposed on the first interlayer insulating layer 190, the gate structure GS, the source/drain contact 170, and the gate contact 180. The second interlayer insulating layer 191 is disposed on the first etch stop layer 196.

제1 식각 정지막(196)은 제1 층간 절연막(190), 게이트 구조체(GS), 소오스/드레인 컨택(170) 및 게이트 컨택(180) 상에 배치될 수 있다. 제2 층간 절연막(191)은 제1 식각 정지막(196) 상에 배치된다.The first etch stop layer 196 may be disposed on the first interlayer insulating layer 190, the gate structure GS, the source/drain contact 170, and the gate contact 180. The second interlayer insulating layer 191 is disposed on the first etch stop layer 196.

제1 식각 정지막(196)은 제2 층간 절연막(191)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(196)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 식각 정지막(196)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 식각 정지막(196)이 형성되지 않을 수도 있다. 제2 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The first etch stop layer 196 may include a material having an etch selectivity with respect to the second interlayer insulating layer 191. The first etch stop layer 196 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), silicon boron nitride (SiBN), silicon oxyboron nitride (SiOBN), and silicon oxycarbonate. It may include at least one of oxide (SiOC), aluminum oxide (AlO), aluminum nitride (AlN), aluminum oxycarbide (AlOC), and combinations thereof. The first etch stop layer 196 is shown as a single layer, but is not limited thereto. Unlike what is shown, the first etch stop layer 196 may not be formed. For example, the second interlayer insulating film 191 may include at least one of silicon oxide, silicon nitride, silicon carbonitride, silicon oxynitride, and a low dielectric constant material.

제1 배선(206)은 제2 층간 절연막(191) 내에 배치될 수 있다. 제1 배선(206)는 제1 식각 정지막(196)을 통과하여, 제1 소오스/드레인 컨택(170) 및 게이트 컨택(180)과 직접 연결될 수 있다. The first wiring 206 may be disposed within the second interlayer insulating film 191. The first wiring 206 may pass through the first etch stop layer 196 and be directly connected to the first source/drain contact 170 and the gate contact 180.

제1 배선(206)는 제1 배리어막(206a)과 제1 필링막(206b)을 포함할 수 있다. 제1 배리어막(206a)은 제1 필링막(206b)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 배리어막(206a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(2D material) 중 적어도 하나를 포함할 수 있다. 제1 필링막(206b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 구리(Cu), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.The first wiring 206 may include a first barrier layer 206a and a first filling layer 206b. The first barrier layer 206a may extend along the sidewall and bottom surface of the first filling layer 206b. The first barrier layer 206a may include, for example, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), nickel (Ni), and nickel boron (NiB). ), tungsten nitride (WN), tungsten carbonitride (WCN), zirconium (Zr), zirconium nitride (ZrN), vanadium (V), vanadium nitride (VN), niobium (Nb), niobium nitride (NbN), platinum ( It may include at least one of Pt), iridium (Ir), rhodium (Rh), and 2D material. The first filling film 206b is, for example, aluminum (Al), tungsten (W), cobalt (Co), ruthenium (Ru), copper (Cu), silver (Ag), gold (Au), manganese (Mn). ) and molybdenum (Mo).

제2 식각 정지막(197)은 제2 층간 절연막(191)과 제3 층간 절연막(192) 사이에 배치될 수 있다. 제2 식각 정지막(197)은 제2 층간 절연막(191)의 상면을 따라 연장될 수 있다. The second etch stop layer 197 may be disposed between the second interlayer insulating layer 191 and the third interlayer insulating layer 192. The second etch stop layer 197 may extend along the top surface of the second interlayer insulating layer 191.

제2 식각 정지막(197)은 제3 층간 절연막(192)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 식각 정지막(197)에 포함된 물질에 관한 내용은 제1 식각 정지막(196)에 관한 설명과 동일할 수 있다. 제2 식각 정지막(197)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제2 식각 정지막(197)이 형성되지 않을 수도 있다. 제3 층간 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The second etch stop layer 197 may include a material having an etch selectivity with respect to the third interlayer insulating layer 192. Details regarding the material included in the second etch stop film 197 may be the same as the description of the first etch stop film 196. The second etch stop layer 197 is shown as a single layer, but is not limited thereto. Unlike what is shown, the second etch stop layer 197 may not be formed. For example, the third interlayer insulating film 192 may include at least one of silicon oxide, silicon nitride, silicon carbonitride, silicon oxynitride, and a low dielectric constant material.

제2 배선(207)은 제3 층간 절연막(192) 내에 배치될 수 있다. 제2 배선(207)은 제1 배선(206)와 연결된다. 제2 배선(207)은 제1 배선(206)과 접촉할 수 있다. The second wiring 207 may be disposed within the third interlayer insulating film 192. The second wire 207 is connected to the first wire 206. The second wire 207 may be in contact with the first wire 206.

제2 배선(207)은 제2 배리어막(207a)과, 제2 필링막(207b)을 포함할 수 있다. 제2 배리어막(207a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(2D material) 중 적어도 하나를 포함할 수 있다. 제2 필링막(207b)은 각각 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다. The second wiring 207 may include a second barrier layer 207a and a second filling layer 207b. The second barrier film 207a may be formed of, for example, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), ruthenium (Ru), or cobalt (Co). , nickel (Ni), nickel boron (NiB), tungsten (W), tungsten nitride (WN), tungsten carbonitride (WCN), zirconium (Zr), zirconium nitride (ZrN), vanadium (V), vanadium nitride (VN) ), niobium (Nb), niobium nitride (NbN), platinum (Pt), iridium (Ir), rhodium (Rh), and 2D material. The second filling film 207b is formed of, for example, aluminum (Al), copper (Cu), tungsten (W), cobalt (Co), ruthenium (Ru), silver (Ag), gold (Au), and manganese ( It may include at least one of Mn) and molybdenum (Mo).

도시된 것과 달리, 제1 필링막(206b)과, 제2 필링막(207b) 사이에, 제2 배리어막(207a)가 배치되지 않을 수 있다. 도시되지 않았지만, 제1 배선(206) 및 제1 소오스/드레인 컨택(170) 사이에, 제1 배선(206) 및 제1 소오스/드레인 컨택(170)을 연결하는 제1 연결 컨택이 더 배치될 수 있다. 또한, 제1 배선(206) 및 게이트 컨택(180) 사이에, 제1 배선(206) 및 게이트 컨택(180)을 연결하는 제2 연결 컨택이 더 배치될 수 있다.Unlike shown, the second barrier film 207a may not be disposed between the first filling film 206b and the second filling film 207b. Although not shown, a first connection contact connecting the first wiring 206 and the first source/drain contact 170 will be further disposed between the first wiring 206 and the first source/drain contact 170. You can. Additionally, a second connection contact connecting the first wiring 206 and the gate contact 180 may be further disposed between the first wiring 206 and the gate contact 180.

테스트 패드(210)는 필드 영역(FX)에 배치될 수 있다. 테스트 패드(210)는 필드 영역(FX)에서 게이트 구조체(GS) 상에 배치될 수 있다. 테스트 패드(210)는 필드 영역(FX)에서 게이트 전극(120)과 연결될 수 있다. The test pad 210 may be placed in the field area FX. The test pad 210 may be disposed on the gate structure GS in the field area FX. The test pad 210 may be connected to the gate electrode 120 in the field area FX.

테스트 패드(210)는 제3 층간 절연막(192)을 덮을 수 있다. 테스트 패드(210)는 제4 층간 절연막(193) 내에 배치될 수 있다. 테스트 패드(210)는 게이트 컨택(180), 제1 배선(206) 및 제2 배선(207) 상에 배치될 수 있다. 테스트 패드(210)는 게이트 컨택(180), 제1 배선(206) 및 제2 배선(207)을 통해 게이트 전극(120)과 연결될 수 있다. The test pad 210 may cover the third interlayer insulating film 192. The test pad 210 may be disposed within the fourth interlayer insulating film 193. The test pad 210 may be disposed on the gate contact 180, the first wire 206, and the second wire 207. The test pad 210 may be connected to the gate electrode 120 through the gate contact 180, the first wire 206, and the second wire 207.

테스트 패드(210)는 기준 패드(220)와 제2 방향(Y)으로 이격될 수 있다. 테스트 패드(210)는 제1 방향(X)으로 연장할 수 있다. 테스트 패드(210)는 기준 패드(220)와 동일 레벨에 배치될 수 있다.The test pad 210 may be spaced apart from the reference pad 220 in the second direction (Y). The test pad 210 may extend in the first direction (X). The test pad 210 may be placed at the same level as the reference pad 220.

테스트 패드(210)는 단일막인 것으로 도시하였으나, 실시예는 이에 제한되지 않은다. 예를 들어, 테스트 패드(210)는 제1 배선(206) 또는 제2 배선(207)과 같이 배리어막과 필링막을 포함하는 복수의 도전막의 형태를 가질 수 있다.Although the test pad 210 is shown as a single layer, the embodiment is not limited thereto. For example, the test pad 210 may have the form of a plurality of conductive films including a barrier film and a filling film, such as the first wiring 206 or the second wiring 207.

테스트 패드(210)는 제1 소오스/드레인 컨택(170)과 게이트 전극(120) 사이의 전기적 연결을 확인할 수 있다.The test pad 210 can check the electrical connection between the first source/drain contact 170 and the gate electrode 120.

기준 패드(220)는 활성 영역(RX)에 배치될 수 있다. 기준 패드(220)는 활성 영역(RX)에서 제1 소오스/드레인 컨택(170) 상에 배치될 수 있다. 기준 패드(220)는 활성 영역(RX)에서 제1 소오스/드레인 컨택(170)과 연결될 수 있다.The reference pad 220 may be placed in the active area RX. The reference pad 220 may be disposed on the first source/drain contact 170 in the active region RX. The reference pad 220 may be connected to the first source/drain contact 170 in the active region RX.

기준 패드(220)는 제3 층간 절연막(192)을 덮을 수 있다. 기준 패드(220)는 제4 층간 절연막(193) 내에 배치될 수 있다. 기준 패드(220)는 제1 배선(206) 및 제2 배선(207) 상에 배치될 수 있다. 기준 패드(220)는 제1 배선(206) 및 제2 배선(207)을 통해 제1 소오스/드레인 컨택(170)과 연결될 수 있다.The reference pad 220 may cover the third interlayer insulating film 192. The reference pad 220 may be disposed within the fourth interlayer insulating film 193. The reference pad 220 may be disposed on the first wire 206 and the second wire 207. The reference pad 220 may be connected to the first source/drain contact 170 through the first wire 206 and the second wire 207.

기준 패드(220)는 단일막인 것으로 도시하였으나, 실시예는 이에 제한되지 않은다. 예를 들어, 기준 패드(220)는 제1 배선(206) 또는 제2 배선(207)과 같이 배리어막과 필링막을 포함하는 복수의 도전막의 형태를 가질 수 있다.Although the reference pad 220 is shown as a single layer, the embodiment is not limited thereto. For example, the reference pad 220 may have the form of a plurality of conductive films including a barrier film and a filling film, like the first wiring 206 or the second wiring 207.

기준 패드(220)는 활성 영역(RX)에서 제1 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택(170) 사이의 전기적 연결을 확인할 수 있다.The reference pad 220 can confirm the electrical connection between the first source/drain pattern 150 and the first source/drain contact 170 in the active region RX.

테스트 패드(210)를 통해 제1 소오스/드레인 컨택(170)과 게이트 전극(120)이 전기적으로 연결되지 않아 불량이 없는 것으로 판단되더라도, 기준 패드(220)를 통해 제1 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택(170)이 전기적으로 연결되지 않은 것으로 판단되면 테스트 패드(210)의 테스트 결과가 신뢰성이 없음을 확인할 수 있다. Even if it is determined that there is no defect because the first source/drain contact 170 and the gate electrode 120 are not electrically connected through the test pad 210, the first source/drain pattern 150 is connected through the reference pad 220. ) and the first source/drain contact 170 are not electrically connected, it can be confirmed that the test results of the test pad 210 are not reliable.

도 6은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 7 내지 도 9는 도 6의 A-A, B-B 및 D-D를 따라 절단한 단면도이다. 설명의 편의을 위해, 도 1 내지 도 5를 참조하여 설명한 것과 다른 점을 위주로 설명한다.6 is an example layout diagram of a semiconductor device test circuit according to some embodiments. Figures 7 to 9 are cross-sectional views taken along lines A-A, B-B, and D-D of Figure 6. For convenience of explanation, differences from those described with reference to FIGS. 1 to 5 will be mainly described.

도 6 내지 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 기준 패드(220)를 포함하지 않고, 연결 배선(230)을 포함할 수 있다.Referring to FIGS. 6 to 9 , the semiconductor device test circuit 10 according to some embodiments may not include a reference pad 220 but may include a connection wire 230.

연결 배선(230)은 활성 영역(RX)에 배치될 수 있다. 연결 배선(230)은 제1 소오스/드레인 컨택(170) 상에 배치될 수 있다. 연결 배선(230)은 제1 방향(X)으로 연장할 수 있다. 연결 배선(230)은 활성 영역(RX)에서 제1 방향(X)으로 이격된 복수의 제1 소오스/드레인 컨택(170)을 연결할 수 있다. 연결 배선(230)은 제1 배선(206)과 동일 레벨에 배치될 수 있다. The connection wire 230 may be disposed in the active area RX. The connection wire 230 may be disposed on the first source/drain contact 170 . The connection wire 230 may extend in the first direction (X). The connection wire 230 may connect a plurality of first source/drain contacts 170 spaced apart in the first direction (X) in the active region (RX). The connection wire 230 may be placed at the same level as the first wire 206.

기준 패드(220)는 연결 배선(230)을 통해 제1 방향(X)으로 이격된 복수의 제1 소오스/드레인 컨택(170)과 연결될 수 있다.The reference pad 220 may be connected to a plurality of first source/drain contacts 170 spaced apart in the first direction (X) through a connection wire 230.

도 6 및 도 7에서 연결 배선(230)이 2개의 제1 소오스/드레인 컨택(170)과 연결되는 것으로 도시하였으나, 실시예는 이제 제한되지 않는다. 예를 들어, 연결 배선(230)은 제1 방향(X)으로 연장하여 4개의 제1 소오스/드레인 컨택(170)과 연결될 수 있다.6 and 7 illustrate that the connection wire 230 is connected to the two first source/drain contacts 170, the embodiment is not limited. For example, the connection wire 230 may extend in the first direction (X) and be connected to the four first source/drain contacts 170.

테스트 패드(210)를 통해 게이트 전극(120)과 제1 소오스/드레인 컨택(170) 사이의 전기적 연결이 없는 것으로 판단되더라도, 실질적으로 게이트 전극(120)과 제1 소오스/드레인 컨택(170) 사이의 전기적 연결이 발생할 수 있다. 이는 제1 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택(170)이 전기적으로 연결되지 않는 것으로부터 기인할 수 있다. Even if it is determined that there is no electrical connection between the gate electrode 120 and the first source/drain contact 170 through the test pad 210, there is substantially no electrical connection between the gate electrode 120 and the first source/drain contact 170. Electrical connection may occur. This may be due to the fact that the first source/drain pattern 150 and the first source/drain contact 170 are not electrically connected.

연결 배선(230)과 연결된 복수의 제1 소오스/드레인 컨택(170) 중 적어도 어느 하나가 제1 소오스/드레인 패턴(150)과 전기적으로 연결되지 않더라도, 연결 배선(230)에 연결되고, 제1 소오스/드레인 패턴(150)과 전기적으로 연결된 다른 제1 소오스/드레인 컨택(170)을 이용하여 테스트 패드(210)의 테스트 결과의 신뢰성을 확인할 수 있다.Even if at least one of the plurality of first source/drain contacts 170 connected to the connection wire 230 is not electrically connected to the first source/drain pattern 150, it is connected to the connection wire 230, and the first source/drain contact 170 is connected to the connection wire 230. The reliability of the test results of the test pad 210 can be confirmed using another first source/drain contact 170 electrically connected to the source/drain pattern 150.

도 10은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 11 내지 도 14는 도 10의 A-A, B-B, C-C 및 D-D를 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 9를 참조하여 설명한 것과 다른 점을 위주로 설명한다.10 is an example layout diagram of a semiconductor device test circuit according to some embodiments. Figures 11 to 14 are cross-sectional views taken along lines A-A, B-B, C-C, and D-D of Figure 10. For convenience of explanation, differences from those described with reference to FIGS. 1 to 9 will be mainly explained.

도 10 내지 도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 게이트 분리 패턴(240)을 포함할 수 있다.Referring to FIGS. 10 to 14 , a semiconductor device test circuit 10 according to some embodiments may include a gate isolation pattern 240 .

게이트 분리 패턴(240)은 필드 영역(FX)에 배치될 수 있다. 게이트 분리 패턴(240)은 게이트 전극(120)을 절단할 수 있다. 게이트 분리 패턴(240)은 제2 방향(Y)으로 연장하여 활성 영역(RX)와 필드 영역(FX) 상에 걸쳐 배치되는 게이트 전극(120)을 절단할 수 있다. 게이트 분리 패턴(240)은 제3 방향(Z)으로 게이트 전극(120)을 관통할 수 있다. The gate isolation pattern 240 may be disposed in the field area FX. The gate isolation pattern 240 may cut the gate electrode 120. The gate isolation pattern 240 may extend in the second direction (Y) to cut the gate electrode 120 disposed over the active region (RX) and the field region (FX). The gate isolation pattern 240 may penetrate the gate electrode 120 in the third direction (Z).

게이트 분리 패턴(240)에 의해 절단되는 게이트 전극(120)과 인접한 제1 소오스/드레인 컨택(170)은 필드 영역(FX)까지 연장할 수 있다. 즉, 복수의 제1 소오스/드레인 컨택(170)은 게이트 분리 패턴(240)을 사이에 두고 제1 방향(X)으로 이격될 수 있다. 복수의 제1 소오스/드레인 컨택(170)은 제2 방향(Y)으로 연장하여 활성 영역(RX) 및 필드 영역(FX)에 걸쳐 배치될 수 있다.The first source/drain contact 170 adjacent to the gate electrode 120 cut by the gate isolation pattern 240 may extend to the field area FX. That is, the plurality of first source/drain contacts 170 may be spaced apart in the first direction (X) with the gate isolation pattern 240 interposed therebetween. The plurality of first source/drain contacts 170 may extend in the second direction (Y) and be disposed across the active area (RX) and the field area (FX).

제1 소오스/드레인 컨택(170)과 게이트 전극(120) 사이의 전기적 연결을 테스트하는 경우, 제1 소오스/드레인 패턴(150)과 게이트 전극(120) 사이의 전기적 연결이 테스트의 신뢰성을 감소시킬 수 있다. 따라서, 제1 소오스/드레인 패턴(150)이 배치되지 않은 필드 영역(FX)에서 게이트 분리 패턴(240)에 의해 절단된 게이트 전극(120)과 제1 소오스/드레인 컨택(170) 사이의 전기적 연결을 테스트 할 수 있다. When testing the electrical connection between the first source/drain contact 170 and the gate electrode 120, the electrical connection between the first source/drain pattern 150 and the gate electrode 120 may reduce the reliability of the test. You can. Accordingly, the electrical connection between the gate electrode 120 and the first source/drain contact 170 cut by the gate isolation pattern 240 in the field region FX where the first source/drain pattern 150 is not disposed. can be tested.

도 14에서 게이트 분리 패턴(240)이 게이트 전극(120)의 하면부터 제4 층간 절연막(193)의 상면까지 연장하는 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 예를 들어, 게이트 분리 패턴(240)은 게이트 절연막(130)이 하면부터 게이트 전극(120)의 상면까지 연결될 수 있다. In FIG. 14 , the gate isolation pattern 240 is shown extending from the bottom surface of the gate electrode 120 to the top surface of the fourth interlayer insulating film 193, but the embodiment is not limited thereto. For example, the gate isolation pattern 240 may connect the gate insulating film 130 from the bottom to the top of the gate electrode 120.

도 15는 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 16 및 도 17은 도 15의 A-A 및 B-B를 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 14를 참조하여 설명한 것과 다른 점을 위주로 설명한다. 15 is an example layout diagram of a semiconductor device test circuit according to some embodiments. Figures 16 and 17 are cross-sectional views taken along lines A-A and B-B of Figure 15. For convenience of explanation, differences from those described with reference to FIGS. 1 to 14 will be mainly explained.

도 15 내지 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 제1 소오스/드레인 컨택(170)을 일부 포함하지 않을 수 있다. 구체적으로, 테스트 패드(210)와 연결된 게이트 전극(120)과 인접한 제1 소오스/드레인 컨택(170)이 제거될 수 있다. 테스트 패드(210)와 연결된 게이트 전극(120)과 제1 방향(X)으로 인접한 제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 컨택(170)과 연결되지 않을 수 있다. 제1 소오스/드레인 패턴(150) 상에 제1 층간 절연막(190)과 소오스/식각 정지막(160)이 배치될 수 있다.Referring to FIGS. 15 to 17 , the semiconductor device test circuit 10 according to some embodiments may not partially include the first source/drain contact 170. Specifically, the first source/drain contact 170 adjacent to the gate electrode 120 connected to the test pad 210 may be removed. The first source/drain pattern 150 adjacent to the gate electrode 120 connected to the test pad 210 in the first direction (X) may not be connected to the first source/drain contact 170. A first interlayer insulating layer 190 and a source/etch stop layer 160 may be disposed on the first source/drain pattern 150.

테스트 패드(210)는 게이트 전극(120)과 제1 소오스/드레인 패턴(150) 사이의 전기적 연결을 테스트 할 수 있다. 구체적으로, 테스트 패드(210)와 연결된 게이트 전극(120)과 인접한 제1 소오스/드레인 컨택(170)이 배치되지 않으므르 테스트 패드(210)는 게이트 전극(120)과 제1 소오스/드레인 패턴(150) 사이의 전기적 연결을 테스트할 수 있다.The test pad 210 may test the electrical connection between the gate electrode 120 and the first source/drain pattern 150. Specifically, since the first source/drain contact 170 adjacent to the gate electrode 120 connected to the test pad 210 is not disposed, the test pad 210 is connected to the gate electrode 120 and the first source/drain pattern ( 150) can test the electrical connection between

도 18은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 19 및 도 20은 도 18의 A-A 및 D-D를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 17을 참조하여 설명한 것과 다른 점을 위주로 설명한다.18 is an example layout diagram of a semiconductor device test circuit according to some embodiments. Figures 19 and 20 are cross-sectional views taken along lines A-A and D-D of Figure 18. For convenience of explanation, differences from those described with reference to FIGS. 1 to 17 will be mainly explained.

도 18 내지 도 20을 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 기준 패드(220)와 연결 배선(230)을 모두 포함할 수 있다. 18 to 20, the semiconductor device test circuit 10 according to some embodiments may include both a reference pad 220 and a connection wire 230.

기준 패드(220)와 연결 배선(230)은 제3 층간 절연막(192)을 사이에 두고 제3 방향(Z)으로 이격될 수 있다. 기준 패드(220)는 연결 배선(230) 상에 배치될 수 있다. 기준 패드(220)와 연결 배선(230)은 제2 배선(207)을 통해 연결될 수 있다.The reference pad 220 and the connection wire 230 may be spaced apart in the third direction (Z) with the third interlayer insulating film 192 interposed therebetween. The reference pad 220 may be placed on the connection wire 230. The reference pad 220 and the connection wire 230 may be connected through the second wire 207.

도 21은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 22는 도 21의 D-D를 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 20을 참조하여 설명한 것과 다른 점을 위주로 설명한다.21 is an example layout diagram of a semiconductor device test circuit according to some embodiments. FIG. 22 is a cross-sectional view taken along line D-D of FIG. 21. For convenience of explanation, differences from those described with reference to FIGS. 1 to 20 will be mainly explained.

도 21 및 도 22를 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 연결 배선(230)과 게이트 분리 패턴(240)을 모두 포함할 수 있다.Referring to FIGS. 21 and 22 , the semiconductor device test circuit 10 according to some embodiments may include both a connection wire 230 and a gate isolation pattern 240 .

연결 배선(230)과 게이트 분리 패턴(240)은 제2 방향(Y)으로 이격될 수 있다. 게이트 분리 패턴(240)에 의해 분리된 게이트 전극(120)과 연결 배선(230)은 활성 영역(RX)에서 제3 방향(Z)으로 중첩될 수 있다.The connection wire 230 and the gate isolation pattern 240 may be spaced apart in the second direction (Y). The gate electrode 120 and the connection wire 230 separated by the gate isolation pattern 240 may overlap in the third direction (Z) in the active region (RX).

도 23은 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 24는 도 23의 D-D를 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 22를 참조하여 설명한 것과 다른 점을 위주로 설명한다.23 is an example layout diagram of a semiconductor device test circuit according to some embodiments. Figure 24 is a cross-sectional view taken along line D-D of Figure 23. For convenience of explanation, differences from those described with reference to FIGS. 1 to 22 will be mainly explained.

도 23 및 도 24를 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 기준 패드(220)와 게이트 분리 패턴(240)을 모두 포함할 수 있다.Referring to FIGS. 23 and 24 , the semiconductor device test circuit 10 according to some embodiments may include both a reference pad 220 and a gate isolation pattern 240 .

기준 패드(220)와 게이트 분리 패턴(240)은 제2 방향(Y)으로 이격될 수 있다. 기준 패드(220)와 게이트 분리 패턴(240)의 상면은 동일 평면에 배치될 수 있다. 예를 들어, 기준 패드(220)와 게이트 분리 패턴(240)의 상면은 제4 층간 절연막(193)의 상면과 동일 평면에 배치될 수 있다. 게이트 분리 패턴(240)에 의해 분리된 게이트 전극(120)과 기준 패드(220)는 활성 영역(RX)에서 제3 방향(Z)으로 중첩될 수 있다.The reference pad 220 and the gate isolation pattern 240 may be spaced apart in the second direction (Y). The upper surfaces of the reference pad 220 and the gate isolation pattern 240 may be disposed on the same plane. For example, the top surfaces of the reference pad 220 and the gate isolation pattern 240 may be disposed on the same plane as the top surface of the fourth interlayer insulating film 193. The gate electrode 120 and the reference pad 220 separated by the gate isolation pattern 240 may overlap in the third direction (Z) in the active region (RX).

도 25는 몇몇 실시예에 따른 반도체 장치 테스트 회로의 예시적인 레이아웃도이다. 도 26 및 도 27은 도 25의 B-B 및 D-D를 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 24를 참조하여 설명한 것과 다른 점을 위주로 설명한다.25 is an example layout diagram of a semiconductor device test circuit according to some embodiments. Figures 26 and 27 are cross-sectional views taken along lines B-B and D-D of Figure 25. For convenience of explanation, differences from those described with reference to FIGS. 1 to 24 will be mainly explained.

도 25 내지 도 27을 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 기준 패드(220)와, 연결 배선(230)과, 게이트 분리 패턴(240)을 모두 포함할 수 있다.Referring to FIGS. 25 to 27 , the semiconductor device test circuit 10 according to some embodiments may include a reference pad 220, a connection wire 230, and a gate isolation pattern 240.

기준 패드(220)와 연결 배선(230)은 제3 방향(Z)으로 중첩될 수 있다. 다만 실시예는 이에 제한되지 않는다. 게이트 분리 패턴(240)에 의해 필드 영역(FX)의 게이트 전극(120)과 분리된 활성 영역(RX)의 게이트 전극(120) 상에 기준 패드(220)와 연결 배선(230)이 배치될 수 있다.The reference pad 220 and the connection wire 230 may overlap in the third direction (Z). However, the embodiment is not limited thereto. The reference pad 220 and the connection wire 230 may be disposed on the gate electrode 120 of the active region (RX) separated from the gate electrode 120 of the field region (FX) by the gate isolation pattern 240. there is.

도 28 내지 도 32는 다른 몇몇 실시예에 따른 반도체 장치 테스트 회로를 설명하기 위한 도면들이다. 도 28은 몇몇 실시예에 따른 반도체 장치 테스트 회로를 설명하기 위한 예시적인 레이아웃도이다. 도 29 및 도 30은 각각 도 28의 A-A를 따라 절단한 예시적인 단면도이다. 도 31은 도 28의 B-B를 따라 절단한 단면도이다. 도 32는 도 28의 D-D를 따라 절단한 단면도들이다. 설명의 편의를 위해 도 1 내지 도 27을 참조하여 설명한 것과 다른 점을 위주로 설명한다.28 to 32 are diagrams for explaining a semiconductor device test circuit according to some other embodiments. FIG. 28 is an example layout diagram illustrating a semiconductor device test circuit according to some embodiments. Figures 29 and 30 are exemplary cross-sectional views taken along line A-A of Figure 28, respectively. FIG. 31 is a cross-sectional view taken along line B-B of FIG. 28. Figure 32 is a cross-sectional view taken along line D-D of Figure 28. For convenience of explanation, differences from those described with reference to FIGS. 1 to 27 will be mainly explained.

도 28 내지 도 32를 참조하면, 몇몇 실시예에 따른 반도체 장치 테스트 회로(10)는 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 하부 패턴(BP1)과 시트 패턴(NS1)을 포함할 수 있다. 28 to 32 , in the semiconductor device test circuit 10 according to some embodiments, the first active pattern AP1 includes the lower pattern BP1 and the sheet pattern NS1. ) may include.

하부 패턴(BP1)은 제1 방향(X)을 따라 연장될 수 있다. 시트 패턴(NS1)은 하부 패턴(BP1) 상에, 하부 패턴(BP1)과 이격되어 배치될 수 있다.The lower pattern BP1 may extend along the first direction (X). The sheet pattern NS1 may be disposed on the lower pattern BP1 and spaced apart from the lower pattern BP1.

시트 패턴(NS1)은 제3 방향(Z)으로 적층된 복수의 시트 패턴을 포함할 수 있다. 시트 패턴(NS1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 시트 패턴(NS1) 중 최상부에 배치된 시트 패턴(NS1)의 상면은 제1 활성 패턴의 상면(AP1_US)일 수 있다. The sheet pattern NS1 may include a plurality of sheet patterns stacked in the third direction (Z). Although there are three sheet patterns NS1, this is only for convenience of explanation and is not limited thereto. The top surface of the sheet pattern NS1 disposed at the top of the sheet patterns NS1 may be the top surface AP1_US of the first active pattern.

시트 패턴(NS1)은 제1 소오스/드레인 패턴(150)과 연결될 수 있다. 시트 패턴(NS1)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 시트 패턴(NS1)은 나노 시트 또는 나노 와이어일 수 있다.The sheet pattern NS1 may be connected to the first source/drain pattern 150. The sheet pattern NS1 may be a channel pattern used as a channel region of a transistor. For example, the sheet pattern NS1 may be a nanosheet or nanowire.

하부 패턴(BP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.The lower pattern BP1 may include, for example, silicon or germanium, which are elemental semiconductor materials. Alternatively, the lower pattern BP1 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

시트 패턴(NS1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 시트 패턴(NS1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.The sheet pattern NS1 may include, for example, silicon or germanium, which are elemental semiconductor materials. Alternatively, the sheet pattern NS1 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

게이트 절연막(130)은 하부 패턴(BP1)의 상면과, 필드 절연막(105)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 시트 패턴(NS1)의 둘레를 감쌀 수 있다.The gate insulating layer 130 may extend along the top surface of the lower pattern BP1 and the top surface of the field insulating layer 105. The gate insulating layer 130 may surround the periphery of the sheet pattern NS1.

게이트 전극(120)은 하부 패턴(BP1) 상에 배치된다. 게이트 전극(120)은 하부 패턴(BP1)과 교차한다. 게이트 전극(120)은 시트 패턴(NS1)의 둘레를 감쌀 수 있다. 게이트 전극(120)은 하부 패턴(BP1) 및 시트 패턴(NS1) 사이와, 인접하는 시트 패턴(NS1) 사이에 배치될 수 있다.The gate electrode 120 is disposed on the lower pattern BP1. The gate electrode 120 intersects the lower pattern BP1. The gate electrode 120 may wrap around the sheet pattern NS1. The gate electrode 120 may be disposed between the lower pattern BP1 and the sheet pattern NS1 and between adjacent sheet patterns NS1.

도 29에서, 게이트 스페이서(140)는 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 하부 패턴(BP1) 및 시트 패턴(NS1) 사이와, 인접하는 시트 패턴(NS1) 사이에 배치될 수 있다.In FIG. 29 , the gate spacer 140 may include an outer spacer 141 and an inner spacer 142. The inner spacer 142 may be disposed between the lower pattern BP1 and the sheet pattern NS1 and between adjacent sheet patterns NS1.

도 30에서, 게이트 스페이서(140)는 외측 스페이서(141)만 포함할 수 있다. 하부 패턴(BP1) 및 시트 패턴(NS1) 사이와, 인접하는 시트 패턴(NS1) 사이에, 내측 스페이서는 배치되지 않는다. In Figure 30, the gate spacer 140 may include only the outer spacer 141. No inner spacer is disposed between the lower pattern BP1 and the sheet pattern NS1 and between the adjacent sheet patterns NS1.

제1 소오스/드레인 컨택(170)의 바닥면은 복수의 시트 패턴(NS1) 중 최하부에 배치된 시트 패턴(NS1)의 상면과, 최상부에 배치된 시트 패턴(NS1)의 하면 사이에 위치할 수 있다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)의 바닥면은 최상부에 배치된 시트 패턴(NS1)의 상면과, 최상부에 배치된 시트 패턴(NS1)의 하면 사이에 위치할 수 있다. The bottom surface of the first source/drain contact 170 may be located between the top surface of the sheet pattern NS1 disposed at the bottom among the plurality of sheet patterns NS1 and the bottom surface of the sheet pattern NS1 disposed at the top. there is. Unlike shown, the bottom surface of the first source/drain contact 170 may be located between the top surface of the uppermost sheet pattern NS1 and the lower surface of the uppermost sheet pattern NS1.

도 33은 몇몇 실시예에 따른 집적 회로를 설명하기 위한 도면이다.Figure 33 is a diagram for explaining an integrated circuit according to some embodiments.

도 33을 참조하면, 몇몇 실시예에 따른 집적 회로는 복수의 스탠다드 셀 영역(STTD1-STD5)과 필러 셀 영역(Filler)과 SRAM 영역을 포함할 수 있다. 필러 셀 영역(Filler)은 복수의 스탠다드 셀 영역(STTD1-STD5)의 사이에 배치될 수 있다.Referring to FIG. 33, an integrated circuit according to some embodiments may include a plurality of standard cell regions (STTD1-STD5), a filler cell region (Filler), and an SRAM region. The filler cell region (Filler) may be disposed between a plurality of standard cell regions (STTD1-STD5).

몇몇 실시예에 따른 집적 회로는 테스트 회로(10)를 포함할 수 있다. 복수의 스탠다드 셀 영역(STTD1-STD5)과 필러 셀 영역(Filler)과 SRAM 영역은 각각 테스트 회로(10)를 포함할 수 있다. 테스트 회로(10)은 복수의 스탠다드 셀 영역(STTD1-STD5)과 필러 셀 영역(Filler)과 SRAM 영역에서 각 영역의 동작을 방해하지 않는 위치에 배치될 수 있다.An integrated circuit according to some embodiments may include test circuit 10. The plurality of standard cell areas (STTD1-STD5), the filler cell area (Filler), and the SRAM area may each include a test circuit 10. The test circuit 10 may be placed in a position that does not interfere with the operation of each region in the plurality of standard cell regions (STTD1-STD5), filler cell region (Filler), and SRAM region.

도 33에서 집적 회로는 테스트 회로(10)를 복수개 포함하는 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 예를 들어, 집적 회로는 하나의 테스트 회로(10)를 포함할 수 있다.In FIG. 33, the integrated circuit is shown as including a plurality of test circuits 10, but the embodiment is not limited thereto. For example, an integrated circuit may include one test circuit 10.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, the present invention is not limited to the above embodiments and can be manufactured in various different forms, and can be manufactured in various different forms by those skilled in the art. It will be understood by those who understand that the present invention can be implemented in other specific forms without changing its technical spirit or essential features. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

RX: 활성 영역 FX: 필드 영역
150: 제1 소오스/드레인 패턴 170: 제1 소오스/드레인 컨택
120: 게이트 전극 180: 게이트 컨택
210: 테스트 패드 220: 기준 패드
230: 연결 배선 240: 게이트 분리 패턴 RX: Active area FX: Field area
150: first source/drain pattern 170: first source/drain contact
120: gate electrode 180: gate contact
210: test pad 220: reference pad
230: Connection wiring 240: Gate separation pattern

Claims

an active region including an active pattern extending in a first direction and a first source/drain pattern on the active pattern;
a field region spaced apart from the active region in a second direction intersecting the first direction and not including the active pattern and the first source/drain pattern;
a first source/drain contact on the first source/drain pattern;
a first gate structure adjacent to the first source/drain contact in the first direction, extending in the second direction and disposed across the active region and the field region;
a reference pad connected to the first source/drain contact on the first source/drain contact; and
A semiconductor device test circuit comprising a first test pad connected to the first gate structure in the field region.

According to clause 1,
Further comprising a gate isolation pattern disposed on the field region and cutting the first gate structure,
The first source/drain contact extends in the second direction and is disposed across the active region and the field region.

According to clause 1,
a first wiring on the first source/drain contact; and
Further comprising a second wiring on the first wiring,
A semiconductor device test circuit, wherein the reference pad is disposed on the second wiring.

According to clause 3,
a second source/drain pattern disposed in the active area and spaced apart from the first source/drain pattern in the first direction; and
Further comprising a second source/drain contact on the second source/drain pattern on the second source/drain pattern spaced apart from the first source/drain contact in the first direction,
The first wiring extends in the first direction and is connected to the first source/drain contact and the second source/drain contact.

According to clause 3,
a gate contact on the first gate structure;
a third wiring on the gate contact; and
Further comprising a fourth wire on the third wire,
A semiconductor device test circuit, wherein the first test pad is disposed on the fourth wiring.

According to clause 1,
a third source/drain pattern and a fourth source/drain pattern disposed in the active area and spaced apart from the first source/drain pattern in the first direction;
a third source/drain contact on the third source/drain pattern and spaced apart from the first source/drain contact in the first direction;
a fourth source/drain contact on the fourth source/drain pattern and spaced apart from the first source/drain contact in the first direction;
A second contact is disposed between the third source/drain contact and the fourth source/drain contact, is spaced apart from each other in the first direction, extends in the second direction, and is disposed across the active region and the field region. to fourth gate structures; and
In the field region, it further includes a second test pad connected to the third gate structure and extending in the first direction,
The third source/drain contact and the fourth source/drain contact are adjacent to each other in the first direction.

Standard cell area;
a filler cell region disposed between the standard cell regions;
SRAM area; and
Contains a test circuit,
The test circuit is,
first to third gate structures spaced apart in a first direction and extending in a second direction intersecting the first direction;
An active pattern extending in the first direction, a first source/drain pattern disposed between the first gate structure and the second gate structure on the active pattern, and the second gate structure and the second gate structure on the active pattern. an active region including a second source/drain pattern disposed between three gate structures;
a field region spaced apart from the active region in the second direction and not including the active pattern, the first source/drain pattern, and the second source/drain pattern;
Includes a first test pad connected to the second gate structure in the field region,
The test circuit is,
a source/drain contact connected to the first source/drain pattern between the first gate structure and the second gate structure;
Does not include a source/drain contact connected to the second source/drain pattern between the second gate structure and the third gate structure,
At least one of the standard cell region, the pillar cell region, and the SRAM region includes the test circuit.

According to clause 7,
The test circuit is,
a fourth gate structure between the first gate structure and the second gate structure, spaced apart from the second gate structure with the first source/drain pattern in between, and extending in the second direction;
a third source/drain pattern disposed on the active pattern between the first gate structure and the fourth gate structure;
A first source/drain contact on the third source/drain pattern,
a second test pad connected to the fourth gate structure in the field region;
The integrated circuit further includes a reference pad connected to the first source/drain contact on the first source/drain contact.

According to clause 8,
The test circuit is,
a fourth source/drain pattern spaced apart from the third source/drain pattern in the first direction with the first gate structure interposed therebetween;
a second source/drain contact on the fourth source/drain pattern,
The integrated circuit further includes a connection wire extending in the first direction and connecting the first source/drain contact and the second source/drain contact.

According to clause 8,
Further comprising a gate isolation pattern disposed on the field region and cutting the fourth gate structure,
The first source/drain contact extends in the second direction and is disposed across the active area and the field area.