KR20230165664A - INTEGRATED CIRCUIT Including Static Random Access Memory Device - Google Patents
INTEGRATED CIRCUIT Including Static Random Access Memory Device Download PDFInfo
- Publication number
- KR20230165664A KR20230165664A KR1020220105592A KR20220105592A KR20230165664A KR 20230165664 A KR20230165664 A KR 20230165664A KR 1020220105592 A KR1020220105592 A KR 1020220105592A KR 20220105592 A KR20220105592 A KR 20220105592A KR 20230165664 A KR20230165664 A KR 20230165664A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- extending
- wiring line
- integrated circuit
- power
- Prior art date
Links
- 230000003068 static effect Effects 0.000 title claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims description 65
- 239000002184 metal Substances 0.000 claims description 65
- 230000000295 complement effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 description 32
- 150000001875 compounds Chemical class 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 102000004315 Forkhead Transcription Factors Human genes 0.000 description 5
- 108090000852 Forkhead Transcription Factors Proteins 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000013400 design of experiment Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 150000003498 tellurium compounds Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 SRAM 장치를 포함하는 집적회로의 일 태양에 있어서, 상기 SRAM 장치는 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터가 공통으로 연결되는 제1 출력노드와 제2 풀업 트랜지스터, 제3 풀다운 트랜지스터 및 제4 풀다운 트랜지스터가 공통으로 연결되는 제2 출력노드를 포함하는 SRAM 단위 셀을 포함하고, 상기 제1 출력노드는 제1 게이트 전극, 제2 게이트 전극, 제1 연결배선라인, 제1 노드 형성 패턴 및 제1 액티브 컨택으로 연결되어 제1 포크 형태로 배치된다.In one aspect of an integrated circuit including the SRAM device of the present invention, the SRAM device includes a first output node, a second pull-up transistor, and a first output node where the first pull-up transistor, the first pull-down transistor, and the second pull-down transistor are commonly connected. An SRAM unit cell including a second output node to which three pull-down transistors and a fourth pull-down transistor are commonly connected, wherein the first output node includes a first gate electrode, a second gate electrode, a first connection wiring line, and a second output node. It is connected to the 1-node formation pattern and the first active contact and is arranged in the form of a first fork.
Description
본 발명은 반도체 집적회로에 관한 것으로, 좀 더 구체적으로, SRAM 장치를 포함하는 집적회로에 관한 것이다.The present invention relates to semiconductor integrated circuits, and more specifically, to integrated circuits including SRAM devices.
반도체 소자에 관한 기술은 반도체 사용자들의 적극적인 요구와 반도체 생산업자들의 끊임없는 노력으로 인하여 전세계적으로 눈부신 성장을 거듭하고, 계속적인 발전을 이루고 있다. 또한, 반도체 생산업자들은 여기에 만족하지 않고 반도체 소자들이 더욱 미세화, 고집적화 및 대용량화되기 위하여 노력하는 한편, 보다 안정적이고 원활한 동작이 수행되면서 더욱 고속화되도록 연구개발에 박차를 가하고 있다. 이러한 반도체 생산업자들의 노력은 미세 공정 기술, 초소형 소자 기술 및 회로 설계 기술의 진전을 가져와 디램(DRAM: Dynamic Random Access Memory)이나 에스램(SRAM: Static Random Access Memory)과 같은 반도체 메모리 셀들의 기술에서 두드러진 성과들이 나타나고 있다.Technology related to semiconductor devices is experiencing remarkable growth and continuous development around the world due to the active demands of semiconductor users and the continuous efforts of semiconductor manufacturers. In addition, semiconductor manufacturers are not satisfied with this and are working to make semiconductor devices more refined, highly integrated, and large-capacity, while accelerating research and development to achieve more stable and smooth operation and faster speeds. The efforts of these semiconductor manufacturers have led to advances in microprocessing technology, ultra-small device technology, and circuit design technology, leading to semiconductor memory cell technologies such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory). Significant results are emerging.
특히 에스램 분야에 있어서, 기존의 단일 포트 에스램(single port sram)과 비교하여 고속도의 리드 및 라이트 동작 수행이 가능한 듀얼 포트 에스램(dual port sram)이 개발되었다. 통상의 단일 포트 에스램은 하나의 단위 메모리 셀이 6개의 트랜지스터, 즉 2개의 부하 트랜지스터, 2개의 구동 트랜지스터 및 2개의 액티브 트랜지스터로 구성되어 리드 및 라이트 동작을 순차적으로 수행할 수 있는 반면, 듀얼 포트 에스램은 통상의 단일 포트 에스램에 2개의 액티브 트랜지스터를 추가하여 리드 및 라이트 동작을 듀얼모드로 수행할 수 있도록 구성되어 초고속을 요구하는 집적회로에 사용되고 있다. Especially in the SRAM field, dual port SRAM, which can perform high-speed read and write operations compared to the existing single port SRAM, has been developed. In a typical single-port SRAM, one unit memory cell consists of six transistors, namely two load transistors, two driving transistors, and two active transistors, and can sequentially perform read and write operations, whereas dual-port SRAM can perform read and write operations sequentially. SRAM is configured to perform read and write operations in dual mode by adding two active transistors to the typical single port SRAM, and is used in integrated circuits that require ultra-high speed.
본 발명이 해결하려는 과제는, 면적을 줄이면서도 소자 성능 및 신뢰성을 개선할 수 있는 집적회로를 제공하는 것이다. The problem to be solved by the present invention is to provide an integrated circuit that can improve device performance and reliability while reducing area.
본 발명이 해결하려는 다른 과제는, 풀다운 트랜지스터의 캐스케이드 연결이 차지하는 면적을 줄인 집적회로를 제공하는 것이다.Another problem that the present invention seeks to solve is to provide an integrated circuit in which the area occupied by cascade connection of pull-down transistors is reduced.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 과제를 해결하기 위한 본 발명의 SRAM 장치를 포함하는 집적회로의 일 태양에 있어서, 상기 SRAM 장치는 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터가 공통으로 연결되는 제1 출력노드와 제2 풀업 트랜지스터, 제3 풀다운 트랜지스터 및 제4 풀다운 트랜지스터가 공통으로 연결되는 제2 출력노드를 포함하는 SRAM 단위 셀을 포함하고, 상기 제1 출력노드는 제1 게이트 전극, 제2 게이트 전극, 제1 연결 배선라인, 제1 노드 형성 패턴 및 제1 액티브 컨택으로 연결되어 제1 포크 형태로 배치된다.In one aspect of an integrated circuit including the SRAM device of the present invention for solving the above problem, the SRAM device includes a first output node where a first pull-up transistor, a first pull-down transistor, and a second pull-down transistor are commonly connected, and An SRAM unit cell including a second output node to which a second pull-up transistor, a third pull-down transistor, and a fourth pull-down transistor are commonly connected, wherein the first output node includes a first gate electrode, a second gate electrode, and a second output node. It is connected by a connection wiring line, a first node formation pattern, and a first active contact and is arranged in the form of a first fork.
상기 과제를 해결하기 위한 본 발명의 복수의 게이트 올 어라운드 트랜지스터들을 포함하는 SRAM 단위 셀을 복수 개 포함하는 집적회로의 일 태양에 있어서, 상기 SRAM 단위 셀은 제1방향으로 미리 설정된 간격으로 차례로 배치되고, 제2방향으로 연장되며, 복수의 활성 패턴, 상기 복수의 활성 패턴 상에서 제1축의 제1방향으로 연장되는 제1 게이트 전극, 상기 복수의 활성 패턴 상에서 제2축의 제1방향으로 연장되는 제2 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 교차하면서 제2방향으로 연장되는 제1 연결 배선 라인, 상기 제2 게이트 전극 상에 제2방향으로 기설정된 길이로 연장되는 제1 노드 형성 패턴, 상기 노드 형성 패턴과 교차하면서 제3축의 제1방향으로 연장되는 제1 액티브 컨택을 포함하고, 상기 SRAM 단위 셀의 제1 입출력노드는 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제1 연결 배선라인, 상기 제1 노드 형성 패턴 및 상기 제1 액티브 컨택으로 연결되어 제1 포크 형태로 배치된다.In one aspect of an integrated circuit including a plurality of SRAM unit cells including a plurality of gate all-around transistors of the present invention for solving the above problem, the SRAM unit cells are arranged sequentially at preset intervals in a first direction, , extending in a second direction, a plurality of active patterns, a first gate electrode extending in the first direction of the first axis on the plurality of active patterns, and a second electrode extending in the first direction of the second axis on the plurality of active patterns. A gate electrode, a first connection line extending in a second direction while crossing the first gate electrode and the second gate electrode on the first gate electrode and the second gate electrode, a second connection line on the second gate electrode It includes a first node formation pattern extending to a preset length in a direction, a first active contact extending in a first direction of a third axis while intersecting the node formation pattern, and the first input/output node of the SRAM unit cell is the first input/output node of the SRAM unit cell. It is connected to the first gate electrode, the second gate electrode, the first connection wiring line, the first node formation pattern, and the first active contact and is disposed in the shape of a first fork.
상기 과제를 해결하기 위한 본 발명의 집적회로의 일 태양은 제1방향으로 연장되어 배치되는 제1 파워배선라인, 상기 제1 파워배선라인 하에 제1축의 제2방향으로 연장되는 제1 게이트 전극, 상기 제1 파워배선라인 하에 상기 제1축의 제2방향으로 연장되고, 상기 제1 게이트 전극과 이격되어 배치되는 제2 게이트 전극, 상기 제1 파워배선라인 하에 제2축의 제2방향으로 연장되는 제1 액티브 컨택, 상기 제2축의 제2방향으로 연장되고, 상기 제1 파워배선라인을 기준으로 상기 제1 액티브 컨택과 대칭되도록 배치되는 제2 액티브 컨택, 상기 제1 파워배선라인 하에 제3축의 제2방향으로 연장되는 제3 게이트 전극, 상기 제1 파워배선라인 하에 상기 제3축의 제2방향으로 연장되고, 상기 제3 게이트 전극과 이격되어 배치되는 제4 게이트 전극, 제1방향으로 연장되어, 상기 제1 게이트 전극과 상기 제2 게이트 전극에 전기적으로 연결되는 제1 연결배선라인, 제1방향으로 연장되어, 상기 제3 게이트 전극과 상기 제4 게이트 전극에 전기적으로 연결되는 제2 연결배선라인, 제1방향으로 연장되어, 상기 제2 게이트 전극과 상기 제1 액티브 컨택을 전기적으로 연결하는 제1노드 형성 패턴, 제1방향으로 연장되어, 상기 제3 게이트 전극과 상기 제2 액티브 컨택을 전기적으로 연결하는 제2노드 형성 패턴을 포함하고, 상기 제1 게이트 전극, 상기 제1 연결배선라인, 상기 제2 게이트 전극, 상기 제1 노드 형성 패턴, 상기 제1 액티브 컨택이 연결되는 배치형태는 상기 제4 게이트 전극, 상기 제2 연결배선라인, 상기 제3 게이트 전극, 상기 제2 노드 형성 패턴, 상기 제2 액티브 컨택이 연결되는 배치형태와 점대칭으로 배치된다.One aspect of the integrated circuit of the present invention for solving the above problem includes a first power wiring line extending in a first direction, a first gate electrode extending in a second direction of the first axis under the first power wiring line, and a second gate electrode extending in a second direction of the first axis under the first power wiring line and disposed to be spaced apart from the first gate electrode; a second gate electrode extending in a second direction of the second axis under the first power wiring line; 1 active contact, a second active contact extending in the second direction of the second axis and disposed to be symmetrical to the first active contact with respect to the first power wiring line, a third active contact on the third axis under the first power wiring line A third gate electrode extending in two directions, extending in a second direction of the third axis under the first power wiring line, and a fourth gate electrode disposed to be spaced apart from the third gate electrode, extending in a first direction, A first connection wiring line electrically connected to the first gate electrode and the second gate electrode, and a second connection wiring line extending in a first direction and electrically connected to the third gate electrode and the fourth gate electrode. , a first node forming pattern extending in a first direction to electrically connect the second gate electrode and the first active contact, extending in a first direction to electrically connect the third gate electrode and the second active contact. and a second node formation pattern connecting the first gate electrode, the first connection wiring line, the second gate electrode, the first node formation pattern, and the first active contact. The fourth gate electrode, the second connection wiring line, the third gate electrode, the second node formation pattern, and the second active contact are arranged in point symmetry with the arrangement in which they are connected.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.
도 1은 몇몇 실시예에 따른 정적 랜덤 액세스 메모리(SRAM) 장치를 포함하는 반도체 장치의 블록도이다.
도 2는 몇몇 실시예들에 따라 구성된 정적 랜덤 액세스 메모리(SRAM) 장치를 포함하는 반도체 장치의 평면도이다.
도 3는 도 2의 반도체 장치의 SRAM 단위 셀을 설명하기 위한 회로도이다.
도 4 및 도 5는 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다.
도 6은 도 4의 A-A' 단면을 도시한 단면도이다.
도 7는 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다.
도 8는 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다.
도 9 및 도 10은 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다. 1 is a block diagram of a semiconductor device including a static random access memory (SRAM) device according to some embodiments.
2 is a top view of a semiconductor device including a static random access memory (SRAM) device constructed in accordance with some embodiments.
FIG. 3 is a circuit diagram for explaining the SRAM unit cell of the semiconductor device of FIG. 2.
4 and 5 are layout diagrams of SRAM unit cells according to some embodiments.
FIG. 6 is a cross-sectional view taken along line AA′ of FIG. 4.
7 is a layout diagram of an SRAM unit cell according to some embodiments.
8 is a layout diagram of an SRAM unit cell according to some embodiments.
9 and 10 are layout diagrams of SRAM unit cells according to some embodiments.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.
본 명세서에서 일측 또는 일 방향(one side)과 타측 또는 타 방향(other side)는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '일측'과 '타측'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '일측'이 '타측'이라고 해석될 수도 있고 '타측'이 '일측'으로 해석될 수도 있다. 따라서, '일측'을 '제1'이라고 표현하고 '타측'을 '제2'라고 표현할 수도 있고, '타측'을 '제1'로 표현하고 '일측'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '일측'과 '타측'이 혼용되지 않는다. 본 명세서에서 양측(both side)은 일면과 타면을 모두 지칭하는 것이다.In this specification, one side or one direction and the other side or other direction are used as relative concepts to explain the technical idea of the present invention in an easy to understand manner. Therefore, 'one side' and 'the other side' do not refer to a specific direction, location, or component and are interchangeable with each other. For example, ‘one side’ may be interpreted as ‘the other side’ and ‘the other side’ may be interpreted as ‘one side’. Therefore, 'one side' can be expressed as 'first' and 'the other side' can be expressed as 'second', or 'the other side' can be expressed as 'first' and 'one side' can be expressed as 'second'. However, within one embodiment, 'one side' and 'the other side' are not used interchangeably. In this specification, both sides refer to both one side and the other side.
본 명세서에서 제1 방향, 제2 방향, 또는 D1 방향, D2 방향, D3 방향은 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서 제1 방향과 제2 방향 또는 D1 방향, D2 방향, D3 방향은 특정한 방향을 지칭하는 것이 아니라 서로 호환될 수 있다. 이하 실시예들에서 제1 방향은 D2방향 제2 방향은 D1방향으로 표현하였으나, D1방향을 제1 방향, D2방향을 제2 방향이라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 제1 방향과 제2 방향이 혼용되지 않는다.In this specification, the first direction, the second direction, or the D1 direction, D2 direction, and D3 direction are used as relative concepts to explain the technical idea of the present invention for easy understanding. Accordingly, the first direction and the second direction or the D1 direction, D2 direction, and D3 direction do not refer to specific directions but may be interchangeable with each other. In the following embodiments, the first direction is expressed as the D2 direction and the second direction is expressed as the D1 direction, but the D1 direction may be expressed as the first direction and the D2 direction may be expressed as the second direction. However, in one embodiment, the first direction and the second direction are not used interchangeably.
도 1은 몇몇 실시예에 따른 정적 랜덤 액세스 메모리(SRAM) 장치를 포함하는 반도체 장치의 블록도이다.1 is a block diagram of a semiconductor device including a static random access memory (SRAM) device according to some embodiments.
도 1을 참조하면, 메모리 장치(10)는 커맨드(CMD), 어드레스(ADDR), 클락(CLK), 라이트 데이터(DATA_IN) 및 리드 데이터(DATA_OUT)를 수신할 수 있다. 예를 들면, 메모리 장치(10)는 라이트(write)을 지시하는 커맨드(CMD)(라이트 커맨드로서 지칭될 수 있다), 어드레스(라이트 어드레스로서 지칭될 수 있다) 및 라이트 데이터(DATA_IN)를 수신할 수 있고, 라이트 데이터(DATA_IN)를 어드레스에 대응하는 메모리셀 어레이(11)의 영역에 저장할 수 있다. 또한, 메모리 장치(10)는 리드(read)을 지시하는 커맨드(CMD)(리드 커맨드로서 지칭될 수 있다) 및 어드레스(리드 어드레스로서 지칭될 수 있다)를 수신할 수 있고, 어드레스에 대응하는 메모리셀 어레이(11)의 영역에 저장된 리드 데이터(DATA_OUT)를 외부에 출력할 수 있다.Referring to FIG. 1, the
메모리셀 블록(11)는 복수의 비트셀(12)들을 포함할 수 있다. 비트셀(12)들 각각은 복수의 워드라인들(WLs) 중 하나에 연결될 수 있고, 복수의 비트라인들(BLs) 중 적어도 하나에 연결될 수 있다.The
로우 드라이버(14)는 복수의 워드라인들(WLs)을 통해서 메모리셀 블록(11)과 연결될 수 있다. 로우 드라이버(14)는 로우 어드레스(ROW)에 기초하여, 복수의 워드라인들(WLs) 중 하나의 워드라인을 활성화할 수 있다. 이에 따라, 복수의 메모리 셀들 중 활성화된 워드라인에 연결된 메모리 셀들이 선택될 수 있다. 즉, 로우 드라이버(14)는 복수의 워드라인들(WLs) 중 어느 하나의 워드라인을 선택할 수 있다.The
제어 블록(15)은 커맨드(CMD), 어드레스(ADDR) 및 클락(CLK)을 수신할 수 있고, 로우 어드레스(ROW), 컬럼 어드레스(COL), 제어신호(CTR)를 생성할 수 있다. 예를 들면, 제어 블록(15)은 커맨드(CMD)를 디코딩함으로써 리드 커맨드를 식별할 수 있고, 메모리셀 어레이(11)로부터 리드 데이터(DATA_OUT)를 리드하기 위하여 로우 어드레스(ROW), 컬럼 어드레스(COL) 및 제어신호(CTR)로서 리드 신호를 생성할 수 있다. 또한, 제어 블록(15)은 커맨드(CMD)를 디코딩함으로써 라이트 커맨드를 식별할 수 있고, 메모리셀 블록(11)에 데이터(DATA_IN)를 라이트하기 위하여 로우 어드레스(ROW), 컬럼 어드레스(COL) 및 제어신호(CTR)로서 라이트 신호를 생성할 수 있다.The
입출력 블록(13)은 몇몇 실시예에 따라, 비트라인 프리차지 회로, 컬럼 드라이버, 리드 회로 및 라이트 회로를 포함할 수 있다.The input/
몇몇 실시예에 따라 반도체 장치(10)는 SRAM 장치와 통합된 다른 장치/회로 모듈(예를 들어, 논리 디바이스, 고주파 디바이스, 이미지 감지 디바이스, 동적 랜덤 액세스 메모리(DRAM) 디바이스 또는 이들의 조합)을 더 포함할 수 있다. According to some embodiments,
도 2는 몇몇 실시예들에 따라 구성된 정적 랜덤 액세스 메모리(SRAM) 장치를 포함하는 반도체 장치의 평면도이다.2 is a top view of a semiconductor device including a static random access memory (SRAM) device constructed in accordance with some embodiments.
도 2를 참고하면, 몇몇 실시예들에 따른 반도체 장치(10), 예를 들어 도 1의 반도체 장치는 어레이로 구성된 복수의 SRAM(static-random-access memory) 단위 셀(또는 SRAM 비트 셀)(100)의 비트셀 어레이(12)를 갖는 SRAM 회로를 포함하고, 복수의 행(row)을 따라 복수의 열(column)로 확장된다. Referring to FIG. 2, the
반도체 장치(10)은 SRAM 장치와 통합된 다른 장치/회로 모듈(예를 들어, 논리 디바이스, 고주파 디바이스, 이미지 감지 디바이스, 동적 랜덤 액세스 메모리(DRAM) 디바이스 또는 이들의 조합)을 더 포함할 수 있다.
몇몇 실시예들에서, 비트셀 어레이(12) 내의 SRAM 단위 셀(100)의 각 열은, 제1방향(X)을 따라 확장되고, 각 행은 제2방향(Y)을 따라 확장될 수 있다. 예를 들어, 각 열은 제1방향(X)을 따라 라인(열)으로 구성된 N1 SRAM 단위 셀(100)을 포함할 수 있고, 각 행은 제2방향(Y)을 따라 라인(행)으로 구성된 N2 SRAM 단위 셀(100)을 포함할 수 있다. 즉, 비트셀 어레이(12)는 N1 행 및 N2 열(N1 x N2)로 구성된 SRAM 단위 셀(100)을 포함할 수 있다. 몇몇 실시예의 비트셀 어레이(12)에서, 각 열은 8, 16, 32, 64 또는 128 SRAM 단위 셀(100)을 포함하고, 각 행은 4, 8, 16 또는 32 SRAM 단위 셀(100)을 포함할 수 있다. 도 2에 예시된 실시예에서, 비트셀 어레이(12)는 4 개의 열과 8 개의 행을 포함한다.In some embodiments, each column of
반도체 장치(10)는, 비트셀 어레이(12)의 4 개의 코너에 배치된 코너 더미 셀(16), 및 비트셀 어레이(12)의 행(row) 에지 상에 배치된 워드 라인 에지 스트랩(WL 에지 스트랩)(18) 및 비트셀 어레이(12)의 열(column) 에지 상에 배치된 비트 라인 에지 스트랩(BL 에지 스트랩)(22)과 같은 에지 스트랩을 포함할 수 있다. 각각의 WL 에지 스트랩(18)은 제1방향(X)을 따른 라인으로 구성된 복수의 WL 에지 셀(20)을 포함하고, 각각의 BL 에지 스트랩(22)은 제2방향(Y)을 따른 라인으로 구성된 복수의 BL 에지 셀(24)을 포함할 수 있다. 이러한 에지 스트랩(18 및 22)은 SRAM 단위 셀(100)로서 기능하도록 설계되지 않지만, 다른 기능을 제공하도록 설계된 회로 영역일 수 있다. The
도 3는 도 2의 반도체 장치의 SRAM 단위 셀을 설명하기 위한 회로도이다. FIG. 3 is a circuit diagram for explaining the SRAM unit cell of the semiconductor device of FIG. 2.
도 3를 참고하면, 몇몇 실시예들에 따른 반도체 장치의 SRAM 단위 셀(100)은 풀업 트랜지스터(PU1, PU2), 풀다운 트랜지스터(PD1, PD2, PD3, PD4), 패스게이트 트랜지스터(PG1, PG2, PG3, PG4)를 포함한다. Referring to FIG. 3, the
풀다운 트랜지스터(PD1)는 풀다운 트랜지스터(PD2)와 소스, 드레인, 게이트가 서로 연결된다. 즉, 풀다운 트랜지스터(PD1)와 풀다운 트랜지스터(PD2)의 소스는 접지전압 노드(VSS)에 공통으로 연결되고, 풀다운 트랜지스터(PD1)와 풀다운 트랜지스터(PD2)의 드레인은 노드(N1)에 공통으로 연결되고, 풀다운 트랜지스터(PD1)와 풀다운 트랜지스터(PD2)의 게이트는 노드(N2)에 공통으로 연결된다.The source, drain, and gate of the pull-down transistor (PD1) and the pull-down transistor (PD2) are connected to each other. That is, the sources of the pull-down transistor (PD1) and pull-down transistor (PD2) are commonly connected to the ground voltage node (VSS), and the drains of the pull-down transistor (PD1) and pull-down transistor (PD2) are commonly connected to the node (N1). The gates of the pull-down transistor PD1 and PD2 are commonly connected to the node N2.
풀다운 트랜지스터(PD3)는 풀다운 트랜지스터(PD4)와 소스, 드레인, 게이트가 서로 연결된다. 즉, 풀다운 트랜지스터(PD3)와 풀다운 트랜지스터(PD4)의 소스는 접지전압 노드(VSS)에 공통으로 연결되고, 풀다운 트랜지스터(PD3)와 풀다운 트랜지스터(PD4)의 드레인은 노드(N2)에 공통으로 연결되고, 풀다운 트랜지스터(PD3)와 풀다운 트랜지스터(PD4)의 게이트는 노드(N1)에 공통으로 연결된다.The source, drain, and gate of the pull-down transistor (PD3) and the pull-down transistor (PD4) are connected to each other. That is, the sources of the pull-down transistor (PD3) and pull-down transistor (PD4) are commonly connected to the ground voltage node (VSS), and the drains of the pull-down transistor (PD3) and pull-down transistor (PD4) are commonly connected to the node (N2). The gates of the pull-down transistor PD3 and PD4 are commonly connected to the node N1.
따라서, 풀다운 트랜지스터들(PD1 및 PD2) 및 풀다운 트랜지스터들(PD3 및 PD4)은 각각 단일(single) 풀다운 트랜지스터로 작동한다. Accordingly, the pull-down transistors PD1 and PD2 and the pull-down transistors PD3 and PD4 each operate as a single pull-down transistor.
패스게이트 트랜지스터(PG1, PG4)는 SRAM 단위 셀(100)의 제1 포트(A)를 형성한다. 패스게이트 트랜지스터(PG2, PG3)는 SRAM 단위 셀(100)의 제2 포트(B)를 형성한다. 패스게이트 트랜지스터(PG1, PG4)의 게이트에는 워드라인 A 신호(WLA)가 인가되고, 패스게이트 트랜지스터(PG2, PG3)의 게이트에는 워드라인 B 신호(WLB)가 인가된다. 풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1, PD2)은 제1 인버터(INV1)를 형성하고, 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD3, PD4)는 제2 인버터(INV2)를 형성하며, 제1 인버터(INV1)의 입력에는 제2 인버터(INV2)의 출력노드(N2)가 연결되고, 제2 인버터(INV2)의 입력에는 제1 인버터의 출력노드(N1)가 연결되어 래치를 형성한다. SRAM 단위 셀(100)은 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)에 의해 형성된 래치에 비트를 저장한다. 래치에 저장된 비트는 비트라인 포트(BL_A) 및 상보비트라인 포트(BLB_A)를 통해 리드되거나, 비트라인 포트(BL_B) 및 상보비트라인포트(BLB_B)를 통해 리드될 수 있다. 또한 비트는 비트라인 포트(BL_A) 및 상보비트라인 포트(BLB_A)를 통해 래치에 라이트되거나, 비트라인 포트(BL_B) 및 상보비트라인포트(BLB_B)를 통해 래치에 라이트될 수 있다.The pass gate transistors PG1 and PG4 form the first port A of the
듀얼 포트에서, SRAM 단위 셀(100)에 저장된 비트는 포트 A 또는 포트 B를 통해 동시에 리드될 수 있다. 포트 A와 포트 B를 포함하는 듀얼포트 SRAM 단위 셀은 병렬 동작이 가능하다. 예를 들어 제1 SRAM 단위 셀에서 리드 동작이 수행될 때 제1 SRAM 단위 셀과 동일한 열 또는 동일한 행에 속한 제2 SRAM 단위 셀에 대해 라이트 동작이 동시에 수행될 수도 있다.In dual port, bits stored in
도 4 및 도 5는 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다. 구체적으로 도 4는 몇몇 실시예에 따라 액티브 컨택 상에 형성된 다양한 레이아웃 패턴들을 도시한 것이고, 도 5는 도 4의 레이 아웃 상에 형성되는 전면 메탈 라인들을 도시한 레이아웃들을 도시한 것이다. 도 6은 도 4의 A-A' 단면을 도시한 단면도이다.4 and 5 are layout diagrams of SRAM unit cells according to some embodiments. Specifically, FIG. 4 shows various layout patterns formed on an active contact according to some embodiments, and FIG. 5 shows layouts showing front metal lines formed on the layout of FIG. 4. FIG. 6 is a cross-sectional view taken along line A-A' of FIG. 4.
몇몇 실시예들에서, SRAM 어레이(12) 내의 SRAM 단위 셀(100)의 각 행은, D1 방향을 따라 확장되고, 각 열은 D2 방향을 따라 확장될 수 있다. 예를 들어 각 행은 D1 방향을 따라 라인(열)으로 구성된 N1개의 SRAM 단위 셀(100)을 포함할 수 있고, 각 열은 D2 방향을 따라 라인(행)으로 구성된 N2개의 SRAM 단위 셀(100)을 포함할 수 있다. 즉, SRAM 어레이(12)는 N1행 및 N2 열로 구성된 복수의 SRAM 단위 셀(100)을 포함할 수 있다. In some embodiments, each row of
몇몇 실시예들에 따른 SRAM 단위 셀(100)은 기판 상에 형성되는, 활성 패턴들(AP1, AP2, AP3, AP4, AP5, AP6), 액티브 컨택들(CA1, CA2, CA3, CA4, CA5, CA6, CA7, CA8, CA9, CA10, CA11, CA 12), 게이트 전극들(PC1, PC2, PC3, PC4, PC5, PC6, PC7, PC8), 액티브 비아(VA1, VA2, VA3, VA4, VA5, VA6, VA7, VA8, VA9, VA10) 게이트 비아(CB1, CB3, CB4, CB6, CB6, CBWLA, CBWLB, CBWTA, CBWTB), 노드 형성 패턴(CB2, CB5), 금속배선라인들(M1_ WLA, M1_WLB, M1_BLB, M1_BLA, M1_VDD, M1_VSS, M1_BTB, M1_BTA)을 포함할 수 있다. The
기판은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate may be a silicon substrate or silicon-on-insulator (SOI). Alternatively, the substrate may include, but is not limited to, silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide.
활성 패턴들(AP1, AP2, AP3, AP4, AP5, AP6)은 SRAM 단위 셀(100)에 배치될 수 있다. 활성 패턴(AP3, AP4)은 SRAM 단위 셀(100)의 PMOS 영역에 배치될 수 있고, 활성 패턴(AP1, AP2, AP5, AP6)은 SRAM 단위 셀(100)의 NMOS 영역에 배치될 수 있다. Active patterns (AP1, AP2, AP3, AP4, AP5, and AP6) may be disposed in the
활성 패턴들(AP1, AP2, AP3, AP4, AP5, AP6)은 각각 D1 방향으로 길게 연장될 수 있다. 활성 패턴들(AP1, AP2, AP3, AP4, AP5, AP6)은 각각 서로 D2 방향으로 이격되어 배치될 수 있다. 예를 들어, 활성 패턴(AP3)은 D2 방향으로 이격된 활성 패턴(AP2) 및 활성 패턴(AP4) 사이에 배치될 수 있다. 활성 패턴(AP4)는 D2 방향으로 이격된 활성 패턴(AP3) 및 활성 패턴(AP5) 사이에 배치될 수 있다. 활성 패턴(AP3) 및 활성 패턴(AP4)는 D1 방향으로 연장된 부분이 D2방향으로 일부 중첩될 수 있다. 즉, 활성 패턴(AP3) 및 활성 패턴(AP4)는 D1방향으로 지그재그로 배열될 수 있다.The activation patterns (AP1, AP2, AP3, AP4, AP5, and AP6) may each extend long in the D1 direction. The active patterns (AP1, AP2, AP3, AP4, AP5, and AP6) may be arranged to be spaced apart from each other in the D2 direction. For example, the active pattern AP3 may be disposed between the active patterns AP2 and AP4 spaced apart in the D2 direction. The active pattern AP4 may be disposed between the active patterns AP3 and AP5 spaced apart in the D2 direction. Parts of the active patterns AP3 and AP4 extending in the D1 direction may partially overlap in the D2 direction. That is, the active patterns AP3 and AP4 may be arranged zigzagly in the D1 direction.
활성 패턴(AP1, AP2, AP5, AP6)의 폭(D2방향 width)은 활성 패턴(AP3, AP4)의 폭보다 클 수 있다. 즉, 풀업 트랜지스터들(PU1, PU2)이 형성되는 활성 패턴(AP3, AP4)의 폭은 나머지 트랜지스터들, 즉 풀다운 트랜지스터 및 패스게이트 트랜지스터가 형성되는 활성 패턴들(AP1, AP2, AP5, AP6)의 폭보다 좁을 수 있다. 또한 SRAM 단위 셀 내(100)에서 활성 패턴(AP3, AP4)의 D1방향 길이는 활성 패턴(AP1, AP2, AP5, AP6)의 D1방향 길이보다 짧을 수 있다.The width (width in the D2 direction) of the active patterns (AP1, AP2, AP5, AP6) may be larger than the width of the active patterns (AP3, AP4). That is, the width of the active patterns (AP3, AP4) where the pull-up transistors (PU1, PU2) are formed is equal to that of the remaining transistors, that is, the active patterns (AP1, AP2, AP5, AP6) where the pull-down transistor and the pass-gate transistor are formed. It may be narrower than it is wide. Additionally, in the
각 활성 패턴들(AP1, AP2, AP3, AP4, AP5, AP6)은 다채널 활성 패턴일 수 있다. 예를 들어 다채널 활성 패턴은 하부 패턴 및 복수의 시트 패턴을 포함할 수 있다. 몇몇 실시예에 따라 하부 패턴은 기판의 일부를 식각하여 형성된 것일 수도 있고, 기판으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 하부 패턴은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 하부 패턴(BP1, BP2, BP3, BP4)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. Each activation pattern (AP1, AP2, AP3, AP4, AP5, AP6) may be a multi-channel activation pattern. For example, the multi-channel active pattern may include a lower pattern and a plurality of sheet patterns. According to some embodiments, the lower pattern may be formed by etching a portion of the substrate, and may include an epitaxial layer grown from the substrate. The lower pattern may include silicon or germanium, which are elemental semiconductor materials. Additionally, the lower patterns BP1, BP2, BP3, and BP4 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. Group IV-IV compound semiconductors are, for example, binary compounds or ternary compounds containing at least two of carbon (C), silicon (Si), germanium (Ge), and tin (Sn). compound) or a compound doped with a group IV element.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.Group III-V compound semiconductors include, for example, at least one of aluminum (Al), gallium (Ga), and indium (In) as group III elements and phosphorus (P), arsenic (As), and antimonium (as group V elements). It may be one of a binary compound, a ternary compound, or a quaternary compound formed by combining one of Sb).
시트 패턴은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 시트 패턴은 하부 패턴과 동일한 물질을 포함할 수도 있고, 하부 패턴과 다른 물질을 포함할 수도 있다. The sheet pattern may include one of the elemental semiconductor materials silicon or germanium, group IV-IV compound semiconductor, or group III-V compound semiconductor. Each sheet pattern may include the same material as the lower pattern or a different material from the lower pattern.
몇몇 실시예들에 따른 반도체 장치에서, 각각의 하부 패턴은 실리콘을 포함하는 실리콘 하부 패턴이고, 각각의 시트 패턴은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.In a semiconductor device according to some embodiments, each lower pattern may be a silicon lower pattern containing silicon, and each sheet pattern may be a silicon sheet pattern containing silicon.
액티브 컨택들(CA1 내지 CA 12) 및 복수의 게이트 전극(PC 1 내지 PC8)은 D2 방향으로 연장되되, 서로 D2방향으로 이격되어 배치될 수 있다. 예를 들어 액티브 컨택(CA1), 액티브 컨택(CA2), 액티브 컨택(CA3), 액티브 컨택(CA4), 액티브 컨택(CA5)는 D2방향으로 동일한 축(예를 들어 제1축) 상에 배치되되, D2 방향으로 서로 이격하여 배치될 수 있다. 게이트 전극(PC1), 게이트 전극(PC2), 게이트 전극(PC3), 게이트 전극(PC4)는 D2방향으로 동일한 축(예를 들어 제2축) 상에 배치되되, 서로 D2 방향으로 이격하여 배치될 수 있다. 액티브 컨택(CA6) 및 액티브 컨택(CA7)은 D2방향으로 동일한 축(예를 들어 제3축) 상에 배치되되, D2 방향으로 서로 이격하여 배치될 수 있다. 게이트 전극(PC5), 게이트 전극(PC6), 게이트 전극(PC7), 게이트 전극(PC8)는 D2방향으로 동일한 축(예를 들어 제4축) 상에 배치되되, 서로 D2 방향으로 이격하여 배치될 수 있다. 액티브 컨택(CA8), 액티브 컨택(CA9), 액티브 컨택(CA10), 액티브 컨택(CA11), 액티브 컨택(CA12)는 D2방향으로 동일한 축(예를 들어 제5축) 상에 배치되되, D2 방향으로 서로 이격하여 배치될 수 있다. D2방향의 제1축 내지 제5축은 서로 D1방향으로 이격되어 평행하게 연장되고 서로 교차되지 않는다.The active contacts CA1 to
액티브 컨택(CA1 내지 CA12) 상에 액티브 비아(VA1 내지 VA10)가 형성될 수 있다. 액티브 컨택(CA1 내지 CA12)과 액티브 비아(VA1 내지 VA10)는 전기적으로 연결될 수 있다. 액티브 컨택(CA1 내지 CA12) 및 액티브 비아(VA1 내지 VA10)는 트랜지스터의 소스 영역 또는 드레인 영역을 정의하기 위해 제공되는 전압을 트랜지스터의 소스/드레인 영역에 전달할 수 있다.Active vias (VA1 to VA10) may be formed on the active contacts (CA1 to CA12). Active contacts (CA1 to CA12) and active vias (VA1 to VA10) may be electrically connected. The active contacts (CA1 to CA12) and active vias (VA1 to VA10) may transfer the voltage provided to define the source or drain region of the transistor to the source/drain region of the transistor.
게이트 전극(PC1 내지 PC8) 상에 게이트 비아(CBWLA, CBWLB, CB1, CB3, CB4, CB6, CB6) 또는 노드 형성 패턴(CB2, CB5)이 형성될 수 있다. 게이트 전극(PC1 내지 PC8)와 게이트 비아(CBWLA, CBWLB, CB1, CB3, CB4, CB6, CB6)는 전기적으로 연결될 수 있다. 게이트 비아(CBWLA, CBWLB, CB1, CB3, CB4, CB6, CB6)는 트랜지스터의 게이트에 제공되는 게이트 전압을 게이트 전극(PC1 내지 PC8)으로 전달할 수 있다. 노드 형성 패턴(CB2)은 D1방향으로 연장되어, 게이트 전극(PC3)과 액티브 컨택(CA6)을 연결할 수 있다. 노드 형성 패턴(CB5)은 D1방향으로 연장되어, 게이트 전극(PC6)과 액티브 컨택(CA7)을 연결할 수 있다. 노드 형성 패턴(CB2)으로 인해 SRAM 단위 셀(100)에 노드(도 3의 N2)가 형성될 수 있고, 노드 형성 패턴(CB5)으로 인해 SRAM 단위 셀(100)에 노드(도 3의 N1)가 형성될 수 있다. Gate vias (CBWLA, CBWLB, CB1, CB3, CB4, CB6, CB6) or node formation patterns (CB2, CB5) may be formed on the gate electrodes (PC1 to PC8). Gate electrodes (PC1 to PC8) and gate vias (CBWLA, CBWLB, CB1, CB3, CB4, CB6, and CB6) may be electrically connected. Gate vias (CBWLA, CBWLB, CB1, CB3, CB4, CB6, CB6) can transfer the gate voltage provided to the gate of the transistor to the gate electrodes (PC1 to PC8). The node formation pattern (CB2) extends in the D1 direction and can connect the gate electrode (PC3) and the active contact (CA6). The node formation pattern (CB5) extends in the D1 direction and can connect the gate electrode (PC6) and the active contact (CA7). A node (N2 in FIG. 3) may be formed in the
노드 형성 패턴은 게이트 비아(CBWLA, CBWLB, CB1, CB3, CB4, CB6, CB6)와 같은 물질을 포함할 수 있다. 예를 들어, 도 6을 참고하면, 노드 형성 패턴(CB5)를 A-A' 단면으로 보면, 기판 상에 D2방향으로 연장되는 N타입 웰 영역이 얕은 트랜치 절연 공정(Shallow Trench Isolation)로 형성되고(이하 웰 영역으로 STI로 표기), 웰 영역(STI)을 전기적으로 연결하기 위한 액티브 컨택(CA7)이 D2방향으로 연장되어 형성된다. 게이트 전극(PC6)은 기판 상에 액티브 컨택(CA7)과 D1방향으로 이격되면서 D2방향으로 연장되도록 형성되고, D1방향으로 연장되는 노드 형성 패턴(CB5)이 액티브 컨택(CA7)과 게이트 전극(PC6) 상에 형성된다. 액티브 컨택(CA7)과 게이트 전극(PC6)은 노드 형성 패턴(CB8)를 통해 전기적으로 연결되어, 노드(N1)을 형성한다. The node forming pattern may include materials such as gate vias (CBWLA, CBWLB, CB1, CB3, CB4, CB6, CB6). For example, referring to FIG. 6, when the node formation pattern (CB5) is viewed in A-A' cross section, an N-type well region extending in the D2 direction on the substrate is formed by a shallow trench isolation process (hereinafter, An active contact (CA7) for electrically connecting the well area (STI) is formed extending in the D2 direction. The gate electrode (PC6) is formed on the substrate to extend in the D2 direction while being spaced apart from the active contact (CA7) in the D1 direction, and the node formation pattern (CB5) extending in the D1 direction is formed on the active contact (CA7) and the gate electrode (PC6). ) is formed on the The active contact CA7 and the gate electrode PC6 are electrically connected through the node formation pattern CB8 to form a node N1.
도시하지는 않았으나 노드 형성 패턴(CB2) 또한 노드 형성 패턴(CB5)와 같은 구조로 액티브 컨택(CA6) 및 게이트 전극(PC3) 상에 D1방향으로 연장되어 형성된다. Although not shown, the node formation pattern (CB2) also has the same structure as the node formation pattern (CB5) and is formed extending in the D1 direction on the active contact (CA6) and the gate electrode (PC3).
게이트 전극(PC1 내지 PC8)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 전극(PC1 내지 PC8) 각각 예를 들어, 금속, 금속합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다.Gate electrodes PC1 to PC8 may include a conductive material. For example, the gate electrodes (PC1 to PC8) each include at least one of, for example, a metal, a metal alloy, a conductive metal nitride, a conductive metal carbonitride, a metal silicide, a doped semiconductor material, a conductive metal oxide, and a conductive metal oxynitride. It can be included.
게이트 전극(PC1, PC5)은 각각 활성 패턴(AP1)과 교차할 수 있다. 게이트 전극(PC2)은 각각 활성 패턴(AP2)와 교차할 수 있다. 게이트 전극(PC6)은 활성 패턴(AP2) 및 활성 패턴(AP3)과 각각 교차할 수 있다. 게이트 전극(PC4)은 활성 패턴(AP4) 및 활성 패턴(AP5)와 각각 교차할 수 있다. 게이트 전극(PC7)은 활성 패턴(AP5)와 교차할 수 있다. 게이트 전극(PC4, PC8)은 각각 활성 패턴(AP6)과 교차할 수 있다.The gate electrodes PC1 and PC5 may each intersect the active pattern AP1. Each gate electrode (PC2) may intersect the active pattern (AP2). The gate electrode PC6 may intersect the active pattern AP2 and AP3, respectively. The gate electrode PC4 may intersect the active pattern AP4 and AP5, respectively. The gate electrode PC7 may intersect the active pattern AP5. The gate electrodes PC4 and PC8 may each intersect the active pattern AP6.
각각의 게이트 전극들(PC1 내지 PC8)은 각 활성 패턴에 포함된 하부 패턴과 교차할 수 있고, 각 활성 패턴의 시트패턴을 감쌀 수 있다.Each of the gate electrodes PC1 to PC8 may intersect the lower pattern included in each active pattern and may surround the sheet pattern of each active pattern.
풀업 트랜지스터(PU1)는 게이트 전극(PC3)과 활성 패턴(AP4)이 교차되는 영역에 정의되고, 풀업 트랜지스터(PU2)는 게이트 전극(PC6)과 활성 패턴(AP3)이 교차되는 영역에 정의된다. 풀다운 트랜지스터(PD1)은 게이트 전극(PC3)와 활성 패턴(AP5)이 교차되는 영역에 정의되고, 풀다운 트랜지스터(PD2)는 게이트 전극(PC7)와 활성 패턴(AP5)이 교차되는 영역에 정의된다. 풀다운 트랜지스터(PD3)는 게이트 전극(PC6)와 활성 패턴(AP2)이 교차되는 영역에 정의되고, 풀다운 트랜지스터(PD4)는 게이트 전극(PC2)와 활성 패턴(AP2)이 교차되는 영역에 정의된다. 패스게이트 트랜지스터(PG1)는 게이트 전극(PC4)과 활성 패턴(AP6)이 교차되는 영역에 정의되고, 패스게이트 트랜지스터(PG2)는 게이트 전극(PC8)과 활성 패턴(AP6)이 교차되는 영역에 정의된다. 패스게이트 트랜지스터(PG4)는 게이트 전극(PC1)과 활성 패턴(AP1)이 교차되는 영역에 정의되고, 패스게이트 트랜지스터(PG3)는 게이트 전극(PC5)과 활성 패턴(AP1)이 교차되는 영역에 정의된다. The pull-up transistor PU1 is defined in the area where the gate electrode PC3 and the active pattern AP4 intersect, and the pull-up transistor PU2 is defined in the area where the gate electrode PC6 and the active pattern AP3 intersect. The pull-down transistor PD1 is defined in an area where the gate electrode PC3 and the active pattern AP5 intersect, and the pull-down transistor PD2 is defined in the area where the gate electrode PC7 and the active pattern AP5 intersect. The pull-down transistor PD3 is defined in an area where the gate electrode PC6 and the active pattern AP2 intersect, and the pull-down transistor PD4 is defined in the area where the gate electrode PC2 and the active pattern AP2 intersect. The pass-gate transistor (PG1) is defined in the area where the gate electrode (PC4) and the active pattern (AP6) intersect, and the pass-gate transistor (PG2) is defined in the area where the gate electrode (PC8) and the active pattern (AP6) intersect. do. The pass gate transistor (PG4) is defined in the area where the gate electrode (PC1) and the active pattern (AP1) intersect, and the pass gate transistor (PG3) is defined in the area where the gate electrode (PC5) and the active pattern (AP1) intersect. do.
풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1)은 게이트 전극(PC3)를 포함할 수 있다. 즉, 풀업 트랜지스터(PU1), 풀다운 트랜지스터(PD1)를 포함하는 제1 인버터(INV1)는 게이트 전극(PC3)을 포함할 수 있다. 연결배선라인(M11)은 D1 방향으로 연장되어 배치된다. 풀다운 트랜지스터(PD1)의 게이트 전극(PC3)은 게이트 비아(CB3)를 통해 연결배선라인(M11)으로 전기적으로 연결되고, 풀다운 트랜지스터(PD2)의 게이트 전극(PC7)은 게이트 비아(CB6)를 통해 연결배선라인(M11)으로 전기적으로 연결될 수 있다. 액티브 컨택(CA6)는 풀 다운 트랜지스터(PD3) 및 풀다운 트랜지스터(PD4)의 드레인 영역이 되고, 패스게이트 트랜지스터(PG4) 및 패스게이트 트랜지스터(PG3)의 소스 또는 드레인이 될 수 있다. 액티브 컨택(CA2) 및 액티브 컨택(CA9)는 풀 다운 트랜지스터(PD3) 및 풀다운 트랜지스터(PD4)의 소스 영역으로, 각각 액티브 비아(VA2) 및 액티브 비아(VA7)을 통해 금속배선라인(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_BTB, M1_BTA)과 전기적으로 연결될 수 있다. The pull-up transistor PU1 and the pull-down transistor PD1 may include a gate electrode PC3. That is, the first inverter INV1 including the pull-up transistor PU1 and the pull-down transistor PD1 may include the gate electrode PC3. The connection wiring line M11 is arranged to extend in the D1 direction. The gate electrode (PC3) of the pull-down transistor (PD1) is electrically connected to the connection line (M11) through the gate via (CB3), and the gate electrode (PC7) of the pull-down transistor (PD2) is electrically connected to the connection line (M11) through the gate via (CB6). It can be electrically connected through the connection wiring line (M11). The active contact CA6 becomes the drain region of the pull-down transistor PD3 and PD4, and may be the source or drain of the pass-gate transistor PG4 and the pass-gate transistor PG3. Active contact (CA2) and active contact (CA9) are the source regions of the pull-down transistor (PD3) and pull-down transistor (PD4), and are connected to the metal wiring lines (M1_BLB, M1_BLA) through active via (VA2) and active via (VA7), respectively. , M1_VSS, M1_VDD, M1_BTB, M1_BTA).
풀다운 트랜지스터(PD3) 및 풀다운 트랜지스터(PD4)는 게이트 전극(PC2, PC6)이 연결배선라인(M12)을 통해 액티브 컨택(CA7)과 동일한 노드로 연결되고, 액티브 컨택(CA6) 및 액티브 컨택(CA2, CA9)을 각각 소스 영역 또는 드레인 영역으로써 전기적으로 서로 동일한 노드로 연결되어 도 3의 회로와 같이 병렬로 연결될 수 있다. 풀다운 트랜지스터(PD1) 및 풀다운 트랜지스터(PD2)는 게이트 전극(PC3, PC7)이 연결배선라인(M11)을 통해 액티브 컨택(CA6)과 동일한 노드로 연결되고, 액티브 컨택(CA7) 및 액티브 컨택(CA4, CA11)을 각각 소스 영역/드레인 영역으로써 각각이 전기적으로 서로 동일한 노드로 연결되어 도 3의 회로와 같이 병렬로 연결될 수 있다. The gate electrodes (PC2, PC6) of the pull-down transistor (PD3) and pull-down transistor (PD4) are connected to the same node as the active contact (CA7) through the connection line (M12), and the active contact (CA6) and the active contact (CA2) are connected to the same node as the active contact (CA7). , CA9) are each a source region or a drain region and are electrically connected to the same node and can be connected in parallel as in the circuit of FIG. 3. The gate electrodes (PC3, PC7) of the pull-down transistor (PD1) and pull-down transistor (PD2) are connected to the same node as the active contact (CA6) through the connection line (M11), and the active contact (CA7) and active contact (CA4) are connected to the same node as the active contact (CA6). , CA11) as a source region/drain region, respectively, and are electrically connected to the same node and can be connected in parallel as in the circuit of FIG. 3.
풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD3)는 게이트 전극(PC6)을 포함할 수 있다. 즉, 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD3)를 포함하는 제2 인버터(INV2)는 게이트 전극(PC6)를 포함할 수 있다. 연결배선라인(M12)은 D1 방향으로 연장되어 배치된다. 풀다운 트랜지스터(PD3)의 게이트 전극(PC6)은 게이트 비아(CB4)를 통해 연결배선라인(M12)으로 전기적으로 연결되고, 풀다운 트랜지스터(PD4)의 게이트 전극(PC2)은 게이트 비아(CB1)를 통해 연결배선라인(M12)으로 전기적으로 연결될 수 있다.The pull-up transistor PU2 and the pull-down transistor PD3 may include a gate electrode PC6. That is, the second inverter INV2 including the pull-up transistor PU2 and the pull-down transistor PD3 may include the gate electrode PC6. The connection wiring line M12 is arranged to extend in the D1 direction. The gate electrode (PC6) of the pull-down transistor (PD3) is electrically connected to the connection line (M12) through the gate via (CB4), and the gate electrode (PC2) of the pull-down transistor (PD4) is electrically connected to the connection line (M12) through the gate via (CB1). It can be electrically connected with the connection wiring line (M12).
금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA)은 D2방향으로 연장되는 액티브 컨택들 및 게이트 전극들과 교차하도록, D1방향으로 연장되게 배치될 수 있다. 금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA)은 D2 방향으로 일정 간격으로 이격되면서 D1방향으로 연장되게 배치될 수 있다. The metal wiring lines (M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA) may be arranged to extend in the D1 direction so as to intersect with the active contacts and gate electrodes extending in the D2 direction. The metal wiring lines (M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA) may be arranged to extend in the D1 direction while being spaced apart at regular intervals in the D2 direction.
금속배선라인(M1_BLB)에는 상보 비트라인 신호(도 3의 BLB_B)가 제공되고, 금속배선라인(M1_BLA)에는 비트라인 신호(BL_A)가 제공되고, 금속배선라인(M1_VSS)는 전원접지전압(VSS)이 제공되고, 금속배선라인(M1_VDD)은 전원공급전압(VDD)이 제공되며, 금속배선라인(M1_BTB)에는 상보 비트랑 신호(BLB_B)가 제공되고, 금속배선라인(M1_BTA)에는 비트라인 신호(BL_A)가 제공된다.A complementary bit line signal (BLB_B in FIG. 3) is provided to the metal wiring line (M1_BLB), a bit line signal (BL_A) is provided to the metal wiring line (M1_BLA), and the metal wiring line (M1_VSS) is provided with a power ground voltage (VSS). ) is provided, the power supply voltage (VDD) is provided to the metal wiring line (M1_VDD), the complementary bit line signal (BLB_B) is provided to the metal wiring line (M1_BTB), and the bit line signal is provided to the metal wiring line (M1_BTA). (BL_A) is provided.
몇몇 실시예에 따라 SRAM 단위 셀(100)은 더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4)을 더 포함할 수 있다. 더미 배선라인(M1_S1, M1_S2, M1_S3, M1_S4)은 금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA)과 별개의 공정으로 형성할 수 있다. 예를 들어 금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA)을 먼저 형성하고, 이후에 더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4)을 형성할 수 있다. 더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4)의 폭(D2방향의 width)은 금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA)의 폭보다 작을 수 있다. According to some embodiments, the
더미 배선라인(M1_S1, M1_S2, M1_S3, M1_S4)은 금속배선라인에서 생성되는 커플링 커패시턴스를 균일하게 하기 위해, 금속배선라인과 금속배선라인 사이에 배치될 수 있다. 더미 배선라인(M1_S1, M1_S2, M1_S3, M1_S4)은 금속배선라인과 미리 정한 일정한 간격으로 D2 방향으로 교번하여 이격배치될 수 있다. 즉, 도 5에 도시된 바와 같이, D2방향으로 금속배선라인(M1_BLB) - 더미 배선라인(M1_S1) - 금속배선라인(M1_BLA) - 더미 배선라인(M1_S2) - 금속배선라인(M1_VSS)와 같이 배열될 수 있다.The dummy wiring lines (M1_S1, M1_S2, M1_S3, M1_S4) may be disposed between the metal wiring lines to equalize the coupling capacitance generated in the metal wiring lines. The dummy wiring lines (M1_S1, M1_S2, M1_S3, M1_S4) may be alternately spaced apart from the metal wiring lines in the D2 direction at predetermined intervals. That is, as shown in FIG. 5, the metal wiring line (M1_BLB) - dummy wiring line (M1_S1) - metal wiring line (M1_BLA) - dummy wiring line (M1_S2) - metal wiring line (M1_VSS) are arranged in the D2 direction. It can be.
더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4)은 미리 정한 전압이 인가되어 인접한 금속배선라인의 커패시턴스 불일치를 완화시킬 수 있다. A predetermined voltage is applied to the dummy wiring lines (M1_S1, M1_S2, M1_S3, and M1_S4) to alleviate capacitance mismatch of adjacent metal wiring lines.
금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA), 더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4), 연결배선라인(M11, M12)은 예를 들어, 금속, 금속합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다.Metal wiring lines (M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA), dummy wiring lines (M1_S1, M1_S2, M1_S3, M1_S4), and connection wiring lines (M11, M12) are, for example, metal, metal, etc. It may include at least one of an alloy, a conductive metal nitride, a conductive metal carbonitride, a metal silicide, a doped semiconductor material, a conductive metal oxide, and a conductive metal oxynitride.
풀다운 트랜지스터들의 게이트 전극은 3개의 D2방향으로 연장되는 게이트 전극 및 1개의 D1방향으로 연장되는 연결배선라인(M11, M12)를 포함하고, 몇몇 실시예에 따라 포크 형태 또는 'H'자 형태로 연결될 수 있다. 즉, 풀다운 트랜지스터의 캐스케이드 연결은 포크 형태 또는 'H'자 형태로 연결될 수 있다.The gate electrodes of the pull-down transistors include three gate electrodes extending in the D2 direction and one connecting wiring line (M11, M12) extending in the D1 direction, and may be connected in a fork shape or an 'H' shape according to some embodiments. You can. In other words, the cascade connection of the pull-down transistor may be connected in a fork shape or an 'H' shape.
구체적으로, 게이트 전극(PC2), 게이트 비아(CB1, CB4) 연결배선라인(M12), 게이트 전극(PC6), 노드 형성 패턴(CB5), 액티브 컨택(CA7)은 2지 포크(two-pronged fork) 형태, 갈고리 형태(hook shape) 또는 'H'자 형태로 전기적으로 연결될 수 있다. 게이트 전극(PC7), 게이트 비아(CB3, CB6), 연결배선라인(M11), 게이트 전극(PC3), 노드 형성 패턴(CB2), 액티브 컨택(CA6)는 2지 포크(two-pronged fork) 형태, 갈고리 형태 또는 'H'자 형태로 전기적으로 연결될 수 있다. 이하 설명에서는 포크 형태로 설명하나 본 발명의 실시예가 이러한 용어에 한정되는 것은 아니라 할 것이다.Specifically, the gate electrode (PC2), gate via (CB1, CB4) connection line (M12), gate electrode (PC6), node formation pattern (CB5), and active contact (CA7) are two-pronged forks. ) shape, hook shape, or 'H' shape can be electrically connected. Gate electrode (PC7), gate via (CB3, CB6), connection line (M11), gate electrode (PC3), node formation pattern (CB2), and active contact (CA6) are in the form of a two-pronged fork. , can be electrically connected in a hook shape or an 'H' shape. In the following description, the fork form will be described, but embodiments of the present invention are not limited to these terms.
제1 풀다운 트랜지스터(PD1, PD2)와 패스게이트 트랜지스터(PG1, PG2) 간 공통노드(N1)의 제1 포크 형태는 제2 풀다운 트랜지스터(PD3, PD4)와 패스게이트 트랜지스터(PG3, PG4) 간 노드(N2)의 제2 포크 형태와 서로 마주보며 맞물리도록 배치될 수 있다. 본 명세서에서 '맞물리게(meshed or engaged) 배치된다'는 서로 맞닿지는 않지만 돌출된 부분이 평행하게 이격되면서 점대칭 (point symmetry) 또는 중심대칭되는 형태로 배치되는 것을 의미한다. 예를 들어, 제1 포크 형태는 금속배선라인(M1_VDD)과 액티브 컨택(CA6, CA7)의 축이 교차하는 점 기준으로 제2 포크 형태와 점대칭된다. The first fork shape of the common node (N1) between the first pull-down transistors (PD1, PD2) and the pass-gate transistors (PG1, PG2) is the node between the second pull-down transistors (PD3, PD4) and the pass-gate transistors (PG3, PG4). It may be arranged to face and engage with the second fork shape of (N2). In this specification, 'meshed or engaged' means that the protruding parts do not contact each other but are arranged in a point symmetry or centrally symmetrical manner with the protruding parts spaced apart in parallel. For example, the first fork shape is point symmetrical with the second fork shape based on the point where the axes of the metal wiring line (M1_VDD) and the active contacts (CA6, CA7) intersect.
설명의 편의를 위해, 게이트 전극(PC7), 게이트 비아(CB3, CB6), 연결배선라인(M11), 게이트 전극(PC3), 노드 형성 패턴(CB2)을 포함하는 포크 형태(X1)를 제1 포크 헤드부, 액티브 컨택(CA6)을 제1 포크 바디부라고 하자. 제1 포크 헤드부는 게이트 전극(PC7), 게이트 비아(CB3, CB6) 및 연결배선라인(M11)을 포함하여 형성되는 제1 브랜치부(branch) 및 게이트 전극(PC3)과 연결배선라인(M12)을 포함하여 형성되는 제1 연결부(interconnector)를 포함한다.For convenience of explanation, a fork shape ( Let's assume that the fork head part and the active contact (CA6) are the first fork body part. The first fork head portion has a first branch formed including a gate electrode (PC7), gate vias (CB3, CB6), and a connection wiring line (M11), and a connection wiring line (M12) with the gate electrode (PC3). It includes a first interconnector formed including.
게이트 전극(PC2), 게이트 비아(CB1, CB4) 연결배선라인(M12), 게이트 전극(PC6), 노드 형성 패턴(CB5)을 포함하는 제2 포크 형태(X2)를 제2 포크 헤드부(head), 액티브 컨택(CA7)을 제2 포크 바디부(body)라고 하자. 제2 포크 헤드부는 게이트 전극(PC2) 및 게이트 전극(PC6)과 연결배선라인(M12)을 포함하여 형성되는 제2 브랜치부(branch) 및 게이트 전극(PC6)과 연결배선라인(M11)을 포함하여 형성되는 제2 연결부(interconnector)를 포함한다. 포크 헤드부와 포크 바디부는 대칭되도록 배치되며, 제1 연결부와 제2 연결부는 서로 점대칭되도록 배치된다.A second fork shape (X2) including a gate electrode (PC2), gate vias (CB1, CB4), a connection line (M12), a gate electrode (PC6), and a node formation pattern (CB5) is formed into a second fork head. ), let the active contact (CA7) be the second fork body. The second fork head portion includes a second branch formed including a gate electrode (PC2) and a gate electrode (PC6) and a connection wiring line (M12) and a connection wiring line (M11) with the gate electrode (PC6). It includes a second interconnector formed by: The fork head portion and the fork body portion are arranged to be symmetrical, and the first connection portion and the second connection portion are disposed to be point symmetrical to each other.
풀다운 트랜지스터(PD3, PD4) 및 풀다운 트랜지스터(PD1, PD2)를 도 4 및 도 5와 같이 'H'자 형태로 배치하면, 풀다운 트랜지스터와 패스게이트 트랜지스터가 각각 독립적인 내구성(strength)을 갖추므로 다양한 DOE(Design of Experiment)가 가능하다.If the pull-down transistors (PD3, PD4) and the pull-down transistors (PD1, PD2) are arranged in an 'H' shape as shown in Figures 4 and 5, the pull-down transistor and the pass-gate transistor each have independent durability, allowing various DOE (Design of Experiment) is possible.
SRAM 단위 셀(100)은 워드라인 신호를 제공하는 워드라인 배선 라인(M1_WLA, M1_WLB)을 더 포함한다. 도시된 실시예에서, 워드라인 배선라인(M1_WLA, M1_WLB)는 SRAM단위 셀(100)의 D2방향 경계 상에 배치된다. 즉, 워드라인 배선라인(M1_WLA)과 워드라인 배선라인(W1_WTA)은 게이트 전극(PC1, PC2, PC3, PC4)이 배치되는 제2축과 같은 선상에 배치될 수 있다. 워드라인 배선라인(M1_WLB)과 워드라인 배선라인(W1_WTB)은 게이트 전극(PC5, PC6, PC7, PC8)이 배치되는 제4축과 같은 선상에 배치될 수 있다. The
워드라인 배선라인(M1_WLA, M1_WTA)은 워드라인 신호(도 2의 WL_A)를 제공하고, 워드라인 배선라인(M1_WLB, M1_WTB))은 워드라인 신호(도 2의 WL_B)를 제공한다.The word line wiring lines (M1_WLA, M1_WTA) provide word line signals (WL_A in FIG. 2), and the word line wiring lines (M1_WLB, M1_WTB) provide word line signals (WL_B in FIG. 2).
게이트 비아(CBWLA, CBWLB, CBWTA, CBWTB, 이하 워드라인 게이트 비아)는 도 2의 SRAM 단위셀(100)의 워드라인(WL_A, WL_B) 및 상보워드라인(BLB_A, BLB_B)의 신호가 인가된다. 워드라인 게이트 비아(CBWLA)는 워드라인 배선라인(M1_WLA)을 통해 워드라인 신호(WL_A)를 제공받고, 워드라인 게이트 비아(CBWLB)는 워드라인 배선라인(M1_WLB)을 통해 워드라인 신호(WL_B)를 제공받고, 워드라인 게이트 비아(CBWTA)는 워드라인 배선라인(M1_WTA)을 통해 워드라인 신호(WL_A)를 제공받고, 워드라인 게이트 비아(CBWTB)는 워드라인 배선라인(M1_WTB)을 통해 워드라인 신호(WL_B)를 제공받는다. Signals from the word lines (WL_A, WL_B) and complementary word lines (BLB_A, BLB_B) of the
워드라인 게이트 비아(CBWLA)는 패스게이트 트랜지스터(PG4)의 게이트 전극(PC1)에 워드라인 신호(WL_A)를 제공하고, 워드라인 게이트 비아(CBWLB)는 패스게이트 트랜지스터(PG3)의 게이트 전극(PC5)에 워드라인 신호(WL_B)를 제공한다. 워드라인 게이트 비아(CBWTA)는 패스게이트 트랜지스터(PG1)의 게이트 전극(PC1)에 워드라인 신호(WL_A)를 제공하고, 워드라인 게이트 비아(CBWLB)는 패스게이트 트랜지스터(PG3)의 게이트 전극(PC5)에 워드라인 신호(WL_B)를 제공한다.The word line gate via (CBWLA) provides the word line signal (WL_A) to the gate electrode (PC1) of the pass gate transistor (PG4), and the word line gate via (CBWLB) provides the gate electrode (PC5) of the pass gate transistor (PG3). ) provides a word line signal (WL_B). The word line gate via (CBWTA) provides the word line signal (WL_A) to the gate electrode (PC1) of the pass gate transistor (PG1), and the word line gate via (CBWLB) provides the gate electrode (PC5) of the pass gate transistor (PG3). ) provides a word line signal (WL_B).
도 7는 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다. 설명의 편의를 위해, 도 5와의 차이점을 위주로 설명한다.7 is a layout diagram of an SRAM unit cell according to some embodiments. For convenience of explanation, differences from FIG. 5 will be mainly explained.
SRAM 단위 셀(100)은 도 4에 도시된 활성 패턴들(AP1, AP2, AP3, AP4, AP5, AP6), 액티브 컨택들(CA1, CA2, CA3, CA4, CA5, CA6, CA7, CA8, CA9, CA10, CA11, CA 12), 게이트 전극들(PC1, PC2, PC3, PC4, PC5, PC6, PC7, PC8), 액티브 비아(VA1, VA2, VA3, VA4, VA5, VA6, VA7, VA8, VA9, VA10) 게이트 비아(CB1, CB3, CB4, CB6, CB6, CBWLA, CBWLB, CBWTA, CBWTB), 노드 형성 패턴(CB2, CB5)을 포함할 수 있다. The
다만, 도시된 도 7의 실시예에서 게이트 전극(PC2, PC7)은 도 5의 게이트 전극(PC2, PC7)과 길이가 다르게 형성될 수 있다. However, in the embodiment shown in FIG. 7, the gate electrodes PC2 and PC7 may have different lengths from the gate electrodes PC2 and PC7 in FIG. 5.
구체적으로, 몇몇 실시예에 따라, 도 5에서 게이트 전극(PC2)의 끝단은 연결배선라인(M12)의 D2방향 경계를 지나 교차하면서 연장되도록 형성될 수 있다. 게이트 전극(PC7)의 끝단은 연결배선라인(M11)의 D2방향 경계를 지나 교차하면서 연장되도록 형성될 수 있다. 게이트 전극(PC7), 연결배선라인(M11), 게이트 전극(PC3)은 제1 브랜치를 형성하고, 게이트 전극(PC2), 연결배선라인(M12), 게이트 전극(PC6)은 제2 브랜치를 형성한다. 즉, 도 5의 제1 포크 형태(X1)에 포함되는 제1 브랜치의 형태 및 제2 포크 형태(X2)에 포함되는 제2 브랜치의 형태는 'H'자 형태처럼 형성될 수 있다.Specifically, according to some embodiments, the end of the gate electrode PC2 in FIG. 5 may be formed to extend while crossing the D2 direction boundary of the connection wiring line M12. The end of the gate electrode PC7 may be formed to extend while crossing the D2 direction boundary of the connection line M11. The gate electrode (PC7), the connection wiring line (M11), and the gate electrode (PC3) form a first branch, and the gate electrode (PC2), the connection wiring line (M12), and the gate electrode (PC6) form a second branch. do. That is, the shape of the first branch included in the first fork shape (X1) and the shape of the second branch included in the second fork shape (X2) of FIG. 5 may be formed like an 'H' shape.
몇몇 실시예에 따라, 도 7에서 게이트 전극(PC2)의 끝단은 연결배선라인(M12)의 D2방향 경계를 지나지 않고 교차점까지만 형성될 수 있다. 게이트 전극(PC2)의 끝단은 연결배선라인(M12)의 D2방향 경계를 지나지 않고 교차점까지만 형성될 수 있다. 게이트 전극(PC7), 연결배선라인(M11), 게이트 전극(PC3)은 제1 브랜치를 형성하고, 게이트 전극(PC2), 연결배선라인(M12), 게이트 전극(PC6)은 제2 브랜치를 형성한다. 즉, 도 7의 제1 포크 형태(X1)에 포함되는 제1 브랜치의 형태 및 제2 포크 형태(X2)에 포함되는 제2 브랜치의 형태는 'Y'자 형태처럼 형성될 수 있다.According to some embodiments, in FIG. 7, the end of the gate electrode PC2 may be formed only up to the intersection point without passing the D2 direction boundary of the connection wiring line M12. The end of the gate electrode PC2 may be formed only up to the intersection point without passing the D2 direction boundary of the connection line M12. The gate electrode (PC7), the connection wiring line (M11), and the gate electrode (PC3) form a first branch, and the gate electrode (PC2), the connection wiring line (M12), and the gate electrode (PC6) form a second branch. do. That is, the shape of the first branch included in the first fork shape (X1) and the shape of the second branch included in the second fork shape (X2) of FIG. 7 may be formed like a 'Y' shape.
도 7의 실시예에서, 제1 포크 형태(X1)와 제2 포크 형태(X2)는 Y자 형태가 서로 맞물리도록 배치될 수 있다. 즉, 제1 포크 형태(X1)와 제2 포크 형태(X2)는 서로 점대칭으로 배치될 수 있다.In the embodiment of FIG. 7, the first fork shape (X1) and the second fork shape (X2) may be arranged to engage each other in a Y shape. That is, the first fork shape (X1) and the second fork shape (X2) may be arranged to be point symmetrical to each other.
도 8는 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다. 설명의 편의를 위해 도 5와의 차이점을 위주로 설명한다.8 is a layout diagram of an SRAM unit cell according to some embodiments. For convenience of explanation, differences from FIG. 5 will be mainly explained.
도 8을 참조하면, 몇몇 실시예에 따라 SRAM 단위 셀(100)은 도 4 및 도 5에서 설명한 바와 같이 활성 패턴들(AP1, AP2, AP3, AP4, AP5, AP6), 액티브 컨택들(CA1, CA2, CA3, CA4, CA5, CA6, CA7, CA8, CA9, CA10, CA11, CA 12), 게이트 전극들(PC1, PC2, PC3, PC4, PC5, PC6, PC7, PC8), 액티브 비아(VA1, VA2, VA3, VA4, VA5, VA6, VA7, VA8, VA9, VA10) 게이트 비아(CB1, CB3, CB4, CB6, CB6, CBWLA, CBWLB, CBWTA, CBWTB), 노드 형성 패턴(CB2, CB5), 을 포함할 수 있다. Referring to FIG. 8, according to some embodiments, the
SRAM 단위 셀(100)은 금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1_VSS, M1_BTB, M1_BTA), 더미 배선라인들(M1_S2, M1_S3), 워드라인 배선라인(M1_WLB, M1_WLA, M1_WTB, M1_WTA), 연결배선라인(M11, M12)을 더 포함한다. 도 7의 실시예와 달리, 도 8의 단위 셀은 워드라인 배선라인(M1_WLB, M1_WLA, M1_WTB, M1_WTA)이 D1 방향으로 연장되면서 D2 방향으로 이격된다. 워드라인 배선라인(M1_WLB)과 워드라인 배선라인(M1_WLA)은 비트라인 신호가 인가되는 금속배선라인(M1_BLB, M1_BLA)과 교번하여 배치된다. 워드라인 배선라인(M1_WTA)과 워드라인 배선라인(M1_WTB)은 비트라인 신호가 인가되는 금속배선라인(M1_BTA, M1_BTB)과 교번하여 배치된다. 더미 배선라인(M1_S2)은 금속배선라인(M1_BLA)과 금속배선라인(M1_VSS) 사이에 배치된다. 더미 배선라인(M1_S3)은 금속배선라인(M1_BTB)과 금속배선라인(M1_VSS) 사이에 배치된다.The
워드라인 배선라인(M1_WLB, M1_WLA, M1_WTB, M1_WTA)은 D2방향으로 연장되는 게이트 전극(PC1, PC2, PC4, PC8)과 교차되고 워드라인 게이트 비아(CBWLA, CBWLB, CBWTA, CBWTB)를 통해 전기적으로 연결된다. The word line wiring lines (M1_WLB, M1_WLA, M1_WTB, M1_WTA) intersect with the gate electrodes (PC1, PC2, PC4, PC8) extending in the D2 direction and are electrically connected through the word line gate vias (CBWLA, CBWLB, CBWTA, CBWTB). connected.
도 9 및 도 10은 몇몇 실시예에 따른 SRAM 단위 셀의 레이아웃도이다. 9 and 10 are layout diagrams of SRAM unit cells according to some embodiments.
도 9 및 도 10을 참고하면, 몇몇 실시예에 따라 SRAM 단위 셀들은(100) D1방향으로 인접하게 배치된다. 복수의 SRAM 단위 셀(100-1 내지 100-k)들은 D1방향으로 연장되는 금속배선라인들(M1_BLB, M1_BLA, M1_VSS, M1_VDD, M1VSS, M1_BTB, M1_BTA) 및 더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4)을 따라서 전기적으로 연결되도록 배치된다. Referring to FIGS. 9 and 10 , according to some embodiments,
전원접지전압(VSS) 또는 전원공급전압(VDD)을 공급하는 금속배선라인(M2_VSS, M2_VDD)은 파워배선라인으로, D2방향으로 연장되게 배치될 수 있다.The metal wiring lines (M2_VSS, M2_VDD) that supply the power ground voltage (VSS) or power supply voltage (VDD) are power wiring lines and may be arranged to extend in the D2 direction.
더미 배선라인들은 몇몇 실시예에 따라 미리 설정된 전압이 인가된다. 미리 설정된 전압은 예를 들어 배선 라인간 커플링 커패시턴스를 완화하기 위한 쉴드 전압일 수 있다. A preset voltage is applied to the dummy wiring lines according to some embodiments. The preset voltage may be, for example, a shield voltage to alleviate coupling capacitance between wiring lines.
예를 들어 도 9와 같이, 더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4)은 전원접지전압(VSS)이 제공되는 파워배선라인(M2_VSS)에 연결되어, 전원접지전압을 쉴드 전압으로 제공할 수 있다. 더미 배선라인에 전원접지전압이 제공되면, SRAM 단위 셀(100)의 전원접지전압(VSS) 저항이 감소되고, 금속 배선들 간 커플링 커패시턴스가 증가되어 SRAM 장치(1)에 대한 리드 동작 마진이 향상될 수 있다. 리드 동작 마진에 따라 SRAM 장치에 대한 리드 동작 성능이 향상될 수 있다.For example, as shown in FIG. 9, the dummy wiring lines (M1_S1, M1_S2, M1_S3, M1_S4) are connected to the power wiring line (M2_VSS) provided with the power ground voltage (VSS) to provide the power ground voltage as a shield voltage. You can. When the power ground voltage is provided to the dummy wiring line, the power ground voltage (VSS) resistance of the
예를 들어 도 10과 같이, 더미 배선라인들(M1_S1, M1_S2, M1_S3, M1_S4)은 전원공급전압(VDD)이 제공되는 파워배선라인(M2_VDD)에 연결되어, 전원접지전압을 쉴드 전압으로 제공할 수 있다. 더미 배선라인에 전원공급전압이 제공되면, SRAM 단위 셀(100)의 전원공급전압(VDD) 저항이 감소되고, 금속 배선들 간 커플링 커패시턴스가 증가되어 SRAM 장치(1)에 대한 리드 동작 마진이 향상될 수 있다. 리드 동작 마진에 따라 SRAM 장치에 대한 리드 동작 성능이 향상될 수 있다.For example, as shown in FIG. 10, the dummy wiring lines (M1_S1, M1_S2, M1_S3, M1_S4) are connected to the power wiring line (M2_VDD) provided with the power supply voltage (VDD) to provide the power ground voltage as a shield voltage. You can. When the power supply voltage is provided to the dummy wiring line, the power supply voltage (VDD) resistance of the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.
100 : SRAM 단위 셀
PU1, PU2 : 풀업트랜지스터
PD1, PD2, PD3, PD4 : 풀다운트랜지스터
PG1, PG2, PG3, PG4 : 패스게이트트랜지스터
AP1, AP2, AP3, AP4, AP5, AP6 : 활성 패턴
CA1, CA2, CA3, CA4, CA5, CA6, CA7, CA8, CA9, CA10, CA11, CA12 : 액티브 컨택
PC1, PC2, PC3, PC4, PC5, PC6, PC7, PC8 : 게이트 전극
VA1, VA2, VA3, VA4, VA5, VA6, VA7, VA8, VA9, VA10 : 액티브 비아
CB1, CB3, CB4, CB6, CB6, CBWLA, CBWLB, CBWTA, CBWTB : 게이트 비아
CB2, CB5 : 노드 형성 패턴
M1_ WLA, M1_WLB, M1_BLB, M1_BLA, M1_VDD, M1_VSS, M1_BTB, M1_BTA : 금속배선라인들100: SRAM unit cell
PU1, PU2: Pull-up transistors PD1, PD2, PD3, PD4: Pull-down transistors
PG1, PG2, PG3, PG4: Pass gate transistor
AP1, AP2, AP3, AP4, AP5, AP6: Active pattern
CA1, CA2, CA3, CA4, CA5, CA6, CA7, CA8, CA9, CA10, CA11, CA12: Active contact
PC1, PC2, PC3, PC4, PC5, PC6, PC7, PC8: Gate electrode
VA1, VA2, VA3, VA4, VA5, VA6, VA7, VA8, VA9, VA10: Active vias
CB1, CB3, CB4, CB6, CB6, CBWLA, CBWLB, CBWTA, CBWTB: Gate vias
CB2, CB5: Node formation pattern
M1_ WLA, M1_WLB, M1_BLB, M1_BLA, M1_VDD, M1_VSS, M1_BTB, M1_BTA: Metal wiring lines
Claims (20)
상기 SRAM 장치는 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터가 공통으로 연결되는 제1 출력노드와 제2 풀업 트랜지스터, 제3 풀다운 트랜지스터 및 제4 풀다운 트랜지스터가 공통으로 연결되는 제2 출력노드를 포함하는 SRAM 단위 셀을 포함하고,
상기 제1 출력노드는
제1 게이트 전극, 제2 게이트 전극, 제1 연결배선라인, 제1 노드 형성 패턴 및 제1 액티브 컨택으로 연결되어 제1 포크 형태로 배치되는, 집적회로.In an integrated circuit including a Static Random Access Memory (SRAM) device,
The SRAM device has a first output node where a first pull-up transistor, a first pull-down transistor, and a second pull-down transistor are commonly connected, and a second output node where a second pull-up transistor, a third pull-down transistor, and a fourth pull-down transistor are commonly connected. Comprising a SRAM unit cell containing a node,
The first output node is
An integrated circuit connected to a first gate electrode, a second gate electrode, a first connection wiring line, a first node formation pattern, and a first active contact and disposed in the form of a first fork.
제3 게이트 전극, 제4 게이트 전극, 제2 연결배선라인, 제2 노드 형성 패턴 및 제2 액티브 컨택으로 연결되어 제2 포크 형태로 배치되는, 집적회로.The method of claim 1, wherein the second output node is
An integrated circuit connected to a third gate electrode, a fourth gate electrode, a second connection wiring line, a second node formation pattern, and a second active contact and arranged in the shape of a second fork.
제1방향으로 연장되는 상기 제4 게이트 전극은 제2방향으로 연장배치되는 상기 제2 연결배선라인의 끝단을 교차하여 배치되는, 집적회로.The method of claim 2, wherein the second gate electrode extending in the first direction is disposed to cross an end of the first connection wiring line extending in the second direction,
The integrated circuit wherein the fourth gate electrode extending in the first direction is disposed to cross the end of the second connection wiring line extending in the second direction.
제1방향으로 연장되는 상기 제4 게이트 전극은 제2방향으로 연장배치되는 상기 제2 연결배선라인의 교차점까지만 배치되는, 집적회로.The method of claim 2, wherein the second gate electrode extending in the first direction is disposed only up to the intersection of the first connection wiring line extending in the second direction,
The integrated circuit wherein the fourth gate electrode extending in the first direction is disposed only up to the intersection of the second connection wiring line extending in the second direction.
제2방향으로 연장되면서 제1방향으로 서로 이격되어 배치되고, 비트라인 신호, 상보 비트라인 신호, 전원공급 전압 및 전원접지 전압이 각각 인가되는 복수의 금속 배선 라인; 및
제2방향으로 연장되면서 상기 금속 배선 라인 사이에 제1방향으로 이격되어 각각 배치되는 복수의 더미배선라인을 포함하는, 집적회로.The method of claim 1, wherein the SRAM unit cell is
a plurality of metal wiring lines extending in a second direction and spaced apart from each other in a first direction, to which a bit line signal, a complementary bit line signal, a power supply voltage, and a power ground voltage are respectively applied; and
An integrated circuit comprising a plurality of dummy wiring lines extending in a second direction and spaced apart in a first direction between the metal wiring lines.
제2방향으로 연장되면서 제1방향으로 서로 이격되어 배치되고, 제1 워드라인 신호, 제2 워드라인 신호, 제1 비트라인 신호, 제2 비트라인 신호, 전원공급 전압, 전원접지 전압, 제1 상보비트라인 신호 및 제2 상보비트라인 신호가 각각 인가되는 복수의 금속 배선 라인;
제2방향으로 연장되면서 상기 제1 비트라인 신호에 대한 제1 금속배선라인과 상기 전원접지 전압에 대한 제2 금속배선라인 사이에 제1방향으로 이격되어 배치되는 제1 더미배선라인; 및
상기 제2 상보비트라인 신호에 대한 제3 금속배선라인과 상기 전원접지 전압에 대한 제4 금속배선라인 사이에 제1방향으로 이격되어 배치되는 제2 더미배선라인을 포함하는, 집적회로.The method of claim 1, wherein the SRAM unit cell is
Extending in the second direction, they are arranged to be spaced apart from each other in the first direction, and include a first word line signal, a second word line signal, a first bit line signal, a second bit line signal, a power supply voltage, a power ground voltage, and a first word line signal. a plurality of metal wiring lines to which a complementary bit line signal and a second complementary bit line signal are respectively applied;
a first dummy wiring line that extends in a second direction and is spaced apart in the first direction between a first metal wiring line for the first bit line signal and a second metal wiring line for the power ground voltage; and
An integrated circuit comprising a second dummy wiring line disposed to be spaced apart in a first direction between a third metal wiring line for the second complementary bit line signal and a fourth metal wiring line for the power ground voltage.
상기 SRAM 단위 셀은
제1방향으로 미리 설정된 간격으로 차례로 배치되고, 제2방향으로 연장되며, 복수의 활성 패턴;
상기 복수의 활성 패턴 상에서 제1축의 제1방향으로 연장되는 제1 게이트 전극;
상기 복수의 활성 패턴 상에서 제2축의 제1방향으로 연장되는 제2 게이트 전극;
상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 교차하면서 제2방향으로 연장되는 제1 연결 배선 라인;
상기 제2 게이트 전극 상에 제2방향으로 기설정된 길이로 연장되는 제1 노드 형성 패턴; 및
상기 노드 형성 패턴과 교차하면서 제3축의 제1방향으로 연장되는 제1 액티브 컨택을 포함하고,
상기 SRAM 단위 셀의 제1 출력노드는
상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제1 연결배선라인, 상기 제1 노드 형성 패턴 및 상기 제1 액티브 컨택으로 연결되어 제1 포크 형태로 배치되는, 집적회로.In an integrated circuit including a plurality of SRAM unit cells including a plurality of gate all-around transistors,
The SRAM unit cell is
a plurality of active patterns arranged sequentially at preset intervals in a first direction and extending in a second direction;
a first gate electrode extending in a first direction of a first axis on the plurality of active patterns;
a second gate electrode extending in a first direction of a second axis on the plurality of active patterns;
a first connection line extending in a second direction on the first gate electrode and the second gate electrode, crossing the first gate electrode and the second gate electrode;
a first node formation pattern extending a preset length in a second direction on the second gate electrode; and
It includes a first active contact extending in a first direction of a third axis while intersecting the node formation pattern,
The first output node of the SRAM unit cell is
An integrated circuit connected to the first gate electrode, the second gate electrode, the first connection wiring line, the first node formation pattern, and the first active contact and arranged in the shape of a first fork.
상기 제1 게이트 전극 및 상기 제2 게이트 전극과 상기 제1 연결배선라인을 포함하여 형성되는 제1 브랜치부;
상기 제2 게이트 전극과 상기 제1 연결배선라인을 포함하여 형성되는 제1 연결부; 및
상기 액티브 컨택을 포함하는 제1 포크 바디부를 포함하는 형태인, 집적회로.The method of claim 8, wherein the first fork shape is
a first branch portion formed including the first gate electrode, the second gate electrode, and the first connection wiring line;
a first connection portion formed including the second gate electrode and the first connection wiring line; and
An integrated circuit having a form including a first fork body portion including the active contact.
제1방향으로 연장되는 상기 제2 게이트 전극은 제2방향으로 연장배치되는 상기 제1 연결배선라인의 끝단을 교차하여 배치되어, 상기 제1 포크 형태가 H자로 배치되는, 집적회로.The method of claim 9, wherein the first branch unit
The integrated circuit wherein the second gate electrode extending in the first direction is disposed to cross the end of the first connection wiring line extending in the second direction, and the first fork is arranged in an H shape.
제1방향으로 연장되는 상기 제2 게이트 전극은 제2방향으로 연장배치되는 상기 제1 연결배선라인의 교차점까지만 배치되어, 상기 제1 포크 형태가 Y자로 배치되는, 집적회로.The method of claim 9, wherein the first branch unit
The integrated circuit wherein the second gate electrode extending in the first direction is disposed only up to the intersection of the first connection wiring line extending in the second direction, and the first fork is arranged in a Y shape.
상기 복수의 활성 패턴 상에서 상기 제2축의 제1방향으로 연장되는 제3 게이트 전극;
상기 복수의 활성 패턴 상에서 상기 제1축의 제1방향으로 연장되는 제4 게이트 전극;
상기 제3 게이트 전극 및 상기 제4 게이트 전극 위에서 상기 제3 게이트 전극 및 상기 제4 게이트 전극을 교차하면서 제2방향으로 연장되는 제2 연결 배선 라인;
상기 제4 게이트 전극 상에 제2방향으로 기설정된 길이로 연장되는 제2 노드 형성 패턴; 및
상기 제2 노드 형성 패턴과 교차하면서 상기 제3축의 제1방향으로 연장되면서 상기 제1 액티브 컨택과 제1방향으로 이격된 제2 액티브 컨택을 더 포함하고,
상기 SRAM 단위 셀의 제2 출력노드는
상기 제3 게이트 전극, 상기 제4 게이트 전극, 상기 제2 연결배선라인, 상기 제2 노드 형성 패턴 및 상기 제2 액티브 컨택으로 연결되어 제2 포크 형태로 배치되는, 집적회로.The method of claim 8, wherein the SRAM unit cell is
a third gate electrode extending in a first direction of the second axis on the plurality of active patterns;
a fourth gate electrode extending in a first direction of the first axis on the plurality of active patterns;
a second connection line extending in a second direction on the third gate electrode and the fourth gate electrode, crossing the third gate electrode and the fourth gate electrode;
a second node formation pattern extending a preset length in a second direction on the fourth gate electrode; and
Further comprising a second active contact that intersects the second node formation pattern and extends in a first direction of the third axis and is spaced apart from the first active contact in a first direction,
The second output node of the SRAM unit cell is
An integrated circuit connected to the third gate electrode, the fourth gate electrode, the second connection wiring line, the second node formation pattern, and the second active contact and arranged in a second fork shape.
제2방향으로 연장되면서 제1방향으로 서로 이격되어 배치되고, 비트라인 신호, 상보 비트라인 신호, 전원공급 전압 및 전원접지 전압이 각각 인가되는 복수의 금속 배선 라인; 및
제2방향으로 연장되면서 상기 금속 배선 라인 사이에 제1방향으로 이격되어 각각 배치되는 복수의 더미배선라인을 포함하는, 집적회로.The method of claim 8, wherein the SRAM unit cell is
a plurality of metal wiring lines extending in a second direction and spaced apart from each other in a first direction, to which a bit line signal, a complementary bit line signal, a power supply voltage, and a power ground voltage are respectively applied; and
An integrated circuit comprising a plurality of dummy wiring lines extending in a second direction and spaced apart in a first direction between the metal wiring lines.
제1방향으로 연장되고, 상기 전원공급 전압 또는 상기 전원접지 전압이 인가되는 파워배선라인; 및
상기 복수의 더미배선라인과 상기 파워배선라인의 교차지점 사이에 각각 배치되는 복수의 파워 게이트 비아를 포함하여,
상기 파워 게이트 비아를 통해 상기 각 더미배선라인에 상기 전원공급 전압 또는 상기 전원접지 전압이 인가되는, 집적회로.According to clause 15,
a power wiring line extending in a first direction and to which the power supply voltage or the power ground voltage is applied; and
Including a plurality of power gate vias respectively disposed between intersection points of the plurality of dummy wiring lines and the power wiring lines,
An integrated circuit in which the power supply voltage or the power ground voltage is applied to each of the dummy wiring lines through the power gate via.
상기 제1 파워배선라인 하에 제1축의 제2방향으로 연장되는 제1 게이트 전극;
상기 제1 파워배선라인 하에 상기 제1축의 제2방향으로 연장되고, 상기 제1 게이트 전극과 이격되어 배치되는 제2 게이트 전극;
상기 제1 파워배선라인 하에 제2축의 제2방향으로 연장되는 제1 액티브 컨택;
상기 제2축의 제2방향으로 연장되고, 상기 제1 파워배선라인을 기준으로 상기 제1 액티브 컨택과 대칭되도록 배치되는 제2 액티브 컨택;
상기 제1 파워배선라인 하에 제3축의 제2방향으로 연장되는 제3 게이트 전극;
상기 제1 파워배선라인 하에 상기 제3축의 제2방향으로 연장되고, 상기 제3 게이트 전극과 이격되어 배치되는 제4 게이트 전극;
제1방향으로 연장되어, 상기 제1 게이트 전극과 상기 제2 게이트 전극에 전기적으로 연결되는 제1 연결배선라인;
제1방향으로 연장되어, 상기 제3 게이트 전극과 상기 제4 게이트 전극에 전기적으로 연결되는 제2 연결배선라인;
제1방향으로 연장되어, 상기 제2 게이트 전극과 상기 제1 액티브 컨택을 전기적으로 연결하는 제1 노드 형성 패턴; 및
제1방향으로 연장되어, 상기 제3 게이트 전극과 상기 제2 액티브 컨택을 전기적으로 연결하는 제2 노드 형성 패턴을 포함하고,
상기 제1 게이트 전극, 상기 제1 연결배선라인, 상기 제2 게이트 전극, 상기 제1 노드 형성 패턴, 상기 제1 액티브 컨택이 연결되는 배치형태는 상기 제4 게이트 전극, 상기 제2 연결배선라인, 상기 제3 게이트 전극, 상기 제2 노드 형성 패턴, 상기 제2 액티브 컨택이 연결되는 배치형태와 점대칭으로 배치되는, 집적회로.a first power wiring line extending in a first direction;
a first gate electrode extending in a second direction of a first axis under the first power wiring line;
a second gate electrode extending under the first power wiring line in a second direction of the first axis and disposed to be spaced apart from the first gate electrode;
a first active contact extending in a second direction of a second axis under the first power wiring line;
a second active contact extending in a second direction of the second axis and arranged to be symmetrical to the first active contact with respect to the first power wiring line;
a third gate electrode extending in a second direction of a third axis under the first power wiring line;
a fourth gate electrode extending under the first power wiring line in a second direction of the third axis and disposed to be spaced apart from the third gate electrode;
a first connection wiring line extending in a first direction and electrically connected to the first gate electrode and the second gate electrode;
a second connection wiring line extending in a first direction and electrically connected to the third gate electrode and the fourth gate electrode;
a first node formation pattern extending in a first direction and electrically connecting the second gate electrode and the first active contact; and
It includes a second node formation pattern extending in a first direction and electrically connecting the third gate electrode and the second active contact,
The arrangement in which the first gate electrode, the first connection wiring line, the second gate electrode, the first node formation pattern, and the first active contact are connected is the fourth gate electrode, the second connection wiring line, An integrated circuit arranged in point symmetry with an arrangement in which the third gate electrode, the second node formation pattern, and the second active contact are connected.
상기 제1 파워배선라인과 제2방향의 상기 제2축의 교차점을 기준으로 점대칭되는 것인, 집적회로.The method of claim 17, wherein the point symmetrically arranged
An integrated circuit that is point symmetrical based on an intersection of the first power wiring line and the second axis in the second direction.
상기 제1 파워배선라인의 제2방향 양측으로 이격되고, 제1방향으로 연장되어 배치되는 제2 파워배선라인 쌍;
상기 제2 파워배선라인 쌍 중 제2-1 파워배선라인의 제2방향으로 이격되고, 제1방향으로 연장되어 배치되는 제1 비트라인 신호 및 제2 비트라인 신호가 각각 인가되는 제1 금속배선라인 및 제2 금속배선라인; 및
상기 제2 파워배선라인 쌍 중 제2-2 파워배선라인의 제2방향으로 이격되고, 제1방향으로 연장되어 배치되는 제1 상보비트라인 신호 및 제2 상보비트라인 신호가 각각 인가되는 제3 금속배선라인 및 제4 금속배선라인을 더 포함하는, 집적회로.According to clause 17,
a pair of second power wiring lines spaced apart on both sides of the first power wiring line in the second direction and extending in the first direction;
Among the pair of second power wiring lines, a first metal wiring is spaced apart in the second direction of the 2-1 power wiring line and extends in the first direction to which a first bit line signal and a second bit line signal are applied, respectively. line and second metal wiring line; and
A third of the second power wiring line pairs is spaced apart in the second direction of the 2-2 power wiring line and is arranged to extend in the first direction, and to which a first complementary bit line signal and a second complementary bit line signal are applied, respectively. An integrated circuit further comprising a metal wiring line and a fourth metal wiring line.
제1방향으로 연장되고, 상기 제2 금속배선라인과 상기 제1 금속배선라인 사이, 상기 제1 금속배선라인과 상기 제2-1 파워배선라인 사이, 상기 제2-2 파워배선라인과 상기 제3 금속배선라인 사이, 상기 제3 금속배선라인 및 상기 제4 금속배선라인 사이에 각각 배치되는 복수의 더미 배선라인을 더 포함하는 집적회로.According to clause 19,
extending in a first direction, between the second metal wiring line and the first metal wiring line, between the first metal wiring line and the 2-1 power wiring line, and between the 2-2 power wiring line and the first power wiring line. An integrated circuit further comprising a plurality of dummy wiring lines disposed between three metal wiring lines, the third metal wiring line, and the fourth metal wiring line.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/201,465 US20230389258A1 (en) | 2022-05-27 | 2023-05-24 | Integrated circuit including static random access memory device |
| TW112119540A TW202347334A (en) | 2022-05-27 | 2023-05-25 | Integrated circuit including static random access memory device |
| CN202310609486.8A CN117135900A (en) | 2022-05-27 | 2023-05-26 | integrated circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20220065338 | 2022-05-27 | ||
| KR1020220065338 | 2022-05-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230165664A true KR20230165664A (en) | 2023-12-05 |
Family
ID=89157532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220105592A KR20230165664A (en) | 2022-05-27 | 2022-08-23 | INTEGRATED CIRCUIT Including Static Random Access Memory Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230165664A (en) |
-
2022
- 2022-08-23 KR KR1020220105592A patent/KR20230165664A/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10483268B2 (en) | Semiconductor device including memory cell array with transistors disposed in different active regions | |
| CN106409331B (en) | Memory array with tape cell | |
| US7453126B2 (en) | Semiconductor memory device having layout area reduced | |
| KR100419687B1 (en) | Semiconductor memory device | |
| CN102194514B (en) | Fully balanced dual-port memory cell | |
| JP5596335B2 (en) | Semiconductor device | |
| KR100468780B1 (en) | Double port semiconductor memory device | |
| US6590802B2 (en) | Semiconductor storage apparatus | |
| US20220108992A1 (en) | Semiconductor storage device | |
| JPH11297856A (en) | Static semiconductor memory | |
| JP2004104128A (en) | Sram device formed on soi substrate | |
| KR20170090982A (en) | Memory array with sectional bit-lines | |
| US20220115389A1 (en) | Semiconductor storage device | |
| US20220093613A1 (en) | Semiconductor storage device | |
| US8072833B2 (en) | Semiconductor memory device | |
| KR20230165664A (en) | INTEGRATED CIRCUIT Including Static Random Access Memory Device | |
| TW202347334A (en) | Integrated circuit including static random access memory device | |
| JP2010074023A (en) | Semiconductor device | |
| CN117135900A (en) | integrated circuit | |
| CN111968979B (en) | Semiconductor device with a plurality of transistors | |
| WO2023157754A1 (en) | Semiconductor storage device | |
| JP5654094B2 (en) | Semiconductor device |